JP2656554B2 - 薄膜トランジスタとそれを用いたアクティブマトリクス回路基板および画像表示装置 - Google Patents
薄膜トランジスタとそれを用いたアクティブマトリクス回路基板および画像表示装置Info
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
〔産業上の利用分野〕 本発明はシリコンを主成分とする半導体膜を用いた薄
膜トランジスタとそれをスイッチング素子としたアクテ
ィブマトリクス回路基板並びにそれを用いた画像表示装
置にかかわり、特に、スイッチング特性のオン特性向上
と分布改善に好適な薄膜トランジスタとそれをスイッチ
ング素子としたアクティブマトリクス回路基板並びにそ
れを用いた画像表示装置に関する。 〔従来の技術〕 非晶質シリコン膜（amorphous Silicon,以下ａ−Si
と略す）を半導体層とした薄膜トランジスタ（amorphou
s Silicon Thin Film Transistor以下、ａ−Si TF
Tと略す）はアクティブマトリクス駆動型表示装置のス
イッチング素子として注目されている。 第８図に、これまで提案されてきたａ−SiTFTの断面
構造を示す。１が絶縁性基板を、２がゲート電極（第１
の電極）を、３がゲート絶縁膜を、４がａ−Si膜を、５
がドレイン電極（第２の電極）を、６がソース電極（第
３の電極）を示す。（ｃ）や（ｄ）は第2,第３の電極を
ゲート絶縁膜とａ−Si膜の間に挿入するため、ゲート絶
縁膜とａ−Si膜を連続成膜できないため、（ａ）や
（ｂ）、特に（ｂ）が多く採用されている。 〔発明が解決しようとする課題〕 これらのａ−SiTFTでは、電流はａ−Si膜を横切って
流れるようになるため、ａ−Si膜の抵抗やａ−Si膜と第
2,第３の電極の界面状態の影響を受け易い。そのため、
オン電流が抑制されたりすることがあり、アクティブマ
トリクス回路基板に適用した場合に、オン電流がバラつ
き、歩留り低下の原因となることも多い。 本発明の目的は、上記したａ−SiTFTのオン電流が低
下することを防止し、アクティブマトリクス回路基板の
オン電流分布の均一化を図ることにある。 〔課題を解決するための手段〕 上記目的は、絶縁性基板上に設けた第一の電極パター
ンと、該第一の電極パターンを被覆した絶縁膜と、該絶
縁膜上に形成した半導体膜パターンと、該半導体膜パタ
ーン上に対して設けた第二及び第三の電極パターンから
成る薄膜トランジスタにおいて、前記半導体膜パターン
のチャネル長方向の長さを前記第一の電極パターンのチ
ャネル長方向の長さより短くし、前記半導体膜パターン
境界と前記第一の電極パターン境界のチャネル長方向の
距離を前記半導体膜の膜厚と同等以上にしたものであ
る。 もしくは、絶縁性基板上に設けた電極パターンと、該
第一の電極パターンを被覆した絶縁膜と、該第一の電極
パターンと重なるように該絶縁膜上に設けた半導体膜パ
ターンと、該半導体膜パターンで対向し、該半導体膜パ
ターン上から該絶縁膜上に延出して設けた第二及び第三
の電極パターンから成る薄膜トランジスタにおいて、前
記半導体膜パターン境界と前記第一の電極パターン境界
のチャネル長方向の距離を前記半導体膜の膜厚と同等以
上にしたものである。 もしくは、表示画素電極と、第一のバスラインと、該
第一のバスラインと交差させて配置した第二のバスライ
ンと、該表示画素電極、該第一のバスライン及び第二の
バスラインと電気的に接続する薄膜トランジスタとを備
えたアクティブマトリクス回路基板であって、該薄膜ト
ランジスタが、絶縁性基板上に設けた第一の電極パター
ンと、該第一の電極パターンを被覆した絶縁膜と、該絶
縁膜上に形成した半導体膜パターンと、該半導体膜パタ
ーン上に対向して設けた第二及び第三の電極パターンか
ら成り、該半導体膜パターンのチャネル長方向の長さを
該第一の電極パターンのチャネル長方向の長さより短く
し、該半導体膜パターン境界と該第一の電極パターン境
界のチャネル長方向の距離を該半導体膜の膜厚と同等以
上としたものである。 もしくは、表示画素電極と、第一のバスラインと、該
第一のバスラインと交差させて配置した第二のバスライ
ンと、該表示画素電極、該第一のバスライン及び該第二
のバスラインと電気的に接続する薄膜トランジスタとを
備えたアクティブマトリクス回路基板であって、該薄膜
トランジスタが、絶縁性基板上に設けた第一の電極パタ
ーンと、該第一の電極パターンを被覆した絶縁膜と、該
第一の電極パターンと重なるように該絶縁膜上に設けた
半導体膜パターンと、該半導体膜パターン上で対向し、
該半導体膜パターン上から該絶縁膜上に延出して設けた
第二および第三の電極パターンから成り、該半導体膜パ
ターン境界と該第一の電極パターン境界のチャネル長方
向の距離と該半導体膜の膜厚と同等以上としたものであ
る。 もしくは、表示画素電極と、第一のバスラインと、該
第一のバスラインと交差させて配置した第二のバスライ
ンと、該表示画素電極、該第一のバスライン及び該第二
のバスラインと電気的に接続する薄膜トランジスタとを
有する第一の基板と、対向電極を有し、該第一の基板に
対向させて配置した第二の基板と、該第一の基板と該第
二の基板との間に充填された液晶材料とを備えた画像表
示装置であって、該薄膜トランジスタが、絶縁性基板上
に設けた第一の電極パターンと、該第一の電極パターン
を被覆した絶縁膜と、該絶縁膜上に形成した半導体膜パ
ターンと、該半導体膜パターン上に対向して設けた第二
及び第三の電極パターンから成り、該半導体膜パターン
のチャネル長方向の長さを該第一の電極パターンのチャ
ネル長方向の長さより短くし、該半導体膜パターン境界
と該第一の電極パターン境界のチャネル長方向の距離を
該半導体膜の膜厚と同等以上としたものである。 もしくは、表示画素電極と、第一のバスラインと、該
第一のバスラインと交差させて配置した第二のバスライ
ンと、該表示画素電極、該第一のバスライン及び該第二
のバスラインと電気的に接続する薄膜トランジスタとを
有する第一の基板と、対向電極を有し、該第一の基板に
対向させて配置した第二の基板と、該第一の基板と該第
二の基板との間に充填された液晶材料とを備えた画像表
示装置であって、該薄膜トランジスタが、絶縁性基板上
に設けた第一の電極パターンと、該第一の電極パターン
を被覆した絶縁膜と、該第一の電極パターンと重なるよ
うに該絶縁膜上に設けた半導体膜パターンと、該半導体
膜パターン上で対向し、該半導体膜パターン上から該絶
縁膜上に延出して設けた第二及び第三の電極パターンか
ら成り、該半導体膜パターン境界と該第一の電極パター
ン境界のチャネル長方向の距離を該半導体膜の膜厚と同
等以上としたものである。
膜トランジスタとそれをスイッチング素子としたアクテ
ィブマトリクス回路基板並びにそれを用いた画像表示装
置にかかわり、特に、スイッチング特性のオン特性向上
と分布改善に好適な薄膜トランジスタとそれをスイッチ
ング素子としたアクティブマトリクス回路基板並びにそ
れを用いた画像表示装置に関する。 〔従来の技術〕 非晶質シリコン膜（amorphous Silicon,以下ａ−Si
と略す）を半導体層とした薄膜トランジスタ（amorphou
s Silicon Thin Film Transistor以下、ａ−Si TF
Tと略す）はアクティブマトリクス駆動型表示装置のス
イッチング素子として注目されている。 第８図に、これまで提案されてきたａ−SiTFTの断面
構造を示す。１が絶縁性基板を、２がゲート電極（第１
の電極）を、３がゲート絶縁膜を、４がａ−Si膜を、５
がドレイン電極（第２の電極）を、６がソース電極（第
３の電極）を示す。（ｃ）や（ｄ）は第2,第３の電極を
ゲート絶縁膜とａ−Si膜の間に挿入するため、ゲート絶
縁膜とａ−Si膜を連続成膜できないため、（ａ）や
（ｂ）、特に（ｂ）が多く採用されている。 〔発明が解決しようとする課題〕 これらのａ−SiTFTでは、電流はａ−Si膜を横切って
流れるようになるため、ａ−Si膜の抵抗やａ−Si膜と第
2,第３の電極の界面状態の影響を受け易い。そのため、
オン電流が抑制されたりすることがあり、アクティブマ
トリクス回路基板に適用した場合に、オン電流がバラつ
き、歩留り低下の原因となることも多い。 本発明の目的は、上記したａ−SiTFTのオン電流が低
下することを防止し、アクティブマトリクス回路基板の
オン電流分布の均一化を図ることにある。 〔課題を解決するための手段〕 上記目的は、絶縁性基板上に設けた第一の電極パター
ンと、該第一の電極パターンを被覆した絶縁膜と、該絶
縁膜上に形成した半導体膜パターンと、該半導体膜パタ
ーン上に対して設けた第二及び第三の電極パターンから
成る薄膜トランジスタにおいて、前記半導体膜パターン
のチャネル長方向の長さを前記第一の電極パターンのチ
ャネル長方向の長さより短くし、前記半導体膜パターン
境界と前記第一の電極パターン境界のチャネル長方向の
距離を前記半導体膜の膜厚と同等以上にしたものであ
る。 もしくは、絶縁性基板上に設けた電極パターンと、該
第一の電極パターンを被覆した絶縁膜と、該第一の電極
パターンと重なるように該絶縁膜上に設けた半導体膜パ
ターンと、該半導体膜パターンで対向し、該半導体膜パ
ターン上から該絶縁膜上に延出して設けた第二及び第三
の電極パターンから成る薄膜トランジスタにおいて、前
記半導体膜パターン境界と前記第一の電極パターン境界
のチャネル長方向の距離を前記半導体膜の膜厚と同等以
上にしたものである。 もしくは、表示画素電極と、第一のバスラインと、該
第一のバスラインと交差させて配置した第二のバスライ
ンと、該表示画素電極、該第一のバスライン及び第二の
バスラインと電気的に接続する薄膜トランジスタとを備
えたアクティブマトリクス回路基板であって、該薄膜ト
ランジスタが、絶縁性基板上に設けた第一の電極パター
ンと、該第一の電極パターンを被覆した絶縁膜と、該絶
縁膜上に形成した半導体膜パターンと、該半導体膜パタ
ーン上に対向して設けた第二及び第三の電極パターンか
ら成り、該半導体膜パターンのチャネル長方向の長さを
該第一の電極パターンのチャネル長方向の長さより短く
し、該半導体膜パターン境界と該第一の電極パターン境
界のチャネル長方向の距離を該半導体膜の膜厚と同等以
上としたものである。 もしくは、表示画素電極と、第一のバスラインと、該
第一のバスラインと交差させて配置した第二のバスライ
ンと、該表示画素電極、該第一のバスライン及び該第二
のバスラインと電気的に接続する薄膜トランジスタとを
備えたアクティブマトリクス回路基板であって、該薄膜
トランジスタが、絶縁性基板上に設けた第一の電極パタ
ーンと、該第一の電極パターンを被覆した絶縁膜と、該
第一の電極パターンと重なるように該絶縁膜上に設けた
半導体膜パターンと、該半導体膜パターン上で対向し、
該半導体膜パターン上から該絶縁膜上に延出して設けた
第二および第三の電極パターンから成り、該半導体膜パ
ターン境界と該第一の電極パターン境界のチャネル長方
向の距離と該半導体膜の膜厚と同等以上としたものであ
る。 もしくは、表示画素電極と、第一のバスラインと、該
第一のバスラインと交差させて配置した第二のバスライ
ンと、該表示画素電極、該第一のバスライン及び該第二
のバスラインと電気的に接続する薄膜トランジスタとを
有する第一の基板と、対向電極を有し、該第一の基板に
対向させて配置した第二の基板と、該第一の基板と該第
二の基板との間に充填された液晶材料とを備えた画像表
示装置であって、該薄膜トランジスタが、絶縁性基板上
に設けた第一の電極パターンと、該第一の電極パターン
を被覆した絶縁膜と、該絶縁膜上に形成した半導体膜パ
ターンと、該半導体膜パターン上に対向して設けた第二
及び第三の電極パターンから成り、該半導体膜パターン
のチャネル長方向の長さを該第一の電極パターンのチャ
ネル長方向の長さより短くし、該半導体膜パターン境界
と該第一の電極パターン境界のチャネル長方向の距離を
該半導体膜の膜厚と同等以上としたものである。 もしくは、表示画素電極と、第一のバスラインと、該
第一のバスラインと交差させて配置した第二のバスライ
ンと、該表示画素電極、該第一のバスライン及び該第二
のバスラインと電気的に接続する薄膜トランジスタとを
有する第一の基板と、対向電極を有し、該第一の基板に
対向させて配置した第二の基板と、該第一の基板と該第
二の基板との間に充填された液晶材料とを備えた画像表
示装置であって、該薄膜トランジスタが、絶縁性基板上
に設けた第一の電極パターンと、該第一の電極パターン
を被覆した絶縁膜と、該第一の電極パターンと重なるよ
うに該絶縁膜上に設けた半導体膜パターンと、該半導体
膜パターン上で対向し、該半導体膜パターン上から該絶
縁膜上に延出して設けた第二及び第三の電極パターンか
ら成り、該半導体膜パターン境界と該第一の電極パター
ン境界のチャネル長方向の距離を該半導体膜の膜厚と同
等以上としたものである。
第１の電極（ゲート電極）と第2,第３の電極（ドレイ
ン電極、ソース電極）の重なり部よりａ−Si膜をその厚
み以上除去することは、電極部でのａ−Si膜やａ−Si膜
と第2,第３の電極との間の界面抵抗に起因した抵抗分以
上、ゲート電極上の抵抗を低くしたことになる。これに
より、電流は、ゲート電流に平行に流れるようになり、
ａ−Si膜の抵抗や第2,第３の電極とａ−Si膜の界面抵抗
の影響を受けにくくなる。 一方、ａ−Si膜上に第2,第３の電極を構成する薄膜層
をその厚み分以上延ばすことは、ａ−Si膜と第2,第３の
電極の接触を確実にすることを意味する。すなわち、第
2,第３の電極を金属膜で構成し、等方性エッチングによ
り電極パターンを形成すると、電極の上部が膜厚分程度
後退するが、この場合でも完全にａ−Siと第2,第３の接
触ができる。 〔実施例〕 以下、実施例を用いて本発明を詳細に説明する。 実施例１ 第１の実施例を第１図〜第４図に示す。第１図は、本
発明を適用したａ−SiTFTFの断面図を示す。１はガラス
板等の絶縁性基板を、２はクロム（Cr）等の金属膜から
なる第１の電極（ゲート電極）を、３はシリコン窒化膜
等の絶縁膜からなるゲート絶縁膜を、４はａ−Si膜を、
５はアルミニウム（Al）等の金属膜からなる第２の電極
（ドレイン電極）を、６はAl等の金属膜からなる第３の
電極（ソース電極）を示す。Daはａ−Si膜の膜厚を、Db
は第2,第３の電極を構成するAl膜の膜厚を示す。LD1,L
D2は第１の電極と第２の電極の重なり量を、LS1,LS2は
第１の電極と第３の電極の重なり量を示す。本発明は、
このLD1,LD2,LS1,LS2を指定するものである。すなわ
ち、 LD1≧Da,LS1≧Da LD2≧Db,LS2≧Db なる関係の成立しているところが本発明を適用したとこ
ろである。 以下、本実施例の製造プロセスの概略を説明する。 （１） まず、洗浄して清浄にしたガラス基板１上にス
パッタリング法でCr等の金属膜を成膜する。 （２） 通常のホトエッチングプロセスを用いてゲート
電極パターン２を形成する。 （３） シランとアンモニア、窒素の混合ガスを用いて
シリコン窒化膜３を、シランと水素の混合ガスを用いて
ａ−Si膜をプラズマCVD（Chemical Vapor Depositio
n）法により連続成膜する。 （４） 通常のホトリソグラフィー工程とドライエッチ
ングによりａ−Si膜のパターン４を形成する。 （５） Al等の金属膜をスパッタリングにより成膜す
る。 （６） 通常のホトエッチングプロセスを用いてドレイ
ン電極パターン５とソース電極パターン６を形成する。 （７） 通常のホトリソグラフィー工程とドライエッチ
ングによりゲート端子を露出させる。 以上で第１図に示したａ−SiTFTが完成する。 第２図は本発明の効果を示すグラフである。電極間重
なりの影響はソース／ゲート間で大きいので、ソース電
極側のLS1とオン電流の関係を示した。ドレイン電極側
はドレイン電極・ゲート電極間の重なり量を十分にとっ
ている。LS1が増大するにつれて急激に増加しLS1Daで
オン電流は飽和する。すなわち、LS1Daでドレイン電
流を引き出せることを意味する。第２図には第８図に示
した従来法によるａ−SiTFTに対する結果も示してい
る。従来法によるTFTではLS1＜０でゲート電極２より外
側にａ−Si膜がはみ出ている。この図では、従来法によ
るTFTに対するデータはゲート電極とソース電極の重な
り量に対するオン電流を示している。重なり量力1.5Da
以上になると、従来法によるTFTのオン電流は飽和する
が、そのレベルは、本発明を適用した場合に比べ、1/2
程度である。 第３図は、（ゲート絶縁膜＋ａ−Si膜）の重ね膜をは
さんでのゲート電極とソース電極の重なり量LS2とオン
電流の関係を示したものである。LS2＜０ではチャネル
と電極が接触しないのでオン電流が流れない。それに対
し、LS2をほぼソース電極を構成する薄膜層の厚みにす
るとオン電流が流れるようになる。これは、電極とａ−
Si膜の接触がとられるようになるからである。 第４図は、100×100mm2の基板上に約500個のａ−SiTF
Tを作製して、そのオン電流分布を見た結果である。明
らかに、従来法に比べ、本発明による方がオン電流が大
きく、分布も小さい。 以上の効果は、ソース電極とゲート電極ではさまれて
いる部分からａ−Si膜を除去してその部分を電極を構成
する薄膜層に変え、更にａ−Siと電極膜の接触を完全に
とれるようにしたことで達成される。本発明の効果はL
S1≧Da,LS2≧Dbででるが、Daの膜厚が一般的に10〜300n
mであり、ｂ＝300nm〜１μｍであることや、ホトエッ
チング工程における位置合わせ精度、ソース電極とゲー
ト電極の間の電極間容量等を考えると、LS1＝１〜３μ
ｍ、LS2＝１〜３μｍが最適である。また、ａ−SiTFTを
アクティブマトリクス回路基板に適用する場合には、第
１図の第2,第３の電極は、いずれもソース電極やドレイ
ン電極として働くため、本実施例ではドレイン電極とし
て第２の電極にも同様なことがいえる。従って、LD1＝
１〜３μｍ、LS2＝１〜３μｍとしておくのが実際的で
ある。 実施例２ 第２実施例を第５図に示す。この場合には、第2,第３
の電極の下層にリン（Ｐ）をドーピングしたｎ型のａ−
Si膜を挿入している。この場合には、第１の実施例に比
べ、少しオン電流が上昇し、耐熱性を満し、第１の実施
例と同等以上の効果がある。 なお、本発明の目的とは異なる目的で出願されている
明細書の中に本発明と類似した図面が見られる。これを
第９図に示す。（ａ）は特開昭62−67872に見られる図
面である。この発明は、活性層である非晶質シリコン内
部に不純物ドーピング層をつくり、しきい値電圧の再現
性を高めようとするものである。従って、本発明のよう
にゲート電極とドレイン電極、ソース電極の相対的な位
置関係を規定するものではなく、本発明とは異なる。
（ｂ）は、特開昭61−171166に見られる図である。これ
は、ａ−Si上にSi3N4膜をほぼ同じ形状に積層し、電気
的接触をとるためにn+a−Siを第2,第３の電極の下層に
挿入するものである。従って（ａ）の場合と同じ理由
で、本発明とは異なる。 実施例３ 第３の実施例を第６図に示す。これは、本発明による
ａ−SiTFTを適用したアクティブス回路基板の一部を
（ａ）に平面図で、（ｂ）にTFT部の断面図で示したも
のである。ドレイン電極５とソース電極６の下層にａ−
Siのない領域が存在しており、この部分に本発明を適用
している。ドレイン電極５は信号線（ドレインバスライ
ン）９に、ゲート電極２は走査線（ゲートバスライン）
８に接続されている。また、ソース電極６は画素電極７
に接続されている。このアクティブマトリクス回路基板
では、第５図に示すａ−SiTFTを用いており、前述した
効果が得られる。すなち、画面のむらが小さくなり、反
応性も改善される効果が得られる。このアクティブマト
リクス回路基板の製造プロセスは、第１図や第５図に示
したａ−SiTFTの場合とほとんど同じであるが、以下簡
単に説明する。 （１） 洗浄したガラス基板１上にCr膜等の金属膜をス
パッタリング法等により成膜し、通常のホトエッチング
工程を用いて、ゲート電極パターン２とゲートバスライ
ン８を形成する。 （２） プラズマCVD法を用いて、シランとアンモニ
ア，窒素の混合ガスからゲート絶縁膜３としてのシリコ
ン窒化膜を、シランと水素の混合ガスから半導体層とし
てのａ−Si膜を、シランと水素，ホスフィンの混合ガス
からn+a−Si膜を、真空を破らずに連続成膜する。 （３） 通常のホトリソグラフィー工程とドライエッチ
ングを用いて、ａ−Si膜を加工し、所定のａ−Siパター
ン４を形成する。この時に本発明の内容を適用する。 （４） Cr膜とAl膜をスパッタリング法等で順次積層
し、ソース電極６とドレイン電極５、ドレインバスライ
ン９を形成する。付いでドライエッチングにより、チャ
ネル上のn+a−Si膜を除去する。 （５） 透明導電膜であるITO（Indium Tin Oxide）
膜をスパッタリング法で成膜する。次いで、通常のホト
エッチング工程により、画素電極パターン７を形成す
る。 （６） ゲート絶縁膜であるシリコン窒化膜を通常のホ
トリソグラフィー工程とドライエッチングでパターン化
し、ゲートバスライン８の端子出しを行う。 以上で第６図に示したアクティブマトリクス回路基板
が完成する。 上記実施例では、いずれもゲート電極２やゲートバス
ライン８としてクロム（Cr）、ドレイン電極５やソース
電極６、ドレインバスライン９としてCrとAlの多層膜、
ゲート絶縁膜としてシリコン窒化膜を用いている。しか
し、ゲート電極２やゲートバスライン８としてCr以外の
材料（たとえば、モリブデンやタンタル,ITO,アルミニ
ウムなど）を、ドレイン電極５やソース電極６、ドレイ
ンバスライン９をCr,Al以外の膜（たとえば、CrやAlの
単膜、ITO、モリブデン、タンタルなど）を、ゲート絶
縁膜３としてシリコン窒化膜以外の材料（たとえば、シ
リコン酸化膜やタンタル酸化膜など）を用いてもさしつ
かえない。 実施例４ 第７図は、第１図に示したａ−SiTFTにより構成した
アクティブマトリクス回路基板を用いた液晶表示装置か
らなる本発明の画像表示装置を形成した実施例の要部を
示したものである。第７図（ａ）はその平面図を、そし
て第７図（ｂ）は断面図を示したものである。 図において、70は実施例１の第１図に示したａ−SiTF
Tを用いたアクティブマトリクス回路基板、20は偏光
板、21はカラーフィルタ、23は透明導電膜からなる表示
画素電極７の対向電極で同じく透明導電膜から構成され
ているもの、22,26はそれぞれ保護膜、24は配向膜、そ
して25は空隙に充てんされた液晶を示す。 この画像表示装置の例は、上記のような構成でカラー
表示用のものを示している。また、この表示装置は、周
知のカラー液晶表示装置の製造工程と同様にして容易に
製造することができる。 なお、実際の表示装置においては、第13図の構成の他
に周知の画像表示駆動手段として、各種電気回路制御系
及び背面からの照明手段などが設けられているが、これ
らについては省略した。 〔発明の効果〕 本発明によれば、ａ−SiTFTのオン電流（移動度）を
高くでき、その再現性向上ができる効果がある。 従って、このようなａ−SiTFTにより構成されたアク
ティブマトリクス回路基板においては、各画素について
いるａ−SiTFTのオン特性分布が良好なものとなり、高
歩留りを実現できる効果がある。更に、このアクティブ
マトリクス回路基板を用いた画像表示装置は、ａ−SiTF
Tやそれにより構成したアクティブマトリクス回路基板
は上記した特長を持っているため、応答性改善や画面ム
ラをなくすことができるという効果があり、この技術分
野の発展に寄与するところ多大である。
ン電極、ソース電極）の重なり部よりａ−Si膜をその厚
み以上除去することは、電極部でのａ−Si膜やａ−Si膜
と第2,第３の電極との間の界面抵抗に起因した抵抗分以
上、ゲート電極上の抵抗を低くしたことになる。これに
より、電流は、ゲート電流に平行に流れるようになり、
ａ−Si膜の抵抗や第2,第３の電極とａ−Si膜の界面抵抗
の影響を受けにくくなる。 一方、ａ−Si膜上に第2,第３の電極を構成する薄膜層
をその厚み分以上延ばすことは、ａ−Si膜と第2,第３の
電極の接触を確実にすることを意味する。すなわち、第
2,第３の電極を金属膜で構成し、等方性エッチングによ
り電極パターンを形成すると、電極の上部が膜厚分程度
後退するが、この場合でも完全にａ−Siと第2,第３の接
触ができる。 〔実施例〕 以下、実施例を用いて本発明を詳細に説明する。 実施例１ 第１の実施例を第１図〜第４図に示す。第１図は、本
発明を適用したａ−SiTFTFの断面図を示す。１はガラス
板等の絶縁性基板を、２はクロム（Cr）等の金属膜から
なる第１の電極（ゲート電極）を、３はシリコン窒化膜
等の絶縁膜からなるゲート絶縁膜を、４はａ−Si膜を、
５はアルミニウム（Al）等の金属膜からなる第２の電極
（ドレイン電極）を、６はAl等の金属膜からなる第３の
電極（ソース電極）を示す。Daはａ−Si膜の膜厚を、Db
は第2,第３の電極を構成するAl膜の膜厚を示す。LD1,L
D2は第１の電極と第２の電極の重なり量を、LS1,LS2は
第１の電極と第３の電極の重なり量を示す。本発明は、
このLD1,LD2,LS1,LS2を指定するものである。すなわ
ち、 LD1≧Da,LS1≧Da LD2≧Db,LS2≧Db なる関係の成立しているところが本発明を適用したとこ
ろである。 以下、本実施例の製造プロセスの概略を説明する。 （１） まず、洗浄して清浄にしたガラス基板１上にス
パッタリング法でCr等の金属膜を成膜する。 （２） 通常のホトエッチングプロセスを用いてゲート
電極パターン２を形成する。 （３） シランとアンモニア、窒素の混合ガスを用いて
シリコン窒化膜３を、シランと水素の混合ガスを用いて
ａ−Si膜をプラズマCVD（Chemical Vapor Depositio
n）法により連続成膜する。 （４） 通常のホトリソグラフィー工程とドライエッチ
ングによりａ−Si膜のパターン４を形成する。 （５） Al等の金属膜をスパッタリングにより成膜す
る。 （６） 通常のホトエッチングプロセスを用いてドレイ
ン電極パターン５とソース電極パターン６を形成する。 （７） 通常のホトリソグラフィー工程とドライエッチ
ングによりゲート端子を露出させる。 以上で第１図に示したａ−SiTFTが完成する。 第２図は本発明の効果を示すグラフである。電極間重
なりの影響はソース／ゲート間で大きいので、ソース電
極側のLS1とオン電流の関係を示した。ドレイン電極側
はドレイン電極・ゲート電極間の重なり量を十分にとっ
ている。LS1が増大するにつれて急激に増加しLS1Daで
オン電流は飽和する。すなわち、LS1Daでドレイン電
流を引き出せることを意味する。第２図には第８図に示
した従来法によるａ−SiTFTに対する結果も示してい
る。従来法によるTFTではLS1＜０でゲート電極２より外
側にａ−Si膜がはみ出ている。この図では、従来法によ
るTFTに対するデータはゲート電極とソース電極の重な
り量に対するオン電流を示している。重なり量力1.5Da
以上になると、従来法によるTFTのオン電流は飽和する
が、そのレベルは、本発明を適用した場合に比べ、1/2
程度である。 第３図は、（ゲート絶縁膜＋ａ−Si膜）の重ね膜をは
さんでのゲート電極とソース電極の重なり量LS2とオン
電流の関係を示したものである。LS2＜０ではチャネル
と電極が接触しないのでオン電流が流れない。それに対
し、LS2をほぼソース電極を構成する薄膜層の厚みにす
るとオン電流が流れるようになる。これは、電極とａ−
Si膜の接触がとられるようになるからである。 第４図は、100×100mm2の基板上に約500個のａ−SiTF
Tを作製して、そのオン電流分布を見た結果である。明
らかに、従来法に比べ、本発明による方がオン電流が大
きく、分布も小さい。 以上の効果は、ソース電極とゲート電極ではさまれて
いる部分からａ−Si膜を除去してその部分を電極を構成
する薄膜層に変え、更にａ−Siと電極膜の接触を完全に
とれるようにしたことで達成される。本発明の効果はL
S1≧Da,LS2≧Dbででるが、Daの膜厚が一般的に10〜300n
mであり、ｂ＝300nm〜１μｍであることや、ホトエッ
チング工程における位置合わせ精度、ソース電極とゲー
ト電極の間の電極間容量等を考えると、LS1＝１〜３μ
ｍ、LS2＝１〜３μｍが最適である。また、ａ−SiTFTを
アクティブマトリクス回路基板に適用する場合には、第
１図の第2,第３の電極は、いずれもソース電極やドレイ
ン電極として働くため、本実施例ではドレイン電極とし
て第２の電極にも同様なことがいえる。従って、LD1＝
１〜３μｍ、LS2＝１〜３μｍとしておくのが実際的で
ある。 実施例２ 第２実施例を第５図に示す。この場合には、第2,第３
の電極の下層にリン（Ｐ）をドーピングしたｎ型のａ−
Si膜を挿入している。この場合には、第１の実施例に比
べ、少しオン電流が上昇し、耐熱性を満し、第１の実施
例と同等以上の効果がある。 なお、本発明の目的とは異なる目的で出願されている
明細書の中に本発明と類似した図面が見られる。これを
第９図に示す。（ａ）は特開昭62−67872に見られる図
面である。この発明は、活性層である非晶質シリコン内
部に不純物ドーピング層をつくり、しきい値電圧の再現
性を高めようとするものである。従って、本発明のよう
にゲート電極とドレイン電極、ソース電極の相対的な位
置関係を規定するものではなく、本発明とは異なる。
（ｂ）は、特開昭61−171166に見られる図である。これ
は、ａ−Si上にSi3N4膜をほぼ同じ形状に積層し、電気
的接触をとるためにn+a−Siを第2,第３の電極の下層に
挿入するものである。従って（ａ）の場合と同じ理由
で、本発明とは異なる。 実施例３ 第３の実施例を第６図に示す。これは、本発明による
ａ−SiTFTを適用したアクティブス回路基板の一部を
（ａ）に平面図で、（ｂ）にTFT部の断面図で示したも
のである。ドレイン電極５とソース電極６の下層にａ−
Siのない領域が存在しており、この部分に本発明を適用
している。ドレイン電極５は信号線（ドレインバスライ
ン）９に、ゲート電極２は走査線（ゲートバスライン）
８に接続されている。また、ソース電極６は画素電極７
に接続されている。このアクティブマトリクス回路基板
では、第５図に示すａ−SiTFTを用いており、前述した
効果が得られる。すなち、画面のむらが小さくなり、反
応性も改善される効果が得られる。このアクティブマト
リクス回路基板の製造プロセスは、第１図や第５図に示
したａ−SiTFTの場合とほとんど同じであるが、以下簡
単に説明する。 （１） 洗浄したガラス基板１上にCr膜等の金属膜をス
パッタリング法等により成膜し、通常のホトエッチング
工程を用いて、ゲート電極パターン２とゲートバスライ
ン８を形成する。 （２） プラズマCVD法を用いて、シランとアンモニ
ア，窒素の混合ガスからゲート絶縁膜３としてのシリコ
ン窒化膜を、シランと水素の混合ガスから半導体層とし
てのａ−Si膜を、シランと水素，ホスフィンの混合ガス
からn+a−Si膜を、真空を破らずに連続成膜する。 （３） 通常のホトリソグラフィー工程とドライエッチ
ングを用いて、ａ−Si膜を加工し、所定のａ−Siパター
ン４を形成する。この時に本発明の内容を適用する。 （４） Cr膜とAl膜をスパッタリング法等で順次積層
し、ソース電極６とドレイン電極５、ドレインバスライ
ン９を形成する。付いでドライエッチングにより、チャ
ネル上のn+a−Si膜を除去する。 （５） 透明導電膜であるITO（Indium Tin Oxide）
膜をスパッタリング法で成膜する。次いで、通常のホト
エッチング工程により、画素電極パターン７を形成す
る。 （６） ゲート絶縁膜であるシリコン窒化膜を通常のホ
トリソグラフィー工程とドライエッチングでパターン化
し、ゲートバスライン８の端子出しを行う。 以上で第６図に示したアクティブマトリクス回路基板
が完成する。 上記実施例では、いずれもゲート電極２やゲートバス
ライン８としてクロム（Cr）、ドレイン電極５やソース
電極６、ドレインバスライン９としてCrとAlの多層膜、
ゲート絶縁膜としてシリコン窒化膜を用いている。しか
し、ゲート電極２やゲートバスライン８としてCr以外の
材料（たとえば、モリブデンやタンタル,ITO,アルミニ
ウムなど）を、ドレイン電極５やソース電極６、ドレイ
ンバスライン９をCr,Al以外の膜（たとえば、CrやAlの
単膜、ITO、モリブデン、タンタルなど）を、ゲート絶
縁膜３としてシリコン窒化膜以外の材料（たとえば、シ
リコン酸化膜やタンタル酸化膜など）を用いてもさしつ
かえない。 実施例４ 第７図は、第１図に示したａ−SiTFTにより構成した
アクティブマトリクス回路基板を用いた液晶表示装置か
らなる本発明の画像表示装置を形成した実施例の要部を
示したものである。第７図（ａ）はその平面図を、そし
て第７図（ｂ）は断面図を示したものである。 図において、70は実施例１の第１図に示したａ−SiTF
Tを用いたアクティブマトリクス回路基板、20は偏光
板、21はカラーフィルタ、23は透明導電膜からなる表示
画素電極７の対向電極で同じく透明導電膜から構成され
ているもの、22,26はそれぞれ保護膜、24は配向膜、そ
して25は空隙に充てんされた液晶を示す。 この画像表示装置の例は、上記のような構成でカラー
表示用のものを示している。また、この表示装置は、周
知のカラー液晶表示装置の製造工程と同様にして容易に
製造することができる。 なお、実際の表示装置においては、第13図の構成の他
に周知の画像表示駆動手段として、各種電気回路制御系
及び背面からの照明手段などが設けられているが、これ
らについては省略した。 〔発明の効果〕 本発明によれば、ａ−SiTFTのオン電流（移動度）を
高くでき、その再現性向上ができる効果がある。 従って、このようなａ−SiTFTにより構成されたアク
ティブマトリクス回路基板においては、各画素について
いるａ−SiTFTのオン特性分布が良好なものとなり、高
歩留りを実現できる効果がある。更に、このアクティブ
マトリクス回路基板を用いた画像表示装置は、ａ−SiTF
Tやそれにより構成したアクティブマトリクス回路基板
は上記した特長を持っているため、応答性改善や画面ム
ラをなくすことができるという効果があり、この技術分
野の発展に寄与するところ多大である。
第１図は本発明の非晶質シリコン薄膜トランジスタの一
実施例を示した断面図、第２図と第３図は本発明の原
理、効果を示すグラフ、第４図は本発明の効果を示すグ
ラフ、第５図は本発明の第２の実施例を示した断面図、
第６図は本発明のアクティブマトリクス回路基板の実施
例を示す平面図と断面図、第７図は本発明の画像表示装
置の一実施例を示した平面図と断面図、第８図と第９図
は従来例の断面図である。 １……絶縁性基板、２……ゲート電極、３……ゲート絶
縁膜、４……非晶質シリコン膜、５……ドレイン電極、
６……ソース電極、７……表示画素電極、８……ゲート
バスライン、９……ドレインバスライン、51,61……ｎ
型非晶質シリコン、20……偏光板、21……カラーフィル
タ、22,26……保護膜、23……対向電極、24……配向
膜、25……液晶。
実施例を示した断面図、第２図と第３図は本発明の原
理、効果を示すグラフ、第４図は本発明の効果を示すグ
ラフ、第５図は本発明の第２の実施例を示した断面図、
第６図は本発明のアクティブマトリクス回路基板の実施
例を示す平面図と断面図、第７図は本発明の画像表示装
置の一実施例を示した平面図と断面図、第８図と第９図
は従来例の断面図である。 １……絶縁性基板、２……ゲート電極、３……ゲート絶
縁膜、４……非晶質シリコン膜、５……ドレイン電極、
６……ソース電極、７……表示画素電極、８……ゲート
バスライン、９……ドレインバスライン、51,61……ｎ
型非晶質シリコン、20……偏光板、21……カラーフィル
タ、22,26……保護膜、23……対向電極、24……配向
膜、25……液晶。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小下 敏之 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 高野 隆男 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 中谷 光雄 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (56)参考文献 特開 昭61−171166（ＪＰ，Ａ) 特開 昭61−145869（ＪＰ，Ａ)
Claims (6)
- 【請求項１】絶縁性基板上に設けた第一の電極パターン
と、該第一の電極パターンを被覆した絶縁膜と、該絶縁
膜上に形成した半導体膜パターンと、該半導体膜パター
ン上に対向して設けた第二及び第三の電極パターンから
成る薄膜トランジスタにおいて、 前記半導体膜パターンのチャネル長方向の長さを前記第
一の電極パターンのチャネル長方向の長さより短くし、
前記半導体膜パターン境界と前記第一の電極パターン境
界のチャネル長方向の距離を前記半導体膜の膜厚と同等
以上にしたことを特徴とする薄膜トランジスタ。 - 【請求項２】絶縁性基板上に設けた第一の電極パターン
と、該第一の電極パターンを被覆した絶縁膜と、該第一
の電極パターンと重なるように該絶縁膜上に設けた半導
体膜パターンと、該半導体膜パターン上で対向し、該半
導体膜パターン上から該絶縁膜上に延出して設けた第二
及び第三の電極パターンから成る薄膜トランジスタにお
いて、 前記半導体膜パターン境界と前記第一の電極パターン境
界のチャネル長方向の距離を前記半導体膜の膜厚と同等
以上にしたことを特徴とする薄膜トランジスタ。 - 【請求項３】表示画素電極と、第一のバスラインと、該
第一のバスラインと交差させて配置した第二のバスライ
ンと、該表示画素電極、該第一のバスライン及び該第二
のバスラインと電気的に接続する薄膜トランジスタとを
備えたアクティブマトリクス回路基板であって、 該薄膜トランジスタが、絶縁性基板上に設けた第一の電
極パターンと、該第一の電極パターンを被覆した絶縁膜
と、該絶縁膜上に形成した半導体膜パターンと、該半導
体膜パターン上に対向して設けた第二及び第三の電極パ
ターンから成り、該半導体膜パターンのチャネル長方向
の長さを該第一の電極パターンのチャネル長方向の長さ
より短くし、該半導体膜パターン境界と該第一の電極パ
ターン境界のチャネル長方向の距離を該半導体膜の膜厚
と同等以上としたことを特徴とするアクティブマトリク
ス回路基板。 - 【請求項４】表示画素電極と、第一のバスラインと、該
第一のバスラインと交差させて配置した第二のバスライ
ンと、該表示画素電極、該第一のバスライン及び該第二
のバスラインと電気的に接続する薄膜トランジスタとを
備えたアクティブマトリクス回路基板であって、 該薄膜トランジスタが、絶縁性基板上に設けた第一の電
極パターンと、該第一の電極パターンを被覆した絶縁膜
と、該第一の電極パターンと重なるように該絶縁膜上に
設けた半導体膜パターンと、該半導体膜パターン上で対
向し、該半導体膜パターン上から該絶縁膜上に延出して
設けた第二及び第三の電極パターンから成り、該半導体
膜パターン境界と該第一の電極パターン境界のチャネル
長方向の距離を該半導体膜の膜厚と同等以上としたこと
を特徴とするアクティブマトリクス回路基板。 - 【請求項５】表示画素電極と、第一のバスラインと、該
第一のバスラインと交差させて配置した第二のバスライ
ンと、該表示画素電極、該第一のバスライン及び該第二
のバスラインと電気的に接続する薄膜トランジスタとを
有する第一の基板と、 対向電極を有し、該第一の基板に対向させて配置した第
二の基板と、 該第一の基板と該第二の基板との間に充填された液晶材
料とを備えた画像表示装置であって、 該薄膜トランジスタが、絶縁性基板上に設けた第一の電
極パターンと、該第一の電極パターンを被覆した絶縁膜
と、該絶縁膜上に形成した半導体膜パターンと、該半導
体膜パターン上に対向して設けた第二及び第三の電極パ
ターンから成り、該半導体膜パターンのチャネル長方向
の長さを該第一の電極パターンのチャネル長方向の長さ
より短くし、該半導体膜パターン境界と該第一の電極パ
ターン境界のチャネル長方向の距離を該半導体膜の膜厚
と同等以上としたことを特徴とする画像表示装置。 - 【請求項６】表示画素電極と、第一のバスラインと、該
第一のバスラインと交差させて配置した第二のバスライ
ンと、該表示画素電極、該第一のバスライン及び該第二
のバスラインと電気的に接続する薄膜トランジスタとを
有する第一の基板と、 対向電極を有し、該第一の基板に対向させて配置した第
二の基板と、 該第一の基板と該第二の基板との間に充填された液晶材
料とを備えた画像表示装置であって、 該薄膜トランジスタが、絶縁性基板上に設けた第一の電
極パターンと、該第一の電極パターンを被覆した絶縁膜
と、該第一の電極パターンと重なるように該絶縁膜上に
設けた半導体膜パターンと、該半導体膜パターン上で対
向し、該半導体膜パターン上から該絶縁膜上に延出して
設けた第二及び第三の電極パターンから成り、該半導体
膜パターン境界と該第一の電極パターン境界のチャネル
長方向の距離を該半導体膜の膜厚と同等以上としたこと
を特徴とする画像表示装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15909888A JP2656554B2 (ja) | 1988-06-29 | 1988-06-29 | 薄膜トランジスタとそれを用いたアクティブマトリクス回路基板および画像表示装置 |
| US07/372,289 US5493129A (en) | 1988-06-29 | 1989-06-27 | Thin film transistor structure having increased on-current |
| KR1019890008970A KR0152984B1 (ko) | 1988-06-29 | 1989-06-28 | 박막트랜지스터와 그것을 사용한 액티브 매트릭스 회로기판 및 화상표시장치 |
| US08/573,106 US5821565A (en) | 1988-06-29 | 1995-12-15 | Thin film transistor structure having increased on-current |
| KR1019970037942A KR100248935B1 (en) | 1988-06-29 | 1997-08-08 | Thin film transistor structure having increased on-current |
| US08/971,986 US5981973A (en) | 1988-06-29 | 1997-11-17 | Thin film transistor structure having increased on-current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15909888A JP2656554B2 (ja) | 1988-06-29 | 1988-06-29 | 薄膜トランジスタとそれを用いたアクティブマトリクス回路基板および画像表示装置 |
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|---|---|---|---|
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|---|---|
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Family
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Family Applications (1)
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|---|---|---|---|
| JP15909888A Expired - Lifetime JP2656554B2 (ja) | 1988-06-29 | 1988-06-29 | 薄膜トランジスタとそれを用いたアクティブマトリクス回路基板および画像表示装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69117466T2 (de) * | 1990-12-19 | 1996-09-26 | Ykk Corp | Kupplungsvorrichtung |
| KR102198848B1 (ko) | 2017-11-16 | 2021-01-05 | 주식회사 엘지화학 | 센싱 어셈블리 및 버스바 어셈블리를 포함하는 배터리 모듈 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0752776B2 (ja) * | 1985-01-24 | 1995-06-05 | シャープ株式会社 | 薄膜トランジスタおよびその製造法 |
-
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-
1989
- 1989-06-28 KR KR1019890008970A patent/KR0152984B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR0152984B1 (ko) | 1998-11-16 |
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| JPH0210329A (ja) | 1990-01-16 |
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