JPH07117821B2 - マトリクス型表示装置の製造方法 - Google Patents
マトリクス型表示装置の製造方法Info
- Publication number
- JPH07117821B2 JPH07117821B2 JP60132433A JP13243385A JPH07117821B2 JP H07117821 B2 JPH07117821 B2 JP H07117821B2 JP 60132433 A JP60132433 A JP 60132433A JP 13243385 A JP13243385 A JP 13243385A JP H07117821 B2 JPH07117821 B2 JP H07117821B2
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- Japan
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- electrode line
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- film transistor
- electrode
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、薄膜トランジスタ（以下TFTと称する）を
使用したマトリクス型表示装置の製造方法に関する。
使用したマトリクス型表示装置の製造方法に関する。
第５図はTFTアレイの画素の構成を、第６図はTFTを使用
した従来のマトリクス型表示装置の構成を示す断面図で
ある。
した従来のマトリクス型表示装置の構成を示す断面図で
ある。
この第５図，第６図の両図において、１はゲート電極
線、２はソース電極線、Ｄはドレイン電極、４はTFT、
５は表示電極、６は表示材料、７はTFTアレイ、８はTFT
アレイ基板、９は対向電極基板、10は対向電極、11はマ
トリクス型表示装置をそれぞれ示している。
線、２はソース電極線、Ｄはドレイン電極、４はTFT、
５は表示電極、６は表示材料、７はTFTアレイ、８はTFT
アレイ基板、９は対向電極基板、10は対向電極、11はマ
トリクス型表示装置をそれぞれ示している。
TFTアレイ７は複数のゲート電極線１、およびこれらの
ゲート電極線１と立体交差するソース電極線２よりなる
マトリクス型配線を有し、その交点にたとえばTFT4など
の電圧−電流特性が非線形な特性を有する能動素子、表
示電極５などが形成された画像の集積により構成されて
いる。
ゲート電極線１と立体交差するソース電極線２よりなる
マトリクス型配線を有し、その交点にたとえばTFT4など
の電圧−電流特性が非線形な特性を有する能動素子、表
示電極５などが形成された画像の集積により構成されて
いる。
また、マトリクス型表示装置11はTFTアレイ７を形成し
たTFTアレイ基板８、これと対向する透明電極などの対
向電極10を有する対向電極基板９、およびこのTFTアレ
イ基板８、対向電極基板９間に液晶などの表示材料６が
挾持された構成になつている。
たTFTアレイ基板８、これと対向する透明電極などの対
向電極10を有する対向電極基板９、およびこのTFTアレ
イ基板８、対向電極基板９間に液晶などの表示材料６が
挾持された構成になつている。
引き続き従来のTFTアレイ７、マトリクス型表示装置11
を第７図，第８図により説明する。第７図は従来のTFT
アレイ画素におけるTFT4の構成例を示し、第８図は第７
図Ｘ−Ｘ部の断面図を示したものであり、この第７図，
第８図の両図において、第５図，第６図と同一部分には
同一符号を付しており、ゲート電極線１、ソース電極線
２、ドレイン電極Ｄ、TFT4、表示電極５、TFTアレイ
７、TFTアレイ基板８は上記の通りである。
を第７図，第８図により説明する。第７図は従来のTFT
アレイ画素におけるTFT4の構成例を示し、第８図は第７
図Ｘ−Ｘ部の断面図を示したものであり、この第７図，
第８図の両図において、第５図，第６図と同一部分には
同一符号を付しており、ゲート電極線１、ソース電極線
２、ドレイン電極Ｄ、TFT4、表示電極５、TFTアレイ
７、TFTアレイ基板８は上記の通りである。
また、12はａ−Si（ｎ）、13はａ−Si（ｉ）、14はゲー
ト絶縁膜、15はゲート電極をそれぞれ示している。その
構成を以下に説明する。
ト絶縁膜、15はゲート電極をそれぞれ示している。その
構成を以下に説明する。
TFTアレイ７はガラスなどよりなるTFTアレイ基板８の表
面にたとえばITOなどの透明導電膜、およびリン（Ｐ）
などの半導体不純物をドーピングしたアモルフアスシリ
コン12（以下ａ−Si（ｎ）と称す）などを連続的に成膜
した後、写真製版法などにより所望形状のソース電極線
２および一体に形成されたドレイン電極３、および表示
電極５を形成し、続いて、プラズマCVD法などで、たと
えば半導体不純物をドープしないアモルフアスシリコン
（以下ａ−Si（ｉ）と称す）13、およびSiNなどのゲー
ト絶縁膜14をたとえば連続的に成膜した後、ａ−Si
（ｉ）13およびゲート絶縁膜14を写真製版法などで所望
形状にパターンニングする。
面にたとえばITOなどの透明導電膜、およびリン（Ｐ）
などの半導体不純物をドーピングしたアモルフアスシリ
コン12（以下ａ−Si（ｎ）と称す）などを連続的に成膜
した後、写真製版法などにより所望形状のソース電極線
２および一体に形成されたドレイン電極３、および表示
電極５を形成し、続いて、プラズマCVD法などで、たと
えば半導体不純物をドープしないアモルフアスシリコン
（以下ａ−Si（ｉ）と称す）13、およびSiNなどのゲー
ト絶縁膜14をたとえば連続的に成膜した後、ａ−Si
（ｉ）13およびゲート絶縁膜14を写真製版法などで所望
形状にパターンニングする。
この後、たとえばAlなどを蒸着法などで成膜し、写真製
版法などで所望形状にパターンニングし、ゲート電極線
１を形成して、TFTアレイ７が完成する。
版法などで所望形状にパターンニングし、ゲート電極線
１を形成して、TFTアレイ７が完成する。
また、マトリクス型表示装置11は、前述したTFTアレイ
７を用い、これと対向する透明導電膜などよりなる対向
電極10を有する対向電極基板８との間に液晶などの表示
材料６を挾持してマトリクス型表示装置11が完成する。
７を用い、これと対向する透明導電膜などよりなる対向
電極10を有する対向電極基板８との間に液晶などの表示
材料６を挾持してマトリクス型表示装置11が完成する。
ところで、以上に述べたマトリクス型表示装置11は、た
とえばコンピュータの端末ディスプレイなどのマン・マ
シンインターフエースとして用いられる関係などから、
第５図，第７図に示した単位画素の大きさは、たとえば
50μｍ□（マイクロンメートル）から1m/m□（ミリメー
トル）程度以下に制約され、この画素の必要個数は表示
装置の用途、あるいは外面サイズなどに依存するが、通
常数千ないし、数百万個が必要である。
とえばコンピュータの端末ディスプレイなどのマン・マ
シンインターフエースとして用いられる関係などから、
第５図，第７図に示した単位画素の大きさは、たとえば
50μｍ□（マイクロンメートル）から1m/m□（ミリメー
トル）程度以下に制約され、この画素の必要個数は表示
装置の用途、あるいは外面サイズなどに依存するが、通
常数千ないし、数百万個が必要である。
また、この種、マトリクス型表示装置に用いられるTFT
アレイ７の画素には、前述のように、通常１個の画素に
１個のTFT4などの能動素子が形成される構成となつてい
る。
アレイ７の画素には、前述のように、通常１個の画素に
１個のTFT4などの能動素子が形成される構成となつてい
る。
さらに、前述のマトリクス状に配線されるソース電極線
２、およびゲート電極線１の交差点における両電極線1,
2の層間絶縁（図示せず）、およびTFT4部のソース電極
線２、ドレイン電極Ｄとゲート電極線１間の絶縁は、前
述の例ではａ−Si（ｉ）13、ゲート絶縁膜14で達成する
ように構成されている。
２、およびゲート電極線１の交差点における両電極線1,
2の層間絶縁（図示せず）、およびTFT4部のソース電極
線２、ドレイン電極Ｄとゲート電極線１間の絶縁は、前
述の例ではａ−Si（ｉ）13、ゲート絶縁膜14で達成する
ように構成されている。
一方、このａ−Si（ｉ）13およびゲート絶縁膜14はTFT4
の特性を決定するTFT4の基本構成要素であり、ａ−Si
（ｉ）13はソースドレイン間の直列抵抗の低減、また、
ゲート絶縁膜14は変調特性の観点からその膜厚を増大す
ることができない。
の特性を決定するTFT4の基本構成要素であり、ａ−Si
（ｉ）13はソースドレイン間の直列抵抗の低減、また、
ゲート絶縁膜14は変調特性の観点からその膜厚を増大す
ることができない。
この結果、特にTFT4部のソース電極線２とゲート電極線
１間、およびドレイン電極Ｄとゲート電極線１間での短
絡が生じ、TFT4および画素の機能が消滅する他、従来法
では１画素に１個のTFT4が形成されておらず、TFT4の特
性のバラツキを補償することができないなどの欠点を有
するとともに、欠陥の少くないTFTアレイ７およびマト
リクス型表示装置を得難いといつた欠点を有していた。
１間、およびドレイン電極Ｄとゲート電極線１間での短
絡が生じ、TFT4および画素の機能が消滅する他、従来法
では１画素に１個のTFT4が形成されておらず、TFT4の特
性のバラツキを補償することができないなどの欠点を有
するとともに、欠陥の少くないTFTアレイ７およびマト
リクス型表示装置を得難いといつた欠点を有していた。
この発明は、かかる問題点を解決するためになされたも
ので、TFTのリダンダンシイ（Redundancy）、および特
性の調節機能を兼ね備え、表示欠陥が少なく、均一で良
好な表示性能を有するマトリクス型表示装置の製造方法
を得ることを目的とする。
ので、TFTのリダンダンシイ（Redundancy）、および特
性の調節機能を兼ね備え、表示欠陥が少なく、均一で良
好な表示性能を有するマトリクス型表示装置の製造方法
を得ることを目的とする。
表示装置の製造方法は、ゲート電極線と直交するソース
電極線と、上記ソース電極線とゲート電極線との交点に
接続された薄膜トランジスタとを備え、上記薄膜トラン
ジスタのドレイン電極線に接続された表示電極により駆
動する画素がアレイ状に並んで構成される薄膜トランジ
スタ基板と、対向電極を有する対向電極との間に液晶を
挟持した構造のマトリクス型表示装置の製造方法におい
て、上記表示電極と一体に形成されるドレイン電極を３
つ以上並列に配置し（D1、D2、D3、D4、D5）、且つ第１
及び第２のソース電極線（２（ｎ）、２（ｎ＋１））を
上記表示電極の両側に配置するように各画素を構成し、
上記３つ以上のドレイン電極（D1、D2、D3、D4、D5）、
表示電極及び第１及び第２のソース電極線（２（ｎ）、
２（ｎ＋１））を写真製版法により形成する工程、第１
のソース電極線（２（ｎ））と３つ以上のドレイン電極
（D1、D2、D3、D4、D5）のいずれとから完成された第１
の薄膜トランジスタ及び、上記第１の薄膜トランジスタ
と同一のゲート電極線に接続され第２のソース電極線
（２（ｎ＋１））と３つ以上のドレイン電極（D1、D2、
D3、D4、D5）のいずれとから完成された第２の薄膜トラ
ンジスタの特性評価を行う工程、及び上記特性評価結果
に基づいて３つ以上のドレイン電極（D1、D2、D3、D4、
D5）のうち不要のものを切断する工程を備えたものであ
る。
電極線と、上記ソース電極線とゲート電極線との交点に
接続された薄膜トランジスタとを備え、上記薄膜トラン
ジスタのドレイン電極線に接続された表示電極により駆
動する画素がアレイ状に並んで構成される薄膜トランジ
スタ基板と、対向電極を有する対向電極との間に液晶を
挟持した構造のマトリクス型表示装置の製造方法におい
て、上記表示電極と一体に形成されるドレイン電極を３
つ以上並列に配置し（D1、D2、D3、D4、D5）、且つ第１
及び第２のソース電極線（２（ｎ）、２（ｎ＋１））を
上記表示電極の両側に配置するように各画素を構成し、
上記３つ以上のドレイン電極（D1、D2、D3、D4、D5）、
表示電極及び第１及び第２のソース電極線（２（ｎ）、
２（ｎ＋１））を写真製版法により形成する工程、第１
のソース電極線（２（ｎ））と３つ以上のドレイン電極
（D1、D2、D3、D4、D5）のいずれとから完成された第１
の薄膜トランジスタ及び、上記第１の薄膜トランジスタ
と同一のゲート電極線に接続され第２のソース電極線
（２（ｎ＋１））と３つ以上のドレイン電極（D1、D2、
D3、D4、D5）のいずれとから完成された第２の薄膜トラ
ンジスタの特性評価を行う工程、及び上記特性評価結果
に基づいて３つ以上のドレイン電極（D1、D2、D3、D4、
D5）のうち不要のものを切断する工程を備えたものであ
る。
この発明においては、１個の画素に形成するTFTドレイ
ン電極を表示電極と一体的に３つ以上設け、特性評価結
果に基づき必要なドレインを残し、不要なドレインを切
断して、マトリクス型表示装置を製造するので、TFT特
性の補償されたマトリクス型表示装置を得ることができ
る。
ン電極を表示電極と一体的に３つ以上設け、特性評価結
果に基づき必要なドレインを残し、不要なドレインを切
断して、マトリクス型表示装置を製造するので、TFT特
性の補償されたマトリクス型表示装置を得ることができ
る。
以下、この発明のマトリクス型表示装置の実施例につい
て図面に基づき説明する。その一実施例の構成する実施
例を第１図，第２図を参照して説明する。第１図はこの
発明のTFTアレイ画素の平面図、第２図は第１図II-II線
部の断面図を示したものである。
て図面に基づき説明する。その一実施例の構成する実施
例を第１図，第２図を参照して説明する。第１図はこの
発明のTFTアレイ画素の平面図、第２図は第１図II-II線
部の断面図を示したものである。
この第１図，第２図における各部名称は従来例と同一ま
は相当部分を示している。この発明におけるTFTアレイ
７は、たとえばガラスなどよりなるTFTアレイ基板８の
表面に、たとえばITOなどの透明導電膜を成膜した後、
ソース電極線２および櫛型形状に形成したドレイン電極
D1,D2,D3,D4,D5を表示電極５と一体に写真製版法により
形成し、続いてプラズマCVD法などでａ−Si（ｉ）13お
よびSiNなどのゲート絶縁膜14をたとえば連続的に成膜
した後、ゲート絶縁膜14およびａ−Si（ｉ）13を所望形
状にパターンニングする。
は相当部分を示している。この発明におけるTFTアレイ
７は、たとえばガラスなどよりなるTFTアレイ基板８の
表面に、たとえばITOなどの透明導電膜を成膜した後、
ソース電極線２および櫛型形状に形成したドレイン電極
D1,D2,D3,D4,D5を表示電極５と一体に写真製版法により
形成し、続いてプラズマCVD法などでａ−Si（ｉ）13お
よびSiNなどのゲート絶縁膜14をたとえば連続的に成膜
した後、ゲート絶縁膜14およびａ−Si（ｉ）13を所望形
状にパターンニングする。
この後、たとえばAlなどを蒸着法などで成膜し、写真製
版法などで所望形状のゲート電極線１を形成して、TFT
アレイ７が完成する。
版法などで所望形状のゲート電極線１を形成して、TFT
アレイ７が完成する。
この発明におけるTFTアレイ７は以上に説明したよう
に、１個の画素に形成されるTFT4の表示電極５と一体に
形成された複数個の櫛型のドレイン電極D1,D2,D3,D4,D5
が形成されており、TFTアレイ７の完成後の特性評価の
結果に基づき、たとえばソース電極２（ｎ）とドレイン
電極D1間のTFT4の特性が最も良好な場合には、第１切断
線16に沿つて不要のドレイン電極D5,D4,D3,D2を切断す
る。
に、１個の画素に形成されるTFT4の表示電極５と一体に
形成された複数個の櫛型のドレイン電極D1,D2,D3,D4,D5
が形成されており、TFTアレイ７の完成後の特性評価の
結果に基づき、たとえばソース電極２（ｎ）とドレイン
電極D1間のTFT4の特性が最も良好な場合には、第１切断
線16に沿つて不要のドレイン電極D5,D4,D3,D2を切断す
る。
また、ソース電極２（ｎ＋１）とドレイン電極D5間のTF
T4の特性が最も良好な場合には、第２切断線17に沿つて
不要のドレイン電極D1,D2,D3,D4を切断する。
T4の特性が最も良好な場合には、第２切断線17に沿つて
不要のドレイン電極D1,D2,D3,D4を切断する。
さらに、ソース電極２（ｎ）とドレイン電極D1間、およ
びソース電極２（ｎ＋１）とドレイン電極D5間の各々の
TFT4の特性が画素の要求特性上、不足な場合にはソース
電極２（ｎ）とドレイン電極D2間のTFT4またはソース電
極２（ｎ＋１）とドレイン電極D4間のTFT4をそれぞれド
レイン電極D5,D1を切り離して使用することなどによ
り、TFT4の特性のバラツキを補正することができる。
びソース電極２（ｎ＋１）とドレイン電極D5間の各々の
TFT4の特性が画素の要求特性上、不足な場合にはソース
電極２（ｎ）とドレイン電極D2間のTFT4またはソース電
極２（ｎ＋１）とドレイン電極D4間のTFT4をそれぞれド
レイン電極D5,D1を切り離して使用することなどによ
り、TFT4の特性のバラツキを補正することができる。
また、ソース電極２（ｎ）とドレイン電極D1,D2,D3,D4,
D5間またはソース電極２（ｎ＋１）とドレイン電極D5,D
4,D3,D2,D1間のTFT4の特性がすべて設計値に完成した場
合にはそれぞれドレイン電極D5およびドレイン電極D1の
みを切り離し、ソース電極２（ｎ）とドレイン電極D1,D
2,D3,D4間のTFT4およびソース電極２（ｎ＋１）とドレ
イン電極D4,D3,D2,D1間のTFT4で画素を駆動することも
可能である。
D5間またはソース電極２（ｎ＋１）とドレイン電極D5,D
4,D3,D2,D1間のTFT4の特性がすべて設計値に完成した場
合にはそれぞれドレイン電極D5およびドレイン電極D1の
みを切り離し、ソース電極２（ｎ）とドレイン電極D1,D
2,D3,D4間のTFT4およびソース電極２（ｎ＋１）とドレ
イン電極D4,D3,D2,D1間のTFT4で画素を駆動することも
可能である。
第３図はこの発明の他の平面図であり、第４図は第３図
のIII-III線の断面図である。この第３図，第４図に示
す実施例の場合は、表示電極５と一体に形成されたドレ
イン電極D1とソース電極２（ｎ）間と、ドレイン電極D4
とソース電極２（ｎ＋１）間の長さを少なくとも２倍以
上の比になるように構成したものであり、このように構
成すれば、前述したたとえばドレイン電極D2,D3,D4など
の切り離しが不要となるなどの特徴を有している。
のIII-III線の断面図である。この第３図，第４図に示
す実施例の場合は、表示電極５と一体に形成されたドレ
イン電極D1とソース電極２（ｎ）間と、ドレイン電極D4
とソース電極２（ｎ＋１）間の長さを少なくとも２倍以
上の比になるように構成したものであり、このように構
成すれば、前述したたとえばドレイン電極D2,D3,D4など
の切り離しが不要となるなどの特徴を有している。
この発明は以上説明したとおり、画素当り複数のドレイ
ン電極を表示電極と一体的に形成し、不要なドレイン電
極切断または除去するようにしたので、画素をスイツチ
するTFTなどの特性の均一化が達成できるとともに、画
素の欠陥率が低減または画素の生存率が飛躍的に向上
し、広い表示面に均一、かつ無欠陥の表示性能を有する
効果がある。
ン電極を表示電極と一体的に形成し、不要なドレイン電
極切断または除去するようにしたので、画素をスイツチ
するTFTなどの特性の均一化が達成できるとともに、画
素の欠陥率が低減または画素の生存率が飛躍的に向上
し、広い表示面に均一、かつ無欠陥の表示性能を有する
効果がある。
第１図はこの発明のマトリクス型表示装置の一実施例に
おけるTFTアレイ画素の平面図、第２図は第１図II-II線
に沿つて切断して示す断面図、第３図はこの発明のマト
リクス型表示装置の他の実施例におけるTFTアレイ画素
の平面図、第４図は第３図のIII-III線に沿つて切断し
て示す断面図、第５図は一般的なTFTアレイ画素の説明
図、第６図は従来のマトリクス型表示装置の断面図、第
７図は従来のマトリクス型表示装置におけるTFTアレイ
画素の平面図、第８図は第７図Ｘ−Ｘ線に沿つて切断し
て示す断面図である。 １……ゲート電極線、２……ソース電極線、D1〜D5……
ドレイン電極、４……TFT、５……表示電極、７……TFT
アレイ、８……TFTアレイ基板、９……対向電極基板、1
0……対向電極、11……マトリクス型表示装置、13……
ａ−Si（ｉ）、14……ゲート絶縁膜、16……第１切断
線、17……第２切断線。 なお、図中同一符号は同一または相当部分を示す。
おけるTFTアレイ画素の平面図、第２図は第１図II-II線
に沿つて切断して示す断面図、第３図はこの発明のマト
リクス型表示装置の他の実施例におけるTFTアレイ画素
の平面図、第４図は第３図のIII-III線に沿つて切断し
て示す断面図、第５図は一般的なTFTアレイ画素の説明
図、第６図は従来のマトリクス型表示装置の断面図、第
７図は従来のマトリクス型表示装置におけるTFTアレイ
画素の平面図、第８図は第７図Ｘ−Ｘ線に沿つて切断し
て示す断面図である。 １……ゲート電極線、２……ソース電極線、D1〜D5……
ドレイン電極、４……TFT、５……表示電極、７……TFT
アレイ、８……TFTアレイ基板、９……対向電極基板、1
0……対向電極、11……マトリクス型表示装置、13……
ａ−Si（ｉ）、14……ゲート絶縁膜、16……第１切断
線、17……第２切断線。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】ゲート電極線と直交するソース電極線と、
上記ソース電極線とゲート電極線との交点に接続された
薄膜トランジスタとを備え、上記薄膜トランジスタのド
レイン電極線に接続された表示電極により駆動する画素
がアレイ状に並んで構成される薄膜トランジスタ基板
と、対向電極を有する対向電極基板との間に液晶を挟持
した構造のマトリクス型表示装置の製造方法において、 上記表示電極と一体に形成されるドレイン電極を３つ以
上並列に配置し（D1、D2、D3、D4、D5）、且つ第１及び
第２のソース電極線（２（ｎ）、２（ｎ＋１））を上記
表示電極の両側に配置するように各画素を構成し、上記
３つ以上のドレイン電極（D1、D2、D3、D4、D5）、表示
電極及び第１及び第２のソース電極線（２（ｎ）、２
（ｎ＋１））を写真製版法により形成する工程、 第１のソース電極線（２（ｎ））と３つ以上のドレイン
電極（D1、D2、D3、D4、D5）のいずれとから完成された
第１の薄膜トランジスタ、及び上記第１の薄膜トランジ
スタと同一のゲート電極線に接続され第２のソース電極
線（２（ｎ＋１））と３つ以上のドレイン電極（D1、D
2、D3、D4、D5）のいずれとから完成された第２の薄膜
トランジスタの特性評価を行う工程、 及び上記特性評価結果に基づいて３つ以上のドレイン電
極（D1、D2、D3、D4、D5）のうち不要のものを切断する
工程を備えたことを特徴とするマトリクス型表示装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132433A JPH07117821B2 (ja) | 1985-06-18 | 1985-06-18 | マトリクス型表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132433A JPH07117821B2 (ja) | 1985-06-18 | 1985-06-18 | マトリクス型表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61290491A JPS61290491A (ja) | 1986-12-20 |
| JPH07117821B2 true JPH07117821B2 (ja) | 1995-12-18 |
Family
ID=15081256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60132433A Expired - Lifetime JPH07117821B2 (ja) | 1985-06-18 | 1985-06-18 | マトリクス型表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07117821B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2593630B1 (fr) * | 1986-01-27 | 1988-03-18 | Maurice Francois | Ecran d'affichage a matrice active a resistance de drain et procedes de fabrication de cet ecran |
| FR2593631B1 (fr) * | 1986-01-27 | 1989-02-17 | Maurice Francois | Ecran d'affichage a matrice active a resistance de grille et procedes de fabrication de cet ecran |
| FR2593632B1 (fr) * | 1986-01-27 | 1988-03-18 | Maurice Francois | Ecran d'affichage a matrice active et procedes de realisation de cet ecran |
| FR2601801B1 (fr) * | 1986-07-16 | 1988-09-16 | Morin Francois | Ecran d'affichage a matrice active utilisant du carbure de silicium amorphe hydrogene et procede de fabrication de cet ecran |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677887A (en) * | 1979-11-30 | 1981-06-26 | Citizen Watch Co Ltd | Liquid crystal display unit |
| JPH0762787B2 (ja) * | 1984-11-15 | 1995-07-05 | セイコーエプソン株式会社 | アクティブマトリックス基板 |
| JPS61212883A (ja) * | 1985-03-18 | 1986-09-20 | 株式会社日立製作所 | アクテイブマトリクス液晶表示装置 |
-
1985
- 1985-06-18 JP JP60132433A patent/JPH07117821B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61290491A (ja) | 1986-12-20 |
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