JPH028821A - アクティブマトリックス基板 - Google Patents
アクティブマトリックス基板Info
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- JPH028821A JPH028821A JP63160223A JP16022388A JPH028821A JP H028821 A JPH028821 A JP H028821A JP 63160223 A JP63160223 A JP 63160223A JP 16022388 A JP16022388 A JP 16022388A JP H028821 A JPH028821 A JP H028821A
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- wiring
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はアクティブマトリックス基板に関し、特に薄
膜トランジスタをスイッチング素子として用いた液晶大
画面のアクティブマトリックス表示装置に使用されるア
クティブマトリックス基板に関するものである。
膜トランジスタをスイッチング素子として用いた液晶大
画面のアクティブマトリックス表示装置に使用されるア
クティブマトリックス基板に関するものである。
［従来の技術］
近年、液晶等を用いて大容量の情報を表示する、スイッ
チング素子として薄膜トランジスタ（ＴＰＴと称する）
をガラス等の絶縁性基板上にマトリックス状に形成した
アクティブマトリックス基板が注目されている。
チング素子として薄膜トランジスタ（ＴＰＴと称する）
をガラス等の絶縁性基板上にマトリックス状に形成した
アクティブマトリックス基板が注目されている。
第８図はこの薄膜トランジスタを使用した液晶透過型の
アクティブマトリックス表示装置の概略断面図である。
アクティブマトリックス表示装置の概略断面図である。
以下、構成について図を参照して説明する。
バックライト３６の照射を受ける側において、偏光阪１
８がその片面に形成された透明絶縁性基板としてのガラ
ス基板１０１が準備され、その反対面には表示絵素とな
る複数の透明電極１０５がマトリックス状に配置されて
形成される。透明電極］０５全体を覆うように液晶分子
配向膜２０が液晶の分子方位を揃えるために形成される
。一方、バックライト３６の照射を受ける側の反対側に
はやはりその片面に偏光板３４が形成されるガラス基板
３２が準備され、その反対面にはカラーフィルタ３０が
透明電極１０５に対応した位置に対応した数二分たけ形
成される。カラーフィルタ３０を覆うように透明電極２
８がガラス基板上に形成され、さらにその上全面に液晶
分子配向膜２４が形成される。
８がその片面に形成された透明絶縁性基板としてのガラ
ス基板１０１が準備され、その反対面には表示絵素とな
る複数の透明電極１０５がマトリックス状に配置されて
形成される。透明電極］０５全体を覆うように液晶分子
配向膜２０が液晶の分子方位を揃えるために形成される
。一方、バックライト３６の照射を受ける側の反対側に
はやはりその片面に偏光板３４が形成されるガラス基板
３２が準備され、その反対面にはカラーフィルタ３０が
透明電極１０５に対応した位置に対応した数二分たけ形
成される。カラーフィルタ３０を覆うように透明電極２
８がガラス基板上に形成され、さらにその上全面に液晶
分子配向膜２４が形成される。
このように形成されたガラス基数１０１とガラス基板３
２とが対向するように配置され、その間の空間に正の誘
電異方性を有するツイステッドネスマティック型の液晶
２２がシール樹脂２６に囲まれて封入されることによっ
てアクティブマトリックス表示装置が構成されている。
２とが対向するように配置され、その間の空間に正の誘
電異方性を有するツイステッドネスマティック型の液晶
２２がシール樹脂２６に囲まれて封入されることによっ
てアクティブマトリックス表示装置が構成されている。
以上のように構成されたアクティブマトリックス表示装
置の表示動作ついて簡１１１に説明する。
置の表示動作ついて簡１１１に説明する。
液晶２２に電圧が印加されていない状態においては、液
晶２２の分子方向は液晶分子配向膜２０によって所定方
向に配向されているので、液晶２２に入射した光は液晶
透過中に所定方向に偏光されて外部に透過する。ところ
が透明電極１０５のいずれかに電圧が印加されると対向
する透明電極２８との間で液晶２２に電界が生じ、この
部分の液晶２２の液晶分子が電界方向に沿って配向変換
されるので、その透明電極に入射した光は偏光板３４の
偏光方向と異なってしまい、外部に透過しなくなる。こ
の表示動作をバックライト３６側と反対側、すなわち表
示面から見てみると、透明電極１０５に電圧が印加され
ているとき（ＴＰＴがＯＮのとき）その絵素部分は暗状
態となり、逆にＴＰＴがＯＦＦのときその絵素部分は明
状態となりカラーフィルタの着色に応じた着色で表示さ
れることになる。このような原理で画面全体にマトリッ
クス状に配置された極めて多くの絵素を個々に動作させ
ることによって所望の像あるいは情報を表示できるので
ある。
晶２２の分子方向は液晶分子配向膜２０によって所定方
向に配向されているので、液晶２２に入射した光は液晶
透過中に所定方向に偏光されて外部に透過する。ところ
が透明電極１０５のいずれかに電圧が印加されると対向
する透明電極２８との間で液晶２２に電界が生じ、この
部分の液晶２２の液晶分子が電界方向に沿って配向変換
されるので、その透明電極に入射した光は偏光板３４の
偏光方向と異なってしまい、外部に透過しなくなる。こ
の表示動作をバックライト３６側と反対側、すなわち表
示面から見てみると、透明電極１０５に電圧が印加され
ているとき（ＴＰＴがＯＮのとき）その絵素部分は暗状
態となり、逆にＴＰＴがＯＦＦのときその絵素部分は明
状態となりカラーフィルタの着色に応じた着色で表示さ
れることになる。このような原理で画面全体にマトリッ
クス状に配置された極めて多くの絵素を個々に動作させ
ることによって所望の像あるいは情報を表示できるので
ある。
第９図はＴＰＴが設置される側のアクティブマトリック
ス基板の表示検索に対応して配置された透明電極まわり
の一部を示した概略平面図である。
ス基板の表示検索に対応して配置された透明電極まわり
の一部を示した概略平面図である。
図において、透明電極１０５がマトリックス状に配置さ
れ、透明電極１０５間をソースバス配線１１０およびゲ
ートバス配線１０２が直交するように配置されている。
れ、透明電極１０５間をソースバス配線１１０およびゲ
ートバス配線１０２が直交するように配置されている。
第１０図は第９図の“Ｘ″部の拡大図であって、透明電
極１０５に接続される薄膜トランジスタ（Ｔ Ｐ Ｔ）
の構成を示し、第１１図は第１０図のＸＩ−ＸＩ断面図
である。
極１０５に接続される薄膜トランジスタ（Ｔ Ｐ Ｔ）
の構成を示し、第１１図は第１０図のＸＩ−ＸＩ断面図
である。
以下、図を参照してその構成について説明する。
ガラス基板１０１上に透明電極となるインジウム錫酸化
物（ＩＴＯ）膜１０５およびソースバス配線となるＩＴ
Ｏ膜１０２が所定距離離れて１０００〜３０００Ａ厚さ
程度で形成される。ＩＴＯ膜１０２，１０５の端部上に
は、リン（Ｐ）をドープした２００〜１００ＯＡ厚のア
モルファスシリコン（ａ−５ｉ）膜１０４，１０７がそ
れぞれ形成される。ＩＴＯ膜１０２，１０５の間に露出
したガラス基板１０１を塞ぐようにａ−５ｔ膜１０８が
形成され、これらの膜全体を覆うように窒化シリコン（
ＳｉＮｘ）膜１０９が２０００〜６０００人厚さで形成
される。さらに、ａ−３ｉ膜１０８に対応する上方位置
であって、ＳｉＮｘ膜１０９上にアルミニウム（Ａ ｕ
）膜１１０が形成される。ａ−３ｉ膜１０８上法のＡｆ
Ｌ膜１１０はゲート電極として機能し、その下部のＳｉ
Ｎｘ膜１０９はゲート絶縁膜として機能する。ａ−Ｓｉ
膜１０８に接続されるａ−３ｔ膜１０４およびＩＴＯ膜
１０２の部分はソース電極と、ａ−Ｓｉ膜１０７および
ＩＴＯ膜１０５の部分はドレイン電極として機能する。
物（ＩＴＯ）膜１０５およびソースバス配線となるＩＴ
Ｏ膜１０２が所定距離離れて１０００〜３０００Ａ厚さ
程度で形成される。ＩＴＯ膜１０２，１０５の端部上に
は、リン（Ｐ）をドープした２００〜１００ＯＡ厚のア
モルファスシリコン（ａ−５ｉ）膜１０４，１０７がそ
れぞれ形成される。ＩＴＯ膜１０２，１０５の間に露出
したガラス基板１０１を塞ぐようにａ−５ｔ膜１０８が
形成され、これらの膜全体を覆うように窒化シリコン（
ＳｉＮｘ）膜１０９が２０００〜６０００人厚さで形成
される。さらに、ａ−３ｉ膜１０８に対応する上方位置
であって、ＳｉＮｘ膜１０９上にアルミニウム（Ａ ｕ
）膜１１０が形成される。ａ−３ｉ膜１０８上法のＡｆ
Ｌ膜１１０はゲート電極として機能し、その下部のＳｉ
Ｎｘ膜１０９はゲート絶縁膜として機能する。ａ−Ｓｉ
膜１０８に接続されるａ−３ｔ膜１０４およびＩＴＯ膜
１０２の部分はソース電極と、ａ−Ｓｉ膜１０７および
ＩＴＯ膜１０５の部分はドレイン電極として機能する。
このようにしてＴＰＴが構成されている。
以上のように構成されたアクティブマトリックス基板に
おいて、外部からゲートバス配線１１０を介してゲート
電極に所定電圧を印加することによって、ＴＰＴをＯＮ
させソースバス配線１０２に印加されている電圧をａ−
３ｉ膜１０８を介して透明電極１０５に印加するのであ
る。
おいて、外部からゲートバス配線１１０を介してゲート
電極に所定電圧を印加することによって、ＴＰＴをＯＮ
させソースバス配線１０２に印加されている電圧をａ−
３ｉ膜１０８を介して透明電極１０５に印加するのであ
る。
［発明が解決しようとする課題］
上記のような従来のアクティブマトリックス基板では、
大画面化に伴いゲートバス配線とソースバス配線とがま
すます増加し、またその配線長も長くなってくる。特に
ソースバス配線の透明電極膜として用いられるＩＴＯ，
５ｎ０２等は、比抵抗が大きいので動作特性上不利とな
り、また配線長の増加から断線率も高くなるので歩留り
が低下する。大面積化を目指すアクティブマトリックス
Ｍ、１Ｍにとっては、これらは極めて大きな問題を提起
しているのである。
大画面化に伴いゲートバス配線とソースバス配線とがま
すます増加し、またその配線長も長くなってくる。特に
ソースバス配線の透明電極膜として用いられるＩＴＯ，
５ｎ０２等は、比抵抗が大きいので動作特性上不利とな
り、また配線長の増加から断線率も高くなるので歩留り
が低下する。大面積化を目指すアクティブマトリックス
Ｍ、１Ｍにとっては、これらは極めて大きな問題を提起
しているのである。
この発明はかかる課題を解決するためになされたもので
、大面積化に適したアクティブマトリックス基数を提供
することを目的とする。
、大面積化に適したアクティブマトリックス基数を提供
することを目的とする。
［課題を解決するための手段］
この発明に係るアクティブマトリックス基板は、ソース
バス配線を２層の導電体層で形成したものである。
バス配線を２層の導電体層で形成したものである。
［作用］
この発明においては、ソースバス配線を２層の導電体層
構造とするので、配線の歩留りを向上させ、さらに配線
抵抗を小さくすることができる。
構造とするので、配線の歩留りを向上させ、さらに配線
抵抗を小さくすることができる。
［実施例］
第１図はこの発明の一実施例によるＴＰＴまわりの構成
を示す平面図であって、従来例で示した第９図の“Ｘ”
部に対応する部分の拡大図である。
を示す平面図であって、従来例で示した第９図の“Ｘ”
部に対応する部分の拡大図である。
第２図は第１図の■−■断面図であり、第３図は第１図
のＩｎ−Ｉ［Ｉ断面図でる。
のＩｎ−Ｉ［Ｉ断面図でる。
したがって、この実施例は従来例で示した第８図および
第９図でのアクティブマトリックス表示装置に同様に適
用されるものである。
第９図でのアクティブマトリックス表示装置に同様に適
用されるものである。
以下、図を参照してその構成について説明する。
第２図においては、ＴＰＴまわりの断面構造が示され、
ガラス基板１０１上に透明電極となるＩＴｏ膜１０５お
よびソースバス配線の一部となるＩＴＯ膜１０２が所定
距Ｉ４離れて形成される。ＩＴｏ膜１０５の端部および
ＩＴＯ膜１０２上にはモリブデン（Ｍｏ）膜１０６，１
０３が形成され、さらにその上にリン（Ｐ）をドープし
たａ−３ｉ膜１０７，１０４がそれぞれ形成される。Ｉ
ＴＯ膜１０２，１０５の間に露出したガラス基板１０１
を塞ぐようにａ−３ｉ膜１０８か形成され、これらの膜
全体を覆うようにＳｉＮｘ膜１０９か形成される。さら
に、ａ−３ｉ膜１０８に対応する上方位置であって、Ｓ
ｉＮｘ膜１０９上にアルミニウム（ＡＱ、）膜１１０が
形成される。ａ−５ｔ膜１０８上方のＡＱ、膜１１０は
ゲート電極して機能し、その下部のＳ ｉＮｘ膜１０９
はゲート絶縁膜として機能する。ａ−３ｉ膜１０８に接
続されるａ−５ｉ膜１０４．Ｍｏ膜１０３およびＩＴＯ
膜１０２はソース電極と、ａ−５膜１０７．Ｍ。
ガラス基板１０１上に透明電極となるＩＴｏ膜１０５お
よびソースバス配線の一部となるＩＴＯ膜１０２が所定
距Ｉ４離れて形成される。ＩＴｏ膜１０５の端部および
ＩＴＯ膜１０２上にはモリブデン（Ｍｏ）膜１０６，１
０３が形成され、さらにその上にリン（Ｐ）をドープし
たａ−３ｉ膜１０７，１０４がそれぞれ形成される。Ｉ
ＴＯ膜１０２，１０５の間に露出したガラス基板１０１
を塞ぐようにａ−３ｉ膜１０８か形成され、これらの膜
全体を覆うようにＳｉＮｘ膜１０９か形成される。さら
に、ａ−３ｉ膜１０８に対応する上方位置であって、Ｓ
ｉＮｘ膜１０９上にアルミニウム（ＡＱ、）膜１１０が
形成される。ａ−５ｔ膜１０８上方のＡＱ、膜１１０は
ゲート電極して機能し、その下部のＳ ｉＮｘ膜１０９
はゲート絶縁膜として機能する。ａ−３ｉ膜１０８に接
続されるａ−５ｉ膜１０４．Ｍｏ膜１０３およびＩＴＯ
膜１０２はソース電極と、ａ−５膜１０７．Ｍ。
膜１０６およびＩＴＯ膜１０５の部分はドレイン電極と
して機能する。このようにしてＴＰＴが構成されている
。
して機能する。このようにしてＴＰＴが構成されている
。
第３図においては、ソースバス配線の断面構造が示され
、ガラス基板１０１上に所定幅のＩＴＯ膜１０２、ＭＯ
膜１０３およびリンがドープされたａ−５ｉ膜１０４が
順次積層して形成される。
、ガラス基板１０１上に所定幅のＩＴＯ膜１０２、ＭＯ
膜１０３およびリンがドープされたａ−５ｉ膜１０４が
順次積層して形成される。
これらの膜を覆うようにａ−３ｉ膜１０８が形成され、
さらに全体を覆うようにＳｉＮｘ膜１０９か全面に形成
される。したがって、ソースバス配線はＩＴＯ膜１０２
、Ｍｏ膜１０３およびａ−３１膜１０４より構成され、
Ｍ ｏ膜１０３の低抵抗特性により、ソースバス配線の
配線抵抗は大幅に低減する。
さらに全体を覆うようにＳｉＮｘ膜１０９か全面に形成
される。したがって、ソースバス配線はＩＴＯ膜１０２
、Ｍｏ膜１０３およびａ−３１膜１０４より構成され、
Ｍ ｏ膜１０３の低抵抗特性により、ソースバス配線の
配線抵抗は大幅に低減する。
第４Ａ図〜第４Ｃ図は、第２図で示した構造の製造方法
を説明するための概略工程断面図である。
を説明するための概略工程断面図である。
以下、図を参照してその製造方法について説明する。
まず、ガラス基板１０１上に５００Ａ厚のＩＴＯおよび
１００ＯＡ厚のＭｏを順次スパッタリングによって全面
に形成する。さらに、その上にリンをドープした５００
Ａ厚のａ−３ｉ層をプラズマＣＶＤ法を用いて全面に形
成し、これを写真製版技術によって所定形状にバターニ
ングする。このパターニングによってソースバス配線側
にＩＴＯ膜１０２、Ｍｏ膜１０３およびａ−５ｉ膜１０
４が、絵素電極側にＩＴＯ膜１０５、Ｍｏ膜１０６およ
びａ−Ｓｔ膜１０７か形成される（第４Ａ図参照）。
１００ＯＡ厚のＭｏを順次スパッタリングによって全面
に形成する。さらに、その上にリンをドープした５００
Ａ厚のａ−３ｉ層をプラズマＣＶＤ法を用いて全面に形
成し、これを写真製版技術によって所定形状にバターニ
ングする。このパターニングによってソースバス配線側
にＩＴＯ膜１０２、Ｍｏ膜１０３およびａ−５ｉ膜１０
４が、絵素電極側にＩＴＯ膜１０５、Ｍｏ膜１０６およ
びａ−Ｓｔ膜１０７か形成される（第４Ａ図参照）。
次に、ａ−５ｉ層をプラズマＣＶＤ法を用いて露出して
いるガラス基板１０１の表面を含めて全面に３００Ａ厚
で形成し、これを写真製版技術によってパターニングし
てａ−８ｉ膜１０８を形成する。ざらに絵素電極側のＭ
Ｏ膜１０６およびａ−３ｔ膜１０７の大部分をエツチン
グ除去して、ＩＴＯ膜１０５を図のように露出させる（
第４Ｂ図参照）。
いるガラス基板１０１の表面を含めて全面に３００Ａ厚
で形成し、これを写真製版技術によってパターニングし
てａ−８ｉ膜１０８を形成する。ざらに絵素電極側のＭ
Ｏ膜１０６およびａ−３ｔ膜１０７の大部分をエツチン
グ除去して、ＩＴＯ膜１０５を図のように露出させる（
第４Ｂ図参照）。
続いて、ａ−８ｉ膜１０８および露出したＩＴＯ膜１０
５上を覆うように全面に、ＳｉＮｘ膜１０９をプラズマ
ＣＶＤ法を用いて４０００Ａ厚に形成する。最後に、ス
パッタリングによってＡｉを１００ＯＡ厚で形成し、こ
れをパターニングすることによって、ゲート電極となる
Ａｉ膜１１０を形成してＴＰＴ構造が形成される（第４
Ｃ図参照）。
５上を覆うように全面に、ＳｉＮｘ膜１０９をプラズマ
ＣＶＤ法を用いて４０００Ａ厚に形成する。最後に、ス
パッタリングによってＡｉを１００ＯＡ厚で形成し、こ
れをパターニングすることによって、ゲート電極となる
Ａｉ膜１１０を形成してＴＰＴ構造が形成される（第４
Ｃ図参照）。
第５図はこの発明の他の実施例によるＴＰＴまわりの構
成を示す甲面図であって、従来例で示した第９図の“Ｘ
″部に対応する部分の拡大図である。
成を示す甲面図であって、従来例で示した第９図の“Ｘ
″部に対応する部分の拡大図である。
第６図は第５図のＶｌ−Ｖ［断面図であり、第７Ａ図〜
第７Ｃ図は第６図で示した構造の製造方法を説明するた
めの概略工程断面図である。
第７Ｃ図は第６図で示した構造の製造方法を説明するた
めの概略工程断面図である。
以下、第５図、第６図および第７Ａ図〜第７Ｃ図を参照
して、その構成および製造方法について説明する。
して、その構成および製造方法について説明する。
まず、ガラス基板１０１上に５００Ａ厚のＩＴＯおよび
１００ＯＡ厚のＭｏを順次スパッタリングによって全面
に形成する。さらにその上にリンをドープした５００Ａ
厚のａ−３ｉ層をプラズマＣＶＤ法を用いて、全面に形
成してこれを写真製版技術によって所定形状にパターニ
ングする。このパターニングによって、ソースバス配線
側に！ＴＯ膜１０２、Ｍｏ膜１０３およびａ−３ｉ膜１
０４が、絵素電極側にＩＴＯ膜１０５、Ｍｏ膜１０６お
よびａ−Ｓｉ膜１０７が形成される（第７Ａ図参照）。
１００ＯＡ厚のＭｏを順次スパッタリングによって全面
に形成する。さらにその上にリンをドープした５００Ａ
厚のａ−３ｉ層をプラズマＣＶＤ法を用いて、全面に形
成してこれを写真製版技術によって所定形状にパターニ
ングする。このパターニングによって、ソースバス配線
側に！ＴＯ膜１０２、Ｍｏ膜１０３およびａ−３ｉ膜１
０４が、絵素電極側にＩＴＯ膜１０５、Ｍｏ膜１０６お
よびａ−Ｓｉ膜１０７が形成される（第７Ａ図参照）。
次に、ａ−３ｉ層をプラズマＣＶＤ法を用いて露出して
いるガラス基板１０１の表面も含めて全面に３００Ａ厚
で形成し、これを写真製版技術によってパターニングし
てａ−Ｓｔ膜１０８を形成する。さらに、絵素電極側の
Ｍｏ膜１０６およびａ−３ｉ膜１０７の大部分をエツチ
ング除去してＩＴＯ膜１０５を露出させる（第７Ｂ図参
照）。
いるガラス基板１０１の表面も含めて全面に３００Ａ厚
で形成し、これを写真製版技術によってパターニングし
てａ−Ｓｔ膜１０８を形成する。さらに、絵素電極側の
Ｍｏ膜１０６およびａ−３ｉ膜１０７の大部分をエツチ
ング除去してＩＴＯ膜１０５を露出させる（第７Ｂ図参
照）。
続いて、ａ−５ｉ膜１０８および露出したＩＴＯ膜１０
５上を覆うように全面にＳｉＮｘ膜１０９をプラズマＣ
ＶＤ法を用いて４０００Ａ厚に形成する。さらに、スパ
ッタリングによりＡｍを１００ＯＡ厚で形成し、これを
パターニングすることによってゲート電極となるＡｌｌ
膜１１０を形成する。最後に、Ａｍ膜１１０をマスクと
して、ＳｉＮｘ膜１０９、ａ−Ｓｔ膜１０８およびａ−
３ｉ膜１０４，１０７の一部をエツチング除去する（第
７Ｃ図参照）。
５上を覆うように全面にＳｉＮｘ膜１０９をプラズマＣ
ＶＤ法を用いて４０００Ａ厚に形成する。さらに、スパ
ッタリングによりＡｍを１００ＯＡ厚で形成し、これを
パターニングすることによってゲート電極となるＡｌｌ
膜１１０を形成する。最後に、Ａｍ膜１１０をマスクと
して、ＳｉＮｘ膜１０９、ａ−Ｓｔ膜１０８およびａ−
３ｉ膜１０４，１０７の一部をエツチング除去する（第
７Ｃ図参照）。
ソースバス配線はＩＴＯ膜１０２と低抵抗のＭＯ膜１０
３との２層構造であるのでその配線抵抗は従来構造に比
べて低減され、さらに２層構造のいずれかが断線したと
しても、ソースバス配線の導通は確保されているので歩
留りが向上する。
３との２層構造であるのでその配線抵抗は従来構造に比
べて低減され、さらに２層構造のいずれかが断線したと
しても、ソースバス配線の導通は確保されているので歩
留りが向上する。
なお、上記実施例では、いずれもソースバス配線として
ＩＴＯ膜、Ｍｏ膜およびａ−３ｉ層等を特定しているが
、これらの膜に限定するものではな（、比抵抗を考慮し
た組合わせの導電体であれば他の材質の膜であっても同
様に適用できる。
ＩＴＯ膜、Ｍｏ膜およびａ−３ｉ層等を特定しているが
、これらの膜に限定するものではな（、比抵抗を考慮し
た組合わせの導電体であれば他の材質の膜であっても同
様に適用できる。
また、上記実施例では、いずれもソースバス配線がガラ
ス基板上に形成されているが、ゲート’を極をガラス基
板上に形成し、その保護膜上にソースバス配線を形成す
る構造の逆スタガ型のアクティブマトリックス基板であ
っても、この発明の思想が適用できることは言うまでも
ない。
ス基板上に形成されているが、ゲート’を極をガラス基
板上に形成し、その保護膜上にソースバス配線を形成す
る構造の逆スタガ型のアクティブマトリックス基板であ
っても、この発明の思想が適用できることは言うまでも
ない。
［発明の効果］
この発明は以上説明したとおり、マスク枚数を増すこと
なく、ソースバス配線を２層の導電体構造としたので、
配線の歩留りを向上させ、また導電体の比抵抗を組合わ
せることによって所望の配線抵抗とすることができるの
で、マトリックス基板の大画面化に大いに寄与すること
ができる。
なく、ソースバス配線を２層の導電体構造としたので、
配線の歩留りを向上させ、また導電体の比抵抗を組合わ
せることによって所望の配線抵抗とすることができるの
で、マトリックス基板の大画面化に大いに寄与すること
ができる。
第１図はこの発明の一実施例によるＴＰＴまわりの構成
を示す平面図、第２図は第１図の■−■断面図、第３図
は第１図の■−■断面図、第４Ａ図〜第４Ｃ図は第２図
で示した構造の製造方法を示す概略工程断面図、第５図
はこの発明の他の実施例によるＴＦＴまわりの構成を示
す平面図、第６図は第５図の■−■断面図、第７Ａ図〜
第７Ｃ図は第６図で示した構造の製造方法を示す［略工
程断面図、第８図は一般の薄膜トランジスタを使用した
液晶透過型のアクティブマトリックス表示装置の概略断
面図、第９図は第８図のＴＰＴか設置される側のアクテ
ィブマトリックス基板の表示絵素に対応して配置された
透明電極まわりの一部を示した概略平面図、第１０図は
第９図の“Ｘ“部の拡大図であって、透明電極に接続さ
れる従来の薄膜トランジスタの構成を示した図、第１１
図は第１０図のＸＩ−ＸＩ断面図である。 図において、１０１はガラス基板、１０２はＩＴ○膜、
１０３はＭｏ膜、１０４はａ−３ｉ膜、１０５はＩＴＯ
膜、１０６はＭｏ膜、１０７はａ−３ｉ膜、１０８はａ
−３ｉ膜、１０９は５ｉＮＸ膜、１１０はＡ廷膜である
。 なお、各図中同一符号は同一または相当部分を示す。 第 図 ＋１０：Ａｔ謄 第４Ａ図 第４Ｂ図 第４Ｃ因 １１０： グニト、べ“艷こｔ某 ７Ａ図 ７Ｂ図 ７０図 ＋０４．＋０７：ａ−５ｉ ？ｆ ＋ｏｓ：ａ−５ｉ）ｌｉ １０９ ： Ｓｉ Ｎχ板 １１０：Ａ区膜
を示す平面図、第２図は第１図の■−■断面図、第３図
は第１図の■−■断面図、第４Ａ図〜第４Ｃ図は第２図
で示した構造の製造方法を示す概略工程断面図、第５図
はこの発明の他の実施例によるＴＦＴまわりの構成を示
す平面図、第６図は第５図の■−■断面図、第７Ａ図〜
第７Ｃ図は第６図で示した構造の製造方法を示す［略工
程断面図、第８図は一般の薄膜トランジスタを使用した
液晶透過型のアクティブマトリックス表示装置の概略断
面図、第９図は第８図のＴＰＴか設置される側のアクテ
ィブマトリックス基板の表示絵素に対応して配置された
透明電極まわりの一部を示した概略平面図、第１０図は
第９図の“Ｘ“部の拡大図であって、透明電極に接続さ
れる従来の薄膜トランジスタの構成を示した図、第１１
図は第１０図のＸＩ−ＸＩ断面図である。 図において、１０１はガラス基板、１０２はＩＴ○膜、
１０３はＭｏ膜、１０４はａ−３ｉ膜、１０５はＩＴＯ
膜、１０６はＭｏ膜、１０７はａ−３ｉ膜、１０８はａ
−３ｉ膜、１０９は５ｉＮＸ膜、１１０はＡ廷膜である
。 なお、各図中同一符号は同一または相当部分を示す。 第 図 ＋１０：Ａｔ謄 第４Ａ図 第４Ｂ図 第４Ｃ因 １１０： グニト、べ“艷こｔ某 ７Ａ図 ７Ｂ図 ７０図 ＋０４．＋０７：ａ−５ｉ ？ｆ ＋ｏｓ：ａ−５ｉ）ｌｉ １０９ ： Ｓｉ Ｎχ板 １１０：Ａ区膜
Claims (1)
- 【特許請求の範囲】 主面を有する透明絶縁性基板と、 前記透明絶縁性基板の主面上に、マトリックス状に配置
された複数の透明電極と、 前記透明電極の各々に接続し、前記透明絶縁性基板の主
面上に形成されたソース電極を含む複数のトランジスタ
と、 前記ソース電極の各々に接続して外部と導通をとる、前
記透明絶縁性基板の主面上に形成されたソースバス配線
とを備えたアクティブマトリックス基板において、 前記ソースバス配線が、２層の導電体層よりなることを
特徴とする、アクティブマトリックス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160223A JPH028821A (ja) | 1988-06-28 | 1988-06-28 | アクティブマトリックス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160223A JPH028821A (ja) | 1988-06-28 | 1988-06-28 | アクティブマトリックス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH028821A true JPH028821A (ja) | 1990-01-12 |
Family
ID=15710378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63160223A Pending JPH028821A (ja) | 1988-06-28 | 1988-06-28 | アクティブマトリックス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH028821A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0613038A1 (en) * | 1993-02-23 | 1994-08-31 | Hitachi, Ltd. | Liquid crystal display devices having a multi-layer gate busline composed of metal oxide and semiconductor |
| JPH0990427A (ja) * | 1995-09-26 | 1997-04-04 | Nec Corp | 薄膜トランジスタおよび薄膜トランジスタの製造方法 |
| JP2002318555A (ja) * | 2000-12-21 | 2002-10-31 | Semiconductor Energy Lab Co Ltd | 発光装置及びその作製方法 |
| USRE39798E1 (en) | 1993-12-21 | 2007-08-28 | Hitachi, Ltd. | Active matrix LCD device with image signal lines having a multilayered structure |
| JP2008090322A (ja) * | 2000-12-21 | 2008-04-17 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| JP2010122379A (ja) * | 2008-11-18 | 2010-06-03 | Toshiba Mobile Display Co Ltd | 液晶表示装置及び有機ｅｌ表示装置 |
| JP2013077764A (ja) * | 2011-09-30 | 2013-04-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| US9231044B2 (en) | 2000-12-21 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method of manufacturing the same |
-
1988
- 1988-06-28 JP JP63160223A patent/JPH028821A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0613038A1 (en) * | 1993-02-23 | 1994-08-31 | Hitachi, Ltd. | Liquid crystal display devices having a multi-layer gate busline composed of metal oxide and semiconductor |
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| US9666601B2 (en) | 2000-12-11 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| JP4741569B2 (ja) * | 2000-12-21 | 2011-08-03 | 株式会社半導体エネルギー研究所 | 発光装置 |
| US9231044B2 (en) | 2000-12-21 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method of manufacturing the same |
| JP2008090322A (ja) * | 2000-12-21 | 2008-04-17 | Semiconductor Energy Lab Co Ltd | 発光装置 |
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| US9123632B2 (en) | 2011-09-30 | 2015-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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