JPH08313934A - アレイ基板、その製造方法、液晶表示装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 性能の低下あるいは歩留まりを低下させるこ
となく、製造工程を削減できる液晶表示装置を提供す
る。 【構成】 ガラス基板１の一主面にゲート電極２を形成
し、酸化シリコンのゲート絶縁膜５を形成する。ゲート
電極２に対応するゲート絶縁膜５上に高抵抗ｉ型アモル
ファスシリコン層６を形成し、隣接して低抵抗ｎ型多結
晶シリコン層７，８を形成する。ＩＴＯの透明導電膜11
およびモリブデン層12を積層してソース電極13およびド
レイン電極14を形成し、ソース電極13側の透明導電膜11
を延設して表示画素電極15を形成する。薄膜トランジス
タ17上に、窒化シリコンの保護絶縁膜18を全面的に形成
し、マトリクスアレイ基板19を構成する。ガラス基板21
に、カラーフィルタ22および対向電極23を積層形成し、
対向基板24を形成する。マトリクスアレイ基板19および
対向基板24間に液晶29を封入挟持する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタを備
えたアレイ基板、その製造方法、液晶表示装置およびそ
の製造方法に関する。

【０００２】

【従来の技術】近年、液晶表示装置のアレイ基板を製造
する際の製造工程を簡略化する製造方法が主々用いられ
ている。

【０００３】この製造工程を簡略化する構成として、従
来、たとえば特開昭６１−４２９６１号公報に記載の構
成が知られている。

【０００４】この特開昭６１−４２９６１号公報に記載
の構成では、ゲート電極上に形成されたソース領域およ
びドレイン領域を有する低抵抗ｎ型アモルファスシリコ
ン層上に、表示画素電極となる透明導電膜およびソース
電極およびドレイン電極となる金属膜を連続的に成膜
し、１回の工程で透明導電膜および金属膜をパターニン
グし、ドレイン電極およびソース電極と一体のソース電
極を形成している。

【０００５】ところが、低抵抗アモルファスシリコンお
よび透明導電膜が直接接触する。このため、透明導電膜
にＩＴＯ（Indium Tin Oxide）を用いた場合、ＩＴＯ中
のＩｎが低抵抗ｎ型アモルファスシリコン中に拡散し、
Ｐ型ドーパントであるＩｎの影響でソース領域およびド
レイン領域の抵抗が上昇し、オン特性を損ねる。

【０００６】また、他の構成として、たとえば特開昭６
２−３２５６１号公報に記載の構成が知られている。

【０００７】この特開昭６２−３２５６１号公報に記載
の構成では、ゲート電極上にゲート絶縁膜を介して高抵
抗アモルファスシリコン層を形成し、この高抵抗アモル
ファスシリコン層に隣接して低抵抗ｎ型アモルファスシ
リコン層を形成している。そして、高抵抗アモルファス
シリコン層、低抵抗ｎ型アモルファスシリコン層および
ゲート絶縁膜を１度にエッチングによりパターニングし
ている。

【０００８】ところが、３層に対して良好なエッチング
比を設定することが困難であり、歩留まりが低下するお
それがある。

【０００９】

【発明が解決しようとする課題】上述のように、製造工
程を削減することにより、抵抗の上昇によるオン特性の
低下、あるいは、歩留まりが低下するおそれがある問題
を有している。

【００１０】本発明は、上記問題点に鑑みなされたもの
で、性能の低下あるいは歩留まりを低下させることな
く、製造工程を削減できるアレイ基板、その製造方法、
液晶表示装置およびその製造方法を提供することを目的
とする。

【００１１】

【課題を解決するための手段】本発明は、絶縁性基板の
一主面上に形成された第１の金属層、この第１の金属層
を含む前記絶縁性基板上に形成された第１の絶縁膜、こ
の第１の絶縁膜上の前記第１の金属層に対応した領域に
形成された高抵抗半導体層、前記第１の絶縁膜上の前記
高抵抗半導体層に隣接する領域に形成された５族元素を
含む低抵抗半導体層、および、この低抵抗半導体層上に
設けられた第２の金属層のソース電極およびドレイン電
極を有しマトリクス状に形成された薄膜トランジスタ
と、この薄膜トランジスタに対応してマトリクス状に設
けられ透明導電膜の表示画素電極と、前記透明導電膜お
よび前記第２の金属層の２層により構成された前記薄膜
トランジスタのドレイン電極に対応し列状に設けられた
ドレイン配線とを具備したものである。

【００１２】

【作用】本発明は、低抵抗半導体層でソース領域および
ドレイン領域を形成することにより、抵抗値が低下して
オン特性を損ねず、また、ソース領域およびドレイン領
域は低抵抗半導体層の１層のみであるため、連続エッチ
ングを行なう場合にも、低抵抗半導体層およびゲート絶
縁膜の２層をエッチングすればよいため、エッチング選
択比を設定しやすく、歩留まりも向上する。

【００１３】

【実施例】以下、本発明の一実施例を図面に示す液晶表
示装置を参照して説明する。

【００１４】図１において、１は絶縁性基板としてのガ
ラス基板で、このガラス基板１の一主面には選択的にた
とえばクロム（Ｃｒ）などの第１の金属層にて形成され
るゲート電極２が形成され、このゲート電極２は行毎
に、図２に示すように、走査線３と一体的に形成され、
この走査線３の一端にはゲートパッド４が形成されてい
る。

【００１５】また、ゲート電極２を含むガラス基板１上
には、第１の絶縁膜としての酸化シリコン（ＳｉＯ）の
ゲート絶縁膜５が形成され、ゲート電極２に対応するゲ
ート絶縁膜５上には高抵抗半導体層としての高抵抗ｉ型
アモルファスシリコン（ａ−Ｓｉ）層６が形成され、こ
の高抵抗ｉ型アモルファスシリコン層６に隣接してソー
ス領域およびドレイン領域となる低抵抗半導体としての
低抵抗ｎ型多結晶シリコン層７，８が形成されている。

【００１６】さらに、低抵抗ｎ型多結晶シリコン層７，
８上には、ＩＴＯ（Indium Tin Oxide）の透明導電膜11
および第２の金属層であるモリブデン（Ｍｏ）層12が積
層されたソース電極13およびドレイン電極14がそれぞれ
形成され、ソース電極13側の透明導電膜11は延設されて
表示画素電極15を形成している。

【００１７】また、ドレイン電極14は、図２に示すよう
に、列毎に信号線16と一体的に形成されている。

【００１８】そして、これらゲート電極２ないしソース
電極13およびドレイン電極14などにて薄膜トランジスタ
（Thin Film Transistor）17が形成されている。

【００１９】さらに、この薄膜トランジスタ17上には、
窒化シリコン（ＳｉＮ）の保護絶縁膜18が全面的に形成
されて、マトリクスアレイ基板19が構成される。

【００２０】一方、同様に絶縁性基板であるガラス基板
21の一主面に、赤（Ｒ）、緑（Ｇ）および青（Ｂ）のカ
ラーフィルタ22および対向電極23が積層形成され、対向
基板24が形成されている。

【００２１】そして、マトリクスアレイ基板19および対
向基板24のガラス基板１，21の他主面に偏光板25，26が
それぞれ貼着され、それぞれ対向する面にはポリイミド
膜27，28が形成され、マトリクスアレイ基板19および対
向基板24が対向して貼着されて、マトリクスアレイ基板
19および対向基板24間に液晶29が封入挟持されている。

【００２２】次に、上記実施例の製造方法について説明
する。

【００２３】まず、図３に示すように、ガラス基板１上
にクロムを３０００オングストロームの厚さに成膜した
後、フォトリソグラフィ法を用いてゲート電極２、走査
線３およびゲートパッド４を形成する。

【００２４】次に、図４に示すように、ゲート電極２を
含むガラス基板１上に、たとえば３０００オングストロ
ームの酸化シリコン（ＳｉＯ）膜31、および、５００オ
ングストロームの高抵抗ｉ型アモルファスシリコン（ａ
−Ｓｉ）膜32をプラズマＣＶＤ法で順次成膜し、さら
に、たとえば５族元素であるリン（Ｐ）を含む１０００
０オングストロームのＳＯＧ（Spin On Glass ）膜33を
スピンコータおよびアニールにより成膜する。

【００２５】そして、図５に示すように、ガラス基板１
の裏面側から、たとえばＸｅＦガスを用いたエキシマレ
ーザ光を照射し、ゲート電極２で遮光されない領域の高
抵抗ｉ型アモルファスシリコン膜32を多結晶化するとと
もに、この領域のみにリンをドーピングし、ゲート電極
２上にチャネル層となる高抵抗ｉ型アモルファスシリコ
ン層６をゲート電極２上に整合させて残存させ、この高
抵抗ｉ型アモルファスシリコン層６に隣接した領域にソ
ース領域およびドレイン領域となる低抵抗ｎ型多結晶シ
リコン膜34が形成され、ＳＯＧ膜33はレーザ照射後に全
て除去する。

【００２６】また、図６に示すように、フォトリソグラ
フィ法を用いて低抵抗ｎ型多結晶シリコン層７，８、ま
たは、高抵抗ｉ型アモルファスシリコン層６をパターニ
ングする。

【００２７】さらに、図７に示すように、ゲートパッド
４上の酸化シリコン膜31をフォトリソグラフィ法を用い
てエッチング除去する。

【００２８】ついで、図８に示すように、たとえば１０
００オングストロームのＩＴＯの透明導電膜11、およ
び、３０００オングストロームのモリブデン層12をスパ
ッタ法で順次成膜する。

【００２９】次に、図９に示すように、フォトリソグラ
フィ法を用いて透明導電膜11およびモリブデン層12を同
一形状でパターニングし、ソース電極13およびドレイン
電極14を形成し、薄膜トランジスタ17を形成する。

【００３０】さらに、図１０に示すように、たとえば３
０００オングストロームの保護絶縁膜18をプラズマＣＶ
Ｄ法で成膜し、フォトリソグラフィ法を用いて不要部分
を除去する。この際、パターンあるいはパターニングに
用いたレジストをマスクとして、透明導電膜11上のモリ
ブデン層12もエッチング除去し、透明導電膜11を露出さ
せて表示画素電極15を形成し、マトリクスアレイ基板19
を形成する。

【００３１】最後に、ガラス基板21上にカラーフィルタ
22および対向電極23が積層形成された対向基板24を対向
させ、ガラス基板１およびガラス基板21のそれぞれ他主
面に偏光板25，26を設け、マトリクスアレイ基板19およ
び対向基板24のそれぞれ対向する面に、ポリイミド膜2
7，28を形成して、マトリクスアレイ基板19および対向
基板24を対向させ、これらマトリクスアレイ基板19およ
び対向基板24間に液晶29を封入を挟持して液晶表示装置
を完成させる。

【００３２】上記実施例によれば、表示画素電極15およ
び信号線16を同時に形成することにより、フォトリソグ
ラフィ工程およびエッチング工程を従来より１工程減ら
すことができ、また、高抵抗ｉ型アモルファスシリコン
膜32をレーザ拡散させて低抵抗ｎ型多結晶シリコン層
７，８を形成するので、エッチングストッパ層も不要に
なり、さらに１工程減らすことができ、フォトリソグラ
フィ工程およびエッチング工程が従来の７工程から５工
程に減り、レーザ拡散の簡単な構成で低抵抗化を図るこ
とができる。

【００３３】次に、他の実施例の液晶表示装置を図１１
ないし図１８を参照して説明する。

【００３４】この図１８に示す液晶表示装置は、図１に
示す液晶表示装置において、酸化シリコン（ＳｉＯ）の
ゲート絶縁膜５を薄膜トランジスタ17の部分にのみに形
成され、ソース電極13およびドレイン電極14をモリブデ
ンの１層で形成されている。また、表示画素電極15の透
明導電膜11はソース電極13と別体で形成されているもの
である。

【００３５】次に、上記実施例の製造方法について説明
する。

【００３６】まず、図１１ないし図１３に示す工程は、
図３ないし図５に示す工程と同様に行なわれる。

【００３７】そして、図１４に示すように、フォトリソ
グラフィ法を用いて低抵抗ｎ型多結晶シリコン層７，
８、または、高抵抗ｉ型アモルファスシリコン層６およ
びゲート絶縁膜５を同一パターンでパターニングする。

【００３８】ついで、図１５に示すように、たとえば１
０００オングストロームのＩＴＯの透明導電膜をスパッ
タ法で成膜してフォトリソグラフィ法を用いて表示画素
電極15を形成する。

【００３９】次に、図１６に示すように、３０００オン
グストロームの第２の金属層であるモリブデン層12をス
パッタ法で成膜し、フォトリソグラフィ法を用いてソー
ス電極13、ドレイン電極14および図２に示す信号線16を
形成する。

【００４０】さらに、図１７に示すように、たとえば３
０００オングストロームの保護絶縁膜18をプラズマＣＶ
Ｄ法で成膜し、フォトリソグラフィ法を用いて不要部分
の保護絶縁膜を除去する。なお、この際、表示画素電極
15上の保護絶縁膜も除去し、マトリクスアレイ基板19を
形成する。

【００４１】最後に、図１８に示すように、図１に示す
場合と同様に、マトリクスアレイ基板19に対向基板24を
対向させ液晶29を封入挟持などをすることにより、液晶
表示装置を形成する。

【００４２】上記実施例によれば、低抵抗ｎ型多結晶シ
リコン層７，８およびいわゆる接続用のスルーホールを
同時に形成することにより、フォトリソグラフィ工程お
よびエッチング工程を従来より１工程減らすことがで
き、また、高抵抗ｉ型アモルファスシリコン膜32をレー
ザ拡散させて低抵抗ｎ型多結晶シリコン層７，８を形成
するので、エッチングストッパ層も不要になり、さらに
１工程減らすことができ、フォトリソグラフィ工程およ
びエッチング工程が従来の７工程から５工程に減り、レ
ーザ拡散の簡単な構成で低抵抗化を図ることができる。

【００４３】さらに、他の実施例の液晶表示装置を図１
９ないし図２６を参照して説明する。

【００４４】この図２６に示す液晶表示装置は、図１８
に示す液晶表示装置において、ソース電極13およびドレ
イン電極14を、透明導電膜11およびモリブデン層12の２
層の積層膜で形成するとともに、ソース電極13の透明導
電膜11を表示画素電極15と共通化したものである。

【００４５】次に、上記実施例の製造方法について説明
する。

【００４６】まず、図１９ないし図２２に示す工程は、
図１１ないし図１４に示す工程と同様に行なわれる。

【００４７】そして、図２３に示すように、たとえば１
０００オングストロームのＩＴＯの透明導電膜11および
３０００オングストロームの第２の金属層であるモリブ
デン層12をスパッタ法で順次成膜する。

【００４８】次に、図２４に示すように、フォトリソグ
ラフィ法を用いて透明導電膜11およびモリブデン層12と
を同一形状でパターニングし、ソース電極13およびドレ
イン電極14を形成する。

【００４９】さらに、図２５に示すように、たとえば３
０００オングストロームのＳｉＮの保護絶縁膜18をプラ
ズマＣＶＤ法で成膜し、フォトリソグラフィ法を不要部
分の保護絶縁膜を除去する。この際、表示画素電極15上
の保護絶縁膜も除去し、このパターンあるいはパターニ
ングに用いたレジストをマスクとして、表示画素電極15
上のモリブデン層12もエッチング除去し、表示画素電極
15を露出させる。

【００５０】最後に、図２６に示すように、図１８に示
す場合と同様に、マトリクスアレイ基板19に対向基板24
を対向させ液晶29を封入挟持などをすることにより、液
晶表示装置を形成する。

【００５１】上記実施例によれば、表示画素電極15およ
び信号線16を同時に形成することにより、フォトリソグ
ラフィ工程およびエッチング工程を従来より１工程減ら
すことができ、また、低抵抗ｎ型多結晶シリコン層７，
８およびいわゆる接続用のスルーホールを同時に形成す
ることにより、フォトリソグラフィ工程およびエッチン
グ工程を従来より１工程減らすことができ、さらに、高
抵抗ｉ型アモルファスシリコン膜32をレーザ拡散させて
低抵抗ｎ型多結晶シリコン層７，８を形成するので、エ
ッチングストッパ層も不要になり、１工程減らすことが
でき、フォトリソグラフィ工程およびエッチング工程が
従来の７工程から４工程に減り、レーザ拡散の簡単な構
成で低抵抗化を図ることができる。

【００５２】上記いずれの実施例の液晶表示装置でも、
ソース領域およびドレイン領域は低抵抗ｎ型多結晶シリ
コン層７，８にて形成しているため、抵抗値を十分に低
くでき、オン特性を低下させることのない薄膜トランジ
スタ17を形成できる。

【００５３】また、エッチングは多くても２層、すなわ
ち透明導電膜11およびモリブデン層12であるため、従来
のように３層のエッチングは行なわないので、エッチン
グ選択比を容易に設定できる。

【００５４】さらに、低抵抗多結晶シリコンはａ−Ｓｉ
層の一部をレザーを照射することにより作製するため、
従来のソース・ドレイン領域のような低抵抗ａ−Ｓｉ層
／高抵抗ｉ型ａ−Ｓｉ層という２層構造が低抵抗多結晶
シリコンのみの１層構造となり、低抵抗ａ−Ｓｉ層／高
抵抗ｉ型ａ−Ｓｉ層／ゲート絶縁膜を連続エッチングを
行なう場合、低抵抗多結晶シリコン層／ゲート絶縁膜の
２層をエッチングすればよいため、エッチング選択比を
とり易い。

【００５５】また、層が一層減るために段差も小さくな
りその段差を乗り越えなければならない透明導電膜11の
断切れ等の不具合も起きにくくなる。

【００５６】したがって、大画面、高精細であり、製造
プロセスが簡略化されたアクティブマトリクス型液晶表
示装置を製造できる。

【００５７】なお、５価の元素としては、リン（Ｐ）に
限らず、アンチモン（Ｓｂ）などを用いても同様な効果
を得ることができる。

【００５８】

【発明の効果】本発明によれば、低抵抗半導体層でソー
ス領域およびドレイン領域を形成することにより、抵抗
値が低下してオン特性を損ねず、また、ソース領域およ
びドレイン領域は低抵抗半導体層の１層のみであるた
め、連続エッチングを行なう場合にも、低抵抗半導体層
およびゲート絶縁膜の２層をエッチングすればよいた
め、エッチング選択比を設定しやすく、歩留まりも向上
し、製造プロセスが簡略化され、かつ大画面、高精細に
できる。

【図面の簡単な説明】

【図１】本発明の一実施例の液晶表示装置を示す断面図
である。

【図２】同上液晶表示装置のマトリクスアレイ基板を示
す平面図である。

【図３】同上マトリクスアレイ基板の一製造工程を示す
断面図である。

【図４】同上マトリクスアレイ基板の図３の次の製造工
程を示す断面図である。

【図５】同上マトリクスアレイ基板の図４の次の製造工
程を示す断面図である。

【図６】同上マトリクスアレイ基板の図５の次の製造工
程を示す断面図である。

【図７】同上マトリクスアレイ基板の図６の次の製造工
程を示す断面図である。

【図８】同上マトリクスアレイ基板の図７の次の製造工
程を示す断面図である。

【図９】同上マトリクスアレイ基板の図８の次の製造工
程を示す断面図である。

【図１０】同上マトリクスアレイ基板の図９の次の製造
工程を示す断面図である。

【図１１】同上他の実施例の液晶表示装置のマトリクス
アレイ基板の一製造工程を示す断面図である。

【図１２】同上マトリクスアレイ基板の図１１の次の製
造工程を示す断面図である。

【図１３】同上マトリクスアレイ基板の図１２の次の製
造工程を示す断面図である。

【図１４】同上マトリクスアレイ基板の図１３の次の製
造工程を示す断面図である。

【図１５】同上マトリクスアレイ基板の図１４の次の製
造工程を示す断面図である。

【図１６】同上マトリクスアレイ基板の図１５の次の製
造工程を示す断面図である。

【図１７】同上マトリクスアレイ基板の図１６の次の製
造工程を示す断面図である。

【図１８】同上液晶表示装置を示す断面図である。

【図１９】同上また他の実施例の液晶表示装置のマトリ
クスアレイ基板の一製造工程を示す断面図である。

【図２０】同上マトリクスアレイ基板の図１９の次の製
造工程を示す断面図である。

【図２１】同上マトリクスアレイ基板の図２０の次の製
造工程を示す断面図である。

【図２２】同上マトリクスアレイ基板の図２１の次の製
造工程を示す断面図である。

【図２３】同上マトリクスアレイ基板の図２２の次の製
造工程を示す断面図である。

【図２４】同上マトリクスアレイ基板の図２３の次の製
造工程を示す断面図である。

【図２５】同上マトリクスアレイ基板の図２４の次の製
造工程を示す断面図である。

【図２６】同上液晶表示装置を示す断面図である。

【符号の説明】

１ 絶縁性基板としてのガラス基板 ２ 第１の金属層としてのゲート電極 ５ 第１の絶縁膜としてのゲート絶縁膜 ６ 高抵抗半導体層としての高抵抗ｉ型アモルファス
シリコン層 ７，８ 低抵抗半導体層としての低抵抗ｎ型多結晶シ
リコン層 12 第２の金属層としてのモリブデン層 13 ソース電極 14 ドレイン電極 15 表示画素電極 17 薄膜トランジスタ 19 マトリクスアレイ基板 24 対向基板 29 液晶

───────────────────────────────────────────────────── フロントページの続き (72)発明者 本城 益司 神奈川県横浜市磯子区新杉田町８ 株式会 社東芝横浜事業所内 (72)発明者 神内 紀秀 神奈川県横浜市磯子区新杉田町８ 株式会 社東芝横浜事業所内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 絶縁性基板の一主面上に形成された第１
   の金属層、この第１の金属層を含む前記絶縁性基板上に
   形成された第１の絶縁膜、この第１の絶縁膜上の前記第
   １の金属層に対応した領域に形成された高抵抗半導体
   層、前記第１の絶縁膜上の前記高抵抗半導体層に隣接す
   る領域に形成された５族元素を含む低抵抗半導体層、お
   よび、この低抵抗半導体層上に位置して設けられた第２
   の金属層のソース電極およびドレイン電極を有しマトリ
   クス状に形成された薄膜トランジスタと、 この薄膜トランジスタに対応してマトリクス状に設けら
   れ前記ソース電極に接続された透明導電膜の表示画素電
   極と、 前記透明導電膜および前記第２の金属層の２層により構
   成された前記薄膜トランジスタのドレイン電極に対応し
   列状に設けられたドレイン配線とを具備したことを特徴
   とするアレイ基板。
2. 【請求項２】 絶縁性基板の一主面上に形成された第１
   の金属層、この第１の金属層を含む前記絶縁性基板上に
   形成された第１の絶縁膜、この第１の絶縁膜上の前記第
   １の金属層に対応した領域に形成された高抵抗半導体
   層、前記第１の絶縁膜上の前記高抵抗半導体層に隣接す
   る領域に前記第１の絶縁膜に対応して形成された５族元
   素を含む低抵抗半導体層、および、この低抵抗半導体層
   上に位置して設けられた第２の金属層のソース電極およ
   びドレイン電極を有しマトリクス状に形成された薄膜ト
   ランジスタと、 この薄膜トランジスタに対応してマトリクス状に設けら
   れ前記ソース電極に接続された透明導電膜の表示画素電
   極と、 前記透明導電膜および前記第２の金属層の２層により構
   成された前記薄膜トランジスタのドレイン電極に対応し
   列状に設けられたドレイン配線とを具備したことを特徴
   とするアレイ基板。
3. 【請求項３】 絶縁性基板の一主面上に形成された第１
   の金属層、この第１の金属層を含む前記絶縁性基板上に
   形成された第１の絶縁膜、この第１の絶縁膜上の前記第
   １の金属層に対応した領域に形成された高抵抗半導体
   層、前記第１の絶縁膜上の前記高抵抗半導体層に隣接す
   る領域に前記第１の絶縁膜に対応して形成された５族元
   素を含む低抵抗半導体層、この低抵抗半導体層と一部が
   重ねて形成されるとともに積層された透明導電膜成およ
   び第２の金属層のソース電極およびドレイン電極を有し
   マトリクス状に設けられた薄膜トランジスタと、 この薄膜トランジスタに対応してマトリクス状に設けら
   れ前記透明導電膜と一体的に形成された表示画素電極
   と、 前記透明導電膜および前記第２の金属層の２層により構
   成された前記薄膜トランジスタのドレイン電極に対応し
   列状に設けられたドレイン配線とを具備したことを特徴
   とするアレイ基板。
4. 【請求項４】 請求項１ないし３いずれか記載のアレイ
   基板と、 このアレイ基板に対向して設けられた対向基板と、 前記アレイ基板および対向基板間に設けられた液晶とを
   具備したことを特徴とする液晶表示装置。
5. 【請求項５】 絶縁性基板の一主面上に第１の金属層パ
   ターンを形成する工程と、 この第１の金属層パターンを含む絶縁性基板上に第１の
   絶縁膜および高抵抗ｉ型アモルファスシリコン層および
   ５族元素を含む絶縁体層あるいは５族元素の導電体層を
   順次成膜する工程と、 前記絶縁性基板の前記第１の金属層パターンの形成面と
   は反対側からレーザ光を照射し前記第１の金属層パター
   ンで遮光されない領域の前記高抵抗ｉ型アモルファスシ
   リコン層を多結晶シリコン化すると同時に５族元素をド
   ーピングして低抵抗ｎ型多結晶シリコン層を形成する工
   程と、 前記低抵抗ｎ型多結晶シリコン層および前記高抵抗ｉ型
   アモルファスシリコン層の少なくともいずれか一方をパ
   ターニングする工程と、 これら低抵抗ｎ型多結晶シリコン層および高抵抗ｉ型ア
   モルファスシリコン層の少なくともいずれか一方がパタ
   ーニングされた前記絶縁性基板上に透明導電膜および第
   ２の金属層を順次成膜する工程と、 この第２の金属層および前記透明導電膜を同一形状にパ
   ターニングする工程と、 これら第２の金属層および透明導電膜がパターニングさ
   れた前記絶縁性基板上に第２の絶縁膜を成膜してパター
   ニングする工程と、 露出した前記第２の金属層を前記第２の絶縁膜パターン
   をマスクにして除去する工程とを具備したことを特徴と
   するアレイ基板の製造方法。
6. 【請求項６】 絶縁性基板の一主面上に第１の金属層パ
   ターンを形成する工程と、 この第１の金属層パターンを含む絶縁性基板上に第１の
   絶縁膜および高抵抗ｉ型アモルファスシリコン層および
   ５族元素を含む絶縁体層あるいは５族元素の導電体層を
   順次成膜する工程と、 前記絶縁性基板の前記第１の金属層パターンの形成面と
   は反対側からレーザ光を照射し前記第１の金属層パター
   ンで遮光されない領域の前記高抵抗ｉ型アモルファスシ
   リコン層を多結晶シリコン化すると同時に５族元素をド
   ーピングして低抵抗ｎ型多結晶シリコン層を形成する工
   程と、 前記低抵抗ｎ型多結晶シリコン層あるいは前記高抵抗ｉ
   型アモルファスシリコン層および第１の絶縁膜を同一形
   状にパターニングする工程と、 これら低抵抗ｎ型多結晶シリコン層あるいは高抵抗ｉ型
   アモルファスシリコン層および第１の絶縁膜が同一形状
   にパターニングされた絶縁性基板上に透明導電膜を成膜
   する工程と、 前記透明導電膜をパターニングする工程と、 第２の金属層を成膜しパターニングする工程と、 この第２の金属層がパターニングされた絶縁性基板上に
   第２の絶縁膜を成膜しパターニングする工程とを具備し
   たことを特徴とするアレイ基板の製造方法。
7. 【請求項７】 絶縁性基板の一主面上に第１の金属層パ
   ターンを形成する工程と、 この第１の金属層パターンを含む絶縁性基板上に第１の
   絶縁膜および高抵抗ｉ型アモルファスシリコン層および
   ５族元素を含む絶縁体層あるいは５族元素の導電体層を
   順次成膜する工程と、 前記絶縁性基板の前記第１の金属層パターンの形成面と
   は反対側からレーザ光を照射し前記第１の金属層パター
   ンで遮光されない領域の前記高抵抗ｉ型アモルファスシ
   リコン層を多結晶シリコン化すると同時に５族元素をド
   ーピングして低抵抗ｎ型多結晶シリコン層を形成する工
   程と、 前記低抵抗ｎ型多結晶シリコン層あるいは前記高抵抗ｉ
   型アモルファスシリコン層と第１の絶縁膜を同一形状に
   パターニングする工程と、 これら低抵抗ｎ型多結晶シリコン層あるいは高抵抗ｉ型
   アモルファスシリコン層および第１の絶縁膜がパターニ
   ングされた絶縁性基板上に透明導電膜および第２の金属
   層を順次成膜する工程と、 これら第２の金属層および透明導電膜を同一形状にパタ
   ーニングする工程と、 これら第２の金属層および透明導電膜がパターニングさ
   れた絶縁性基板上に第２の絶縁膜を成膜してパターニン
   グする工程と、 露出した前記第２の金属層を前記第２の絶縁膜パターン
   をマスクにして除去する工程とを具備したことを特徴と
   するアレイ基板の製造方法。
8. 【請求項８】 請求項５ないし７いずれか記載のアレイ
   基板の製造方法によりアレイ基板を製造する工程と、 このアレイ基板に対向して対向基板を貼り合わせる工程
   と、 前記アレイ基板および対向基板間に液晶を封入する工程
   とを具備したことを特徴とする液晶表示装置の製造方
   法。