KR100646776B1 - 액정표시장치의제조방법 - Google Patents

액정표시장치의제조방법 Download PDF

Info

Publication number
KR100646776B1
KR100646776B1 KR1019970055200A KR19970055200A KR100646776B1 KR 100646776 B1 KR100646776 B1 KR 100646776B1 KR 1019970055200 A KR1019970055200 A KR 1019970055200A KR 19970055200 A KR19970055200 A KR 19970055200A KR 100646776 B1 KR100646776 B1 KR 100646776B1
Authority
KR
South Korea
Prior art keywords
amorphous silicon
layer
silicon layer
liquid crystal
crystal display
Prior art date
Application number
KR1019970055200A
Other languages
English (en)
Other versions
KR19990033781A (ko
Inventor
공향식
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970055200A priority Critical patent/KR100646776B1/ko
Publication of KR19990033781A publication Critical patent/KR19990033781A/ko
Application granted granted Critical
Publication of KR100646776B1 publication Critical patent/KR100646776B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Mathematical Physics (AREA)

Abstract

제1 금속층, 도핑된 비정질 실리콘층을 연속 적층하고 패터닝하여 소스 및 드레인 전극과 화소 전극을 형성한 후, 비정질 실리콘층, 게이트 절연막, 제2 금속층을 연속적으로 적층하고, 제2 금속층과 게이트 절연막과 비정질 실리콘층을 동시에 패터닝하고 식각하여 게이트 전극 및 대향 전극과 반도체층을 형성하는 단계를 거친다. 즉, 비정질 실리콘층과 게이트 금속을 1 매의 마스크 공정으로 동시에 패터닝하여 공정에 사용되는 마스크 수를 줄인다.

Description

액정 표시 장치의 제조 방법
본 발명은 평면 구동(in-plane switching:IPS) 방식 액정 표시 장치의 제조 방법에 관한 것으로서, 특히 2매의 마스크를 이용한 제조 방법에 관한 것이다.
일반적으로, 평면 구동 방식의 액정 표시 장치는 한 기판 위에 대향 전극과 화소 전극이 모두 형성되어 있어서, 전압이 인가되었을 때 기판에 대해 수평한 방향의 전계가 형성되고 액정 분자들도 수평 방향으로 배열되는 방식의 액정 표시 장치이다.
종래에는 평면 구동 방식 액정 표시 장치의 제조 과정에서 최소한 4매의 마스크(mask)가 필요하였다.
종래의 기술에 따른 평면 구동 방식 액정 표시 장치의 제조 방법은 다음과 같다.
게이트 배선과 대향 전극을 형성하기 위한 금속을 증착하고, 그 위에 고농도 비정질 실리콘층을 연속적으로 증착한 후, 마스크를 씌워 게이트 배선과 화소 전극 패턴을 형성한다.
그 위에 비정질 실리콘층과 질화 실리콘층을 연속 증착하고 마스크를 씌워 패터닝함으로써 반도체층을 형성하며, 금속을 증착하고 마스크를 씌워 패터닝하여 화소 전극 및 데이터 배선을 형성한다.
또한, 보호막을 형성하고 마스크를 이용하여 패터닝한다.
이와 같은 4매 이상의 마스크를 이용하는 공정은 제조 비용이 비싸지며, 마스크 공정 추가에 따른 생산성의 저하를 가져온다.
본 발명은 마스크 수를 줄임으로써 비용을 절감하고 생산성을 향상시키는 것을 그 과제로 한다.
이러한 과제를 해결하기 위한 본 발명에 따른 평면 구동 액정 표시 장치의 제조 방법은 제1 금속층, 도핑된 비정질 실리콘층을 연속 적층하고 패터닝하여 소스 및 드레인 전극과 화소 전극을 형성한 후, 비정질 실리콘층, 게이트 절연막, 제2 금속층을 연속적으로 적층한다. 그 후, 제2 금속층과 게이트 절연막과 비정질 실리콘층을 동시에 패터닝하고 식각하여 게이트 전극 및 대향 전극과 반도체층을 형성하는 단계를 거친다.
이때, 비정질 실리콘층은 다결정화시키는 것이 적당하며, 제2 금속층은 습식 식각으로, 게이트 절연막 및 다결정화된 비정질 실리콘층은 건식 식각으로 식각하는 것이 적당하다.
이러한 평면 구동 액정 표시 장치의 제조 방법은 비정질 실리콘층과 게이트 금속을 1 매의 마스크 공정으로 동시에 패터닝함으로써 마스크 수의 감소에 따른 비용 절감을 가져온다.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 평면 구동 액정 표시 장치의 제조 방법에 대하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 만큼 자세하게 설명한다.
도 1 내지 도 4는 본 발명의 실시예에 따른 평면 구동 방식 액정 표시 장치의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
먼저, 기판(10) 위에 금속층과 n+ 비정질 실리콘층(30)을 차례대로 적층하고 동시에 패터닝하여, 소스 전극(21) 및 드레인 전극(22)과 화소 전극(23)을 형성한다(도 1 참고).
그 위에 비정질 실리콘층(40)을 적층한 후, 레이저 어닐링(laser annealing)을 실시하여 다결정 실리콘으로 결정화한다. 이때, 레이저 어닐링을 통해 다결정 실리콘화 시킬 경우, 별도의 차광막이 필요없이 빛에 의한 누설 전류의 증가를 억제하기 때문에 마스크 수를 절감함과 동시에 박막 트랜지스터의 특성을 향상시키는 효과가 있다(도 2 참고).
그 후, 게이트 절연막(50), 게이트 배선을 위한 금속층(60)을 차례대로 적층한다(도 3 참고).
마스크를 씌워 패터닝한 후 식각하여, 게이트 전극(61) 및 유지 용량부(62) 및 대향 전극(63), 게이트 절연막(50), 그리고 비정질 실리콘층(41, 42, 43) 및 n+ 비정질 실리콘층(30)을 형성한다.
이때, 소스 및 드레인 전극(21, 22)의 상부에 순차적으로 적층되어 있던 비정질 실리콘층(41) 및 n+ 비정질 실리콘층(30), 게이트 절연막(61), 그리고 게이트 전극(61)을 동시에 패터닝함으로써 스태거(stagger) 형 박막 트랜지스터를 형성한다. 또한, 드레인 전극(22)의 한쪽 상부에는 n+ 비정질 실리콘층(30), 비정질 실리콘층(42), 그리고 유지 용량부(62)가 각각 패터닝되며, 드레인 전극(22)과 화소 전극(23) 사이의 비정질 실리콘층(43), 게이트 절연막(50), 그리고 대향 전극(63)이 각각 화소 전극(23)에 평행하게 패터닝된다.
이 과정에서, 박막 트랜지스터의 게이트 전극(61)의 폭이 게이트 절연막(50)이나 비정질 실리콘층(41)에 비해 넓게 형성되면 누설 전류가 발생할 우려가 있다. 따라서, 패터닝 이후 습식 식각을 통해 게이트 전극(61), 유지 용량부(62), 대향 전극(63)을 형성하되 과식각(over etch)을 크게 하여 게이트 전극(61)과 그 외의 게이트 배선(62) 및 대향 전극(63)의 가장자리 식각 폭을 크게 한다. 이어서, 건식 식각 방법으로 게이트 절연막(50), 그리고 비정질 실리콘층(41) 및 n+ 비정질 실리콘층(30)의 가장자리가 게이트 전극(61)의 바깥에 놓이도록 식각한다[도4 참조].
즉, 소스 및 드레인 전극(21, 22)과 화소 전극(23)을 패터닝하는 과정, 게이트 전극(61) 및 반도체층(61)을 패터닝하는 과정에서 각각 1매씩의 마스크를 사용한다.
이상에서와 같이, 게이트 배선과 반도체층의 패턴 형성을 하나의 마스크로 동시에 실시하여 두 매의 마스크만으로 액정 표시 장치를 제조함으로써, 공정 비용을 줄이고 생산성을 향상시키는 효과가 있다.
도 1 내지 도 4는 본 발명에 따른 평면 구동 액정 표시 장치의 제조 방법을 공정 순서에 따라 도시한 단면도이다.

Claims (6)

  1. 제1 금속층, 도핑된 비정질 실리콘층을 연속 적층하고 제1 마스크를 사용하여 패터닝하여 소스 및 드레인 전극과 화소 전극을 형성하는 단계,
    비정질 실리콘층을 적층하는 단계,
    게이트 절연막, 제2 금속층을 연속적으로 적층하는 단계,
    상기 제2 금속층과 상기 게이트 절연막과 상기 비정질 실리콘층을 제2 마스크를 사용하여 동시에 패터닝하고 식각하여 게이트 전극 및 대향 전극과 반도체층을 형성하는 단계
    를 포함하는 액정 표시 장치의 제조 방법.
  2. 제1항에서,
    상기 제2 금속층은 습식 식각으로 식각하는 액정 표시 장치의 제조 방법.
  3. 제2항에서,
    상기 제2 금속층은 상기 비정질 실리콘층에 대해 과식각하는 액정 표시 장치의 제조 방법.
  4. 제1항에서,
    상기 비정질 실리콘층 및 상기 게이트 절연막을 건식 식각으로 식각하는 액정 표시 장치의 제조 방법.
  5. 제4항에서,
    상기 비정질 실리콘층 및 상기 게이트 절연막을 건식 식각할 때 상기 화소 전극 상부의 상기 도핑된 비정질 실리콘층을 함께 식각하는 액정 표시 장치의 제조 방법.
  6. 제1항에서,
    상기 비정질 실리콘층을 적층한 후 레이저 어닐링하여 다결정 실리콘화하는 액정 표시 장치의 제조 방법.
KR1019970055200A 1997-10-27 1997-10-27 액정표시장치의제조방법 KR100646776B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970055200A KR100646776B1 (ko) 1997-10-27 1997-10-27 액정표시장치의제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970055200A KR100646776B1 (ko) 1997-10-27 1997-10-27 액정표시장치의제조방법

Publications (2)

Publication Number Publication Date
KR19990033781A KR19990033781A (ko) 1999-05-15
KR100646776B1 true KR100646776B1 (ko) 2007-06-07

Family

ID=44479403

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970055200A KR100646776B1 (ko) 1997-10-27 1997-10-27 액정표시장치의제조방법

Country Status (1)

Country Link
KR (1) KR100646776B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673331B1 (ko) * 2000-02-19 2007-01-23 엘지.필립스 엘시디 주식회사 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치
JP4368515B2 (ja) * 2000-10-31 2009-11-18 シャープ株式会社 液晶表示パネル

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08122819A (ja) * 1994-10-25 1996-05-17 Mitsubishi Electric Corp 液晶表示装置及びその製造方法
KR960024603A (ko) * 1994-12-22 1996-07-20 김광호 박막트랜지스터 액정 디스플레이 소자 및 그 제조방법
JPH08313934A (ja) * 1995-05-22 1996-11-29 Toshiba Corp アレイ基板、その製造方法、液晶表示装置およびその製造方法
KR970048718A (ko) * 1995-12-22 1997-07-29 김광호 액정표시장치의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08122819A (ja) * 1994-10-25 1996-05-17 Mitsubishi Electric Corp 液晶表示装置及びその製造方法
KR960024603A (ko) * 1994-12-22 1996-07-20 김광호 박막트랜지스터 액정 디스플레이 소자 및 그 제조방법
JPH08313934A (ja) * 1995-05-22 1996-11-29 Toshiba Corp アレイ基板、その製造方法、液晶表示装置およびその製造方法
KR970048718A (ko) * 1995-12-22 1997-07-29 김광호 액정표시장치의 제조방법

Also Published As

Publication number Publication date
KR19990033781A (ko) 1999-05-15

Similar Documents

Publication Publication Date Title
JP3740513B2 (ja) フリンジフィールド駆動液晶表示装置及びその製造方法
US6562645B2 (en) Method of fabricating fringe field switching mode liquid crystal display
KR100270467B1 (ko) 액정 디스플레이 장치의 액티브 매트릭스 기판 및 그의 제조 방법
KR100205388B1 (ko) 액정표시장치 및 그 제조방법
KR100204071B1 (ko) 박막트랜지스터-액정표시장치 및 제조방법
KR20010040183A (ko) 액티브 매트릭스 액정 표시 패널
KR20010040002A (ko) 액티브 매트릭스형 액정 표시 장치
KR100322968B1 (ko) 프린지 필드 구동 액정 표시 장치의 제조방법
JP3808107B2 (ja) 液晶表示装置及びその製造方法
KR0154817B1 (ko) 액정 표시 장치용 박막 트랜지스터 및 그 제조 방법
KR100940569B1 (ko) 박막 트랜지스터 기판
KR100646776B1 (ko) 액정표시장치의제조방법
KR100997963B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
JPS60261174A (ja) マトリツクスアレ−
KR100569715B1 (ko) 평면 구동 방식 액정 표시 장치의 제조 방법
KR20050040763A (ko) 어레이 기판 및 평면 표시 장치
JPH07122718B2 (ja) 液晶表示装置
KR100663288B1 (ko) 박막 트랜지스터 액정표시장치의 제조방법
KR100628681B1 (ko) 액정표시장치 및 그 제조방법
KR100915351B1 (ko) 박막 트랜지스터 표시판
KR100193650B1 (ko) 액정 표시 소자의 박막 트랜지스터 제조방법
KR100870019B1 (ko) 박막 트랜지스터 기판 및 그의 제조 방법
KR20050014057A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
JPH0527261A (ja) アクテイブマトリクス基板の製造方法
KR20020022301A (ko) 프린지 필드 구동 액정표시소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
E902 Notification of reason for refusal
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20050617

Effective date: 20060929

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121015

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141030

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee