JPH08122819A - 液晶表示装置及びその製造方法 - Google Patents

液晶表示装置及びその製造方法

Info

Publication number
JPH08122819A
JPH08122819A JP26035894A JP26035894A JPH08122819A JP H08122819 A JPH08122819 A JP H08122819A JP 26035894 A JP26035894 A JP 26035894A JP 26035894 A JP26035894 A JP 26035894A JP H08122819 A JPH08122819 A JP H08122819A
Authority
JP
Japan
Prior art keywords
layer
amorphous silicon
forming
electrode
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP26035894A
Other languages
English (en)
Inventor
Akira Kawamoto
暁 川元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
AGC Inc
Original Assignee
Asahi Glass Co Ltd
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Glass Co Ltd, Mitsubishi Electric Corp filed Critical Asahi Glass Co Ltd
Priority to JP26035894A priority Critical patent/JPH08122819A/ja
Publication of JPH08122819A publication Critical patent/JPH08122819A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【目的】ＴＦＴアレイを用いた液晶表示装置及びその製
造方法において、写真製版の回数を減らして、製造コス
トを低減する。 【構成】本発明は、透明絶縁基板１上に、ゲート電極２
および電荷保持容量電極９、ゲート絶縁膜３、アモルフ
ァスシリコンｉ層４、画素電極１０、コンタクトホール
１５が形成され、コンタクトホール１５の外側がアモル
ファスシリコンｉ層４の端部上面に位置する上部保護膜
５、コンタクトホール１５を介してアモルファスシリコ
ンｉ層４と接するアモルファスシリコンｎ+層６、アモ
ルファスシリコンｎ+層６上に形成されたソース電極
７、画素電極１０とアモルファスシリコンｎ+層６とを
電気的に接続するようにアモルファスシリコンｎ+層６
上に形成されたドレイン電極８を備えた構成である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタアレ
イ（ＴＦＴアレイ）を用いた液晶表示装置及びその製造
方法に関し、特にＴＦＴアレイの製造コストの低減を図
ることができるものである。
【０００２】
【従来の技術】液晶表示装置は、通常２枚の対向する基
板の間に液晶等の表示材料が挟持され、上記表示材料に
電圧を印加するように構成される。この構成において、
少なくとも一方の基板にマトリクス状に配列した画素電
極を設け、この画素電極を選択的に動作するために各画
素電極ごとに電界効果トランジスタ（ＦＥＴ）等の非線
形特性を有する能動素子を設けている。さらに、画質を
向上するために各画素電極ごとに電荷保持容量電極を設
け、製造工程においては、静電気等から能動素子を保護
するために、通常は、能動素子に信号を送るための信号
線の周囲をショートリングによって短絡している。
【０００３】図１２は、従来の液晶表示装置におけるＴ
ＦＴアレイ基板の一画素分を示す平面図、図１３は図１
２のＡ−Ａ′断面図及びソース端子部におけるショート
リング接続部を示す断面図、図１４はショートリングの
形成状態を示す平面図であり、例えば、フラットパネル
・デイスプレイ１９９４、Ｐ１０７等に示されている。
【０００４】図において、１は透明絶縁基板、２はゲー
ト電極線、３はゲート絶縁膜、４は水素化アモルファス
シリコンｉ層、５は上部保護膜、６は水素化アモルファ
スシリコンｎ+層、７はソース電極線、８はドレイン電
極、９は電荷保持容量電極で隣の画素のゲート電極線の
一部、１０は画素電極、１１は保護膜、１２はショート
リング、１３はコンタクトホール、１４は多数の画素中
の１画素である。
【０００５】図１５は、上記構成の画素およびショート
リング接続部の製造方法を説明する製造工程図である。
まず、写真製版順番１において、透明絶縁基板１上にＡ
ｌ、ＭｏまたはＴａをスパッタ法などの方法で成膜し、
パターニングしてゲート電極線２、電荷保持容量電極９
およびゲート電極線と電気的に接続されたショートリン
グ１２を形成する。次に、写真製版順番２において、Ｓ
ｉＮなどから成るゲート絶縁膜３、水素化アモルファス
シリコンｉ層４およびＳｉＮなどから成る上部保護膜５
を成膜しパターニングする。
【０００６】次に、写真製版順番３において、水素化ア
モルファスシリコンｎ+層６を成膜した後、レジストパ
ターンを形成し、水素化アモルファスシリコンｉ層４お
よび水素化アモルファスシリコンｎ+層６をパターニン
グする。
【０００７】次に、写真製版４において、ソース電極線
７とショートリング１２が交差する位置のゲート絶縁膜
３にコンタクトホール１３を形成し、その後、写真製版
順番５において、ＩＴＯ（インズウムー錫の酸化物）か
ら成る画素電極１０、写真製版順番６において、ソース
電極線７およびドレイン電極８を順次形成した後ＳｉＮ
などから成る保護膜１１を成膜する。
【０００８】以上のようにして、ゲート電極線２とソー
ス電極線７はコンタクトホール１３を介して電気的に接
続され、静電気等によるＴＦＴの破損を防止することが
できる。
【０００９】
【発明が解決しようとする課題】上記従来の製造方法に
よれば、上部保護膜５のパターニング、アモルファスシ
リコンｉ層４およびｎ+層６のパターニング並びにコン
タクトホール１３のパターニングのように、写真製版順
番２、３および４の３回のパターニング工程を必要と
し、このパターニング工程によるコスト高は避けられな
いものであった。
【００１０】本願発明は、上記のような問題を解決し
て、パターニング工程の回数を減らして製造コストの低
減を図ることを目的とする。
【００１１】
【課題を解決するための手段】請求項１に係る発明は、
透明絶縁基板、この透明絶縁基板上に形成されたゲート
電極線および電荷保持容量電極、これらゲート電極線お
よび電荷保持容量電極を覆うゲート絶縁膜、このゲート
絶縁膜上のゲート電極線上方に形成されたアモルファス
シリコンｉ層、上記ゲート絶縁膜上の電荷保持容量電極
上方に形成された画素電極、ソース領域とドレイン領域
からなるコンタクトホールが形成され、このコンタクト
ホールの外側が上記アモルファスシリコンｉ層の両端上
面に位置するように形成された上部保護膜、上記コンタ
クトホールを介してソースおよびドレイン領域が形成さ
れたアモルファスシリコンｎ+層，上記ソース領域のア
モルファスシリコンｎ+層に接するように形成されたソ
ース電極線、上記ドレイン領域のアモルファスシリコン
ｎ+層に接するように形成され、上記アモルファスシリ
コンｎ+層と上記画素電極とを電気的に接続するドレイ
ン電極を備えた液晶表示装置である。
【００１２】請求項２に係る発明は、透明絶縁基板、こ
の透明絶縁基板上に形成されたゲート電極線および電荷
保持容量電極、これらゲート電極線および電荷保持容量
電極を覆うゲート絶縁膜、このゲート絶縁膜上のゲート
電極線上方に形成されたアモルファスシリコンｉ層、上
記電荷保持容量電極上方のゲート絶縁膜上に、上記アモ
ルファスシリコンｉ層の一端にその一端が重合形成され
た画素電極、ソース領域にコンタクトホールが形成さ
れ、このコンタクトホールの外側が上記アモルファスシ
リコンｉ層の他端上面に位置するように形成された上部
保護膜、上記コンタクトホールを介してソースおよびド
レイン領域が形成されたアモルファスシリコンｎ+層，
上記ソース領域のアモルファスシリコンｎ+層に接する
ように形成されたソース電極線、上記ドレイン領域のア
モルファスシリコンｎ+層に接するように形成され、上
記アモルファスシリコンｎ+層と上記画素電極とを電気
的に接続するドレイン電極を備えた液晶表示装置であ
る。
【００１３】請求項３に係る発明は、請求項１または２
記載の液晶表示装置において、電荷保持容量電極の一部
が透明電極で構成されているものである。
【００１４】請求項４に係る発明は、請求項１、２また
は３記載の液晶表示装置において、ソースおよびドレイ
ン領域が形成されたアモルファスシリコンｎ+層は、ア
モルファスシリコンｉ層にイオン注入によって形成され
たイオンドープ層であるものである。
【００１５】請求項５に係る発明は、透明絶縁基板上に
ゲート電極線、電荷保持容量電極およびショートリング
を形成する工程、上記ゲート電極線、電荷保持容量電極
およびショートリングを覆うゲート絶縁膜を成膜する工
程、このゲート絶縁膜上のゲート電極線上方にアモルフ
ァスシリコンｉ層を形成する工程、このアモルファスシ
リコンｉ層上に上部保護膜を成膜し、この上部保護膜の
ソース領域、ドレイン領域およびショートリング接続部
にコンタクトホールを形成する工程、アモルファスシリ
コンｎ+層を成膜する工程、上記ソース領域およびドレ
イン領域のコンタクトホールとその外側の一部を含むよ
うにフォトレジストを形成する工程、このフォトレジス
トをエッチング防止材として上記アモルファスシリコン
ｎ+層、上部保護膜、ゲート絶縁膜および上記アモルフ
ァスシリコンｉ層を順次エッチング選択性を有するエッ
チング方法でエッチングする工程、上記ゲート絶縁膜上
の電荷保持容量電極上方に画素電極を形成する工程、上
記ソース領域と上記ショートリングとを上記ショートリ
ング接続部のコンタクトホールを介して接続するソース
電極線および上記ドレイン領域の上記アモルファスシリ
コンｎ+層と上記画素電極とを電気的に接続するドレイ
ン電極を形成する工程を備えた液晶表示装置の製造方法
である。
【００１６】請求項６に係る発明は、透明絶縁基板上に
ゲート電極線、電荷保持容量電極およびショートリング
を形成する工程、上記ゲート電極線、電荷保持容量電極
およびショートリングを覆うゲート絶縁膜を形成する工
程、上記電荷保持容量電極上方のゲート絶縁膜上に画素
電極を形成する工程、アモルファスシリコンｉ層を形成
する工程、上部保護膜を成膜し、この上部保護膜のソー
ス領域、ドレイン領域およびショートリング接続部にコ
ンタクトホールを形成する工程、アモルファスシリコン
ｎ+層を成膜する工程、上記ソース領域にあるコンタク
トホールの外側一部から上記アモルファスシリコンｉと
上記画素電極との重合部分までの領域含むようにフォト
レジストを形成する工程、このフォトレジストをエッチ
ング防止材として上記アモルファスシリコンｎ+層、上
部保護膜、ゲート絶縁膜および上記アモルファスシリコ
ンｉ層を順次エッチング選択性を有するエッチング方法
でエッチングする工程、上記ソース領域と上記ショート
リングとを上記ショートリング接続部のコンタクトホー
ルを介して接続するソース電極線および上記ドレイン領
域の上記アモルファスシリコンｎ+層と上記画素電極と
を電気的に接続するドレイン電極を形成する工程を備え
た液晶表示装置の製造方法である。
【００１７】請求項７に係る発明は、透明絶縁基板上に
ゲート電極線、電荷保持容量電極およびショートリング
を形成する工程、上記ゲート電極線、電荷保持容量電極
およびショートリングを覆うゲート絶縁膜を成膜する工
程、このゲート絶縁膜上のゲート電極線上方にアモルフ
ァスシリコンｉ層を形成する工程、このアモルファスシ
リコンｉ層上に上部保護膜を成膜し、この上部保護膜の
ソース領域、ドレイン領域およびショートリング接続部
にコンタクトホールを形成する工程、このソース領域お
よびドレイン領域のコンタクトホールから上記アモルフ
ァスシリコンｉ層にイオン注入してアモルファスシリコ
ンｎ+層を形成する工程、上記ソース領域およびドレイ
ン領域のコンタクトホールとその外側の一部を含むよう
にフォトレジストを形成する工程、このフォトレジスト
をエッチング防止材として上部保護膜および上記アモル
ファスシリコンｉ層を順次エッチング選択性を有するエ
ッチング方法でエッチングする工程、上記ゲート絶縁膜
上の電荷保持容量電極上方に画素電極を形成する工程、
上記ソース領域と上記ショートリング接続部のコンタク
トホールとを接続するソース電極線並びに上記ドレイン
領域の上記アモルファスシリコンｎ+層と上記画素電極
とを電気的に接続するドレイン電極を形成する工程を備
えた液晶表示装置の製造方法である。
【００１８】請求項８に係る発明は、透明絶縁基板上に
ゲート電極線、電荷保持容量電極およびショートリング
を形成する工程、上記ゲート電極線、電荷保持容量電極
およびショートリングを覆うゲート絶縁膜を形成する工
程、上記電荷補助容量電極上方のゲート絶縁膜上に画素
電極を形成する工程、アモルファスシリコンｉ層を形成
する工程、上部保護膜を成膜し、この上部保護膜のソー
ス領域、ドレイン領域およびショートリング接続部にコ
ンタクトホールを形成する工程、このソース領域および
ドレイン領域のコンタクトホールから上記アモルファス
シリコンｉ層にイオン注入してアモルファスシリコンｎ
+層を形成する工程、上記ソース領域にあるコンタクト
ホールの外側一部から上記アモルファスシリコンｎ+層
と上記画素電極との重合部分までの領域含むようにフォ
トレジストを形成する工程、このフォトレジストをエッ
チング防止材として上記アモルファスシリコンｎ+層、
上部保護膜、ゲート絶縁膜および上記アモルファスシリ
コンｉ層を順次エッチング選択性を有するエッチング方
法でエッチングする工程、上記ソース領域と上記ショー
トリングとを上記ショートリング接続部のコンタクトホ
ールを介して接続するソース電極線および上記ドレイン
領域の上記アモルファスシリコンｎ+層と上記画素電極
とを電気的に接続するドレイン電極を形成する工程を備
えた液晶表示装置の製造方法である。
【００１９】請求項９に係る発明は、請求項５〜８のい
ずれかに記載の液晶表示装置の製造方法において、エッ
チング方法は、上部保護膜をＣＨＦ3／Ｈｅの混合ガス
によるプラズマエッチング、アモルファスシリコンｉお
よびｎ+層をＳＦ6／フロン１２３（ＣＨＣｌ2ＣＦ3）／
Ｏ2の混合ガス、ＳＦ6／ＣＣｌ4の混合ガスまたはＳＦ6
／ＣＨＣｌＦ2の混合ガスによるプラズマエッチングと
するものである。
【００２０】請求項１０に係る発明は、請求項５〜９の
いずれかに記載の液晶表示装置の製造方法において、電
荷保持容量電極の一部を透明電極で構成するものであ
る。
【００２１】
【作用】請求項１、２、５、６、７、８および９に係る
発明によれば、一つのフォトレジストを利用して透明絶
縁基板上に形成されたアモルファスシリコン層、上部保
護膜およびゲート絶縁膜をそれぞれ選択エッチングする
ので、写真製版の回数が少なくなり、製造コストを低減
することができる。
【００２２】請求項３および１０に係る発明によれば、
電荷保持容量電極の一部を透明電極で構成することによ
って開口率を向上することができる。
【００２３】請求項４、７および８に係る発明によれ
ば、アモルファスシリコンｉ層にイオン注入でアモルフ
ァスシリコンｎ+層を形成するので、アモルファスシリ
コンｎ+層の成膜工程が省略できる。
【００２４】
【実施例】
実施例１．図１は本発明の一実施例の製造工程を示す断
面図、図２はＴＦＴ一画素及びその隣会う画素の一部の
平面図、図３は図２のＡ−Ａ′断面図である。
【００２５】図において、１〜１３は従来例と同一部材
または同一箇所を示し、１５はゲート電極線２上方のソ
ース領域（ソース電極線７の形成された領域）およびド
レイン領域（ドレイン電極の形成された領域）の保護膜
５に形成されたコンタクトホール、１６はショートリン
グ１２とソース電極線７とが交わる箇所の上部保護膜５
に形成されたコンタクトホールで、図３に示したよう
に、ソース領域およびドレイン領域のコンタクトホール
１５の外側の一部が水素化アモルファスシリコンｉ層４
の両端上面に残留するように構成される。
【００２６】上記構成における液晶表示装置の製造方法
を、図１に従って説明する。まず、写真製版順番１にお
いて、透明絶縁基板１上にＣｒ、Ａｌ、ＭｏまたはＴａ
などをスパッタ法などの方法で成膜し、パターニングし
てゲート電極線２、電荷保持容量電極９およびゲート電
極線２と電気的に接続されたショートリング１２を形成
する。次に、写真製版順番２において、ＳｉＮなどから
成るゲート絶縁膜３、水素化アモルファスシリコンｉ層
４およびＳｉＮなどから成る上部保護膜５をプラズマＣ
ＶＤ法などにより連続して成膜し、上部保護膜５をエッ
チングして上部保護膜５のソース領域およびドレイン領
域にコンタクトホール１５を形成する。このとき、上部
保護膜５のエッチングは、水素化アモルファスシリコン
ｉ層４に対して十分にエッチング選択性を有する方法、
即ち、上部保護膜５のみをエッチングする方法をとる。
例えば、ＳｉＮからなる上部保護膜５は、ＣＨＦ3／Ｈ
ｅの混合ガスを使用してプラズマエッチングすると、水
素化アモルファスシリコンｉ層４はほとんどエッチング
されない。
【００２７】次に、写真製版順番３において、ソース領
域およびドレイン領域のコンタクトホール１５を介して
水素化アモルファスシリコンｉ層４と接するように水素
化アモルファスシリコンｎ+層６を成膜した後、コンタ
クトホール１５およびその外側の一部を含む領域の水素
化アモルファスシリコンｎ+層６上にフォトレジスト１
７を写真製版で形成し、フォトレジスト１７のパターン
以外の水素化アモルファスシリコンｎ+層６をエッチン
グにより除去し、水素化アモルファスシリコンｎ+層６
をパターニングするとともに、ショートリング１２接続
部の水素化アモルファスシリコンｉ層４にコンタクトホ
ール１３を形成する。このとき、本エッチングは、上部
保護膜５およびゲート絶縁膜３に対して十分なエッチン
グ選択性を有する方法、例えば、フロン１２３（ＣＨＣ
ｌ2Ｆ3）／Ｏ2の混合ガス、ＳＦ6／ＣＣｌ4の混合ガス
あるいはＳＦ6／ＣＣｌＦ2の混合ガスを使用したプラズ
マエッチングを採用するのが好ましい。その他、ＳＦ6
／ＣＣｌ4混合ガスあるいはＳＦ6／ＣＨＣｌＦ2混合ガ
スも使用することができる。
【００２８】次に、上記フォトレジスト１７のパターン
を利用し、上部保護膜５に形成されたコンタクトホール
１５の外側の一部を残して、上部保護膜５およびショー
トリング１２接続部のゲート絶縁膜３をエッチングす
る。このとき、エッチングは、水素化アモルファスシリ
コンｉ層４およびゲート電極線２に対して十分なエッチ
ング選択性を有する条件で行う。例えば、フロン１２３
（ＣＨＣｌ2Ｆ3）／Ｏ2の混合ガス、ＳＦ6／ＣＣｌ4の
混合ガスあるいはＳＦ6／ＣＣｌＦ2の混合ガスを使用し
たプラズマエッチングを採用するのが好ましい。また、
コンタクトホール１３の端面をテーパ状にする場合は、
ＣＨＦ3／Ｈｅ／Ｏ2を使用する。
【００２９】さらに、上記フォトレジスト１７のパター
ンを利用して、水素化アモルファスシリコンｉ層４をエ
ッチングする。このとき、エッチングは、ゲート絶縁膜
３およびゲート電極線２に対して十分なエッチング選択
性を有するエッチング方法を採用する。例えば、ＳＦ6
／ＣＣｌ4の混合ガス、ＳＦ6／ＣＣｌＦ2の混合ガス、
ＳＦ6／ＣＣｌ4混合ガスあるいはＳＦ6／ＣＨＣｌＦ2混
合ガスを使用したプラズマエッチングを採用する。ここ
で、上部保護膜５に形成されたコンタクトホール１４の
外側の一部を残しているので、水素化アモルファスシリ
コンｉ層４のゲート電極２中央側横方向へのエッチング
が抑制され良好な垂直端面が得られる。
【００３０】その後、写真製版順番４において、フォト
レジスト１６を除去し、ＩＴＯ（インズウムー錫の酸化
物）から成る画素電極１０、写真製版順番５において、
コンタクトホール１３を介してショートリング１２に接
続するソース電極線７および水素化アモルファスシリコ
ンｉ層４と画素電極１０とを電気的に接続するドレイン
電極８を順次形成した後、写真製版順番６において、Ｓ
ｉＮなどから成る保護膜１１を成膜する。
【００３１】以上のようにして、ゲート電極線２とソー
ス電極線７はコンタクトホール１３を介して電気的に接
続され、静電気等によるＴＦＴの破損を防止することが
できる。
【００３２】上記本実施例の製造方法によれば、上部保
護膜５にコンタクトホール１５および１６を形成し、水
素化アモルファスシリコンｎ+層６を成膜した後、写真
製版でフォトレジスト１７のパターンを形成し、この一
つのフォトレジスト１７のパターンを利用して、水素化
アモルファスシリコンｎ+層６、上部保護膜５、ショー
トリング接続部のゲート絶縁膜３およびアモルファスシ
リコンｉ層４を順次選択エッチングするので、写真製版
の回数を減らすことができ、製造コストを低減すること
ができる。
【００３３】なお、上部保護膜５のソース領域およびド
レイン領域に形成したコンタクトホール１５およびその
外側の一部の領域を含むようにフォトレジスト１７を形
成し、コンタクトホール１５の外側の保護膜５を残すよ
うにしたので、水素化アモルファスシリコンｉ層４のゲ
ート電極線２中央側横方向へのエッチングが抑制され良
好な垂直端面が得られ、ドレイン電極８の成膜時におけ
る水素化アモルファスシリコンｉ層４と画素電極１０と
の接続が良好にできるので、上記のように、一つのフォ
トレジスト１７を利用して、順次、選択エッチングを行
うことができるものである。
【００３４】実施例２．実施例１は、電荷保持容量電極
９がゲート電極線２同一材料からなるものであった。図
４は本実施例の製造工程図、図５は一画素およびこれに
隣合う画素の一部を示した平面図、図６は図５のＡ−
Ａ′断面図であり、これらの図に示すように、開口率を
向上するために電荷保持容量電極９の一部を透明電極１
８に置き換えた構造のものである。この構造であっても
上記実施例１と同様の製造方法を採用することができ
る。
【００３５】図４に示すように、透明絶縁基板１上にＣ
ｒ、Ａｌ、ＭｏまたはＴａをスパッタ法などの方法で成
膜し、パターニングしてゲート電極線２、電荷保持容量
電極９およびゲート電極線２と電気的に接続されたショ
ートリング１２を形成する。このとき、電荷保持容量電
極９の幅を小さくし、次ぎの工程で、例えば、ＩＴＯな
どからなる透明電極１８を成膜し、写真製版でパターニ
ングする。
【００３６】その後、写真製版順番３〜７に示したよう
に、実施例１と同一の製造工程を経るもので、ゲート絶
縁膜３、水素化アモルファスシリコンｉ層４、上部保護
膜５を順次成膜し、上部保護膜５にコンタクトホール１
５および１６を形成し、水素化アモルファスシリコンｎ
+層６を成膜した後、写真製版でフォトレジスト１７の
パターンを形成し、この一つのフォトレジスト１７のパ
ターンを利用して、水素化アモルファスシリコンｎ+層
６、上部保護膜５、ショートリング接続部のゲート絶縁
膜３およびアモルファスシリコンｉ層４を順次選択エッ
チングし、さらに、画素電極１０、ソース電極線７、ド
レイン電極８を形成した後、保護膜１１を成膜する。エ
ッチング方法は実施例１と同じ方法が採用できる。
【００３７】本実施例によれば、開口率を向上した液晶
表示装置において、上部保護膜５に形成したコンタクト
ホール１５の外側の一部を含む領域にフォトレジストを
形成し、コンタクトホール１５の外側の保護膜５を残し
たので、水素化アモルファスシリコンｉ層４のゲート電
極２中央側横方向へのエッチングが抑制され良好な垂直
端面が得られ、ドレイン電極８の成膜時において、水素
化アモルファスシリコンｉ層４と画素電極１０との接続
を良好にすることができるので、一つのフォトレジスト
１７を利用して、選択エッチングを行い、写真製版の回
数を減らし製造コストを低減することができる。
【００３８】実施例３．実施例１および２は、透明絶縁
基板１上にゲート電極線２、電荷保持容量電極９および
ショートリング１２を形成した後、ゲート絶縁膜３、水
素化アモルファスシリコンｉ層４およびＳｉＮなどから
成る上部保護膜５をプラズマＣＶＤ法などにより連続し
て成膜した。図７は本実施例の一画素およびこれに隣合
う画素の一部を示した平面図、図８は図７のＡ−Ａ′断
面図でありこれらの図に示すように、ゲート絶縁膜３を
形成した後、水素化アモルファスシリコンｉ層４および
ＳｉＮなどから成る上部保護膜５の形成にさきだって、
画素電極１０を形成するもので、水素化アモルファスシ
リコンｉ層４の一端が画素電極１０の一端に重合された
構造のものである。
【００３９】上記本実施例の構造の製造方法は、透明絶
縁基板１上にＣｒ、Ａｌ、ＭｏまたはＴａをスパッタ法
などの方法で成膜し、パターニングしてゲート電極線
２、電荷保持容量電極９およびゲート電極線２と電気的
に接続されたショートリング１２を形成し、ゲート絶縁
膜３を成膜した後、画素電極１０を形成する。
【００４０】次に、水素化アモルファスシリコンｉ層
４、上部保護膜５を順次成膜し、ソース領域の上部保護
膜５およびショートリング１２接続部にそれぞれコンタ
クトホール１５および実施例１に示したようなコンタク
トホール１６を形成し、水素化アモルファスシリコンｎ
+層６を成膜した後、実施例１と同様、写真製版でフォ
トレジスト１７のパターンを形成し、この一つのフォト
レジスト１７のパターンを利用して、水素化アモルファ
スシリコンｎ+層６、上部保護膜５、ショートリング接
続部のゲート絶縁膜３およびアモルファスシリコンｉ層
４を順次選択エッチングし、フォトレジスト１７を除去
し、さらに、ソース電極線７、ドレイン電極８を形成し
た後、保護膜１１を成膜する。この製造方法において、
フォトレジスト１７はコンタクトホール１５の外側の一
部と画素電極１０の一端を含む領域に形成され、エッチ
ング方法は実施例１と同じ方法が採用できる。
【００４１】本実施例の製造方法によれば、上部保護膜
５にコンタクトホール１５および１６を形成し、水素化
アモルファスシリコンｎ+層６を成膜した後、写真製版
でフォトレジスト１７のパターンを形成し、この一つの
フォトレジスト１７のパターンを利用して、水素化アモ
ルファスシリコンｎ+層６、上部保護膜５、ショートリ
ング接続部のゲート絶縁膜３およびアモルファスシリコ
ンｉ層４を順次選択エッチングすることによって、写真
製版の回数を減らすことができ、製造コストを低減する
ことができる。これは、上部保護膜５に形成したコンタ
クトホール１５の外側の一部と画素電極１０の一端を含
む領域にフォトレジスト１７を形成したので、水素化ア
モルファスシリコンｉ層４のゲート電極２中央側横方向
へのエッチングが抑制され良好な垂直端面が得られると
ともに、画素電極１０の一端上部に水素化アモルファス
シリコンｉ層４が重合され、画素電極１０と水素化アモ
ルファスシリコンｉ層４との接続が良好にでき、さら
に、画素電極１０の下のゲートゲート絶縁膜３の膜減り
を低減し電荷保持容量の短絡を防ぐので、実現可能なも
のである。
【００４２】なお、本実施例は、図９に示した一画素お
よびこれに隣合う画素の一部を示した平面図および図１
０に示した図９のＡ−Ａ′断面図のように、電荷保持容
量電極９の幅を小さくし、例えば、ＩＴＯなどからなる
透明電極１９を成膜して開口率を向上させた構造にも、
採用することができ、この構造においても、上記本実施
例と同様の作用効果が得られる。
【００４３】実施例４．上記実施例１〜３は、水素化ア
モルファスシリコンｎ+層６をプラズマＣＶＤ法等によ
る成膜によって形成したものであるが、図１１（ａ）、
（ｂ）（ｃ）および（ｄ）の他の実施例を示す断面図
は、水素化アモルファスシリコンｉ層４の上に形成した
上部保護膜５のイオン注入抑制効果を利用し、コンタク
トホール１５からイオン注入法などによってＰ（りん）
などをイオンドープして水素化アモルファスシリコンｎ
+層６を形成するドープドアモルファスシリコン構造の
ものである。
【００４４】図１１（ａ）の製造方法は、上部保護膜５
に形成されたコンタクトホール１５およびその外側の一
部を含む領域に、写真製版でフォトレジスト１７のパタ
ーンを形成し、この一つのフォトレジスト１７のパター
ンを利用して、上部保護膜５、ショートリング接続部の
ゲート絶縁膜３およびアモルファスシリコンｉ層４を順
次選択エッチングする。この後、画素電極１０、ソース
電極線７およびドレイン電極８を形成し、保護膜１１を
成膜するものである。
【００４５】図１１（ｃ）の製造方法は、透明絶縁基板
１上に、ゲート電極線線２、電荷保持容量電極９および
ショートリング１２、ゲート絶縁膜３を成膜した後、画
素電極１０を形成した後、水素化アモルファスシリコン
ｉ層４、上部保護膜５を順次成膜し、ソース電極線７側
の上部保護膜５およびショートリング接続部にそれぞれ
コンタクトホール１５および実施例１に示したようなコ
ンタクトホール１６を形成し、イオン注入を行い水素化
アモルファスシリコンｎ+層６を形成する。実施例１と
同様、写真製版でフォトレジスト１７のパターンを形成
し、この一つのフォトレジスト１７のパターンを利用し
て、、上部保護膜５およびアモルファスシリコンｉ層４
を順次選択エッチングし、フォトレジスト１７を除去
し、さらに、ソース電極線７、ドレイン電極８を形成し
た後、保護膜１１を成膜する。この製造方法において、
フォトレジスト１７はコンタクトホール１５の外側の一
部と画素電極１０の一端を含む領域に形成される。
【００４６】図１１（ｂ）および（ｃ）の構造はそれぞ
れ、電荷保持容量電極９の幅を小さくし、例えば、ＩＴ
Ｏなどからなる透明電極１８を成膜し、パターニングし
た後、図１１（ａ）および（ｃ）と同様の製造工程を経
て製造される。
【００４７】上記図１１（ａ）〜（ｄ）の製造方法にお
ける選択エッチング方法は、実施例１と同じ方法が採用
できる。
【００４８】本実施例にによれば、ドープドアモルファ
スシリコン構造のものにおいて、一つのフォトレジシト
１７を利用して選択エッチングを行い、画素電極１０と
水素化アモルファスシリコンｉ層４およびｎ+層６との
接続が良好にできるので、写真製版の回数を減らすこと
ができ、製造コストを低減することができる。
【００４９】
【発明の効果】請求項１、２、５、６、７、８および９
に係る発明によれば、一つのフォトレジストを利用して
透明絶縁基板上に形成されたアモルファスシリコン層、
上部保護膜およびゲート絶縁膜をそれぞれ選択エッチン
グするので、写真製版の回数が少なくなり、製造コスト
を低減することができる。
【００５０】請求項３および１０に係る発明によれば、
電荷保持容量電極の一部を透明電極で構成することによ
って開口率を向上することができる。
【００５１】請求項４、７および８に係る発明によれ
ば、アモルファスシリコンｉ層にイオン注入でアモルフ
ァスシリコンｎ+層を形成するので、アモルファスシリ
コンｎ+層の成膜工程が省略できる。
【図面の簡単な説明】
【図１】 本発明の一実施例における製造工程を示す断
面図である。
【図２】 本発明の一実施例を示す平面図である。
【図３】 本発明の一実施例を示す断面図である。
【図４】 本発明の他の実施例における製造工程を示す
断面図である。
【図５】 本発明の他の実施例を示す平面図である。
【図６】 本発明の他の実施例を示す断面図である。
【図７】 本発明の他の実施例を示す平面図である。
【図８】 本発明の他の実施例を示す断面図である。
【図９】 本発明の他の実施例を示す平面図である。
【図１０】 本発明の他の実施例を示す断面図である。
【図１１】 本発明の他の実施例を示す断面図である。
【図１２】 従来の実施例を示す平面図である。
【図１３】 従来の実施例を示す断面図である。
【図１４】 ショートリングと画素の構成を示す概念図
である。
【図１５】 従来の実施例における製造工程を示す断面
図である。
【符号の説明】
１ 透明絶縁基板、２ ゲート電極線、３ ゲート絶縁
膜、４ 水素化アモルファスシリコンｉ層、５ 上部保
護膜、６ 水素化アモルファスシリコンｎ+層、７ ソ
ース電極線、８ ドレイン電極、９ 電荷保持容量電
極、１０ 画素電極、１１ 保護膜、１２ ショートリ
ング、１３、１５および１６ コンタクトホール、１４
一画素、１７ フォトレジスト、１８ 透明電極

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】透明絶縁基板、この透明絶縁基板上に形成
    されたゲート電極線および電荷保持容量電極、これらゲ
    ート電極線および電荷保持容量電極を覆うゲート絶縁
    膜、このゲート絶縁膜上のゲート電極線上方に形成され
    たアモルファスシリコンｉ層、上記ゲート絶縁膜上の電
    荷保持容量電極上方に形成された画素電極、ソース領域
    とドレイン領域からなるコンタクトホールが形成され、
    このコンタクトホールの外側が上記アモルファスシリコ
    ンｉ層の両端上面に位置するように形成された上部保護
    膜、上記コンタクトホールを介してソースおよびドレイ
    ン領域が形成されたアモルファスシリコンｎ+層，上記
    ソース領域のアモルファスシリコンｎ+層に接するよう
    に形成されたソース電極線、上記ドレイン領域のアモル
    ファスシリコンｎ+層に接するように形成され、上記ア
    モルファスシリコンｎ+層と上記画素電極とを電気的に
    接続するドレイン電極を備えたことを特徴とする液晶表
    示装置。
  2. 【請求項２】透明絶縁基板、この透明絶縁基板上に形成
    されたゲート電極線および電荷保持容量電極、これらゲ
    ート電極線および電荷保持容量電極を覆うゲート絶縁
    膜、このゲート絶縁膜上のゲート電極線上方に形成され
    たアモルファスシリコンｉ層、上記電荷保持容量電極上
    方のゲート絶縁膜上に、上記アモルファスシリコンｉ層
    の一端にその一端が重合形成された画素電極、ソース領
    域にコンタクトホールが形成され、このコンタクトホー
    ルの外側が上記アモルファスシリコンｉ層の他端上面に
    位置するように形成された上部保護膜、上記コンタクト
    ホールを介してソースおよびドレイン領域が形成された
    アモルファスシリコンｎ+層，上記ソース領域のアモル
    ファスシリコンｎ+層に接するように形成されたソース
    電極線、上記ドレイン領域のアモルファスシリコンｎ+
    層に接するように形成され、上記アモルファスシリコン
    ｎ+層と上記画素電極とを電気的に接続するドレイン電
    極を備えたことを特徴とする液晶表示装置。
  3. 【請求項３】電荷保持容量電極の一部が透明電極で構成
    されていることを特徴とする請求項１または２記載の液
    晶表示装置。
  4. 【請求項４】ソースおよびドレイン領域が形成されたア
    モルファスシリコンｎ+層は、アモルファスシリコンｉ
    層にイオン注入によって形成されたイオンドープ層であ
    ることを特徴とする請求項１、２または３記載の液晶表
    示装置。
  5. 【請求項５】透明絶縁基板上にゲート電極線、電荷保持
    容量電極およびショートリングを形成する工程、上記ゲ
    ート電極線、電荷保持容量電極およびショートリングを
    覆うゲート絶縁膜を成膜する工程、このゲート絶縁膜上
    のゲート電極線上方にアモルファスシリコンｉ層を形成
    する工程、このアモルファスシリコンｉ層上に上部保護
    膜を成膜し、この上部保護膜のソース領域、ドレイン領
    域およびショートリング接続部にコンタクトホールを形
    成する工程、アモルファスシリコンｎ+層を成膜する工
    程、上記ソース領域およびドレイン領域のコンタクトホ
    ールとその外側の一部を含むようにフォトレジストを形
    成する工程、このフォトレジストをエッチング防止材と
    して上記アモルファスシリコンｎ+層、上部保護膜、ゲ
    ート絶縁膜および上記アモルファスシリコンｉ層を順次
    エッチング選択性を有するエッチング方法でエッチング
    する工程、上記ゲート絶縁膜上の電荷保持容量電極上方
    に画素電極を形成する工程、上記ソース領域と上記ショ
    ートリングとを上記ショートリング接続部のコンタクト
    ホールを介して接続するソース電極線および上記ドレイ
    ン領域の上記アモルファスシリコンｎ+層と上記画素電
    極とを電気的に接続するドレイン電極を形成する工程を
    備えたことを特徴とする液晶表示装置の製造方法。
  6. 【請求項６】透明絶縁基板上にゲート電極線、電荷保持
    容量電極およびショートリングを形成する工程、上記ゲ
    ート電極線、電荷保持容量電極およびショートリングを
    覆うゲート絶縁膜を形成する工程、上記電荷保持容量電
    極上方のゲート絶縁膜上に画素電極を形成する工程、ア
    モルファスシリコンｉ層を形成する工程、上部保護膜を
    成膜し、この上部保護膜のソース領域、ドレイン領域お
    よびショートリング接続部にコンタクトホールを形成す
    る工程、アモルファスシリコンｎ+層を成膜する工程、
    上記ソース領域にあるコンタクトホールの外側一部から
    上記アモルファスシリコンｉ層と上記画素電極との重合
    部分までの領域含むようにフォトレジストを形成する工
    程、このフォトレジストをエッチング防止材として上記
    アモルファスシリコンｎ+層、上部保護膜、ゲート絶縁
    膜および上記アモルファスシリコンｉ層を順次エッチン
    グ選択性を有するエッチング方法でエッチングする工
    程、上記ソース領域と上記ショートリングとを上記ショ
    ートリング接続部のコンタクトホールを介して接続する
    ソース電極線および上記ドレイン領域の上記アモルファ
    スシリコンｎ+層と上記画素電極とを電気的に接続する
    ドレイン電極を形成する工程を備えたことを特徴とする
    液晶表示装置の製造方法。
  7. 【請求項７】透明絶縁基板上にゲート電極線、電荷保持
    容量電極およびショートリングを形成する工程、上記ゲ
    ート電極線、電荷保持容量電極およびショートリングを
    覆うゲート絶縁膜を成膜する工程、このゲート絶縁膜上
    のゲート電極線上方にアモルファスシリコンｉ層を形成
    する工程、このアモルファスシリコンｉ層上に上部保護
    膜を成膜し、この上部保護膜のソース領域、ドレイン領
    域およびショートリング接続部にコンタクトホールを形
    成する工程、このソース領域およびドレイン領域のコン
    タクトホールから上記アモルファスシリコンｉ層にイオ
    ン注入してアモルファスシリコンｎ+層を形成する工
    程、上記ソース領域およびドレイン領域のコンタクトホ
    ールとその外側の一部を含むようにフォトレジストを形
    成する工程、このフォトレジストをエッチング防止材と
    して上部保護膜、ゲート絶縁膜および上記アモルファス
    シリコンｉ層を順次エッチング選択性を有するエッチン
    グ方法でエッチングする工程、上記ゲート絶縁膜上の電
    荷保持容量電極上方に画素電極を形成する工程、上記ソ
    ース領域と上記ショートリングとを上記ショートリング
    接続部のコンタクトホールを介して接続するソース電極
    線および上記ドレイン領域の上記アモルファスシリコン
    ｎ+層と上記画素電極とを電気的に接続するドレイン電
    極を形成する工程を備えたことを特徴とする液晶表示装
    置の製造方法。
  8. 【請求項８】透明絶縁基板上にゲート電極線、電荷保持
    容量電極およびショートリングを形成する工程、上記ゲ
    ート電極線、電荷保持容量電極およびショートリングを
    覆うゲート絶縁膜を形成する工程、上記電荷保持容量電
    極上方のゲート絶縁膜上に画素電極を形成する工程、ア
    モルファスシリコンｉ層を形成する工程、上部保護膜を
    成膜し、この上部保護膜のソース領域、ドレイン領域お
    よびショートリング接続部にコンタクトホールを形成す
    る工程、このソース領域およびドレイン領域のコンタク
    トホールから上記アモルファスシリコンｉ層にイオン注
    入してアモルファスシリコンｎ+層を形成する工程、上
    記ソース領域にあるコンタクトホールの外側一部から上
    記アモルファスシリコンｎ+層と上記画素電極との重合
    部分までの領域含むようにフォトレジストを形成する工
    程、このフォトレジストをエッチング防止材として上記
    アモルファスシリコンｎ+層、上部保護膜、ゲート絶縁
    膜および上記アモルファスシリコンｉ層を順次エッチン
    グ選択性を有するエッチング方法でエッチングする工
    程、上記ソース領域と上記ショートリングとを上記ショ
    ートリング接続部のコンタクトホールを介して接続する
    ソース電極線および上記ドレイン領域の上記アモルファ
    スシリコンｎ+層と上記画素電極とを電気的に接続する
    ドレイン電極を形成する工程を備えたことを特徴とする
    液晶表示装置の製造方法。
  9. 【請求項９】エッチング方法は、上部保護膜およびゲー
    ト絶縁膜をＣＨＦ3／Ｈｅの混合ガスによるプラズマエ
    ッチング、アモルファスシリコンｉおよびｎ+層をＳＦ6
    ／フロン１２３（ＣＨＣｌ2ＣＦ3）／Ｏ2の混合ガス、
    ＳＦ6／ＣＣｌ4の混合ガスまたはＳＦ6／ＣＨＣｌＦ2の
    混合ガスによるプラズマエッチングとすることを特徴と
    する請求項５〜８のいずれかに記載の液晶表示装置の製
    造方法。
  10. 【請求項１０】電荷保持容量電極の一部を透明電極で構
    成することを特徴とする請求項５〜９のいずれかに記載
    の液晶表示装置の製造方法。
JP26035894A 1994-10-25 1994-10-25 液晶表示装置及びその製造方法 Pending JPH08122819A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26035894A JPH08122819A (ja) 1994-10-25 1994-10-25 液晶表示装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26035894A JPH08122819A (ja) 1994-10-25 1994-10-25 液晶表示装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH08122819A true JPH08122819A (ja) 1996-05-17

Family

ID=17346842

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26035894A Pending JPH08122819A (ja) 1994-10-25 1994-10-25 液晶表示装置及びその製造方法

Country Status (1)

Country Link
JP (1) JPH08122819A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970075985A (ko) * 1996-05-22 1997-12-10 김주용 액정 표시 소자의 하부 기판 제조방법
KR100471765B1 (ko) * 1997-07-11 2005-07-18 삼성전자주식회사 단일막게이트라인을갖는박막트랜지스터기판및그제조방법
KR100646776B1 (ko) * 1997-10-27 2007-06-07 삼성전자주식회사 액정표시장치의제조방법
CN1324389C (zh) * 2003-03-12 2007-07-04 统宝光电股份有限公司 液晶显示器的制造方法
JP2008083120A (ja) * 2006-09-26 2008-04-10 Infovision Optoelectronics Holdings Ltd 表示装置用基板及び表示装置
JP2009177156A (ja) * 2007-12-28 2009-08-06 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置
CN102768991A (zh) * 2012-07-31 2012-11-07 深圳市华星光电技术有限公司 一种液晶显示装置、阵列基板及其制作方法
WO2019004226A1 (ja) * 2017-06-28 2019-01-03 シャープ株式会社 アクティブマトリクス基板、及びその製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970075985A (ko) * 1996-05-22 1997-12-10 김주용 액정 표시 소자의 하부 기판 제조방법
KR100471765B1 (ko) * 1997-07-11 2005-07-18 삼성전자주식회사 단일막게이트라인을갖는박막트랜지스터기판및그제조방법
KR100646776B1 (ko) * 1997-10-27 2007-06-07 삼성전자주식회사 액정표시장치의제조방법
CN1324389C (zh) * 2003-03-12 2007-07-04 统宝光电股份有限公司 液晶显示器的制造方法
JP2008083120A (ja) * 2006-09-26 2008-04-10 Infovision Optoelectronics Holdings Ltd 表示装置用基板及び表示装置
US8054436B2 (en) 2006-09-26 2011-11-08 Infovision Optoelectronics Holdings Limited Substrate for display device and display device
JP2009177156A (ja) * 2007-12-28 2009-08-06 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置
US8860030B2 (en) 2007-12-28 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device including the same
CN102768991A (zh) * 2012-07-31 2012-11-07 深圳市华星光电技术有限公司 一种液晶显示装置、阵列基板及其制作方法
WO2019004226A1 (ja) * 2017-06-28 2019-01-03 シャープ株式会社 アクティブマトリクス基板、及びその製造方法

Similar Documents

Publication Publication Date Title
US8068188B2 (en) Thin film transistor array panel and manufacturing method thereof
US7157735B2 (en) Active matrix substrate with TFT and capacitor, and LCD using the same
US7190000B2 (en) Thin film transistor array panel and manufacturing method thereof
JP4211855B2 (ja) 液晶表示装置及びその製造方法
US6654074B1 (en) Array substrate for liquid crystal display device with shorting bars external to a data pad and method of manufacturing the same
JPH01219824A (ja) 非晶質シリコン薄膜トランジスタアレイ基板
US5995174A (en) Liquid crystal display apparatus with source/drain electrodes and pixel electrode formed by the same material
JPH01217325A (ja) 液晶表示装置
US6534246B2 (en) Method of fabricating liquid crystal display device having shorting bars
US20100047946A1 (en) Thin film array panel and manufacturing method thereof
US6887731B2 (en) Liquid crystal display and method of manufacturing the same
JPH08122819A (ja) 液晶表示装置及びその製造方法
JPS60261174A (ja) マトリツクスアレ−
JPS58192090A (ja) マトリツクスアレ−
US20030122984A1 (en) Liquid crystal display device and method for manufacturing the same
JPS6178166A (ja) 薄膜トランジスタ−アレ−とその製造方法
JPH07122718B2 (ja) 液晶表示装置
US7006166B2 (en) Liquid crystal display having a member for preventing electrical shorting
JPH0235420A (ja) 非晶質シリコン薄膜トランジスタマトリクスによってアドレス指定された液晶表示装置用の同一平面内にない電極構造物およびその製造方法
JPH07134312A (ja) 液晶表示装置およびその製造方法
JP2879765B2 (ja) 薄膜トランジスタおよびその製造方法
JPH0618922A (ja) 液晶表示装置
JPH06252171A (ja) アクティブマトリクスパネルの製造方法
JP3878705B2 (ja) 薄膜トランジスタ及びこれを用いた液晶表示装置
JP2588664B2 (ja) アクティブマトリックス液晶表示装置