WO2019004226A1 - アクティブマトリクス基板、及びその製造方法 - Google Patents

アクティブマトリクス基板、及びその製造方法 Download PDF

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克紀 美▲崎▼
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present invention relates to an active matrix substrate and a method of manufacturing the same.
  • JP 2010-210713 A discloses an active matrix substrate in which an input terminal and a short ring connected to the input terminal are formed.
  • the active matrix substrate is configured such that the metal film provided at the dividing position is not corroded when the connection portion between the input terminal and the short ring is divided after the manufacture of the active matrix substrate.
  • the active matrix substrate is formed by connecting a titanium (Ti) layer between the input terminal and the short ring.
  • a copper (Cu) layer is formed on the titanium (Ti) layer except for the divided portions.
  • JP-A-2010-210713 after a copper (Cu) layer is formed on the entire surface of a titanium (Ti) layer, only the copper (Cu) layer in the divided portion is removed using a laser or the like.
  • a low resistance metal film such as copper (Cu) is relatively soft, the metal film may extend at the time of division and cause a short circuit with another adjacent wiring. Therefore, by forming an active matrix substrate so as not to leave a low resistance metal film such as copper (Cu) having a resistance lower than that of titanium (Ti) at the division position, corrosion of the low resistance metal film at the time of division It is possible to prevent a short circuit between the On the other hand, since a process of removing only the low resistance metal film at the dividing position is required, the number of manufacturing processes of the active matrix substrate is increased.
  • the invention disclosed below provides a technology capable of preventing a short circuit or the like at the time of separation of an active matrix substrate while reducing the number of manufacturing steps.
  • An active matrix substrate according to the present invention for solving the above problems is an active matrix substrate having a pixel area, and a terminal portion connected to the pixel region, a guard ring provided around the terminal portion, and the terminal A connection portion for connecting the portion and the guard ring, wherein each of the pixel region, the terminal portion, and the guard ring includes at least a first metal film and a first metal film.
  • a second protective layer disposed on top of the pixel region, and the pixel region further includes a second conductive layer provided on the upper layer of the first protective layer; Disposed on the first metal film and the first metal film And the terminal portion and the end portion on the connection portion side of the first conductive layer in the guard ring are on the connection portion side of the first protection layer.
  • the second conductive layer and the second metal film contain materials that can be etched by the same etchant.
  • FIG. 1 is a schematic view showing an X-ray imaging apparatus in the first embodiment.
  • FIG. 2 is a schematic view showing a schematic configuration of the imaging panel shown in FIG.
  • FIG. 3A is an enlarged plan view of one pixel portion of the imaging panel shown in FIG.
  • FIG. 3B is an enlarged schematic view of a part of a region where a terminal portion connected to the pixel portion shown in FIG. 3A, a guard ring portion, and a connection portion between the terminal portion and the guard ring portion may be provided. is there.
  • FIG. 4A is a cross-sectional view taken along the line AA in the pixel section P1 of FIG. FIG.
  • FIG. 4B is a cross-sectional view taken along line BB in the terminal portion P2, line CC in the connecting portion P3, and line DD.
  • FIG. 5A is a diagram for explaining a process of manufacturing the pixel portion shown in FIG. 4A, the terminal portion shown in FIG. 4B, the connection portion, and the guard ring portion, and showing a gate electrode, a gate insulating film and a semiconductor active layer in the pixel portion.
  • FIG. 14 is a cross-sectional view of a process of forming
  • FIG. 5B is a cross-sectional view showing a step of patterning the semiconductor active layer shown in FIG. 5A.
  • FIG. 5C is a cross-sectional view of the step of forming a laminated film as the source electrode and the drain electrode shown in FIG.
  • FIG. 5D is a cross-sectional view of the step of patterning the laminated film shown in FIG. 5C.
  • FIG. 5E is a cross-sectional view of the step of patterning the metal film 231 remaining in the step of FIG. 5D among the laminated films shown in FIG. 5C.
  • FIG. 5F is a cross-sectional view of the step of forming the first insulating film shown in FIG. 4A.
  • FIG. 5G is a cross-sectional view of the step of patterning the first insulating film shown in FIG. 5F.
  • FIG. 5H is a cross-sectional view showing a step of forming a second insulating film shown in FIG. 4A.
  • FIG. 5I is a cross-sectional view of the step of patterning the second insulating film shown in FIG. 5H.
  • FIG. 5J is a cross-sectional view of the step of forming a metal film as the lower electrode shown in FIG. 4A.
  • FIG. 5K is a cross-sectional view of the step of patterning the metal film as the lower electrode shown in FIG. 5J.
  • FIG. 5L is a sectional view of a process of forming an n-type amorphous semiconductor layer as a photoelectric conversion layer, an intrinsic amorphous semiconductor layer and a p-type amorphous semiconductor layer as a photoelectric conversion layer shown in FIG. 4A and a metal film as an upper electrode.
  • FIG. 5M is a cross-sectional view of the step of patterning the metal film as the upper electrode shown in FIG. 5L.
  • FIG. 5N is a cross-sectional view of the step of patterning the n-type amorphous semiconductor layer, the intrinsic amorphous semiconductor layer, and the p-type amorphous semiconductor layer shown in FIG. 5M.
  • FIG. 5O is a cross-sectional view of the step of forming the third insulating film shown in FIG. 4A.
  • FIG. 5P is a cross-sectional view of the step of patterning the third insulating film shown in FIG. 5O.
  • FIG. 5Q is a cross-sectional view showing the step of forming the fourth insulating film shown in FIG. 4A.
  • FIG. 5R is a cross-sectional view of the step of patterning the fourth insulating film shown in FIG. 5Q.
  • FIG. 5S is a cross-sectional view showing a step of forming a metal film as the bias wiring shown in FIG. 4A.
  • FIG. 5T is a cross-sectional view of the step of patterning the metal film as the bias wiring shown in FIG. 5S.
  • FIG. 5U is a cross-sectional view of the step of forming the transparent conductive film shown in FIG. 4.
  • FIG. 5V is a cross-sectional view of the step of patterning the transparent conductive film shown in FIG. 5U.
  • FIG. 5W is a cross-sectional view showing the step of forming the fifth insulating film shown in FIG. 4A.
  • FIG. 5X is a cross-sectional view of the step of patterning the fifth insulating film shown in FIG. 5W.
  • FIG. 5Y is a cross-sectional view showing the step of forming the sixth insulating film shown in FIG. 4A.
  • FIG. 5Z is a cross-sectional view of the step of patterning the sixth insulating film shown in FIG. 5Y.
  • FIG. 6 is a cross-sectional view of the terminal portion in the second embodiment.
  • FIG. 7A is a view for explaining a step of producing the terminal portion shown in FIG. 6, which is a cross-sectional view showing a state after patterning the first insulating film.
  • FIG. 7B is a cross-sectional view showing the state in which the second insulating film is formed.
  • FIG. 7C is a cross-sectional view showing a state in which the second insulating film shown in FIG. 7B is removed.
  • FIG. 7D is a cross-sectional view showing a state in which a metal film as a lower electrode is formed.
  • FIG. 7E is a cross-sectional view showing a state in which the metal film as the lower electrode shown in FIG. 7D is removed.
  • FIG. 7F is a cross-sectional view showing the state in which the third insulating film is formed.
  • FIG. 7G is a cross-sectional view showing the state in which the contact hole CH3 is formed.
  • FIG. 7H is a cross-sectional view showing a state in which the transparent conductive film is formed.
  • FIG. 7I is a cross-sectional view showing a state in which the transparent conductive film shown in FIG. 7H is patterned.
  • FIG. 8 is a cross-sectional view of the connection portion and the guard ring portion in the third embodiment.
  • FIG. 9A is a view for explaining a step of manufacturing the connection portion and the guard ring portion shown in FIG. 8 and a cross-sectional view showing the state of the connection portion and the guard ring portion after patterning the first insulating film.
  • FIG. 9B is a cross-sectional view showing a state in which the third insulating film is formed.
  • FIG. 9C is a cross-sectional view showing a state in which an opening penetrating the first insulating film and the third insulating film shown in FIG. 9B is formed.
  • FIG. 9A is a view for explaining a step of manufacturing the connection portion and the guard ring portion shown in FIG. 8 and a cross-sectional view showing the state of the connection portion and the guard ring portion after pattern
  • FIG. 9D is a cross-sectional view showing a state in which a metal film as a bias wiring is formed.
  • FIG. 9E is a cross-sectional view showing a state in which the metal film as the bias wiring shown in FIG. 9D is removed and the metal film in the lowermost layer of the source layer remains.
  • FIG. 10 is a cross-sectional view of the terminal portion, the connection portion, and the guard ring portion in the third embodiment.
  • FIG. 11A is a view for explaining steps of manufacturing a pixel portion, a terminal portion, a connection portion, and a guard ring portion of the third embodiment, which is a gate electrode and a gate layer, a gate insulating film, and an oxide semiconductor layer. Is a cross-sectional view showing a formed state.
  • FIG. 11B is a cross-sectional view showing a state in which the gate insulating film shown in FIG. 11A is patterned.
  • FIG. 11C is a cross-sectional view showing a state in which a laminated film as a source electrode and a drain electrode is formed.
  • FIG. 11D is a cross-sectional view showing a state in which the laminated film shown in FIG. 11C is patterned.
  • FIG. 11E is a cross-sectional view showing a state in which the metal film as the lower electrode is patterned.
  • FIG. 12 is a cross-sectional view of a terminal portion according to Modification 1 of the third embodiment.
  • FIG. 13A is a view for explaining a step of manufacturing a pixel portion, a terminal portion, a connection portion, and a guard ring portion according to the first modification of the third embodiment, and a laminated film 230 as a source electrode and a drain electrode is formed. It is sectional drawing which shows the state which was carried out.
  • FIG. 13B is a cross-sectional view showing a state in which the laminated film shown in FIG. 13A is patterned.
  • FIG. 13C is a cross-sectional view showing a state where the lowermost metal film of the stacked film remaining in FIG. 13B is etched.
  • FIG. 13D is a cross-sectional view showing the state in which the first insulating film is formed.
  • FIG. 13A is a view for explaining a step of manufacturing a pixel portion, a terminal portion, a connection portion, and a guard ring portion according to the first modification of the third embodiment, and a laminated film 230 as a source electrode and a drain electrode is formed
  • FIG. 13E is a cross-sectional view showing a state in which the first insulating film shown in FIG. 13D is patterned.
  • FIG. 13F is a cross-sectional view showing the state in which the third insulating film is formed.
  • 13G is a cross-sectional view showing a state in which the third insulating film shown in FIG. 13F is patterned.
  • FIG. 13H is a cross-sectional view showing a state in which a transparent conductive film is formed.
  • FIG. 13I is a cross-sectional view showing a state in which the transparent conductive film shown in FIG. 13H is patterned.
  • FIG. 13J is a cross-sectional view showing the state in which the fifth insulating film is formed.
  • FIG. 13E is a cross-sectional view showing a state in which the first insulating film shown in FIG. 13D is patterned.
  • FIG. 13F is a cross-sectional view showing the state in which the third insulating film is formed.
  • FIG. 13K is a cross-sectional view showing a state in which the fifth insulating film shown in FIG. 13J is patterned.
  • FIG. 14 is a cross-sectional view of the terminal portion, the connection portion, and the guard ring portion in the fourth embodiment.
  • FIG. 15A is a view for explaining steps of manufacturing a terminal portion, a connection portion, and a guard ring portion according to a fourth embodiment, and is a cross-sectional view showing a state where a gate insulating film is patterned.
  • FIG. 15B is a cross-sectional view showing a state in which a laminated film as a source electrode and a drain electrode is formed.
  • FIG. 15C is a cross-sectional view showing a state in which the laminated film shown in FIG.
  • FIG. 15B is patterned.
  • FIG. 15D is a cross-sectional view showing the state in which the first insulating film is formed.
  • FIG. 15E is a cross-sectional view showing a state in which the first insulating film shown in FIG. 15D is patterned.
  • FIG. 15F is a cross-sectional view showing a state in which a metal film as a lower electrode is formed.
  • FIG. 15G is a cross-sectional view showing a state in which the metal film as the lower electrode shown in FIG. 15F is patterned.
  • An active matrix substrate is an active matrix substrate having a pixel region, and a terminal portion connected to the pixel region, a guard ring provided around the terminal portion, and the terminal A connection portion for connecting the portion and the guard ring, wherein each of the pixel region, the terminal portion, and the guard ring includes at least a first metal film and a first metal film.
  • a second protective layer disposed on top of the pixel region, and the pixel region further includes a second conductive layer provided on the upper layer of the first protective layer; Disposed on the first metal film and the first metal film And the terminal portion and the end portion on the connection portion side of the first conductive layer in the guard ring are on the connection portion side of the first protection layer.
  • the second conductive layer and the second metal film, which are disposed inside the end, include a material that can be etched by the same etchant (first configuration).
  • the first configuration only the first metal film is formed as the conductive layer of the connection portion, and the first protective layer is provided on the first metal film. Therefore, compared to the case where the second metal film and the first metal film are provided, a short circuit or the like at the time of division is less likely to occur.
  • the second conductive layer and the second metal film contain materials that can be etched by the same etchant. Therefore, after the first conductive layer is formed on the terminal portion, the connection portion, and the guard ring portion, and the first protective layer of the terminal portion and the guard ring portion is formed, wet etching is performed when the second conductive layer is formed. By doing this, the second metal film in the connection portion can also be etched. Since the wet etching is isotropic, the position of the end of the terminal portion and the connection portion side of the first conductive layer of the guard ring portion is inside the position of the end of the first protective layer side of the connection portion Will be placed. Therefore, the present configuration can be manufactured without separately requiring a process for removing the second metal film.
  • the terminal portion may further include the second conductive layer connected to the first conductive layer (second configuration).
  • the pixel region and the terminal portion further include a third conductive layer on the first conductive layer, and in the terminal portion, the third conductive layer is the first conductive layer.
  • the third conductive layer may be disposed so as to overlap with the first conductive layer, and the third conductive layer may include a material having a lower etching rate to the etching solution than the second conductive layer (third configuration).
  • the third conductive layer is not easily etched, and the pad portion of the terminal portion is protected.
  • a method of manufacturing an imaging panel includes a pixel area on a substrate, a terminal area provided in a first area outside the pixel area, and a terminal section connected to the pixel area.
  • a guard ring provided in a second area outside the first area, and a third area between the first area and the second area, and between the terminal portion and the guard ring.
  • a method of manufacturing an active matrix substrate having a connection portion connecting at least a first metal in the pixel region, the first region, the second region, and the third region.
  • the second metal film contains a material that can be etched by the same etching solution, and the second conductive layer in at least the second region and the third region is removed by the etching, and in the third region, The first conductive layer at the opening position of the protective layer The second metal film is removed by the etching to leave the first metal film, and the third region of the first conductive layer in the first region and the second region.
  • the position of the side end is disposed inside the end on the third region side of the protective layer (first manufacturing method).
  • the first manufacturing method only the first metal film is formed as the conductive layer of the connection portion, and the first protective layer is provided on the first metal film. Therefore, compared to the case where the second metal film and the first metal film are provided, a short circuit or the like at the time of division is less likely to occur.
  • the second conductive layer and the second metal film contain materials that can be etched by the same etchant. Therefore, after the first conductive layer is formed on the terminal portion, the connection portion, and the guard ring portion, and the first protective layer of the terminal portion and the guard ring portion is formed, wet etching is performed when the second conductive layer is formed. As a result, the second metal film in the connection portion is etched. Since the wet etching is isotropic, the position of the end of the terminal portion and the connection portion side of the first conductive layer of the guard ring portion is inside the position of the end of the first protective layer side of the connection portion Will be placed. Therefore, the present configuration can be manufactured without separately requiring a process for removing the second metal film.
  • the second conductive layer in the first region is not removed, and the first region is connected to the first conductive layer. It is possible to have a conductive layer of the following (second manufacturing method).
  • a third conductive layer is formed in the pixel region, the first region, the second region, and the third region. Forming the third conductive layer and etching the third conductive layer, wherein the pixel region and the first region include the third conductive layer on the first conductive layer, and In the second region, the third conductive layer is connected to the first conductive layer, and the third conductive layer includes a material having a lower etching rate to the etching solution than the second conductive layer. (3rd production method).
  • the pad portion of the terminal portion can be reliably manufactured.
  • FIG. 1 is a schematic view showing an X-ray imaging apparatus to which an active matrix substrate in the present embodiment is applied.
  • the X-ray imaging apparatus 100 includes an imaging panel 1 which is an example of an active matrix substrate, and a control unit 2.
  • Control unit 2 includes a gate control unit 2A and a signal reading unit 2B.
  • the subject S is irradiated with X-rays from the X-ray source 3.
  • the X-rays transmitted through the subject S are converted into fluorescence (hereinafter, scintillation light) in the scintillator 1A disposed on the top of the imaging panel 1.
  • the X-ray imaging apparatus 100 acquires an X-ray image by imaging scintillation light in the imaging panel 1 and the control unit 2.
  • FIG. 2 is a schematic view showing a schematic configuration of the imaging panel 1. As shown in FIG. 2, in the imaging panel 1, a plurality of source wirings 10 and a plurality of gate wirings 11 intersecting the plurality of source wirings 10 are formed. The gate wiring 11 is connected to the gate control unit 2A, and the source wiring 10 is connected to the signal reading unit 2B.
  • the imaging panel 1 has a TFT 13 connected to the source wiring 10 and the gate wiring 11 at a position where the source wiring 10 and the gate wiring 11 intersect.
  • a photodiode 12 is provided in a region (hereinafter referred to as a pixel) surrounded by the source wiring 10 and the gate wiring 11. In the pixels, the scintillation light obtained by converting the X-rays transmitted through the subject S is converted by the photodiode 12 into a charge corresponding to the amount of light.
  • Each gate line 11 in the imaging panel 1 is sequentially switched to the selected state in the gate control unit 2A, and the TFT 13 connected to the selected gate line 11 is turned on.
  • the TFT 13 is turned on, a signal corresponding to the charge converted in the photodiode 12 is output to the signal reading unit 2 B via the source wiring 10.
  • FIG. 3A is a plan view enlarging a part of the pixel section P1 provided with the pixels of the imaging panel 1 shown in FIG.
  • FIG. 3B shows a part of a region where a terminal portion P2 connected to the pixel portion P1 shown in FIG. 3A, a guard ring portion P4, and a connection portion P3 between the terminal portion P2 and the guard ring portion P4 are provided. It is an enlarged plan view.
  • the terminal portion P2 is disposed outside the pixel portion P1 and connected to the pixel portion P1.
  • the guard ring portion P4 is disposed outside the terminal portion P2.
  • the connection part P3 connects between the terminal part P2 and the guard ring part P4. After the imaging panel 1 is manufactured, the terminal portion P2 and the guard ring portion P4 are divided at the position of the LL line (hereinafter, divided position L) in the connection portion P3.
  • the pixel portion P1 has the photodiode 12 and the TFT 13 in the pixel surrounded by the gate wiring 11 and the source wiring 10.
  • the photodiode 12 includes a lower electrode 14a, a photoelectric conversion layer 15, and an upper electrode 14b.
  • the TFT 13 has a gate electrode 13a integrated with the gate wiring 11, a semiconductor active layer 13b, a source electrode 13c integrated with the source wiring 10, and a drain electrode 13d.
  • the drain electrode 13d and the lower electrode 14a are connected via the contact hole CH1.
  • bias wiring 16 is disposed so as to overlap the gate wiring 11 and the source wiring 10 in plan view.
  • the bias wiring 16 is connected to the transparent conductive film 17.
  • the transparent conductive film 17 supplies a bias voltage to the photodiode 12 through the contact hole CH2.
  • FIG. 4A is a cross-sectional view taken along the line AA of the pixel portion P1 of FIG. 3, and FIG. 4B is a line BB of the terminal portion P2 and a line CC and a line DD of the connecting portion P3.
  • the cross section is shown. The structure of each part will be specifically described below.
  • ⁇ Pixel part P1> The structure of the pixel portion P1 will be described with reference to a cross-sectional view taken along a line AA shown in FIG.
  • a gate electrode 13a integrated with the gate wiring 11 (see FIG. 3) and a gate insulating film 102 are formed on the substrate 101.
  • the substrate 101 is a substrate having an insulating property, and is formed of, for example, a glass substrate.
  • the gate electrode 13a and the gate wiring 11 have a laminated structure in which a metal film 131 made of titanium (Ti) and a metal film 132 made of copper (Cu) are laminated in this order.
  • the gate insulating film 102 covers the gate electrode 13a.
  • silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y) or the like may be used as the gate insulating film 102.
  • the gate insulating film 102 is a laminated film in which silicon oxide (SiOx) and silicon nitride (SiNx) are sequentially laminated, and the film thickness thereof is approximately 50 nm of silicon oxide (SiOx), nitrided Silicon (SiN x) is about 400 nm.
  • the semiconductor active layer 13b and the source electrode 13c and the drain electrode 13d connected to the semiconductor active layer 13b are provided on the gate electrode 13a via the gate insulating film 102.
  • the semiconductor active layer 13 b is formed in contact with the gate insulating film 102.
  • the semiconductor active layer 13 b is made of an oxide semiconductor.
  • the oxide semiconductor is, for example, InGaO 3 (ZnO) 5 , magnesium zinc oxide (MgxZn 1 -xO), cadmium zinc oxide (CdxZn 1 -xO), cadmium oxide (CdO), or indium (In), gallium (Ga)
  • Amorphous oxide semiconductor containing zinc and zinc (Zn) at a predetermined ratio may be used.
  • the semiconductor active layer 13 b is made of an amorphous oxide semiconductor containing indium (In), gallium (Ga) and zinc (Zn) in a predetermined ratio, and the film thickness thereof is 70 nm, for example.
  • the source electrode 13 c and the drain electrode 13 d are disposed on the gate insulating film 102 so as to be in contact with part of the semiconductor active layer 13 b.
  • the source electrode 13c is integrated with the source wiring 10 (see FIG. 3A).
  • the drain electrode 13d is connected to the lower electrode 14a via the contact hole CH1.
  • the source electrode 13c and the drain electrode 13d are formed on the same layer, and for example, a metal film 231 made of molybdenum nitride (MoN), a metal film 232 made of aluminum (Al), and a metal film made of titanium (Ti) And 233 have a stacked structure stacked in this order.
  • the thickness of the metal film 233 is about 100 nm, the metal film 232 is about 500 nm, and the metal film 231 is about 50 nm.
  • a first insulating film 103 is provided on the gate insulating film 102 so as to overlap with the source electrode 13 c and the drain electrode 13 d.
  • the first insulating film 103 has an opening on the drain electrode 13d.
  • the first insulating film 103 has a stacked structure in which silicon nitride (SiN) and silicon oxide (SiO 2 ) are stacked in this order.
  • a second insulating film 104 is provided on the first insulating film 103.
  • the second insulating film 104 has an opening on the drain electrode 13d, and the contact hole CH1 is formed by the opening of the first insulating film 103 and the opening of the second insulating film 104.
  • the second insulating film 104 is made of, for example, an organic transparent resin such as an acrylic resin or a siloxane resin, and its film thickness is about 2.5 ⁇ m.
  • the lower electrode 14 a is provided on the second insulating film 104.
  • the lower electrode 14a is connected to the drain electrode 13d through the contact hole CH1.
  • the lower electrode 14a is made of, for example, a metal film containing molybdenum nitride (MoN), and the film thickness thereof is about 200 nm.
  • the photoelectric conversion layer 15 is provided on the lower electrode 14a.
  • the photoelectric conversion layer 15 is configured by sequentially laminating an n-type amorphous semiconductor layer 151, an intrinsic amorphous semiconductor layer 152, and a p-type amorphous semiconductor layer 153.
  • the length in the X-axis direction of the photoelectric conversion layer 15 is shorter than the length in the X-axis direction of the lower electrode 14a.
  • the n-type amorphous semiconductor layer 151 is made of amorphous silicon doped with an n-type impurity (for example, phosphorus).
  • the film thickness of the n-type amorphous semiconductor layer 151 is about 30 nm.
  • the intrinsic amorphous semiconductor layer 152 is made of intrinsic amorphous silicon.
  • the intrinsic amorphous semiconductor layer 152 is formed in contact with the n-type amorphous semiconductor layer 151.
  • the thickness of the intrinsic amorphous semiconductor layer is about 1000 nm.
  • the p-type amorphous semiconductor layer 153 is made of amorphous silicon doped with p-type impurities (for example, boron).
  • the p-type amorphous semiconductor layer 153 is formed in contact with the intrinsic amorphous semiconductor layer 152.
  • the film thickness of the p-type amorphous semiconductor layer 153 is, for example, 5 nm.
  • the upper electrode 14 b is provided on the photoelectric conversion layer 15.
  • the upper electrode 14 b is made of, for example, ITO (Indium Tin Oxide), and the film thickness thereof is about 70 nm.
  • a third insulating film 105 is provided on the second insulating film 104, the upper electrode 14b, and the photoelectric conversion layer 15.
  • the third insulating film 105 has an opening at the upper portion of the upper electrode 14 b.
  • the third insulating film 105 is, for example, an inorganic insulating film made of silicon nitride (SiN), and the film thickness thereof is, for example, 300 nm.
  • a fourth insulating film 106 is provided on the third insulating film 105.
  • the fourth insulating film 106 has an opening, and the opening of the third insulating film 105 and the opening of the fourth insulating film 106 form a contact hole CH2.
  • the fourth insulating film 106 is made of, for example, an organic transparent resin made of an acrylic resin or a siloxane resin, and has a film thickness of, for example, 2.5 ⁇ m.
  • a bias wiring 16 and a transparent conductive film 17 connected to the bias wiring 16 are provided on the fourth insulating film 106.
  • the transparent conductive film 17 is in contact with the upper electrode 14b in the contact hole CH2.
  • the bias wiring 16 is connected to the control unit 2 (see FIG. 1).
  • the bias wire 16 applies a bias voltage input from the control unit 2 to the upper electrode 14b through the contact hole CH2.
  • the bias wiring 16 has a laminated structure in which, for example, a metal film made of molybdenum nitride (MoN), a metal film made of aluminum (Al), and a metal film made of titanium (Ti) are sequentially laminated.
  • the film thicknesses of molybdenum nitride (MoN), aluminum (Al) and titanium (Ti) are about 100 nm, 300 nm and 50 nm, respectively.
  • the transparent conductive film 17 is made of, for example, ITO and has a film thickness of about 70 nm.
  • a fifth insulating film 107 is provided on the fourth insulating film 106 and the transparent conductive film 17.
  • the fifth insulating film 107 is, for example, an inorganic insulating film made of silicon nitride (SiN), and its film thickness is about 200 nm.
  • a sixth insulating film 108 is provided on the fifth insulating film 107.
  • the sixth insulating film 108 is made of, for example, an organic transparent resin made of an acrylic resin or a siloxane resin, and has a film thickness of about 2.0 ⁇ m.
  • a gate insulating film 102 is provided on the same substrate 101 as the pixel portion P1.
  • a metal layer (hereinafter, source layer) 13s made of the same material as the source electrode 13c and the drain electrode 13d is provided.
  • a first insulating film 103 is provided on the gate insulating film 102 so as to overlap with the source layer 13s.
  • the first insulating film 103 has an opening on the source layer 13s.
  • a metal layer (hereinafter referred to as a lower electrode layer 141) made of the same material as the lower electrode 14a is provided on the first insulating film 103 and the source layer 13s.
  • the lower electrode layer 141 is in contact with the source layer 13 s at the opening of the first insulating film 103.
  • the third insulating film 103 is provided on a portion of the lower electrode layer 141 and the first insulating film 103 in the terminal portion P2. In the terminal portion P2, the third insulating film 103 has an opening on the lower electrode layer 141.
  • a transparent conductive layer 171 made of the same material as the transparent conductive film 17 is provided on the third insulating film 105 and the lower electrode layer 141.
  • the transparent conductive layer 171 is in contact with the lower electrode layer 141 at the opening of the third insulating film 105.
  • the fifth insulating film 107 is provided on part of the transparent conductive layer 171 and the third insulating film 105.
  • the fifth insulating film 107 has an opening on the transparent conductive layer 171.
  • the contact hole CH3 is formed by the opening of the first insulating film 103 and the opening of the third insulating film.
  • the gate insulating film 102 is provided on the substrate 101, and the source layer 13s is provided on the gate insulating film 102.
  • the first insulating film 103 is provided on the source layer 13s. As shown in the figure, the first insulating film 103 is separated between the guard ring portion P4 and the terminal portion P2. The end of the first insulating film 103 in the guard ring portion P4 is disposed outside the end of the source layer 13s. The reason is mentioned in the description of the manufacturing method described later.
  • the third insulating film 105 is provided on the first insulating film 103, and the fifth insulating film 107 is provided on the third insulating film 105.
  • connection portion P3 ⁇ Connection part P3> Next, the structure of the connection portion P3 will be described with reference to the CC sectional view and the DD sectional view shown in FIG. 4B.
  • the gate insulating film 102 is provided on the substrate 101.
  • the third insulating film 105 is provided on the metal film 231 and the first insulating film 103, and the fifth insulating film 107 is provided on the third insulating film 105.
  • the metal film 231 in the connection portion P3 is continuous with the terminal portion P2 and the metal film 231 of the source layer 13s of the guard ring portion P4, and the terminal portion P2 and the guard ring P4 are connected by the metal film 231.
  • the metal film 231 in the connection portion P3 is covered with the third insulating film 105 and the fifth insulating film 107. That is, as the metal film provided at the dividing position L shown in FIG. 3, only the metal film 231 made of titanium (Ti) is provided. Therefore, the first insulating film 103 of each of the guard ring portion P4 and the terminal portion P2 and the metal film 233 and the metal film 232 in the source layer 13s are separated at the connecting portion P3 and the opening H1 is provided.
  • FIGS. 5A to 5Z are cross-sectional views (cross section AA, cross section BB, cross section CC, cross section DD in FIG. 3) in each manufacturing process of the imaging panel 1.
  • the terminal portion P2, the connection portion P3 and the guard ring portion P4 in the present embodiment are manufactured in the process of manufacturing the pixel portion P1. The details will be described below.
  • the electrode 13a is formed in the pixel portion P1. Thereafter, the semiconductor active layer 130 is formed on the entire surface of the gate insulating film 102.
  • the semiconductor active layer 130 is formed in the pixel portion P1.
  • the semiconductor active layer 130 in the terminal portion P2 is removed.
  • a lamination method in which a metal film 233 made of molybdenum nitride (MoN), a metal film 232 made of aluminum (Al), and a metal film 231 made of titanium (Ti) are sequentially laminated using sputtering.
  • a membrane 230 is formed (see FIG. 5C).
  • the etching is wet etching using an etchant containing acetic acid, nitric acid and phosphoric acid. Therefore, the metal films 232 and 233 not covered with the resist in the laminated film 230 are etched.
  • the source electrode 13c and the drain electrode 13d which are disposed apart from each other on the semiconductor active layer 13b are formed in the pixel portion P1.
  • the metal film 231 remains in regions other than 13 d.
  • the metal film 231 is not etched in the dividing direction of the terminal portion P2 and the connection portion P3, and the island-shaped metal film 233 and metal film 232 are not etched. Is formed.
  • the laminated film 230 remains unetched in the direction orthogonal to the dividing direction of the connection portion P3 and in the guard ring portion P4.
  • the opening 103a of the first insulating film 103 is formed on the drain electrode 13d in the pixel portion P1.
  • the opening 103b of the first insulating film 103 is formed on the source layer 13s in the terminal portion P2.
  • the opening 103 c of the first insulating film 103 is formed in the connection portion P3.
  • a second insulating film 104 made of an acrylic resin or a siloxane resin is formed on the first insulating film 103 by a slit coating method (see FIG. 5H).
  • the second insulating film 104 is patterned by photolithography (see FIG. 5I).
  • the opening 104a of the second insulating film 104 is formed on the opening 103a, and the contact hole CH2 composed of the openings 103a and 104a is formed.
  • the second insulating film 104 in the terminal portion P2, the connection portion P3 and the guard ring portion P4 is removed.
  • a metal film 140 made of molybdenum nitride (MoN) is formed by sputtering, for example (see FIG. 5J). Thereafter, photolithography and wet etching are performed to pattern the metal film 140 (see FIG. 5K). For wet etching of the metal film 140, an etchant containing acetic acid, nitric acid, and phosphoric acid is used.
  • MoN molybdenum nitride
  • the lower electrode 14a connected to the drain electrode 13d through the contact hole CH1 is formed on the second insulating film 104 in the pixel portion P1.
  • the lower electrode layer 141 connected to the source layer 13s via the opening 103b is formed on the first insulating film 103 in the terminal portion P2.
  • the metal film 140 made of molybdenum nitride (MoN) is removed at the connection portion P3 and the guard ring portion P4.
  • the metal film 232 made of molybdenum nitride (MoN) and the metal film 233 made of aluminum (Al) at the connection portion P3 are simultaneously etched simultaneously with the metal film 140. Since the wet etching of the metal film 140 is isotropic, the positions of the guard ring portion P4 and the end portion of the source layer 13s in the terminal portion P2 are disposed inside the end portion of the first insulating film 103.
  • an n-type amorphous semiconductor layer 151, an intrinsic amorphous semiconductor layer 152, and a p-type amorphous semiconductor layer 153 are sequentially formed by plasma CVD, and then, for example, sputtering is performed. Using this, a transparent conductive film 142 made of ITO is formed (see FIG. 5L).
  • the upper electrode 14b is formed on the p-type amorphous semiconductor layer 153 of the pixel portion P1, as shown in the AA cross section of FIG. 5M. Further, as shown in the BB cross section, the CC cross section, and the DD cross section in FIG. 5M, the transparent conductive film 142 in the terminal portion P2, the connection portion P3, and the guard ring portion P4 is removed.
  • photolithography and dry etching are performed to pattern the n-type amorphous semiconductor layer 151, the intrinsic amorphous semiconductor layer 152, and the p-type amorphous semiconductor layer 153 (see FIG. 5N).
  • the photoelectric conversion layer 15 is formed in the pixel portion P1.
  • the n-type amorphous semiconductor layer 151 in the terminal portion P2 and the connection portion P3 the intrinsic amorphous semiconductor layer 152
  • the p-type amorphous semiconductor layer 153 is removed.
  • the third insulating film 105 made of silicon nitride (SiN) is formed by plasma CVD (see FIG. 5O). Thereafter, photolithography and dry etching are performed to pattern the third insulating film 105 (see FIG. 5P).
  • the opening 105a of the third insulating film 105 is formed on the upper electrode 14b in the pixel portion P1. Further, as shown in the cross section BB of FIG. 5P, the opening 105b of the third insulating film 105 is formed on the lower electrode layer 141 in the terminal portion P2.
  • a fourth insulating film 106 made of an acrylic resin or a siloxane resin is formed by a slit coating method (see FIG. 5Q). After that, the fourth insulating film 106 is patterned by photolithography (see FIG. 5R).
  • the opening 106a of the fourth insulating film 106 is formed on the opening 105a in the pixel portion P1, and the contact hole CH2 is formed.
  • the fourth insulating film 106 in the terminal portion P2, the connection portion P3, and the guard ring portion P4 is removed.
  • a metal film 160 in which molybdenum nitride (MoN), aluminum (Al), and titanium (Ti) are sequentially stacked is formed by sputtering (see FIG. 5S). Thereafter, photolithography and wet etching are performed to pattern the metal film 160 (see FIG. 5T). For wet etching of the metal film 160, an etchant containing acetic acid, nitric acid, and phosphoric acid is used.
  • MoN molybdenum nitride
  • Al aluminum
  • Ti titanium
  • the bias interconnection 16 is formed outside the contact hole CH2 on the fourth insulating film 106 in the pixel portion P1.
  • the metal film 160 in the terminal portion P2, the connection portion P3, and the guard ring portion P4 is removed.
  • a transparent conductive film 170 made of ITO is formed by sputtering (see FIG. 5U). Thereafter, photolithography and dry etching are performed to pattern the transparent conductive film 170 (see FIG. 5V).
  • a transparent conductive film 17 connected to the bias wiring 16 and connected to the photoelectric conversion layer 15 through the contact hole CH2 is formed in the pixel portion P1.
  • the metal film 160 in the terminal portion P2, the connection portion P3, and the guard ring portion P4 is removed.
  • a fifth insulating film 107 made of silicon nitride (SiN) is formed by plasma CVD (see FIG. 5W). Thereafter, photolithography and dry etching are performed to pattern the fifth insulating film 107 (see FIG. 5X).
  • the opening 107a of the fifth insulating film 107 is formed on the transparent conductive layer 171 in the terminal portion P2.
  • a sixth insulating film 108 made of an acrylic resin or a siloxane resin is formed on the fifth insulating film 107 by, for example, a slit coating method (see FIG. 5Y). Thereafter, the sixth insulating film 108 is patterned by photolithography (see FIG. 5Z). As a result, as shown in the BB cross section, CC cross section, and DD cross section of FIG. 5W, the sixth insulating film 108 is removed in the terminal portion P2, the connection portion P3, and the guard ring portion P4. The imaging panel 1 in the embodiment is manufactured.
  • the imaging panel 1 is cut at the dividing position L (see FIG. 3) of the connection portion P3.
  • connection portion P3 is only the metal film 231 made of titanium (Ti), and the metal film 232 made of aluminum (Al) contained in the source layer 13s is disposed in the connection portion P3. I will not.
  • the step of forming only the metal film 231 in the connection portion P3 is performed in the step of manufacturing the pixel portion P1.
  • the metal films 232 and 233 of the source layer 13s provided in the connection portion P3 are etched simultaneously with the etching for forming the lower electrode 14a of the pixel portion P1. Therefore, compared with the case where the etching process only for removing the metal films 232 and 233 in the connection part P3 is separately performed, the manufacturing process of the imaging panel 1 can be reduced.
  • X-ray imaging apparatus 100 (Operation of X-ray imaging apparatus 100)
  • the control unit 2 applies a predetermined voltage (bias voltage) to the bias wiring 16 (see FIG. 3A and the like).
  • the X-ray emitted from the X-ray source 3 passes through the subject S and enters the scintillator 1A.
  • the X-rays incident on the scintillator 1 A are converted into fluorescence (scintillation light), and the scintillation light is incident on the imaging panel 1.
  • the scintillation light When scintillation light is incident on the photodiode 12 provided in each pixel in the imaging panel 1, the scintillation light is changed by the photodiode 12 to a charge corresponding to the light amount of the scintillation light.
  • the signal corresponding to the charge converted by the photodiode 12 is turned on according to the gate voltage (plus voltage) that the TFT 13 (see FIG. 3A etc.) is output from the gate control unit 2A via the gate wiring 11. , And is read out to the signal reading unit 2B (see FIG. 2 etc.) through the source wiring 10. Then, the control unit 2 generates an X-ray image corresponding to the read signal.
  • FIG. 6 is a view showing a cross-sectional structure of a terminal portion P21 according to the first modification.
  • the same components as in the first embodiment are denoted by the same reference numerals as in the first embodiment.
  • configurations different from the first embodiment will be mainly described.
  • the terminal portion P21 is different from the terminal portion P2 of the first embodiment in that the lower electrode layer 141 is not provided between the source layer 13s and the transparent conductive layer 171.
  • the first insulating film 103 is patterned using the same method as the step of FIG. 5G.
  • the opening 103 is not formed (see FIG. 7A).
  • the second insulating film 104 is formed on the first insulating film 103 (see FIG. 7B) using the same method as the step of FIG. 5H described above, and the same method as the step of FIG. 5I described above is used.
  • the second insulating film 104 in the terminal portion P21 is removed (see FIG. 7C).
  • the metal film 140 is formed using the same method as the process of FIG. 5J described above (see FIG. 7D), and the metal film 140 is patterned using the same method as the process of FIG. Then, the metal film 140 formed on the terminal portion P21 is removed (see FIG. 7E).
  • a third insulating film 105 is formed using the same method as the step in FIG. 5O described above (see FIG. 7F).
  • the third insulating film 105 is patterned using the same method as the process. Thereby, the contact hole CH3 penetrating the first insulating film 103 and the third insulating film 105 is formed on the source layer 13s of the terminal portion P21 (see FIG. 7G).
  • a transparent conductive film 170 is formed using the same method as the step of FIG. 5U (see FIG. 7H), and the steps of FIG.
  • the transparent conductive film 170 is patterned using the same method (see FIG. 7I).
  • the terminal portion P21 shown in FIG. 6 is formed by performing the same steps as those of FIGS. 5W to 5Z described above.
  • the first insulating film 103 and the third insulating film 105 are respectively patterned in the steps of FIGS. 5G and 5P described above, the first insulating film 103 and the third insulating film 105 in the connection portion P3 are not etched. Thereafter, the steps of FIGS. 5Q to 5T are performed to perform patterning for forming the bias wiring 16, and before the transparent conductive film 170 is formed, the first insulating film 103 and the third insulating film in the connecting portion P3 are formed. At the same time, the openings 105 of the first insulating film 103 and the third insulating film 105 are formed by dry etching using a fluorine-based gas.
  • a transparent conductive film 170 is formed in the process of FIG. 5U, and in the process of FIG. 5V, the transparent conductive film 170 is wet etched using an etchant containing oxalic acid, acetic acid, nitric acid and phosphoric acid. . Thereby, the transparent conductive film 170 in the connection portion P3 is removed, and the metal films 233 and 232 of the source layer 13s in the connection portion P3 are removed.
  • Second Embodiment In the first embodiment described above, an example has been described in which the metal films 232 and 233 are removed by wet etching of the metal film 140 when the lower electrode 14a is formed, leaving only the metal film 231 in the connection portion P3. In the present embodiment, a method will be described in which only the metal film 231 is left at the connection portion P3 by a method different from the first embodiment.
  • the CC cross section in FIG. 8 is a cross sectional view of the connection portion P31 in the present embodiment
  • the DD cross section in the same drawing is a cross sectional view of the guard ring portion P41 and the connection portion P31 in the present embodiment.
  • FIG. 8 the same components as in the first embodiment are denoted by the same reference numerals as in the first embodiment. Hereinafter, points different from the first embodiment will be mainly described.
  • the third insulating film 105 is provided only on the first insulating film 103, and is separated from the terminal portion P 21 and the guard ring portion P 41 and not continuous. Are different from the first embodiment.
  • the first insulating film 103 is patterned using the same method as the step of FIG. 5G. At this time, the first insulating film 103 in the connection portion P31 and the guard ring portion P41 is not patterned (see FIG. 9A).
  • titanium (Ti) is formed as the metal film 140 as the lower electrode 14a, and the metal film 140 is patterned in the step of FIG. 5K.
  • dry etching using a chlorine-based gas is performed to etch the metal film 140.
  • the lower electrode 14a in the pixel portion P1 and the lower electrode layer 141 in the terminal portion P2 are formed, and only the metal film 140 is removed from the connection portion P31 and the guard ring portion P41.
  • the third insulating film 105 is formed using the same method as the step of FIG. 5O (see FIG. 9B), and the method similar to the step of FIG.
  • the third insulating film 105 is patterned (see FIG. 9C).
  • an opening H21 penetrating the first insulating film 103 and the third insulating film 105 is formed, and the first insulating film 103 and the third insulating film 105 are separated at the connection portion P31.
  • molybdenum nitride MoN
  • aluminum Al
  • molybdenum nitride molybdenum nitride
  • bias wiring 16 A metal film 160 laminated with MoN) is formed (see FIG. 9D), and the metal film 160 is patterned using the same method as the process of FIG. 5T (see FIG. 9E).
  • the metal film 160 in the connection portion P31, the guard ring portion P41, and the terminal portion P2 is removed, and at the same time, the metal film 232 made of molybdenum nitride (MoN) of the source layer 13s in the connection portion P31, aluminum (Al)
  • MoN molybdenum nitride
  • Al aluminum
  • the metal film 233 composed of is removed, leaving the metal film 231 composed of titanium (Ti).
  • connection portion P31 and the guard ring portion P41 shown in FIG. 8 are formed by performing the same steps as those of FIGS. 5U to 5Z described above.
  • the terminal portion in the second embodiment described above has the same structure as the terminal portion P2 of the first embodiment shown in FIG. 4B.
  • the lower electrode layer 141 is provided between the source layer 13s and the transparent conductive layer 171, but the structure of the terminal portion P2 is not limited to this.
  • a metal film (bias wiring layer) made of the same material as the bias wiring 16 may be provided instead of the lower electrode layer 141.
  • the same steps as in FIGS. 7A to 7C of the first modification of the first embodiment described above are performed, and then titanium (Ti) is deposited as the metal film 140 as the lower electrode 14a in the step of FIG.
  • the metal film 140 is patterned.
  • dry etching using a chlorine-based gas is performed to etch the metal film 140.
  • the lower electrode 14a in the pixel portion P1 and the lower electrode layer 141 in the terminal portion P2 are formed, and only the metal film 140 is removed from the connection portion P31 and the guard ring portion P41.
  • the same steps as in FIGS. 5L to 5O are performed to form the metal film 160 as the bias wiring 16, and then the metal film 160 is patterned using the same method as that in FIG. 5T.
  • the metal film 160 in the terminal portion P2 is not removed, and a bias wiring layer made of the metal film 160 is formed on the source layer 13s.
  • the metal film 160 is removed, the metal films 232 and 233 of the source layer 13s are removed, and the metal film 231 remains.
  • steps similar to those in FIGS. 5U to 5Z may be performed.
  • the same steps as in FIGS. 7A to 7E are performed in the same manner as in the first modification described above, the same steps as in FIGS. 5L to 5T are performed, and a transparent conductive film 170 is formed in the step of FIG.
  • the transparent conductive film 170 is patterned in the same manner as the 5 V process.
  • the transparent conductive film 170 is wet etched using an etchant containing, for example, oxalic acid, acetic acid, nitric acid, and phosphoric acid.
  • the transparent conductive film 170 is removed, the metal films 232 and 233 of the source layer 13s are removed, and the metal film 231 remains. After that, steps similar to those in FIGS. 5W to 5Z may be performed.
  • FIG. 10 is a cross-sectional view of the terminal portion 22, the connection portion 32, and the guard ring portion P42 in the present embodiment.
  • the same components as in the first embodiment are denoted by the same reference numerals as in the first embodiment.
  • points different from the first embodiment will be described.
  • the cross-sectional structure of the pixel portion in the present embodiment has substantially the same structure as that of the first embodiment except for the differences in the materials of the source and drain electrodes and the gate electrode.
  • the source and drain electrodes have a three-layer structure in which titanium (Ti), aluminum (Al), and molybdenum nitride (MoN) are sequentially stacked.
  • the present embodiment has a two-layer structure in which molybdenum (Mo) and copper (Cu) are sequentially stacked.
  • the gate electrode has a two-layer structure in which titanium (Ti) and copper (Cu) are sequentially stacked, while in the present embodiment, titanium (Ti), aluminum ( It has a three-layer structure in which Al) and copper (Cu) are sequentially stacked.
  • the gate layer 13g or the metal film 133 which is a part of the gate layer 13g is provided on the substrate 101. ing.
  • the gate layer 13g is made of the same material as the gate electrode (not shown) of the pixel portion P1. That is, in this example, as described above, the gate electrode and gate layer 13g are the metal film 133 made of titanium (Ti), the metal film 134 made of aluminum (Al), and the metal film 135 made of molybdenum nitride (MoN). It is comprised by the laminated film laminated
  • the gate insulating film 102 is spaced apart on the gate layer 13g, and the gate layer 13g and the source layer 23s are connected.
  • the source layer 23s is made of the same material as the source electrode 13c and the drain electrode 13d of the TFT 13 provided in the pixel portion.
  • the source layer 23s is formed of a metal layer (hereinafter, source layer 23s) in which a metal film 234 made of molybdenum (Mo) and a metal film 235 made of copper (Cu) are sequentially stacked.
  • the first insulating film 103 has an opening on the source layer 23s
  • the third insulating film 105 has an opening on the first insulating film 103
  • the contact hole CH3 is composed of these openings.
  • the transparent conductive layer 171 is provided on the third insulating film 105, and is connected to the source layer 23s via the contact hole CH3.
  • the fifth insulating film 107 is disposed on the transparent conductive layer 171 outside the contact hole CH3.
  • connection portion P32 As shown in the CC cross section and the DD cross section, the metal film 133 of the gate layer 13g and the gate insulating film 102 at a position not overlapping the metal film 133 are provided on the substrate 101. There is. A first insulating film 103 is provided on the metal film 133 and the gate insulating film 102, and a third insulating film 105 and a fifth insulating film 107 are sequentially stacked on the first insulating film 103.
  • the gate layer 13g is provided on the substrate 101, and the gate insulating film 102 is provided on the gate layer 13g.
  • a first insulating film 103, a third insulating film 105, and a fifth insulating film 107 are sequentially stacked on the gate insulating film 102.
  • the guard ring portion P42 and the terminal portion P22 are connected by the metal film 133, and the metal films 134 and 135 and the gate insulating film 102 are separated by the connection portion P32.
  • the difference between the method of manufacturing the imaging panel 1 according to the present embodiment and the first embodiment will be mainly described.
  • 11A to 11E are cross-sectional views of each step of the terminal portion P22, the connection portion P32, and the guard ring portion P42 manufactured in the manufacturing process of the imaging panel in the present embodiment.
  • a metal film 133 made of titanium (Ti), a metal film 134 made of aluminum (Al), and a metal film 135 made of molybdenum nitride (MoN) are sequentially formed on the substrate 101, and then photolithography is performed.
  • the metal films 133 to 135 are patterned using a method and wet etching.
  • the gate insulating film 102 is formed by a known method, and the oxide semiconductor layer 130 is formed on the gate insulating film 102 (see FIG. 11A).
  • the terminal portion P22, the connection portion P32 and the guard ring portion P42 are formed on the substrate 101 by the gate layer 13g and the gate formed of the metal films 133 to 135.
  • the insulating film 102 and the oxide semiconductor layer 130 are formed.
  • the gate electrode 13a is formed in the pixel portion P21, and the terminal portion P22, the connection portion P32, and the gate layer 13g of the guard ring portion P42 are integrally provided.
  • the oxide semiconductor layer 130 is patterned using the same method as the step in FIG. 5B described above, and then dry etching using a photolithography method and a fluorine-based gas is performed to pattern the gate insulating film 102 (see FIG. See FIG. 11B).
  • the oxide semiconductor layer 13b is formed in the pixel portion, and as shown in the BB cross section of FIG. 11B, the gate insulating film 102 is formed on the gate layer 13g in the terminal portion P22. An opening 102b is formed.
  • the opening 102 c of the gate insulating film 102 is formed on the gate layer 13 g in the connection portion P32.
  • a laminated film 2301 is formed by sequentially forming a metal film 234 made of molybdenum (Mo) and a metal film 235 made of copper (Cu) using the same method as the process of FIG. 5C described above (FIG. 11C), photolithography and wet etching are performed to pattern the laminated film 2301 (see FIG. 11D).
  • a mixed acid solution is used for wet etching of the laminated film 2301.
  • the source electrode 13c and the drain electrode 13d are formed in the pixel portion P21. Further, as shown in the cross section BB of FIG. 11D, the source layer 23s made of the metal films 234 and 235 is formed on the gate insulating film 102 of the terminal portion P22, and the source layer 23s is the gate layer 13g in the opening 102b. Connected with
  • connection portion P32 has the metal films 234 and 235 removed and the metal film 134 made of aluminum (Al) and molybdenum in the gate layer 13g.
  • the metal film 135 made of nitride (MoN) is removed, and only the lowermost metal film 133 made of titanium (Ti) remains.
  • an opening H3 including the openings 13ga of the metal films 234 and 235 and the opening 102c of the gate insulating film 102 is formed.
  • the metal film 140 as the lower electrode 14a is patterned (see FIG. 11E). Thereby, although illustration is abbreviate
  • the metal film 140 in the terminal portion P22, the connection portion P32, and the guard ring portion P42 is removed. After that, the imaging panel in the present embodiment is manufactured by performing the same steps as those in FIGS. 5L to 5Z described above.
  • terminal part P22 (refer to Drawing 10) in a 3rd embodiment mentioned above was a structure provided with gate layer 13g, source layer 23s, and transparent conductive layer 171, even if source layer 23s is not provided, Good.
  • FIG. 12 is a cross-sectional view of the terminal portion P23 according to the first modification. As shown in FIG. 12, the terminal portion P23 is transparent through the contact hole CH4 formed of the gate insulating film 102, the first insulating film 103, and the third insulating film 105 formed on the gate layer 13g. It is connected to the conductive layer 171.
  • connection part and the guard ring part which concern on the present modification 1 is the same as that of 3rd Embodiment, the structure of these each part is abbreviate
  • the structure of the pixel unit according to the first modification is the same as that of the pixel unit of the third embodiment except for the difference in the materials of the source electrode and the drain electrode.
  • the source electrode and the drain electrode have a two-layer structure, but in this modification, titanium (Ti), aluminum (Al), and molybdenum nitride (MoN) are used. And the like are stacked in this order.
  • 13A to 13K are cross-sectional views of respective processes of the pixel portion, the terminal portion, the connection portion, and the guard ring portion manufactured in the manufacturing process of the imaging panel according to the first modification.
  • a metal film 133 made of titanium (Ti) and a metal film 134 made of aluminum (Al) are formed on the substrate 101 of the pixel portion P13 by the same method as the third embodiment.
  • the same material as the gate electrode 130 a is formed on the substrate 101 in the terminal portion P23, the connection portion P33, and the guard ring portion P43.
  • the gate layer 13g made of the above is formed, and the gate insulating film 102 is formed.
  • the metal film 231 made of titanium (Ti), the metal film 232 made of aluminum (Al), and the metal film 233 made of molybdenum nitride (MoN) are sequentially formed.
  • a laminated film 230 is formed.
  • photolithography and etching are performed to pattern the laminated film 230 (see FIG. 13B).
  • wet etching is performed using an etchant containing acetic acid, nitric acid and phosphoric acid.
  • the metal films 232 and 233 not covered with the resist are etched on the gate insulating film 102, the source electrode 13c and the drain electrode 13d are formed, and the metal film 231 remains.
  • the metal films 232 and 233 not covered with the resist are removed, and the metal film 231 remains.
  • the metal film 231 other than the region where the source electrode 13c and the drain electrode 13d are provided in the pixel portion P13 is removed, and the metal film 231 in the terminal portion P23, the connection portion P33, and the guard ring portion P43 is removed. Be done. Further, as shown in the DD cross section, as a result of the wet etching, in the connection portion P33, the metal film 135 made of copper (Cu) in the gate layer 13g not covered with the gate insulating film 102; ) Is removed, and an opening 13ga of the metal films 134 and 135 is formed on the metal film 133 made of titanium (Ti).
  • the first insulating film 103 is formed (see FIG. 13D) using the same method as the process of FIG. 5F described above, and the first insulating film 103 is patterned using the same method as the process of FIG. (See FIG. 13E).
  • the opening 103a of the first insulating film 103 is formed on the drain electrode 13d
  • the gate insulating film 102 and the first insulating film 103 are formed on the gate layer 13g.
  • a penetrating opening 41 is formed.
  • a third insulating film 103 is formed using the same method as the step of FIG. 5O (see FIG. 13F).
  • the third insulating film 103 is patterned using a method (see FIG. 13G).
  • the opening 105a of the third insulating film 105 is formed on the upper electrode 14b.
  • the opening 105b of the third insulating film 105 is formed at a position overlapping the opening H41.
  • the contact hole CH4 including the opening 41 and the opening 105b is formed.
  • transparent conductive film 170 is formed using the same method as the step of FIG. 5U (see FIG. 13H), and the method similar to the step of FIG. Is used to pattern the transparent conductive film 170 (see FIG. 13I).
  • the transparent conductive film 17 connected to the upper electrode 14b and the bias wiring 16 is formed in the pixel portion P13.
  • the transparent conductive layer 171 connected to the gate layer 13g through the contact hole CH4 is formed in the terminal portion P23.
  • the transparent conductive film 170 in the connection portion P33 and the guard ring portion P43 is removed.
  • the fifth insulating film 107 is formed using the same method as the process of FIG. 5W described above (see FIG. 13J), and the fifth insulating film 107 is formed using the same method as the process of FIG. (Refer to FIG. 13K).
  • the opening 107a of the fifth insulating film 107 is formed over the contact hole CH4.
  • Modification 2 Although the above-mentioned modification 1 explained the example which has the structure where titanium (Ti), aluminum (Al), and molybdenum nitride (MoN) were laminated in order on the source layer, the material of the source layer is It is not limited.
  • the source layer may have a structure in which molybdenum nitride (MoN), aluminum (Al), and molybdenum nitride (MoN) are sequentially stacked.
  • MoN molybdenum nitride
  • Al aluminum
  • MoN molybdenum nitride
  • an etchant containing acetic acid, nitric acid, and phosphoric acid is used.
  • the stacked film 230 not covered with the resist is removed, and the metal films 134 and 135 in the gate layer 13g not covered with the gate insulating film 102 are simultaneously etched in the connecting portion P33. Remain (see FIG. 13C).
  • the metal film 134 made of aluminum (Al) and the metal film 135 made of copper (Cu) in the source layer and the gate layer are simultaneously etched, the number of etching steps can be reduced compared to the first modification.
  • the metal films 135 and 134 of the gate layer 13g in the connection portion P33 are etched when the source layer is patterned in the step of FIG. 11D. (Step in FIG. 5V) may be performed.
  • the first insulating film 103 and the third insulating film 105 are simultaneously dry etched using a fluorine-based gas.
  • the openings of the gate insulating film 102, the first insulating film 103, and the third insulating film 105 are formed.
  • the process of FIG. 5U is performed, and in the process of FIG. 5V, the transparent conductive film 170 is wet etched using an etchant containing oxalic acid, acetic acid, nitric acid and phosphoric acid.
  • the transparent conductive film 170 in the connection portion P3 is removed, and the metal film 134 made of aluminum (Al) and the metal film 135 made of copper (Cu) of the gate layer 13g in the connection portion P3 are removed.
  • the source layer has a two-layer structure in which molybdenum (Mo) and copper (Cu) are stacked, but in the present embodiment, a case where the source layer has a three-layer structure will be described.
  • Mo molybdenum
  • Cu copper
  • FIG. 14 is a cross-sectional view of the terminal portion P24, the connection portion P34, and the guard ring portion P44 in the present embodiment. Although the illustration of the pixel portion is omitted in FIG. 14, the structure of the pixel portion of this embodiment is the same as that of the pixel portion of the third embodiment except for the difference in the materials of the source electrode and the drain electrode.
  • the source layer 33s in the terminal portion P24 is a metal film 331 made of titanium (Ti), a metal film 332 made of aluminum (Al) or copper (Cu), titanium (Ti) And a metal film 333 consisting of
  • the first insulating film 103 is provided on the gate insulating film 102.
  • the same steps as in FIGS. 11A and 11B of the third embodiment described above are performed.
  • the opening of the gate insulating film 102 on the gate layer 13g in the terminal portion P24. 102b is formed.
  • a metal film 331 made of titanium (Ti), a metal film 332 made of aluminum (Al), and a metal film 333 made of titanium (Ti) are sequentially stacked on the gate insulating film 102 by sputtering, for example.
  • the laminated film 330 is formed (see FIG. 15B).
  • the source electrode 13c and the drain electrode 13d are formed in the pixel portion P14.
  • the source layer 33s made of the metal films 331 to 333 is formed on the gate layer 13g.
  • the laminated film 330 is removed.
  • the first insulating film 103 is formed using the same method as the process of FIG. 5F described above (see FIG. 15D), and then the first insulating film 103 is patterned using the same method as the process of FIG. (See FIG. 15E).
  • the opening 103a of the first insulating film 103 is formed on the drain electrode 13d.
  • the opening 103b of the first insulating film 103 is formed on the source layer 33s.
  • an opening H4 penetrating the first insulating film 103 and the gate insulating film 102 is formed.
  • the metal film 140 as the lower electrode 14a is formed on the second insulating film 104 (see FIG. 15F). Further, the metal film 140 is formed on the first insulating film 103 in the connection portion P24 and the guard ring portion P44.
  • the metal film 140 is patterned using the same method as the process of FIG. 5K (see FIG. 15G). Thereby, in the terminal portion P14, the lower electrode 14a connected to the drain electrode is formed on the second insulating film 104, and the metal film 140 in the terminal portion P24 is removed. Further, of the gate layer 13g at the connection portion P34, the metal film 135 made of molybdenum nitride (MoN) and the metal film 134 made of aluminum (Al) are removed and only the metal film 133 made of titanium (Ti) is removed. It will remain. As a result, in the connection portion P34, the openings 13ga of the metal films 134 and 135 are formed on the metal film 131.
  • MoN molybdenum nitride
  • Al aluminum
  • Ti titanium
  • the imaging panel in the present embodiment is formed by performing the same steps as those in FIGS. 5L to 5Z described above.
  • the source layer 33s connected to the gate layer 13g is formed in the terminal portion 24.
  • the source layer 33s is formed in the terminal portion P24. It does not have to be. That is, the same structure as that of the terminal portion P23 (see FIG. 12 and the like) according to the first modification of the third embodiment described above may be employed.
  • the process of FIG. 15A is not performed. That is, patterning of the gate insulating film 102 is not performed, and the opening 102 b of the gate insulating film 102 is not formed in the terminal portion P24. Thereafter, the process of FIG. 15B is performed, and when the process of FIG. 15C is performed, the laminated film 330 at the terminal portion P24 is removed. Then, after the process of FIG. 15D is performed, in the process of FIG. 15E, when the first insulating film 103 is patterned, an opening penetrating the first insulating film 103 and the gate insulating film 102 in the terminal portion P24 is formed. Thereafter, steps similar to those of FIGS. 15F and 15G and FIGS. 5L to 5Z described above are performed.
  • the gate insulating film 102, the first insulating film 103, and the third insulating film 105 in the connection portion P34 are formed.
  • Etch. This etching is performed by dry etching using a fluorine-based gas.
  • an opening penetrating the gate insulating film 102, the first insulating film 103, and the third insulating film 105 is formed.
  • the connecting portion P34 has a structure in which the fifth insulating film 107 is disposed on the metal film 133 and the metal film 133.
  • the source layer 33s is disposed overlapping the gate layer 13g in the terminal portion P24, but instead of the source layer 33s, the lower electrode layer made of the same material as the lower electrode 14a is disposed. Or a bias wiring layer made of the same material as the bias wiring 16 may be disposed.
  • the differences from the third modification will be mainly described below in the case of arranging the lower electrode layer and in the case of arranging the bias wiring layer.
  • the metal film 140 as the lower electrode 14a is formed in the process of FIG. 15F, and the metal film 140 is patterned in the process of FIG. 15G.
  • the lower electrode layer connected to the gate layer 13 g may be formed on the first insulating film 103 in the opening of the first insulating film 103 and the gate insulating film 102 in the terminal portion P 24.
  • steps similar to FIGS. 15F, 15G, and 5L to 5S are performed to form a metal film 160 as the bias wiring 16.
  • a wiring layer may be formed.
  • the application example of the active matrix substrate has been described using an imaging panel, but, for example, a liquid crystal display, an organic EL (Electro Luminescence) display, MEMS (Micro Electro-Mechanical System)
  • the present invention is applicable to a display, a touch panel, a 3D (Dimensional) liquid crystal display, a liquid crystal temperature sensor, a display with a built-in light sensor, and the like.
  • titanium (Ti) is illustrated as a metal layer in a connection part in the embodiment and modification which were mentioned above, tungsten (W) or tantalum (Ta) may be used, titanium (Ti), tungsten ( W), an alloy containing tantalum (Ta) or the like may be used.
  • TFT Thin film transistor

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Abstract

画素領域を有するアクティブマトリクス基板であって、端子部Ｐ２と、ガードリングＰ４と、端子部Ｐ２とガードリングＰ４とを接続する接続部Ｐ３とを備える。画素領域と端子部Ｐ２とガードリングＰ４は、第１の金属膜２３１と、第１の金属膜２３１よりも低抵抗な第２の金属膜２３２、２３３とが積層された第１の導電層１３ｓと、第１の導電層１３ｓの少なくとも一部と重なって配置された第１の保護層１０３と、第１の保護層１０３の上に配置された第２の保護層１０５とを有する。画素領域は、第１の保護層の上層に設けられた第２の導電層を有する。接続部Ｐ２は、第１の金属膜２３１と、第１の金属膜２３１の上に配置された第２の保護層１０５とを有する。端子部Ｐ２とガードリングＰ４における第１の導電層１３ｓの接続部側の端部は第１の保護層１０３の接続部側の端部よりも内側に配置される。第２の導電層１４１と第２の金属膜２３２、２３３は、同じエッチング液でエッチング可能な材料を含む。

Description

アクティブマトリクス基板、及びその製造方法
　本発明は、アクティブマトリクス基板、及びその製造方法に関する。
　特開２０１０－２１０７１３号公報には、入力端子と、入力端子と接続されたショートリングとが形成されたアクティブマトリクス基板が開示されている。このアクティブマトリクス基板は、アクティブマトリクス基板の製造後、入力端子とショートリングとの間の接続部分を分断した際に、分断位置に設けられた金属膜が腐食しないように構成されている。
　具体的には、このアクティブマトリクス基板は、入力端子とショートリングとの間にチタン（Ｔｉ）層がつながって形成されている。チタン（Ｔｉ）層の上には、分断部分を除いて銅（Ｃｕ）層が形成されている。特開２０１０－２１０７１３号公報では、チタン（Ｔｉ）層の上全体に銅（Ｃｕ）層を形成した後、分断部分の銅（Ｃｕ）層のみをレーザー等を用いて除去する。
　銅（Ｃｕ）等の低抵抗金属膜は比較的軟らかいため、分断時に金属膜が伸び、隣接する他の配線との間で短絡する可能性がある。そのため、分断位置にチタン（Ｔｉ）よりも低抵抗な銅（Ｃｕ）等の低抵抗金属膜を残さないようにアクティブマトリクス基板を形成することで、分断時の低抵抗金属膜の腐食や、他の配線との間の短絡を防止することができる。一方で、分断位置における低抵抗金属膜のみを除去する工程が必要となるため、アクティブマトリクス基板の製造工程が増える。
　以下に開示する発明は、製造工程を削減しつつ、アクティブマトリクス基板の分断時における短絡等を防止し得る技術を提供する。
　上記課題を解決する本発明のアクティブマトリクス基板は、画素領域を有するアクティブマトリクス基板であって、前記画素領域と接続された端子部と、前記端子部の周囲に設けられたガードリングと、前記端子部と前記ガードリングとの間を接続する接続部分と、を備え、前記画素領域と、前記端子部と、前記ガードリングのそれぞれは、少なくとも第１の金属膜と、前記第１の金属膜よりも低抵抗な第２の金属膜とが積層された第１の導電層と、前記第１の導電層の少なくとも一部と重なって配置された第１の保護層と、前記第１の保護層の上に配置された第２の保護層と、を有し、前記画素領域は、さらに、前記第１の保護層の上層に設けられた第２の導電層を有し、前記接続部は、前記第１の金属膜と、前記第１の金属膜の上に配置された前記第２の保護層と、を有し、前記端子部と前記ガードリングにおける前記第１の導電層の前記接続部側の端部は、前記第１の保護層の前記接続部側の端部よりも内側に配置され、前記第２の導電層と前記第２の金属膜は、同じエッチング液でエッチング可能な材料を含む。
　本発明によれば、製造工程を削減しつつ、アクティブマトリクス基板の分断時における短絡等を防止することができる。
図１は、第１実施形態におけるＸ線撮像装置を示す模式図である。 図２は、図１に示す撮像パネルの概略構成を示す模式図である。 図３Ａは、図２に示す撮像パネルの一の画素部分を拡大した平面図である。 図３Ｂは、図３Ａに示す画素部分と接続される端子部と、ガードリング部と、端子部とガードリング部との間の接続部とが設けらえる領域の一部を拡大した模式図である。 図４Ａは、図３の画素部Ｐ１におけるＡ－Ａ線の断面図である。 図４Ｂは、端子部Ｐ２におけるＢ－Ｂ線、接続部Ｐ３におけるＣ－Ｃ線及びＤ－Ｄ線の各断面図である。 図５Ａは、図４Ａに示す画素部、図４Ｂに示す端子部、接続部、及びガードリング部を作製する工程を説明する図であって、画素部にゲート電極とゲート絶縁膜と半導体活性層を形成する工程の断面図である。 図５Ｂは、図５Ａに示す半導体活性層をパターニングする工程を示す断面図である。 図５Ｃは、図４Ａに示すソース電極及びドレイン電極としての積層膜を形成する工程の断面図である。 図５Ｄは、図５Ｃに示す積層膜をパターニングする工程の断面図である。 図５Ｅは、図５Ｃに示す積層膜のうち、図５Ｄの工程で残存した金属膜２３１をパターニングする工程の断面図である。 図５Ｆは、図４Ａに示す第１絶縁膜を成膜する工程の断面図である。 図５Ｇは、図５Ｆに示す第１絶縁膜をパターニングする工程の断面図である。 図５Ｈは、図４Ａに示す第２絶縁膜を成膜する工程を示す断面図である。 図５Ｉは、図５Ｈに示す第２絶縁膜をパターニングする工程の断面図である。 図５Ｊは、図４Ａに示す下部電極としての金属膜を成膜する工程の断面図である。 図５Ｋは、図５Ｊに示す下部電極としての金属膜をパターニングする工程の断面図である。 図５Ｌは、図４Ａに示す光電変換層としてのｎ型非晶質半導体層、真性非晶質半導体層及びｐ型非晶質半導体層と、上部電極としての金属膜を成膜する工程の断面図である。 図５Ｍは、図５Ｌに示す上部電極としての金属膜をパターニングする工程の断面図である。 図５Ｎは、図５Ｍに示すｎ型非晶質半導体層、真性非晶質半導体層及びｐ型非晶質半導体層をパターニングする工程の断面図である。 図５Ｏは、図４Ａに示す第３絶縁膜を形成する工程の断面図である。 図５Ｐは、図５Ｏに示す第３絶縁膜をパターニングする工程の断面図である。 図５Ｑは、図４Ａに示す第４絶縁膜を形成する工程を示す断面図である。 図５Ｒは、図５Ｑに示す第４絶縁膜をパターニングする工程の断面図である。 図５Ｓは、図４Ａに示すバイアス配線としての金属膜を成膜する工程を示す断面図である。 図５Ｔは、図５Ｓに示すバイアス配線としての金属膜をパターニングする工程の断面図である。 図５Ｕは、図４に示す透明導電膜を形成する工程の断面図である。 図５Ｖは、図５Ｕに示す透明導電膜をパターニングする工程の断面図である。 図５Ｗは、図４Ａに示す第５絶縁膜を形成する工程を示す断面図である。 図５Ｘは、図５Ｗに示す第５絶縁膜をパターニングする工程の断面図である。 図５Ｙは、図４Ａに示す第６絶縁膜を形成する工程を示す断面図である。 図５Ｚは、図５Ｙに示す第６絶縁膜をパターニングする工程の断面図である。 図６は、第２実施形態における端子部の断面図である。 図７Ａは、図６に示す端子部を作製する工程を説明する図であって、第１絶縁膜をパターニングした後の状態を示す断面図である。 図７Ｂは、第２絶縁膜が形成された状態を示す断面図である。 図７Ｃは、図７Ｂに示す第２絶縁膜が除去された状態を示す断面図である。 図７Ｄは、下部電極としての金属膜が形成された状態を示す断面図である。 図７Ｅは、図７Ｄに示す下部電極としての金属膜が除去された状態を示す断面図である。 図７Ｆは、第３絶縁膜が形成された状態を示す断面図である。 図７Ｇは、コンタクトホールＣＨ３が形成された状態を示す断面図である。 図７Ｈは、透明導電膜が成膜された状態を示す断面図である。 図７Ｉは、図７Ｈに示す透明導電膜がパターニングされた状態を示す断面図である。 図８は、第３実施形態における接続部とガードリング部の断面図である。 図９Ａは、図８に示す接続部とガードリング部を作製する工程を説明する図であって、第１絶縁膜をパターニングした後の接続部とガードリング部の状態を示す断面図である。 図９Ｂは、第３絶縁膜が形成された状態を示す断面図である。 図９Ｃは、図９Ｂに示す第１絶縁膜と第３絶縁膜を貫通する開口が形成された状態を示す断面図である。 図９Ｄは、バイアス配線としての金属膜が形成された状態を示す断面図である。 図９Ｅは、図９Ｄに示すバイアス配線としての金属膜が除去され、ソース層の最下層の金属膜が残存した状態を示す断面図である。 図１０は、第３実施形態における端子部、接続部、及びガードリング部の断面図である。 図１１Ａは、第３実施形態の画素部、端子部、接続部、及びガードリング部を作製する工程を説明する図であって、ゲート電極及びゲート層と、ゲート絶縁膜と、酸化物半導体層が形成された状態を示す断面図である。 図１１Ｂは、図１１Ａに示すゲート絶縁膜をパターニングした状態を示す断面図である。 図１１Ｃは、ソース電極及びドレイン電極としての積層膜を成膜した状態を示す断面図である。 図１１Ｄは、図１１Ｃに示す積層膜をパターニングした状態を示す断面図である。 図１１Ｅは、下部電極としての金属膜をパターニングした状態を示す断面図である。 図１２は、第３実施形態の変形例１に係る端子部の断面図である。 図１３Ａは、第３実施形態の変形例１に係る画素部、端子部、接続部及びガードリング部を作製する工程を説明する図であって、ソース電極及びドレイン電極としての積層膜２３０が形成された状態を示す断面図である。 図１３Ｂは、図１３Ａに示す積層膜をパターニングした状態を示す断面図である。 図１３Ｃは、図１３Ｂにおいて残存した積層膜の最下層の金属膜をエッチングした状態を示す断面図である。 図１３Ｄは、第１絶縁膜を形成した状態を示す断面図である。 図１３Ｅは、図１３Ｄに示す第１絶縁膜をパターニングした状態を示す断面図である。 図１３Ｆは、第３絶縁膜を形成した状態を示す断面図である。 図１３Ｇは、図１３Ｆに示す第３絶縁膜をパターニングした状態を示す断面図である。 図１３Ｈは、透明導電膜を形成した状態を示す断面図である。 図１３Ｉは、図１３Ｈに示す透明導電膜をパターニングした状態を示す断面図である。 図１３Ｊは、第５絶縁膜を形成した状態を示す断面図である。 図１３Ｋは、図１３Ｊに示す第５絶縁膜をパターニングした状態を示す断面図である。 図１４は、第４実施形態における端子部、接続部、及びガードリング部の断面図である。 図１５Ａは、第４実施形態に係る端子部、接続部及びガードリング部を作製する工程を説明する図であって、ゲート絶縁膜をパターニングした状態を示す断面図である。 図１５Ｂは、ソース電極及びドレイン電極としての積層膜を形成した状態を示す断面図である。 図１５Ｃは、図１５Ｂに示す積層膜をパターニングした状態を示す断面図である。 図１５Ｄは、第１絶縁膜を形成した状態を示す断面図である。 図１５Ｅは、図１５Ｄに示す第１絶縁膜をパターニングした状態を示す断面図である。 図１５Ｆは、下部電極としての金属膜を形成した状態を示す断面図である。 図１５Ｇは、図１５Ｆに示す下部電極としての金属膜をパターニングした状態を示す断面図である。
　本発明の一実施形態に係るアクティブマトリクス基板は、画素領域を有するアクティブマトリクス基板であって、前記画素領域と接続された端子部と、前記端子部の周囲に設けられたガードリングと、前記端子部と前記ガードリングとの間を接続する接続部分と、を備え、前記画素領域と、前記端子部と、前記ガードリングのそれぞれは、少なくとも第１の金属膜と、前記第１の金属膜よりも低抵抗な第２の金属膜とが積層された第１の導電層と、前記第１の導電層の少なくとも一部と重なって配置された第１の保護層と、前記第１の保護層の上に配置された第２の保護層と、を有し、前記画素領域は、さらに、前記第１の保護層の上層に設けられた第２の導電層を有し、前記接続部は、前記第１の金属膜と、前記第１の金属膜の上に配置された前記第２の保護層と、を有し、前記端子部と前記ガードリングにおける前記第１の導電層の前記接続部側の端部は、前記第１の保護層の前記接続部側の端部よりも内側に配置され、前記第２の導電層と前記第２の金属膜は、同じエッチング液でエッチング可能な材料を含む（第１の構成）。
　第１の構成によれば、接続部の導電層として第１の金属膜のみが形成され、第１の金属膜の上には第１の保護層が設けられる。そのため、第２の金属膜と第１の金属膜とが設けられる場合と比べ、分断時の短絡等が生じにくい。
　また、第２の導電層と第２の金属膜は同じエッチング液でエッチング可能な材料を含む。そのため、端子部と接続部とガードリング部に第１の導電層を形成し、端子部とガードリング部の第１の保護層を形成した後、第２の導電層を形成する際にウェットエッチングを行うことで、接続部における第２の金属膜もエッチング可能である。ウェットエッチングは等方性を有するため、端子部とガードリング部の第１の導電層の接続部側の端部の位置が、第１の保護層の接続部側の端部の位置よりも内側に配置される。よって、本構成は、第２の金属膜を除去するための工程を別途必要とせずに作製し得る。
　第１の構成において、前記端子部は、さらに、前記第１の導電層と接続された前記第２の導電層を有することとしてもよい（第２の構成）。
　第１の構成において、前記画素領域と前記端子部は、さらに、前記第１の導電層の上に第３の導電層を有し、前記端子部において、前記第３の導電層は、前記第１の導電層と重なって配置され、前記第３の導電層は、前記第２の導電層よりも前記エッチング液に対するエッチングレートが低い材料を含むこととしてもよい（第３の構成）。
　第３の構成によれば、端子部の作製時に第２の導電層がエッチングされても第３の導電層はエッチングされにくく、端子部のパッド部分が保護される。
　本発明の一実施形態に係る撮像パネルの製造方法は、基板上の画素領域と、前記画素領域の外側の第１の領域に設けられ、前記画素領域と接続された端子部と、前記第１の領域の外側の第２の領域に設けられたガードリングと、前記第１の領域と前記第２の領域との間の第３の領域に設けられ、前記端子部と前記ガードリングとの間を接続する接続部を有するアクティブマトリクス基板を製造する方法であって、前記画素領域と、前記第１の領域と、前記第２の領域と、前記第３の領域とにおいて、少なくとも第１の金属膜と、前記第１の金属膜よりも低抵抗な第２の金属膜とを積層した第１の導電層を形成する工程と、前記画素領域と、前記第１の領域と、前記第２の領域と、前記第３の領域とにおいて、前記第１の導電層の上に第１の保護層を形成する工程と、前記画素領域及び前記第３の領域において、前記第１の保護層の開口を形成する工程と、前記画素領域と、前記第１の領域と、前記第２の領域と、前記第３の領域とにおいて、前記第１の保護層の上層に第２の導電層を形成した後、前記第２の導電層をエッチングする工程と、前記画素領域と、前記第１の領域と、前記第２の領域と、前記第３の領域とにおいて、前記第１の保護層の上層に第２の保護層を形成する工程と、を含み、前記第２の導電層と前記第２の金属膜は、同じエッチング液でエッチング可能な材料を含み、少なくとも前記第２の領域及び前記第３の領域における前記第２の導電層は前記エッチングによって除去され、前記第３の領域において、前記保護層の開口位置における前記第１の導電層のうち、前記第２の金属膜は前記エッチングによって除去されて前記第１の金属膜が残存し、前記第１の領域及び前記第２の領域において、前記第１の導電層の前記第３の領域側の端部の位置は、前記保護層の前記第３の領域側の端部よりも内側に配置される（第１の製造方法）。
　第１の製造方法によれば、接続部の導電層として第１の金属膜のみが形成され、第１の金属膜の上には第１の保護層が設けられる。そのため、第２の金属膜と第１の金属膜とが設けられる場合と比べ、分断時の短絡等が生じにくい。
　また、第２の導電層と第２の金属膜は同じエッチング液でエッチング可能な材料を含む。そのため、端子部と接続部とガードリング部に第１の導電層を形成し、端子部とガードリング部の第１の保護層を形成した後、第２の導電層を形成する際にウェットエッチングを行うことで、接続部における第２の金属膜がエッチングされる。ウェットエッチングは等方性を有するため、端子部とガードリング部の第１の導電層の接続部側の端部の位置が、第１の保護層の接続部側の端部の位置よりも内側に配置される。よって、本構成は、第２の金属膜を除去するための工程を別途必要とせずに作製し得る。
　第１の製造方法において、前記エッチングの工程において、前記第１の領域における前記第２の導電層は除去されず、前記第１の領域は、前記第１の導電層と接続された前記第２の導電層を有することとしてもよい（第２の製造方法）。
　第１の製造方法において、前記第１の保護層の開口を形成後、前記画素領域と、前記第１の領域と、前記第２の領域と、前記第３の領域とに第３の導電層を形成し、前記第３の導電層をエッチングする工程をさらに含み、前記画素領域と前記第１の領域は、前記第１の導電層の上層に前記第３の導電層を備え、前記第１の領域において、前記第３の導電層は、前記第１の導電層と接続され、前記第３の導電層は、前記第２の導電層よりも前記エッチング液に対するエッチングレートが低い材料を含むこととしてもよい（第３の製造方法）。
　第３の製造方法によれば、第１の領域において、第２の導電層がエッチングされても第３の導電層はエッチングされにくいため、端子部のパッド部分を確実に作製することができる。
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
［第１実施形態］
　（構成）
　図１は、本実施形態におけるアクティブマトリクス基板を適用したＸ線撮像装置を示す模式図である。Ｘ線撮像装置１００は、アクティブマトリクス基板の一例とである撮像パネル１と、制御部２とを備える。制御部２は、ゲート制御部２Ａと信号読出部２Ｂとを含む。被写体Ｓに対しＸ線源３からＸ線が照射される。被写体Ｓを透過したＸ線は、撮像パネル１の上部に配置されたシンチレータ１Ａにおいて蛍光（以下、シンチレーション光）に変換される。Ｘ線撮像装置１００は、シンチレーション光を撮像パネル１及び制御部２において撮像することにより、Ｘ線画像を取得する。
　図２は、撮像パネル１の概略構成を示す模式図である。図２に示すように、撮像パネル１には、複数のソース配線１０と、複数のソース配線１０と交差する複数のゲート配線１１とが形成されている。ゲート配線１１は、ゲート制御部２Ａと接続され、ソース配線１０は、信号読出部２Ｂと接続されている。
　撮像パネル１は、ソース配線１０とゲート配線１１とが交差する位置に、ソース配線１０及びゲート配線１１に接続されたＴＦＴ１３を有する。また、ソース配線１０とゲート配線１１とで囲まれた領域（以下、画素）には、フォトダイオード１２が設けられている。画素において、フォトダイオード１２により、被写体Ｓを透過したＸ線を変換したシンチレーション光がその光量に応じた電荷に変換される。
　撮像パネル１における各ゲート配線１１は、ゲート制御部２Ａにおいて順次選択状態に切り替えられ、選択状態のゲート配線１１に接続されたＴＦＴ１３がオン状態となる。ＴＦＴ１３がオン状態になると、フォトダイオード１２において変換された電荷に応じた信号がソース配線１０を介して信号読出部２Ｂに出力される。
　図３Ａは、図２に示す撮像パネル１の画素が設けられた画素部Ｐ１の一部を拡大した平面図である。図３Ｂは、図３Ａに示す画素部Ｐ１と接続される端子部Ｐ２と、ガードリング部Ｐ４と、端子部Ｐ２とガードリング部Ｐ４との間の接続部Ｐ３が設けられた領域の一部を拡大した平面図である。
　画素部Ｐ１の外側に、端子部Ｐ２が配置され、画素部Ｐ１と接続されている。ガードリング部Ｐ４は、端子部Ｐ２の外側に配置されている。接続部Ｐ３は、端子部Ｐ２とガードリング部Ｐ４の間を接続する。撮像パネル１の製造後、接続部Ｐ３におけるＬ－Ｌ線の位置（以下、分断位置Ｌ）で端子部Ｐ２とガードリング部Ｐ４は分断される。
　図３Ａに示すように、画素部Ｐ１は、ゲート配線１１及びソース配線１０に囲まれた画素に、フォトダイオード１２とＴＦＴ１３とを有する。
　フォトダイオード１２は、下部電極１４ａ、光電変換層１５、及び上部電極１４ｂを含む。ＴＦＴ１３は、ゲート配線１１と一体化されたゲート電極１３ａと、半導体活性層１３ｂと、ソース配線１０と一体化されたソース電極１３ｃと、ドレイン電極１３ｄとを有する。ドレイン電極１３ｄと下部電極１４ａは、コンタクトホールＣＨ１を介して接続されている。
　また、ゲート配線１１及びソース配線１０と平面視で重なるようにバイアス配線１６が配置されている。バイアス配線１６は、透明導電膜１７と接続されている。透明導電膜１７は、コンタクトホールＣＨ２を介してフォトダイオード１２にバイアス電圧を供給する。
　ここで、図４Ａに、図３の画素部Ｐ１におけるＡ－Ａ線の断面図、図４Ｂに、端子部Ｐ２におけるＢ－Ｂ線、接続部Ｐ３におけるＣ－Ｃ線及びＤ－Ｄ線の各断面図を示す。以下、各部の構造について具体的に説明する。
　＜画素部Ｐ１＞
　図４に示すＡ－Ａ断面図を参照しながら画素部Ｐ１の構造について説明する。画素部Ｐ１は、基板１０１上に、ゲート配線１１（図３参照）と一体化されたゲート電極１３ａと、ゲート絶縁膜１０２とが形成されている。基板１０１は、絶縁性を有する基板であり、例えば、ガラス基板等で構成される。
　ゲート電極１３ａ及びゲート配線１１は、チタン（Ｔｉ）からなる金属膜１３１と銅（Ｃｕ）からなる金属膜１３２とがこの順番で積層された積層構造を有する。
　ゲート絶縁膜１０２は、ゲート電極１３ａを覆う。ゲート絶縁膜１０２は、例えば、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、酸化窒化ケイ素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化ケイ素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を用いてもよい。本実施形態では、ゲート絶縁膜１０２は、酸化ケイ素（ＳｉＯｘ）と、窒化ケイ素（ＳｉＮｘ）とが順に積層された積層膜で構成され、その膜厚は、酸化ケイ素（ＳｉＯｘ）が約５０ｎｍ、窒化ケイ素（ＳｉＮｘ）が約４００ｎｍである。
　画素部Ｐ１は、ゲート絶縁膜１０２を介してゲート電極１３ａの上に、半導体活性層１３ｂと、半導体活性層１３ｂに接続されたソース電極１３ｃ及びドレイン電極１３ｄとが設けられている。
　半導体活性層１３ｂは、ゲート絶縁膜１０２に接して形成されている。半導体活性層１３ｂは、酸化物半導体からなる。酸化物半導体は、例えば、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）、酸化カドミウム（ＣｄＯ）、又は、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を所定の比率で含有するアモルファス酸化物半導体等を用いてもよい。本実施形態では、半導体活性層１３ｂは、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を所定の比率で含有するアモルファス酸化物半導体からなり、その膜厚は、例えば７０ｎｍである。
　ソース電極１３ｃ及びドレイン電極１３ｄは、ゲート絶縁膜１０２の上において半導体活性層１３ｂの一部と接するように配置されている。ソース電極１３ｃは、ソース配線１０（図３Ａ参照）と一体化されている。ドレイン電極１３ｄは、コンタクトホールＣＨ１を介して下部電極１４ａと接続されている。
　ソース電極１３ｃ及びドレイン電極１３ｄは、同一層上に形成され、例えば、モリブデンナイトライド（ＭｏＮ）からなる金属膜２３１と、アルミニウム（Ａｌ）からなる金属膜２３２と、チタン（Ｔｉ）からなる金属膜２３３とが、この順番で積層された積層構造を有する。その膜厚は、金属膜２３３は約１００ｎｍ、金属膜２３２は約５００ｎｍ、金属膜２３１は約５０ｎｍである。
　ゲート絶縁膜１０２の上に、ソース電極１３ｃ及びドレイン電極１３ｄと重なるように第１絶縁膜１０３が設けられている。第１絶縁膜１０３は、ドレイン電極１３ｄの上に開口を有する。
　第１絶縁膜１０３は、窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯ２）をこの順に積層した積層構造を有する。
　第１絶縁膜１０３の上に、第２絶縁膜１０４が設けられている。第２絶縁膜１０４は、ドレイン電極１３ｄの上に開口を有し、第１絶縁膜１０３の開口と第２絶縁膜１０４の開口によってコンタクトホールＣＨ１が形成されている。
　第２絶縁膜１０４は、例えば、アクリル系樹脂又はシロキサン系樹脂などの有機系透明樹脂からなり、その膜厚は、約２．５μｍである。
　第２絶縁膜１０４の上に、下部電極１４ａが設けられている。下部電極１４ａは、コンタクトホールＣＨ１を介してドレイン電極１３ｄと接続されている。下部電極１４ａは、例えば、モリブデンナイトライド（ＭｏＮ）を含む金属膜で構成され、その膜厚は、約２００ｎｍである。
　下部電極１４ａの上に、光電変換層１５が設けられている。光電変換層１５は、ｎ型非晶質半導体層１５１、真性非晶質半導体層１５２と、ｐ型非晶質半導体層１５３が順に積層されて構成されている。この例において、光電変換層１５のＸ軸方向の長さは、下部電極１４ａのＸ軸方向の長さよりも短い。
　ｎ型非晶質半導体層１５１は、ｎ型不純物（例えば、リン）がドーピングされたアモルファスシリコンからなる。ｎ型非晶質半導体層１５１の膜厚は、約３０ｎｍである。
　真性非晶質半導体層１５２は、真性のアモルファスシリコンからなる。真性非晶質半導体層１５２は、ｎ型非晶質半導体層１５１に接して形成されている。真性非晶質半導体層の膜厚は、約１０００ｎｍである。
　ｐ型非晶質半導体層１５３は、ｐ型不純物（例えば、ボロン）がドーピングされたアモルファスシリコンからなる。ｐ型非晶質半導体層１５３は、真性非晶質半導体層１５２に接して形成されている。ｐ型非晶質半導体層１５３の膜厚は、例えば５ｎｍである。
　光電変換層１５の上に、上部電極１４ｂが設けられている。上部電極１４ｂは、例えば、ＩＴＯ（Indium Tin Oxide）からなり、その膜厚は、約７０ｎｍである。
　第２絶縁膜１０４と上部電極１４ｂと光電変換層１５の上に、第３絶縁膜１０５が設けられている。第３絶縁膜１０５は、上部電極１４ｂの上部において開口を有する。
　第３絶縁膜１０５は、例えば、窒化ケイ素（ＳｉＮ）からなる無機絶縁膜であり、その膜厚は、例えば３００ｎｍである。
　第３絶縁膜１０５の上に、第４絶縁膜１０６が設けられている。画素部Ｐ１において、第４絶縁膜１０６は開口を有し、第３絶縁膜１０５の開口と第４絶縁膜１０６の開口によってコンタクトホールＣＨ２が形成される。第４絶縁膜１０６は、例えばアクリル系樹脂又はシロキサン系樹脂からなる有機系透明樹脂からなり、その膜厚は、例えば２．５μｍである。
　第４絶縁膜１０６の上に、バイアス配線１６と、バイアス配線１６と接続された透明導電膜１７とが設けられている。透明導電膜１７は、コンタクトホールＣＨ２において上部電極１４ｂと接する。
　バイアス配線１６は、制御部２（図１参照）に接続されている。バイアス配線１６は、コンタクトホールＣＨ２を介して、制御部２から入力されるバイアス電圧を上部電極１４ｂに印加する。
　バイアス配線１６は、例えば、モリブデンナイトライド（ＭｏＮ）からなる金属膜と、アルミニウム（Ａｌ）からなる金属膜と、チタン（Ｔｉ）からなる金属膜とを順に積層した積層構造を有する。モリブデンナイトライド（ＭｏＮ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）のそれぞれの膜厚は、約１００ｎｍ、３００ｎｍ、５０ｎｍである。
　透明導電膜１７は、例えば、ＩＴＯからなり、その膜厚は約７０ｎｍである。
　第４絶縁膜１０６及び透明導電膜１７の上に、第５絶縁膜１０７が設けられている。第５絶縁膜１０７は、例えば窒化ケイ素（ＳｉＮ）からなる無機絶縁膜であり、その膜厚は、約２００ｎｍである。
　第５絶縁膜１０７の上に、第６絶縁膜１０８が設けられている。第６絶縁膜１０８は、例えば、アクリル系樹脂又はシロキサン系樹脂からなる有機系透明樹脂からなり、その膜厚は、約２．０μｍである。
　＜端子部Ｐ２＞
　次に、図４Ｂに示すＢ－Ｂ断面図を参照しながら端子部Ｐ２の構造について説明する。
　端子部Ｐ２は、画素部Ｐ１と同じ基板１０１上に、ゲート絶縁膜１０２が設けられている。
　端子部Ｐ２におけるゲート絶縁膜１０２の上に、ソース電極１３ｃ及びドレイン電極１３ｄと同じ材料からなる金属層（以下、ソース層）１３ｓが設けられている。
　また、ゲート絶縁膜１０２の上に、ソース層１３ｓと重なるように第１絶縁膜１０３が設けられている。端子部Ｐ２において、第１絶縁膜１０３は、ソース層１３ｓの上に開口を有する。
　端子部Ｐ２は、第１絶縁膜１０３とソース層１３ｓの上に、下部電極１４ａと同じ材料からなる金属層（以下、下部電極層１４１）が設けられている。下部電極層１４１は、第１絶縁膜１０３の開口においてソース層１３ｓと接する。
　また、端子部Ｐ２は、下部電極層１４１の一部と第１絶縁膜１０３の上に第３絶縁膜１０３が設けられている。端子部Ｐ２において、第３絶縁膜１０３は、下部電極層１４１の上に開口を有する。
　端子部Ｐ２は、第３絶縁膜１０５と下部電極層１４１の上に透明導電膜１７と同じ材料からなる透明導電層１７１が設けられている。透明導電層１７１は、第３絶縁膜１０５の開口において下部電極層１４１と接する。
　また、端子部Ｐ２は、透明導電層１７１の一部と第３絶縁膜１０５の上に第５絶縁膜１０７が設けられている。端子部Ｐ２において、第５絶縁膜１０７は、透明導電層１７１の上に開口を有する。コンタクトホールＣＨ３は、第１絶縁膜１０３の開口と、第３絶縁膜の開口とで形成される。
　＜ガードリング部Ｐ４＞
　次に、図４Ｂに示すＤ－Ｄ断面図を参照しながらガードリング部Ｐ４の構造について説明する。
　ガードリング部Ｐ４は、基板１０１上に、ゲート絶縁膜１０２が設けられ、ゲート絶縁膜１０２の上に、ソース層１３ｓが設けられている。
　ガードリング部Ｐ４において、ソース層１３ｓの上に、第１絶縁膜１０３が設けられている。図に示すように、第１絶縁膜１０３は、ガードリング部Ｐ４と端子部Ｐ２との間において離間する。なお、ガードリング部Ｐ４における第１絶縁膜１０３の端部は、ソース層１３ｓの端部よりも外側に配置される。その理由については、後述する製造方法の説明において言及する。
　ガードリング部Ｐ４は、第１絶縁膜１０３の上に第３絶縁膜１０５が設けられ、第３絶縁膜１０５の上に第５絶縁膜１０７が設けられている。
　＜接続部Ｐ３＞
　次に、図４Ｂに示すＣ－Ｃ断面図及びＤ－Ｄ断面図を参照しながら接続部Ｐ３の構造について説明する。
　図に示すように、接続部Ｐ３は、基板１０１上にゲート絶縁膜１０２が設けられている。ゲート絶縁膜１０２の上に、ソース層１３ｓのうち、最下層のチタン（Ｔｉ）からなる金属膜２３１が設けられ、金属膜２３１と重ならない位置に第１絶縁膜１０３が設けられている。
　金属膜２３１と第１絶縁膜１０３の上に第３絶縁膜１０５が設けられ、第３絶縁膜１０５の上に第５絶縁膜１０７が設けられている。
　接続部Ｐ３における金属膜２３１は、端子部Ｐ２とガードリング部Ｐ４のソース層１３ｓの金属膜２３１と連続しており、端子部Ｐ２とガードリングＰ４は金属膜２３１によって接続される。接続部Ｐ３における金属膜２３１は、第３絶縁膜１０５と第５絶縁膜１０７によって覆われる。つまり、図３に示す分断位置Ｌに設けられる金属膜としては、チタン（Ｔｉ）からなる金属膜２３１のみが設けられる。そのため、ガードリング部Ｐ４と端子部Ｐ２のそれぞれの第１絶縁膜１０３と、ソース層１３ｓにおける金属膜２３３と金属膜２３２は接続部Ｐ３において離間し、開口Ｈ１が設けられる。
　（撮像パネル１の製造方法）
　次に、図５Ａ～図５Ｚを参照しながら本実施形態における撮像パネル１の製造方法について説明する。図５Ａ～図５Ｚは、撮像パネル１の各製造工程における断面図（図３のＡ－Ａ断面、Ｂ－Ｂ断面、Ｃ－Ｃ断面、Ｄ－Ｄ断面）である。本実施形態における端子部Ｐ２、接続部Ｐ３及びガードリング部Ｐ４は、画素部Ｐ１を製造する工程で作製される。以下、具体的に説明する。
　図５Ａに示すように、基板１０１の上に、既知の方法を用いて、ゲート絶縁膜１０２と、チタン（Ｔｉ）からなる金属膜１３１と銅（Ｃｕ）からなる金属膜１３２とを積層したゲート電極１３ａを画素部Ｐ１に形成する。その後、ゲート絶縁膜１０２の表面全体に、半導体活性層１３０を形成する。
　次に、フォトリソグラフィ法及びドライエッチングを行い、半導体活性層１３０をパターニングする（図５Ｂ参照）。これにより、図５ＢのＡ－Ａ断面に示すように、画素部Ｐ１に半導体活性層１３ｂが形成される。また、図５ＢのＢ－Ｂ断面、Ｃ－Ｃ断面、及びＤ－Ｄ断面に示すように、端子部Ｐ２、接続部Ｐ３及びガードリング部Ｐ４における半導体活性層１３０は除去される。
　続いて、例えば、スパッタリング法を用いて、モリブデンナイトライド（ＭｏＮ）からなる金属膜２３３と、アルミニウム（Ａｌ）からなる金属膜２３２と、チタン（Ｔｉ）からなる金属膜２３１とを順に積層した積層膜２３０を形成する（図５Ｃ参照）。
　そして、フォトリソグラフィ法及びエッチングを行い、積層膜２３０をパターニングする（図５Ｄ参照）。この場合のエッチングは、酢酸と硝酸とリン酸とを含むエッチャントを用いてウェットエッチングを行う。そのため、積層膜２３０のうち、レジストで覆われていない金属膜２３２、２３３がエッチングされる。
　これにより、図５ＤのＡ－Ａ断面に示すように、画素部Ｐ１において、半導体活性層１３ｂの上で離間して配置されたソース電極１３ｃとドレイン電極１３ｄが形成され、ソース電極１３ｃとドレイン電極１３ｄ以外の領域は金属膜２３１が残る。また、図５ＤのＢ－Ｂ断面及びＣ－Ｃ断面に示すように、端子部Ｐ２、及び接続部Ｐ３の分断方向において、金属膜２３１はエッチングされず、島状の金属膜２３３及び金属膜２３２が形成される。一方、図５ＤのＤ－Ｄ断面に示すように、接続部Ｐ３の分断方向と直交する方向、及びガードリング部Ｐ４において、積層膜２３０はエッチングされずに残る。
　次に、フォトリソグラフィ法及びウェットエッチングを行い、金属膜２３１をパターニングする（図５Ｅ参照）。これにより、図５ＤのＡ－Ａ断面、Ｂ－Ｂ断面、Ｃ－Ｃ断面に示すように、画素部Ｐ１、端子部Ｐ２、及び接続部Ｐ３の分断方向に残存する金属膜２３１が除去され、端子部Ｐ２と、接続部Ｐ３の分断方向には、金属膜２３１～２３３からなるソース層１３ｓが形成される。
　続いて、例えば、プラズマＣＶＤ法を用い、窒化ケイ素（ＳｉＮ）と酸化ケイ素（ＳｉＯ２）を積層した第１絶縁膜１０３を形成する（図５Ｆ参照）。
　その後、基板１０１の全面に３５０℃程度の熱処理を加え、フォトリソグラフィ法、及びフッ素系ガスを用いたドライエッチングを行い、第１絶縁膜１０３をパターニングする（図５Ｇ参照）。
　これにより、図５ＧのＡ－Ａ断面に示すように、画素部Ｐ１において、ドレイン電極１３ｄの上に第１絶縁膜１０３の開口１０３ａが形成される。図５ＧのＢ－Ｂ断面に示すように、端子部Ｐ２において、ソース層１３ｓの上に第１絶縁膜１０３の開口１０３ｂが形成される。図５ＧのＣ－Ｃ断面及びＤ－Ｄ断面に示すように、接続部Ｐ３に第１絶縁膜１０３の開口１０３ｃが形成される。
　次に、例えば、スリットコーティング法により、第１絶縁膜１０３の上に、アクリル系樹脂又はシロキサン系樹脂からなる第２絶縁膜１０４を形成する（図５Ｈ参照）。その後、フォトリソグラフィ法を用い、第２絶縁膜１０４をパターニングする（図５Ｉ参照）。これにより、図５ＩのＡ－Ａ断面に示すように、開口１０３ａの上に、第２絶縁膜１０４の開口１０４ａが形成され、開口１０３ａ及び１０４ａからなるコンタクトホールＣＨ２が形成される。また、図５ＩのＢ－Ｂ断面、Ｃ－Ｃ断面、及びＤ－Ｄ断面に示すように、端子部Ｐ２、接続部Ｐ３及びガードリング部Ｐ４における第２絶縁膜１０４は除去される。
　続いて、例えば、スパッタリング法により、モリブデンナイトライド（ＭｏＮ）からなる金属膜１４０を成膜する（図５Ｊ参照）。その後、フォトリソグラフィ法及びウェットエッチングを行い、金属膜１４０をパターニングする（図５Ｋ参照）。金属膜１４０のウェットエッチングには、酢酸、硝酸、及びリン酸を含むエッチャントを用いる。
　これにより、図５ＫのＡ－Ａ断面に示すように、画素部Ｐ１において、第２絶縁膜１０４の上に、コンタクトホールＣＨ１を介してドレイン電極１３ｄと接続された下部電極１４ａが形成される。また、図５ＫのＢ－Ｂ断面に示すように、端子部Ｐ２において、第１絶縁膜１０３の上に、開口１０３ｂを介してソース層１３ｓと接続された下部電極層１４１が形成される。
　なお、図５ＫのＣ－Ｃ断面及びＤ－Ｄ断面に示すように、接続部Ｐ３及びガードリング部Ｐ４において、モリブデンナイトライド（ＭｏＮ）からなる金属膜１４０は除去される。このとき、接続部Ｐ３におけるモリブデンナイトライド（ＭｏＮ）からなる金属膜２３２とアルミニウム（Ａｌ）からなる金属膜２３３が同時に金属膜１４０と同時にエッチングされる。金属膜１４０のウェットエッチングは等方性を有するため、ガードリング部Ｐ４と端子部Ｐ２におけるソース層１３ｓの端部の位置は、第１絶縁膜１０３の端部よりも内側に配置される。
　次に、例えば、プラズマＣＶＤ法を用いて、ｎ型非晶質半導体層１５１、真性非晶質半導体層１５２、ｐ型非晶質半導体層１５３の順に成膜し、その後、例えば、スパッタリング法を用いて、ＩＴＯからなる透明導電膜１４２を成膜する（図５Ｌ参照）。
　続いて、フォトリソグラフィ法及びドライエッチングを行い、透明導電膜１４２をパターニングする（図５Ｍ参照）。
　これにより、図５ＭのＡ－Ａ断面に示すように、画素部Ｐ１のｐ型非晶質半導体層１５３の上に上部電極１４ｂが形成される。また、図５ＭのＢ－Ｂ断面、Ｃ－Ｃ断面、及びＤ－Ｄ断面に示すように、端子部Ｐ２、接続部Ｐ３、及びガードリング部Ｐ４における透明導電膜１４２は除去される。
　次に、フォトリソグラフィ法及びドライエッチングを行い、ｎ型非晶質半導体層１５１、真性非晶質半導体層１５２、及びｐ型非晶質半導体層１５３をパターニングする（図５Ｎ参照）。
　これにより、図５ＮのＡ－Ａ断面に示すように、画素部Ｐ１において光電変換層１５が形成される。また、図５ＮのＢ－Ｂ断面、Ｃ－Ｃ断面、及びＤ－Ｄ断面に示すように、端子部Ｐ２及び接続部Ｐ３におけるｎ型非晶質半導体層１５１、真性非晶質半導体層１５２、ｐ型非晶質半導体層１５３は除去される。
　次に、例えば、プラズマＣＶＤ法により、窒化ケイ素（ＳｉＮ）からなる第３絶縁膜１０５を成膜する（図５Ｏ参照）。その後、フォトリソグラフィ法及びドライエッチングを行い、第３絶縁膜１０５をパターニングする（図５Ｐ参照）。
　これにより、図５ＰのＡ－Ａ断面に示すように、画素部Ｐ１において上部電極１４ｂの上に第３絶縁膜１０５の開口１０５ａが形成される。また、図５ＰのＢ－Ｂ断面に示すように、端子部Ｐ２において、下部電極層１４１の上に第３絶縁膜１０５の開口１０５ｂが形成される。
　続いて、例えば、スリットコーティング法により、アクリル系樹脂又はシロキサン系樹脂からなる第４絶縁膜１０６を形成する（図５Ｑ参照）。その後、フォトリソグラフィ法を用い、第４絶縁膜１０６をパターニングする（図５Ｒ参照）。
　これにより、図５ＲのＡ－Ａ断面に示すように、画素部Ｐ１において開口１０５ａの上に、第４絶縁膜１０６の開口１０６ａが形成され、コンタクトホールＣＨ２が形成される。図５ＲのＢ－Ｂ断面、Ｃ－Ｃ断面、及びＤ－Ｄ断面に示すように、端子部Ｐ２、接続部Ｐ３、及びガードリング部Ｐ４における第４絶縁膜１０６は除去される。
　次に、例えば、スパッタリング法により、モリブデンナイトライド（ＭｏＮ）と、アルミニウム（Ａｌ）と、チタン（Ｔｉ）とを順に積層した金属膜１６０を成膜する（図５Ｓ参照）。その後、フォトリソグラフィ法及びウェットエッチングを行い、金属膜１６０をパターニングする（図５Ｔ参照）。金属膜１６０のウェットエッチングには、酢酸、硝酸、及びリン酸を含むエッチャントを用いる。
　これにより、図５ＴのＡ－Ａ断面に示すように、画素部Ｐ１において、第４絶縁膜１０６上のコンタクトホールＣＨ２より外側にバイアス配線１６が形成される。このとき、図５ＴのＢ－Ｂ断面、Ｃ－Ｃ断面、及びＤ－Ｄ断面に示すように、端子部Ｐ２、接続部Ｐ３、及びガードリング部Ｐ４における金属膜１６０は除去される。
　次に、例えば、スパッタリング法により、ＩＴＯからなる透明導電膜１７０を成膜する（図５Ｕ参照）。その後、フォトリソグラフィ法及びドライエッチングを行い、透明導電膜１７０をパターニングする（図５Ｖ参照）。
　これにより、図５ＶのＡ－Ａ断面に示すように、画素部Ｐ１において、バイアス配線１６と接続され、コンタクトホールＣＨ２を介して光電変換層１５と接続された透明導電膜１７が形成される。このとき、図５ＶのＢ－Ｂ断面、Ｃ－Ｃ断面、及びＤ－Ｄ断面に示すように、端子部Ｐ２、接続部Ｐ３、及びガードリング部Ｐ４における金属膜１６０は除去される。
　続いて、例えば、プラズマＣＶＤ法により、窒化ケイ素（ＳｉＮ）からなる第５絶縁膜１０７を成膜する（図５Ｗ参照）。その後、フォトリソグラフィ法及びドライエッチングを行い、第５絶縁膜１０７をパターニングする（図５Ｘ参照）。
　これにより、図５ＸのＢ－Ｂ断面に示すように、端子部Ｐ２において、透明導電層１７１の上に第５絶縁膜１０７の開口１０７ａが形成される。
　次に、第５絶縁膜１０７の上に、例えば、スリットコーティング法により、アクリル系樹脂又はシロキサン系樹脂からなる第６絶縁膜１０８を形成する（図５Ｙ参照）。その後、フォトリソグラフィ法を用いて第６絶縁膜１０８をパターニングする（図５Ｚ参照）。これにより、図５ＷのＢ－Ｂ断面、Ｃ－Ｃ断面、及びＤ－Ｄ断面に示すように、端子部Ｐ２、接続部Ｐ３及びガードリング部Ｐ４において、第６絶縁膜１０８が除去され、本実施形態における撮像パネル１が作製される。
　撮像パネル１は、その後、接続部Ｐ３の分断位置Ｌ（図３参照）において切断される。
　上述したように、接続部Ｐ３に設けられる金属膜は、チタン（Ｔｉ）からなる金属膜２３１のみであり、ソース層１３ｓに含まれるアルミニウム（Ａｌ）からなる金属膜２３２は、接続部Ｐ３に配置されない。アルミニウム（Ａｌ）のように、チタン（Ｔｉ）よりも低抵抗であり、硬度が低い金属膜が接続部Ｐ３に設けられないため、撮像パネル１を分断位置Ｌで切断しても、金属膜２３１と他の配線との間で短絡しにくい。
　また、接続部Ｐ３に金属膜２３１のみを形成する工程は、画素部Ｐ１を製造する工程で行われる。具体的には、上記第１実施形態の例では、画素部Ｐ１の下部電極１４ａを形成する際のエッチングと同時に、接続部Ｐ３に設けられたソース層１３ｓの金属膜２３２、２３３をエッチングする。そのため、接続部Ｐ３における金属膜２３２、２３３を除去するためだけのエッチング工程を別途行う場合と比べ、撮像パネル１の製造工程を削減できる。
　（Ｘ線撮像装置１００の動作）
　ここで、図１に示すＸ線撮像装置１００の動作について説明しておく。まず、Ｘ線源３からＸ線が照射される。このとき、制御部２は、バイアス配線１６（図３Ａ等参照）に所定の電圧（バイアス電圧）を印加する。Ｘ線源３から照射されたＸ線は、被写体Ｓを透過し、シンチレータ１Ａに入射する。シンチレータ１Ａに入射したＸ線は蛍光（シンチレーション光）に変換され、撮像パネル１にシンチレーション光が入射する。撮像パネル１における各画素に設けられたフォトダイオード１２にシンチレーション光が入射すると、フォトダイオード１２により、シンチレーション光の光量に応じた電荷に変化される。フォトダイオード１２で変換された電荷に応じた信号は、ＴＦＴ１３（図３Ａ等参照）がゲート制御部２Ａからゲート配線１１を介して出力されるゲート電圧（プラスの電圧）に応じてＯＮ状態となっているときに、ソース配線１０を通じて信号読出部２Ｂ（図２等参照）に読み出される。そして、読み出された信号に応じたＸ線画像が、制御部２において生成される。
［変形例１］
　上述した第１実施形態における端子部Ｐ２の構造は上記した構造に限らない。以下、第１実施形態とは異なる端子部Ｐ２の構造について説明する。
　図６は、本変形例１に係る端子部Ｐ２１の断面構造を示す図である。図６において、第１実施形態と同様の構成には第１実施形態と同じ符号が付されている。以下、第１実施形態と異なる構成を主に説明する。
　図６に示すように、端子部Ｐ２１は、ソース層１３ｓと透明導電層１７１との間に下部電極層１４１が設けられていない点で第１実施形態の端子部Ｐ２と異なる。
　この場合には、上述した図５Ａ～５Ｆと同様の工程を行った後、図５Ｇの工程と同様の方法を用いて、第１絶縁膜１０３をパターニングするが、端子部Ｐ２１における第１絶縁膜１０３の開口は形成されない（図７Ａ参照）。
　その後、上述した図５Ｈの工程と同様の方法を用い、第１絶縁膜１０３の上に第２絶縁膜１０４を形成し（図７Ｂ参照）、上述した図５Ｉの工程と同様の方法を用いて、端子部Ｐ２１における第２絶縁膜１０４を除去する（図７Ｃ参照）。
　次に、上述した図５Ｊの工程と同様の方法を用いて、金属膜１４０を成膜し（図７Ｄ参照）、上述した図５Ｋの工程と同様の方法を用いて、金属膜１４０をパターニングし、端子部Ｐ２１に成膜された金属膜１４０を除去する（図７Ｅ参照）。
　続いて、上述した図５Ｌ～５Ｎを同様の工程を行った後、上述した図５Ｏの工程と同様の方法を用い、第３絶縁膜１０５を形成し（図７Ｆ参照）、その後、図５Ｐの工程と同様の方法を用い、第３絶縁膜１０５をパターニングする。これにより、端子部Ｐ２１のソース層１３ｓ上に、第１絶縁膜１０３と第３絶縁膜１０５とを貫通するコンタクトホールＣＨ３が形成される（図７Ｇ参照）。
　次に、上述した図５Ｑ～５Ｔと同様の工程を行った後、図５Ｕの工程と同様の方法を用いて透明導電膜１７０を成膜し（図７Ｈ参照）、上述の図５Ｖの工程と同様の方法を用いて透明導電膜１７０をパターニングする（図７Ｉ参照）。その後は、上述した図５Ｗ～５Ｚと同様の工程を行うことで、図６に示す端子部Ｐ２１が形成される。
　［変形例２］
　上述の第１実施形態及び変形例１では、金属膜１４０をパターニングする際、すなわち、下部電極１４ａを形成する工程で、接続部Ｐ３におけるソース層１３ｓの金属膜２３３、２３２を除去する例を説明したが、透明導電膜１７を形成する工程で金属膜２３３、２３２を除去してもよい。
　この場合には、上述の図５Ｇ、５Ｐの工程において第１絶縁膜１０３、第３絶縁膜１０５をそれぞれパターニングする際、接続部Ｐ３における第１絶縁膜１０３、第３絶縁膜１０５をエッチングしない。その後、図５Ｑ～５Ｔの工程を行って、バイアス配線１６を形成するためのパターニングを行った後、透明導電膜１７０を形成する前に、接続部Ｐ３における第１絶縁膜１０３と第３絶縁膜１０５とをフッ素系ガスを用いて同時にドライエッチングし、第１絶縁膜１０３と第３絶縁膜１０５の開口を形成する。そして、図５Ｕの工程で透明導電膜１７０を成膜し、図５Ｖの工程において、透明導電膜１７０を、シュウ酸と、酢酸と、硝酸と、リン酸とを含むエッチャントを用いてウェットエッチングする。これにより、接続部Ｐ３における透明導電膜１７０が除去され、接続部Ｐ３におけるソース層１３ｓの金属膜２３３、２３２が除去される。
＜第２実施形態＞
　上述した第１実施形態では、下部電極１４ａを形成する際の金属膜１４０のウェットエッチングで、接続部Ｐ３に金属膜２３１のみを残して金属膜２３２、２３３を除去する例を説明した。本実施形態では、第１実施形態とは異なる方法で、接続部Ｐ３に金属膜２３１のみを残す方法について説明する。
　図８のＣ－Ｃ断面は、本実施形態における接続部Ｐ３１の断面図であり、同図のＤ－Ｄ断面は、本実施形態のガードリング部Ｐ４１と接続部Ｐ３１の断面図である。なお、図８において、第１実施形態と同様の構成には第１実施形態と同じ符号が付されている。以下、主として第１実施形態と異なる点を説明する。
　本実施形態では、図８に示すように、第１絶縁膜１０３の上だけに第３絶縁膜１０５が設けられ、端子部Ｐ２１とガードリング部Ｐ４１との間で離間し、連続していない点で第１実施形態と異なる。
　この場合、上述の図５Ａ～５Ｆと同様の工程を行った後、図５Ｇの工程と同様の方法を用いて、第１絶縁膜１０３をパターニングする。このとき、接続部Ｐ３１及びガードリング部Ｐ４１における第１絶縁膜１０３はパターニングされない（図９Ａ参照）。
　次に、上述の図５Ｈ～５Ｊと同様の工程を行い、下部電極１４ａとしての金属膜１４０としてチタン（Ｔｉ）を成膜し、図５Ｋの工程において、金属膜１４０をパターニングする。このとき、金属膜１４０のエッチングには、塩素系ガスを用いたドライエッチングを行う。これにより、画素部Ｐ１に下部電極１４ａ、端子部Ｐ２に下部電極層１４１が形成され、接続部Ｐ３１及びガードリング部Ｐ４１は、金属膜１４０のみが除去される。
　その後、図５Ｌ～５Ｎと同様の工程を行った後、図５Ｏの工程と同様の方法を用い、第３絶縁膜１０５を形成し（図９Ｂ参照）、図５Ｐの工程と同様の方法を用いて第３絶縁膜１０５をパターニングする（図９Ｃ参照）。これにより、接続部Ｐ３１において、第１絶縁膜１０３及び第３絶縁膜１０５を貫通する開口Ｈ２１が形成され、第１絶縁膜１０３及び第３絶縁膜１０５は接続部Ｐ３１で離間する。
　その後、上述の図５Ｑ、５Ｒと同様の工程を順に行い、図５Ｓの工程と同様の方法を用いて、バイアス配線１６としての、モリブデンナイトライド（ＭｏＮ）とアルミニウム（Ａｌ）とモリブデンナイトライド（ＭｏＮ）とを積層した金属膜１６０を成膜し（図９Ｄ参照）、図５Ｔの工程と同様の方法を用いて金属膜１６０をパターニングする（図９Ｅ参照）。このとき、接続部Ｐ３１、ガードリング部Ｐ４１及び端子部Ｐ２における金属膜１６０が除去されると同時に、接続部Ｐ３１におけるソース層１３ｓのモリブデンナイトライド（ＭｏＮ）からなる金属膜２３２、アルミニウム（Ａｌ）からなる金属膜２３３が除去され、チタン（Ｔｉ）からなる金属膜２３１が残る。
　続いて、上述の図５Ｕ～５Ｚと同様の工程を行うことによって、図８に示す接続部Ｐ３１及びガードリング部Ｐ４１が形成される。
　［変形例１］
　上述した第２実施形態における端子部は、図４Ｂに示す第１実施形態の端子部Ｐ２と同様の構造を有する。端子部Ｐ２は、ソース層１３ｓと透明導電層１７１との間に下部電極層１４１が設けられているが、端子部Ｐ２の構造はこれに限定されない。
　例えば、下部電極層１４１に替えて、バイアス配線１６と同じ材料からなる金属膜（バイアス配線層）が設けられてもよい。この場合、上述した第１実施形態の変形例１の図７Ａ～７Ｃと同様の工程を行い、その後、図７Ｄの工程において、下部電極１４ａとしての金属膜１４０として、チタン（Ｔｉ）を成膜し、図７Ｅの工程において、金属膜１４０をパターニングする。このとき、金属膜１４０のエッチングには、塩素系ガスを用いたドライエッチングを行う。これにより、画素部Ｐ１に下部電極１４ａ、端子部Ｐ２に下部電極層１４１が形成され、接続部Ｐ３１及びガードリング部Ｐ４１は、金属膜１４０のみが除去される。
　その後、図５Ｌ～５Ｏと同様の工程を行い、バイアス配線１６としての金属膜１６０を形成した後、図５Ｔと同様の方法を用いて金属膜１６０をパターニングする。このとき、端子部Ｐ２における金属膜１６０を除去せず、ソース層１３ｓの上に、金属膜１６０からなるバイアス配線層を形成する。接続部Ｐ３１及びガードリング部Ｐ４１は、金属膜１６０が除去されるとともに、ソース層１３ｓの金属膜２３２、２３３が除去され、金属膜２３１が残る。バイアス配線層を形成後は、図５Ｕ～５Ｚと同様の工程を行えばよい。
　［変形例２］
　上述の変形例１では、下部電極層１４１に替えて、バイアス配線層を設ける例を説明したが、端子部Ｐ２において、下部電極層１４１及びバイアス配線層のいずれも設けられなくてもよい。つまり、図４Ｂに示す端子部Ｐ２において、ソース層１３ｓと接するように透明導電層１７１のみが設けられてもよい。
　この場合、図７Ａ～７Ｅと同様の工程を、上述した変形例１と同様に行い、図５Ｌ～５Ｔと同様の工程を行い、図５Ｕの工程において、透明導電膜１７０を形成した後、図５Ｖの工程と同様の方法で、透明導電膜１７０をパターニングする。透明導電膜１７０は、例えば、シュウ酸、酢酸、硝酸、及びリン酸とを含むエッチャントを用いてウェットエッチングを行う。このとき、接続部Ｐ３１及びガードリング部Ｐ４１は、透明導電膜１７０が除去されるとともに、ソース層１３ｓの金属膜２３２、２３３が除去され、金属膜２３１が残る。その後は、図５Ｗ～５Ｚと同様の工程を行えばよい。
＜第３実施形態＞
　上述した第１実施形態では、端子部Ｐ２、接続部Ｐ３及びガードリング部Ｐ４における最下層の導電層は、ソース層１３ｓの少なくとも一部が設けられる例を説明したが、ゲート層の少なくとも一部が設けられてもよい。
　図１０は、本実施形態における端子部２２、接続部３２、及びガードリング部Ｐ４２の断面図である。図１０において、第１実施形態と同様の構成には第１実施形態と同じ符号を付している。以下、第１実施形態と異なる点について説明する。
　図１０では、図示を省略しているが、本実施形態における画素部の断面構造は、ソース電極及びドレイン電極と、ゲート電極の材料の違いを除き、第１実施形態と略同様の構造を有する。具体的には、第１実施形態では、ソース電極及びドレイン電極は、チタン（Ｔｉ）と、アルミニウム（Ａｌ）と、モリブデンナイトライド（ＭｏＮ）とが順に積層された３層構造であるのに対し、本実施形態では、モリブデン（Ｍｏ）と、銅（Ｃｕ）とが順に積層された２層構造を有する。また、第１実施形態では、ゲート電極は、チタン（Ｔｉ）と、銅（Ｃｕ）とが順に積層された２層構造であるのに対し、本実施形態では、チタン（Ｔｉ）と、アルミニウム（Ａｌ）と、銅（Ｃｕ）とが順に積層された３層構造を有する。
　図１０に示すように、本実施形態における端子部２２、接続部３２、及びガードリング部Ｐ４２は、基板１０１上に、ゲート層１３ｇ、又はゲート層１３ｇの一部である金属膜１３３が設けられている。
　ゲート層１３ｇは、画素部Ｐ１のゲート電極（図示略）と同じ材料からなる。つまり、この例において、ゲート電極及びゲート層１３ｇは、上述したようにチタン（Ｔｉ）からなる金属膜１３３、アルミニウム（Ａｌ）からなる金属膜１３４、モリブデンナイトライド（ＭｏＮ）からなる金属膜１３５の順に積層された積層膜で構成される。
　端子部２２は、Ｂ－Ｂ断面に示すように、ゲート層１３ｇの上でゲート絶縁膜１０２が離間して配置され、ゲート層１３ｇとソース層２３ｓとが接続されている。ソース層２３ｓは、画素部に設けられるＴＦＴ１３のソース電極１３ｃ及びドレイン電極１３ｄと同じ材料で構成される。ソース層２３ｓは、上述したように、モリブデン（Ｍｏ）からなる金属膜２３４と、銅（Ｃｕ）からなる金属膜２３５とが順に積層された金属層（以下、ソース層２３ｓ）で構成される。
　第１絶縁膜１０３は、ソース層２３ｓの上に開口を有し、第３絶縁膜１０５は、第１絶縁膜１０３の上で開口を有し、コンタクトホールＣＨ３はこれら開口からなる。透明導電層１７１は、第３絶縁膜１０５の上に設けられ、コンタクトホールＣＨ３を介してソース層２３ｓと接続されている。第５絶縁膜１０７は、コンタクトホールＣＨ３より外側の透明導電層１７１の上に配置されている。
　接続部Ｐ３２は、Ｃ－Ｃ断面及びＤ－Ｄ断面に示すように、基板１０１上に、ゲート層１３ｇの金属膜１３３と、金属膜１３３と重ならない位置にゲート絶縁膜１０２とが設けられている。金属膜１３３及びゲート絶縁膜１０２の上には第１絶縁膜１０３が設けられ、第１絶縁膜１０３の上には、第３絶縁膜１０５と第５絶縁膜１０７が順に積層されている。
　ガードリング部Ｐ４２は、Ｄ－Ｄ断面に示すように、基板１０１上に、ゲート層１３ｇが設けられ、ゲート層１３ｇの上にゲート絶縁膜１０２が設けられている。ゲート絶縁膜１０２の上には、第１絶縁膜１０３、第３絶縁膜１０５、及び第５絶縁膜１０７が順に積層されている。
　つまり、第１実施形態と同様、ガードリング部Ｐ４２と端子部Ｐ２２の間は、金属膜１３３で接続され、金属膜１３４、１３５及びゲート絶縁膜１０２は、接続部Ｐ３２で離間している。以下、本実施形態における撮像パネル１の製造方法について、第１実施形態と異なる点を主に説明する。
　図１１Ａ～１１Ｅは、本実施形態における撮像パネルの製造工程で作製される端子部Ｐ２２、接続部Ｐ３２、及びガードリング部Ｐ４２の各工程の断面図である。
　本実施形態では、基板１０１上に、チタン（Ｔｉ）からなる金属膜１３３、アルミニウム（Ａｌ）からなる金属膜１３４、モリブデンナイトライド（ＭｏＮ）からなる金属膜１３５を順に成膜した後、フォトリソグラフィ法及びウェットエッチングを用いて、金属膜１３３～１３５をパターニングする。その後、既知の方法により、ゲート絶縁膜１０２を形成し、ゲート絶縁膜１０２の上に酸化物半導体層１３０を形成する（図１１Ａ参照）。
　これにより、図１１ＡのＢ－Ｂ断面～Ｄ－Ｄ断面に示すように、端子部Ｐ２２と接続部Ｐ３２とガードリング部Ｐ４２は、基板１０１上に金属膜１３３～１３５からなるゲート層１３ｇとゲート絶縁膜１０２と酸化物半導体層１３０とが形成される。このとき、図示は省略するが、画素部Ｐ２１に、ゲート電極１３ａが形成され、端子部Ｐ２２、接続部Ｐ３２、ガードリング部Ｐ４２のゲート層１３ｇは一体的に設けられる。
　次に、上述の図５Ｂの工程と同様の方法を用いて酸化物半導体層１３０をパターニングし、その後、フォトリソグラフィ法とフッ素系ガスを用いたドライエッチングを行い、ゲート絶縁膜１０２をパターニングする（図１１Ｂ参照）。これにより、図示を省略するが、画素部には酸化物半導体層１３ｂが形成され、図１１ＢのＢ－Ｂ断面に示すように、端子部Ｐ２２において、ゲート層１３ｇの上にゲート絶縁膜１０２の開口１０２ｂが形成される。また、図１１ＢのＣ－Ｃ断面及びＤ－Ｄ断面に示すように、接続部Ｐ３２において、ゲート層１３ｇの上にゲート絶縁膜１０２の開口１０２ｃが形成される。
　続いて、上述した図５Ｃの工程と同様の方法を用いて、モリブデン（Ｍｏ）からなる金属膜２３４と銅（Ｃｕ）からなる金属膜２３５とを順に成膜した積層膜２３０１を形成し（図１１Ｃ参照）、フォトリソグラフィ法及びウェットエッチングを行い、積層膜２３０１をパターニングする（図１１Ｄ参照）。積層膜２３０１のウェットエッチングには、例えば、混酸液を用いる。
　これにより、図示を省略するが、画素部Ｐ２１にはソース電極１３ｃ及びドレイン電極１３ｄが形成される。また、図１１ＤのＢ－Ｂ断面に示すように、端子部Ｐ２２のゲート絶縁膜１０２の上に、金属膜２３４、２３５からなるソース層２３ｓが形成され、ソース層２３ｓは開口１０２ｂにおいてゲート層１３ｇと接続される。
　接続部Ｐ３２は、図１１ＤのＣ－Ｃ断面とＤ－Ｄ断面に示すように、金属膜２３４、２３５が除去されるとともに、ゲート層１３ｇのうち、アルミニウム（Ａｌ）からなる金属膜１３４とモリブデンナイトライド（ＭｏＮ）からなる金属膜１３５が除去され、最下層のチタン（Ｔｉ）からなる金属膜１３３のみが残る。これにより、接続部Ｐ３２において、金属膜２３４、２３５の開口１３ｇａとゲート絶縁膜１０２の開口１０２ｃからなる開口Ｈ３が形成される。
　また、金属膜２３４、２３５のウェットエッチングは等方性を有するため、ガードリング部Ｐ４２と端子部Ｐ２２におけるゲート層１３ｇの端部の位置は、ゲート絶縁膜１０２の端部よりも内側に配置される。
　その後、上述の図５Ｆ～５Ｊと同様の工程を行い、図５Ｋの工程において、下部電極１４ａとしての金属膜１４０をパターニングする（図１１Ｅ参照）。これにより、図示を省略するが、画素部Ｐ１は、下部電極１４ａが形成される。端子部Ｐ２２、接続部Ｐ３２、及びガードリング部Ｐ４２における金属膜１４０は除去される。その後、上述の図５Ｌ～５Ｚと同様の工程を行うことで本実施形態における撮像パネルが作製される。
　［変形例１］
　上述した第３実施形態における端子部Ｐ２２（図１０参照）は、ゲート層１３ｇと、ソース層２３ｓと、透明導電層１７１とを備える構造であったが、ソース層２３ｓが設けられていなくてもよい。
　図１２は、本変形例１に係る端子部Ｐ２３の断面図である。図１２に示すように、端子部Ｐ２３は、ゲート層１３ｇの上に形成されたゲート絶縁膜１０２、第１絶縁膜１０３、及び第３絶縁膜１０５の開口からなるコンタクトホールＣＨ４を介して、透明導電層１７１と接続されている。
　　なお、本変形例１に係る接続部及びガードリング部の構造は第３実施形態と同様であるため、図１２においてこれら各部の構造は図示を省略している。また、ここでは、図示を省略しているが、本変形例１に係る画素部の構造は、ソース電極及びドレイン電極の材料の違いを除き、第３実施形態の画素部と同様である。上述した第３実施形態に係る画素部は、ソース電極及びドレイン電極が２層構造であったのに対し、本変形例では、チタン（Ｔｉ）と、アルミニウム（Ａｌ）と、モリブデンナイトライド（ＭｏＮ）とがこの順に積層された３層構造を有する。
　以下、本変形例１の撮像パネル１の製造方法について、第３実施形態と異なる点を主に説明する。
　図１３Ａ～１３Ｋは、本変形例１に係る撮像パネルの製造工程で作製される画素部、端子部、接続部及びガードリング部の各工程の断面図である。
　図１３ＡのＡ－Ａ断面に示すように、画素部Ｐ１３の基板１０１上に、第３実施形態と同様の方法により、チタン（Ｔｉ）からなる金属膜１３３、アルミニウム（Ａｌ）からなる金属膜１３４、及び銅（Ｃｕ）からなる金属膜１３５が積層されたゲート電極１３０ａとゲート絶縁膜１０２とを形成し、ゲート絶縁膜１０２の上に、半導体活性層１３ｂを形成する。
　また、図１３ＡのＢ－Ｂ断面、Ｃ－Ｃ断面、及びＤ－Ｄ断面に示すように、端子部Ｐ２３、接続部Ｐ３３、及びガードリング部Ｐ４３における基板１０１上に、ゲート電極１３０ａと同じ材料からなるゲート層１３ｇと、ゲート絶縁膜１０２とを形成する。その後、上述した図５Ｃの工程と同様に、チタン（Ｔｉ）からなる金属膜２３１と、アルミニウム（Ａｌ）からなる金属膜２３２と、モリブデンナイトライド（ＭｏＮ）からなる金属膜２３３とを順に成膜して積層膜２３０を形成する。
　次に、フォトリソグラフィ法及びエッチングを行い、積層膜２３０をパターニングする（図１３Ｂ参照）。このエッチングには、酢酸と硝酸とリン酸とを含むエッチャントを用いてウェットエッチングを行う。
　これにより、画素部Ｐ１３において、ゲート絶縁膜１０２上においてレジストで覆われていない金属膜２３２、２３３がエッチングされ、ソース電極１３ｃ及びドレイン電極１３ｄが形成され、金属膜２３１が残る。また、端子部Ｐ２３、接続部Ｐ３３、及びガードリング部Ｐ４３において、レジストで覆われていない金属膜２３２、２３３が除去され、金属膜２３１が残る。
　続いて、塩素系ガスを用いたドライエッチングを行い、金属膜２３１をエッチングする。その後、接続部Ｐ３３におけるゲート層１３ｇを、酢酸と硝酸とリン酸とを含むエッチャントを用いてウェットエッチングする（図１３Ｃ参照）。
　ドライエッチングの結果、画素部Ｐ１３において、ソース電極１３ｃ及びドレイン電極１３ｄが設けられた領域以外の金属膜２３１が除去され、端子部Ｐ２３、接続部Ｐ３３、及びガードリング部Ｐ４３における金属膜２３１が除去される。また、Ｄ－Ｄ断面に示すように、ウェットエッチングの結果、接続部Ｐ３３において、ゲート絶縁膜１０２に覆われていないゲート層１３ｇのうち、銅（Ｃｕ）からなる金属膜１３５と、アルミニウム（Ａｌ）からなる金属膜１３４が除去され、チタン（Ｔｉ）からなる金属膜１３３の上に金属膜１３４、１３５の開口１３ｇａが形成される。
　次に、上述の図５Ｆの工程と同様の方法を用い、第１絶縁膜１０３を形成し（図１３Ｄ参照）、上述の図５Ｇの工程と同様の方法を用いて第１絶縁膜１０３をパターニングする（図１３Ｅ参照）。これにより、画素部Ｐ１３において、ドレイン電極１３ｄの上に第１絶縁膜１０３の開口１０３ａが形成され、端子部Ｐ２３において、ゲート層１３ｇの上に、ゲート絶縁膜１０２と第１絶縁膜１０３とを貫通する開口４１が形成される。
　続いて、上述の図５Ｈ～５Ｎと同様の工程を行った後、図５Ｏの工程と同様の方法を用いて第３絶縁膜１０３を形成し（図１３Ｆ参照）、図５Ｐの工程と同様の方法を用いて、第３絶縁膜１０３をパターニングする（図１３Ｇ参照）。これにより、画素部Ｐ１３において、上部電極１４ｂの上に第３絶縁膜１０５の開口１０５ａが形成される。また、端子部Ｐ２３において、開口Ｈ４１と重なる位置に第３絶縁膜１０５の開口１０５ｂが形成される。これにより、端子部Ｐ２３において、開口４１と開口１０５ｂとからなるコンタクトホールＣＨ４が形成される。
　次に、上述の図５Ｑ～５Ｔと同様の工程を行った後、図５Ｕの工程と同様の方法を用いて透明導電膜１７０を形成し（図１３Ｈ参照）、図５Ｖの工程と同様の方法を用いて透明導電膜１７０をパターニングする（図１３Ｉ参照）。これにより、画素部Ｐ１３において、上部電極１４ｂ及びバイアス配線１６と接続された透明導電膜１７が形成される。また、端子部Ｐ２３において、コンタクトホールＣＨ４を介してゲート層１３ｇと接続された透明導電層１７１が形成される。接続部Ｐ３３及びガードリング部Ｐ４３における透明導電膜１７０は除去される。
　続いて、上述の図５Ｗの工程と同様の方法を用いて、第５絶縁膜１０７を形成し（図１３Ｊ参照）、上述の図５Ｘの工程と同様の方法を用いて、第５絶縁膜１０７をパターニングする（図１３Ｋ参照）。これにより、端子部Ｐ２３において、コンタクトホールＣＨ４の上に第５絶縁膜１０７の開口１０７ａが形成される。
　その後、上述の図５Ｙ、５Ｚと同様の工程を行うことで、本変形例１に係る撮像パネルが形成される。
　［変形例２］
　上述の変形例１では、ソース層は、チタン（Ｔｉ）と、アルミニウム（Ａｌ）と、モリブデンナイトライド（ＭｏＮ）が順に積層された構造を有する例を説明したが、ソース層の材料はこれに限定されない。
　例えば、ソース層は、モリブデンナイトライド（ＭｏＮ）、アルミニウム（Ａｌ）、モリブデンナイトライド（ＭｏＮ）が順に積層された構造であってもよい。この場合には、図１３Ｂの工程において、積層膜２３０をパターニングする際、酢酸、硝酸、及びリン酸を含むエッチャントを用いる。これにより、レジストで覆われていない積層膜２３０は除去され、さらに、接続部Ｐ３３において、ゲート絶縁膜１０２で覆われていないゲート層１３ｇにおける金属膜１３４、１３５が同時にエッチングされて金属膜１３３が残る（図１３Ｃ参照）。この場合、ソース層とゲート層におけるアルミニウム（Ａｌ）からなる金属膜１３４と銅（Ｃｕ）からなる金属膜１３５とを同時にエッチングするため、変形例１と比べてエッチング工程を減らすことができる。
　［変形例３］
　上述の第３実施形態及び変形例１において、図１１Ｄの工程でソース層をパターニングする時に接続部Ｐ３３におけるゲート層１３ｇの金属膜１３５、１３４のエッチングを行ったが、透明導電膜をパターニングする工程（図５Ｖの工程）で行ってもよい。
　この場合には、上述の図１１Ｂ、１１Ｅの工程でゲート絶縁膜１０２、第１絶縁膜１０３をそれぞれパターニングする際、接続部Ｐ３におけるゲート絶縁膜１０２、及び第１絶縁膜１０３をエッチングしない。その後、図５Ｌ～５Ｐと同様の工程を行うが、図５Ｐの工程で、第３絶縁膜１０５をパターニングする際、接続部Ｐ３における第３絶縁膜１０５をエッチングしない。その後、図５Ｑ～５Ｔと同様の工程を行い、バイアス配線１６を形成するためのパターニングを行った後、図５Ｕの工程で透明導電膜１７０を形成する前に、接続部Ｐ３におけるゲート絶縁膜１０２と、第１絶縁膜１０３と、第３絶縁膜１０５とをフッ素系ガスを用いて同時にドライエッチングする。これにより、ゲート絶縁膜１０２、第１絶縁膜１０３、及び第３絶縁膜１０５の開口を形成する。そして、図５Ｕの工程を行い、図５Ｖの工程において、透明導電膜１７０を、シュウ酸と、酢酸と、硝酸と、リン酸とを含むエッチャントを用いてウェットエッチングする。これにより、接続部Ｐ３における透明導電膜１７０が除去され、接続部Ｐ３におけるゲート層１３ｇのアルミニウム（Ａｌ）からなる金属膜１３４と銅（Ｃｕ）からなる金属膜１３５とが除去される。
＜第４実施形態＞
　上述した第３実施形態では、ソース層がモリブデン（Ｍｏ）と銅（Ｃｕ）を積層した２層構造であったが、本実施形態では、ソース層が３層構造である場合について説明する。以下、第３実施形態と異なる点を主に説明する。
　図１４は、本実施形態における端子部Ｐ２４、接続部Ｐ３４、及びガードリング部Ｐ４４の断面図である。図１４において、画素部の図示を省略しているが、本実施形態の画素部の構造は、ソース電極及びドレイン電極の材料の違いを除き第３実施形態の画素部と同様である。
　図１４のＢ－Ｂ断面に示すように、端子部Ｐ２４におけるソース層３３ｓは、チタン（Ｔｉ）からなる金属膜３３１、アルミニウム（Ａｌ）又は銅（Ｃｕ）からなる金属膜３３２、チタン（Ｔｉ）からなる金属膜３３３が積層されて構成されている。
　また、図１４のＣ－Ｃ断面及びＤ－Ｄ断面に示すように、接続部Ｐ３４及びガードリング部Ｐ４４において、第１絶縁膜１０３は、ゲート絶縁膜１０２の上に設けられている。
　この場合には、まず、上述した第３実施形態の図１１Ａ、１１Ｂと同様の工程を行う。本実施形態では、図１１Ｂの工程において、ゲート絶縁膜１０２をパターニングすることにより、図１５ＡのＢ－Ｂ断面に示すように、端子部Ｐ２４において、ゲート層１３ｇの上にゲート絶縁膜１０２の開口１０２ｂが形成される。
　次に、例えば、スパッタリング法を用い、ゲート絶縁膜１０２の上に、チタン（Ｔｉ）からなる金属膜３３１、アルミニウム（Ａｌ）からなる金属膜３３２、チタン（Ｔｉ）からなる金属膜３３３を順に積層した積層膜３３０を形成する（図１５Ｂ参照）。
　その後、フォトリソグラフィ法及びドライエッチングを行い、積層膜３３０をパターニングする（図１５Ｃ参照）。このドライエッチングには、塩素系ガスを用いる。これにより、画素部Ｐ１４においてソース電極１３ｃ及びドレイン電極１３ｄが形成される。端子部Ｐ２４において、ゲート層１３ｇの上に、金属膜３３１～３３３からなるソース層３３ｓが形成される。接続部Ｐ３４及びガードリング部Ｐ４４は、積層膜３３０が除去される。
　次に、上述した図５Ｆの工程と同様の方法を用い、第１絶縁膜１０３を形成し（図１５Ｄ参照）、その後、図５Ｇの工程と同様の方法を用い、第１絶縁膜１０３をパターニングする（図１５Ｅ参照）。これにより、端子部Ｐ１４において、ドレイン電極１３ｄの上に第１絶縁膜１０３の開口１０３ａが形成される。また、端子部Ｐ２４において、ソース層３３ｓの上に第１絶縁膜１０３の開口１０３ｂが形成される。また、接続部Ｐ３４において、第１絶縁膜１０３とゲート絶縁膜１０２とを貫通する開口Ｈ４が形成される。
　続いて、上述の図５Ｈ～５Ｊと同様の工程を行う。これにより、端子部Ｐ１４において、第２絶縁膜１０４の上に下部電極１４ａとしての金属膜１４０が形成される（図１５Ｆ参照）。また、接続部Ｐ２４及びガードリング部Ｐ４４において、第１絶縁膜１０３の上に金属膜１４０が形成される。
　その後、図５Ｋの工程と同様の方法を用い、金属膜１４０をパターニングする（図１５Ｇ参照）。これにより、端子部Ｐ１４において、ドレイン電極と接続された下部電極１４ａが第２絶縁膜１０４の上に形成され、端子部Ｐ２４における金属膜１４０は除去される。また、接続部Ｐ３４におけるゲート層１３ｇのうち、モリブデンナイトライド（ＭｏＮ）からなる金属膜１３５と、アルミニウム（Ａｌ）からなる金属膜１３４とが除去されてチタン（Ｔｉ）からなる金属膜１３３のみが残る。その結果、接続部Ｐ３４は、金属膜１３１の上に、金属膜１３４、１３５の開口１３ｇａが形成される。
　その後、上述の図５Ｌ～５Ｚと同様の工程を行うことにより、本実施形態における撮像パネルが形成される。
　［変形例１］
　上記第４実施形態では、図１５Ｇの工程において金属膜１４０をパターニングした際、端子部Ｐ２４における金属膜１４０を除去したが、第１実施形態と同様に、金属膜１４０からなる下部電極層１４１を端子部Ｐ１４に形成してもよい。この場合、端子部Ｐ１４は、コンタクトホールＣＨ３（図１３参照）において、ゲート層１３ｇ、ソース層３３ｓ、下部電極層１４１、透明導電層１７１がこの順に重なって配置される。
　［変形例２］
　上記第４実施形態では、図１５Ｃの工程において積層膜３３０をパターニングした際、端子部２４に、ゲート層１３ｇと接続されたソース層３３ｓを形成したが、端子部Ｐ２４にソース層３３ｓを形成しなくてもよい。つまり、上述した第３実施形態の変形例１に係る端子部Ｐ２３（図１２等参照）と同様の構造であってもよい。
　この場合には、図１５Ａの工程を行わない。すなわち、ゲート絶縁膜１０２のパターニングを行わず、端子部Ｐ２４において、ゲート絶縁膜１０２の開口１０２ｂを形成しない。その後、図１５Ｂの工程を行い、図１５Ｃの工程を行った際、端子部Ｐ２４における積層膜３３０を除去する。そして、図１５Ｄの工程を行った後、図１５Ｅの工程において、第１絶縁膜１０３をパターニングする際、端子部Ｐ２４における第１絶縁膜１０３とゲート絶縁膜１０２とを貫通する開口を形成する。その後、図１５Ｆ、１５Ｇ及び上述の図５Ｌ～５Ｚと同様の工程を行う。
　［変形例３］
　上記第４実施形態では、図１５Ｇの工程において、金属膜１４０をパターニングし、画素部Ｐ１４に下部電極１４ａを形成する際、接続部Ｐ３４におけるゲート層１３ｇの金属膜１３３、１３４をエッチングしたが、画素部Ｐ１４にバイアス配線１６を形成する際に、金属膜１３３、１３４をエッチングしてもよい。
　この場合には、上述した図１５Ａ～１５Ｄの工程を行った後、図１５Ｅの工程において、第１絶縁膜１０３をパターニングする際、接続部Ｐ３４における第１絶縁膜１０３をパターニングしない。そして、図１５Ｆの工程を行った後、図１５Ｇの工程において、金属膜１４０をパターニングする際、端子部Ｐ２４における金属膜１４０を除去する。このとき、接続部Ｐ２４におけるゲート層１３ｇは、第１絶縁膜１０３とゲート絶縁膜１０２に覆われた状態である。
　その後、図５Ｌ～５Ｏの工程の後、図５Ｐの工程において、第３絶縁膜１０５をパターニングする際、接続部Ｐ３４におけるゲート絶縁膜１０２と、第１絶縁膜１０３と、第３絶縁膜１０５をエッチングする。このエッチングは、フッ素系ガスを用いたドライエッチングを行う。これにより、接続部Ｐ３４において、ゲート絶縁膜１０２と、第１絶縁膜１０３と、第３絶縁膜１０５を貫通する開口が形成される。
　その後、図５Ｑ～５Ｚと同様の工程を行うが、図５Ｔの工程で、バイアス配線１６としての金属膜１６０をパターニングする際、接続部Ｐ３４における金属膜１６０を除去するとともに、ゲート層１３ｇの金属膜１３４、１３５を除去し、金属膜１３３のみを残す。これにより、接続部Ｐ３４は、金属膜１３３と、金属膜１３３の上に第５絶縁膜１０７が配置される構造となる。
　［変形例４］
　上述した変形例３では、端子部Ｐ２４において、ゲート層１３ｇの上にソース層３３ｓが重なって配置されているが、ソース層３３ｓに替えて、下部電極１４ａと同じ材料からなる下部電極層が配置されてもよいし、バイアス配線１６と同じ材料からなるバイアス配線層が配置されてもよい。以下、下部電極層を配置する場合と、バイアス配線層を配置する場合の製造工程について、変形例３と異なる点を主に説明する。
　（１）端子部Ｐ２４に下部電極層を配置する場合
　この場合には、図１５Ｃの工程で積層膜３３０をパターニングする際、端子部Ｐ２４における積層膜３３０を除去する。そして、図１５Ｅの工程で第１絶縁膜１０３をパターニングする際、端子部Ｐ２４における第１絶縁膜１０３とゲート絶縁膜１０２とを同時にエッチングし、第１絶縁膜１０３とゲート絶縁膜１０２とを貫通する開口を形成する。
　その後、図１５Ｆの工程で下部電極１４ａとしての金属膜１４０を形成し、図１５Ｇの工程で金属膜１４０をパターニングする。このとき、端子部Ｐ２４における第１絶縁膜１０３とゲート絶縁膜１０２の開口において、ゲート層１３ｇと接続された下部電極層を第１絶縁膜１０３上に形成すればよい。
　（２）端子部Ｐ２４にバイアス配線層を配置する場合
　この場合には、上記（１）と同様、図１５Ｃの工程で積層膜３３０をパターニングする際、端子部Ｐ２４における積層膜３３０を除去する。そして、図１５Ｅの工程で第１絶縁膜１０３をパターニングする際、端子部Ｐ２４における第１絶縁膜１０３とゲート絶縁膜１０２とを同時にエッチングし、第１絶縁膜１０３とゲート絶縁膜１０２とを貫通する開口を形成する。
　その後、図１５Ｆ、１５Ｇ、図５Ｌ～５Ｓと同様の工程を行い、バイアス配線１６としての金属膜１６０を形成する。そして、図５Ｔの工程で金属膜１６０をパターニングする際、端子部Ｐ２４における第３絶縁膜１０５上に、第１絶縁膜１０３とゲート絶縁膜１０２の開口を介してゲート層１３ｇと接続されたバイアス配線層を形成すればよい。
　以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
［他の適用例］
　（１）上述した実施形態及び変形例では、アクティブマトリクス基板の適用例として、撮像パネルを用いて説明したが、例えば、液晶ディスプレイ、有機ＥＬ（Electro Luminescence）ディスプレイ、ＭＥＭＳ(Micro Electro-Mechanical System)ディスプレイ、タッチパネル、３Ｄ(Dimensional)液晶ディスプレイ、液晶温度センサー、光センサ内蔵ディスプレイなどに適用可能である。
　（２）上述した実施形態及び変形例では、接続部における金属層としてチタン（Ｔｉ）を例示したが、タングステン（Ｗ）又はタンタル（Ｔａ）であってもよいし、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）等を含む合金であってもよい。
　１…撮像パネル、１Ａ…シンチレータ、２…制御部、２Ａ…ゲート制御部、２Ｂ…信号読出部、３…Ｘ線源、１０…ソース配線、１１…ゲート配線、１２…フォトダイオード、１３…薄膜トランジスタ（ＴＦＴ）、１３ａ…ゲート電極、１３ｂ…半導体活性層、１３ｃ…ソース電極、１３ｄ…ドレイン電極、１３ｇ…ゲート層、１３ｓ，２３ｓ，３３ｓ…ソース層、１４ａ…下部電極、１４ｂ…上部電極、１５…光電変換層、１６…バイアス配線、１００…Ｘ線撮像装置、１０１…基板、１０２…ゲート絶縁膜、１０３…第１絶縁膜、１０４…第２絶縁膜、１０５…第３絶縁膜、１０６…第４絶縁膜、１０７…第５絶縁膜、１０８…第６絶縁膜、１５１…ｎ型非晶質半導体層、１５２…真性非晶質半導体層、１５３…ｐ型非晶質半導体層、Ｐ１,Ｐ１３，Ｐ１４…画素部、Ｐ２，Ｐ２１～Ｐ２４…端子部、Ｐ３，Ｐ３１～Ｐ３４…接続部、Ｐ４，Ｐ４１～Ｐ４４…ガードリング部

Claims (6)

  1. 　画素領域を有するアクティブマトリクス基板であって、
    　前記画素領域と接続された端子部と、
    　前記端子部の周囲に設けられたガードリングと、
    　前記端子部と前記ガードリングとの間を接続する接続部と、を備え、
    　前記画素領域と、前記端子部と、前記ガードリングのそれぞれは、
    　少なくとも第１の金属膜と、前記第１の金属膜よりも低抵抗な第２の金属膜とが積層された第１の導電層と、
    　前記第１の導電層の少なくとも一部と重なって配置された第１の保護層と、
    　前記第１の保護層の上に配置された第２の保護層と、を有し、
    　前記画素領域は、さらに、前記第１の保護層の上層に設けられた第２の導電層を有し、
    　前記接続部は、
    　前記第１の金属膜と、
    　前記第１の金属膜の上に配置された前記第２の保護層と、を有し、
    　前記端子部と前記ガードリングにおける前記第１の導電層の前記接続部側の端部は、前記第１の保護層の前記接続部側の端部よりも内側に配置され、
    　前記第２の導電層と前記第２の金属膜は、同じエッチング液でエッチング可能な材料を含む、アクティブマトリクス基板。
  2. 　前記端子部は、さらに、前記第１の導電層と接続された前記第２の導電層を有する、請求項１に記載のアクティブマトリクス基板。
  3. 　前記画素領域と前記端子部は、さらに、
    　前記第１の導電層の上に第３の導電層を有し、
    　前記端子部において、前記第３の導電層は、前記第１の導電層と重なって配置され、
    　前記第３の導電層は、前記第２の導電層よりも前記エッチング液に対するエッチングレートが低い材料を含む、請求項１に記載のアクティブマトリクス基板。
  4. 　基板上の画素領域と、前記画素領域の外側の第１の領域に設けられ、前記画素領域と接続された端子部と、前記第１の領域の外側の第２の領域に設けられたガードリングと、前記第１の領域と前記第２の領域との間の第３の領域に設けられ、前記端子部と前記ガードリングとの間を接続する接続部を有するアクティブマトリクス基板を製造する方法であって、
    　前記画素領域と、前記第１の領域と、前記第２の領域と、前記第３の領域とにおいて、少なくとも第１の金属膜と、前記第１の金属膜よりも低抵抗な第２の金属膜とを積層した第１の導電層を形成する工程と、
    　前記画素領域と、前記第１の領域と、前記第２の領域と、前記第３の領域とにおいて、前記第１の導電層の上に第１の保護層を形成する工程と、
    　前記画素領域及び前記第３の領域において、前記第１の保護層の開口を形成する工程と、
    　前記画素領域と、前記第１の領域と、前記第２の領域と、前記第３の領域とにおいて、前記第１の保護層の上層に第２の導電層を形成した後、前記第２の導電層をエッチングする工程と、
    　前記画素領域と、前記第１の領域と、前記第２の領域と、前記第３の領域とにおいて、前記第１の保護層の上層に第２の保護層を形成する工程と、を含み、
    　前記第２の導電層と前記第２の金属膜は、同じエッチング液でエッチング可能な材料を含み、
    　少なくとも前記第２の領域及び前記第３の領域における前記第２の導電層は前記エッチングによって除去され、
    　前記第３の領域において、前記保護層の開口位置における前記第１の導電層のうち、前記第２の金属膜は前記エッチングによって除去されて前記第１の金属膜が残存し、
    　前記第１の領域及び前記第２の領域において、前記第１の導電層の前記第３の領域側の端部の位置は、前記保護層の前記第３の領域側の端部よりも内側に配置される、製造方法。
  5. 　前記エッチングの工程において、前記第１の領域における前記第２の導電層は除去されず、前記第１の領域は、前記第１の導電層と接続された前記第２の導電層を有する、請求項４に記載の製造方法。
  6. 　前記第１の保護層の開口を形成後、前記画素領域と、前記第１の領域と、前記第２の領域と、前記第３の領域とに第３の導電層を形成し、前記第３の導電層をエッチングする工程をさらに含み、
    　前記画素領域と前記第１の領域は、前記第１の導電層の上層に前記第３の導電層を備え、前記第１の領域において、前記第３の導電層は、前記第１の導電層と接続され、
    　前記第３の導電層は、前記第２の導電層よりも前記エッチング液に対するエッチングレートが低い材料を含む、請求項４に記載の製造方法。
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