JPH11509938A

JPH11509938A - 静電放電防止回路付き半導体スイッチアレイおよび製造方法

Info

Publication number: JPH11509938A
Application number: JP9507032A
Authority: JP
Inventors: ショウファン，ツォン
Original assignee: リットンシステムズカナダリミテッド
Priority date: 1995-07-31
Filing date: 1995-07-31
Publication date: 1999-08-31
Also published as: EP0842536B1; DE69528384D1; US6013923A; WO1997005654A1; EP0842536A1

Abstract

(57)【要約】共通の基板上に形成されるとともに行列配置された半導体スイッチアレイ（２１）に対する静電放電ダメージを防止するための方法であって、アレイの行または列の一方を相互接続するゲートライン（２４）の形成時に、各ゲートラインの一端を直接的に短絡リング（５２）に接続するとともに、各ゲートラインの他端を保護素子（５４）を介して短絡リング（５６）に接続し；アレイの行または列の他方を相互接続するソースライン（２６）の形成時に、各ソースラインの一端を直接的に短絡リング（５６）に接続するとともに、各ソースラインの他端を保護素子（５８）を介して短絡リング（５６）に接続し；短絡リング（５２、５６）を電気的に接続する。また、静電放電保護回路（５０）を備えた半導体スイッチアレイ（２１）が提案されている。

Description

【発明の詳細な説明】静電放電防止回路付き半導体スイッチアレイおよび製造方法発明の属する技術分野本発明は、半導体スイッチアレイを静電放電によるダメージから保護するための方法、および、静電放電防止回路付き半導体スイッチアレイに関するものである。発明の背景静電放電（electrostatic discharge、ＥＳＤ）によるダメージは、周知の現象であり、金属−酸化物−半導体（ＭＯＳ）構造のような半導体デバイスの製造時に起こり得る。この種の構造においては、ＥＳＤダメージは、ゲート絶縁層の絶縁破壊、しきい値電圧の大きなシフト、および、ゲート・ソース電極間のあるいはゲート・ドレイン電極間の大きなリーク電流を起こす可能性がある。ＥＳＤダメージは、液晶ディスプレイや、発光像のためのフラットパネル検出器において使用するための、薄膜トランジスタ（ＴＦＴ）製スイッチアレイの製造時には、よく知られた課題である。これは、ＴＦＴスイッチが、絶縁基板（典型的には、ガラス）上に形成されており、そのため、ソース電極およびドレイン電極に非常に高い電圧がかかり得ることによる。また、ＴＦＴスイッチアレイが接続されることとなる周辺回路が、通常、ＴＦＴスイッチアレイと同じ基板上には形成されていないことにより、ゲートラインおよびソースラインは、周辺回路とＴＦＴスイッチアレイとをワイヤボンディングパッドを介して接続し得るのに十分な長さだけ、ＴＦＴスイッチアレイから延出されなければならない。ゲートラインおよびソースラインによって収集される静電気は、ＴＦＴスイッチのゲート電極およびソース電極へと、また、ゲートラインおよびソースラインの交差箇所へと、搬送され、そこにおいて、保持される。静電気が十分に高いレベルに到達した場合には、ゲート電極とソース電極との間の誘電性ゲート絶縁層が、絶縁破壊する可能性がある。仮に、この絶縁破壊が避けられたにしても、この保持静電気によって引き起こされた、ゲート電極・ソース電極間の、あるいは、ゲート電極・ドレイン電極間の電位差は、ＴＦＴスイッチのしきい値電圧を超えることができ、そのため、正方向または負方向にシフトさせることができる。近年、ＥＳＤダメージからくる問題点、特に、アクティブマトリクス型液晶ディスプレイや、発光像のためのフラットパネル検出器におけるＥＳＤダメージからくる問題点については、多くの注意が発せられている。今日では、ＥＳＤダメージは、また、このようなタイプのデバイスの、製造時の、取扱時の、および、テスト時の、装置に関連した問題点によっても引き起こされると信じられている。より大きなスループットの設備を使用する傾向のために、より高速で基板取扱を行う傾向のために、金属線幅を減少させるといったまたＴＦＴスイッチの寄生キャパシタンスを減少させるといった、製造プロセスにおけるダウンスケールの傾向のために、ＥＳＤに対する耐性が減少している。ＴＦＴスイッチアレイとともに使用される、ある共通のＥＳＤダメージ保護回路においては、ＴＦＴスイッチアレイを囲む閉じた短絡バーを使用して、ＴＦＴスイッチアレイのすべてのゲートラインおよびソースラインを相互接続する。ゲートラインに関する短絡バーは、ゲートラインの形成時に形成される。一方、ソースラインに関する短絡バーは、ソースラインの形成時に形成される。これら２つの短絡バーは、ＴＦＴスイッチアレイ構造内に形成されたバイアスを通して、電気接続される。短絡バーがアレイ内のすべてのＴＦＴスイッチのゲート電極およびソース電極を接続することにより、ゲート電極およびソース電極は、製造時全般を通して、同一電位のままとされる。これにより、ゲート電極・ソース電極間において、いかなる電位差の発生をも避けることができる。したがって、これらゲート電極およびソース電極におけるＥＳＤダメージを防止することができる。ＴＦＴスイッチアレイを完全に製造した後に、短絡バーは、短絡バーが位置しているガラス基板の一部をカットすることによって、除かれる。このカット操作は、個々のＴＦＴスイッチがテストされる前に、また、ゲートラインおよびソースラインが周辺回路に接続される前に、行われる。上記のＥＳＤダメージ保護回路は、広く使用されているけれども、短絡バーが除かれてしまった後には、ＥＳＤダメージ保護は、一切存在しない。このことは、ＥＳＤダメージが、ＴＦＴスイッチのテスト時に、また、ゲートラインおよびソースラインを周辺機器に接続する際に、頻繁に発生することにより、問題点となっている。これは、このような段階においては、ＴＦＴスイッチアレイが、人手によって取り扱われることや、電子測定機器と接触すること、に起因している。ＴＦＴスイッチアレイに対する他のＥＳＤダメージ保護ネットワークは、米国特許第４，８０３，５３６号に開示されている。このＥＳＤダメージ保護ネットワークにおいては、すべてのボンディングパッドにわたって延在する、Ｎ⁺アモルファスシリコン製抵抗性材料フィルムからなるストリップが使用される。この抵抗性材料フィルムの抵抗値は、ボンディングパッドに接続されることとなる外部ドライバ回路のインピーダンスよりも、少なくとも１桁大きいものとされている。抵抗性材料フィルムの抵抗値を操作することにより、静電気は、ＲＣ定数でもって、すべてのゲートラインおよびソースラインへと分散する。個々のＴＦＴスイッチは、抵抗性材料フィルムを除去することなくテストすることができるけれども、抵抗性材料フィルムが、すべてのゲートラインおよびソースラインにわたって延在することとなる。これによって、クロストークや電子ノイズが引き起こされる。このようなクロストークや電子ノイズは、信号電流が小さいような例えばＸ線像といった特定の応用に関しては、深刻な問題となる。米国特許第５，３１３，３１９号には、ＴＦＴスイッチアレイに対するさらに他のＥＳＤ保護回路が開示されている。このＥＳＤ保護回路は、ＴＦＴスイッチアレイの基板上において、ゲートラインおよびソースラインの間に形成された静電気保護キャパシタを備えている。静電気保護キャパシタの厚さは、ＴＦＴスイッチに対するＥＳＤダメージが起こるよりも前に、これら静電気保護キャパシタにおいて静電気による絶縁破壊が確実に起こるように、選択されている。うまくないことに、静電気保護キャパシタは、ＴＦＴスイッチアレイ内における漂遊キャパシタを増大させる。そのため、電子ノイズが増大し、多くの応用に対して、ＴＦＴスイッチアレイを不適切なものとしてしまう。日本国公開特許２年−第６１６１８号、日本国公開特許６２年−第１９８８２６号、日本国公開特許１年−第３０３４１６号、および、米国特許第５，３７１，３５１号には、アモルファスシリコンフィルム製フォトダイオードを使用した、ＴＦＴスイッチアレイに対するＥＳＤ保護回路が開示されている。これらフォトダイオードは、ゲートラインとソースラインとを接続して、これらゲートライン・ソースライン間の電位差を最小化させる。フォトダイオードが発光した場合には、保護回路の抵抗が急激に減少し、ゲートラインとソースラインとの間で短絡回路を形成する。個々のＴＦＴスイッチをテストする際、あるいは、ＴＦＴスイッチアレイが通常状態で動作する際には、フォトダイオードに発生するいかなる不注意な発光も許容されていない。これにより、保護回路は、非常に大きな抵抗値を維持し、クロストークやリーク電流を最小化させる。米国特許第５，２２０，４４３号には、ＴＦＴスイッチアレイに対するＥＳＤ保護回路が開示されている。この保護回路は、ゲートラインおよびソースラインを相互接続する共通電極を備えている。電圧増加につれて減少するような抵抗値を有する非線形抵抗素子が、ゲートライン・ソースライン間に接続されている。非線形抵抗素子は、２つの背中合わせに配置された薄膜ダイオードを使用して実現されている。抵抗素子がゲートライン・ソースライン間において大きな抵抗値を有していることにより、個々のＴＦＴスイッチは、ガラス基板をカットすることなく、テストすることができる。ガラス基板をカットした後においてさえも、非線形抵抗素子のいくつかは、残ったままであり、ＴＦＴスイッチアレイのＥＳＤダメージに対する耐性を向上させる。しかしながら、カット後の、ＴＦＴスイッチアレイのＥＳＤダメージに対する耐性は、カット前よりも意義深く減少する。上記従来のＥＳＤ保護回路のすべてにおいては、共通の欠点を有している。まず、第１製造ステージ（通常、ゲートライン形成）から最終製造ステージ（通常、ワイヤボンディング）までにわたって、ＴＦＴスイッチアレイを保護し得るＥＳＤ保護回路がないことである。液晶ディスプレイのためのＴＦＴスイッチアレイの製造時においては、フォトレジストのスピンコーティング時または剥離時に、また、ＤＩ水を使用したクリーニング時に、さらに、プラズマエッチング時に、ＥＳＤダメージが起こり得ることがわかっている。これらプロセスは、しばしば、ＴＦＴステージアレイ構造の完成前に行われる。従来技術において提案されているように、ソースラインのメタライゼーションの完了前に、ゲートラインを個別化することにより、ゲートライン上に静電気が蓄積されることとなる。ゲートライン上の静電気は、ゲート絶縁層をなす誘電フィルムの下に埋め込まれる可能性があり、製造プロセスの以降のステージまで保持される可能性がある。以降のステージにおいては、埋め込まれた静電気は、ゲートライン上を移動することができ、いくつかのポイント上ににまたは境界線上に集中することができる。これにより、誘電性ゲート絶縁層に絶縁破壊が引き起こされる。加えて、いくつかのものにおいては、保護素子によってゲートラインおよびソースラインが相互接続されていることにより、ゲートライン・保護素子間にまたはソースライン・保護素子間に接続不良があれば、ゲートラインまたはソースラインが、共通電極から切り離されることとなる。米国特許第５，２２０，４４３号の場合には、ワイヤボンディングプロセス時において、基板上にいくつかのＥＳＤダメージ保護回路が残っているけれども、任意のゲートライン・ソースライン間におけるインピーダンスは、大きくなりすぎて、ＥＳＤダメージを回避するのに十分なだけ迅速に静電気を放電することができない。したがって、ＥＳＤダメージに対して、より有効な保護が、要望されている。したがって、本発明の目的は、ＥＳＤダメージから半導体スイッチアレイを保護するための信頼性高い方法を提供することであり、また、上記欠点の少なくとも１つを除去または軽減し得るような静電放電保護回路を備えた半導体スイッチアレイを提供することである。発明の概要本発明の１つの見地においては、共通の基板上に形成されるとともに行列配置された半導体スイッチアレイであるとともに、このアレイの前記列または前記行のうちの一方をなす個々のスイッチがソースラインによって相互接続され、かつ、前記アレイの前記列または前記行のうちの他方をなす個々のスイッチがゲートラインによって相互接続されているような前記アレイに対しての、静電放電ダメージを防止するための方法であって、前記ゲートラインの形成時に、各ゲートラインの一端を直接的に短絡部材に接続するとともに、各ゲートラインの他端を保護素子を介して短絡部材に接続し；前記ソースラインの形成時に、各ソースラインの一端を直接的に短絡部材に接続するとともに、各ソースラインの他端を保護素子を介して短絡部材に接続し；前記短絡部材どうしを電気的に接続する静電放電ダメージの防止方法が提案される。本発明の他の見地においては、共通の基板上に形成されるとともに行列配置された半導体スイッチアレイであるとともに、このアレイの前記列または前記行のうちの一方をなす個々のスイッチがソースラインによって相互接続され、かつ、前記アレイの前記列または前記行のうちの他方をなす個々のスイッチがゲートラインによって相互接続されている半導体スイッチアレイと、前記基板上に形成されるとともに、電気的に接続された一対の短絡部材と、を具備してなり、前記ゲートラインおよびソースラインの各々が、前記短絡部材の一方に対しては直接的に接続され、前記短絡部材の他方に対しては保護素子を介して接続されている静電放電保護回路を備えた半導体スイッチアレイが提案される。ある実施形態においては、上記方法において、さらに、前記各ソースラインの前記一端および前記他端を第１短絡部材に接続し、前記各ゲートラインの前記一端を第２短絡部材に接続するとともに、前記各ゲートラインの前記他端を前記第１短絡部材に接続し、前記第１短絡部材と前記第２短絡部材とを電気的に接続することが好ましい。他の実施形態においては、上記方法において、さらに、前記ソースラインおよびゲートラインの前記一端を、第１短絡部材に接続し、前記ソースラインおよびゲートラインの前記他端を、第２短絡部材に接続し、これら第１短絡部材と第２短絡部材とを電気的に接続することが好ましい。この場合、前記ソースラインおよびゲートラインの前記一端と前記他端とは、前記アレイの反対側どうしにおいて、交互に配置されていることが、また、好ましい。双方の実施形態において、前記保護素子は、抵抗性保護素子の形態とされていることが好ましい。本発明によれば、半導体スイッチアレイの製造プロセスおよびテストプロセス全体を通して、ＥＳＤダメージ保護を維持できるという利点があり、また、そのようなＥＳＤダメージ保護が、通常の半導体スイッチアレイの製造プロセスに適合しているという利点がある。図面の簡単な説明以下、本発明の実施形態について、添付図面を参照して、より詳細に説明する。図１は、ＴＦＴスイッチアレイを備えている発光像のためのフラットパネル検出器を概略的に示す図である。図２は、図１に示すフラットパネル検出器の一部をなす画素の等価回路を示す図である。図３は、ＥＳＤダメージ保護回路を備えたＴＦＴスイッチアレイを概略的に示す図である。図４は、図３の断面図である。図５は、図３の他の断面図である。図６は、ＥＳＤダメージ保護回路を備えたＴＦＴスイッチアレイの代替可能な実施形態を概略的に示す図である。図７は、図６のＴＦＴスイッチアレイの一部を示す平面図である。図８は、図６のＴＦＴスイッチアレイの他の部分を示す平面図である。図９は、図７における９−９線矢視断面図である。本発明を実施するための最良形態の説明図１には、発光像のためのフラットパネル検出器を示しており、フラットパネル検出器は、全体的に参照符号２０で示されている。フラットパネル検出器は、行列配置された複数の画素２２の形態をなす、半導体スイッチアレイ２１を備えている。ゲートライン２４が、各列の画素２２を相互接続しており、一方、ソースライン２６が、各行の画素２２を相互接続している。ゲートライン２４は、ゲートドライバ回路２８に接続されている。ゲートドライバ回路２８は、制御回路２９からの入力に応じて、ゲートラインに連続してパルスを与える。ソースライン２６は、電荷増幅器３０に接続されている。電荷増幅器３０は、アナログマルチプレクサ３２に接続されている。アナログマルチプレクサ３２は、制御回路２９からの入力に応じて、デジタル化された発光像を形成するようデジタル化することができる像出力をもたらす。図２は、１つの画素２２の等価回路を示している。図に示すように、画素２２は、画素電極３６の形態をなす貯蔵キャパシタＣ_STに接続された発光トランスデューサＣ_SEを備えている。画素電極３６は、薄膜トランジスタ（”ＴＦＴ”）スイッチ３８のドレイン電極を構成している。ＴＦＴスイッチ３８のソース電極は、ソースライン２６の１つに接続されており、ＴＦＴスイッチ３８のゲート電極は、ゲートライン２４の１つに接続されている。発光トランスデューサＣ_SEがバイアスされて発光を意図している場合には、発光トランスデューサＣ_SEは、発光露光量に比例した電荷の画素電極への蓄積を引き起こす。帯電されると、電荷は、ＴＦＴスイッチ３８のゲート端子にゲートパルスを供給することにより、読み取ることができる。ＴＦＴスイッチがゲートパルスを受領したときには、ＴＦＴスイッチは、画素電極３６をソースライン２６に対して接続する。これにより、画素電極が放電することができる。ソースライン２６上の電荷は、電荷増幅器３０により検出される。電荷増幅器３０は、検出された電荷に比例した出力電圧を生成する。電荷増幅器３０からの出力電圧は、アナログマルチプレクサ３２へと伝達される。図３に示すように、製造プロセスの際に、ゲートライン２４およびソースライン２６を備えた画素２２のアレイ２１が、共通のガラス基板上に形成される。ソースライン２６の端部には、テストのための、あるいは、ワイヤボンディングのための、ボンディングパッド４６が形成される。同様に、ゲートライン２４の端部には、ワイヤボンディングパッド４８が形成される。上述のように、ＴＦＴスイッチアレイ２１の製造時に、あるいは、ＴＦＴスイッチアレイ２１のテスト時に、あるいは、例えばゲートドライバ２８および電荷増幅器３０の接続といった、ＴＦＴスイッチアレイ２１の周辺回路への接続時に、ＴＦＴスイッチアレイに対するＥＳＤダメージが起こる可能性がある。ＴＦＴスイッチアレイ２１の製造時におけるＥＳＤダメージの発生を低減するために、後述のＥＳＤダメージ保護回路５０が、同じガラス基板上に製造されている。ＥＳＤダメージ保護回路５０は、リング５２の形態とされた第１短絡部材を備えている。リング５２は、ＴＦＴスイッチアレイを囲んでいるとともに、ＴＦＴスイッチアレイ２１のすべてのゲートライン２４を相互接続している。詳細には、短絡リング５２は、ＴＦＴスイッチアレイ２１の一側部において、ワイヤボンディングパッド４８に対して直接的に接続されている。リング５６の形態とされた第２短絡部材が、また、ＴＦＴスイッチアレイを囲んでいるとともに、ＴＦＴスイッチアレイ２１のすべてのソースライン２６を相互接続している。第２短絡リング５６は、ＴＦＴスイッチアレイ２１の一側部において、ワイヤボンディングパッド４６に対して直接的に接続されている。そして、第２短絡リング５６は、ＴＦＴスイッチアレイ２１の他の側部において、ワイヤボンディングパッド４６に対して、抵抗性保護素子５８を介して接続されている。短絡リング５６は、また、ＴＦＴスイッチアレイ２１の他の側部において、各ワイヤボンディングパッド４８に対して、抵抗性保護素子５４を介して接続されている。２つの短絡リング５２、５６は、ＴＦＴスイッチアレイ構造内に形成されたバイアス（図示せず）を介して、電気的に接続されている。抵抗性保護素子５４、５８は、ゲートライン２４およびソースライン２６上に集まった静電気をリークさせるための電流通路を提供しているとともに、ゲートラインおよびソースラインのインピーダンスよりも、少なくとも１桁大きな抵抗値を有している。図４および図５は、それぞれ、抵抗性保護素子５４および５８を示している。図４に示すように、抵抗性保護素子５４は、セレン化カドミウム（ＣｄＳｅ）製の半導体材料チャネル７８を備えている。ワイヤボンディングパッド４８は、ゲート絶縁層７４およびパッシベーション層７６内に形成されたバイアスを介して、チャネル７８に接触している。短絡リング５６は、また、チャネル７８に接触している。抵抗性保護素子５８は、また、ＣｄＳｅ製チャネル７８を備えている。チャネル７８は、ワイヤボンディングパッド４６、および、短絡リング５６と接触している。上述のように、短絡リング５６は、バイアス（図示せず）を介して、短絡リング５２に接続されている。抵抗性保護素子５４、５８の抵抗値は、バイアス電圧につれて線形的にあるいは非線形的に変化し得るよう構成されており、例えば、ＴＦＴスイッチ、ＴＦＤ（薄膜ダイオード）、ツェナーダイオード、あるいは、フォトダイオードといった様々な構造うちの１つの形態をとることができる。当業者であればわかるように、短絡リング５２は、ＴＦＴスイッチアレイ構造の基板上にゲートライン２４が形成されるときに、形成される。短絡リング５６は、基板上にソースライン２６が形成されるときに、形成される。ガラス基板上に、ＴＦＴスイッチアレイ２１およびＥＳＤダメージ保護回路５０が形成された後に、スクライブ線ＡＢＣＤＡに沿って、ＴＦＴスイッチアレイ構造をカットして、ＴＦＴスイッチアレイの一側部から延在しているソースラインおよびゲートラインに接続されたワイヤボンディングパッド４６、４８を露出させることができ、アレイ内の個々のＴＦＴスイッチ３８をテストすることができる。このようなスクライブ線は、テスト時に、抵抗性保護素子５４、５８を介して相互接続されたゲートライン２４およびソースライン２６をそのままの状態として、各短絡リング５２、５６の各々の一部がそのまま残るように、設定されている。ＴＦＴスイッチアレイのゲート絶縁層をなす誘電性フィルム上に何らかの非平衡な電位が発生してゲートラインまたはソースライン上に静電気が現れた場合においても、その静電気は、ゲートラインおよびソースラインに接続された抵抗性保護素子を通して迅速に分散することができる。テストが完了した後には、ゲートドライバ２８からの出力は、ワイヤボンディングプロセスによって、露出されたゲートライン２４のワイヤボンディングパッド４８に接続することができる。同様に、電荷増幅器３０に対する入力は、ワイヤボンディングプロセスによって、露出されたソースライン２６のワイヤボンディングパッド４６に接続することができる。このようにして、ＴＦＴスイッチアレイ２１は、ＥＳＤダメージ保護回路の半分がそのまま残った状態で、周辺回路に接続することができる。ワイヤボンディングプロセスが完了した後には、ＥＳＤダメージ保護回路５０の残された半分は、スクライブ線ＥＦＧに沿ったレーザーカット操作によって、ＴＦＴスイッチアレイ２１から切り離すことができる。しかしながら、ＥＳＤダメージ保護回路の残り半分は、ゲートラインに印加されたゲートパルスをゲートドライバ２８へと戻すことができ、フラットパネル検出器２０の動作時に、有効である。これにより、ゲートパルス波形の成形や、電子ノイズの低減を行うことができる。加えて、抵抗性保護素子５４、５８と、短絡リング５２、５６と、の間に残った接続により、ボンドワイヤが剥がれた場合や、電荷増幅器３０またはゲートドライバ２８に欠陥が発生した場合などには、過剰の電荷をグラウンドへとリークさせることができる。特に、高解像度のＴＦＴ液晶ディスプレイやフラットパネル検出器といったいくつかの応用においては、ＴＦＴスイッチアレイ２１の両側にゲートラインおよびソースラインが接続された周辺回路を使用することが要望されている。図６〜図９には、ＥＳＤダメージ保護回路１５０を備えたＴＦＴスイッチアレイの他の実施形態１２１が示されている。このＴＦＴスイッチアレイ１２１は、両側周辺回路に適合している。この実施形態においては、明瞭化のために、先と同様の部材については、”１００”を加えた参照符号が使用されている。図に示すように、ＥＳＤダメージ保護回路１５０は、ＴＦＴスイッチアレイ１２１のゲートライン１２４のすべてを相互接続する短絡リング１５２を備えている。短絡リング１５２は、ワイヤボンディングパッド１４８を介して、各ゲートライン１２４の一端だけに接続されている。短絡リング１５２とワイヤボンディングパッド１４８との間の接続は、ＴＦＴスイッチアレイの反対側においては、交互の関係となっている。短絡リング１５２は、また、ＴＦＴスイッチアレイ構造内に形成されたバイアスを介して、ＴＦＴスイッチアレイのソースライン１２６のすべてを相互接続している。短絡リング１５２は、ワイヤボンディングパッド１４６を介して、各ソースライン１２６の一端だけに接続されている。短絡リング１５２とワイヤボンディングパッド１４６との間の接続は、また、ＴＦＴスイッチアレイ１２１の反対側においては、１つおきに交互の関係となっている。第２短絡リング１５６が、抵抗性保護素子１５４を介して、各ゲートライン１２４の他端に接続されている。短絡リング１５６は、また、抵抗性保護素子１５８を介して、各ソースライン１２６の他端に接続されている。短絡リング１５２、１５６は、ＴＦＴスイッチアレイ構造のコーナー部に形成されたバイアス１６０、１６０（図７、８参照）を介して、電気的に接続されている。抵抗性保護素子１５４、１５８の双方のセットは、同様であるべきであるけれども、図７には、抵抗性保護素子１５４の１つを示している。図に示すように、抵抗性保護素子１５４は、ＴＦＴスイッチアレイ構造のゲート絶縁層１７４およびパッシベーション層１７６に形成されたバイアス１７２を介して、ゲートライン１２４に対して接触している金属製接続タブ１７０を備えている。タブ１７０は、ＣｄＳｅ製半導体材料チャネル１７８に接触している。短絡リング１５６は、また、チャネル１７８に接触している。しかしながら、短絡リング１５６は、接続タブ１７０からは離間している。ガラス基板上にＴＦＴスイッチアレイ１２１およびＥＳＤダメージ保護回路１５０が形成された後に、スクライブ線ＡＢＣＤＡに沿ってＴＦＴスイッチアレイをカットして、ＴＦＴスイッチアレイ内の個々のＴＦＴスイッチをテストすることができる。上記実施形態と同様に、スクライブ線は、カット後に、抵抗性保護素子１５４、１５８を介して、ゲートライン１２４およびソースライン１２６の各々の一端が、短絡リング１５６に接続されたままであるように、設定されている。テストが完了した後には、ＴＦＴスイッチアレイ１２１の両側において、周辺回路を、露出されたワイヤボンディングパッド１４６、１４８に接続することができる。この後に、ゲートラインおよびソースラインと短絡リング１５６との間の接続を、周辺回路に接続されたゲートライン１２４およびソースライン１２６を跨ぐようプログラムされたプログラマブルレーザーカット装置を使用して、切り離すことができる。当業者であればわかるように、ＥＳＤダメージ保護回路は、ＴＦＴスイッチアレイの第１製造ステージ（ゲートラインの形成）から、テストやＴＦＴスイッチアレイの周辺回路との接続までにわたって、存在している。これにより、ＴＦＴスイッチアレイに起こるようなＥＳＤダメージのようなものを、従来のスイッチアレイと比較して、低減することができる。発光像のためのフラットパネル検出器に使用されるＴＦＴスイッチアレイに関連したＥＳＤダメージ保護回路について説明してきたけれども、ＥＳＤダメージ保護回路が他の応用に対するＴＦＴスイッチアレイの形成時に製造できることは、当業者には明らかであろう。また、ＥＳＤダメージ保護回路は、製造時およびテスト時におけるＥＳＤダメージからのスイッチアレイの保護が要望されているような他の半導体スイッチアレイの形成時に形成することができる。また、当業者であれば、添付クレームによって定義された本発明の範囲から逸脱することなく、本発明に修正および改良を加え得ることは、理解されるであろう。

Claims

【特許請求の範囲】１．共通の基板上に形成されるとともに行列配置された半導体スイッチアレイであるとともに、このアレイの前記列または前記行のうちの一方をなす個々のスイッチがソースラインによって相互接続され、かつ、前記アレイの前記列または前記行のうちの他方をなす個々のスイッチがゲートラインによって相互接続されているような前記アレイに対しての、静電放電ダメージを防止するための方法であって、前記ゲートラインの形成時に、各ゲートラインの一端を直接的に短絡部材に接続するとともに、各ゲートラインの他端を保護素子を介して短絡部材に接続し；前記ソースラインの形成時に、各ソースラインの一端を直接的に短絡部材に接続するとともに、各ソースラインの他端を保護素子を介して短絡部材に接続し；前記短絡部材どうしを電気的に接続することを特徴とする静電放電ダメージの防止方法。２．さらに、前記各ソースラインの前記一端および前記他端を第１短絡部材に接続し、前記各ゲートラインの前記一端を第２短絡部材に接続するとともに、前記各ゲートラインの前記他端を前記第１短絡部材に接続し、前記第１短絡部材と前記第２短絡部材とを電気的に接続することを特徴とする請求項１記載の方法。３．前記保護素子は、抵抗性保護素子の形態とされていることを特徴とする請求項２記載の方法。４．前記各ソースラインの前記一端は、前記アレイの一側部から延出し、前記各ソースラインの前記他端は、前記アレイの反対側側部から延出し、前記各ゲートラインの前記一端は、前記アレイの一側部から延出し、前記各ゲートラインの前記他端は、前記アレイの反対側側部から延出していることを特徴とする請求項３記載の方法。５．さらに、前記第１および第２短絡部材と、前記ゲートラインおよびソースラインの前記他端と、の間の電気的接続を維持したまま、スクライブラインの第１セットに沿って前記アレイをカットして、前記ゲートラインおよびソースラインの前記一端を露出させることを特徴とする請求項３記載の方法。６．さらに、スクライブラインの第２セットに沿って前記アレイにさらなるカットを施して、前記ゲートラインおよびソースラインの前記他端と、前記保護素子と、の間の電気的接続を断ち切ることを特徴とする請求項５記載の方法。７．前記さらなるカットを、レーザーカット操作を使用して行うことを特徴とする請求項６記載の方法。８．さらに、前記ソースラインおよびゲートラインの前記一端を、第１短絡部材に接続し、前記ソースラインおよびゲートラインの前記他端を、第２短絡部材に接続し、これら第１短絡部材と第２短絡部材とを電気的に接続することを特徴とする請求項１記載の方法。９．前記ソースラインおよびゲートラインの前記一端と前記他端とは、前記アレイの反対側どうしにおいて、交互に配置されていることを特徴とする請求項８記載の方法。１０．前記保護素子は、抵抗性保護素子の形態とされていることを特徴とする請求項９記載の方法。１１．さらに、前記第１および第２短絡部材と、前記ゲートラインおよびソースラインの前記他端と、の間の電気的接続を維持したまま、スクライブラインの第１セットに沿って前記アレイをカットして、前記ゲートラインおよびソースラインの前記一端を露出させることを特徴とする請求項１０記載の方法。１２．さらに、スクライブラインの第２セットに沿って前記アレイにさらなるカットを施して、前記ゲートラインおよびソースラインの前記他端と、前記保護素子と、の間の電気的接続を断ち切ることを特徴とする請求項１１記載の方法。１３．前記さらなるカットを、レーザーカット操作を使用して行うことを特徴とする請求項１２記載の方法。１４．共通の基板上に形成されるとともに行列配置された半導体スイッチアレイであるとともに、このアレイの前記列または前記行のうちの一方をなす個々のスイッチがソースラインによって相互接続され、かつ、前記アレイの前記列または前記行のうちの他方をなす個々のスイッチがゲートラインによって相互接続されている半導体スイッチアレイと、前記基板上に形成されるとともに、電気的に接続された一対の短絡部材と、を具備してなり、前記ゲートラインおよびソースラインの各々が、前記短絡部材の一方に対しては直接的に接続され、前記短絡部材の他方に対しては保護素子を介して接続されていることを特徴とする静電放電保護回路を備えた半導体スイッチアレイ。１５．前記保護素子は、抵抗性保護素子の形態とされていることを特徴とする請求項１４記載の半導体スイッチアレイ。１６．前記各ソースラインの一端が前記短絡部材の一方に直接的に接続されているとともに、前記各ソースラインの他端が前記保護素子を介して前記一方の短絡部材に接続され、前記各ゲートラインの一端が前記短絡部材の他方に直接的に接続されているとともに、前記各ゲートラインの他端が前記保護素子を介して前記他方の短絡部材に接続されていることを特徴とする請求項１５記載の半導体スイッチアレイ。１７．前記ゲートラインおよびソースラインの前記他端と、前記短絡部材の一方および他方と、の間の電気的接続を維持したままで、前記ゲートラインおよびソースラインの前記一端を露出させるような、前記アレイのカットを案内するためのスクライブラインを具備していることを特徴とする請求項１６記載の半導体スイッチアレイ。１８．前記ソースラインおよびゲートラインの各々の一端が前記短絡部材の一方に直接的に接続されているとともに、前記ソースラインおよびゲートラインの各々の他端が保護素子を介して前記短絡部材の他方に接続されていることを特徴とする請求項１５記載の半導体スイッチアレイ。１９．前記ソースラインおよびゲートラインの前記一端と前記他端とは、前記アレイの反対側どうしにおいて、交互に配置されていることを特徴とする請求項１８記載の半導体スイッチアレイ。２０．前記ゲートラインおよびソースラインの前記他端と、前記他方の短絡部材と、の間の電気的接続を維持したままで、前記ゲートラインおよびソースラインの前記一端を露出させるような、前記アレイのカットを案内するためのスクライブラインを具備していることを特徴とする請求項１９記載の半導体スイッチアレイ。