JP2015036819A - 薄膜トランジスタ表示板 - Google Patents

薄膜トランジスタ表示板 Download PDF

Info

Publication number
JP2015036819A
JP2015036819A JP2014161986A JP2014161986A JP2015036819A JP 2015036819 A JP2015036819 A JP 2015036819A JP 2014161986 A JP2014161986 A JP 2014161986A JP 2014161986 A JP2014161986 A JP 2014161986A JP 2015036819 A JP2015036819 A JP 2015036819A
Authority
JP
Japan
Prior art keywords
shorting bar
data line
thin film
film transistor
protective film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014161986A
Other languages
English (en)
Other versions
JP6472619B2 (ja
Inventor
泰 榮 崔
Tae-Young Choi
泰 榮 崔
保 成 金
Bo-Sung Kim
保 成 金
在 佑 朴
Jae-Woo Park
在 佑 朴
喜 準 卞
Xi Zhuo Bian
喜 準 卞
永 旭 李
Young-Wook Lee
永 旭 李
▲ムン▼ 根 崔
Moon-Keun Choi
▲ムン▼ 根 崔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of JP2015036819A publication Critical patent/JP2015036819A/ja
Application granted granted Critical
Publication of JP6472619B2 publication Critical patent/JP6472619B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

【課題】 配線製造工程中に静電気による不良が発生しない薄膜トランジスタ表示板及びその製造方法を提供する。【解決手段】本発明は、ゲート線と、前記ゲート線と絶縁交差するデータ線と、前記ゲート線と前記データ線が交差して画像を表示する表示領域の外側に位置し、前記表示領域の外側まで延長されている前記データ線と重なる、分離されたショーティングバーと、を含み、前記分離されたショーティングバーは半導体物質を含む、薄膜トランジスタ表示板及びその製造方法に関する。【選択図】図１

Description

本発明は、薄膜トランジスタ表示板に関する。
表示装置として、液晶表示装置、有機発光表示装置、プラズマ表示装置、電気泳動表示装置または電気湿潤表示装置など多様な方式の表示装置が使用されている。表示装置は、一般に、表示パネル、及び表示パネルを駆動する駆動部を含み、表示パネルは、薄膜トランジスタが形成されている薄膜トランジスタ表示板、及び上部表示板を含む。表示パネルは、表示領域、及び表示領域を取り囲む周辺領域に区分され、周辺領域には、駆動部、及びその他の配線が形成されている。
薄膜トランジスタ表示板を製造するとき、数回のエッチング工程を経て形成されるが、エッチング工程の問題によって同一でなければならない配線の幅が互いに異なるように形成される場合には、これによって他の部分と表示品質の差が発生する問題がある。特にデータ線の線幅が互いに異なる場合には、これと接続された画素が表示する画像が暗くなる問題が発生する。
本発明の目的は、配線製造工程中に静電気による不良が発生しない薄膜トランジスタ表示板及び／又はその製造方法を提供することにある。
このような目的を達成するために本発明の実施形態による薄膜トランジスタ表示板は、ゲート線と、前記ゲート線と絶縁交差するデータ線と、前記ゲート線と前記データ線が交差して画像を表示する表示領域の外側に位置し、前記表示領域の外側まで延長されている前記データ線と重なる、分離されたショーティングバー含み、前記分離されたショーティングバーは半導体物質を含む。
前記ショーティングバーは横方向に長く形成されてもよい。
隣接する前記データ線の間に位置する島状のショーティングバーをさらに含んでもよい。
前記ショーティングバーはシール部材と重なってもよい。
前記ショーティングバーと前記表示領域との間にはＯＳパッド部を配置してもよい。
前記データ線及び前記分離されたショーティングバーを覆い、コンタクトホールを含む保護膜をさらに含み、前記コンタクトホールの内側面は前記ショーティングバーの切断面と一致してもよい。
前記表示領域には共通電極と画素電極が形成されてもよい。
前記保護膜は、第１保護膜と第２保護膜を含み、前記共通電極は前記第１保護膜と前記第２保護膜との間に位置し、前記画素電極は前記第２保護膜の上に形成されており、前記コンタクトホールは前記第１保護膜と前記第２保護膜を通じて形成されてもよい。
前記ショーティングバーを構成する前記半導体物質は、非晶質シリコンまたはＩＧＺＯのような酸化物半導体であってもよい。
本発明の実施形態による薄膜トランジスタ表示板の製造方法は、絶縁基板の上にゲート線を形成する段階と、前記ゲート線を覆うゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の上に半導体物質、データ線用物質、及びフォトレジストを順次に蒸着する段階と、前記フォトレジストを露光し現像して、フォトレジストが除去された領域、高さの異なる第１領域と第２領域を形成する段階と、前記フォトレジストパターンをマスクとしてエッチングして、データ線、ドレイン電極、半導体層、及びショーティングバーを形成する段階と、前記ショーティングバーをエッチングして切断されたショーティングバーを形成する段階と、を含む。
前記データ線及びショーティングバーを覆う保護層を形成する段階をさらに含んでもよい。
前記ショーティングバーをエッチングして切断されたショーティングバーを形成する段階は、前記保護層に前記ドレイン電極を露出させるコンタクトホールを形成するとき、前記ショーティングバーも分離させる段階を含んでもよい。
前記ショーティングバー分離させる段階は、前記ショーティングバーの上に位置する第１保護膜及び第２保護膜上のコンタクトホールを形成しながら露出する前記ショーティングバーをエッチングしてもよい。
前記ショーティングバーを分離させるとき、前記データ線の間に位置する島状のショーティングバーを形成してもよい。
前記データ線、ドレイン電極、半導体層、及びショーティングバーを形成する段階後に、前記データ線、ドレイン電極、半導体層、及びショーティングバーを覆う第１保護膜を形成する段階と、前記第１絶縁膜の上に共通電極を形成する段階と、前記共通電極と前記第１絶縁膜を覆う第２保護膜を形成する段階と、をさらに含んでもよい。
前記ショーティングバーをエッチングして切断されたショーティングバーを形成する段階は、前記第１保護膜及び第２保護膜に前記ドレイン電極を露出させるコンタクトホールを形成するとき、前記ショーティングバーも分離させる段階を含んでもよい。
前記ショーティングバー分離させる段階は、前記ショーティングバーの上に位置する第１保護膜及び第２保護膜上のコンタクトホールを形成しながら露出する前記ショーティングバーをエッチングしてもよい。
前記ショーティング分離させるとき、前記データ線の間に位置する島状のショーティングバーを形成してもよい。
前記第１保護膜及び第２保護膜に前記ショーティングバー露出させるコンタクトホールを形成する段階と、前記第２保護膜の上に画素電極を形成する段階と、をさらに含み、前記ショーティングバーをエッチングして切断されたショーティングバーを形成する段階は、前記画素電極をエッチングするとき、前記コンタクトホールによって露出するショーティングバーを共にエッチングしてもよい。
前記画素電極はウェットエッチングによってエッチングし、前記ショーティングバーは酸化物半導体で形成されてもよい。
本発明によれば、配線製造工程中に静電気による不良が発生しない薄膜トランジスタ表示板及び／又はその製造方法を提供することができる。
本発明の実施形態による薄膜トランジスタ表示板の配置図である。 本発明の実施形態による薄膜トランジスタ表示板におけるショーティングバー部分の拡大配置図である。 図２のＩＩ−ＩＩ線に沿った断面図である。 図２の実施形態による薄膜トランジスタ表示板の製造方法を順に示す断面図である。 図２の実施形態による薄膜トランジスタ表示板の製造方法を順に示す断面図である。 図２の実施形態による薄膜トランジスタ表示板の製造方法を順に示す断面図である。 本発明の他の実施形態による断面図である。 本発明の他の実施形態による断面図である。 本発明の他の実施形態による薄膜トランジスタ表示板の一部領域の拡大配置図である。 図９のＸ−Ｘ線に沿った断面図である。 図１０の実施形態による薄膜トランジスタ表示板の製造方法を順に示す図面で、表示領域と周辺領域を同時に示す。 図１０の実施形態による薄膜トランジスタ表示板の製造方法を順に示す図面で、表示領域と周辺領域を同時に示す。 図１０の実施形態による薄膜トランジスタ表示板の製造方法を順に示す図面で、表示領域と周辺領域を同時に示す。 図１０の実施形態による薄膜トランジスタ表示板の製造方法を順に示す図面で、表示領域と周辺領域を同時に示す。 図１０の実施形態による薄膜トランジスタ表示板の製造方法を順に示す図面で、表示領域と周辺領域を同時に示す。 図１０の実施形態による薄膜トランジスタ表示板の製造方法を順に示す図面で、表示領域と周辺領域を同時に示す。 図１０の実施形態による薄膜トランジスタ表示板の製造方法を順に示す図面で、表示領域と周辺領域を同時に示す。 図１０の実施形態による薄膜トランジスタ表示板の製造方法を順に示す図面で、表示領域と周辺領域を同時に示す。 本発明の他の実施形態による断面図である。
添付した図面を参照しながら、本発明の実施形態について本発明が属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は種々の異なる形態に実現でき、ここで説明する実施形態に限られない。
図面において、種々の層及び領域を明確に表現するために厚さを拡大して示した。明細書の全体にわたって類似する部分に対しては同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の「上」にあるというとき、これは他の部分の「すぐ上」にある場合だけでなく、その中間に他の部分がある場合も含む。一方、ある部分が他の部分の「すぐ上」にあるというときには、中間に他の部分がないことを意味する。
本発明の実施形態による薄膜トランジスタ表示板について、図１を参照して詳細に説明する。
図１は、本発明の実施形態による薄膜トランジスタ表示板の配置図である。
本発明の実施形態による薄膜トランジスタ表示板１００は、画素ＰＸを含む表示領域３００、及び表示領域３００を取り囲んでいる周辺領域を有する。薄膜トランジスタ表示板１００の上側には上部表示板（図示せず）を配置して、表示パネルを形成してもよい。表示パネルは多様な方式の表示パネルであってもよく、液晶表示パネル、有機発光表示パネル、プラズマ表示パネル、電気泳動表示パネルまたは電気湿潤表示パネルのいずれか一つであってもよい。
薄膜トランジスタ表示板１００には、横方向に延長されているゲート線１２１が形成されている。ゲート線１２１の一端部にはゲートパッド１２９が形成されている。ゲートパッド１２９はシール（ｓｅａｌ）部材３８０の外側に露出していてもよい。
一方、薄膜トランジスタ表示板１００には、縦方向に延長されているデータ線１７１も形成されている。データ線１７１はゲート線１２１と絶縁交差する。データ線１７１とゲート線１２１は、一つの画素ＰＸと電気的に接続していてもよい。実施形態によっては、ゲート線１２１とデータ線１７１が交差して形成する区画によって画素が定義されてもよい。データ線１７１の一端部にはデータパッド１７９が形成されている。データパッド１７９は、シール（ｓｅａｌ）部材３８０の外側に露出していてもよい。
データ線１７１の他側には切断されたショーティングバー１５９が位置している。つまり、各データ線１７１の第１端はデータパッド１７９に接続されており、第２端はショーティングバー１５９に接続されている。切断されたショーティングバー１５９は、図１中の横方向、つまりゲート線１２１が延在する方向に延長されており、データ線１７１と重畳しながら交差しており、データ線１７１とショーティングバー１５９とは互いに絶縁していない。切断されたショーティングバー１５９は半導体物質で形成されている。実施形態によっては、切断されたショーティングバー１５９がデータ線１７１に対して垂直方向（横方向、つまりゲート線１２１が延在する方向）に露出していなくてもよい。
データ線１７１と切断されたショーティングバー１５９は保護膜によって覆われている。保護膜には下部の膜を露出させるコンタクトホールが形成され、切断されたショーティングバー１５９の切断部分はコンタクトホールと一致するか、またはコンタクトホールによって切断されていてもよい。
シール部材３８０は、表示領域３００の周辺を取り囲んでおり、切断されたショーティングバー１５９と重なっている。シール部材３８０を切断されたショーティングバー１５９と重なるようにすれば、薄膜トランジスタ表示板１００で周辺領域を減らす長所がある。
以下、切断されたショーティングバー１５９の構造について、図２及び図３を参照して詳細に説明する。
図２は、本発明の実施形態による薄膜トランジスタ表示板におけるショーティングバー部分の拡大配置図であり、図３は、図２のＩＩ−ＩＩ線に沿った断面図である。
図２は、図１のＡ領域を拡大して示す図面である。
図２に示す通り、データ線１７１の下側の一端には切断されたショーティングバー１５９が図２中の横方向、つまりゲート線１２１が延在する方向に長く形成されている。切断されたショーティングバー１５９の長さ方向は、データ線１７１の延長方向に対して概ね垂直であってもよい。しかし、実施形態によっては、データ線１７１の延長方向に対して垂直でなくてもよい。切断されたショーティングバー１５９は、データ線１７１の下部と接触している半導体からなり、データ線１７１の延長方向である縦方向に対して概ね垂直方向に形成されている。データ線１７１とショーティングバー１５９との間にはオーミックコンタクト層がさらに形成されてもよい。ショーティングバー１５９は半導体物質からなるが、半導体物質の例としては非晶質シリコンやＩＧＺＯのような酸化物半導体が挙げられる。その結果、ショーティングバー１５９が切断される前には、データ線１７１に静電気のような高い電圧が発生すると、半導体物質からなるショーティングバー１５９を通じて他のデータ線１７１にも伝達されて、静電気が分散される。
切断されたショーティングバー１５９は、横方向に配列されているコンタクトホール１８９によって切断されている。つまり、平面図上のコンタクトホール１８９の境界面と切断されたショーティングバー１５９の一端とが互いに一致してもよい。
データ線１７１には、切断されたショーティングバー１５９の内側にＯＳパッド１７８が形成されている。ＯＳパッド１７８は、データ線１７１の製造工程以後に当該パッドに電圧を印加して、隣接したデータ線１７１と短絡があるか、または断線があるかを確認（ＯＳテスト−ｏｐｅｎ／ｓｈｏｒｔ ｔｅｓｔ）するためのパッドである。ＯＳパッド１７８を通じてＯＳテストを行うときには、ショーティングバー１５９が断線して、切断されたショーティングバー１５９の状態である必要がある。
図３の断面図を参照すれば、絶縁基板１１０の上にゲート絶縁膜１４０が位置し、ゲート絶縁膜１４０の上に切断されたショーティングバー１５９が位置し、切断されたショーティングバー１５９の上にデータ線１７１が位置している。データ線１７１とショーティングバー１５９は保護膜１８０によって覆われており、保護膜１８０にはコンタクトホール１８９が形成されている。コンタクトホール１８９はショーティングバー１５９の切断面が露出するように位置している。
このような構造の切断されたショーティングバー１５９の製造方法について、図４乃至図６を参照して説明する。
図４乃至図６は、図２の実施形態による薄膜トランジスタ表示板の製造方法を順に示す断面図である。
絶縁基板１１０の上にゲート線（図示せず）を形成した後、ゲート絶縁膜１４０で覆う。
その後、ゲート絶縁膜１４０の上に順次に半導体物質１５９'とデータ線用物質１７１'を積層する。ここで、データ線１７１を単一層に形成する場合には、データ線用物質１７１'は一つの層で構成されるが、複数の層に形成される場合には、データ線用物質１７１'が一つ以上の層で構成されてもよい。
その後、データ線用物質１７１'の上にフォトレジストを形成した後、マスク（図示せず）を用いて露光してフォトレジストパターン２８０−１、２８０−１'を形成する。ここで、フォトレジストパターン２８０−１、２８０−１'は、フォトレジストが除去された領域（図示せず）も存在する。また、フォトレジストが形成された領域は、図４に示したように、互いに異なる高さを有する二つの領域２８０−１、２８０−１'を含む。第１領域２８０−１'は、高さが低い領域であり、第２領域２８０−１は、高さが高い領域であり、第１領域２８０−１'を形成するマスクの領域はスリットパターンや半透過パターンを含んでもよい。
その後、図５に示したようにエッチング工程を行う。フォトレジストが形成されない領域は、データ線用物質１７１'と半導体物質１５９'が全てエッチングされて、ゲート絶縁膜１４０が露出する。第１領域２８０−１'のようにフォトレジストが薄く形成された領域は、データ線用物質１７１'はエッチングされるが、半導体物質１５９'はエッチングされない。そして第２領域２８０−１のようにフォトレジストが厚く形成された領域は、データ線用物質１７１'さえエッチングされず、エッチング後にもフォトレジスト２８０−１が残っていることがある。以上のようなエッチング工程によってデータ線１７１のパターンは完成され、半導体物質１５９'もエッチングされてショーティングバー１５９に完成される。このような工程によれば、データ線１７１の下には半導体物質１５９'が常に位置している。データ線１７１が位置しない領域に形成される半導体物質１５９'はショーティングバー１５９を構成するか、または薄膜トランジスタのチャネルを形成してもよい。
その後、図６に示したように、フォトレジスト２８０−１を除去し、保護膜１８０を積層してデータ線１７１を覆う。
その後、図３に示したように、保護膜１８０にコンタクトホール１８９を形成する。コンタクトホール１８９を形成するために、保護膜１８０をエッチングすると同時に、ショーティングバー１５９をエッチングして切断されたショーティングバー１５９を完成する。切断されたショーティングバー１５９は、コンタクトホール１８９をエッチングするときに切断されるので、コンタクトホール１８９の内側面とショーティングバー１５９の切断面が互いに概ね一致してもよい。
以下、図７及び図８を参照して、本発明の他の実施形態による切断されたショーティングバー１５９の構造について説明する。
図７及び図８は、本発明の他の実施形態による断面図である。
先ず、図７に示している切断されたショーティングバー１５９は、データ線１７１の側面とショーティングバー１５９の切断面が互いに概ね一致する構造を有する。これはデータ線１７１を覆う保護膜１８０のコンタクトホール１８９をデータ線１７１の幅に合わせて切断した場合であるか、または別途のエッチング工程によってショーティングバー１５９をデータ線１７１の幅に合わせて切断した場合である。実施形態によっては、ショーティングバー１５９を切断するエッチング工程において、アンダーカットによってショーティングバー１５９がデータ線１７１の境界よりさらに内側に位置することもある。
一方、図８では、隣接するデータ線１７１の間にショーティングバー１５９を二つ以上に切断する構造を示している。つまり、データ線１７１の間に保護膜１８０のコンタクトホール１８９を二つ以上形成してコンタクトホールを形成すれば、図８に示したように、切断されたショーティングバー１５９の間にはデータ線１７１と重ならない島状のショーティングバー１５９−１が形成される。図８の実施形態では、コンタクトホール１８９を三つ形成してエッチングした場合の切断されたショーティングバー１５９の構造が示されている。それだけでなく、実施形態によっては、ショーティングバー１５９を切断するために別途のエッチング工程でエッチングすることもできる。
以下、本発明の他の実施形態による薄膜トランジスタ表示板及びその製造方法について説明する。以下の構造では液晶表示装置を中心に説明し、液晶表示装置のうちの薄膜トランジスタ表示板に画素電極と共通電極の両方が形成されている構造を中心に説明する。
先ず、図９及び図１０を参照して、薄膜トランジスタ表示板における切断されたショーティングバー１５９部分を中心に説明する。
図９は、本発明の他の実施形態による薄膜トランジスタ表示板のうちの一部領域の拡大配置図であり、図１０は、図９のＸ−Ｘ線に沿った断面図である。
図９では、データ線１７１にデータ電圧を印加するデータパッドに対して反対側他端を示している。データ線１７１の他端には、表示領域からリペア配線が形成されているリペア部１７７、リペア部１７７の外側に位置するＯＳパッド部１７８、及びＯＳパッド部１７８の外側に位置する切断されたショーティングバー１５９が形成されている。
リペア部１７７は、データ線１７１と直接接続していなくてもよく、リペアが必要なときに限ってデータ線１７１と接続する構造を含む。一方、実施形態によっては、リペア部１７７の位置にリペア部の代わりに静電気防止部を含んでもよい。静電気防止部は薄膜トランジスタを含み、静電気を外部に放出させる構造を含む。
ＯＳパッド部１７８は、それぞれのデータ線１７１に接続されている複数のＯＳパッドを含み、データ線１７１と直接接続されている。データ線１７１の幅が拡張されてＯＳパッドに形成されてもよい。ＯＳパッド部１７８は、データ線１７１のパターンが完了した後に電圧を印加して、データ線１７１が隣接するデータ線と短絡するか、またはデータ線１７１が断線したことを把握できるようにするためのパッドである。
ＯＳパッド部１７８の外側であり、シール部材３８０と重なる領域には、データ線１７１の延長方向に対して概ね垂直な横方向に配列されている断線したショーティングバー１５９が位置している。
断線したショーティングバー１５９は、データ線１７１とは異なる物質の半導体物質で形成されている。ショーティングバー１５９は、データ線１７１と接触して、データ線１７１に静電気が発生する場合、隣接するデータ線１７１に静電気を伝達する役割を果たす。データ線１７１が完成される前まではショーティングバー１５９が断線しておらず、発生する静電気を除去するが、データ線１７１が完成された後にはショーティングバー１５９を断線させる。ショーティングバー１５９が断線した後には、ＯＳパッド部を通じてＯＳテストが可能であり、各データ線１７１に互いに異なるデータ電圧を伝達することもできる。
断線したショーティングバー１５９は、データ線１７１を覆う保護膜１８０、１８５に形成されるコンタクトホール１８９が形成されるために、エッチングされるときにエッチングされて断線する。
また、断線したショーティングバー１５９はシール部材３８０と重なって、表示領域の外側周辺領域の幅を減らすことができる。
図１０を参照すれば、絶縁基板１１０の上にゲート絶縁膜１４０が位置し、ゲート絶縁膜１４０の上に切断されたショーティングバー１５９が位置し、切断されたショーティングバー１５９の上にデータ線１７１が位置している。データ線１７１とショーティングバー１５９は保護膜１８０、１８５によって覆われており、保護膜１８０、１８５にはコンタクトホール１８９が形成されている。コンタクトホール１８９はショーティングバー１５９の切断面が露出するように位置している。シール部材３８０によってコンタクトホール１８９は満たされている。
このような構造の切断されたショーティングバー１５９の製造方法について、図１０乃至図１８を参照して説明する。このとき、ショーティングバー１５９の製造及び切断工程以外に、液晶表示パネルにおいて薄膜トランジスタ、画素電極、及び共通電極が形成される工程も共に説明する。
図１１乃至図１８は、図１０の実施形態による薄膜トランジスタ表示板の製造方法を順に示す図面で、表示領域と周辺領域を同時に示している。
図１１乃至図１８において、断面図の左側は表示領域内の画素を示し、右側は周辺領域でショーティングバーの形成領域を示している。
先ず、図１１に示したように、表示領域では絶縁基板１１０の上にゲート線用金属を積層し、これをエッチングして、ゲート電極１２４を含むゲート線を形成する。その後、ゲート電極１２４を含むゲート線を覆うゲート絶縁膜１４０を形成する。
このとき、周辺領域のうちのショーティングバーの形成領域においては、ゲート用金属が積層されてから全て除去した後、絶縁基板１１０の上にゲート絶縁膜１４０を形成する。
その後、図１２に示したように、ゲート絶縁膜１４０の上に順次に半導体物質１５９'とデータ線用物質１７１'を積層する。ここで、データ線１７１を単一層に形成する場合には、データ線用物質１７１'は一つの層で構成されるが、複数の層に形成される場合には、データ線用物質１７１'が一つ以上の層で構成される。このとき、表示領域とショーティングバーの形成領域には差がない。半導体物質１５９'としては非晶質シリコンやＩＧＺＯのような酸化物半導体が挙げられる。データ線用物質１７１'と半導体物質１５９'との間にはオーミックコンタクト層用物質がさらに含まれていてもよい。オーミックコンタクト層用物質が形成される場合に、オーミックコンタクト層用物質はデータ線用物質１７１'と同一のパターンにエッチングされてもよい。
その後、図１３に示したように、データ線用物質１７１'の上にフォトレジストを形成した後、マスク（図示せず）を用いて露光してフォトレジストパターン２８０−１、２８０−１'を形成する。ここで、フォトレジストパターン２８０−１、２８０−１'は、フォトレジストが除去された領域、薄い厚さに形成された第１領域２８０−１'、及び厚い厚さに形成された第２領域２８０−１を含む。ここで、フォトレジストが除去された領域は、データ線用物質１７１'と半導体物質１５９'が全て除去される位置であり、薄い厚さを有する第１領域２８０−１'は、データ線用物質１７１'は除去されるが、半導体物質１５９'は残す位置であり、厚い厚さを有する第２領域２８０−１は、データ線用物質１７１'も残す位置に対応する。表示領域において、データ線用物質１７１'を残す位置はデータ線１７１、データパッド、ソース電極１７３、及びドレイン電極１７５を含み、ショーティングバーの形成領域において、データ線用物質１７１'を残す位置は、延長されているデータ線１７１の位置である。データ線用物質１７１'が残った位置の下には半導体物質１５９'が残っている。
一方、表示領域において、データ線用物質１７１'は除去されるが、半導体物質１５９'を残す位置は、薄膜トランジスタのチャネル領域（ソース電極とドレイン電極との間）があり、ショーティングバーの形成領域において、データ線用物質１７１'は除去されるが、半導体物質１５９'を残す位置は、ショーティングバー１５９が形成される位置に対応する。
その後、図１４に示したように、フォトレジストパターン２８０−１、２８０−１'をマスクにしてエッチングし、フォトレジストパターンのうちの第１領域２８０−１'が除去されるまでエッチングする。このとき、フォトレジストパターンが形成されない領域のデータ線用物質１７１'または半導体物質１５９'はエッチングされる。
その後、図１５に示したように、図１４の段階で追加的にエッチングを行って、フォトレジストパターンが形成されない領域には半導体物質１５９'も除去され、フォトレジストパターンのうちの第１領域２８０−１'に位置するデータ線用物質１７１'が除去される。そして、フォトレジストパターンのうちの第２領域２８０−１に位置するデータ線用物質１７１'はエッチングされない。フォトレジストパターンが形成されない領域にはゲート絶縁膜１４０が一部エッチングされてもよい。
図１５までエッチングが進められると、表示領域ではデータ線１７１、データパッド、ソース電極１７３、及びドレイン電極１７５が完成される。データ線１７１、データパッド、ソース電極１７３、及びドレイン電極１７５の下には半導体物質が残っており、ソース電極１７３とドレイン電極１７５との間には露出した半導体層１５４が位置し、露出した半導体層１５４は薄膜トランジスタのチャネルを形成する。
一方、ショーティングバーの形成領域においては、データ線１７１が延長されている構造と、データ線１７１の延長方向に対して概ね垂直方向である横方向に延長されているショーティングバー１５９が完成される。ショーティングバー１５９は複数のデータ線１７１を接続する。ショーティングバー１５９は半導体物質からなって、静電気のような高い電圧が印加される場合、ショーティングバー１５９通じて隣接するデータ線１７１に静電気を分散するので、静電気が特定データ線１７１に残っていない。一般に、エッチング工程は、金属からなるデータ線１７１は電子を失ってイオン化する酸化反応であるが、データ線１７１が負の静電気を帯びる場合には、酸化反応が低下してエッチング比率が低下する。その結果、データ線１７１の配線幅が厚くなることがあり、その結果、周辺データ線１７１との短絡、及び配線幅が広くなることにより、他のデータ線との抵抗差による表示欠陥が発生しうる。しかし、本発明では、ショーティングバー１５９が、データ線１７１がエッチングされる間においてもデータ線１７１どうしを接続し続けているので、もしデータ線１７１のエッチング工程の前やエッチング工程中に静電気が発生すると、データ線１７１からショーティングバー１５９に静電気を分散して、データ線１７１が負の静電気を帯びないようになる。その結果、データ線１７１の配線幅を一定に形成することができ、これによって表示品質も向上する。
その後、図１６に示したように、第１保護膜１８０を積層する。その後、表示領域には第１保護膜１８０の上に板状の共通電極２７０を形成する。板状の共通電極２７０は透明な導電物質で形成される。一方、ショーティングバーの形成領域においては、第１保護膜１８０の上に透明な導電物質が形成された後、透明物質が共通電極２７０にエッチングされるときに全て除去される。
その後、図１７に示したように、第１保護膜１８０と共通電極２７０を覆う第２保護膜１８５を形成する。その後、第２保護膜１８５と第１保護膜１８０を除去してコンタクトホール１８６、１８９を形成する。表示領域においては、ドレイン電極１７５の一部を露出させる第１コンタクトホール１８６を形成するために、保護膜１８０、１８５をエッチングする。一方、ショーティングバーの形成領域においては、保護膜１８０、１８５に第２コンタクトホール１８９を形成しながら、露出するショーティングバー１５９も共にエッチングする。その結果、切断されたショーティングバー１５９が完成される。切断されたショーティングバー１５９は、第２コンタクトホール１８９をエッチングするときに切断されるので、第２コンタクトホール１８９の内側面とショーティングバー１５９の切断面とが互いに概ね一致してもよい。
その後、図１８に示したように、表示領域においては、第２保護膜１８５の上に画素電極１９１、及び画素電極１９１とドレイン電極とを接続する部分１９１−１を形成する。画素電極１９１は透明な導電物質で形成されてもよい。一方、ショーティングバーの形成領域においては、画素電極用物質が積層されてから、画素電極１９１がエッチングされるときに除去される。
図１８では、ショーティングバーの形成領域の上にシール部材３８０が形成されて、上部表示板（図示せず）と結合された構造の一部を示しており、表示領域には液晶分子３１０を含む液晶層が形成されていることも示している。
上部表示板は、カラーフィルターや遮光部材を含んでもよい。
以上の実施形態では、切断されたショーティングバー１５９の形成は、図１７に示したように、保護膜１８０、１８５にコンタクトホール１８９を形成するときエッチングすることと記述した。しかし、切断されたショーティングバー１５９を形成する段階は、それ以外の段階でも可能である。例えば、ＩＧＺＯのような酸化物半導体で形成されたショーティングバー１５９に対してコンタクトホール１８９を形成するときに切断せず、画素電極１９１をウェットエッチングするときにエッチングしてもよい。これは、コンタクトホール１８９によって露出したショーティングバー１５９が、画素電極１９１用エッチング液でエッチングされるためである。ウェットエッチングでショーティングバー１５９を切断する場合には、アンダーカットによってコンタクトホール１８９の境界よりさらに内側に切断面が位置してもよい。
以下、図１９を参照して、本発明の他の実施形態について説明する。
図１９は、本発明の他の実施形態による断面図である。
図１９の実施形態は、図１０の実施形態とは異なり、隣接するデータ線１７１の間にショーティングバー１５９を二つ以上に切断する構造を示している。つまり、データ線１７１の間に保護膜１８０、１８５の第２コンタクトホール１８９を二つ以上形成してコンタクトホールを形成し、切断されたショーティングバー１５９の間にデータ線１７１と重ならない島状のショーティングバー１５９−１を含むように形成する。図１９の実施形態では、第２コンタクトホール１８９を三つ形成してエッチングした場合の切断されたショーティングバー１５９の構造が示されている。それだけでなく、実施形態によっては、ショーティングバー１５９を切断するために別途のエッチング工程でエッチングしてもよい。
以上のように、周辺領域に配線と接続されている半導体層を利用してショーティングバーを形成し、配線が形成された後ショーティングバーを断線させて、配線製造工程中に静電気が発生すると、ショーティングバーに静電気が分散するようにし、配線が完成された後にはショーティングバーを断線させて、各配線が独立した信号を伝達できるようにする。また、配線製造中の静電気によって配線の幅が互いに異なるようにエッチングされる問題点も解消して、配線の幅によって当該配線部分のみで輝度が低下する表示問題も解消することができる。
以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲で定義している本発明の基本概念を利用した当業者の種々の変形及び改良形態も本発明の権利範囲に属するものである。
１００ 薄膜トランジスタ表示板
１１０ 絶縁基板
１２１ ゲート線
１２４ ゲート電極
１２９ ゲートパッド
１４０ ゲート絶縁膜
１５４ 半導体層
１５９ ショーティングバー
１５９−１ 島状のショーティングバー
１５９' 半導体物質
１７１ データ線
１７１' データ線用物質
１７３ ソース電極
１７５ ドレイン電極
１７７ リペア部
１７８ ＯＳパッド部
１７９ データパッド
１８０、１８５ 保護膜
１８６、１８９ コンタクトホール
１９１、１９１−１ 画素電極
２７０ 共通電極
２８０−１、２８０−'１ フォトレジスト
３００ 表示領域
３１０ 液晶分子
３８０ シール部材

Claims (9)

  1. ゲート線と、
    前記ゲート線と絶縁交差するデータ線と、
    前記ゲート線と前記データ線が交差して画像を表示する表示領域の外側に位置し、前記表示領域の外側まで延長されている前記データ線と重なる、分離されたショーティングバーと、を含み、
    前記分離されたショーティングバーは半導体物質を含む、薄膜トランジスタ表示板。
  2. 前記ショーティングバーは横方向に長く形成される、請求項１に記載の薄膜トランジスタ表示板。
  3. 隣接する前記データ線の間に位置する島状のショーティングバーをさらに含む、請求項２に記載の薄膜トランジスタ表示板。
  4. 前記ショーティングバーはシール部材と重なる、請求項１に記載の薄膜トランジスタ表示板。
  5. 前記ショーティングバーと前記表示領域との間にはＯＳパッド部を配置する、請求項１に記載の薄膜トランジスタ表示板。
  6. 前記データ線及び前記分離されたショーティングバーを覆い、コンタクトホールを含む保護膜をさらに含み、
    前記コンタクトホールの内側面は前記ショーティングバーの切断面と一致する、請求項１に記載の薄膜トランジスタ表示板。
  7. 前記表示領域には共通電極と画素電極が形成される、請求項６に記載の薄膜トランジスタ表示板。
  8. 前記保護膜は第１保護膜と第２保護膜を含み、
    前記共通電極は前記第１保護膜と前記第２保護膜との間に位置し、前記画素電極は前記第２保護膜の上に形成されており、
    前記コンタクトホールは前記第１保護膜と前記第２保護膜を通じて形成される、請求項７に記載の薄膜トランジスタ表示板。
  9. 前記ショーティングバーを構成する前記半導体物質は、非晶質シリコンまたはＩＧＺＯのような酸化物半導体である、請求項１に記載の薄膜トランジスタ表示板。
JP2014161986A 2013-08-14 2014-08-08 薄膜トランジスタ表示板の製造方法 Expired - Fee Related JP6472619B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130096654A KR102106006B1 (ko) 2013-08-14 2013-08-14 박막 트랜지스터 표시판 및 그 제조 방법
KR10-2013-0096654 2013-08-14

Publications (2)

Publication Number Publication Date
JP2015036819A true JP2015036819A (ja) 2015-02-23
JP6472619B2 JP6472619B2 (ja) 2019-02-20

Family

ID=52466599

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014161986A Expired - Fee Related JP6472619B2 (ja) 2013-08-14 2014-08-08 薄膜トランジスタ表示板の製造方法

Country Status (4)

Country Link
US (1) US9823531B2 (ja)
JP (1) JP6472619B2 (ja)
KR (1) KR102106006B1 (ja)
CN (1) CN104377206B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112505974A (zh) * 2020-12-10 2021-03-16 滁州惠科光电科技有限公司 一种走线结构及液晶显示面板

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102228900B1 (ko) 2014-07-25 2021-03-17 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
CN104716146B (zh) * 2015-03-30 2018-06-15 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
KR102315889B1 (ko) * 2015-04-14 2021-10-21 삼성디스플레이 주식회사 표시 패널
WO2017170219A1 (ja) * 2016-03-31 2017-10-05 シャープ株式会社 アクティブマトリクス基板、その製造方法および表示装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06258668A (ja) * 1993-03-05 1994-09-16 Toshiba Corp マトリクスアレイ基板とその製造方法およびそれを用いた液晶表示装置
JPH09325355A (ja) * 1996-06-03 1997-12-16 Sharp Corp 表示素子の製造方法
JPH11509938A (ja) * 1995-07-31 1999-08-31 リットン システムズ カナダ リミテッド 静電放電防止回路付き半導体スイッチアレイおよび製造方法
JP2001133807A (ja) * 1999-10-29 2001-05-18 Fujitsu Ltd 薄膜トランジスタ、液晶表示装置、およびその製造方法
JP2001255558A (ja) * 2000-03-13 2001-09-21 Seiko Epson Corp 半導体装置、電気光学装置用基板、液晶装置用基板とその製造方法、及び液晶装置、並びにこれを用いた投射型液晶表示装置および電子機器
JP2008107807A (ja) * 2006-09-29 2008-05-08 Semiconductor Energy Lab Co Ltd 液晶表示装置および電子機器
JP2010055100A (ja) * 2004-06-29 2010-03-11 Lg Display Co Ltd 画素領域外郭部の光漏れを防止するｃｏｔ構造液晶表示装置及びその製造方法
US20130194224A1 (en) * 2012-01-27 2013-08-01 Research In Motion Limited Electronic device with capacitive touch-sensitive display

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100271038B1 (ko) * 1997-09-12 2000-11-01 구본준, 론 위라하디락사 전기적 특성 검사를 위한 단락 배선의 제조 방법 및 그 단락 배선을 포함하는 액티브 기판의 구조(a method for manufacturing a shorting bar probing an electrical state and a structure of an lcd comprising the shorting bar)
KR100769160B1 (ko) * 2000-12-29 2007-10-23 엘지.필립스 엘시디 주식회사 액정표시장치의 테스트 패드
KR100443835B1 (ko) * 2002-04-17 2004-08-11 엘지.필립스 엘시디 주식회사 정전기 방지를 위한 박막트랜지스터 어레이 기판 및 그 제조방법
KR20060077853A (ko) 2004-12-31 2006-07-05 엘지.필립스 엘시디 주식회사 액정표시장치 제조방법
US7470942B2 (en) * 2005-09-07 2008-12-30 Chunghwa Picture Tube., Ltd. Thin film transistor array and electrostatic discharge protective device thereof
US20080204618A1 (en) * 2007-02-22 2008-08-28 Min-Kyung Jung Display substrate, method for manufacturing the same, and display apparatus having the same
KR100924140B1 (ko) 2008-02-22 2009-10-28 삼성모바일디스플레이주식회사 평판 표시 장치의 제조 방법
CN101256297B (zh) * 2008-03-28 2010-06-23 昆山龙腾光电有限公司 液晶显示装置及其阵列基板和母基板
KR20090126052A (ko) 2008-06-03 2009-12-08 삼성전자주식회사 박막 트랜지스터 기판 및 이를 표함하는 표시 장치
KR100947448B1 (ko) 2008-06-11 2010-03-11 삼성모바일디스플레이주식회사 유기전계발광 표시장치의 제조방법
TWI387802B (zh) * 2008-09-30 2013-03-01 Chunghwa Picture Tubes Ltd 主動元件陣列基板與液晶顯示面板
KR101200258B1 (ko) 2008-12-26 2012-11-12 엘지디스플레이 주식회사 액정표시장치용 모 어레이 기판
TWI409558B (zh) * 2010-07-30 2013-09-21 Chunghwa Picture Tubes Ltd 顯示面板及其訊號線修補方法
KR101843872B1 (ko) 2011-06-27 2018-04-02 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN102956550B (zh) * 2011-08-18 2015-03-25 元太科技工业股份有限公司 制造主动阵列基板的方法与主动阵列基板
US20130057799A1 (en) 2011-09-07 2013-03-07 Shenzhen China Star Optoelectronics Technology Co. Ltd. Shorting bar assembly, lcd panel and lcd
US9720295B2 (en) 2011-09-27 2017-08-01 Lg Display Co., Ltd. Liquid crystal display device and method for manufacturing the same
CN103163668B (zh) * 2011-12-15 2015-09-23 武汉天马微电子有限公司 液晶显示装置的检测装置
CN102768421A (zh) * 2012-07-24 2012-11-07 深圳市华星光电技术有限公司 液晶面板及其制作方法
CN102967978B (zh) * 2012-12-18 2015-08-26 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
CN103235433B (zh) * 2013-05-08 2015-11-11 深圳市华星光电技术有限公司 液晶显示面板的短接条结构及液晶显示面板

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06258668A (ja) * 1993-03-05 1994-09-16 Toshiba Corp マトリクスアレイ基板とその製造方法およびそれを用いた液晶表示装置
JPH11509938A (ja) * 1995-07-31 1999-08-31 リットン システムズ カナダ リミテッド 静電放電防止回路付き半導体スイッチアレイおよび製造方法
JPH09325355A (ja) * 1996-06-03 1997-12-16 Sharp Corp 表示素子の製造方法
JP2001133807A (ja) * 1999-10-29 2001-05-18 Fujitsu Ltd 薄膜トランジスタ、液晶表示装置、およびその製造方法
JP2001255558A (ja) * 2000-03-13 2001-09-21 Seiko Epson Corp 半導体装置、電気光学装置用基板、液晶装置用基板とその製造方法、及び液晶装置、並びにこれを用いた投射型液晶表示装置および電子機器
JP2010055100A (ja) * 2004-06-29 2010-03-11 Lg Display Co Ltd 画素領域外郭部の光漏れを防止するｃｏｔ構造液晶表示装置及びその製造方法
JP2008107807A (ja) * 2006-09-29 2008-05-08 Semiconductor Energy Lab Co Ltd 液晶表示装置および電子機器
US20130194224A1 (en) * 2012-01-27 2013-08-01 Research In Motion Limited Electronic device with capacitive touch-sensitive display

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112505974A (zh) * 2020-12-10 2021-03-16 滁州惠科光电科技有限公司 一种走线结构及液晶显示面板
CN112505974B (zh) * 2020-12-10 2022-07-22 滁州惠科光电科技有限公司 一种走线结构及液晶显示面板

Also Published As

Publication number Publication date
KR20150019593A (ko) 2015-02-25
US20150049276A1 (en) 2015-02-19
CN104377206A (zh) 2015-02-25
JP6472619B2 (ja) 2019-02-20
US9823531B2 (en) 2017-11-21
KR102106006B1 (ko) 2020-05-04
CN104377206B (zh) 2019-07-30

Similar Documents

Publication Publication Date Title
KR101258903B1 (ko) 액정표시장치 및 액정표시장치 제조방법
US9244317B2 (en) Active matrix substrate and display device
US8633065B2 (en) Method for manufacturing mother substrate and array substrate
JP4442684B2 (ja) 液晶表示装置及びその製造方法
US9911760B2 (en) Thin film transistor substrate and manufacturing method thereof
JP6472619B2 (ja) 薄膜トランジスタ表示板の製造方法
TWI441198B (zh) 面板及其製法
EP3308398B1 (en) Array substrate, display panel, and display apparatus
JP2010128418A (ja) 液晶表示装置及びその製造方法
US8502946B2 (en) Array substrate of fringe field switching mode liquid crystal display panel and method of manufacturing the same
US7286195B2 (en) Interconnect structure for TFT-array substrate and method for fabricating the same
JP2017037131A (ja) アレイ基板とそのアレイ基板を用いた液晶表示装置
JP2006195098A (ja) マトリクスアレイ基板、その製造方法、及び平面表示装置
JP2010102220A (ja) 液晶装置の製造方法および液晶装置
KR102296743B1 (ko) 유기발광 표시장치 및 이를 제조하는 방법
KR20090098246A (ko) 표시 장치 및 이의 제조 방법
KR20120036186A (ko) 배선, 배선 형성 방법, 상기 배선을 이용한 표시 장치, 및 상기 표시 장치의 제조 방법
JP2010097077A (ja) 表示装置及びその製造方法
US20160260843A1 (en) Array substrate and manufacturing method thereof, display device and thin film transistor
JP2008089646A (ja) 表示装置
JP4722538B2 (ja) 表示装置
KR101878188B1 (ko) 스페이서 및 범프 패턴을 포함하는 액정 표시 장치 및 그의 제조 방법
JP4842709B2 (ja) 表示装置の製造方法
KR20170081070A (ko) 수평 전계형 액정 표시장치 및 그 제조방법
KR20160057526A (ko) 게이트 배선과 데이터 배선 사이의 절연성을 향상한 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20160629

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170803

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180515

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180813

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180828

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181112

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181225

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190123

R150 Certificate of patent or registration of utility model

Ref document number: 6472619

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees