JP2010102220A - 液晶装置の製造方法および液晶装置 - Google Patents
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Abstract
【課題】エッチングマスクの除去処理において異物が存在する絶縁層中に混入した異物によって、画素電極と共通電極間において電気的な短絡が生じることを抑制する。
【解決手段】平坦化層18には共通電極12が形成されている。共通電極12は接続電極13と電気的に接続され、さらに接続電極13は、コンタクトホールCH2を介して共通配線131と電気的に接続されている。共通電極12を覆うように形成された絶縁層50を挟んで、画素電極11が形成されている。画素電極11は、コンタクトホールCH1によってドレイン電極20dと電気的に接続されている。画素電極11と接続電極13とは、いずれも平坦化層18上に形成されていることが解る。すなわち、画素電極11と接続電極13とは、同じ層に形成されている。言い換えると、画素電極11とドレイン電極20dとの接続と、接続電極13と共通配線131との接続を、同時に行う。
【選択図】図2
【解決手段】平坦化層18には共通電極12が形成されている。共通電極12は接続電極13と電気的に接続され、さらに接続電極13は、コンタクトホールCH2を介して共通配線131と電気的に接続されている。共通電極12を覆うように形成された絶縁層50を挟んで、画素電極11が形成されている。画素電極11は、コンタクトホールCH1によってドレイン電極20dと電気的に接続されている。画素電極11と接続電極13とは、いずれも平坦化層18上に形成されていることが解る。すなわち、画素電極11と接続電極13とは、同じ層に形成されている。言い換えると、画素電極11とドレイン電極20dとの接続と、接続電極13と共通配線131との接続を、同時に行う。
【選択図】図2
Description
本発明は、液晶装置の製造方法および液晶装置に関する。
近年、液晶装置における表示特性(例えば視野角)を改善する方式として、FFS(Fringe-Field Switching)と呼ばれる方式を採用した液晶装置がある。これは、液晶層を挟持する一対の基板のうち一方の基板の液晶側の面に、液晶層に向かって順に、ベタの第1の電極とスリットを有する第2の電極とを絶縁層を介して形成して画素を構成し、この2つの電極間において発生する電界によって画素に対応する液晶層を駆動して、画像を表示するものである。
従って、FFS方式の液晶装置において2つの電極間に画像に応じた所定の電圧を印加することによって画像表示を行う。このため、通常液晶装置では、2つの電極が形成された一方の基板側の面において、この所定の電圧を供給するための2つの電源端子が形成され、それぞれコンタクトホールを介して2つの電極と電気的に接続される構成を有している。
例えば、特許文献1に開示されているように、1つの電極としての画素電極は、1つの電源端子としてのソース電極とコンタクトホールを介して接続され、もう1つの電極としての共通電極は、もう1つの電源端子としての外周共通電位ラインと接続されている。そして、画素電極と共通電極は、絶縁膜を挟んで積層配置されている。
特許文献1に開示された構成を有する画素電極と共通電極において、液晶層から遠い方に位置する共通電極がまず基板面に形成される。このとき、共通電極は、通常蒸着等によって基板面の全面に形成され、コンタクトホール(開口部)によって外周共通電位ラインと接続される。しかしながら、このとき本来は画素電極とソース電極との接続を行うためのコンタクトホールをこの共通電極が埋めてしまうことになる。そこで、マスクエッチングにより、画素電極とソース電極との接続を行うためのコンタクトホールを埋めている共通電極を取り除き、その後マスクエッチングで使用したエッチングマスク自体を取り除く除去処理を行う。こうして、画素電極とソース電極との接続を行うためのコンタクトホールを、共通電極を取り除くことによって元の開口状態に戻すのである。
このとき、エッチングマスクの除去処理において使用するエッチング液は原理的に共通電極の表面と触れることになる。そのため、エッチング液中に異物が存在していると、この異物が共通電極の表面に残留し、その後共通電極上に形成される絶縁層中にこの異物が混入して残存する確率が高くなる。この結果、絶縁層中に混入した異物によって、画素電極と共通電極間において電気的な短絡が生じる虞があった。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
[適用例1]一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第1の電極と絶縁層と第2の電極とが形成され、前記第1の電極と前記第2の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置の製造方法であって、前記一方の基板の前記面上に第1の導電層を形成する工程と、前記第1の導電層上に前記絶縁層を形成する工程と、前記絶縁層上に第1のレジストマスクを形成する工程と、前記第1のレジストマスクを用いて、当該第1のレジストマスクが形成された領域以外の前記絶縁層を除去する工程と、前記第1のレジストマスクを用いて、前記第1の導電層を前記絶縁層の領域内までオーバーエッチング処理して除去することによって、前記第1の電極を形成する工程と、前記第1のレジストマスクをアッシング処理して、当該第1のレジストマスクの一部を除去する工程と、前記第1のレジストマスクの一部を除去することによって露出した前記絶縁層を除去する工程と、前記第1のレジストマスクを剥離する工程と、前記絶縁層が除去されて露出した前記第1の電極、および前記第1のレジストマスクが剥離されて露出した前記絶縁層を覆うように、第2の導電層を形成する工程と、前記形成された第2の導電層上に第2のレジストマスクを形成する工程と、前記第2のレジストマスクを用いて、前記第2の導電層をエッチング処理し、前記第2の電極と露出した前記第1の電極を覆う領域を有する第3の電極とを形成する工程と、を含むことを特徴とする。
この方法によれば、第3の電極が第1の電極と導通しているので、1つの導電層をエッチングして形成した第2の電極と第3の電極間に所定の電圧を印加すれば、第1の電極と第2の電極にこの所定の電圧を印加することができる。従って、第1の電極と絶縁層とを先に連続して形成しても、この絶縁層を剥離することなく第2の電極との間で所定の電圧を印加する電極構成とすることができる。この結果、第1の電極上に異物が残留する確率が低くなるので、絶縁層に異物が含まれることによる第1の電極と第2の電極との間の短絡が抑制される。
[適用例2]上記液晶装置の製造方法であって、前記液晶装置は、それぞれ開口部を有し、前記所定の電圧を供給する第1の電源端子と第2の電源端子とが前記一方の基板に設けられ、前記第2の導電層を形成する工程において、当該第2の導電層は、前記第1の電源端子と前記第2の電源端子とが有するそれぞれの前記開口部を覆うように形成され、前記第2の電極と前記第3の電極とを形成する工程において、前記第2の電極は前記第1の電源端子が有する開口部を覆い、前記第3の電極は前記第2の電源端子が有する開口部を覆うようにエッチング処理されることを特徴とする。
この方法によれば、第2の導電層の形成時に、所定の電圧を供給する2つの電源端子と、第2の電極および第3の電極と、の電気的な接続を開口部つまりコンタクトホールによってそれぞれ同時に行うことができる。従って、電極と電源端子との接続を、コンタクトホールごとに別々に行うことなく一度に行うことが可能である。
[適用例3]上記液晶装置の製造方法であって、前記第1の電源端子もしくは前記第2の電源端子の少なくとも一方には、前記開口部において前記第1の電源端子もしくは前記第2の電源端子を覆う絶縁膜が形成され、前記第1のレジストマスクの一部を除去することによって露出した前記絶縁層を除去する工程において、前記開口部を覆う絶縁膜を同時に除去することを特徴とする。
この方法によれば、第2の導電層の形成時に、所定の電圧を供給する電源端子を電気的な接続が可能な開口状態とするので、第2の電極および第3の電極との電気的な接続をコンタクトホールによって確実に行うことができる。
[適用例4]上記液晶装置の製造方法であって、前記第1のレジストマスクは、アッシング処理によって除去される前記一部が、他より薄く形成されていることを特徴とする。
この方法によれば、アッシング処理によって除去したい第1のレジストマスクの一部を容易に設定することができる。
[適用例5]上記液晶装置の製造方法であって、前記第2のレジストマスクを用いて、前記第2の導電層をエッチング処理して、前記第2の電極と前記第1の電極を覆う領域を有する前記第3の電極とを形成する工程において、前記第2の導電層がエッチングされる領域は、前記絶縁層の端部を露出させない領域であることを特徴とする。
この方法によれば、絶縁層の端部は、第2の電極または第3の電極によって覆われることになるので、異物が侵入する虞がない。従って、例えば第1の電極が腐食される虞もなく、表示品質の良い液晶装置が得られる。
[適用例6]一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第1の電極と絶縁層と第2の電極とが形成され、前記第1の電極と前記第2の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置の製造方法であって、前記一方の基板の前記面上に第1の導電層を形成する工程と、前記第1の導電層上に絶縁層を形成する工程と、前記絶縁層上に第1のレジストマスクを形成する工程と、前記第1のレジストマスクを用いて、当該第1のレジストマスクが形成された領域以外の前記絶縁層を除去する工程と、前記第1のレジストマスクを用いて、前記第1の導電層を前記絶縁層の領域内までオーバーエッチング処理して除去することによって、前記第1の電極と第3の電極とを形成する工程と、前記第1のレジストマスクをアッシング処理して、当該第1のレジストマスクの一部を除去する工程と、前記第1のレジストマスクの一部を除去することによって露出し、前記第3電極を覆う前記絶縁層を除去する工程と、前記第1のレジストマスクを剥離する工程と、前記絶縁層が除去されて露出した前記第3の電極、および前記第1のレジストマスクが剥離されて露出した前記絶縁層を覆うように、第2の導電層を形成する工程と、前記形成された第2の導電層上に第2のレジストマスクを形成する工程と、前記第2のレジストマスクを用いて、前記第2の導電層をエッチング処理して、前記第2の電極を形成する工程と、を含むことを特徴とする。
この方法によれば、1つの導電層を分割して形成した第1の電極と第3の電極間に所定の電圧を印加すれば、第3の電極の露出部分において第3の電極と第2の電極が導通しているので、第1の電極と第2の電極にこの所定の電圧を印加することができる。従って、第1の電極と絶縁層とを先に連続して形成しても、この絶縁層を剥離することなく第2の電極との間で所定の電圧を印加する電極構成とすることができる。この結果、第1の電極上に異物が残留する確率が低くなるので、絶縁層に異物が含まれることによる第1の電極と第2の電極との間の短絡が抑制される。また、絶縁層の端部は、第2の電極によって覆われるので、異物が侵入する虞がない。従って、例えば第1の電極や絶縁層が損傷する虞もなく、表示品質の良い液晶装置が得られる。
[適用例7]上記液晶装置の製造方法であって、前記液晶装置は、それぞれ開口部を有し、前記所定の電圧を供給する第1の電源端子と第2の電源端子とが前記一方の基板に設けられ、前記第1の導電層を形成する工程において、当該第1の導電層は、前記第1の電源端子と前記第2の電源端子のそれぞれとが有する前記開口部を覆うように形成され、前記第1の電極と前記第3の電極とを形成する工程において、前記第1の電極は前記第1の電源端子が有する開口部を覆い、前記第3の電極は前記第2の電源端子が有する開口部を覆うようにエッチング処理されることを特徴とする。
この方法によれば、第1の導電層の形成時に、所定の電圧を供給する電源端子と、第1の電極および第3の電極と、の電気的な接続を開口部つまりコンタクトホールによってそれぞれ同時に行うことができる。従って、各電極と電源端子との接続を、コンタクトホールごとに別々に行うことなく一度に行うことが可能である。
[適用例8]上記液晶装置の製造方法であって、前記第1のレジストマスクは、アッシング処理によって除去される前記一部が、他より薄く形成されていることを特徴とする。
この方法によれば、アッシング処理によって除去したい第1のレジストマスクの一部を容易に設定することができる。
[適用例9]上記液晶装置の製造方法であって、前記第2の電極を形成する工程は、前記第2のレジストマスクを用いて、前記絶縁層の端部を露出させないように前記第2の導電層をエッチング処理することを特徴とする。
この方法によれば、絶縁層の端部は、第2の電極によって覆われることになるので、異物が侵入する虞がない。従って、例えば第1の電極が腐食される虞もなく、表示品質の良い液晶装置が得られる。
[適用例10]一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第1の電極と絶縁層と第2の電極とが形成され、前記第1の電極と前記第2の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置であって、前記第1の電極、前記絶縁層、および前記第2の電極が、上記適用例1〜5のいずれかの液晶装置の製造方法で形成されていることを特徴とする。
この構成によれば、1つの導電層を分割して形成した第2の電極と第3の電極間に所定の電圧を印加すれば、第3の電極が第1の電極と導通しているので、第1の電極と第2の電極にこの所定の電圧を印加することができる。従って、第1の電極と絶縁層とを先に連続して形成しても、この絶縁層を剥離することなく第2の電極との間で所定の電圧を印加する電極構成とすることができる。この結果、第1の電極上に異物が残留する確率が低くなるので、絶縁層に異物が含まれることによる第1の電極と第2の電極との間の短絡が抑制される。
[適用例11]一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第1の電極と絶縁層と第2の電極とが形成され、前記第1の電極と前記第2の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置であって、前記第1の電極、前記絶縁層、および前記第2の電極が、上記適用例6〜9のいずれかの液晶装置の製造方法で形成されていることを特徴とする。
この構成によれば、1つの導電層を分割して形成した第1の電極と第3の電極間に所定の電圧を印加すれば、第3の電極と第2の電極が導通しているので、第1の電極と第2の電極にこの所定の電圧を印加することができる。従って、第1の電極と絶縁層とを先に連続して形成しても、この絶縁層を剥離することなく第2の電極との間で所定の電圧を印加する電極構成とすることができる。この結果、第1の電極上に異物が残留する確率が低くなるので、絶縁層に異物が含まれることによる第1の電極と第2の電極との間の短絡が抑制される。また、絶縁層の端部は、第2の導電層すなわち第2の電極によって覆われるので、異物が侵入する虞がない。従って、例えば第1の電極が腐食される虞もなく、表示品質の良い液晶装置が得られる。
[適用例12]一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第1の電極と絶縁層と第2の電極とが積層形成され、前記第1の電極と前記第2の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置であって、前記一方の基板には、端子間で前記所定の電圧を供給する第1の電源端子および第2の電源端子と、前記第1の電極と電気的な接続を有し前記第2の電極と同じ層に形成された第3の電極と、が設けられ、前記第1の電極は、前記第3の電極の形成領域内に設けられた第1の開口部によって前記第1の電源端子と電気的に接続され、前記第2の電極は、当該第2の電極の形成領域内に設けられた第2の開口部によって前記第2の電源端子と電気的に接続され、ていることを特徴とする。
この構成によれば、第2の電極と第3の電極とを同時に形成することができる。そして、第2の電極および第3の電極の形成時に、所定の電圧を供給する電源端子との電気的な接続を開口部つまりコンタクトホールによってそれぞれ同時に行うことができる。従って、電極と電源端子との接続を、コンタクトホールごとに別々に行うことなく一度に行うことが可能である。
[適用例13]上記液晶装置であって、前記絶縁層の領域端部は、前記第2の電極または前記第3の電極によって平面的に覆われていることを特徴とする。
この構成によれば、絶縁層の端部は、第2の電極または第3の電極によって覆われるので、異物が侵入する虞がない。従って、例えば第1の電極が腐食される虞もなく、品質の良い液晶装置が得られる。
[適用例14]一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第1の電極と絶縁層と第2の電極とが積層形成され、前記第1の電極と前記第2の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置であって、前記一方の基板には、端子間で前記所定の電圧を供給する第1の電源端子および第2の電源端子と、前記第2の電極と電気的な接続を有し前記第1の電極と同じ層に形成された第3の電極と、が設けられ、前記第1の電極は、当該第1の電極の形成領域内に設けられた第1の開口部によって前記第1の電源端子と電気的に接続され、前記第2の電極は、前記第3の電極の形成領域内に設けられた第2の開口部によって前記第2の電源端子と電気的に接続され、ていることを特徴とする。
この構成によれば、第1の電極と第3の電極とを同時に形成することができる。そして、第1の電極および第3の電極の形成時に、所定の電圧を供給する電源端子との電気的な接続を開口部つまりコンタクトホールによってそれぞれ同時に行うことができる。従って、電極と電源端子との接続を、コンタクトホールごとに別々に行うことなく一度に行うことが可能である。
[適用例15]上記液晶装置であって、前記絶縁層の領域端部は、前記第2の電極によって平面的に覆われていることを特徴とする。
この構成によれば、絶縁層の端部は、第2の電極によって覆われるので、異物が侵入する虞がない。従って、例えば第1の電極が腐食される虞もなく、品質の良い液晶装置が得られる。
以下、本発明を実施例に基づいて説明する。なお、以降の説明において用いる図面は、説明のために誇張して図示している場合もあり、必ずしも実際の大きさや長さを示すものでないことは言うまでもない。
(液晶装置の構成)
図1は、本発明の一実施例となる液晶装置100について、その構成を模式的に示した説明図である。液晶装置100は、一対の基板としての素子基板1と対向基板3が、その周辺に配置された図示しないシール材によって、図示しない液晶層を封止状態で挟んで貼り合わされた構造を有し、その表示部分には、複数の画素Sが構成されている。
図1は、本発明の一実施例となる液晶装置100について、その構成を模式的に示した説明図である。液晶装置100は、一対の基板としての素子基板1と対向基板3が、その周辺に配置された図示しないシール材によって、図示しない液晶層を封止状態で挟んで貼り合わされた構造を有し、その表示部分には、複数の画素Sが構成されている。
一方の基板としての素子基板1は、ガラスや石英または樹脂などの透光性を有する基材からなり、対向基板3が対向していない領域部分に、液晶層に対して電界を印加して駆動するための駆動用IC2を具備している。駆動用IC2は、図示しないケーブルから入力される種々の信号によって液晶層の駆動信号を生成する回路を内装する。すなわち、データ駆動回路110、走査駆動回路120、および共通電極端子130を有する。そして、データ駆動回路110からはデータ線111が、走査駆動回路120からは走査線121が、共通電極端子130からは共通配線131が、それぞれ図1に示したように配線形成されている。
データ線111と走査線121との交点付近には、各画素Sに対応してそれぞれ図示しない薄膜トランジスタが形成されている。薄膜トランジスタは、走査線121によって供給される電圧によってオン・オフが制御され、薄膜トランジスタがオンしたとき、データ線111によって供給される電圧は、図示しない薄膜トランジスタのドレイン電極から出力される。画素S毎に設けられた画素電極11は、このドレイン電極に対して開口部としてのコンタクトホールCH1を介して接続され、データ線111によって供給される電圧は、画素電極11に導通印加されるように構成されている。
一方、共通配線131は、これに接続された共通電極端子130によって、各画素に同じ電圧(例えば接地電位の電圧)を、開口部としてのコンタクトホールCH2を介して総ての画素Sの領域に設けられた共通電極12に供給する。画素電極11と共通電極12は、絶縁層(後述する)を挟んで素子基板1の法線方向に積層形成され、画素電極11と共通電極12のうち液晶層側に近い方の電極にスリットが形成されている。この結果、画素電極11と共通電極12との間に印加する電圧に応じて、液晶層に対して素子基板1と略平行な方向を有する所謂横電界が発生して、液晶分子の配向制御を行う。このように、液晶装置100は、FFS(Fringe-Field Switching)方式と呼ばれる横電界方式の液晶装置としての構成を有する。
なお、対向基板3は、ガラスや石英または樹脂などの透光性を有する基材からなり、液晶層側(図面裏側)の面に、画像の表示領域である画素Sの領域以外を遮光するように、遮光層が形成されている。また、画素Sの領域には、所定の波長を透過するフィルタ層が形成されている。従って、対向基板3は、画素S間が遮光層によって遮光され、フィルタ層によって特定される波長を有する光を、画素Sの領域から射出するカラーフィルタである。なお、本実施例では、画素Sは、画素電極11と共通電極12とが平面的に重なる領域内に位置するように形成され、凡そ画素電極11の大きさを有するものとした。
さて、このような構成を有する液晶装置100では、コンタクトホールCH1を介しての画素電極11とドレイン電極との接続、および、コンタクトホールCH2を介しての共通電極12もしくは共通電極12と接続されたもう一つの電極と共通配線131との接続を、一回の導電層の形成工程で同時に行うようにした。この結果、所定の電圧を供給するそれぞれの電源端子と、画素電極11および共通電極12との電気的な接続を同時に行うことが可能となるのである。
ところで、本実施例におけるFFS方式の液晶装置100は、画素電極11が液晶層に近い方の電極(請求項記載の第2の電極に相当)となる場合と、共通電極12が液晶層に近い方の電極(請求項記載の第2の電極に相当)となる場合とが存在する。そこで、本実施例では、画素電極11が液晶層に近い場合を第1実施形態として、共通電極12が液晶層に近い場合を第2実施形態として、以下説明する。
(第1実施形態)
<画素の構成>
画素電極11が液晶層に近い方の電極である場合における画素Sの構成について、図2を用いて説明する。図2は、図1において二点鎖線の円で囲んだ領域を拡大表示した模式図である。図2(a)は、その領域において画素Sを含む平面構成を示し、対向基板3側から見た素子基板1を、対向基板3を透視状態で図示している。図2(b)は、図2(a)におけるB−B断面を示している。
<画素の構成>
画素電極11が液晶層に近い方の電極である場合における画素Sの構成について、図2を用いて説明する。図2は、図1において二点鎖線の円で囲んだ領域を拡大表示した模式図である。図2(a)は、その領域において画素Sを含む平面構成を示し、対向基板3側から見た素子基板1を、対向基板3を透視状態で図示している。図2(b)は、図2(a)におけるB−B断面を示している。
図2(a)に示したように、素子基板1には、データ線111と走査線121とが形成されている。そして、この両配線の交点付近には、データ線111の配線が延伸して形成されたソース電極20sと、チャネル領域が形成された半導体層20aと、走査線121が兼ねるゲート電極20gと、ドレイン電極20dと、からなる薄膜トランジスタ20が形成されている。そして、ドレイン電極20dは、コンタクトホールCH1を介して、画素電極11と結線されている。従って、走査線121すなわちゲート電極20gに供給される電圧によって、薄膜トランジスタ20がオンすると、データ線111に供給された電圧が、第2の電源端子としてのドレイン電極20dを介して第2の電極としての画素電極11に印加される。画素電極11は、略画素Sの領域形状を有し、その領域内には図示するようにFFS方式の駆動を行うための複数のスリットSLが形成されている。
また、素子基板1には、第1の電源端子としての共通配線131が形成されている。そして、この共通配線131に対して、第3の電極としての接続電極13が、コンタクトホールCH2を介して電気的に接続されている。接続電極13は、第1の電極としての共通電極12とクロスハッチングで示した接続部分12cにおいて接続されている。
共通電極12は、コンタクトホールCH1の部分を除き、画素電極11の領域が絶縁層を介してその領域内に存在するように、平坦化層18上に形成されている。このように形成された画素電極11と共通電極12との間に印加される電圧によって、前述したようにFFS方式による液晶分子の配向制御が行われる。
画素Sの構成について、図2(b)に示した断面図を用いてさらに詳しく説明する。図示するように、液晶装置100は、素子基板1と対向基板3とによって液晶層4を挟持した構成を有している。なお、素子基板1と対向基板3における液晶層4と反対側の各表面には、それぞれ偏光板44と偏光板45が貼付されている。
まず、対向基板3について説明する。対向基板3は、本実施例ではガラス材料からなる基材31に対して、液晶層4側の面に、遮光層32、フィルタ層33、オーバーコート層34、配向膜36が順次形成されたものである。
遮光層32は金属膜(例えばクロム)や樹脂からなり、画素Sに相当する領域を区画している。フィルタ層33は、例えばアクリル樹脂等からなり、区画された画素Sの領域で表示する色(本実施例ではR,G,Bの各色)に対応する色材を含有している。オーバーコート層34は、遮光層32とフィルタ層33とを覆うように形成されている。オーバーコート層34は、透光性を有する樹脂からなる。
配向膜36は、オーバーコート層34を覆うように形成されている。配向膜36は、例えばポリイミド樹脂からなる。配向膜36の表面には所定の方向に配向処理が施されている。
次に、素子基板1について説明する。素子基板1は、本実施例ではガラス材料からなる基材14に対して、液晶層4側の面に、半導体層20a、ゲート絶縁層15、走査線121(ゲート電極20g)、層間絶縁層16、データ線111(ソース電極20s)およびドレイン電極20d、共通配線131、絶縁膜17、平坦化層18、共通電極12、絶縁層50、画素電極11および接続電極13、配向膜19が順次形成されたものである。
走査線121(ゲート電極20g)、共通配線131、データ線111(ソース電極20s)、およびドレイン電極20dは、金属材料(例えばアルミニウム)によって形成されている。また、ゲート絶縁層15は例えば酸化シリコンが、半導体層20aは、ポリシリコンが、層間絶縁層16および絶縁膜17は例えば酸化シリコンや窒化シリコンが、それぞれ用いられて形成される。
平坦化層18は、透光性を有する樹脂(例えばポジ型あるいはネガ型の感光性を有するアクリル樹脂や、UV硬化型樹脂)が用いられて形成される。さらに、平坦化層18の液晶層4側に位置する平坦面には、総ての画素Sの領域に渡って、透光性を有する導電材料(例えばITO(Indium Tin Oxide))からなる共通電極12が形成されている。共通電極12は、その一部である接続部分12cが接続電極13と電気的に接続され、さらに接続電極13は、コンタクトホールCH2を介して共通配線131と電気的に接続されている。従って、共通電極12は接続電極13を介して共通配線131と接続されている。
共通電極12を覆うように形成された絶縁層50は、例えば酸化シリコンや窒化シリコンなどが用いられ、透光性を有する透明層として形成される。この絶縁層50を挟んで、画素Sの領域に相当する領域に渡って、透光性を有する導電材料(例えばITO)からなる画素電極11が形成されている。画素電極11は、コンタクトホールCH1によってドレイン電極20dと電気的に接続されている。
配向膜19は、画素電極11の液晶層4側であって、少なくとも画素電極11を覆うように形成されている。配向膜19は、例えばポリイミド樹脂からなる。
さて、図2(b)に示したように、本実施形態において形成される画素電極11と接続電極13とは、いずれも絶縁層50上に形成されていることが解る。すなわち、画素電極11と接続電極13とは、同じ層に形成されている。言い換えると、本実施形態によれば、コンタクトホールCH1を介しての画素電極11とドレイン電極20dとの接続と、コンタクトホールCH2を介しての接続電極13と共通配線131との接続を、同時に行うことができる。
この結果、前述の特許文献1に開示された従来例のように、電極と電源端子との接続を、コンタクトホールごとに別々に行う必要がない。また、次に説明する製造方法によれば、共通電極12と絶縁層50とを連続して形成しても、この絶縁層50を剥離することなく画素電極11と接続電極13とを形成することが可能である。従って、共通電極12上に異物が残留する確率が低くなるので、絶縁層50に異物が含まれることによる共通電極12と画素電極11との間の短絡が抑制されるという効果を奏する。
<製造方法>
それでは、本実施形態の液晶装置100の製造方法のうち、画素電極11と絶縁層50、および共通電極12(接続電極13)の形成に関して、図3に示した工程フロー図に従って説明する。なお本実施形態では、図3に示したように平坦化層18の形成(ステップS100)までの製造工程は、既に開示された周知の製造方法によって形成されるものとし、それらの工程については説明を省略する。
それでは、本実施形態の液晶装置100の製造方法のうち、画素電極11と絶縁層50、および共通電極12(接続電極13)の形成に関して、図3に示した工程フロー図に従って説明する。なお本実施形態では、図3に示したように平坦化層18の形成(ステップS100)までの製造工程は、既に開示された周知の製造方法によって形成されるものとし、それらの工程については説明を省略する。
《共通電極形成》
まず、図3におけるステップS101からステップS105までの共通電極12の形成工程を、図4を参照しながら説明する。図4は、製造工程途中の素子基板1について、図2(a)におけるB−B断面を示す模式図である。
まず、図3におけるステップS101からステップS105までの共通電極12の形成工程を、図4を参照しながら説明する。図4は、製造工程途中の素子基板1について、図2(a)におけるB−B断面を示す模式図である。
ステップS101では、第1の導電層の形成処理を行う。ここでは、図4(a)に示したように、共通電極12の材料(ITO)を平坦化層18上に、例えば蒸着処理によって配置して第1の導電層12aを形成する。なお、平坦化層18には、ドレイン電極20dの平面領域内であって、絶縁膜17が露出するコンタクトホールCH1が形成され、共通配線131の平面領域内であって、同じく絶縁膜17が露出するコンタクトホールCH2が形成されている。
つぎに、ステップS102にて、絶縁層の形成処理を行う。ここでは図4(b)に示したように、第1の導電層12aの形成後、連続して、この第1の導電層12a上に絶縁層50を蒸着処理等によって配置して形成する。従って、第1の導電層12aの表面に異物が存在する確率が低い状態で、第1の導電層12a上に絶縁層50が形成される。
つぎに、ステップS103にて、第1のレジストマスクの形成処理を行う。ここでは図4(c)に示したように、他より薄い薄肉部分61を有し、コンタクトホールCH1およびコンタクトホールCH2に対応する部分に開口部分を有するように、第1のレジストマスク60を形成する。具体的には、例えばポジ型感光性樹脂材料をスピンコート法などにより塗布形成した後、コンタクトホールCH1およびコンタクトホールCH2に対応する部分を開口部とし、薄肉部分61に対応する部分をハーフトーンとしたハーフトーンマスクによって露光現像処理して形成することができる。なお、薄肉部分61を有する理由については後述する。
つぎに、ステップS104にて、絶縁層50の除去処理を行う。ここでは図4(d)に示したように、絶縁層50の領域のうち、第1のレジストマスク60で覆われた領域以外の絶縁層を除去する。このとき、コンタクトホールCH1とコンタクトホールCH2と平面的に重なる部分に形成されている絶縁層が除去される。
つぎに、ステップS105にて、第1の導電層をオーバーエッチング処理する。ここでは図4(e)に示したように、第1の導電層12aを、第1のレジストマスク60で覆われた領域の端部において、端部から領域内に所定量入り込んだところまでエッチングする所謂オーバーエッチングを行うのである。例えば、所定量が0.5〜1μm程度になるように、エッチング時間(エッチング量)を管理してオーバーエッチングする。この結果、図示するように、コンタクトホールCH1およびコンタクトホールCH2において第1の導電層12aが除去されて、共通電極12が形成される。なお、オーバーエッチング処理の目的は、後述する画素電極11の形成において、共通電極12との短絡を防止することである。
《絶縁層形成》
次に、図3におけるステップS106からステップS108までの絶縁層50の形成工程を、図5を参照しながら説明する。図5は、ステップS105以降の製造工程途中の素子基板1について、図2(a)におけるB−B断面を示す模式図である。
次に、図3におけるステップS106からステップS108までの絶縁層50の形成工程を、図5を参照しながら説明する。図5は、ステップS105以降の製造工程途中の素子基板1について、図2(a)におけるB−B断面を示す模式図である。
ステップS106では、第1のレジストマスクをアッシング処理する。ここでは、図5(a)に示したように、第1のレジストマスク60における薄肉部分61が除去されるまでアッシング処理する。具体的には、レジストを気相中でオゾンやプラズマにより灰化(Ashing)することにより除去する。この結果、絶縁層50のうち薄肉部分61に対応する部分50aが露出する。つまり、第1のレジストマスク60に薄肉部分61を形成することによって、絶縁層50のうち薄肉部分61に対応する部分50aをアッシング処理によって露出させることができるのである。
つぎに、ステップS107にて、絶縁層の除去処理を行う。ここでは図5(b)に示したように、絶縁層50のうち、第1のレジストマスク60の薄肉部分61と平面的に重なっていた部分50aが除去される。この結果、共通電極12は、絶縁層50で覆われない部分、つまり前述した接続部分12cが形成される。また、ステップS107では、同時に、コンタクトホールCH1とコンタクトホールCH2における絶縁膜17の除去を行い、ドレイン電極20dと共通配線131とをそれぞれ露出させる。
つぎに、ステップS108にて、第1のレジストマスクを除去処理する。ここでは図5(c)に示したように、第1のレジストマスク60をアッシング処理や剥離液処理などによって剥離して除去する。この結果、平坦化層18上には、共通電極12と、共通電極12上に連続形成された絶縁層50とが残る。
このときの素子基板1の平面状態を図7(a)に示した。なお、図7では、画素の構成を解り易くするため、画素Sの数を少なく表示するとともに、コンタクトホールCH1を誇張表示している。また、素子基板1についても対向基板3との重なり部分のみを簡略化して表示している。
図7(a)に示すように、共通電極12は、接続部分12cが絶縁層50の領域外に露出し、その他の領域は、総て絶縁層50の端部からオーバーエッチングに応じた所定量分、領域内に入り込んだ領域で形成されている。また、コンタクトホールCH1およびコンタクトホールCH2は、絶縁層50および共通電極12が平面的に重ならない状態で形成されている。
《画素電極形成》
次に、図3におけるステップS109からステップS112までの画素電極11(および接続電極13)の形成工程を、図6を参照しながら説明する。図6は、ステップS108以降の製造工程途中の素子基板1について、図2(a)におけるB−B断面を示す模式図である。
次に、図3におけるステップS109からステップS112までの画素電極11(および接続電極13)の形成工程を、図6を参照しながら説明する。図6は、ステップS108以降の製造工程途中の素子基板1について、図2(a)におけるB−B断面を示す模式図である。
ステップS109では、第2の導電層の形成処理を行う。ここでは、図6(a)に示したように、画素電極11の材料(例えばITO)を、素子基板1の全面、つまり絶縁層50および接続部分12c、さらに平坦化層18上に、例えば蒸着処理によって配置し、第2の導電層11aを形成する。この結果、第2の導電層11aは、コンタクトホールCH1を介してドレイン電極20dと、またコンタクトホールCH2を介して共通配線131と接続される。また、共通電極12とは、接続部分12cによって接続される。
つぎに、ステップS110にて、第2のレジストマスクの形成処理を行う。ここでは図6(b)に示したように、画素電極11に相当するレジスト70と接続電極13に相当するレジスト71とを、第2のレジストマスクとして形成する。具体的には、例えばポジ型感光性樹脂材料をスピンコート法などにより塗布形成した後、所定の露光マスクを用いて露光現像処理し、レジスト70とレジスト71とを形成する。なおレジスト70には、画素電極11が有するスリットSLに相当する開口部分(不図示)が形成されている。
つぎに、ステップS111にて、第2の導電層をエッチング処理する。ここでは図6(c)に示したように、第2の導電層11aの領域のうち、レジスト70とレジスト71とで覆われた領域以外の第2の導電層11aを除去する。
つぎに、ステップS112にて、第2のレジストマスクを除去処理する。ここでは図6(d)に示したように、レジスト70とレジスト71とをアッシング処理や剥離液処理などによって剥離して除去する。このときの素子基板1の平面状態を図7(b)に示した。図7(b)に示すように、画素電極11はコンタクトホールCH1を平面領域内に含むように形成され、コンタクトホールCH1を介してドレイン電極20dと接続される。このとき、本実施形態では、絶縁層50をオーバーエッチング処理することから、絶縁層50の端部において、共通電極12が絶縁層50の領域内に所定量入り込んで形成される。この結果、図6(d)に示すように、コンタクトホールCH1に形成される画素電極11は、絶縁層50の端部に位置することから、共通電極12との短絡が生じないことになる。
一方、接続電極13は、図7(b)に示すようにコンタクトホールCH2を平面領域内に含むように形成される。そして、図6(d)に示すように、接続電極13は、接続部分12cにおいて共通電極12と接続される。
なお、本実施形態では、絶縁層50をオーバーエッチング処理することから、絶縁層50の端部において、共通電極12が絶縁層50の領域内に所定量入り込んで形成されるため、この部分に空隙が存在することになる。このような空隙は、露出状態であると異物が付着し、例えば共通電極12と画素電極11との間で電気分解を生じさせて電極を腐食させたり、絶縁層を破損させたりするなどの損傷の虞がある。そこで、本実施形態では、図示するように、このような空隙が露出しないように絶縁層50の端部を画素電極11もしくは接続電極13で覆うようにしている。
以上、本実施形態では、上述したように第2の導電層11aのエッチング処理(ステップS111)によって、接続部分12cによって共通電極12と接続されるとともにコンタクトホールCH2を介して共通配線131に接続された接続電極13と、コンタクトホールCH1を介してドレイン電極20dに接続された画素電極11と、を同時に形成できる。この結果、画素電極および共通電極と、各電源端子との接続を、コンタクトホールごとに別々に行うことなく一度に行うことが可能である。また、第1のレジストマスクに薄肉部分61を形成することによって、絶縁層50を共通電極12上に連続形成したのち、その一部を除去することによって接続部分12cを形成するので、共通電極12を接続電極13と接続することができる。従って、共通電極12と絶縁層50とを先に連続して形成しても、画素電極11と共通電極12との間に挟持される絶縁層50を共通電極12から剥離することなく、画素電極11との間で所定の電圧を印加する電極構成とすることができる。この結果、共通電極12上に異物が残留する確率が低くなるので、絶縁層50に異物が含まれることによる共通電極12と画素電極11との間の短絡が抑制される。
(第2実施形態)
<画素の構成>
次に、共通電極12が液晶層に近い方の電極である場合における画素Sの構成について、図8を用いて説明する。図8は、図1において二点鎖線の円で囲んだ領域を拡大表示した模式図である。図8(a)は、その領域において画素Sを含む平面構成を示し、対向基板3側から見た素子基板1を、対向基板3を透視状態で図示している。図8(b)は、図2(a)におけるB−B断面を示している。なお、本実施形態において、上記第1実施形態と同じ機能を有する構成要素については、同じ符号を付した。従って、以降の説明において、それらについての説明は適宜省略する。
<画素の構成>
次に、共通電極12が液晶層に近い方の電極である場合における画素Sの構成について、図8を用いて説明する。図8は、図1において二点鎖線の円で囲んだ領域を拡大表示した模式図である。図8(a)は、その領域において画素Sを含む平面構成を示し、対向基板3側から見た素子基板1を、対向基板3を透視状態で図示している。図8(b)は、図2(a)におけるB−B断面を示している。なお、本実施形態において、上記第1実施形態と同じ機能を有する構成要素については、同じ符号を付した。従って、以降の説明において、それらについての説明は適宜省略する。
図8(a)に示したように、素子基板1には、データ線111と走査線121とが形成されている。そして、この両配線の交点付近には、データ線111の配線が延伸して形成されたソース電極20sと、チャネル領域が形成された半導体層20aと、走査線121が兼ねるゲート電極20gと、ドレイン電極20dと、からなる薄膜トランジスタ20が形成されている。そして、ドレイン電極20dは、コンタクトホールCH1を介して、画素電極11と結線されている。従って、走査線121すなわちゲート電極20gに供給される電圧によって、薄膜トランジスタ20がオンすると、データ線111に供給された電圧が、第1の電源端子としてのドレイン電極20dを介して、第1の電極としての画素電極11に印加される。画素電極11は、略画素Sの領域形状を有するベタ電極で形成されている。
また、素子基板1には、第2の電源端子としての共通配線131が形成されている。そして、この共通配線131に対して、第3の電極としての接続電極13が、コンタクトホールCH2を介して電気的に接続されている。接続電極13は、第2の電極としての共通電極12とハッチングで示した接続部分13cにおいて接続されている。共通電極12は、絶縁層を介して、画素電極11がその平面領域に内在するように積層形成されている。このように形成された画素電極11と共通電極12との間に印加される電圧によって、前述したようにFFS方式による液晶分子の配向制御が行われる。なお、共通電極12には、図示するようにFFS方式の駆動を行うための複数のスリットSLが形成されている。
画素Sの構成について、図8(b)に示した断面図を用いてさらに詳しく説明する。図示するように、液晶装置100は、素子基板1と対向基板3とによって液晶層4を挟持した構成を有している。なお、本実施形態では、対向基板3は、上記第1実施形態と同様であるので説明を省略し、素子基板1について説明する。
素子基板1は、本実施例ではガラス材料からなる基材14に対して、液晶層4側の面に、半導体層20a、ゲート絶縁層15、走査線121(ゲート電極20g)、層間絶縁層16、データ線111(ソース電極20s)およびドレイン電極20d、共通配線131、絶縁膜17、平坦化層18、画素電極11および接続電極13、絶縁層50、共通電極12、配向膜19が順次形成されたものである。
走査線121(ゲート電極20g)、共通配線131、データ線111(ソース電極20s)、ドレイン電極20d、ゲート絶縁層15、半導体層20a、層間絶縁層16、絶縁膜17、平坦化層18は、上記第1実施形態と、同様な材料が用いられ同様に形成されている。
本実施形態では、平坦化層18の液晶層4側に位置する平坦面には、少なくとも画素Sの領域に相当する領域に渡って、透光性を有する導電材料(例えばITO(Indium Tin Oxide))からなる画素電極11が形成されている。画素電極11は、コンタクトホールCH1によってドレイン電極20dと電気的に接続されている。
同じく、平坦化層18の液晶層4側に位置する平坦面には、接続電極13が形成されている。接続電極13は、画素電極11と同一材料で形成され、コンタクトホールCH2を介して共通配線131と電気的に接続されている。
絶縁層50は、例えば酸化シリコンや窒化シリコンなどの透光性を有する材料からなり、画素電極11と接続電極13の一部を覆うように形成されている。この絶縁層50を挟んで、総ての画素Sの領域に相当する領域に渡って、透光性を有する導電材料(例えばITO)からなる共通電極12が形成されている。共通電極12は、その一部が、接続電極13の一部である接続部分13cにおいて接続電極13と電気的に接続されている。従って、共通電極12は共通配線131と接続電極13を介して接続されている。
配向膜19は、共通電極12の液晶層4側であって、共通電極12を覆うように形成されている。配向膜19は、例えばポリイミド樹脂からなる。
さて、図8(b)に示したように、本実施形態において形成される画素電極11と接続電極13とは、いずれも平坦化層18上に形成されていることが解る。すなわち、画素電極11と接続電極13とは、同じ層に形成されている。言い換えると、本実施形態によれば、上記第1実施形態と同様、コンタクトホールCH1を介しての画素電極11とドレイン電極20dとの接続と、コンタクトホールCH2を介しての接続電極13と共通配線131との接続を、同時に行うことができる。
この結果、特許文献1に開示された従来例のように、電極と電源端子との接続を、コンタクトホールごとに別々に行う必要がない。また、次に説明する製造方法によれば、画素電極11と絶縁層50とを連続して形成しても、この絶縁層50を剥離することなく画素電極11と接続電極13とを形成することが可能である。従って、画素電極11上に異物が残留する確率が低くなるので、絶縁層50に異物が含まれることによる共通電極12と画素電極11との間の短絡が抑制されるという効果を奏する。
<製造方法>
それでは、本実施形態の液晶装置100の製造方法のうち、画素電極11および接続電極13と、絶縁層50、共通電極12の形成に関して、図9に示した工程フロー図に従って説明する。なお、図9に示した工程フロー図において、上記第1実施形態における工程フロー(図3)と同じ処理内容の工程については同じ符号を付している。従って、ここでは、異なる処理内容を含む工程(例えばステップS101a、ステップS103a)を主に説明する。
それでは、本実施形態の液晶装置100の製造方法のうち、画素電極11および接続電極13と、絶縁層50、共通電極12の形成に関して、図9に示した工程フロー図に従って説明する。なお、図9に示した工程フロー図において、上記第1実施形態における工程フロー(図3)と同じ処理内容の工程については同じ符号を付している。従って、ここでは、異なる処理内容を含む工程(例えばステップS101a、ステップS103a)を主に説明する。
《画素電極形成》
まず、図9におけるステップS101aからステップS105までの画素電極11(および接続電極13)の形成工程を、図10を参照しながら説明する。図10は、製造工程途中の素子基板1について、図8(a)におけるB−B断面を示す模式図である。
まず、図9におけるステップS101aからステップS105までの画素電極11(および接続電極13)の形成工程を、図10を参照しながら説明する。図10は、製造工程途中の素子基板1について、図8(a)におけるB−B断面を示す模式図である。
ステップS101aでは、第1の導電層の形成処理を行う。ここでは、図10(a)に示したように、画素電極11(および接続電極13)の材料(ITO)を平坦化層18上に配置して第1の導電層11bを形成する。なお、本実施形態では、上記第1実施形態と異なり、平坦化層の形成工程(ステップS100a)において、平坦化層18および絶縁膜17には、ドレイン電極20dの平面領域内であって、ドレイン電極20dの一部が露出するコンタクトホールCH1が形成されている。また、同じく、平坦化層18および絶縁膜17には、共通配線131の平面領域内であって、共通配線131の一部が露出するコンタクトホールCH2が形成されている。従って、ステップS101aの処理によって、第1の導電層11bは、コンタクトホールCH1を介してドレイン電極20dと、コンタクトホールCH2を介して共通配線131と接続される。
つぎに、ステップS102にて、絶縁層の形成処理を行う。ここでは図10(b)に示したように、第1の導電層11bの形成後、連続して、この第1の導電層11b上に絶縁層50を形成する。従って、第1の導電層11bの表面に異物が存在する確率が低い状態で、第1の導電層11b上に絶縁層50が形成される。
つぎに、ステップS103aにて、第1のレジストマスクの形成処理を行う。ここでは図10(c)に示したように、画素Sに対応する位置であって、画素Sに相当する領域よりも周辺が所定量広がった領域を有するレジスト60aと、接続電極13に対応する位置あって、接続電極13に相当する領域よりも周辺が所定量広がった領域を有するレジスト60bとを、第1のレジストマスクとして絶縁層50上に形成する。レジスト60bは、他より薄い薄肉部分61bを有している。なお、薄肉部分61bを有する理由については後述する。
つぎに、ステップS104にて、絶縁層50の除去処理を行う。除去処理後の状態を図10(d)に示す。つぎに、ステップS105にて、第1の導電層をオーバーエッチング処理する。オーバーエッチング後の状態を図10(e)に示す。
図10(e)に示したように、第1の導電層11bを、レジスト60a、レジスト60bでそれぞれ覆われた領域の端部において、端部から各レジスト60a,60bの領域内に所定量入り込んだところ(例えば0.5〜1μm)までオーバーエッチングを行う。この結果、図示するように、コンタクトホールCH1を介してドレイン電極20dと接続された画素電極11と、コンタクトホールCH2を介して共通配線131と接続された接続電極13とが形成される。なお、オーバーエッチング処理の目的は、上記第1実施形態と同様、後述する共通電極12の形成において、画素電極11との短絡を防止することである。
《絶縁層形成》
次に、図9におけるステップS106からステップS108までの絶縁層50の形成工程を、図11を参照しながら説明する。図11は、ステップS105以降の製造工程途中の素子基板1について、図8(a)におけるB−B断面を示す模式図である。
次に、図9におけるステップS106からステップS108までの絶縁層50の形成工程を、図11を参照しながら説明する。図11は、ステップS105以降の製造工程途中の素子基板1について、図8(a)におけるB−B断面を示す模式図である。
ステップS106では、第1のレジストマスクをアッシング処理する。ここでは、図11(a)に示したように、レジスト60bにおける薄肉部分61bが除去されるまでアッシング処理する。この結果、絶縁層50のうち薄肉部分61bに対応する部分50bが露出する。つまり、レジスト60bに薄肉部分61bを形成することによって、絶縁層50のうち薄肉部分61bに対応する部分50bを露出させることができるのである。
つぎに、ステップS107aにて、絶縁層の除去処理を行う。ここでは図11(b)に示したように、絶縁層50のうち、レジスト60bの薄肉部分61bに対応する部分50bが除去される。この結果、接続電極13は、絶縁層50で覆われない部分、つまり前述した接続部分13cが形成される。
つぎに、ステップS108にて、第1のレジストマスクを除去処理する。除去処理後の状態を図11(c)に示す。この結果、平坦化層18上には、画素電極11と、接続電極13と、各電極上に連続形成された絶縁層50とが残る。
このときの素子基板1の平面状態を図13(a)に示した。図示するように、画素電極11は、総て絶縁層50の端部からオーバーエッチングに応じた所定量分、領域内に入り込んだ領域で形成されている。また接続電極13は、接続部分13cが絶縁層50の領域外に露出し、その他の領域は、総て絶縁層50の端部からオーバーエッチングに応じた所定量分、領域内に入り込んだ領域で形成されている。
本実施形態では、このように、レジスト60aを用いて、画素電極11と絶縁層50とを形成するので、画素電極11と絶縁層50の形成領域は、互いに位置ずれが生じ難い。従って、画素電極11と絶縁層50との位置合わせ精度が向上することから、例えば対向基板3との貼り合わせによって形成される画素Sの領域位置に、これらを正しく配置する確率が高くなり、その結果、画素の開口率が向上するなどの効果を奏する。
《共通電極形成》
次に、図9におけるステップS109からステップS112までの共通電極12の形成工程を、図12を参照しながら説明する。図12は、ステップS108以降の製造工程途中の素子基板1について、図8(a)におけるB−B断面を示す模式図である。
次に、図9におけるステップS109からステップS112までの共通電極12の形成工程を、図12を参照しながら説明する。図12は、ステップS108以降の製造工程途中の素子基板1について、図8(a)におけるB−B断面を示す模式図である。
ステップS109では、第2の導電層の形成処理を行う。ここでは、図12(a)に示したように、共通電極12の材料(例えばITO)を、素子基板1の全面、つまり絶縁層50および接続部分13c、さらに平坦化層18上に配置し、第2の導電層12bを形成する。この結果、第2の導電層12bは、接続部分13cによって接続電極13と接続される。
つぎに、ステップS110aにて、第2のレジストマスクの形成処理を行う。ここでは図12(b)に示したように、共通電極12に相当する領域を有するレジスト70を、第2のレジストマスクとして形成する。なおレジスト70には、共通電極12が有するスリットSLに相当する開口部分が形成されている。
つぎに、ステップS111aにて、第2の導電層をエッチング処理する。ここでは図12(c)に示したように、第2の導電層12bの領域のうち、レジスト70で覆われた領域以外の第2の導電層12bを除去する。
つぎに、ステップS112にて、第2のレジストマスクを除去処理する。除去処理後の状態を図12(d)に示す。また、このときの素子基板1の平面状態を図13(b)に示す。エッチング処理後の第2の導電層12bは、図12(d)に示すように接続部分13cにおいて接続電極13と接続され、図13(b)に示すようにスリットSLを有していることから、コンタクトホールCH2を介して共通配線131と接続された共通電極12となる。このとき、本実施形態では、絶縁層50をオーバーエッチング処理することから、絶縁層50の端部において、画素電極11が絶縁層50の領域内に所定量入り込んで形成される。この結果、図12(d)に示すように、共通電極12は、絶縁層50の端部に位置することから、画素電極11との短絡が生じないことになる。
なお、本実施形態では、図13(b)に示したように、絶縁層50の総ての端部を覆うように共通電極12を形成している。これは、画素電極11の全周および接続電極13の周辺の一部が、絶縁層50の領域内に所定量入り込んで形成されるため、この部分に存在する空隙に異物が付着しないようにするためでもある。空隙部分が露出状態であると、前述したように、付着した異物によって共通電極12、画素電極11、接続電極13あるいは絶縁層50が損傷を受ける虞があるからである。そこで、本実施形態では、図示するように、このような空隙が露出しないように絶縁層50の総ての端部を共通電極12で覆うようにしている。
以上、本実施形態では、上述したように第1の導電層11bをオーバーエッチング処理(ステップS105)によって、コンタクトホールCH1を介してドレイン電極20dと接続された画素電極11と、コンタクトホールCH2を介して共通配線131と接続された接続電極13と、を同時に形成できる。この結果、画素電極および接続電極と、各電源端子との接続を、コンタクトホールごとに別々に行うことなく一度に行うことが可能である。また、第1のレジストマスクに形成した薄肉部分61bを利用して絶縁層50の一部を除去し、接続電極13の一部を露出することによって接続部分13cを形成するので、共通電極12を接続電極13と接続することができる。従って、第1の導電層11bすなわち画素電極11および接続電極13と、絶縁層50と、を先に連続して形成しても、画素電極11と共通電極12との間に挟持された絶縁層50を剥離することなく、画素電極11と共通電極12との間で所定の電圧を印加する電極構成とすることができる。この結果、画素電極11上に異物が残留する確率が低くなるので、絶縁層50に異物が含まれることによる画素電極11と共通電極12との間の短絡が抑制される。
以上、本実施例による液晶装置100によれば、電極構成が上記実施形態のいずれにおいても、素子基板1上に第1の電極と絶縁層とを先に連続して形成しても、第1の電極上に形成された絶縁層を剥離することなく、絶縁層上に、第1の電極との間で所定の電圧を印加する第2の電極を構成することができる。この結果、第1の電極上に異物が残留する確率が低くなるので、絶縁層に異物が含まれることによる第1の電極と第2の電極との間の短絡が抑制される。
また、1つの導電層の形成時に、所定の電圧を供給する電源端子と、第1の電極および第2の電極との電気的な接続を、2つの開口部(コンタクトホール)に対して、直接もしくは間接的に同時に行うことができる。従って、電極と電源端子との接続を、コンタクトホールごとに別々に行うことなく一度に行うことが可能である。
また、絶縁層の端部は、電極によって覆われるので、絶縁層の端部において生ずる平坦化層との隙間に異物が侵入して残留する虞がない。従って、電極や絶縁層が異物によって損傷を受ける虞もなく、品質の良い液晶装置が得られる。
なお、上記第1実施形態および第2実施形態において、特に言及しなかったが、コンタクトホールCH1を介しての画素電極11とドレイン電極20dとの接続、およびコンタクトホールCH2を介しての接続電極13と共通配線131との接続を、それぞれ別々に行うと、それぞれの接続に応じたレジストマスクを形成するために、通常レジストマスクの形成回数が増えてしまうことになる。しかしながら、本実施形態によれば、上述するように、これらの2つのコンタクトホールにおける接続を同時に行うので、レジストマスクの形成工程が増えずに済むという利点もある。
以上、本発明の実施の形態について実施例および実施形態を用いて説明したが、本発明はこうした実施例および実施形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。以下、変形例を挙げて説明する。
(第1変形例)
上記第1実施形態では、絶縁層50の端部を、画素電極11および接続電極13で総て覆い、上記第2実施形態では、絶縁層50の端部を、共通電極12で総て覆うように、それぞれ形成したが、必ずしもこれに限らず、絶縁層50の端部が覆われない部分が存在することとしてもよい。
上記第1実施形態では、絶縁層50の端部を、画素電極11および接続電極13で総て覆い、上記第2実施形態では、絶縁層50の端部を、共通電極12で総て覆うように、それぞれ形成したが、必ずしもこれに限らず、絶縁層50の端部が覆われない部分が存在することとしてもよい。
本変形例を上記第1実施形態において適用した一例を、図14に示した。図14は、接続電極13を、共通電極12の接続部分12cと電気的な接続を行うように形成した状態を示す模式図である。本変形例では、上記第1実施形態における図7(b)に示した状態に対して、図示するように、絶縁層50は、その外周の端部50tにおいて、接続電極13によって覆われることなく露出した部分が存在してもよい。絶縁層50の外周の端部50tにおいて異物が存在する確率が低い場合や、異物が存在しても電極や絶縁層が損傷を受ける確率が低い場合は、このように端部50tを覆わなくてもよい。なお、コンタクトホールCH1において存在する絶縁層50の端部(不図示)についても同様である。
(第2変形例)
上記第1実施形態では共通電極12のオーバーエッチング処理、上記第2実施形態では画素電極11のオーバーエッチング処理において、絶縁層50の端部から所定量として0.5〜1μm、絶縁層50の領域内に入り込んだところまでエッチングすることとしたが、これに限るものでないことは勿論である。オーバーエッチング処理の目的とするところは、画素電極11と共通電極12とが短絡しないことである。従って、画素電極11と共通電極12とが短絡しないオーバーエッチングの量を、試作等によって予め調べておき、その量を所定量としてエッチングすることが好ましい。
上記第1実施形態では共通電極12のオーバーエッチング処理、上記第2実施形態では画素電極11のオーバーエッチング処理において、絶縁層50の端部から所定量として0.5〜1μm、絶縁層50の領域内に入り込んだところまでエッチングすることとしたが、これに限るものでないことは勿論である。オーバーエッチング処理の目的とするところは、画素電極11と共通電極12とが短絡しないことである。従って、画素電極11と共通電極12とが短絡しないオーバーエッチングの量を、試作等によって予め調べておき、その量を所定量としてエッチングすることが好ましい。
(第3変形例)
上記第1実施形態では、第1の導電層の形成時、各コンタクトホールにおいて、ドレイン電極20dおよび共通配線131の端子部分は絶縁膜17によって覆われていることとしたが、第2実施形態と同様、絶縁膜17によって覆われていないこととしてもよい。この場合、ステップS107(図3)の絶縁層の除去処理において、コンタクトホールにおける絶縁膜17の除去処理が不要となる。
上記第1実施形態では、第1の導電層の形成時、各コンタクトホールにおいて、ドレイン電極20dおよび共通配線131の端子部分は絶縁膜17によって覆われていることとしたが、第2実施形態と同様、絶縁膜17によって覆われていないこととしてもよい。この場合、ステップS107(図3)の絶縁層の除去処理において、コンタクトホールにおける絶縁膜17の除去処理が不要となる。
(第4変形例)
上記実施例では、液晶装置100に形成される薄膜トランジスタ20がポリシリコンで形成されることとして説明したが、アモルファスシリコンで形成されることとしてもよい。またゲート電極20gが液晶層4側に位置するトップゲート構造であることとしたが、基材14側に位置するボトムゲート構造であってもよい。
上記実施例では、液晶装置100に形成される薄膜トランジスタ20がポリシリコンで形成されることとして説明したが、アモルファスシリコンで形成されることとしてもよい。またゲート電極20gが液晶層4側に位置するトップゲート構造であることとしたが、基材14側に位置するボトムゲート構造であってもよい。
(第5変形例)
上記実施例では、液晶装置100において、画素Sの領域は透過表示領域であるものとしたが、画素Sの領域が透過表示領域と反射表示領域との両方を有する場合であってもよいし、反射表示領域のみを有する場合であってもよい。
上記実施例では、液晶装置100において、画素Sの領域は透過表示領域であるものとしたが、画素Sの領域が透過表示領域と反射表示領域との両方を有する場合であってもよいし、反射表示領域のみを有する場合であってもよい。
(第6変形例)
上記実施例では、液晶装置100としてFFS方式の横電解方式の液晶装置としたが、これに限らず、絶縁層を介して積層形成される2つの電極間において印加される電圧に応じて、画素Sにおける液晶層が駆動されて画像を表示する方式であれば、どのような方式の液晶装置であってもよい。
上記実施例では、液晶装置100としてFFS方式の横電解方式の液晶装置としたが、これに限らず、絶縁層を介して積層形成される2つの電極間において印加される電圧に応じて、画素Sにおける液晶層が駆動されて画像を表示する方式であれば、どのような方式の液晶装置であってもよい。
1…素子基板、2…駆動用IC、3…対向基板、4…液晶層、11…画素電極、11a…第2の導電層、11b…第1の導電層、12…共通電極、12a…第1の導電層、12b…第2の導電層、12c…接続部分、13…接続電極、13c…接続部分、14…基材、15…ゲート絶縁層、16…層間絶縁層、17…絶縁膜、18…平坦化層、19…配向膜、20…薄膜トランジスタ、20a…半導体層、20d…ドレイン電極、20g…ゲート電極、20s…ソース電極、31…基材、32…遮光層、33…フィルタ層、34…オーバーコート層、36…配向膜、44…偏光板、45…偏光板、50…絶縁層、50a…部分、50b…部分、50t…端部、60…第1のレジストマスク、60a…レジスト、60b…レジスト、61…薄肉部分、61b…薄肉部分、70…レジスト、71…レジスト、100…液晶装置、110…データ駆動回路、111…データ線、120…走査駆動回路、121…走査線、130…共通電極端子、131…共通配線。
Claims (15)
- 一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第1の電極と絶縁層と第2の電極とが形成され、前記第1の電極と前記第2の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置の製造方法であって、
前記一方の基板の前記面上に第1の導電層を形成する工程と、
前記第1の導電層上に前記絶縁層を形成する工程と、
前記絶縁層上に第1のレジストマスクを形成する工程と、
前記第1のレジストマスクを用いて、当該第1のレジストマスクが形成された領域以外の前記絶縁層を除去する工程と、
前記第1のレジストマスクを用いて、前記第1の導電層を前記絶縁層の領域内までオーバーエッチング処理して除去することによって、前記第1の電極を形成する工程と、
前記第1のレジストマスクをアッシング処理して、当該第1のレジストマスクの一部を除去する工程と、
前記第1のレジストマスクの一部を除去することによって露出した前記絶縁層を除去する工程と、
前記第1のレジストマスクを剥離する工程と、
前記絶縁層が除去されて露出した前記第1の電極、および前記第1のレジストマスクが剥離されて露出した前記絶縁層を覆うように、第2の導電層を形成する工程と、
前記形成された第2の導電層上に第2のレジストマスクを形成する工程と、
前記第2のレジストマスクを用いて、前記第2の導電層をエッチング処理し、前記第2の電極と露出した前記第1の電極を覆う領域を有する第3の電極とを形成する工程と、
を含むことを特徴とする液晶装置の製造方法。 - 請求項1に記載の液晶装置の製造方法であって、
前記液晶装置は、それぞれ開口部を有し、前記所定の電圧を供給する第1の電源端子と第2の電源端子とが前記一方の基板に設けられ、
前記第2の導電層を形成する工程において、当該第2の導電層は、前記第1の電源端子と前記第2の電源端子とが有するそれぞれの前記開口部を覆うように形成され、
前記第2の電極と前記第3の電極とを形成する工程において、前記第2の電極は前記第1の電源端子が有する開口部を覆い、前記第3の電極は前記第2の電源端子が有する開口部を覆うようにエッチング処理されることを特徴とする液晶装置の製造方法。 - 請求項2に記載の液晶装置の製造方法であって、
前記第1の電源端子もしくは前記第2の電源端子の少なくとも一方には、前記開口部において前記第1の電源端子もしくは前記第2の電源端子を覆う絶縁膜が形成され、
前記第1のレジストマスクの一部を除去することによって露出した前記絶縁層を除去する工程において、前記開口部を覆う絶縁膜を同時に除去することを特徴とする液晶装置の製造方法。 - 請求項1ないし3のいずれか一項に記載の液晶装置の製造方法であって、
前記第1のレジストマスクは、アッシング処理によって除去される前記一部が、他より薄く形成されていることを特徴とする液晶装置の製造方法。 - 請求項1ないし4のいずれか一項に記載の液晶装置の製造方法であって、
前記第2のレジストマスクを用いて、前記第2の導電層をエッチング処理して、前記第2の電極と前記第1の電極を覆う領域を有する前記第3の電極とを形成する工程において、
前記第2の導電層がエッチングされる領域は、前記絶縁層の端部を露出させない領域であることを特徴とする液晶装置の製造方法。 - 一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第1の電極と絶縁層と第2の電極とが形成され、前記第1の電極と前記第2の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置の製造方法であって、
前記一方の基板の前記面上に第1の導電層を形成する工程と、
前記第1の導電層上に絶縁層を形成する工程と、
前記絶縁層上に第1のレジストマスクを形成する工程と、
前記第1のレジストマスクを用いて、当該第1のレジストマスクが形成された領域以外の前記絶縁層を除去する工程と、
前記第1のレジストマスクを用いて、前記第1の導電層を前記絶縁層の領域内までオーバーエッチング処理して除去することによって、前記第1の電極と第3の電極とを形成する工程と、
前記第1のレジストマスクをアッシング処理して、当該第1のレジストマスクの一部を除去する工程と、
前記第1のレジストマスクの一部を除去することによって露出し、前記第3電極を覆う前記絶縁層を除去する工程と、
前記第1のレジストマスクを剥離する工程と、
前記絶縁層が除去されて露出した前記第3の電極、および前記第1のレジストマスクが剥離されて露出した前記絶縁層を覆うように、第2の導電層を形成する工程と、
前記形成された第2の導電層上に第2のレジストマスクを形成する工程と、
前記第2のレジストマスクを用いて、前記第2の導電層をエッチング処理して、前記第2の電極を形成する工程と、
を含むことを特徴とする液晶装置の製造方法。 - 請求項6に記載の液晶装置の製造方法であって、
前記液晶装置は、それぞれ開口部を有し、端子間で前記所定の電圧を供給する第1の電源端子と第2の電源端子とが前記一方の基板に設けられ、
前記第1の導電層を形成する工程において、当該第1の導電層は、前記第1の電源端子と前記第2の電源端子とが有するそれぞれの前記開口部を覆うように形成され、
前記第1の電極と前記第3の電極とを形成する工程において、前記第1の電極は前記第1の電源端子が有する開口部を覆い、前記第3の電極は前記第2の電源端子が有する開口部を覆うようにエッチング処理されることを特徴とする液晶装置の製造方法。 - 請求項6または7に記載の液晶装置の製造方法であって、
前記第1のレジストマスクは、アッシング処理によって除去される前記一部が、他より薄く形成されていることを特徴とする液晶装置の製造方法。 - 請求項6ないし8のいずれか一項に記載の液晶装置の製造方法であって、
前記第2の電極を形成する工程は、前記第2のレジストマスクを用いて、前記絶縁層の端部を露出させないように前記第2の導電層をエッチング処理することを特徴とする液晶装置の製造方法。 - 一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第1の電極と絶縁層と第2の電極とが形成され、前記第1の電極と前記第2の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置であって、
前記第1の電極、前記絶縁層、および前記第2の電極が、請求項1ないし5のいずれか一項に記載の液晶装置の製造方法で形成されていることを特徴とする液晶装置。 - 一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第1の電極と絶縁層と第2の電極とが形成され、前記第1の電極と前記第2の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置であって、
前記第1の電極、前記絶縁層、および前記第2の電極が、請求項6ないし9のいずれか一項に記載の液晶装置の製造方法で形成されていることを特徴とする液晶装置。 - 一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第1の電極と絶縁層と第2の電極とが積層形成され、前記第1の電極と前記第2の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置であって、
前記一方の基板には、端子間で前記所定の電圧を供給する第1の電源端子および第2の電源端子と、前記第1の電極と電気的な接続を有し前記第2の電極と同じ層に形成された第3の電極と、が設けられ、
前記第1の電極は、前記第3の電極の形成領域内に設けられた第1の開口部によって前記第1の電源端子と電気的に接続され、
前記第2の電極は、当該第2の電極の形成領域内に設けられた第2の開口部によって前記第2の電源端子と電気的に接続され、
ていることを特徴とする液晶装置。 - 請求項12に記載の液晶装置であって、
前記絶縁層の領域端部は、前記第2の電極または前記第3の電極によって平面的に覆われていることを特徴とする液晶装置。 - 一対の基板と、当該一対の基板の間に挟持された液晶層とを備え、前記一対の基板のうちの一方の基板の前記液晶層側の面において、前記液晶層に向かう方向へ順に、第1の電極と絶縁層と第2の電極とが積層形成され、前記第1の電極と前記第2の電極との間に印加される所定の電圧によって前記液晶層が駆動される液晶装置であって、
前記一方の基板には、端子間で前記所定の電圧を供給する第1の電源端子および第2の電源端子と、前記第2の電極と電気的な接続を有し前記第1の電極と同じ層に形成された第3の電極と、が設けられ、
前記第1の電極は、当該第1の電極の形成領域内に設けられた第1の開口部によって前記第1の電源端子と電気的に接続され、
前記第2の電極は、前記第3の電極の形成領域内に設けられた第2の開口部によって前記第2の電源端子と電気的に接続され、
ていることを特徴とする液晶装置。 - 請求項14に記載の液晶装置であって、
前記絶縁層の領域端部は、前記第2の電極によって平面的に覆われていることを特徴とする液晶装置。
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