TWI460515B - 一種邊緣電場型液晶顯示器陣列基板及其製造方法 - Google Patents

Description

一種邊緣電場型液晶顯示器陣列基板及其製造方法

本發明是關於一種邊緣電場(Fringe Field Switching，以下簡稱FFS)型液晶顯示器陣列基板及其製作方法，更特別地，關於該邊緣電場型液晶顯示器陣列基板的閘極、閘極線和共同電極位於同一層，且在同一光蝕刻制程中被圖案化。

基於施加給液晶分子的電場的方向，液晶顯示面板可大概分為垂直電場型液晶顯示面板和水準電場型液晶顯示面板。

在水準電場型液晶顯示面板中，液晶分子被共通電極和畫素電極之間的水準電場所驅動，因為共通電極和畫素電極平行排布於基板的同一水平面上，因此水準電場型的液晶顯示面板如常見的面內旋轉(in-plane switching，以下簡稱IPS)型液晶顯示面板，IPS型液晶顯示面板的優點在於它的廣視角，但同時也伴隨著低開口率和低穿透率的缺陷。

為了改善IPS型液晶顯示面板的開口率，產生了一種邊緣電場(fringe field switching，以下簡稱FFS)型液晶顯示面板，這種顯示器液晶分子被畫素電極和共通電極產生的邊緣電場所控制，其中這些畫素電極可以位於共通電極之上，也可位於共通電極 之下，並且兩者中任意一種電極包含多數狹縫和條狀電極用以產生邊緣電場。

在FFS型液晶顯示面板中，畫素電極和共通電極均設置在下基板上且為同樣的材質，比如說氧化銦硒(indium tin oxide，以下簡稱ITO)，並且共通電極和畫素電極之間的間距小於上下兩基板之間的間距。此外，畫素電極或者共通電極的條狀電極具有一個合適的寬度使得條狀電極上的液晶分子都能被驅動。因為畫素電極和共通電極的材質均為透明導電材質，都是光可穿透的，這種FFS型的液晶顯示面板可以比IPS型液晶顯示面板得到更好的開口率和穿透率。

但是，因為製作這種FFS型液晶顯示器陣列基板需要六道光蝕刻制程，因此傳統的製作方式相對複雜而且成本較高。

本發明提供了一種製作FFS型液晶顯示器陣列基板的方法。這種方法包含如下步驟，提供一基板，通過第一光蝕刻制程形成多數閘極線、多數閘極和一共通電極於基板上。該第一光蝕刻制程包含形成第一導電層於該基板上，形成一圖案化光阻覆蓋在第一導電層上；去除未被圖案化光阻覆蓋的第一導電層以形成閘極線和閘極；再形成一第一透明導電層於基板上覆蓋閘極、閘極線和圖案化光阻，然後剝離圖案化光阻和覆蓋在光阻上的透明導電層從而形成共通電極於基板上。然後，形成一閘極絕緣層覆蓋於基板上，接著形成一半導體層覆蓋在絕緣層上，並通過第二光蝕刻制程將半導體層圖案化。接著再通過第三光蝕刻制程圖案化形成多數資料線、多數源極和多數汲極覆蓋在半導體層和閘極絕緣層上 。然後，通過第四光蝕刻制程形成一畫素電極於閘極絕緣層和部分汲極上，其中畫素電極與對應的汲極電性連接。最後，形成一鈍化層覆蓋在畫素電極、源極、汲極、半導體層和絕緣層之上，並通過第五光蝕刻制程圖案化。

本發明還提供了一種FFS型液晶顯示器陣列基板，這種陣列基板包含：一基板，一閘極線、一資料線和一薄膜電晶體位於該基板上，其中該薄膜電晶體包含一閘極電性連接該閘極線，一閘極絕緣層位於閘極之上，一半導體層位於閘極絕緣層上，一源極和一汲極位於半導體層之上，其中該源極電性連接該資料線。該陣列基板還包括一共通電極，其中該共通電極、該閘極和該閘極線三者共平面；一畫素電極位於閘極絕緣層和部分汲極之上，並電性連接對應的汲極；一鈍化層位於畫素電極、源極、汲極、半導體層和絕緣層之上。

為讓本發明的內容讓習之技藝者更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明。

10‧‧‧基板

12‧‧‧第一導電層

12G‧‧‧閘極

12P‧‧‧閘極線連接墊電極

14‧‧‧圖案化光阻

16‧‧‧第一透明導電層

16C‧‧‧共通電極

18‧‧‧閘極絕緣層

20‧‧‧半導體層

22‧‧‧歐姆接觸層

24‧‧‧第二導電層

24D‧‧‧汲極

24S‧‧‧源極

24P‧‧‧資料線連接墊電極的底層電極

26‧‧‧鈍化層

28‧‧‧第二透明導電層

28P‧‧‧畫素電極

28L‧‧‧條狀電極

28S‧‧‧狹縫

28D‧‧‧資料線連接墊電極的頂層電極

30‧‧‧資料線連接墊電極

261‧‧‧第一接觸孔

262‧‧‧第二接觸孔

263‧‧‧第三接觸孔

DL‧‧‧資料線

GL‧‧‧閘極線

第1A圖是第一光蝕刻制程第一步驟示意圖。

第1B圖是第一光蝕刻制程第二步驟示意圖。

第1C圖是第一光蝕刻制程第三步驟示意圖。

第2A圖是第一光蝕刻制程後正視示意圖。

第2B圖是第一光蝕刻制程後剖視示意圖。

第3A圖是第二光蝕刻制程後正視示意圖。

第3B圖是第二光蝕刻制程後剖視示意圖。

第4A圖是第三光蝕刻制程後正視示意圖。

第4B圖是第三光蝕刻制程後剖視示意圖。

第5A圖是第四光蝕刻制程後正視示意圖。

第5B圖是第四光蝕刻制程後剖視示意圖。

第6A圖是第五光蝕刻制程後正視示意圖。

第6B圖是第五光蝕刻制程後剖視示意圖。

第6C圖是另一種實施方式中資料線連接墊電極的剖視示意圖。

為讓本發明更明顯易懂，下文特舉較佳實施例詳細介紹。本發明之較佳實施例均配以對應的圖示標號。另外，說明書中如“第一”和“第二”等用語是來區分不同的元件或制程，而非用以限制其順序。

請參照第1-6圖，其中第1圖包含第1A-1C圖三幅剖視圖，第2A圖、第3A圖、第4A圖、第5A圖和第6A圖均為俯視圖，第2B圖、第3B圖、第4B圖、第5B圖和第6B圖分佈為沿剖面線I-I’、II-II’,、III-III’和IV-IV’的剖視圖。如第1A圖所示，提供一基板(下基板)10，該基板10為透明基板，如玻璃基板、塑膠基板、石英基板，但不限於此。然後，一第一光蝕刻制程包含如下步驟，首先，形成第一導電層12於基板10之上，該第一導電層材質為導電材料，如金屬鋁、銅、鉬，但不限於此。更好的，第一導電層12也可以為多層結構，如鉬鋁鉬結構，鉬鋁結構或者多層鋁 結構，但不限於此。然後，形成一圖案化光阻14於第一導電層12之上並部分覆蓋，其中部分覆蓋的圖案化光阻14用來形成閘極線、閘極和閘極線連接墊電極。在本實施例中，圖案化光阻14為通過光罩(也可以是分劃板)採用曝光制程形成的(未繪示)。如第1B圖所示，第一導電層12未被圖案化光阻14覆蓋的部分則被去除，比如說通過蝕刻，形成了多數條閘極線(未在第1A圖中繪示)，多數閘極12G，以及多數閘極線連接墊電極(未在第1A圖中繪示)形成在基板10上。每一閘極線連接墊電極(未在第1A圖中繪示)連接相應的閘極線的末端。在最佳實施例中，通過控制第一導電層12的蝕刻參數使得每一閘極線的寬度小於圖案化光阻14的寬度，每一閘極12G的寬度小於圖案化光阻14的寬度，每一閘極線連接墊電極的寬度小於圖案化光阻14的寬度。如第1B圖所示，閘極12G的寬度W1小於圖案化光阻14的寬度W2。控制蝕刻的參數用於控制閘極線的寬度和閘極的寬度，這些蝕刻的參數可以為蝕刻時間、制程溫度和制程壓力，但不限於此。

在閘極線、閘極12G和閘極線連接墊電極形成之後，如第1C圖所示，再沉積一層透明導電層16覆蓋基板10和圖案化光阻14，因上述W1小於W2的關係，該透明導電層16於圖案化光阻14兩側會形成一個斷差缺口，以利將圖案化光阻14順利剝離。該第一透明導電層16材質為任何適合透明導電的材料，比如說ITO或者氧化銦鋅(indium zinc oxide，以下簡稱IZO)，但不限於此。如第2A圖和第2B圖所示，圖案化光阻14和覆蓋在圖案化光阻14上的透明導電層16一起被剝離，從而可以看到共通電極16C被之前形成的閘極線GL、閘極12G和閘極線連接墊電極12P的光阻層14圖案化了，因此，共通電極16C的圖案化沒有增加額外的光蝕刻制程。另外 ，共通電極16C、閘極12G、閘極線GL和閘極線連接墊電極12P共平面，也就是說共通電極16C、閘極12G、閘極線GL和閘極線連接墊電極12P在同一層上。同時，因為每一閘極線GL的寬度小於覆蓋其上的圖案化光阻14的寬度，每一閘極12G的寬度小於覆蓋其上的圖案化光阻14的寬度，每一閘極線連接墊電極12P的寬度小於覆蓋其上的圖案化光阻14的寬度，共通電極16C和閘極線GL之間的間距S，共通電極16C和閘極12G的間距S，以及共通電極16C和閘極線連接墊電極12P之間的間距S均是同時形成和保持的，如此則可保證共通電極16C能夠徹底和閘極線GL、閘極12G以及閘極線連接墊電極12P保持絕緣。在本實施例中，所有上述的這些間距S的最好保持在0.2微米到2微米之間，但不限於此。當間距S小於0.2微米時，共通電極16C與閘極線GL、閘極12G或閘極線連接墊電極12P之間容易發生短路。當間距S大於2微米時，則需要較長的時間以蝕刻第一導電層12。隨著間距S變大，與陣列基板對應的彩色濾光片基板則需要佈置較大的黑色矩陣以遮蔽間距S造成的漏光現象，因此開口率會變小。也就是說，較小的間距S需要較小的黑色矩陣，不容易降低開口率。

如第3A圖和第3B圖所示，沉積一閘極絕緣層18(第3A圖中未繪示)於基板10、閘極線GL、閘極12G、閘極線連接墊電極12P和共通電極16C之上。閘極絕緣層18材質為電介質，比如氧化矽、氮化矽或者氮氧化矽，但不限於此。然後，沉積一半導體層20於閘極絕緣層18之上，並通過第二光蝕刻制程將半導體層20圖案化，使沉積在對應的閘極12G上的半導體層20作為通道層。必須注意的是為了提升開關性能，將會在半導體層20和源/汲極之間形成歐姆接觸層22。該歐姆接觸層22可以選擇性地形成在半導體層20上 然後再通過第二光蝕刻制程沿著半導體層圖案化。該半導體層20和歐姆接觸層22均為半導體材質比如說非晶矽，但不限於此。歐姆接觸層22則是被重度參雜，而半導體層20則只是輕度參雜，比如說，歐姆接觸層22可以被重度參雜氮離子。

如第4A圖和第4B圖所示，在閘極絕緣層18、半導體層20和歐姆接觸層22上形成一第二導電層24，其中該第二導電層24材質為導體，比如說為金屬鋁、銅、鉬，但不限於此。在較好的實施例中，該導電材質可以是多層結構，比如鉬鋁鉬結構，鉬鋁結構或者是多層鋁結構，但不限於此。然後，通過第三光蝕刻制程將第二導電層24圖案化形成多數條資料線DL、多數個源極24S、多數個汲極24D以及多數個資料線連接墊電極30的底層電極24P在部分閘極絕緣層18、部份半導體層20和部份歐姆接觸層22上。該資料線DL與閘極線GL垂直佈置，形成多數個子畫素區域。每一個源極24S和對應的汲極24D至少部分覆蓋半導體層20的兩個對邊，從而和對應的閘極12G形成一個薄膜電晶體(thin film transistor，以下簡稱TFT)。每一個資料線連接墊電極30的底層電極24P連接對應的資料線DL的末端。在第三光蝕刻制程中，歐姆接觸層22被再次圖案化，因為沉積在對應的源極24S和汲極24D歐姆位置處，也就是說歐姆接觸層22是位於半導體層20和源極24S之間以及位於半導體層20和汲極24D之間，從而在半導體層20和源極24S/汲極24D之間形成一個歐姆接觸。

如第5A圖和第5B圖所示，一第二透明導電層28形成在閘極絕緣層18、汲極24D、半導體層20、源極24S和資料線連接墊電極的底層電極24P之上。該第二透明導電層為任何透明適合導電的材質， 比如說ITO或者IZO，但不限於此。然後通過第四光蝕刻制程圖案化該透明導電層28，從而形成多數的畫素電極28P和多數資料線連接墊電極30的頂層電極28D。每一畫素電極28P位於對應的子畫素區域內，部分覆蓋對應的汲極24D並與其電性連接。每一資料線連接墊電極30的頂層電極28D位於每一資料線連接墊電極30的底層電極24P之上，並與對應的資料線連接墊電極30的底層電極24P電連接。這裏說的資料線連接墊電極30包括資料線連接墊底層電極24P和資料線頂層電極28D。此外，每一畫素電極28P包含多數條狀電極28L平行排布並電性連在一起，多數狹縫28S間隔排布在條狀電極28L之間，也就是說畫素電極28P為梳狀的電極，但不限於此。畫素電極亦可為其他形狀，例如楔形。這樣，共通電極16C和畫素電極28P之間將形成一邊緣電場以驅動液晶分子。

如第6A圖和第6B圖所示，一鈍化層26形成在畫素電極28P、部分閘極絕緣層18、汲極24D、半導體層20、源極24S和資料線連接墊電極30之上，其中該鈍化層26為無機材質，比如說氮化矽，或者是有機材料，比如說丙烯酸脂。然後，通過第五光蝕刻制程圖案化該鈍化層26，形成多個第一接觸孔261、多個第二接觸孔262以及多個第三接觸孔263。其中每一第一接觸孔261穿透鈍化層26和閘極絕緣層18以暴露部分閘極線連接墊電極12P，從而閘極信號可以通過閘極線連接墊電極12P提供。每一第二接觸孔262穿透鈍化層26以暴露每一，從而資料信號可以通過資料線連接墊電極提供。每一第三接觸孔263穿透鈍化層26和閘極絕緣層18並暴露部分共通電極16C，因此可通過第三接觸孔提供訊號，以驅動共通電極。

請參照第6C圖，第6C圖為本發明中資料線連接墊電極30的另一種實施方式。該資料線連接墊電極30的底層電極24P之上並不沉積第二透明電極層26，而是僅沉積一鈍化層28，並通過第五光蝕刻制程圖案化該鈍化層28，以形成一第二接觸孔262暴露該資料線連接墊電極30的底層電極24P，因此資料信號可以通過該資料線連接墊電極30的底層電極24P提供。也就是說，該資料線連接墊電極30僅包括資料線連接墊電極30的底層電極24P。

請再次參照第6A圖和第6B圖，第6A圖和第6B圖繪示了本發明的FFS型液晶顯示面板之陣列基板，第6B圖為沿剖面線I-I’,II-II’,III-III’和IV-IV’的剖視圖。如第6A圖和第6B圖所示，FFS型液晶顯示面板之陣列基板包含一基板10，一閘極線GL位於該基板10之上，一資料線DL位於該基板10之上，一閘極連接墊電極12P電性連接閘極線GL的末端，一薄膜電晶體位於該基板10上，其中該薄膜電晶體包含一閘極12G電性連接該閘極線GL，一閘極絕緣層18位於閘極12G之上；一半導體層20位於閘極絕緣層18上，一源極24S和一汲極24D位於半導體層20之上，其中該源極24S電性連接該資料線DL。該FFS型液晶顯示面板之陣列基板更包含一共通電極16C位於基板10和閘極絕緣層18之間，其中共通電極16C、閘極12G和該閘極線GL以及閘極連接墊電極12P共平面。特別地，共通電極16C、閘極線GL、閘極12G和閘極連接墊電極12P位於同一層。閘極線GL和共通電極16C之間的為間距S，閘極12G和共通電極16C之間的間距S，在本實施例中，該間距S的區間為0.2微米到2微米之間，但不限於此。該FFS型液晶顯示面板之陣列基板包含一資料線連接墊電極30電性連接資料線DL的末端。源極24S和汲極24D為同一材質。一畫素電極28P位於該閘極絕 緣層18和部分該汲極24D之上，其中畫素電極28P電性連接對應的汲極24D，每一畫素電極28P包含多數條狀電極28L平行排布並電性連在一起，多數狹縫28S間隔排布在條狀電極28L之間，也就是說畫素電極28P是一個梳狀的電極。一鈍化層26位於該源極24S、該汲極24D、該半導體層20和該畫素電極28P之上，且鈍化層26和閘極絕緣層18包含第一接觸孔261至少部分曝露閘極連接墊電極12P，鈍化層26包含第二接觸孔262部分曝露資料線連接墊電極30，鈍化層26和閘極絕緣層還包含第三接觸孔263部分曝露共通電極16C。

總之，本發明通過同一道光蝕刻制程形成閘極線、閘極和共通電極，而且簡化了FFS型液晶顯示面板之陣列基板制程和降低成本。另外，由於鈍化層位於薄膜電晶體之上，可對薄膜電晶體的通道層起到保護作用。

本領域的普通技術人員應當理解，其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特徵進行等同替換；而這些修改或者替換，並不使相應技術方案的本質脫離本發明各實施例技術方案的精神和範圍。

10‧‧‧基板

12G‧‧‧閘極

12P‧‧‧閘極線連接墊電極

16C‧‧‧共通電極

18‧‧‧閘極絕緣層

20‧‧‧半導體層

22‧‧‧歐姆接觸層

24D‧‧‧汲極

24S‧‧‧源極

26‧‧‧鈍化層

28‧‧‧第二透明導電層

28P‧‧‧畫素電極

28L‧‧‧條狀電極

28S‧‧‧狹縫

30‧‧‧資料線連接墊電極

24P‧‧‧資料線連接墊電極的底層電極

28D‧‧‧資料線連接墊電極的頂層電極

261‧‧‧第一接觸孔

262‧‧‧第二接觸孔

263‧‧‧第三接觸孔

Claims (11)

1. 一種製作邊緣電場型液晶顯示器陣列基板的方法，包括如下步驟：提供一基板；通過第一光蝕刻制程形成多數閘極線、多數閘極和一共通電極於該基板之上，該第一光蝕刻制程包含：形成一第一導電層於該基板上，再形成一圖案化光阻於該第一導電層之上；去除未被該圖案化光阻遮蓋的導電層部分形成多數閘極線和多數閘極於該基板之上；形成一第一透明導電層覆蓋整個基板和該圖案化光阻；剝離該圖案化光阻以及同時去除覆蓋該圖案化光阻的第一透明導電層以形成與該閘極和該閘極線共平面的共通電極；形成一閘極絕緣層覆蓋該基板、該閘極線、該閘極以及該共通電極；通過第二光蝕刻制程形成一半導體層於該閘極絕緣層之上；通過第三光蝕刻制程圖案化形成多數資料線、多數源極和多數汲極於該閘極絕緣層和該半導體層之上；通過第四光蝕刻制程圖案化形成多數畫素電極於該閘極絕緣層和部分該汲極之上，其中每一畫素電極電性連接該對應的汲極；通過第五光蝕刻制程形成一鈍化層於該源極、該半導體層、該汲極、該閘極絕緣層和該畫素電極之上。
2. 如申請專利範圍第1項所述之邊緣電場液晶顯示器陣列基板製作方法，其中該第一導電層在第一光蝕刻制程中被蝕刻形成每一閘極線的寬度小於覆蓋在該閘極線上的每一圖案化光阻的寬度，每一閘極的寬度小於覆蓋 在該閘極上的每一圖案化光阻的寬度。
3. 如申請專利範圍第1項所述之邊緣電場液晶顯示器陣列基板製作方法，其中每一畫素電極包含多數電性相連且平行排布的條狀電極，以及間隔分佈於該多數條狀電極之間的多數狹縫。
4. 如申請專利範圍第1項所述之邊緣電場液晶顯示器陣列基板製作方法，其中每一閘極線包含一個閘極線連接墊電極，每一資料線包含一個資料線連接墊電極，該鈍化層和該閘極絕緣層更包含多數第一接觸孔，該鈍化層更包含多數第二接觸孔，每一第一接觸孔部分曝露對應的閘極線連接墊電極，每一第二接觸孔部分曝露對應的資料線連接墊電極。
5. 如申請專利範圍第1項所述之邊緣電場液晶顯示器陣列基板製作方法，其中該閘極絕緣層和該鈍化層更包含多數第三接觸孔，每一第三接觸孔部分暴露該共通電極。
6. 如申請專利範圍第1項所述之邊緣電場液晶顯示器陣列基板製作方法，其中該閘極線和該共通電極之間的間隔寬度範圍為從0.2微米到2微米，該閘極和該共通電極之間的間隔寬度範圍為從0.2微米到2微米。
7. 一種邊緣電場型液晶顯示器陣列基板，其包含：一基板；一閘極線位於該基板之上；一資料線位於該基板之上；一薄膜電晶體位於該基板上，其中該薄膜電晶體包含：一閘極電性連接該閘極線；一閘極絕緣層位於閘極之上；一半導體層位於閘極絕緣層上；一源極和一汲極位於半導體層之上，其中該源極電性連接該資料線；一共通電極位於該基板和該閘極絕緣層之間，其中該共通電極、該閘極 和該閘極線三者共平面，且該閘極線和該共通電極之間的間隔寬度範圍為從0.2微米到2微米，該閘極和該共通電極之間的間隔寬度範圍為從0.2微米到2微米；一畫素電極位於該閘極絕緣層和部分該汲極之上，其中該畫素電極電性連接該汲極；一鈍化層位於該源極、該汲極、該半導體層和該畫素電極之上。
8. 如申請專利範圍第7項所述之邊緣電場液晶顯示器陣列基板，其中該畫素電極包含多數條電性相連且平行排布的條狀電極，以及間隔分佈於該多數條狀電極之間的多數狹縫。
9. 如申請專利範圍第7項所述之邊緣電場液晶顯示器陣列基板，其中該陣列基板更包含一閘極線連接墊電極電性連接該閘極線，其中該閘極絕緣層和該鈍化層更包含一第一接觸孔以曝露該閘極線連接墊電極。
10. 如申請專利範圍第7項所述之邊緣電場液晶顯示器陣列基板，其中該陣列基板更包含一資料線連接墊電極連接該資料線，其中該鈍化層更包含一第二接觸孔以暴露該資料線連接墊電極。
11. 如申請專利範圍第7項所述之邊緣電場液晶顯示器陣列基板，其中該閘極絕緣層和該鈍化層更包含一第三接觸孔以部分曝露該共通電極。