JP2017037131A - アレイ基板とそのアレイ基板を用いた液晶表示装置 - Google Patents
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Abstract
【課題】 FFS方式のアレイ基板を形成する際、画素電極7を構成する電極導電膜71がドレイン電極62の段差部62aを十分被覆できない場合、ドレイン電極62と画素電極7との間が断線し、点欠陥等の表示不良が生じる。
【解決手段】 ドレイン電極62上の層間絶縁膜8に、段差部62aを露出するように開口部CH2を設け、段差部62aを覆う被覆導電膜98を形成する。電極導電膜71が段差部62aを被覆できなくても被覆導電膜98による被覆もあるため、表示不良を抑制できる。
【選択図】 図2
【解決手段】 ドレイン電極62上の層間絶縁膜8に、段差部62aを露出するように開口部CH2を設け、段差部62aを覆う被覆導電膜98を形成する。電極導電膜71が段差部62aを被覆できなくても被覆導電膜98による被覆もあるため、表示不良を抑制できる。
【選択図】 図2
Description
この発明は、液晶表示装置に関するものである。特に詳しくは、フリンジフィールドスイッチング(FFS:Fringe Field Switching)方式の液晶表示装置の電極形状に関するものである。
近年、液晶表示装置の方式としてフリンジフィールドスイッチング(FFS)方式がよく用いられている。FFS方式の液晶表示装置は、液晶層にフリンジ電界(横電界と縦電界の両成分を含む斜め電界)を印加して表示を行う方式である。
FFS方式の液晶表示装置において、画素電極と対向電極は、薄膜トランジスタ(TFT)等のスイッチング素子を搭載したアレイ基板上に形成される。その際、画素電極と対向電極は絶縁膜を介して上下に重ねられる。通常、下部電極は板形状(複数の枝形状の場合もある)で、上部電極は電気的に共通に接続された複数の枝電極部と、その間の隙間部とを有している。また、画素電極と対向電極とはITO(酸化錫インジウム)等の透明導電膜により形成されることが多い。(特許文献1)
特許文献1において、透明導電膜ITO1からなる画素電極PXがドレイン電極SD1のパターン端部を覆うように形成されており、画素電極PXとドレイン電極SD1とは電気的に接続される。通常、画素電極PXの厚みはドレイン電極SD1の厚みよりも薄いことが多いため、このように画素電極PXがドレイン電極SD1のパターン端部の段差を不十分に被覆した場合、画素電極PXを構成する透明導電膜に段切れが生じる場合がある。このような段切れが生じた場合、薄膜トランジスタから画素電極への信号電圧の伝達が阻害されることになり、表示不良を引き起こしてしまう。
また、別の製造方法により形成されるFFS方式のアレイ基板においても同様の問題が生じる可能性がある。FFS方式においては、画素電極と対向電極とは絶縁膜を介して異なる層に形成する必要があるため、それぞれの形成のために成膜工程や写真製版工程を必要とし、その結果として工程数が増大してしまう。そのような問題を回避するために、工程数を増やさずにFFS方式のアレイ基板を形成する技術が開発されている。(特許文献2)
上記の技術は、半導体膜の成膜後にそのパターニングをすることなくソース/ドレイン電極等を構成する金属膜を連続的に成膜する点と、画素電極のパターン形成の際に、ソース/ドレイン電極間の分離パターニングも引き続いて行う点とに特徴がある。そのため、ソース電極やドレイン電極の直下には半導体層が形成される一方で、ソース電極やドレイン電極の直上には、画素電極を構成する透明導電膜が覆うように形成されることになる。
言い換えれば、ソース/ドレイン電極等を構成する金属膜は、半導体膜と透明導電膜とにより上下から挟まれるように形成されている。そのため、半導体膜または透明導電膜のいずれか一方しか形成されない領域には当該金属膜も形成されない。画素電極を構成する透明導電膜を金属膜に積層して形成する場合、透明導電膜はソース電極とドレイン電極とを被覆しつつ、ドレイン電極から画素電極まで延在する構造となる。
上記の構造についてさらに説明を行う。薄膜トランジスタのドレイン電極と画素電極とは電気的に接続される必要がある。そのため上述の通り、透明導電膜はドレイン電極を覆いつつ、ドレイン電極パターンの外まで延在して画素電極を構成することになる。したがって、透明導電膜はドレイン電極パターン端部にある段差部を超えて画素電極まで延在する必要がある。言い換えれば、透明導電膜は画素電極とドレイン電極との間の導電路も兼ねており、ドレイン電極のパターン端部の段差を被覆する必要がある。さらに、前述の通りドレイン電極の直下には半導体層が形成されているため、ドレイン電極パターン端部の段差と半導体膜パターン端部の段差とはその位置が略一致しており、透明導電膜は半導体膜パターン端部の段差も被覆して延在する必要がある。
しかし、ドレイン電極のパターン端部が垂直形状や逆テーパ形状になっている場合、このような被覆は困難となる。また、ドレイン電極を構成する金属膜と半導体膜の境界にノッチと呼ばれる凹状のくぼみが生じた場合はさらに困難となる。いずれにせよ、工程数を増やさずにFFS方式のアレイ基板を形成する場合における被覆はさらに困難なものとなるのである。もし、透明導電膜の被覆が不完全で電気的接続が損なわれた場合は、ドレイン電極から画素電極間の電気的抵抗が増大し、画素電極への信号伝達が阻害され、表示不良を生じることとなる。
本発明は、FFS方式のアレイ基板を形成する際に、画素電極を構成する導電膜がドレイン電極の段差部を十分被覆できずに生じる表示不良を防止するためになされたものである。
本発明のアレイ基板は、基板上に、互いに交差する走査配線と信号配線と、両者と接続するスイッチング素子と、前記スイッチング素子が有するドレイン電極の上面と端部とを覆って延在して下部電極を構成する電極導電膜と、前記スイッチング素子と前記電極導電膜とを覆い、前記ドレイン電極端部の少なくとも一部を露出する開口部を有する層間絶縁膜と、を有するアレイ基板であって、前記層間絶縁膜上には被覆導電膜が形成されており、前記被覆導電膜は前記開口部を覆って、前記ドレイン電極端部の少なくとも一部を覆うことを特徴としている。
本発明によれば、液晶表示装置における表示不良を抑制することができる。
以下、本発明の表示装置についての実施の形態を図面に基づいて説明する。なお、以下の実施の形態を説明するための各図において、同一符号は、同一または相当部分を示しているので、原則として重複する説明は省略する。
実施の形態1.
はじめに、液晶表示装置の構成を簡単に説明する。図1は、実施の形態1に係る液晶表示装置を模式的に示す平面図である。
はじめに、液晶表示装置の構成を簡単に説明する。図1は、実施の形態1に係る液晶表示装置を模式的に示す平面図である。
液晶表示装置100は、表示領域150に複数の画素130がマトリクス状に配置されて構成される。そして、アレイ基板10と対向基板20とが液晶層(図示せず)を封入するように対向配置された構成となっている。より詳細に説明すると、互いに交差することで各画素130を区切るように配置される走査配線2と信号配線6や、各画素130に形成されるTFTと画素電極等が形成されたアレイ基板10と、アレイ基板10上に液晶層を介して対向配置されると共に、カラーフィルタや遮光膜(ブラックマトリクス)等が形成された対向基板20等から構成される。なお、図1にて走査配線2と信号配線6とは各2本ずつ例示として描かれているが、実際は画素130を区切るように配置されているため各々とも多数形成される。
アレイ基板10は、ガラス、プラスチック等の透明基板1上において、表示領域150と、表示領域150の外周の額縁領域155に分けられる。額縁領域155の透明基板1上には、COG(Chip On Glass)実装技術により、走査配線駆動回路160および信号配線駆動回路165が実装されている。また、透明基板1の端部には、走査配線駆動回路160および信号配線駆動回路165に、各種電圧、クロック、画像データ等を供給する外部回路と接続するためのフレキシブル基板170、175が接続される複数の端子(図示せず)が設けられている。その中には図示しないが、基準電位を供給するための端子も設けられている。ここで、基準電位とはコモン電位やV−comとも称され、例えば液晶表示装置100がFFS等の横電界方式の場合、対向電極に印加される電位である。
なお、図1では、表示領域150から、走査配線駆動回路160または信号配線駆動回路165の出力部へ延びる走査配線または信号配線の引き出し配線や、走査配線駆動回路160および信号配線駆動回路165の入力部と、フレキシブル基板170、175を接続するための透明基板1の端部に設けられた複数の端子とを接続する入力配線が多数本あるが、図の簡略化のためにこれらの多数の配線は図示していない。また、小型パネルでは、配線の総本数が比較的少ないので、走査配線用駆動回路160および信号配線用駆動回路165を一体化した駆動回路が使用されることが多い。同時に、フレキシブル基板170、175も、まとめて1枚にすることが多い。
図1では、アレイ基板10と対向基板20とが重なって液晶を封入するように貼り合わされた形態を示したが、その後にアレイ基板の端子に外部回路を接続し、偏光板等の光学シートを追加して、LED等の光源を設けることにより液晶表示装置を製造することができる。
図2は、実施の形態1に係る液晶表示装置を構成するアレイ基板の表示領域内の画素を拡大して示す平面図である。図3は、図2のA−Aで示した箇所の断面図である。図2において、画素130は点線で囲まれた領域を指す。また、図3はアレイ基板だけでなく、対向基板と液晶層も含めた液晶表示装置の断面図である。
図2、3に示すように、ガラス、プラスチック等の透明基板1上に、Al、Cr、Mo、Ti、Ta、W、Ni、Cu、Au、Ag等の金属や、これらの合金または積層膜からなる走査配線2と、これに並行して基準電位を対向電極に供給する共通配線21が同一層で形成されている。そして、この上層に酸化膜、窒化膜等からなる絶縁膜であるゲート絶縁膜3が形成されている。走査配線2の一部分のゲート絶縁膜3上には、珪素やIn−Ga−Zn−O等の酸化物半導体材料からなる半導体膜4と、これに不純物が注入されたオーミックコンタクト膜5が積層して形成されている。なお、半導体膜4が酸化物半導体材料である場合、オーミックコンタクト膜5は無くてもよい。
また、走査配線2と交差するように、Al、Cr、Mo、Ti、Ta、W、Ni、Cu、Au、Ag等の金属や、これらの合金または積層膜からなる信号配線6が形成されている。また、信号配線6と同一層からなるソース電極61とドレイン電極62が、オーミックコンタクト膜5とを覆うように形成されている。ソース電極61とドレイン電極62との間のオーミックコンタクト膜5は除去されており、ソース電極61とドレイン電極62との間で露出する半導体膜4はチャネル部41となる。ゲート絶縁膜3を介してチャネル部の下層に形成されている走査配線2はゲート電極として作用し、スイッチング素子であるTFTが構成されている。以後、TFT近傍に限定した構造の説明を行う際には、走査配線とゲート電極とを同一視してゲート電極2と呼称することがある。
実施の形態1では、板形状の下部電極7は画素電極であり、透過型では、ITO(Indium Tin Oxide)等の透明導電膜からなり、反射型では、Al、Ag、Pt等の金属や、これらの合金または積層膜からなり、表面において可視光を反射する導電膜からなっている。これらの透明導電膜や金属膜等の電極導電膜71はドレイン電極62上に一部直接重ねて形成されており、かつドレイン電極62の外側にまで延在して下部電極7を構成する。
より詳しく説明すると、電極導電膜71はドレイン電極62の端面が位置するパターン端部62aの段差を超えてドレイン電極62の外へと延在し、一体的になって下部電極7を構成している。ドレイン電極62は電極導電膜71と積層されて互いに電気的に接続されているため、ドレイン電極62は下部電極7とも電気的に接続されていることになる。実施の形態1においては、電極導電膜71と下部電極7とは一体として形成されているため、電極導電膜71は広義には下部電極7を含んでいるともいえるが、特にドレイン電極62の被覆に着目する場合のように下部電極7と位置的に区別する場合に用いることがある。なお、パターン端部という用語は一般にはパターンの端部を指すが、ここでもそのような意味で使用している。言い換えれば、図3で示すように電極導電膜71の下層で接する膜がゲート絶縁膜3かドレイン電極62かの境界となる位置でもある。
信号配線6、ソース電極61、ドレイン電極62、下部電極7、電極導電膜71の上層には、酸化膜、窒化膜、または有機樹脂膜等の絶縁膜、またはこれらの積層膜からなる層間絶縁膜8が形成されている。
図2、3において、画素電極である下部電極7の領域の層間絶縁膜8上には、対向電極となる上部電極9が形成されている。さらにそれらを全面覆うようにして配向膜101が形成されており、対向基板20との間に封入されている液晶102と接している。なお、対向基板20は、透明基板11上にコート膜103が形成されており、表面にはアレイ基板と同様に配向膜101が形成されている。
さて、図2に示すように、ITO等の透明導電膜からなる上部電極9は、透明導電膜がない複数の隙間部91と、電気的に互いに共通に接続された透明導電膜からなる複数の枝電極部92とを有する。つまり、上部電極9は上記のようなスリット形状を有しており、枝電極部92の間の透明導電膜のない部分が隙間部91となっている。この隙間部91で露出する層間絶縁膜8を介して、枝電極部92と下部電極7との間にフリンジ電界Lを発生させて、液晶102の液晶分子を駆動する。
上部電極9は、コモンコンタクトホールCH1を介して共通配線21に接続され、基準電位が印加される対向電極として機能する。ITO等の透明導電膜からなる上部電極9は、金属膜からなる走査配線2や信号配線6に比較して比抵抗が大きいので、走査配線2と同一層からなる共通配線21へと画素130毎に接続することで、低抵抗化を図っている。図示していないが、コモンコンタクトホールCH1が形成された部位のみ共通配線21の太さを太くする等大きくしてもよい。
また、実施の形態1では、対向電極となる上部電極9を、信号配線6(上下)方向および走査配線2(左右)方向に、隣接する画素130の上部電極9と、それぞれ上部電極9と同一層で繋がった接続部95、96とで一体として形成している。接続部95、96で走査配線2および信号配線6の略全部を覆い、格子(メッシュ)形状とすることで、上部電極9のさらなる低抵抗化を図っている。
このような格子形状を表示領域150のほぼ全面に広げることにより、各画素130に形成される上部電極9は互いに電気的に接続される。このような構造において、もしも共通配線21に断線が生じて、一部の上部電極9に共通配線21から基準電位が供給されなくなったとしても、隣接する画素130の上部電極9から接続部95、96を通じて、上部電極9に基準電位が供給される。従って、共通配線21が断線しても表示不良にはならず、歩留まりの向上を図ることができる。
また、同様の理由により、コモンコンタクトホールCH1は一部の画素のみに形成してもよい。また、全ての画素をまたぐように上部電極9を形成することにより、共通配線21を省略することも可能である。共通配線21は一般に可視光が透過しない金属膜により形成されるため、省略することにより開口率が向上するという効果を奏する。さらに、共通配線21を上部電極9と同じレイヤーに形成してもよいし、そこで走査配線2や信号配線6と重畳するように形成してもよい。
また、接続部95、96が、走査配線2または信号配線6上を覆うことにより、走査配線2または信号配線6から液晶層への漏れ電界を遮蔽することができるので、走査配線2または信号配線6近傍に発生しやすい漏れ電界による表示不良を抑制することができる。通常、このような表示不良を抑制するために、走査配線2または信号配線6に沿って対向するように対向基板20上に遮光膜が形成されるが、かような遮光膜を省略することも可能になる。
なお、接続部95、96は、信号配線6(上下)方向または走査配線2(左右)方向の一方だけとして、隣接する画素130の上部電極9と接続する構成でもよい。
ここまで上部電極9について説明したが、その一方、上部電極9はドレイン電極62近辺には形成されていない。次にドレイン電極62近辺の構造について説明する。
前述の通り、ドレイン電極62を覆うように形成される電極導電膜71が延在して下部電極7を構成しているが、電極導電膜71はパターン端部62aにおける段差を被覆している。そして、ドレイン電極62や電極導電膜71上には層間絶縁膜8が形成されているが、層間絶縁膜8には少なくとも一部のパターン端部62aを露出するような開口部CH2が設けられている。より正確には、パターン端部62aにおいて電極導電膜71が被覆している領域の少なくとも一部を露出するような開口部CH2が設けられている。
そして、開口部CH2を覆うようにして層間絶縁膜8上に被覆導電膜98が形成されており、被覆導電膜98は電極導電膜71を介してドレイン電極62のパターン端部62aの段差を覆っている。すなわち、ドレイン電極62のパターン端部62aは電極導電膜71と被覆導電膜98により2重に被覆されていることになる。この構造により、たとえ電極導電膜71による段差部での被覆が不完全であっても、被覆導電膜98によっても段差部が重畳して被覆されるため、ドレイン電極62と下部電極7の電気的接続が維持されることになる。
被覆導電膜98と上部電極9とは両方とも層間絶縁膜8上に形成されるが、被覆導電膜98と上部電極9とは印加される電位が異なる。すなわち、被覆導電膜98にはドレイン電極62と同じく液晶を駆動するための信号電位が印加され、上部電極9には基準電位が印加される。そのため、被覆導電膜98と上部電極9とはどちらも層間絶縁膜8上に形成されるものの互いに隔離して形成されている。
図2、3においては、ドレイン電極62のパターン端部62aが走査配線2の外側に位置しており、被覆導電膜98はドレイン電極62のパターン端部62aだけでなく、走査配線2のパターン段差も被覆している。このような構造の場合、もしも走査配線2のパターン段差部で電極導電膜71の被覆不良が生じても、被覆導電膜98により被覆を改善できる効果を奏する。
もちろん、ドレイン電極62のパターン端部62aのみを覆うように被覆導電膜98を形成してもよい。また、パターン端部62aが走査配線2内に位置していてもよい。非透光性の材料で形成されているドレイン電極62が走査配線2内のみに位置する場合、開口率が増大するという効果を奏する。
次に、製造方法について、図4〜13に示す図を用いて説明する。図4、図6、図8、図10、図12は、図2と同様、液晶表示装置のアレイ基板における画素を拡大して示す平面図であって、製造工程ごとの図である。図5、図7、図9、図11、図13は、図3と同様、図2のA−A部に相当する箇所における工程別の断面図である。
まず、スパッタ法などの成膜方法により、透明基板1上にAl、Cr、Mo、Ti、Ta、W、Ni、Cu、Au、Ag等の金属や、これらの合金または積層膜である第1の金属膜を成膜した後、第1回目の写真製版を行い、パターニングにより走査配線2と共通配線21とを形成する。この状態を示したのが、図4と図5である。図5は、図4のB−Bで示した箇所の断面図である。
そして、プラズマCVD法などの成膜方法により、酸化珪素膜や窒化珪素膜等からなりゲート絶縁膜3を構成する第1の絶縁膜と、珪素膜等からなる半導体膜4、オーミックコンタクト膜5を連続的に成膜した後、パターニングを行う。
パターニングは第2回目の写真製版後に、オーミックコンタクト膜5、半導体膜4について連続的に行う。パターニング時のエッチング方法はドライエッチングやウエットエッチングなど被エッチング除去膜の材質に応じて適宜採用するとよい。ゲート絶縁膜3に対してエッチング選択比が高いエッチング手段のみ用いて一括してエッチング除去してもよい。このパターニング後においては、TFTのチャネル部41を含む半導体層4がパターン形成される。このようにして、図6と図7に示す構造が形成される。図7は、図6のC−Cで示した箇所の断面図である。
次いで、Al、Cr、Mo、Ti、Ta、W、Ni、Cu、Au、Ag等の金属や、これらの合金または積層膜からなる第2の金属膜をスパッタ法により成膜した後、パターニングを行う。
パターニングは第3回目の写真製版後に、金属膜について行う。パターニング時のエッチング方法はドライエッチングやウエットエッチングなど被エッチング除去膜の材質に応じて適宜採用するとよい。ゲート絶縁膜3やオーミックコンタクト膜5に対してエッチング選択比が高いエッチング手段を用いてエッチング除去してもよい。このパターニング後においては、TFTのチャネル部41となる半導体層4上で分離して対向した状態のソース電極61とドレイン電極62と、このソース電極61と一体となって接続する信号配線6とが形成されている。さらに、後に電極導電膜がドレイン電極62のパターン端部を覆う領域となるパターン端部62aもこの時に形成されている。
続いて、第2の金属膜をマスクとして、露出するオーミックコンタクト膜5をエッチングする。これにより、ソース電極61とドレイン電極62との間のオーミックコンタクト膜5も除去され、各電極はチャネル部41を構成する半導体膜4により隔てられる。このようにして、図8と図9に示す構造が形成される。図9は、図8のD−Dで示した箇所の断面図である。
次いで、スパッタ法によりITOやIZO(Indium Zinc Oxide)等の第1の透明導電膜を成膜した後、第4回目の写真製版とパターニングを行う。その後、第1の透明導電膜は、ドレイン電極62と少なくとも一部が積層し、かつそこから延在してゲート絶縁膜3上に画素電極6を形成するような電極導電膜71にパターニングされる。このようにして、図10と図11に示す構造が形成される。図11は、図10のE−Eで示した箇所の断面図である。
続いて、これらの上から、層間絶縁膜8となる第2の絶縁膜を成膜する。例えば、層間絶縁膜8として窒化シリコン、酸化シリコン等の無機絶縁膜を、CVD法などを用いて基板1全面に成膜する。これにより、下部電極7及び電極導電膜71が層間絶縁膜8に覆われる。また、半導体層4のチャネル領域が層間絶縁膜8に覆われる。
その後、第4の写真製版工程により、層間絶縁膜8及びゲート絶縁膜3にコンタクトホールと開口部を形成する。これらは、少なくとも共通配線21と、パターン端部62aを電極導電膜71が覆う箇所とに設けられる。共通配線21に到達するコモンコンタクトホールCH1が形成されることにより、共通配線21が一部露出する。また、パターン端部62aを電極導電膜71が覆う箇所の少なくとも一部の領域についても露出するような開口部CH2が設けられる。このようにして、図12と図13に示す構造が形成される。図13は、図12のF−Fで示した箇所の断面図である。
なお、ゲート絶縁膜3と層間絶縁膜8とが同じ材質である場合、開口部CH2においては電極導電膜71が設けられていないゲート絶縁膜3までもが露出しないようにした方がよい。層間絶縁膜8に開口部CH2を開口する際に、底に露出するゲート絶縁膜3までエッチング除去してしまうと、被覆導電膜98と走査配線2とが短絡する可能性があるからである。もちろん、ゲート絶縁膜3と層間絶縁膜8とが異なる材質であって、開口部CH2を開口する際に下層のゲート絶縁膜3までエッチング除去しないようなプロセスを実施する場合は別である。
なお、額縁領域155では、走査信号駆動回路160又は表示信号駆動回路165と接続するための端子(不図示)が走査配線3又は信号配線6と同じ層によって形成されている。そのため、第4の写真製版工程では、共通配線21に到達するコモンコンタクトホールCH1とともに、これら端子に到達するコンタクトホール(図示しない)を層間絶縁膜8及びゲート絶縁膜3に形成する。
次に、層間絶縁膜8の上に、ITOやIZO等の第2の透明導電膜をスパッタ法等により基板1全面に成膜する。そして、第5の写真製版工程により、この第2の透明導電膜をパターニングする。これにより、図2及び図3に示すように、層間絶縁膜8を介して下部電極7の対面に、スリットを有する上部電極9が、コンタクトホール13を介して共通配線21と接続するように形成される。
上部電極9と同時に、被覆導電膜98も開口部CH2を覆うようにして形成される。被覆導電膜98は、層間絶縁膜8に開口した開口部CH2を介してパターン端部62aを覆う電極導電膜71に接続し、かつ、パターン端部62aの段差を覆うように形成される。この構造により、たとえ電極導電膜71による上記段差部の被覆が不完全であっても、被覆導電膜98もまた段差部を被覆するため、ドレイン電極62と下部電極7との間の電気的接続が維持されることになる。
また、開口部CH2内において被覆導電膜98は露出する電極導電膜71を全て覆なくても一部を覆うだけでもよい。しかし、例えば電極導電膜71と上部電極9とが同じ材質であってエッチングの選択性が無い場合、上部電極9と被覆導電膜98とをパターン形成する際のエッチングにより露出する電極導電膜71も除去されてしまうことを考慮しておく必要がある。
なお、図示しないが額縁領域42では、コンタクトホールを介してゲート端子と接続するゲート端子パッドが、対向電極9と同じ第2の透明導電膜によって形成される。同様に、コンタクトホールを介してソース端子と接続するソース端子パッドが対向電極9と同じ第2の透明導電膜によって形成される。
実施の形態2.
実施の形態1ではFFS型のアレイ基板に本発明の形態を適用した構造について説明した。本実施の形態2においても同様にFFS型のアレイ基板について説明するが、製造の写真製版工程数を削減した点が実施の形態1と異なる点である。
実施の形態1ではFFS型のアレイ基板に本発明の形態を適用した構造について説明した。本実施の形態2においても同様にFFS型のアレイ基板について説明するが、製造の写真製版工程数を削減した点が実施の形態1と異なる点である。
図14、図15は、実施の形態2に係る液晶表示装置を構成するアレイ基板の表示領域内の画素を拡大して示す平面図である。図15は、図14のG−G断面図である。
図14、図15に示すように、ガラス、プラスチック等の透明基板1上に、Al、Cr、Mo、Ti、Ta、W、Ni、Cu、Au、Ag等の金属や、これらの合金または積層膜からなる走査配線2と、これに並行して、基準電位を印加されて対向電極として機能する上部電極に接続する共通配線21とが同一層で形成されている。そして、この上層に酸化膜、窒化膜等からなる絶縁膜であるゲート絶縁膜3が形成されている。走査配線2の一部分のゲート絶縁膜3上には、珪素やIn−Ga−Zn−O等からなる半導体膜4と、これに不純物が注入されたオーミックコンタクト膜5が積層して形成されている。
また、走査配線2と交差するように、Al、Cr、Mo、Ti、Ta、W、Ni、Cu、Au、Ag等の金属や、これらの合金または積層膜からなる信号配線6が形成されている。信号配線6の下層に半導体層4とオーミックコンタクト膜5が重なっている。また、信号配線6と同一層からなるソース電極61とドレイン電極62も、オーミックコンタクト膜5や半導体層4と重なるように形成されている。ソース電極61とドレイン電極62との間のオーミックコンタクト膜5は除去され、チャネル部41となる。このチャネル部41の下層の走査配線2は、ゲート電極として作用し、スイッチング素子であるTFTが構成されている。
実施の形態2でも、板形状の下部電極7は画素電極であり、透過型では、ITO等の透明導電膜からなり、反射型では、Al、Ag、Pt等の金属や、これらの合金または積層膜からなり、表面において可視光を反射する導電膜からなっている。これらの透明導電膜や金属膜等の電極導電膜71はドレイン電極62上に直接重ねて形成されており、かつドレイン電極62の外側にまで延在して下部電極7を構成する。より詳しく説明すると、電極導電膜71がドレイン電極62のパターン端部62aの段差を超えてドレイン電極62の外へと延在し、下部電極7を構成している。したがって、下部電極7とドレイン電極62とは電気的に接続されている。また、実施の形態2においては、ソース電極61や信号配線6の直上にも電極導電膜71が形成されている。
信号配線6、ソース電極61、ドレイン電極62、下部電極7、および電極導電膜71の上層には、酸化膜、窒化膜、または有機樹脂膜等の絶縁膜、またはこれらの積層膜からなる層間絶縁膜8が形成されている。
画素電極である下部電極7の領域の層間絶縁膜8上には、対向電極となる上部電極9が形成されている。図9に示すように、ITO等の透明導電膜からなる上部電極9は、透明導電膜がない複数の隙間部91と、電気的に共通に接続された透明導電膜からなる複数の枝電極部92とを有する。上部電極9はスリット形状であり、枝電極部92の間の透明導電膜のない部分が隙間部91となっている。この枝電極部92と、隙間部91の層間絶縁膜8を介して露出する下部電極7との間にフリンジ電界を発生させて、液晶層を駆動する。
図14、図15に示すように、上部電極9は、コモンコンタクトホールCH1を介して共通配線21に接続され、基準電位の対向電極となっている。ITO等の透明導電膜からなる上部電極9は、比抵抗が金属膜からなる走査配線2や信号配線6に比較して大きいので、画素130毎に、走査配線2と同一層からなる共通配線21に接続することにより低抵抗化を図っている。ただ、実施の形態1と同様、コモンコンタクトホールCH1は一部の画素のみに形成してもよい。
また、実施の形態2でも、対向電極となる上部電極9を、信号配線6(上下)方向および走査配線2(左右)方向に、隣接する画素130の上部電極9と、それぞれ上部電極9と同一層で繋がった接続部95、96とで一体として形成している。。接続部95、96で走査配線2および信号配線6の略全部を覆い、格子(メッシュ)形状とすることで、上部電極9のさらなる低抵抗化を図っている。
この格子形状により、共通配線21に断線が生じて、上部電極9に共通配線21から基準電位が供給されなくなっても、隣接する画素130の上部電極9から接続部95、96を通じて、上部電極9に基準電位が供給されるので、表示不良にはならず、歩留まりの向上を図ることができる。
また、接続部95、96が、走査配線2または信号配線6上を覆うことにより、走査配線2または信号配線6から液晶層への漏れ電界を遮蔽することができるので、走査配線2または信号配線6近傍に発生しやすい漏れ電界による表示不良を抑制することができる。通常、このような表示不良を抑制するために、走査配線2または信号配線6に沿って対向するように対向基板20上に遮光膜が形成されるが、かような遮光膜を省略することも可能になる。
なお、接続部95、96は、信号配線6(上下)方向または走査配線2(左右)方向の一方だけとして、隣接する画素130の上部電極9と接続する構成でもよい。
ここまで上部電極9について説明したが、その一方、上部電極9はドレイン電極62近辺には形成されていない。次にドレイン電極62近辺の構造について説明する。
実施の形態2においても、ドレイン電極62を覆うように形成される電極導電膜71が延在して下部電極7を構成しており、電極導電膜71はパターン端部62aにおける段差を被覆している。さらに実施の形態2においては、パターン端部62aの構成について実施の形態1と相違する点を有する。具体的には、実施の形態2においては、パターン端部62aを端部とするレイヤーはドレイン電極62だけでなく、オーミックコンタクト膜5や半導体膜4も含まれる。すなわち、実施の形態2においては、電極導電膜71が越えるべき段差はドレイン電極62、オーミックコンタクト膜5、半導体膜4の積層を含むことになる。実施の形態1においても上述のような構造で構成することは可能であるが、実施の形態2においては後述する製造方法により、パターン端部62aにおいてドレイン電極62、オーミックコンタクト膜5、半導体膜4の各パターンの端部が揃った構造になってしまうのである。
そして、ドレイン電極62や電極導電膜71上には層間絶縁膜8が形成されているが、層間絶縁膜8には少なくとも一部のパターン端部62aを露出するような開口部CH2が設けられている。より正確には、パターン端部62aにおいて電極導電膜71が被覆している領域の少なくとも一部を露出するような開口部CH2が設けられている。
そして、開口部CH2を覆うようにして層間絶縁膜8上に被覆導電膜98が形成されており、被覆導電膜98は電極導電膜71を介してドレイン電極62のパターン端部62aの段差を覆っている。すなわち、ドレイン電極62のパターン端部62aは電極導電膜71と被覆導電膜98により2重に被覆されていることになる。この構造により、たとえ電極導電膜71による段差部の被覆が不完全であっても、被覆導電膜98によっても段差部が被覆されるため、ドレイン電極62と下部電極7の電気的接続が維持されることになる。
被覆導電膜98と上部電極9とは両方とも層間絶縁膜8上に形成されるが、被覆導電膜98と上部電極9とは印加される電位が異なる。すなわち、被覆導電膜98にはドレイン電極62と同じく液晶を駆動するための信号電位が印加され、上部電極9には共通電位が印加される。そのため、両パターンは隔離して形成されている。
次に、製造方法について説明する。図4と図5に示すように、スパッタ法などの成膜方法により、透明基板1上にAl、Cr、Mo、Ti、Ta、W、Ni、Cu、Au、Ag等の金属や、これらの合金または積層膜である第1の金属膜を成膜した後、第1回目の写真製版を行い、パターニングにより走査配線2と共通配線21とを形成する。
そして、プラズマCVD法などの成膜方法により、酸化珪素膜や窒化珪素膜等からなりゲート絶縁膜3を構成する第1の絶縁膜と、珪素膜等からなる半導体膜4、オーミックコンタクト膜5を連続的に成膜する。ここまでは実施の形態1と同じである。次いで、Al、Cr、Mo、Ti、Ta、W、Ni、Cu、Au、Ag等の金属や、これらの合金または積層膜からなる第2の金属膜60をスパッタ法により成膜した後、パターニングを行う。
パターニングは第2回目の写真製版後に、第2の金属膜60、オーミックコンタクト膜5、半導体膜4の積層構造膜について連続的に行う。パターニング時のエッチング方法はドライエッチングやウエットエッチングなど被エッチング除去膜の材質に応じて適宜採用するとよい。ゲート絶縁膜3に対してエッチング選択比が高いエッチング手段のみ用いて一括してエッチング除去してもよい。このようにして、図16と図17に示す構造が形成される。図17は、図16のH−Hで示した箇所の断面図である。このパターニング後においては、TFTのチャネル部41となる半導体層4上でソース電極61とドレイン電極62とが連結して、さらに信号配線6とも一体となったようなパターン形状として形成されている。
また、後に電極導電膜がドレイン電極62のパターン端部を覆う領域となるパターン端部62aは、このパターニングにより形成されている。なお、実施の形態2におけるパターン端部62aはドレイン電極62のパターン端部であるとともに、半導体膜4、オーミックコンタクト膜5のパターン端部であるため、段差の高低差は実施の形態1よりも大きい。
次いで、スパッタ法によりITO等の第1の透明導電膜を成膜した後、第3回目の写真製版とパターニングを行う。まず、第1の透明導電膜については、TFTのチャネル領域を除く第2の金属膜パターン上と、下部電極7の形成領域上と、に第1の透明導電膜が残存するようにパターニングを行う。これにより下部電極7の形成領域だけでなく信号配線6上、ソース電極61上、ドレイン電極62上とに第1の透明導電膜が残存することとなる。また、ドレイン電極62から下部電極7にかけて延在する電極導電膜71も同時に形成される。この電極導電膜71はパターン端部62aの段差を被覆するように形成されている。
続いて、下部電極7や電極導電膜71等を含む第1の透明導電膜をマスクとして、第2の金属膜とオーミックコンタクト膜5とをエッチングする。具体的には、下部電極7や電極導電膜71に覆われずに露出した部分の第2の金属膜をエッチングにより除去する。これにより、チャネル部41上の第2の金属膜が除去され、ソース電極61とドレイン電極62とが分離される。さらに続いて、当該分離により露出したオーミックコンタクト膜5をエッチング除去する。このようにして、図18と図19に示す構造が形成される。図19は、図18のJ−Jで示した箇所の断面図である。
以上のような製造方法により形成されているため、ソース電極61やドレイン電極62を構成する第2の金属膜は、半導体層4と電極導電膜71とにより上下から挟まれるような領域でパターン形成されている。また、半導体層4または電極導電膜71のいずれか一方しか形成されない領域には第2の金属膜も残存しない。
続いて、これらの上から、層間絶縁膜8となる第2の絶縁膜を成膜する。以降の工程については、実施の形態1と同様であるので説明を省略する。
本実施の形態2においては、アレイ基板の写真製版工程を減らした場合にパターン端部の段差が増大した場合に適用した例について説明したが、このような場合にも段差部における導電膜の被覆性を向上させるという本発明の効果を奏することが可能である。
実施の形態3.
本実施の形態3は実施の形態1や2と同様の形態を構成するが、半導体膜、オーミックコンタクト膜、ドレイン電極の形状について規定したものである。図20に、実施の形態3にかかるアレイ基板を示す。図21は図20のK−K部における断面図である。
本実施の形態3は実施の形態1や2と同様の形態を構成するが、半導体膜、オーミックコンタクト膜、ドレイン電極の形状について規定したものである。図20に、実施の形態3にかかるアレイ基板を示す。図21は図20のK−K部における断面図である。
実施の形態3においては、ドレイン電極62がゲート電極2上で複数の異なる幅を有するように形成されており、ドレイン電極62の幅は、チャネル部41における幅よりもゲート電極2のエッヂを横切る箇所における幅の方が小さい。かかる構造によりドレイン電極62とゲート電極2とが重畳する面積を低減させることになるため、表示不良を改善する効果を奏する。具体的には、ドレイン電極62とゲート電極2との間に生成する容量を低減させることができ、フィールドスルー電圧やゲート配線の負荷の増大による表示不良を抑制することができるものである。
実施の形態3においても本発明を適用することによりパターン端部での段差部における導電膜の被覆を改善することができるので、被覆不良に伴う表示不良を抑制することができる。
実施の形態4.
図22、図23に実施の形態4に係るアレイ基板の構造を示す。図22に、実施の形態4にかかるアレイ基板を示す。図23は図22のM−M部における断面図である。本実施の形態4は実施の形態1〜3とほぼ同様の形態であるが、半導体膜やドレイン電極がゲート電極2のパターン内に形成されていることを特徴とする。言い換えれば、ドレイン電極62と下部電極7とが接続する領域においては、半導体膜4とドレイン電極62とはゲート電極2からはみ出ないように形成されている。かかる構造自体は特開2001−343669号公報にも記載されているように、半導体膜4に光が照射されることによる表示不良を抑制する効果を奏する。
図22、図23に実施の形態4に係るアレイ基板の構造を示す。図22に、実施の形態4にかかるアレイ基板を示す。図23は図22のM−M部における断面図である。本実施の形態4は実施の形態1〜3とほぼ同様の形態であるが、半導体膜やドレイン電極がゲート電極2のパターン内に形成されていることを特徴とする。言い換えれば、ドレイン電極62と下部電極7とが接続する領域においては、半導体膜4とドレイン電極62とはゲート電極2からはみ出ないように形成されている。かかる構造自体は特開2001−343669号公報にも記載されているように、半導体膜4に光が照射されることによる表示不良を抑制する効果を奏する。
したがって、実施の形態4においては、電極導電膜71はゲート絶縁膜3を介してゲート電極2のパターン端部を覆う一方で、半導体パターンとドレイン電極62とはゲート電極2のパターン端部を覆うことはない。しかし、実施の形態4においても被覆導電膜98がドレイン電極のパターン端部を覆うことは実施の形態1〜3と同様であり、さらに実施の形態2と同様の製法で形成した場合には、半導体膜、オーミックコンタクト膜、ドレイン電極の段差を電極導電膜71が被覆するように形成されることは同様である。
被覆導電膜98は電極導電膜71の上であれば、ゲート電極2のエッヂ段差部にかけて形成されていてもよい。この場合、開口部CH2は電極導電膜71がゲート電極2のエッヂ段差部を乗り越える箇所に設けると、ゲート電極2の段差部においても電極導電膜71は被覆導電膜98により被覆されて被覆性が向上するのでよい。実施の形態4は、半導体膜4への光照射を抑制できる構造に本発明の内容を適用したものであるが、このような構造においても同様に本発明の効果を奏する。
実施の形態5.
実施の形態1においては、ドレイン電極62のパターン端部62aは直線であり、その延在方向はドレイン電極62のチャネル41側のパターン端部の線と平行な形態について記載されていたが、これに限定される必要は無い。
実施の形態1においては、ドレイン電極62のパターン端部62aは直線であり、その延在方向はドレイン電極62のチャネル41側のパターン端部の線と平行な形態について記載されていたが、これに限定される必要は無い。
開口部CH2内においてパターン端部62aは、図24に示すように、たとえばドレイン電極62のチャネル41側のパターン端部62bの線の延在方向と斜めにずれた方向に伸びていてもよい。この構造により電極導電膜71がパターン端部62aの段差を被覆する領域の長さは、実施の形態1〜4に係る構造に比べて長くなるため、被覆導電膜98の被覆性はより改善される。
また、開口部CH2内においてドレイン電極62のパターン端部62aが直線ではなく、少なくとも一つの屈曲点や変曲点を有していてもよい。この構造により電極導電膜71が段差を被覆する領域の長さが長くなるため、被覆導電膜98の被覆性はより改善される。図25に示すようにパターン端部62aの形状としては、ギザギザ状の鋸歯状でもよいし、曲線や直線を適宜組み合わせた形状でもよい。言い換えれば、屈曲点や変曲点を複数有する形状でも良い。
実施の形態6.
図26、図27に、本実施の形態を示す。図27は図26のN−N部における断面図である。本実施の形態においては、被覆導電膜98が開口部CH2内のみに形成されていることを特徴としている。開口部CH2は層間絶縁膜8に開口しておりその底面は電極導電膜71に接して内縁部CH2aを構成し、当該内縁部の面積よりも層間絶縁膜8の表面の開口縁である外縁部CH2bの方が面積が広くなるようなすり鉢状の形状であって、断面形状はテーパ形状を成している。
図26、図27に、本実施の形態を示す。図27は図26のN−N部における断面図である。本実施の形態においては、被覆導電膜98が開口部CH2内のみに形成されていることを特徴としている。開口部CH2は層間絶縁膜8に開口しておりその底面は電極導電膜71に接して内縁部CH2aを構成し、当該内縁部の面積よりも層間絶縁膜8の表面の開口縁である外縁部CH2bの方が面積が広くなるようなすり鉢状の形状であって、断面形状はテーパ形状を成している。
本実施の形態では、開口部CH2の外縁部CH2bが被覆導電膜98のパターン端部を内包し、かつ、被覆導電膜98のパターン端部は開口部CH2の底面の縁である内縁部CH2aを内包する形態であることを特徴とする。厳密に層間絶縁膜8上に限れば、被覆導電膜98は開口部CH2内の内縁部CH2aと外縁部CH2bとで囲まれた同心円状のドーナツ形をした領域内に形成されていることになる。この構造により、パターン端部62aの段差における電極導電膜71の被覆改善効果を達成しつつ、導電膜パターン98と上部電極9とが短絡する欠陥を低減できる効果を奏する。
実施の形態7.
図28、29に、本実施の形態を示す。図28に、実施の形態7にかかるアレイ基板を示す。図29は図28のP−P部における断面図である。本実施の形態においては、電極導電膜71と下部電極7とが層間絶縁膜8を介して異なる層に形成されており、両者は層間絶縁膜8に開口するコンタクトホールを介して接続することを特徴としている。以下、図19、20を用いて説明する。
図28、29に、本実施の形態を示す。図28に、実施の形態7にかかるアレイ基板を示す。図29は図28のP−P部における断面図である。本実施の形態においては、電極導電膜71と下部電極7とが層間絶縁膜8を介して異なる層に形成されており、両者は層間絶縁膜8に開口するコンタクトホールを介して接続することを特徴としている。以下、図19、20を用いて説明する。
電極導電膜71はドレイン電極62に積層してそのパターン端部62aをも覆い、さらに延在して画素領域へ延びる。ここで、画素領域とは走査配線2と信号配線6により囲まれた領域であり、実施の形態1において画素電極6が占めている領域を指している。また、本実施の形態7における画素領域は、可視光を透過させる透過領域を含んでいる。
層間絶縁膜8はドレイン電極62や電極導電膜71を覆うように形成されており、下部電極7は層間絶縁膜8上に形成されている。そして、下部電極7と電極導電膜71とは、画素領域内において層間絶縁膜8に開口するコンタクトホールCH3を介して接続する。したがって、下部電極7はドレイン電極62と電気的に接続しており、画素電極として機能する。
また、実施の形態1と同様に、パターン端部62a上の層間絶縁膜8に開口部CH2が開口されており、開口部CH2を覆うようにして被覆導電膜98が形成されている。ここで、被覆導電膜98と下部電極7とは同じ層で形成されている。ここで、被覆導電膜98と下部電極7とは互いに電気的に分離していてもよいし、電気的に接続されていてもよい。
さらに、被覆導電膜98、下部電極7、層間絶縁膜8を覆うように第3の絶縁膜である電極間絶縁膜12が設けられている。そして、電極間絶縁膜11上に上部電極9が形成されている。上部電極9は、電極間絶縁膜12、層間絶縁膜8、ゲート絶縁膜3に開口されたコモンコンタクトホールCH1により共通配線21と接続され、基準電位が印加される対向電極として機能する。隙間部91において露出する電極間絶縁膜12を介して、上部電極9のスリット形状の枝電極部92と、下部電極7との間にフリンジ電界を発生させることにより、液晶102の液晶分子を駆動する作用は実施の形態1と同様である。
本実施の形態7のように下部電極7とドレイン電極62とが絶縁膜を介して異なる層に形成されている場合、一般的にはドレイン電極62からそのままドレイン電極を構成する金属膜パターンを画素領域内に延在させて、画素領域内でコンタクトホールを介して下部電極と当該金属膜パターンとを接続することが多い。
上述のようにドレイン電極を構成する金属膜パターンを画素領域内にまで延在させる場合、下部電極との電気的接続のための面積を十分確保することはできるが、透過型の液晶表示装置においては下部電極である画素電極を透過する光を遮ることになるため、表示装置の透過率の低下を招く。
本実施の形態7においては、図19に示すように、下部電極と導電膜とは画素領域内に形成されたコンタクトホールCH3を介して接続するため、接続に必要な面積を十分確保することができる。また、電極導電膜71は透明導電膜で形成されているため、画素電極である下部電極を透過する光を遮ることもない。
さらに、ドレイン電極62がアルミやクロム等を主体とする金属膜の場合において金属膜を画素領域内まで延在させると、下層の金属膜上に透明導電膜を成膜して電気的接続を取る構造になるが、金属膜表面に形成される自然酸化膜が電気的接続を阻害する。一方、本実施の形態7ではドレイン電極から画素領域に延在する電極導電膜71を透明導電膜で構成しているので、同じく透明導電膜で形成される下部電極との良好な電気的接続を確保できる。
なお、本実施の形態7における層間絶縁膜8としては、厚さ0.1〜0.5μmのSiNやSiO2等の無機絶縁膜が望ましい。形成方法としては、スパッタ法やCVD法で形成してもよい。
一方、層間絶縁膜8が樹脂膜の場合、一般的にその膜厚は1μmを超えるため、液晶分子を配向させるための配向膜(図示せず)に十分ラビング処理を行えず、黒表示の際に光漏れが生じ、コントラストが低下しうる。光漏れを防止したい場合には、むしろ電極導電膜71としては金属膜のように光を遮ぎる材料が適している。一方、黒表示の際の光漏れを懸念する必要が無い等の場合には、層間絶縁膜8として樹脂膜を用いて電極導電膜71として透明導電膜を用いてもよい。
また、本実施の形態においては画素領域の中に透過領域を含んでいるが、光を透過しない遮光領域を含んでいてもよい。本実施形態の構成を半透過型の液晶表示装置のアレイ基板に適用してもよく、その場合、コンタクトホールCH3は透過領域内に形成する。
なお、本実施の形態7においては、上述したような効果を奏するとともに、実施の形態1と同様に、ドレイン電極のパターン端部62aにおける電極導電膜71の被覆を改善する効果も奏する。
また、以上の実施の形態では、駆動回路がCOG実装の場合を示したが、TAB(Tape Automated Bonding)実装や、アレイ基板上に駆動回路もTFTで形成した駆動回路内蔵の液晶表示装置にも適用できる。
実施の形態は言及した場合以外でも、適宜組み合わせてもよい。また、公知の構造や手法を適宜組み合わせてもよい。たとえば、特開2001−339072号公報に記載する製造方法を実施の形態1に適用してもよい。たとえば、第2の金属膜をパターニングする際の写真製版において、厚みの異なるレジストを形成した後に第2金属膜と半導体膜等をパターニングした後、レジストを薄化してからソース電極とドレイン電極とを分離して半導体層にチャネルを形成するという、いわゆるハーフトーン技術を用いたプロセスを適用してもよい。
また、カラーフィルタや遮光膜を対向基板ではなくアレイ基板上に設けても良い。共通配線は下部電極あるいは上部電極と同じレイヤーに形成してもよい。
1、11 透明基板、
2 走査配線、21 共通配線、
3 ゲート絶縁膜、
4 半導体膜、41 チャネル部、
5 オーミックコンタクト膜、
6 信号配線、60 第2の金属膜、
61 ソース電極、62 ドレイン電極、62a、62b パターン端部、
7 下部電極、71 電極導電膜、
8 層間絶縁膜、
9 上部電極、
91 隙間部、
92 枝電極部、
95、96 接続部、
98 被覆導電膜、
12 電極間絶縁膜、
CH1 コモンコンタクトホール、
CH2 開口部、CH2a 内縁部、CH2b 外縁部、
CH3 コンタクトホール、
10 アレイ基板、20 対向基板、
100 液晶表示装置、101 配向膜、102 液晶、103 コート膜、
130 画素、150 表示領域、155 額縁領域、
160 走査配線用駆動回路、165 信号配線用駆動回路、
170、175 フレキシブル基板
2 走査配線、21 共通配線、
3 ゲート絶縁膜、
4 半導体膜、41 チャネル部、
5 オーミックコンタクト膜、
6 信号配線、60 第2の金属膜、
61 ソース電極、62 ドレイン電極、62a、62b パターン端部、
7 下部電極、71 電極導電膜、
8 層間絶縁膜、
9 上部電極、
91 隙間部、
92 枝電極部、
95、96 接続部、
98 被覆導電膜、
12 電極間絶縁膜、
CH1 コモンコンタクトホール、
CH2 開口部、CH2a 内縁部、CH2b 外縁部、
CH3 コンタクトホール、
10 アレイ基板、20 対向基板、
100 液晶表示装置、101 配向膜、102 液晶、103 コート膜、
130 画素、150 表示領域、155 額縁領域、
160 走査配線用駆動回路、165 信号配線用駆動回路、
170、175 フレキシブル基板
Claims (10)
- 基板上に、
互いに交差する走査配線と信号配線と、
両者と接続するスイッチング素子と、
前記スイッチング素子が有するドレイン電極の上面と端部とを覆って延在して下部電極を構成する電極導電膜と、
前記スイッチング素子と前記電極導電膜とを覆い、前記ドレイン電極端部の少なくとも一部を露出する開口部を有する層間絶縁膜と、
を有するアレイ基板であって、
前記層間絶縁膜上には被覆導電膜が形成されており、
前記被覆導電膜は前記開口部を覆って、前記ドレイン電極端部の少なくとも一部を覆うことを特徴とするアレイ基板。 - 前記層間絶縁膜上にはさらに、透明導電膜からなる上部電極が形成されていることを特徴とする請求項1に記載のアレイ基板。
- 前記上部電極には基準電位が印加されることを特徴とする請求項1または2に記載のアレイ基板。
- 前記ドレイン電極の下層に半導体膜を有しており、前記半導体層のパターン端部の位置は前記ドレイン電極の端部と一致していることを特徴とする請求項1ないし3のいずれか一項に記載のアレイ基板。
- 前記ドレイン電極の幅は、チャネル部における幅よりも前記走査配線のエッジを横切る箇所の幅が小さいことを特徴とする請求項1ないし3のいずれか一項に記載のアレイ基板。
- 前記ドレイン電極と前記下部電極とが接続する領域においては、前記半導体膜と前記ドレイン電極とは前記走査配線からはみ出ないように形成されていることを特徴とする請求項1ないし3のいずれか一項に記載のアレイ基板。
- 前記ドレイン電極の前記チャネル側のパターン端部の線の延在方向は、前記ドレイン電極のパターン端部の線の延在方向と平行ではないことを特徴とする請求項1ないし6のいずれか一項に記載のアレイ基板。
- 前記開口部内において、前記ドレイン電極端部が少なくとも一つの屈曲点または変曲点を有することを特徴とする請求項1ないし7のいずれか一項に記載のアレイ基板。
- 前記電極導電膜は、前記開口部の内縁部を覆い、外縁部をはみ出ないことを特徴とする請求項1ないし8のいずれか一項に記載のアレイ基板。
- 請求項1ないし9のいずれか一項に記載のアレイ基板を用いた液晶表示装置。
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