JP2017037131A - アレイ基板とそのアレイ基板を用いた液晶表示装置 - Google Patents

Abstract

【課題】 ＦＦＳ方式のアレイ基板を形成する際、画素電極７を構成する電極導電膜７１がドレイン電極６２の段差部６２ａを十分被覆できない場合、ドレイン電極６２と画素電極７との間が断線し、点欠陥等の表示不良が生じる。
【解決手段】 ドレイン電極６２上の層間絶縁膜８に、段差部６２ａを露出するように開口部ＣＨ２を設け、段差部６２ａを覆う被覆導電膜９８を形成する。電極導電膜７１が段差部６２ａを被覆できなくても被覆導電膜９８による被覆もあるため、表示不良を抑制できる。
【選択図】 図２

Description

この発明は、液晶表示装置に関するものである。特に詳しくは、フリンジフィールドスイッチング（ＦＦＳ：Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）方式の液晶表示装置の電極形状に関するものである。

近年、液晶表示装置の方式としてフリンジフィールドスイッチング（ＦＦＳ）方式がよく用いられている。ＦＦＳ方式の液晶表示装置は、液晶層にフリンジ電界（横電界と縦電界の両成分を含む斜め電界）を印加して表示を行う方式である。

ＦＦＳ方式の液晶表示装置において、画素電極と対向電極は、薄膜トランジスタ（ＴＦＴ）等のスイッチング素子を搭載したアレイ基板上に形成される。その際、画素電極と対向電極は絶縁膜を介して上下に重ねられる。通常、下部電極は板形状（複数の枝形状の場合もある）で、上部電極は電気的に共通に接続された複数の枝電極部と、その間の隙間部とを有している。また、画素電極と対向電極とはＩＴＯ（酸化錫インジウム）等の透明導電膜により形成されることが多い。（特許文献１）

特許文献１において、透明導電膜ＩＴＯ１からなる画素電極ＰＸがドレイン電極ＳＤ１のパターン端部を覆うように形成されており、画素電極ＰＸとドレイン電極ＳＤ１とは電気的に接続される。通常、画素電極ＰＸの厚みはドレイン電極ＳＤ１の厚みよりも薄いことが多いため、このように画素電極ＰＸがドレイン電極ＳＤ１のパターン端部の段差を不十分に被覆した場合、画素電極ＰＸを構成する透明導電膜に段切れが生じる場合がある。このような段切れが生じた場合、薄膜トランジスタから画素電極への信号電圧の伝達が阻害されることになり、表示不良を引き起こしてしまう。

また、別の製造方法により形成されるＦＦＳ方式のアレイ基板においても同様の問題が生じる可能性がある。ＦＦＳ方式においては、画素電極と対向電極とは絶縁膜を介して異なる層に形成する必要があるため、それぞれの形成のために成膜工程や写真製版工程を必要とし、その結果として工程数が増大してしまう。そのような問題を回避するために、工程数を増やさずにＦＦＳ方式のアレイ基板を形成する技術が開発されている。（特許文献２）

上記の技術は、半導体膜の成膜後にそのパターニングをすることなくソース／ドレイン電極等を構成する金属膜を連続的に成膜する点と、画素電極のパターン形成の際に、ソース／ドレイン電極間の分離パターニングも引き続いて行う点とに特徴がある。そのため、ソース電極やドレイン電極の直下には半導体層が形成される一方で、ソース電極やドレイン電極の直上には、画素電極を構成する透明導電膜が覆うように形成されることになる。

言い換えれば、ソース／ドレイン電極等を構成する金属膜は、半導体膜と透明導電膜とにより上下から挟まれるように形成されている。そのため、半導体膜または透明導電膜のいずれか一方しか形成されない領域には当該金属膜も形成されない。画素電極を構成する透明導電膜を金属膜に積層して形成する場合、透明導電膜はソース電極とドレイン電極とを被覆しつつ、ドレイン電極から画素電極まで延在する構造となる。

上記の構造についてさらに説明を行う。薄膜トランジスタのドレイン電極と画素電極とは電気的に接続される必要がある。そのため上述の通り、透明導電膜はドレイン電極を覆いつつ、ドレイン電極パターンの外まで延在して画素電極を構成することになる。したがって、透明導電膜はドレイン電極パターン端部にある段差部を超えて画素電極まで延在する必要がある。言い換えれば、透明導電膜は画素電極とドレイン電極との間の導電路も兼ねており、ドレイン電極のパターン端部の段差を被覆する必要がある。さらに、前述の通りドレイン電極の直下には半導体層が形成されているため、ドレイン電極パターン端部の段差と半導体膜パターン端部の段差とはその位置が略一致しており、透明導電膜は半導体膜パターン端部の段差も被覆して延在する必要がある。

しかし、ドレイン電極のパターン端部が垂直形状や逆テーパ形状になっている場合、このような被覆は困難となる。また、ドレイン電極を構成する金属膜と半導体膜の境界にノッチと呼ばれる凹状のくぼみが生じた場合はさらに困難となる。いずれにせよ、工程数を増やさずにＦＦＳ方式のアレイ基板を形成する場合における被覆はさらに困難なものとなるのである。もし、透明導電膜の被覆が不完全で電気的接続が損なわれた場合は、ドレイン電極から画素電極間の電気的抵抗が増大し、画素電極への信号伝達が阻害され、表示不良を生じることとなる。

再公表特許ＷＯ０１／１８５９７号（図３３） 特開２０１０−１９１４１０号公報

本発明は、ＦＦＳ方式のアレイ基板を形成する際に、画素電極を構成する導電膜がドレイン電極の段差部を十分被覆できずに生じる表示不良を防止するためになされたものである。

本発明のアレイ基板は、基板上に、互いに交差する走査配線と信号配線と、両者と接続するスイッチング素子と、前記スイッチング素子が有するドレイン電極の上面と端部とを覆って延在して下部電極を構成する電極導電膜と、前記スイッチング素子と前記電極導電膜とを覆い、前記ドレイン電極端部の少なくとも一部を露出する開口部を有する層間絶縁膜と、を有するアレイ基板であって、前記層間絶縁膜上には被覆導電膜が形成されており、前記被覆導電膜は前記開口部を覆って、前記ドレイン電極端部の少なくとも一部を覆うことを特徴としている。

本発明によれば、液晶表示装置における表示不良を抑制することができる。

実施の形態１に係る液晶表示装置を模式的に示す平面図である。 実施の形態１に係る液晶表示装置のアレイ基板における画素を拡大して示す平面図である。 図２のＡ−Ａ断面における液晶表示装置の断面図である。 実施の形態１、２に係る液晶表示装置のアレイ基板における画素を拡大して示す工程ごとの平面図である。 図４のＢ−Ｂ断面における工程断面図である。 実施の形態１に係る液晶表示装置のアレイ基板における画素を拡大して示す工程ごとの平面図である。 図６のＣ−Ｃ断面における工程断面図である。 実施の形態１に係る液晶表示装置のアレイ基板における画素を拡大して示す工程ごとの平面図である。 図８のＤ−Ｄ断面における工程断面図である。 実施の形態１に係る液晶表示装置のアレイ基板における画素を拡大して示す工程ごとの平面図である。 図１０のＥ−Ｅ断面における工程断面図である。 実施の形態１に係る液晶表示装置のアレイ基板における画素を拡大して示す工程ごとの平面図である。 図１２のＦ−Ｆ断面における工程断面図である。 実施の形態２に係る液晶表示装置の表示領域の画素を拡大して示す平面図である。 図１４のＧ−Ｇ断面における液晶表示装置の断面図である。 実施の形態２に係る液晶表示装置のアレイ基板における画素を拡大して示す工程ごとの平面図である。 図１６のＨ−Ｈ断面における工程断面図である。 実施の形態２に係る液晶表示装置のアレイ基板における画素を拡大して示す工程ごとの平面図である。 図１８のＪ−Ｊ断面における工程断面図である。 実施の形態３に係る液晶表示装置のアレイ基板における画素を拡大して示す平面図である。 図２０のＫ−Ｋ断面における液晶表示装置の断面図である。 実施の形態４に係る液晶表示装置のアレイ基板における画素を拡大して示す平面図である。 図２２のＭ−Ｍ断面における液晶表示装置の断面図である。 実施の形態５に係る液晶表示装置の表示領域の画素を拡大して示す断面図である。 実施の形態５に係る液晶表示装置の表示領域の画素を拡大して示す断面図である。 実施の形態６に係る液晶表示装置のアレイ基板における画素を拡大して示す平面図である。 図２６のＮ−Ｎ断面における液晶表示装置の断面図である。 実施の形態７に係る液晶表示装置のアレイ基板における画素を拡大して示す平面図である。 図２８のＰ−Ｐ断面における液晶表示装置の断面図である。

以下、本発明の表示装置についての実施の形態を図面に基づいて説明する。なお、以下の実施の形態を説明するための各図において、同一符号は、同一または相当部分を示しているので、原則として重複する説明は省略する。

実施の形態１．
はじめに、液晶表示装置の構成を簡単に説明する。図１は、実施の形態１に係る液晶表示装置を模式的に示す平面図である。

液晶表示装置１００は、表示領域１５０に複数の画素１３０がマトリクス状に配置されて構成される。そして、アレイ基板１０と対向基板２０とが液晶層（図示せず）を封入するように対向配置された構成となっている。より詳細に説明すると、互いに交差することで各画素１３０を区切るように配置される走査配線２と信号配線６や、各画素１３０に形成されるＴＦＴと画素電極等が形成されたアレイ基板１０と、アレイ基板１０上に液晶層を介して対向配置されると共に、カラーフィルタや遮光膜（ブラックマトリクス）等が形成された対向基板２０等から構成される。なお、図１にて走査配線２と信号配線６とは各２本ずつ例示として描かれているが、実際は画素１３０を区切るように配置されているため各々とも多数形成される。

アレイ基板１０は、ガラス、プラスチック等の透明基板１上において、表示領域１５０と、表示領域１５０の外周の額縁領域１５５に分けられる。額縁領域１５５の透明基板１上には、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装技術により、走査配線駆動回路１６０および信号配線駆動回路１６５が実装されている。また、透明基板１の端部には、走査配線駆動回路１６０および信号配線駆動回路１６５に、各種電圧、クロック、画像データ等を供給する外部回路と接続するためのフレキシブル基板１７０、１７５が接続される複数の端子（図示せず）が設けられている。その中には図示しないが、基準電位を供給するための端子も設けられている。ここで、基準電位とはコモン電位やＶ−ｃｏｍとも称され、例えば液晶表示装置１００がＦＦＳ等の横電界方式の場合、対向電極に印加される電位である。

なお、図１では、表示領域１５０から、走査配線駆動回路１６０または信号配線駆動回路１６５の出力部へ延びる走査配線または信号配線の引き出し配線や、走査配線駆動回路１６０および信号配線駆動回路１６５の入力部と、フレキシブル基板１７０、１７５を接続するための透明基板１の端部に設けられた複数の端子とを接続する入力配線が多数本あるが、図の簡略化のためにこれらの多数の配線は図示していない。また、小型パネルでは、配線の総本数が比較的少ないので、走査配線用駆動回路１６０および信号配線用駆動回路１６５を一体化した駆動回路が使用されることが多い。同時に、フレキシブル基板１７０、１７５も、まとめて１枚にすることが多い。

図１では、アレイ基板１０と対向基板２０とが重なって液晶を封入するように貼り合わされた形態を示したが、その後にアレイ基板の端子に外部回路を接続し、偏光板等の光学シートを追加して、ＬＥＤ等の光源を設けることにより液晶表示装置を製造することができる。

図２は、実施の形態１に係る液晶表示装置を構成するアレイ基板の表示領域内の画素を拡大して示す平面図である。図３は、図２のＡ−Ａで示した箇所の断面図である。図２において、画素１３０は点線で囲まれた領域を指す。また、図３はアレイ基板だけでなく、対向基板と液晶層も含めた液晶表示装置の断面図である。

図２、３に示すように、ガラス、プラスチック等の透明基板１上に、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ等の金属や、これらの合金または積層膜からなる走査配線２と、これに並行して基準電位を対向電極に供給する共通配線２１が同一層で形成されている。そして、この上層に酸化膜、窒化膜等からなる絶縁膜であるゲート絶縁膜３が形成されている。走査配線２の一部分のゲート絶縁膜３上には、珪素やＩｎ−Ｇａ−Ｚｎ−Ｏ等の酸化物半導体材料からなる半導体膜４と、これに不純物が注入されたオーミックコンタクト膜５が積層して形成されている。なお、半導体膜４が酸化物半導体材料である場合、オーミックコンタクト膜５は無くてもよい。

また、走査配線２と交差するように、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ等の金属や、これらの合金または積層膜からなる信号配線６が形成されている。また、信号配線６と同一層からなるソース電極６１とドレイン電極６２が、オーミックコンタクト膜５とを覆うように形成されている。ソース電極６１とドレイン電極６２との間のオーミックコンタクト膜５は除去されており、ソース電極６１とドレイン電極６２との間で露出する半導体膜４はチャネル部４１となる。ゲート絶縁膜３を介してチャネル部の下層に形成されている走査配線２はゲート電極として作用し、スイッチング素子であるＴＦＴが構成されている。以後、ＴＦＴ近傍に限定した構造の説明を行う際には、走査配線とゲート電極とを同一視してゲート電極２と呼称することがある。

実施の形態１では、板形状の下部電極７は画素電極であり、透過型では、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透明導電膜からなり、反射型では、Ａｌ、Ａｇ、Ｐｔ等の金属や、これらの合金または積層膜からなり、表面において可視光を反射する導電膜からなっている。これらの透明導電膜や金属膜等の電極導電膜７１はドレイン電極６２上に一部直接重ねて形成されており、かつドレイン電極６２の外側にまで延在して下部電極７を構成する。

より詳しく説明すると、電極導電膜７１はドレイン電極６２の端面が位置するパターン端部６２ａの段差を超えてドレイン電極６２の外へと延在し、一体的になって下部電極７を構成している。ドレイン電極６２は電極導電膜７１と積層されて互いに電気的に接続されているため、ドレイン電極６２は下部電極７とも電気的に接続されていることになる。実施の形態１においては、電極導電膜７１と下部電極７とは一体として形成されているため、電極導電膜７１は広義には下部電極７を含んでいるともいえるが、特にドレイン電極６２の被覆に着目する場合のように下部電極７と位置的に区別する場合に用いることがある。なお、パターン端部という用語は一般にはパターンの端部を指すが、ここでもそのような意味で使用している。言い換えれば、図３で示すように電極導電膜７１の下層で接する膜がゲート絶縁膜３かドレイン電極６２かの境界となる位置でもある。

信号配線６、ソース電極６１、ドレイン電極６２、下部電極７、電極導電膜７１の上層には、酸化膜、窒化膜、または有機樹脂膜等の絶縁膜、またはこれらの積層膜からなる層間絶縁膜８が形成されている。

図２、３において、画素電極である下部電極７の領域の層間絶縁膜８上には、対向電極となる上部電極９が形成されている。さらにそれらを全面覆うようにして配向膜１０１が形成されており、対向基板２０との間に封入されている液晶１０２と接している。なお、対向基板２０は、透明基板１１上にコート膜１０３が形成されており、表面にはアレイ基板と同様に配向膜１０１が形成されている。

さて、図２に示すように、ＩＴＯ等の透明導電膜からなる上部電極９は、透明導電膜がない複数の隙間部９１と、電気的に互いに共通に接続された透明導電膜からなる複数の枝電極部９２とを有する。つまり、上部電極９は上記のようなスリット形状を有しており、枝電極部９２の間の透明導電膜のない部分が隙間部９１となっている。この隙間部９１で露出する層間絶縁膜８を介して、枝電極部９２と下部電極７との間にフリンジ電界Ｌを発生させて、液晶１０２の液晶分子を駆動する。

上部電極９は、コモンコンタクトホールＣＨ１を介して共通配線２１に接続され、基準電位が印加される対向電極として機能する。ＩＴＯ等の透明導電膜からなる上部電極９は、金属膜からなる走査配線２や信号配線６に比較して比抵抗が大きいので、走査配線２と同一層からなる共通配線２１へと画素１３０毎に接続することで、低抵抗化を図っている。図示していないが、コモンコンタクトホールＣＨ１が形成された部位のみ共通配線２１の太さを太くする等大きくしてもよい。

また、実施の形態１では、対向電極となる上部電極９を、信号配線６（上下）方向および走査配線２（左右）方向に、隣接する画素１３０の上部電極９と、それぞれ上部電極９と同一層で繋がった接続部９５、９６とで一体として形成している。接続部９５、９６で走査配線２および信号配線６の略全部を覆い、格子（メッシュ）形状とすることで、上部電極９のさらなる低抵抗化を図っている。

このような格子形状を表示領域１５０のほぼ全面に広げることにより、各画素１３０に形成される上部電極９は互いに電気的に接続される。このような構造において、もしも共通配線２１に断線が生じて、一部の上部電極９に共通配線２１から基準電位が供給されなくなったとしても、隣接する画素１３０の上部電極９から接続部９５、９６を通じて、上部電極９に基準電位が供給される。従って、共通配線２１が断線しても表示不良にはならず、歩留まりの向上を図ることができる。

また、同様の理由により、コモンコンタクトホールＣＨ１は一部の画素のみに形成してもよい。また、全ての画素をまたぐように上部電極９を形成することにより、共通配線２１を省略することも可能である。共通配線２１は一般に可視光が透過しない金属膜により形成されるため、省略することにより開口率が向上するという効果を奏する。さらに、共通配線２１を上部電極９と同じレイヤーに形成してもよいし、そこで走査配線２や信号配線６と重畳するように形成してもよい。

また、接続部９５、９６が、走査配線２または信号配線６上を覆うことにより、走査配線２または信号配線６から液晶層への漏れ電界を遮蔽することができるので、走査配線２または信号配線６近傍に発生しやすい漏れ電界による表示不良を抑制することができる。通常、このような表示不良を抑制するために、走査配線２または信号配線６に沿って対向するように対向基板２０上に遮光膜が形成されるが、かような遮光膜を省略することも可能になる。

なお、接続部９５、９６は、信号配線６（上下）方向または走査配線２（左右）方向の一方だけとして、隣接する画素１３０の上部電極９と接続する構成でもよい。

ここまで上部電極９について説明したが、その一方、上部電極９はドレイン電極６２近辺には形成されていない。次にドレイン電極６２近辺の構造について説明する。

前述の通り、ドレイン電極６２を覆うように形成される電極導電膜７１が延在して下部電極７を構成しているが、電極導電膜７１はパターン端部６２ａにおける段差を被覆している。そして、ドレイン電極６２や電極導電膜７１上には層間絶縁膜８が形成されているが、層間絶縁膜８には少なくとも一部のパターン端部６２ａを露出するような開口部ＣＨ２が設けられている。より正確には、パターン端部６２ａにおいて電極導電膜７１が被覆している領域の少なくとも一部を露出するような開口部ＣＨ２が設けられている。

そして、開口部ＣＨ２を覆うようにして層間絶縁膜８上に被覆導電膜９８が形成されており、被覆導電膜９８は電極導電膜７１を介してドレイン電極６２のパターン端部６２ａの段差を覆っている。すなわち、ドレイン電極６２のパターン端部６２ａは電極導電膜７１と被覆導電膜９８により２重に被覆されていることになる。この構造により、たとえ電極導電膜７１による段差部での被覆が不完全であっても、被覆導電膜９８によっても段差部が重畳して被覆されるため、ドレイン電極６２と下部電極７の電気的接続が維持されることになる。

被覆導電膜９８と上部電極９とは両方とも層間絶縁膜８上に形成されるが、被覆導電膜９８と上部電極９とは印加される電位が異なる。すなわち、被覆導電膜９８にはドレイン電極６２と同じく液晶を駆動するための信号電位が印加され、上部電極９には基準電位が印加される。そのため、被覆導電膜９８と上部電極９とはどちらも層間絶縁膜８上に形成されるものの互いに隔離して形成されている。

図２、３においては、ドレイン電極６２のパターン端部６２ａが走査配線２の外側に位置しており、被覆導電膜９８はドレイン電極６２のパターン端部６２ａだけでなく、走査配線２のパターン段差も被覆している。このような構造の場合、もしも走査配線２のパターン段差部で電極導電膜７１の被覆不良が生じても、被覆導電膜９８により被覆を改善できる効果を奏する。

もちろん、ドレイン電極６２のパターン端部６２ａのみを覆うように被覆導電膜９８を形成してもよい。また、パターン端部６２ａが走査配線２内に位置していてもよい。非透光性の材料で形成されているドレイン電極６２が走査配線２内のみに位置する場合、開口率が増大するという効果を奏する。

次に、製造方法について、図４〜１３に示す図を用いて説明する。図４、図６、図８、図１０、図１２は、図２と同様、液晶表示装置のアレイ基板における画素を拡大して示す平面図であって、製造工程ごとの図である。図５、図７、図９、図１１、図１３は、図３と同様、図２のＡ−Ａ部に相当する箇所における工程別の断面図である。

まず、スパッタ法などの成膜方法により、透明基板１上にＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ等の金属や、これらの合金または積層膜である第１の金属膜を成膜した後、第１回目の写真製版を行い、パターニングにより走査配線２と共通配線２１とを形成する。この状態を示したのが、図４と図５である。図５は、図４のＢ−Ｂで示した箇所の断面図である。

そして、プラズマＣＶＤ法などの成膜方法により、酸化珪素膜や窒化珪素膜等からなりゲート絶縁膜３を構成する第１の絶縁膜と、珪素膜等からなる半導体膜４、オーミックコンタクト膜５を連続的に成膜した後、パターニングを行う。

パターニングは第２回目の写真製版後に、オーミックコンタクト膜５、半導体膜４について連続的に行う。パターニング時のエッチング方法はドライエッチングやウエットエッチングなど被エッチング除去膜の材質に応じて適宜採用するとよい。ゲート絶縁膜３に対してエッチング選択比が高いエッチング手段のみ用いて一括してエッチング除去してもよい。このパターニング後においては、ＴＦＴのチャネル部４１を含む半導体層４がパターン形成される。このようにして、図６と図７に示す構造が形成される。図７は、図６のＣ−Ｃで示した箇所の断面図である。

次いで、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ等の金属や、これらの合金または積層膜からなる第２の金属膜をスパッタ法により成膜した後、パターニングを行う。

パターニングは第３回目の写真製版後に、金属膜について行う。パターニング時のエッチング方法はドライエッチングやウエットエッチングなど被エッチング除去膜の材質に応じて適宜採用するとよい。ゲート絶縁膜３やオーミックコンタクト膜５に対してエッチング選択比が高いエッチング手段を用いてエッチング除去してもよい。このパターニング後においては、ＴＦＴのチャネル部４１となる半導体層４上で分離して対向した状態のソース電極６１とドレイン電極６２と、このソース電極６１と一体となって接続する信号配線６とが形成されている。さらに、後に電極導電膜がドレイン電極６２のパターン端部を覆う領域となるパターン端部６２ａもこの時に形成されている。

続いて、第２の金属膜をマスクとして、露出するオーミックコンタクト膜５をエッチングする。これにより、ソース電極６１とドレイン電極６２との間のオーミックコンタクト膜５も除去され、各電極はチャネル部４１を構成する半導体膜４により隔てられる。このようにして、図８と図９に示す構造が形成される。図９は、図８のＤ−Ｄで示した箇所の断面図である。

次いで、スパッタ法によりＩＴＯやＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎc Ｏｘｉｄｅ）等の第１の透明導電膜を成膜した後、第４回目の写真製版とパターニングを行う。その後、第１の透明導電膜は、ドレイン電極６２と少なくとも一部が積層し、かつそこから延在してゲート絶縁膜３上に画素電極６を形成するような電極導電膜７１にパターニングされる。このようにして、図１０と図１１に示す構造が形成される。図１１は、図１０のＥ−Ｅで示した箇所の断面図である。

続いて、これらの上から、層間絶縁膜８となる第２の絶縁膜を成膜する。例えば、層間絶縁膜８として窒化シリコン、酸化シリコン等の無機絶縁膜を、ＣＶＤ法などを用いて基板１全面に成膜する。これにより、下部電極７及び電極導電膜７１が層間絶縁膜８に覆われる。また、半導体層４のチャネル領域が層間絶縁膜８に覆われる。

その後、第４の写真製版工程により、層間絶縁膜８及びゲート絶縁膜３にコンタクトホールと開口部を形成する。これらは、少なくとも共通配線２１と、パターン端部６２ａを電極導電膜７１が覆う箇所とに設けられる。共通配線２１に到達するコモンコンタクトホールＣＨ１が形成されることにより、共通配線２１が一部露出する。また、パターン端部６２ａを電極導電膜７１が覆う箇所の少なくとも一部の領域についても露出するような開口部ＣＨ２が設けられる。このようにして、図１２と図１３に示す構造が形成される。図１３は、図１２のＦ−Ｆで示した箇所の断面図である。

なお、ゲート絶縁膜３と層間絶縁膜８とが同じ材質である場合、開口部ＣＨ２においては電極導電膜７１が設けられていないゲート絶縁膜３までもが露出しないようにした方がよい。層間絶縁膜８に開口部ＣＨ２を開口する際に、底に露出するゲート絶縁膜３までエッチング除去してしまうと、被覆導電膜９８と走査配線２とが短絡する可能性があるからである。もちろん、ゲート絶縁膜３と層間絶縁膜８とが異なる材質であって、開口部ＣＨ２を開口する際に下層のゲート絶縁膜３までエッチング除去しないようなプロセスを実施する場合は別である。

なお、額縁領域１５５では、走査信号駆動回路１６０又は表示信号駆動回路１６５と接続するための端子（不図示）が走査配線３又は信号配線６と同じ層によって形成されている。そのため、第４の写真製版工程では、共通配線２１に到達するコモンコンタクトホールＣＨ１とともに、これら端子に到達するコンタクトホール（図示しない）を層間絶縁膜８及びゲート絶縁膜３に形成する。

次に、層間絶縁膜８の上に、ＩＴＯやＩＺＯ等の第２の透明導電膜をスパッタ法等により基板１全面に成膜する。そして、第５の写真製版工程により、この第２の透明導電膜をパターニングする。これにより、図２及び図３に示すように、層間絶縁膜８を介して下部電極７の対面に、スリットを有する上部電極９が、コンタクトホール１３を介して共通配線２１と接続するように形成される。

上部電極９と同時に、被覆導電膜９８も開口部ＣＨ２を覆うようにして形成される。被覆導電膜９８は、層間絶縁膜８に開口した開口部ＣＨ２を介してパターン端部６２ａを覆う電極導電膜７１に接続し、かつ、パターン端部６２ａの段差を覆うように形成される。この構造により、たとえ電極導電膜７１による上記段差部の被覆が不完全であっても、被覆導電膜９８もまた段差部を被覆するため、ドレイン電極６２と下部電極７との間の電気的接続が維持されることになる。

また、開口部ＣＨ２内において被覆導電膜９８は露出する電極導電膜７１を全て覆なくても一部を覆うだけでもよい。しかし、例えば電極導電膜７１と上部電極９とが同じ材質であってエッチングの選択性が無い場合、上部電極９と被覆導電膜９８とをパターン形成する際のエッチングにより露出する電極導電膜７１も除去されてしまうことを考慮しておく必要がある。

なお、図示しないが額縁領域４２では、コンタクトホールを介してゲート端子と接続するゲート端子パッドが、対向電極９と同じ第２の透明導電膜によって形成される。同様に、コンタクトホールを介してソース端子と接続するソース端子パッドが対向電極９と同じ第２の透明導電膜によって形成される。

実施の形態２．
実施の形態１ではＦＦＳ型のアレイ基板に本発明の形態を適用した構造について説明した。本実施の形態２においても同様にＦＦＳ型のアレイ基板について説明するが、製造の写真製版工程数を削減した点が実施の形態１と異なる点である。

図１４、図１５は、実施の形態２に係る液晶表示装置を構成するアレイ基板の表示領域内の画素を拡大して示す平面図である。図１５は、図１４のＧ−Ｇ断面図である。

図１４、図１５に示すように、ガラス、プラスチック等の透明基板１上に、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ等の金属や、これらの合金または積層膜からなる走査配線２と、これに並行して、基準電位を印加されて対向電極として機能する上部電極に接続する共通配線２１とが同一層で形成されている。そして、この上層に酸化膜、窒化膜等からなる絶縁膜であるゲート絶縁膜３が形成されている。走査配線２の一部分のゲート絶縁膜３上には、珪素やＩｎ−Ｇａ−Ｚｎ−Ｏ等からなる半導体膜４と、これに不純物が注入されたオーミックコンタクト膜５が積層して形成されている。

また、走査配線２と交差するように、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ等の金属や、これらの合金または積層膜からなる信号配線６が形成されている。信号配線６の下層に半導体層４とオーミックコンタクト膜５が重なっている。また、信号配線６と同一層からなるソース電極６１とドレイン電極６２も、オーミックコンタクト膜５や半導体層４と重なるように形成されている。ソース電極６１とドレイン電極６２との間のオーミックコンタクト膜５は除去され、チャネル部４１となる。このチャネル部４１の下層の走査配線２は、ゲート電極として作用し、スイッチング素子であるＴＦＴが構成されている。

実施の形態２でも、板形状の下部電極７は画素電極であり、透過型では、ＩＴＯ等の透明導電膜からなり、反射型では、Ａｌ、Ａｇ、Ｐｔ等の金属や、これらの合金または積層膜からなり、表面において可視光を反射する導電膜からなっている。これらの透明導電膜や金属膜等の電極導電膜７１はドレイン電極６２上に直接重ねて形成されており、かつドレイン電極６２の外側にまで延在して下部電極７を構成する。より詳しく説明すると、電極導電膜７１がドレイン電極６２のパターン端部６２ａの段差を超えてドレイン電極６２の外へと延在し、下部電極７を構成している。したがって、下部電極７とドレイン電極６２とは電気的に接続されている。また、実施の形態２においては、ソース電極６１や信号配線６の直上にも電極導電膜７１が形成されている。

信号配線６、ソース電極６１、ドレイン電極６２、下部電極７、および電極導電膜７１の上層には、酸化膜、窒化膜、または有機樹脂膜等の絶縁膜、またはこれらの積層膜からなる層間絶縁膜８が形成されている。

画素電極である下部電極７の領域の層間絶縁膜８上には、対向電極となる上部電極９が形成されている。図９に示すように、ＩＴＯ等の透明導電膜からなる上部電極９は、透明導電膜がない複数の隙間部９１と、電気的に共通に接続された透明導電膜からなる複数の枝電極部９２とを有する。上部電極９はスリット形状であり、枝電極部９２の間の透明導電膜のない部分が隙間部９１となっている。この枝電極部９２と、隙間部９１の層間絶縁膜８を介して露出する下部電極７との間にフリンジ電界を発生させて、液晶層を駆動する。

図１４、図１５に示すように、上部電極９は、コモンコンタクトホールＣＨ１を介して共通配線２１に接続され、基準電位の対向電極となっている。ＩＴＯ等の透明導電膜からなる上部電極９は、比抵抗が金属膜からなる走査配線２や信号配線６に比較して大きいので、画素１３０毎に、走査配線２と同一層からなる共通配線２１に接続することにより低抵抗化を図っている。ただ、実施の形態１と同様、コモンコンタクトホールＣＨ１は一部の画素のみに形成してもよい。

また、実施の形態２でも、対向電極となる上部電極９を、信号配線６（上下）方向および走査配線２（左右）方向に、隣接する画素１３０の上部電極９と、それぞれ上部電極９と同一層で繋がった接続部９５、９６とで一体として形成している。。接続部９５、９６で走査配線２および信号配線６の略全部を覆い、格子（メッシュ）形状とすることで、上部電極９のさらなる低抵抗化を図っている。

この格子形状により、共通配線２１に断線が生じて、上部電極９に共通配線２１から基準電位が供給されなくなっても、隣接する画素１３０の上部電極９から接続部９５、９６を通じて、上部電極９に基準電位が供給されるので、表示不良にはならず、歩留まりの向上を図ることができる。

また、接続部９５、９６が、走査配線２または信号配線６上を覆うことにより、走査配線２または信号配線６から液晶層への漏れ電界を遮蔽することができるので、走査配線２または信号配線６近傍に発生しやすい漏れ電界による表示不良を抑制することができる。通常、このような表示不良を抑制するために、走査配線２または信号配線６に沿って対向するように対向基板２０上に遮光膜が形成されるが、かような遮光膜を省略することも可能になる。

なお、接続部９５、９６は、信号配線６（上下）方向または走査配線２（左右）方向の一方だけとして、隣接する画素１３０の上部電極９と接続する構成でもよい。

ここまで上部電極９について説明したが、その一方、上部電極９はドレイン電極６２近辺には形成されていない。次にドレイン電極６２近辺の構造について説明する。

実施の形態２においても、ドレイン電極６２を覆うように形成される電極導電膜７１が延在して下部電極７を構成しており、電極導電膜７１はパターン端部６２ａにおける段差を被覆している。さらに実施の形態２においては、パターン端部６２ａの構成について実施の形態１と相違する点を有する。具体的には、実施の形態２においては、パターン端部６２ａを端部とするレイヤーはドレイン電極６２だけでなく、オーミックコンタクト膜５や半導体膜４も含まれる。すなわち、実施の形態２においては、電極導電膜７１が越えるべき段差はドレイン電極６２、オーミックコンタクト膜５、半導体膜４の積層を含むことになる。実施の形態１においても上述のような構造で構成することは可能であるが、実施の形態２においては後述する製造方法により、パターン端部６２ａにおいてドレイン電極６２、オーミックコンタクト膜５、半導体膜４の各パターンの端部が揃った構造になってしまうのである。

そして、ドレイン電極６２や電極導電膜７１上には層間絶縁膜８が形成されているが、層間絶縁膜８には少なくとも一部のパターン端部６２ａを露出するような開口部ＣＨ２が設けられている。より正確には、パターン端部６２ａにおいて電極導電膜７１が被覆している領域の少なくとも一部を露出するような開口部ＣＨ２が設けられている。

そして、開口部ＣＨ２を覆うようにして層間絶縁膜８上に被覆導電膜９８が形成されており、被覆導電膜９８は電極導電膜７１を介してドレイン電極６２のパターン端部６２ａの段差を覆っている。すなわち、ドレイン電極６２のパターン端部６２ａは電極導電膜７１と被覆導電膜９８により２重に被覆されていることになる。この構造により、たとえ電極導電膜７１による段差部の被覆が不完全であっても、被覆導電膜９８によっても段差部が被覆されるため、ドレイン電極６２と下部電極７の電気的接続が維持されることになる。

被覆導電膜９８と上部電極９とは両方とも層間絶縁膜８上に形成されるが、被覆導電膜９８と上部電極９とは印加される電位が異なる。すなわち、被覆導電膜９８にはドレイン電極６２と同じく液晶を駆動するための信号電位が印加され、上部電極９には共通電位が印加される。そのため、両パターンは隔離して形成されている。

次に、製造方法について説明する。図４と図５に示すように、スパッタ法などの成膜方法により、透明基板１上にＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ等の金属や、これらの合金または積層膜である第１の金属膜を成膜した後、第１回目の写真製版を行い、パターニングにより走査配線２と共通配線２１とを形成する。

そして、プラズマＣＶＤ法などの成膜方法により、酸化珪素膜や窒化珪素膜等からなりゲート絶縁膜３を構成する第１の絶縁膜と、珪素膜等からなる半導体膜４、オーミックコンタクト膜５を連続的に成膜する。ここまでは実施の形態１と同じである。次いで、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔａ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ等の金属や、これらの合金または積層膜からなる第２の金属膜６０をスパッタ法により成膜した後、パターニングを行う。

パターニングは第２回目の写真製版後に、第２の金属膜６０、オーミックコンタクト膜５、半導体膜４の積層構造膜について連続的に行う。パターニング時のエッチング方法はドライエッチングやウエットエッチングなど被エッチング除去膜の材質に応じて適宜採用するとよい。ゲート絶縁膜３に対してエッチング選択比が高いエッチング手段のみ用いて一括してエッチング除去してもよい。このようにして、図１６と図１７に示す構造が形成される。図１７は、図１６のＨ−Ｈで示した箇所の断面図である。このパターニング後においては、ＴＦＴのチャネル部４１となる半導体層４上でソース電極６１とドレイン電極６２とが連結して、さらに信号配線６とも一体となったようなパターン形状として形成されている。

また、後に電極導電膜がドレイン電極６２のパターン端部を覆う領域となるパターン端部６２ａは、このパターニングにより形成されている。なお、実施の形態２におけるパターン端部６２ａはドレイン電極６２のパターン端部であるとともに、半導体膜４、オーミックコンタクト膜５のパターン端部であるため、段差の高低差は実施の形態１よりも大きい。

次いで、スパッタ法によりＩＴＯ等の第１の透明導電膜を成膜した後、第３回目の写真製版とパターニングを行う。まず、第１の透明導電膜については、ＴＦＴのチャネル領域を除く第２の金属膜パターン上と、下部電極７の形成領域上と、に第１の透明導電膜が残存するようにパターニングを行う。これにより下部電極７の形成領域だけでなく信号配線６上、ソース電極６１上、ドレイン電極６２上とに第１の透明導電膜が残存することとなる。また、ドレイン電極６２から下部電極７にかけて延在する電極導電膜７１も同時に形成される。この電極導電膜７１はパターン端部６２ａの段差を被覆するように形成されている。

続いて、下部電極７や電極導電膜７１等を含む第１の透明導電膜をマスクとして、第２の金属膜とオーミックコンタクト膜５とをエッチングする。具体的には、下部電極７や電極導電膜７１に覆われずに露出した部分の第２の金属膜をエッチングにより除去する。これにより、チャネル部４１上の第２の金属膜が除去され、ソース電極６１とドレイン電極６２とが分離される。さらに続いて、当該分離により露出したオーミックコンタクト膜５をエッチング除去する。このようにして、図１８と図１９に示す構造が形成される。図１９は、図１８のＪ−Ｊで示した箇所の断面図である。

以上のような製造方法により形成されているため、ソース電極６１やドレイン電極６２を構成する第２の金属膜は、半導体層４と電極導電膜７１とにより上下から挟まれるような領域でパターン形成されている。また、半導体層４または電極導電膜７１のいずれか一方しか形成されない領域には第２の金属膜も残存しない。

続いて、これらの上から、層間絶縁膜８となる第２の絶縁膜を成膜する。以降の工程については、実施の形態１と同様であるので説明を省略する。

本実施の形態２においては、アレイ基板の写真製版工程を減らした場合にパターン端部の段差が増大した場合に適用した例について説明したが、このような場合にも段差部における導電膜の被覆性を向上させるという本発明の効果を奏することが可能である。

実施の形態３．
本実施の形態３は実施の形態１や２と同様の形態を構成するが、半導体膜、オーミックコンタクト膜、ドレイン電極の形状について規定したものである。図２０に、実施の形態３にかかるアレイ基板を示す。図２１は図２０のＫ−Ｋ部における断面図である。

実施の形態３においては、ドレイン電極６２がゲート電極２上で複数の異なる幅を有するように形成されており、ドレイン電極６２の幅は、チャネル部４１における幅よりもゲート電極２のエッヂを横切る箇所における幅の方が小さい。かかる構造によりドレイン電極６２とゲート電極２とが重畳する面積を低減させることになるため、表示不良を改善する効果を奏する。具体的には、ドレイン電極６２とゲート電極２との間に生成する容量を低減させることができ、フィールドスルー電圧やゲート配線の負荷の増大による表示不良を抑制することができるものである。

実施の形態３においても本発明を適用することによりパターン端部での段差部における導電膜の被覆を改善することができるので、被覆不良に伴う表示不良を抑制することができる。

実施の形態４．
図２２、図２３に実施の形態４に係るアレイ基板の構造を示す。図２２に、実施の形態４にかかるアレイ基板を示す。図２３は図２２のＭ−Ｍ部における断面図である。本実施の形態４は実施の形態１〜３とほぼ同様の形態であるが、半導体膜やドレイン電極がゲート電極２のパターン内に形成されていることを特徴とする。言い換えれば、ドレイン電極６２と下部電極７とが接続する領域においては、半導体膜４とドレイン電極６２とはゲート電極２からはみ出ないように形成されている。かかる構造自体は特開２００１−３４３６６９号公報にも記載されているように、半導体膜４に光が照射されることによる表示不良を抑制する効果を奏する。

したがって、実施の形態４においては、電極導電膜７１はゲート絶縁膜３を介してゲート電極２のパターン端部を覆う一方で、半導体パターンとドレイン電極６２とはゲート電極２のパターン端部を覆うことはない。しかし、実施の形態４においても被覆導電膜９８がドレイン電極のパターン端部を覆うことは実施の形態１〜３と同様であり、さらに実施の形態２と同様の製法で形成した場合には、半導体膜、オーミックコンタクト膜、ドレイン電極の段差を電極導電膜７１が被覆するように形成されることは同様である。

被覆導電膜９８は電極導電膜７１の上であれば、ゲート電極２のエッヂ段差部にかけて形成されていてもよい。この場合、開口部ＣＨ２は電極導電膜７１がゲート電極２のエッヂ段差部を乗り越える箇所に設けると、ゲート電極２の段差部においても電極導電膜７１は被覆導電膜９８により被覆されて被覆性が向上するのでよい。実施の形態４は、半導体膜４への光照射を抑制できる構造に本発明の内容を適用したものであるが、このような構造においても同様に本発明の効果を奏する。

実施の形態５．
実施の形態１においては、ドレイン電極６２のパターン端部６２ａは直線であり、その延在方向はドレイン電極６２のチャネル４１側のパターン端部の線と平行な形態について記載されていたが、これに限定される必要は無い。

開口部ＣＨ２内においてパターン端部６２ａは、図２４に示すように、たとえばドレイン電極６２のチャネル４１側のパターン端部６２ｂの線の延在方向と斜めにずれた方向に伸びていてもよい。この構造により電極導電膜７１がパターン端部６２ａの段差を被覆する領域の長さは、実施の形態１〜４に係る構造に比べて長くなるため、被覆導電膜９８の被覆性はより改善される。

また、開口部ＣＨ２内においてドレイン電極６２のパターン端部６２ａが直線ではなく、少なくとも一つの屈曲点や変曲点を有していてもよい。この構造により電極導電膜７１が段差を被覆する領域の長さが長くなるため、被覆導電膜９８の被覆性はより改善される。図２５に示すようにパターン端部６２ａの形状としては、ギザギザ状の鋸歯状でもよいし、曲線や直線を適宜組み合わせた形状でもよい。言い換えれば、屈曲点や変曲点を複数有する形状でも良い。

実施の形態６．
図２６、図２７に、本実施の形態を示す。図２７は図２６のＮ−Ｎ部における断面図である。本実施の形態においては、被覆導電膜９８が開口部ＣＨ２内のみに形成されていることを特徴としている。開口部ＣＨ２は層間絶縁膜８に開口しておりその底面は電極導電膜７１に接して内縁部ＣＨ２ａを構成し、当該内縁部の面積よりも層間絶縁膜８の表面の開口縁である外縁部ＣＨ２ｂの方が面積が広くなるようなすり鉢状の形状であって、断面形状はテーパ形状を成している。

本実施の形態では、開口部ＣＨ２の外縁部ＣＨ２ｂが被覆導電膜９８のパターン端部を内包し、かつ、被覆導電膜９８のパターン端部は開口部ＣＨ２の底面の縁である内縁部ＣＨ２ａを内包する形態であることを特徴とする。厳密に層間絶縁膜８上に限れば、被覆導電膜９８は開口部ＣＨ２内の内縁部ＣＨ２ａと外縁部ＣＨ２ｂとで囲まれた同心円状のドーナツ形をした領域内に形成されていることになる。この構造により、パターン端部６２ａの段差における電極導電膜７１の被覆改善効果を達成しつつ、導電膜パターン９８と上部電極９とが短絡する欠陥を低減できる効果を奏する。

実施の形態７．
図２８、２９に、本実施の形態を示す。図２８に、実施の形態７にかかるアレイ基板を示す。図２９は図２８のＰ−Ｐ部における断面図である。本実施の形態においては、電極導電膜７１と下部電極７とが層間絶縁膜８を介して異なる層に形成されており、両者は層間絶縁膜８に開口するコンタクトホールを介して接続することを特徴としている。以下、図１９、２０を用いて説明する。

電極導電膜７１はドレイン電極６２に積層してそのパターン端部６２ａをも覆い、さらに延在して画素領域へ延びる。ここで、画素領域とは走査配線２と信号配線６により囲まれた領域であり、実施の形態１において画素電極６が占めている領域を指している。また、本実施の形態７における画素領域は、可視光を透過させる透過領域を含んでいる。

層間絶縁膜８はドレイン電極６２や電極導電膜７１を覆うように形成されており、下部電極７は層間絶縁膜８上に形成されている。そして、下部電極７と電極導電膜７１とは、画素領域内において層間絶縁膜８に開口するコンタクトホールＣＨ３を介して接続する。したがって、下部電極７はドレイン電極６２と電気的に接続しており、画素電極として機能する。

また、実施の形態１と同様に、パターン端部６２ａ上の層間絶縁膜８に開口部ＣＨ２が開口されており、開口部ＣＨ２を覆うようにして被覆導電膜９８が形成されている。ここで、被覆導電膜９８と下部電極７とは同じ層で形成されている。ここで、被覆導電膜９８と下部電極７とは互いに電気的に分離していてもよいし、電気的に接続されていてもよい。

さらに、被覆導電膜９８、下部電極７、層間絶縁膜８を覆うように第３の絶縁膜である電極間絶縁膜１２が設けられている。そして、電極間絶縁膜１１上に上部電極９が形成されている。上部電極９は、電極間絶縁膜１２、層間絶縁膜８、ゲート絶縁膜３に開口されたコモンコンタクトホールＣＨ１により共通配線２１と接続され、基準電位が印加される対向電極として機能する。隙間部９１において露出する電極間絶縁膜１２を介して、上部電極９のスリット形状の枝電極部９２と、下部電極７との間にフリンジ電界を発生させることにより、液晶１０２の液晶分子を駆動する作用は実施の形態１と同様である。

本実施の形態７のように下部電極７とドレイン電極６２とが絶縁膜を介して異なる層に形成されている場合、一般的にはドレイン電極６２からそのままドレイン電極を構成する金属膜パターンを画素領域内に延在させて、画素領域内でコンタクトホールを介して下部電極と当該金属膜パターンとを接続することが多い。

上述のようにドレイン電極を構成する金属膜パターンを画素領域内にまで延在させる場合、下部電極との電気的接続のための面積を十分確保することはできるが、透過型の液晶表示装置においては下部電極である画素電極を透過する光を遮ることになるため、表示装置の透過率の低下を招く。

本実施の形態７においては、図１９に示すように、下部電極と導電膜とは画素領域内に形成されたコンタクトホールＣＨ３を介して接続するため、接続に必要な面積を十分確保することができる。また、電極導電膜７１は透明導電膜で形成されているため、画素電極である下部電極を透過する光を遮ることもない。

さらに、ドレイン電極６２がアルミやクロム等を主体とする金属膜の場合において金属膜を画素領域内まで延在させると、下層の金属膜上に透明導電膜を成膜して電気的接続を取る構造になるが、金属膜表面に形成される自然酸化膜が電気的接続を阻害する。一方、本実施の形態７ではドレイン電極から画素領域に延在する電極導電膜７１を透明導電膜で構成しているので、同じく透明導電膜で形成される下部電極との良好な電気的接続を確保できる。

なお、本実施の形態７における層間絶縁膜８としては、厚さ０．１〜０．５μｍのＳｉＮやＳｉＯ２等の無機絶縁膜が望ましい。形成方法としては、スパッタ法やＣＶＤ法で形成してもよい。

一方、層間絶縁膜８が樹脂膜の場合、一般的にその膜厚は１μｍを超えるため、液晶分子を配向させるための配向膜（図示せず）に十分ラビング処理を行えず、黒表示の際に光漏れが生じ、コントラストが低下しうる。光漏れを防止したい場合には、むしろ電極導電膜７１としては金属膜のように光を遮ぎる材料が適している。一方、黒表示の際の光漏れを懸念する必要が無い等の場合には、層間絶縁膜８として樹脂膜を用いて電極導電膜７１として透明導電膜を用いてもよい。

また、本実施の形態においては画素領域の中に透過領域を含んでいるが、光を透過しない遮光領域を含んでいてもよい。本実施形態の構成を半透過型の液晶表示装置のアレイ基板に適用してもよく、その場合、コンタクトホールＣＨ３は透過領域内に形成する。

なお、本実施の形態７においては、上述したような効果を奏するとともに、実施の形態１と同様に、ドレイン電極のパターン端部６２ａにおける電極導電膜７１の被覆を改善する効果も奏する。

また、以上の実施の形態では、駆動回路がＣＯＧ実装の場合を示したが、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）実装や、アレイ基板上に駆動回路もＴＦＴで形成した駆動回路内蔵の液晶表示装置にも適用できる。

実施の形態は言及した場合以外でも、適宜組み合わせてもよい。また、公知の構造や手法を適宜組み合わせてもよい。たとえば、特開２００１−３３９０７２号公報に記載する製造方法を実施の形態１に適用してもよい。たとえば、第２の金属膜をパターニングする際の写真製版において、厚みの異なるレジストを形成した後に第２金属膜と半導体膜等をパターニングした後、レジストを薄化してからソース電極とドレイン電極とを分離して半導体層にチャネルを形成するという、いわゆるハーフトーン技術を用いたプロセスを適用してもよい。

また、カラーフィルタや遮光膜を対向基板ではなくアレイ基板上に設けても良い。共通配線は下部電極あるいは上部電極と同じレイヤーに形成してもよい。

１、１１ 透明基板、
２ 走査配線、２１ 共通配線、
３ ゲート絶縁膜、
４ 半導体膜、４１ チャネル部、
５ オーミックコンタクト膜、
６ 信号配線、６０ 第２の金属膜、
６１ ソース電極、６２ ドレイン電極、６２ａ、６２ｂ パターン端部、
７ 下部電極、７１ 電極導電膜、
８ 層間絶縁膜、
９ 上部電極、
９１ 隙間部、
９２ 枝電極部、
９５、９６ 接続部、
９８ 被覆導電膜、
１２ 電極間絶縁膜、
ＣＨ１ コモンコンタクトホール、
ＣＨ２ 開口部、ＣＨ２ａ 内縁部、ＣＨ２ｂ 外縁部、
ＣＨ３ コンタクトホール、
１０ アレイ基板、２０ 対向基板、
１００ 液晶表示装置、１０１ 配向膜、１０２ 液晶、１０３ コート膜、
１３０ 画素、１５０ 表示領域、１５５ 額縁領域、
１６０ 走査配線用駆動回路、１６５ 信号配線用駆動回路、
１７０、１７５ フレキシブル基板

Claims (10)

1. 基板上に、
   互いに交差する走査配線と信号配線と、
   両者と接続するスイッチング素子と、
   前記スイッチング素子が有するドレイン電極の上面と端部とを覆って延在して下部電極を構成する電極導電膜と、
   前記スイッチング素子と前記電極導電膜とを覆い、前記ドレイン電極端部の少なくとも一部を露出する開口部を有する層間絶縁膜と、
   を有するアレイ基板であって、
   前記層間絶縁膜上には被覆導電膜が形成されており、
   前記被覆導電膜は前記開口部を覆って、前記ドレイン電極端部の少なくとも一部を覆うことを特徴とするアレイ基板。
2. 前記層間絶縁膜上にはさらに、透明導電膜からなる上部電極が形成されていることを特徴とする請求項１に記載のアレイ基板。
3. 前記上部電極には基準電位が印加されることを特徴とする請求項１または２に記載のアレイ基板。
4. 前記ドレイン電極の下層に半導体膜を有しており、前記半導体層のパターン端部の位置は前記ドレイン電極の端部と一致していることを特徴とする請求項１ないし３のいずれか一項に記載のアレイ基板。
5. 前記ドレイン電極の幅は、チャネル部における幅よりも前記走査配線のエッジを横切る箇所の幅が小さいことを特徴とする請求項１ないし３のいずれか一項に記載のアレイ基板。
6. 前記ドレイン電極と前記下部電極とが接続する領域においては、前記半導体膜と前記ドレイン電極とは前記走査配線からはみ出ないように形成されていることを特徴とする請求項１ないし３のいずれか一項に記載のアレイ基板。
7. 前記ドレイン電極の前記チャネル側のパターン端部の線の延在方向は、前記ドレイン電極のパターン端部の線の延在方向と平行ではないことを特徴とする請求項１ないし６のいずれか一項に記載のアレイ基板。
8. 前記開口部内において、前記ドレイン電極端部が少なくとも一つの屈曲点または変曲点を有することを特徴とする請求項１ないし７のいずれか一項に記載のアレイ基板。
9. 前記電極導電膜は、前記開口部の内縁部を覆い、外縁部をはみ出ないことを特徴とする請求項１ないし８のいずれか一項に記載のアレイ基板。
10. 請求項１ないし９のいずれか一項に記載のアレイ基板を用いた液晶表示装置。

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