TWI441198B - 面板及其製法 - Google Patents

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Description

面板及其製法
本發明有關一種面板及其製法，特別是有關一種於製程中保護走線的製法及製得的面板。
於顯示器的製作中，因中小尺寸薄膜電晶體(TFT)之應用已朝高解析度及窄邊框(slim border)發展，因此增加微影暨蝕刻製程(photolithography-and-etching process，PEP)次數，以改善TFT顯示面板畫素之開口率及窄邊框特性。但當大量製造時又面臨微影暨蝕刻製程次數較多，造成生產瓶頸問題。更甚而，製程次數過多會造成缺陷產生，導致良率下降。
因此，對於新穎的面板與其製程仍有需求，以能夠減少光罩製程次數以使生產便利以及降低缺陷產生率使得良率上升。
依據本發明之目的所提出之一實施例之面板包含一基板、一第一圖案化導電層、一第一絕緣層、一第二圖案化導電層、一第二絕緣層、一圖案化半導體層、一第三圖案化導電層、一保護層、及一圖案化導電膜。基板定義有一畫素區與一走線區。走線區位於畫素區之至少一側。第一圖案化導電層設置於基板上。第一圖案化導電層包含一第一電極線、一第一電極、及一走線。第一電極與第一電極線連接且皆位於畫素區。走線位於走線區。第一絕緣層設置且覆蓋於畫素區、走線區及第一圖案化導電層之上。第二圖案化導電層設置於第一絕緣層之上。第二圖案化導電層具有一第二電極位於畫素區之第一絕緣層之上。第二絕緣層設置且覆蓋於位於畫素區之第二電極、走線區、與位於走線上方之第一絕緣層之上。圖案化半導體層設置於第二絕緣層之上。圖案化半導體層包含一第一部份對應於第一電極以及一第二部份對應於走線。第三圖案化導電層設置於第二絕緣層之上。第三圖案化導電層包含一第二電極線、與第二電極線連接之一第三電極、及一第四電極。第三電極、第二電極線、及第四電極皆位於畫素區。第一電極、圖案化半導體層之第一部份與第三電極形成一電晶體。第四電極對應於第二電極且形成一儲存電容。保護層設置且覆蓋位於畫素區之第三圖案化導電層與第二絕緣層之上。圖案化導電膜設置於位在畫素區之保護層之上，且圖案化導電膜包含一畫素電極連接電晶體與儲存電容。
依據本發明之目的所提出之另一實施例之製造面板的方法包含下列步驟。首先，提供一基板。基板定義有一畫素區與一位於畫素區之至少一側的走線區。然後，形成一第一圖案化導電層於基板上。第一圖案化導電層包含一第一電極線、與第一電極線連接之一第一電極、以及一第一走線。第一電極與第一電極線皆位於畫素區。第一走線位於走線區。形成且覆蓋一第一絕緣層於畫素區、走線區及第一圖案化導電層之上。形成一第二圖案化導電層於第一絕緣層之上。第二圖案化導電層具有一第二電極位於畫素區之第一絕緣層之上以及一第二走線位於走線區。形成且覆蓋一第二絕緣層於位於畫素區之第二電極、走線區、位於第一走線上方之第一絕緣層、及第二走線之上。形成一圖案化半導體層於第二絕緣層之上。圖案化半導體層包含一第一部份對應於第一電極以及一第二部份對應於第二走線。形成一第三圖案化導電層於第二絕緣層之上。第三圖案化導電層包含一第二電極線、與第二電極線連接之一第三電極、及一第四電極。第三電極、第二電極線、第四電極皆位於畫素區。第一電極、圖案化半導體層之第一部份與第三電極形成一電晶體。第四電極對於第二電極形成一儲存電容。形成且覆蓋一保護層於位於畫素區之第三圖案化導電層與第二絕緣層之上。形成一圖案化導電膜於位在畫素區之保護層之上。圖案化導電膜包含一畫素電極連接電晶體與儲存電容。
為使熟習本發明所屬技術領域之通常知識者能更進一步了解本發明，下文特列舉本發明之數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。應注意到本文中各圖式之尺寸大小並未按其真實比例製作，而僅為示意之參考，且於各實施例中相同之元件可能使用相同之符號標記。
請參考第1圖至第7圖，其繪示了依據本發明之一實施例之製造面板的方法示意圖。另外，本發明之較佳實施例係以顯示面板之畫素結構、走線及外引腳接合墊為例說明本發明之應用，但本發明之面板並不以此為限而可應用於其他類型之顯示面板或面板中。如第1圖所示，首先提供基板12，其材料包含玻璃、陶瓷、晶圓、金屬、聚合物、可撓性材料、或其它合適的材料。於基板12定義有畫素區101、位於畫素區101之至少一側的走線區102、及接觸墊區103。其中，「至少一側」意指一側、二側、三側、四側或更多側，並且走線區102及接觸墊區103皆位於畫素區之外，且上述二區102、103非為畫素區內的線路，例如：資料線、掃描線、儲存電容線、電源線。於基板12上形成第一導電層，其可為單層或多層結構，且第一導電層的材料可為反射材料(例如：鉬、鋁、鈦、銅、銀、金、釹、鉭、鎢、或其它合適的材料、或上述之合金、或上述之氧化物、或上述之氮化物、或上述之氮氧化物)、透明材料(例如：銦錫氧化物、銦鎵氧化物、銦鋅氧化物、鋁鋅氧化物、或其它合適的材料)。接著，利用第一道微影暨蝕刻製程(photolithography-and-etching process，PEP)圖案化第一導電層，以於基板12上形成第一圖案化導電層，其可包含第一電極14、與第一電極14連接之第一電極線、以及至少一走線16。當然，於其它實施例中，第一圖案化導電層可利用網版印刷法、噴墨法或其它合適的形成方法。第一電極14與第一電極線皆位於畫素區101，走線16位於走線區102。第一圖案化導電層可更包含接墊18設置於接觸墊區103上，接墊18可與一走線16連接。第一電極14可為例如閘極。第一電極線可為例如閘極線(但不限於此)而與閘極連接。走線16可用來連接接觸墊與畫素區101的元件或裝置，例如第一電極線(其可為閘極線或稱為掃描線)、源極線、儲存電容線、電源線、共通電極等等，以傳遞訊號，若有需要時，可進一步透過橋接的方式達到連接的目的。
然後，如第2圖所示，形成第一絕緣層20，其設置且覆蓋於畫素區101、走線區102、及第一圖案化導電層(即，第一電極14與走線16)上，並可覆蓋接觸墊區103上，且一併覆蓋第一圖案化導電層之接墊18。其中，第一絕緣層20可為單層或多層結構，其材料包含無機材料(例如：氮化矽、氧化矽、氮氧化矽、碳化矽、或其它合適的材料)、有機材料(例如：聚丙烯酸酯類、聚亞醯胺類(PI)、聚碳酸酯類(PC)、環苯丁烷類(BCB)、聚醚類(PES)、或其它合適的材料、或上述之衍生物)、或上述之組合。圖式為示意圖，所示接觸墊區103上之第一絕緣層20的表面為平坦，但實際上其表面可能為平坦、大致平坦或起伏形狀。第一絕緣層20厚度可為例如約2400埃，但依不同的設計而不限於此數值。然後，於第一絕緣層20之上形成第二導電層，其可為單層或多層結構，且第二導電層的材料可為反射材料(例如：鉬、鋁、鈦、銅、銀、金、釹、鉭、鎢、或其它合適的材料、或上述之合金、或上述之氧化物、或上述之氮化物、或上述之氮氧化物)、透明材料(例如：銦錫氧化物、銦鎵氧化物、銦鋅氧化物、鋁鋅氧化物、或其它合適的材料)。利用第二道微影暨蝕刻製程圖案化第二導電層，獲得第二圖案化導電層，其包括第二電極22位於畫素區101之第一絕緣層20之上。當然，於其它實施例中，第二圖案化導電層可利用網版印刷法、噴墨法或其它合適的形成方法。第二電極22可為例如儲存電容線之一部份(或稱為共用 電極線、儲存電容下電極)。
然後，如第3圖所示，形成第二絕緣層24以覆蓋位於畫素區101之第二電極22、走線區102、與位於走線16上方之第一絕緣層20之上，並可與第一絕緣層20一起覆蓋接觸墊區103上。然後，於第二絕緣層24上形成半導體層。接著，利用第三道微影暨蝕刻製程移除部分半導體層，形成圖案化半導體層，使其一第一部份26對應於第一電極14及另至少一第二部份28對應於走線16，即，使其一第一部份26位於第一電極14正上方，而可做為通道，以及至少一第二部份28位於走線16的正上方，而可於後續製程中保護下方的走線16。其中，圖案化半導體層其可為單層或多層結構，且其材料包含非晶矽、單晶矽、多晶矽、微晶矽、氧化物半導體材料、或其它合適的材料、或上述之有機半導體材料。此外，於其它實施例中，圖案化半導體層可利用網版印刷法、噴墨法或其它合適的形成方法。於本實施例中，圖案化半導體層之表面可進一步包括重摻雜層，於其表面再予以進行重摻雜的植入、或是沉積半導體材料至表面之時同時加入摻質一起沉積。故其第一部份26可包含有半導體通道層26a與重摻雜半導體層(或稱為歐姆接觸層)26b。圖案化半導體層可另有一部份30覆蓋於第二電極22之靠近第一電極14方向的邊緣上方，亦具有於後續製程中的保護功能。於其它實施例中，圖案化半導體層可包含通道區及摻雜區、其中，通道區為本徵區對應於第一電極14，而摻雜區為重摻雜區、輕摻雜區、或者是同時包含重、輕摻雜區。
然後，如第4圖所示，利用第四道微影暨蝕刻製程蝕刻第二絕緣層24，以於第二絕緣層24中形成一孔洞，然後經由此孔洞蝕刻第一絕緣層20，以形成至少一開口32，露出部分接墊18。也就是說，開口32會貫穿位於接墊區103之第一絕緣層20及第二絕緣層24，而暴露出接墊區103之部分接墊18。
然後，如第5圖所示，於第二絕緣層24與圖案化半導體層上形成第三導電層，且填入開口32以與接墊18接觸。第三導電層可為單層或多層結構，且第三導電層的材料可為反射材料(例如：鉬、鋁、鈦、銅、銀、金、釹、鉭、鎢、或其它合適的材料、或上述之合金、或上述之氧化物、或上述之氮化物、或上述之氮氧化物)、透明材料(例如：銦錫氧化物、銦鎵氧化物、銦鋅氧化物、鋁鋅氧化物、或其它合適的材料)。接著，利用第五道微影暨蝕刻製程圖案化第三導電層，以形成第三圖案化導電層，其包含第二電極線(未示出)、與第二電極線連接之第三電極34、以及第四電極36，且第三電極34、第二電極線、第四電極36皆位於畫素區101。第一電極14、圖案化半導體層的一第一部份26與第三電極34構成電晶體。第四電極36對於第二電極22(例如：儲存電容線之一部份)可上下重疊配置，其之間設置有第二絕緣層24而可形成儲存電容。於第5圖所示之實施例中，第三電極34可包括彼此分開的源極與汲極。而此汲極可與第四電極36相連或不相連，換言之，第三電極34與第四電極36可相連或不相連。第二電極線可與第三電極34，例如源極，連接，因此， 第二電極線可為資料線。第三圖案化導電層可更包含接墊38設置於位於接觸墊區103之第二絕緣層24上，且經由位於第二絕緣層24中的開口(即，開口32)連接接墊18。此外，於其它實施例中，第三圖案化導電層可利用網版印刷法、噴墨法或其它合適的形成方法。
然後，如第6圖所示，於第二絕緣層24、圖案化半導體層(包括露出的第一部份26及第二部份28)、第三電極34以及第四電極36上形成保護層40。
保護層40的形成可包括下列步驟。首先，形成鈍化層42，其即覆蓋於第三圖案化導電層之上，或是整片覆蓋於畫素區101、走線區102及接觸墊區103上。然後，形成感光性有機層44，即覆蓋於鈍化層42之上，可用於作為平坦層。鈍化層42係由例如氮化矽、氮氧化矽或氧化矽之絕緣材料所構成，厚度可為例如約2000至約3000埃；感光性有機層44係由例如光阻材料之有機材料所構成，厚度可為例如約4.2至約4.8微米。鈍化層42與感光性有機層44之堆疊結構形成保護層40。然後，利用第六道微影製程圖案化感光性有機層44，以於感光性有機層44中形成開口，以分別暴露出位於電晶體及儲存電容之部份鈍化層42，並且移除位於走線區102及接觸墊區103的感光性有機層44。然後，施行蝕刻製程，移除未被感光性有機層44所覆蓋的鈍化層42，以形成接觸窗46暴露部份儲存電容。於蝕刻時，圖案化半導體層之第二部份28即可保護下方的走線16。於一實施例中，保護層40最後只覆蓋位於畫素區101之 第三圖案化導電層與第二絕緣層24之上，而不殘留於走線區102。於其它實施例，保護層40亦可僅包含感光性有機層44或是鈍化層42。
然後，如第7圖所示，形成一導電膜於畫素區101、走線區102及接觸墊區103上。導電膜可為單層或多層結構，且其材料可包括透明材料(例如：氧化銦錫(indium tin oxide,ITO)、氧化銦鋅(indium zinc oxide,IZO)、氧化鎘錫(cadmium tin oxide,CTO)、氧化鋁鋅(aluminum zinc oxide,AZO)以及氧化銦鋅錫(indium tin zinc oxide,ITZO)、或其它合適的材料)、反射材料(例如：鉬、鋁、鈦、銅、銀、金、釹、鉭、鎢、或其它合適的材料、或上述之合金、或上述之氧化物、或上述之氮化物、或上述之氮氧化物)、或上述之組合。導電膜的厚度可為例如約750埃。對導電膜進行第七道微影暨蝕刻製程，以形成圖案化導電膜，其可包括位於保護層40上的畫素電極48，且可於接觸墊區103形成一與畫素電極48分離的第三部份50，第三部份50設置且覆蓋於接墊38之上，可保護接墊38。於圖7中，圖案化導電膜，並未設置於走線16之上。畫素電極48亦形成於接觸窗46之側壁與底部而與第四電極36接觸而電性連接；因而當第四電極36為儲存電容的構件時，畫素電極48即與儲存電容電性連接；而當第四電極36又與第三電極34的一部(例如汲極)連接時，畫素電極48即亦與例如以此第三電極34的一部為構件的電晶體電性連接。當第四電極36與第三電極34不相連接時，若有需要，可於保護層40形成另一個接觸窗以使畫素電極48與此第三電極34 的一部電性連接。於其它實施例中，圖案化導電膜可利用網版印刷法、噴墨法或其它合適的形成方法。
請參考第8圖至第14圖，其繪示了依據本發明之另一實施例之製造面板的方法示意圖。於此實施例中，首先提供基板12，於基板12定義有畫素區201、位於畫素區201之至少一側的走線區202、及接觸墊區203與204。於畫素區201的元件(例如薄膜電晶體)的製作是與上述實施例之畫素區101相同或類似。於走線區202，則利用如上述之第一金屬層與第二金屬層分別形成走線而為上下交替錯開的雙層配置，如此可更節省走線區的寬度，即可減少顯示面板邊框寬度。而於此種上層走線的上方也設置有圖案化半導體層的保護。於接墊區，則由於二種走線上下交替錯開配置而會有二種接墊的配置構形，其中接觸墊區203的接觸墊的製作與接觸墊區103的接觸墊的製作相同或類似。
如第8圖所示，於基板12上形成第一導電層，其可為單層或多層結構，且第一導電層的材料可為反射材料(例如：鉬、鋁、鈦、銅、銀、金、釹、鉭、鎢、或其它合適的材料、或上述之合金、或上述之氧化物、或上述之氮化物、或上述之氮氧化物)、透明材料(例如：銦錫氧化物、銦鎵氧化物、銦鋅氧化物、鋁鋅氧化物、或其它合適的材料)。接著，利用第一道微影暨蝕刻製程圖案化第一導電層，以於基板12上形成第一圖案化導電層，其可包含位於畫素區201的第一電極14、與第一電極14連接之第一電極線、位於走線區202的 複數個走線16。第一圖案化導電層可更包含接墊18設置於接觸墊區203上。接墊18可與走線16銜接，但不限於此。當然，於其它實施例中，第一圖案化導電層可利用網版印刷法、噴墨法或其它合適的形成方法。
然後，如第9圖所示，形成第一絕緣層20，其設置且覆蓋於畫素區201、走線區202、及第一圖案化導電層(即，第一電極14與走線16)上，並可覆蓋接觸墊區203上，且一併覆蓋接墊18。其中，第一絕緣層20可為單層或多層結構，其材料包含無機材料(例如：氮化矽、氧化矽、氮氧化矽、碳化矽、或其它合適的材料)、有機材料(例如：聚丙烯酸酯類、聚亞醯胺類(PI)、聚碳酸酯類(PC)、環苯丁烷類(BCB)、聚醚類(PES)、或其它合適的材料、或上述之衍生物)、或上述之組合。然後，於第一絕緣層20之上形成第二導電層，其可為單層或多層結構，且第二導電層的材料可為反射材料(例如：鉬、鋁、鈦、銅、銀、金、釹、鉭、鎢、或其它合適的材料、或上述之合金、或上述之氧化物、或上述之氮化物、或上述之氮氧化物)、透明材料(例如：銦錫氧化物、銦鎵氧化物、銦鋅氧化物、鋁鋅氧化物、或其它合適的材料)。利用第二道微影暨蝕刻製程圖案化第二導電層，獲得第二圖案化導電層，其可包括位於畫素區201之第一絕緣層20之上的第二電極22及位於走線區202的第二絕緣層20之上的複數個走線17。當然，於其它實施例中，第二圖案化導電層可利用網版印刷法、噴墨法或其它合適的形成方法。此外，第二圖案化導電層可進一步包括位於接觸墊區204的第一絕緣層20之上的接墊 19。接墊19可與走線17銜接，但不限於此。走線16及17可用來連接接觸墊與畫素區201的元件或裝置例如第一電極線(例如閘極線)或第二電極線(例如源極線)，儲存電容線、電源線、共通電極等等，以傳遞訊號，若有需要時，可進一步透過橋接的方式達到連接的目的。
然後，如第10圖所示，形成第二絕緣層24以覆蓋位於畫素區201之第二電極22、走線區202的第一絕緣層20及走線17之上，並可與第一絕緣層20一起覆蓋接觸墊區203上、以及可覆蓋於接墊區204之上，即覆蓋於接墊19之上。然後，於第二絕緣層24上形成半導體層。利用第三道微影暨蝕刻製程移除部分半導體層，形成圖案化半導體層，使其一第一部份26對應於第一電極14及複數個第二部份28對應於複數個走線17，例如，使其一第一部份26位於第一電極14正上方，而可做為通道，以及複數個第二部份28分別位於複數個走線17的正上方，而可於後續製程中保護下方的走線17。其中，圖案化半導體層其可為單層或多層結構，且其材料包含非晶矽、單晶矽、多晶矽、微晶矽、氧化物半導體材料、或其它合適的材料、或上述之有機半導體材料。此外，於其它實施例中，圖案化半導體層可利用網版印刷法、噴墨法或其它合適的形成方法。於本實施例中，圖案化半導體層第一部份26可包含有半導體通道層26a與重摻雜半導體層(或稱為歐姆接觸層)26b。圖案化半導體層可另有一部份30覆蓋於第二電極22之靠近第一電極14方向的邊緣上方。於其它實施例中，圖案化半導體層可包含通道區及摻雜區、其 中，通道區為本徵區對應於第一電極14，而摻雜區為重摻雜區、輕摻雜區、或者是同時包含重、輕摻雜區。
然後，如第11圖所示，利用第四道微影暨蝕刻製程蝕刻第二絕緣層24，以於接觸墊區203的第二絕緣層24及第一絕緣層20中形成一開口32，露出部分之接墊18，及於接觸墊區204的第二絕緣層24中形成一開口33，露出部分之接墊19。
然後，如第12圖所示，於第二絕緣層24與圖案化半導體層上形成第三導電層，且填入開口32以與接墊18接觸及填入開口33以與接墊19接觸。其中，第三導電層可為單層或多層結構，且第三導電層的材料可為反射材料(例如：鉬、鋁、鈦、銅、銀、金、釹、鉭、鎢、或其它合適的材料、或上述之合金、或上述之氧化物、或上述之氮化物、或上述之氮氧化物)、透明材料(例如：銦錫氧化物、銦鎵氧化物、銦鋅氧化物、鋁鋅氧化物、或其它合適的材料)。接著，利用第五道微影暨蝕刻製程圖案化第三導電層，以形成第三圖案化導電層，其包含位於畫素區201之第二電極線(未示出)、與第二電極線連接之第三電極34、以及第四電極36，且第三電極34、第二電極線、第四電極36皆位於畫素區101。第一電極14、圖案化半導體層的一第一部份26與第三電極34構成電晶體。第四電極36對於第二電極22(例如：儲存電容線之一部份)可上下重疊配置，其之間設置有第二絕緣層24而可形成儲存電容。於第12圖所示之實施例中，第三電極34可包括彼此分開的源極與汲極。而此汲極可與第四 電極36相連或不相連，換言之，第三電極34與第四電極36可相連或不相連。第二電極線可與第三電極34，例如源極，連接，因此，第二電極線可為資料線。第三圖案化導電層可更包含設置於接觸墊區203之第二絕緣層24上的接墊38及設置於接觸墊區204之第二絕緣層24上的接墊39。接墊38及39分別經由開口32及33連接接墊18及19。此外，於其它實施例中，第三圖案化導電層可利用網版印刷法、噴墨法或其它合適的形成方法。
然後，如第13圖所示，於第二絕緣層24、圖案化半導體層(包括露出的第一部份26及第二部份28)、第三電極34以及第四電極36上形成保護層40。保護層40的形成可包括下列步驟。首先，形成鈍化層42，其即覆蓋於第三圖案化導電層之上，或是整片覆蓋於畫素區101、走線區102及接觸墊區103上。然後，形成感光性有機層44，即覆蓋於鈍化層42之上，可用於作為平坦層。鈍化層42係由例如氮化矽、氮氧化矽或氧化矽之絕緣材料所構成，厚度可為例如約2000至約3000埃；感光性有機層44係由例如光阻材料之有機材料所構成，厚度可為例如約4.2至約4.8微米。鈍化層42與感光性有機層44之堆疊結構形成保護層40。然後，於製作至少一接觸窗46時，利用微影製程圖案化感光性有機層44，以於感光性有機層44中形成開口，以分別暴露出位於電晶體及儲存電容之部份鈍化層42，並移除位於走線區202及接觸墊區203及204的感光性有機層44。然後，於蝕刻時，將畫素區201、走線區202、及接觸墊區203與204之未被感光性有機層44所覆蓋之鈍化層42移除，於 畫素區201形成接觸窗46，而圖案化半導體層之第二部份28於蝕刻時可保護其下方的走線17及第二絕緣層24。於此實施例中，保護層40最後只覆蓋位於畫素區201之第三圖案化導電層與第二絕緣層24之上，而不殘留於走線區202。於其它實施例，保護層40亦可僅包含平坦感光性有機層44或是鈍化層42。
然後，如第14圖所示，形成一導電膜於畫素區201、走線區202及接觸墊區203及204上導電膜可為單層或多層結構，且其材料可包括透明材料(例如：氧化銦錫(indium tin oxide,ITO)、氧化銦鋅(indium zinc oxide,IZO)、氧化鎘錫(cadmium tin oxide,CTO)、氧化鋁鋅(aluminum zinc oxide,AZO)以及氧化銦鋅錫(indium tin zinc oxide,ITZO)、或其它合適的材料)、反射材料(例如：鉬、鋁、鈦、銅、銀、金、釹、鉭、鎢、或其它合適的材料、或上述之合金、或上述之氧化物、或上述之氮化物、或上述之氮氧化物)、或上述之組合。導電膜的厚度可為例如約750埃。對導電膜進行第七道微影暨蝕刻製程，形成圖案化導電膜，其包括位於保護層40上的畫素電極48，且可於接觸墊區203形成一與畫素電極48分離的第三部份50，使第三部份50設置且覆蓋於接墊38之上，可保護接墊38。於圖14中，圖案化導電膜，並未設置於走線16、17之上。另可於接觸墊區204形成一與畫素電極48及第三部份50分離的第四部份51，使第四部份51設置且覆蓋於接墊39之上，可保護接墊39。畫素電極48亦形成於接觸窗46之側壁與底部而與第四電極36接觸而電性連接。於其它實施例中，圖案化導電膜可利用網版印刷法、噴墨法或 其它合適的形成方法。
第15圖顯示如第8至14圖所示之實施例其中於走線區202至接觸墊區203及204的平面示意圖。第8至14圖的走線區202的截面示意圖顯示如第15圖中沿線段AA’的截面。第8至14圖的接觸墊區203及204的截面示意圖分別顯示如第15圖中沿線段BB’及CC’的截面。
第16圖之平面示意圖及其第17圖之截面示意圖顯示依據本發明之又一實施例之製造面板的方法示意圖。第17圖顯示如第16圖所示之沿線段AA’、BB’、及CC’的截面圖，但第16圖顯示各接觸墊具有多個開口，例如：3個，但不限於此，而於第17圖的BB’、及CC’的截面圖中為了簡潔易看的緣故均僅顯示具有一個開口。於此實施例中，與上述第8至14繪示之實施例類似，但走線區202的保護層40並不予以完全移除，留下厚度較畫素區201薄的保護層40，例如利用半調(halftone)曝光方法留下此區的感光性有機層44，並使其厚度較薄，如此可於後續的蝕刻製程中，除了有圖案化半導體層保護走線17之外，更加保護下方的雙層之上下交替錯開配置的走線16與17。再者，於此實施例中，亦進一步於半導體層圖案化時，除了製得第三電極、第四電極、複數個第二部分28之外，尚可於接觸墊區203及204對應接墊38及39的外圍圖形而形成環狀結構52及53，於此實施例中其為長方形的環狀結構，再於環狀結構52及53的開口及開口32及33填滿第三導電層至覆蓋或部分覆蓋 環狀結構52及53，當對第三導電層進行蝕刻以供形成接墊38及39時，此圖案化半導體層之環狀結構52及53即可保護第三導電層與下方絕緣層相鄰之處，減少走線與絕緣層間發生底切(undercut)。其中，環狀結構並不限於長方形，亦可為多邊形、曲線形、或其它合適的形狀。
上述實施例，是以一個第一電極14當作閘極、二個第三電極34當作源與汲極以及圖案化半導體層之第一部份26所構成的底閘型電晶體為範例。但是，於其它實施例中，以二個第一電極14當作源與汲極、一個第三電極34當作閘極以及圖案化半導體層之第一部份26所構成的頂閘型電晶體、或者是，圖案化半導體層之第一部份26形成於二個第三電極(當作源與汲極)34之上的變形底閘型電晶體亦可適用。
再者，上述的實施例中，保護層40，較佳地，不存在於該接觸墊區中，以方便於接觸墊區103、203及204之接墊18、19可與其它元件(例如：晶片、電路板、或其它合適的元件)接合。
本發明之面板依據顯示介質的種類可應用於非自發光面板(例如：高分子穩定配向型(PSA)顯示面板、電子紙(EPD)、藍相顯示面板(blue phase display)、雙視角型(dual-view)顯示面板、三視角型(triple-view)顯示面板、三維顯示面板(three-dimensional)、邊緣場切換顯示面板Fringe Field Switching，FFS)、水平電場切換(In Plane Switching，IPS)顯示面板、電潤濕(Electrowetting Display，EWD)顯示面板、多域垂直配向(MVA)顯示面板、圖案化垂直配向(Pattern Vertical Alignment，PVA)顯示面板、或上述類型之彩色濾光片於矩陣上(Color filter On Array，COA)之顯示面板、或上述類型之矩陣於彩色濾光片上(Array On Color filter，AOC)之顯示面板或其它合適的面板)、自發光面板(例如：有機電激發光面板、無機電激發光面板、或上述之組合、或其它合適的面板)、或其它合適的面板、或上述之組合。而上述的顯示面板亦可依運用與至少一種功能配合，例如：觸控功能、太陽能電池、光偵測功能等等。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12‧‧‧基板
14‧‧‧第一電極
16、17‧‧‧走線
18、19‧‧‧接墊
20‧‧‧第一絕緣層
22‧‧‧第二電極
24‧‧‧第二絕緣層
30‧‧‧部份
26a‧‧‧半導體通道層
26b‧‧‧重摻雜半導體層
32、33‧‧‧開口
34‧‧‧第三電極
36‧‧‧第四電極
38、39‧‧‧接墊
40‧‧‧保護層
42‧‧‧鈍化層
44‧‧‧感光性有機層
46‧‧‧接觸窗
48‧‧‧畫素電極
52、53‧‧‧環狀結構
101、201‧‧‧畫素區
102、202‧‧‧走線區
103、203、204‧‧‧接觸墊區
26‧‧‧第一部分
28‧‧‧第二部分
50‧‧‧第三部分
51‧‧‧第四部份
第1至7圖繪示依據本發明之一實施例之製造面板的方法的截面示意圖。
第8至14圖繪示依據本發明之另一實施例之製造面板的方法的截面示意圖。
第15圖繪示依據本發明之另一實施例其中於走線區至接觸墊區平面示意圖。
第16圖繪示依據本發明之又一實施例其中於走線區至接觸墊區平面示意圖。
第17圖繪示第16圖中的截面示意圖。
12‧‧‧基板
14‧‧‧第一電極
16、17‧‧‧走線
18、19‧‧‧接墊
20‧‧‧第一絕緣層
22‧‧‧第二電極
24‧‧‧第二絕緣層
30‧‧‧部份
26a‧‧‧半導體通道層
26b‧‧‧重摻雜半導體層
101、201‧‧‧畫素區
102、202‧‧‧走線區
103、203、204‧‧‧接觸墊區
26‧‧‧第一部分
28‧‧‧第二部分

Claims (18)

  1. 一種面板，包含：一基板，其定義有一畫素區與位於該畫素區之至少一側的一走線區；一第一圖案化導電層，設置於該基板上，該第一圖案化導電層包含至少一第一電極線、至少一第一電極、及至少一走線，該第一電極與該第一電極線連接且皆位於該畫素區，該走線位於該走線區；一第一絕緣層，設置且覆蓋於該畫素區、該走線區及該第一圖案化導電層之上；一第二圖案化導電層，設置於該第一絕緣層之上，該第二圖案化導電層具有至少一第二電極位於該畫素區之該第一絕緣層之上；一第二絕緣層，設置且覆蓋於位於該畫素區之該第二電極、該走線區、與位於該走線上方之該第一絕緣層之上；一圖案化半導體層，設置於該第二絕緣層之上，該圖案化半導體層包含至少一第一部份對應於該第一電極以及至少一第二部份對應於該走線；一第三圖案化導電層，設置於該第二絕緣層之上，該第三圖案化導電層包含至少一第二電極線、至少一與該第二電極線連接之第三電極、至少一第四電極，且該第三電極、該第二電極線、及該第四電極皆位於該畫素區，其中，該第一電極、該圖案化半導體層之該第一部份與該第三電極形成一電晶體，該第四電極對應於該第二電極且形成一儲存電容；一保護層，設置且覆蓋位於該畫素區之該第三圖案化導電層與該第二絕緣層之上；以及一圖案化導電膜，設置於位在該畫素區之該保護層之上，且該圖案化導電膜包含至少一畫素電極連接該電晶體與該儲存電容。
  2. 如請求項1所述的面板，其中，該走線連接該第一電極線或第二電極線。
  3. 如請求項1所述的面板，其中，該基板更包含一接觸墊區；該第一圖案化導電層更包含至少一第一接墊設置於該接觸墊區上，該第一接墊與該走線連接；該第二絕緣層更設置於該接觸墊區上；該第三圖案化導電層更包含至少一第二接墊設置於位於該接觸墊區之該第二絕緣層上，且其經由位於該第二絕緣層中的開口連接該第一接墊；以及該圖案化導電膜更包含至少一與該畫素電極分離的第三部份，該第三部份設置且覆蓋於該第二接墊之上，其中，該圖案化半導體層不位於該接觸墊區。
  4. 一種面板，包含：一基板，其定義有一畫素區與位於該畫素區之至少一側的一走線區；一第一圖案化導電層，設置於該基板上，該第一圖案化導電層包含至少一第一電極線、至少一與該第一電極線連接之第一電極，且該第一電極與該第一電極線皆位於該畫素區，以及至少一第一走線位於該走線區；一第一絕緣層，設置且覆蓋於該畫素區、該走線區及該第一圖案化導電層之上；一第二圖案化導電層，設置於該第一絕緣層之上，該第二圖案化導電層具有至少一第二電極位於該畫素區之該第一絕緣層之上以及至少一第二走線位於該走線區；一第二絕緣層，設置且覆蓋位於該畫素區之該第二電極、該走線區、該第一走線上方之該第一絕緣層、與該第二走線之上；一圖案化半導體層，設置於該第二絕緣層之上，該圖案化半導體層包含至少一第一部份對應於該第一電極以及至少一第二部份對應於該第二走線；一第三圖案化導電層，設置於該第二絕緣層之上，該第三圖案化導電層包含至少一第二電極線、至少一與該第二電極線連接之該第三電極、與至少一第四電極，且該第三電極、該第二電極線、該第四電極皆位於該畫素區，其中，該第一電極、該圖案化半導體層的該第一部份與該第三電極形成一電晶體，該第四電極對於該第二電極形成一儲存電容；一保護層，設置且覆蓋位於該畫素區之該第三圖案化導電層與該第二絕緣層之上；以及一圖案化導電膜，設置於位在該畫素區之該保護層之上，且該圖案化導電膜包含至少一畫素電極連接該電晶體與該儲存電容。
  5. 如請求項4所述的面板，其中，該保護層更設置且覆蓋位於該走線區的該圖案化半導體層的該第二部份及位於該走線區的該第二絕緣層之上，其中位於該畫素區的該保護層厚度實質上大於位於該走線區的該保護層厚度。
  6. 如請求項4所述的面板，其中，該圖案化半導體層更包含至少一第三部份，設置於該第二絕緣層之上且對應於該第一走線。
  7. 如請求項4所述的面板，其中，該基板更包含一接觸墊區；該第一圖案化導電層更包含至少一第一接墊設置於該接觸墊區上；該第二圖案化導電層更包含至少一第二接墊設置於該接觸墊區上；該第二絕緣層更設置於該接觸墊區上；該第三圖案化導電層更包含至少一第三接墊及至少一第四接墊，該第三接墊設置於該接觸墊區上，且其經由位於該第二絕緣層中的一第一開口連接該第一接墊，以及該第四接墊設置於該接觸墊區上，且其經由位於該第二絕緣層中的一第二開口連接該第二接墊；以及該圖案化導電膜更包含至少一第三部份與至少一第四部份，且該第三部份設置且覆蓋於該第三接墊之上，該第四部份設置且覆蓋於該第四接墊之上，其中，該畫素電極、該第三部份與該第四部份相互分離。
  8. 如請求項5所述的面板，其中，該基板更包含一接觸墊區；該第一圖案化導電層更包含至少一第一接墊設置於該接觸墊區上；該第二圖案化導電層更包含至少一第二接墊設置於該接觸墊區上；該第二絕緣層更設置於該接觸墊區上；該圖案化半導體層更設置於該接觸墊區的該第二絕緣層上而為一第一環狀結構及一第二環狀結構；該第三圖案化導電層更包含至少一第三接墊及至少一第四接墊，該第三接墊設置於該接觸墊區上，且其經由位於該第二絕緣層與該第一環狀結構中的一第一開口連接該第一接墊，該第四接墊設置於該接觸墊區上，且其經由位於該第二絕緣層與該第二環狀結構中的一第二開口連接該第二接墊；以及該圖案化導電膜更包含至少一第三部份與至少一第四部份，且該第三部份設置且覆蓋於該第三接墊之上，該第四部份設置且覆蓋於該第四接墊之上，其中，該畫素電極、該第三部份與該第四部份相互分離。
  9. 一種製造面板的方法，包含：提供一基板，其定義有一畫素區與一位於該畫素區之至少一側的走線區；形成一第一圖案化導電層於該基板上，該第一圖案化導電層包含至少一第一電極線、與至少一該第一電極線連接之第一電極、以及至少一走線，該第一電極與該第一電極線位於該畫素區，該走線位於該走線區；形成且覆蓋一第一絕緣層於該畫素區、該走線區及該第一圖案化導電層之上；形成一第二圖案化導電層於該第一絕緣層之上，該第二圖案化導電層具有至少一第二電極位於該畫素區之該第一絕緣層之上；形成一第二絕緣層以覆蓋位於該畫素區之該第二電極、該走線區、與位於該走線上方之該第一絕緣層之上；形成一圖案化半導體層，於該第二絕緣層之上，該圖案化半導體層包含至少一第一部份對應於該第一電極以及至少一第二部份對應於該走線；形成一第三圖案化導電層於該第二絕緣層之上，該第三圖案化導電層包含至少一第二電極線、至少一與第二電極線連接之第三電極、及至少一第四電極，且該第三電極、該第二電極線、該第四電極皆位於該畫素區，其中，該第一電極、該圖案化半導體層之該第一部份與該第三電極構成一電晶體，該第四電極對於該第二電極形成一儲存電容；形成且覆蓋一保護層於位於該畫素區之該第三圖案化導電層及該第二絕緣層之上；以及形成一圖案化導電膜位在該畫素區之該保護層之上，且該圖案化導電膜包含至少一畫素電極連接該電晶體與該儲存電容。
  10. 如請求項9所述的方法，其中，該基板更包含一接觸墊區；該第一圖案化導電層更包含至少一第一接墊設置於該接觸墊區上；該第三圖案化導電層更包含至少一第二接墊設置於該接觸墊區上，且其經由位於該第二絕緣層中的一開口連接該第一接墊；以及該圖案化導電膜更包含至少一與該畫素電極分離的第三部份，設置且覆蓋於該第二接墊之上，其中，該圖案化半導體層不位於該接觸墊區。
  11. 如請求項9所述的方法，其中，該走線連接該第一電極線或第二電極線。
  12. 如請求項9所述的方法，其中，形成且覆蓋該保護層於位於該畫素區之該第三圖案化導電層與該第二絕緣層之上；以及形成該圖案化導電膜位在該畫素區之該保護層之上，且該圖案化導電膜包含該畫素電極，其連接該電晶體與該儲存電容之方法包含：覆蓋一鈍化層於該第三圖案化導電層之上；覆蓋一感光性有機層於該鈍化層之上，其中，該鈍化層與該感光性有機層之堆疊結構形成該保護層；對該感光性有機層施行一微影製程，以分別暴露出位於該電晶體及該儲存電容之部份該鈍化層；施行一蝕刻製程，移除未被該感光性有機層所覆蓋的該鈍化層，以形成一接觸窗分別暴露出部份該儲存電容，並使得該保護層只設置且覆蓋位於該畫素區之該第三圖案化導電層與該第二絕緣層之上；以及形成該圖案化導電膜於位在該畫素區之該保護層之上，且該圖案化導電膜包含該畫素電極，其經由一接觸窗連接該儲存電容。
  13. 一種製造面板的方法，包含：提供一基板，其定義有一畫素區與一位於該畫素區之至少一側的走線區；形成一第一圖案化導電層於該基板上，該第一圖案化導電層包含至少一第一電極線、至少一與第一電極線連接之第一電極、以及至少一第一走線，且該第一電極與該第一電極線皆位於該畫素區，該第一走線位於該走線區；形成且覆蓋一第一絕緣層於該畫素區、該走線區及該第一圖案化導電層之上；形成一第二圖案化導電層於該第一絕緣層之上，該第二圖案化導電層具有至少一第二電極位於該畫素區之該第一絕緣層之上以及至少一第二走線位於該走線區；形成且覆蓋一第二絕緣層於位於該畫素區之該第二電極、該走線區、位於該第一走線上方之該第一絕緣層、及該第二走線之上；形成一圖案化半導體層於該第二絕緣層之上，該圖案化半導體層包含至少一第一部份對應於該第一電極以及至少一第二部份對應於該第二走線；形成一第三圖案化導電層於該第二絕緣層之上，該第三圖案化導電層包含至少一第二電極線、至少一與該第二電極線連接之第三電極、及至少一第四電極，且該第三電極、該第二電極線、該第四電極皆位於該畫素區，其中，該第一電極、該圖案化半導體層之該第一部份與該第三電極形成一電晶體，該第四電極對於該第二電極形成一儲存電容；形成且覆蓋一保護層於位於該畫素區之該第三圖案化導電層與該第二絕緣層之上；以及形成一圖案化導電膜於位在該畫素區之該保護層之上，且該圖案化導電膜包含至少一畫素電極連接該電晶體與該儲存電容。
  14. 如請求項13所述的方法，其中，該保護層更設置且覆蓋位於該走線區的該圖案化半導體層的該第二部份及位於該走線區的該第二絕緣層之上，其中位於該畫素區的該保護層厚度實質上大於位於該走線區的該保護層厚度。
  15. 如請求項13所述的方法，其中，該圖案化導體層更包含至少一第三部份，設置於該第二絕緣層之上且對應於該第一走線。
  16. 如請求項13所述的方法，其中，該基板更包含一接觸墊區；該第一圖案化導電層更包含一第一接墊設置於該接觸墊區上；該第二圖案化導電層更包含一第二接墊設置於該接觸墊區上；該第三圖案化導電層更包含一第三接墊及一第四接墊，該第三接墊設置於該接觸墊區上，且其經由位於該第二絕緣層中的一第一開口連接該第一接墊，該第四接墊設置於該接觸墊區上，且其經由位於該第二絕緣層中的一第二開口連接該第二接墊；以及該圖案化導電膜更包含一第三部份與一第四部份，且該第三部份設置且覆蓋於該第三接墊之上，該第四部份設置且覆蓋於該第四接墊之上，其中，該畫素電極、該第三部份與該第四部份相互分離。
  17. 如請求項14所述的方法，其中，該基板更包含一接觸墊區；該第一圖案化導電層更包含至少一第一接墊設置於該接觸墊區上；該第二圖案化導電層更包含至少一第二接墊設置於該接觸墊區上；該第二絕緣層更設置於該接觸墊區上；該圖案化半導體層更設置於該接觸墊區的該第二絕緣層上而為一第一環狀結構及一第二環狀結構；該第三圖案化導電層更包含至少一第三接墊及至少一第四接墊，該第三接墊設置於該接觸墊區上，且其經由位於該第二絕緣層與該第一環狀結構中的一第一開口連接該第一接墊，該第四接墊設置於該接觸墊區上，且其經由位於該第二絕緣層與該第二環狀結構中的一第二開口連接該第二接墊；以及該圖案化導電膜更包含至少一第三部份與至少一第四部份，且該第三部份設置且覆蓋於該第三接墊之上，該第四部份設置且覆蓋於該第四接墊之上，其中，該畫素電極、該第三部份與該第四部份相互分離。
  18. 如請求項13所述的方法，其中，形成該保護層以覆蓋位於該畫素區之該第三圖案化導電層與該第二絕緣層之上；以及形成該畫素電極於位在該畫素區之該保護層之上，且該圖案化導電膜包含該畫素電極連接該電晶體與該儲存電容之方法包含：覆蓋一鈍化層於該第三圖案化導電層之上；覆蓋一感光性有機層於該鈍化層之上，其中，該鈍化層與該感光性有機層之堆疊結構形成該保護層；對該感光性有機層施行一微影製程，以分別暴露出位於該電晶體及該儲存電容上之部份該鈍化層；施行一蝕刻製程，移除未被該感光性有機層所覆蓋的該鈍化層，以形成一接觸窗暴露出部份該儲存電容；以及形成該圖案化導電膜，於位在該畫素區之該保護層之上，且該圖案化導電膜包含該畫素電極其經由一接觸窗連接該儲存電容。
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