KR102490884B1 - 표시 장치 - Google Patents
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Abstract
본 발명의 일 실시예는 복수의 화소들이 형성된 액티브영역 및 상기 액티브영역과 인접한 데드영역을 포함하는 기판과, 기판의 데드영역 상에 배치된 제1배선과, 제1배선과 중첩하는 제1패드와, 제1배선과 제1패드를 전기적으로 연결하는 제1연결부와, 제1배선과 다른 층에 위치하며 제1배선과 인접한 제2배선과, 제2배선과 중첩하는 제2패드, 및 제2배선과 제2패드를 전기적으로 연결하는 제2연결부;를 포함하는, 표시 장치를 개시한다.
Description
본 발명의 실시예들은 데드영역에 구비된 패드들을 포함하는 표시 장치에 관한 것이다.
근래에 디스플레이 장치는 그 용도가 다양해지고 있다. 또한, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 디스플레이 장치는 사용자가 인식할 수 있도록 화상을 표현하는 액티브영역 이외에 다양한 목적을 위해 데드영역, 즉 사용자가 볼 때 가시 광선을 구현하지 않는 영역을 포함할 수 있다. 데드영역에는 액티브영역으로 연결되는 복수의 배선들이 형성될 수 있다.
본 발명의 실시예들은 데드영역에 구비된 패드들을 포함하는 표시 장치에 관한 것이다.
본 발명의 일 실시예는 복수의 화소들이 형성된 액티브영역 및 상기 액티브영역과 인접한 데드영역을 포함하는 기판; 상기 기판의 데드영역 상에 배치된 제1배선; 상기 제1배선과 중첩하는 제1패드; 상기 제1배선과 상기 제1패드를 전기적으로 연결하는 제1연결부; 상기 제1배선과 다른 층에 위치하며, 상기 제1배선과 인접한 제2배선; 상기 제2배선과 중첩하는 제2패드; 및 상기 제2배선과 상기 제2패드를 전기적으로 연결하는 제2연결부;를 포함하는, 표시 장치를 개시한다.
본 실시예에 있어서, 상기 제1패드와 상기 제2패드는 서로 다른 층에 위치할 수 있다.
본 실시예에 있어서, 상기 제1연결부와 상기 제2연결부는 동일한 층에 위치할 수 있다.
본 실시예에 있어서, 상기 제1배선과 상기 제2패드는 동일한 층에 위치하고, 상기 제2배선과 상기 제1패드는 동일한 층에 위치할 수 있다.
본 실시예에 있어서, 상기 제1연결부는 상기 제1배선 및 상기 제1패드의 위에 배치되며, 상기 제2연결부는 상기 제2배선 및 상기 제2패드의 위에 배치될 수 있다.
본 실시예에 있어서, 상기 제1연결부의 일부는 상기 제1배선 및 상기 제1패드와 동시에 접촉하고, 상기 제2연결부의 일부는 상기 제2배선 및 상기 제2패드와 동시에 접촉할 수 있다.
본 실시예에 있어서, 상기 제1배선과 상기 제1패드 사이에 개재되고, 제1홀을 포함하는 제1절연층; 및 상기 제1패드와 상기 제1연결부 사이에 개재되고 제2홀을 포함하는 제2절연층;을 더 구비하고, 상기 제1홀과 상기 제2홀은 서로 중첩할 수 있다.
본 실시예에 있어서, 상기 제1연결부는 상기 제1홀을 통해 상기 제1배선과 접촉하고 상기 제2홀을 통해 상기 제1패드와 중첩할 수 있다.
본 실시예에 있어서, 상기 제1패드는 상기 제1홀 및 상기 제2홀과 중첩하는 제1관통홀을 포함할 수 있다.
본 실시예에 있어서, 상기 제2홀은 상기 제1관통홀 보다 클 수 있다.
본 실시예에 있어서, 상기 제2패드와 상기 제2배선 사이에 개재되고 제3홀을 포함하는 제1절연층; 상기 제2배선과 상기 제2연결부 사이에 개재되고 제4홀을 포함하는 제2절연층;을 더 포함하고, 상기 제3홀과 상기 제4홀은 서로 중첩할 수 있다.
본 실시예에 있어서, 상기 제2배선은 상기 제3홀 및 상기 제4홀과 중첩하는 제2관통홀을 포함할 수 있다.
본 실시예에 있어서, 상기 제4홀은 상기 제2관통홀 보다 클 수 있다.
본 실시예에 있어서, 상기 액티브영역에 위치하며, 활성층, 게이트전극, 소스전극 및 드레인전극을 포함하는 박막트랜지스터; 및 상기 액티브영역에 위치하며, 제1전극 및 상기 제1전극 위에 위치하는 제2전극을 포함하는 스토리지 커패시터;를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1배선 및 상기 제2패드는, 상기 게이트전극 및 상기 제1전극과 동일층에 위치할 수 있다.
본 실시예에 있어서, 상기 제2배선 및 상기 제1패드는 상기 제2전극과 동일층에 위치할 수 있다.
본 실시예에 있어서, 상기 제1배선 및 상기 제2배선은 상기 액티브영역을 지나는 신호선들과 연결될 수 있다.
본 실시예에 있어서, 상기 제1패드 및 상기 제2패드는 상기 액티브영역으로부터 멀어지는 제1방향을 따라 배열될 수 있다.
본 실시예에 있어서, 복수의 상기 제1패드들과 복수의 상기 제2패드들은 상기 제1방향을 따라 서로 교번적으로 배열될 수 있다.
본 실시예에 있어서, 복수의 상기 제1배선들과 복수의 상기 제2배선들은 서로 교번적으로 배열될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 표시장치는 패드들과 드라이버 IC 간의 본딩 불량을 해소할 수 있고, 배선들의 간격을 줄일 수 있으며, 패드들의 배치 효율을 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 도면이다.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 취한 단면도이다.
도 3은 도 1의 화소를 발췌하여 나타낸 단면도이다.
도 4는 도 1의 Ⅳ 부분을 확대한 도면이다.
도 5는 본 발명의 또 다른 실시예에 따른 데드영역을 나타낸 도면이다.
도 6은 도 4 및 도 5의 Ⅵ-Ⅵ선을 따라 취한 단면도이다.
도 7은 도 4 및 도 5의 Ⅶ-Ⅶ선을 따라 취한 단면도이다.
도 8은 도 4 및 도 5의 Ⅷ-Ⅷ선을 따라 취한 단면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 취한 단면도이다.
도 3은 도 1의 화소를 발췌하여 나타낸 단면도이다.
도 4는 도 1의 Ⅳ 부분을 확대한 도면이다.
도 5는 본 발명의 또 다른 실시예에 따른 데드영역을 나타낸 도면이다.
도 6은 도 4 및 도 5의 Ⅵ-Ⅵ선을 따라 취한 단면도이다.
도 7은 도 4 및 도 5의 Ⅶ-Ⅶ선을 따라 취한 단면도이다.
도 8은 도 4 및 도 5의 Ⅷ-Ⅷ선을 따라 취한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 도면이고, 도 2는 도 1의 Ⅱ-Ⅱ선을 따라 취한 단면도이고, 도 3은 도 1의 화소를 발췌하여 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 표시 장치는 기판(100) 상에 구비된 액티브영역(AA) 및 데드영역(DA)을 포함한다. 일 실시예예 따르면, 기판(100) 상에는 기판(100)과 마주보는 밀봉기판(미도시)이 더 포함될 수 있으며, 기판(100)과 밀봉기판은, 데드영역(DA)에 위치하며 액티브영역(AA)을 외기로부터 밀봉하기 위하여 액티브영역(AA)을 둘러싸는 실링재가 배치될 수 있다. 또 따른 실시예에 따르면, 밀봉기판과 실링재 대신에 유기막과 무기막을 포함하는 박막봉지필름(미도시)이 기판(100) 상에 형성되어 액티브영역(AA)을 밀봉할 수 있다.
액티브영역(AA)은 화상이 표시되는 영역으로, 다양한 종류의 신호선들 및 신호선들과 연결된 화소들(P)이 배치된다. 다양한 종류의 신호선들은 액티브영역(AA)을 가로지르는 데이터선들(DL) 및 게이트선들(GL)을 포함할 수 있고, 데이터선들(DL) 및 게이트선들(GL)이 교차하는 지점에 화소들(P)이 배치될 수 있다.
도 1 및 도 2를 참조하면, 게이트선들(GL)은 버퍼층(101) 및 게이트절연층(103) 상에 배치되며, 제2방향을 따라 연장된다. 일 실시예에 따르면, 게이트선들(GL)은 게이트 구동부(미도시) 또는 발광 제어구동부(미도시)와 연결되어 스캔신호 또는 발광 제어신호를 공급받을 수 있으나, 본 발명은 이에 제한되지 않는다.
도 1 및 도 2를 참조하면, 데이터선들(DL)은 제1절연층(105) 및 제2절연층(106)에 의하여 게이트선들(GL)과 전기적으로 절연되며, 제1방향을 따라 연장된다. 데이터선(DL)은 팬아웃부(200)에 구비된 배선들을 통해 패드부(300)에 실장되는 드라이버 IC(미도시)와 전기적으로 연결된다. 예컨대, 데이터선(DL)은 팬아웃부(200)의 배선들에 의해 드라이버 IC로부터 데이터 신호를 공급받을 수 있다.
화소(P)는 게이트선(GL)과 데이터선(DL)이 교차하는 지점에 구비되고, 화소회로 및 유기발광소자(OLED)를 포함할 수 있다. 화소(P)는 적색, 녹색 및 청색의 빛을 발광할 수 있으나, 이에 한정되는 것은 아니다. 또 다른 실시예로서, 각 화소(P)에서는 백색의 빛을 방출할 수 있다. 또 다른 실시예로서, 각 화소(P)는 풀-컬러를 구현하기 위한 다른 조합의 색상의 빛을 방출할 수 있다.
화소(P)는 데이터신호에 따른 구동 전류에 상응하는 휘도로 발광하는 유기발광소자(OLED)를 포함하며, 유기발광소자(OLED)는 화소회로에 의해 구동 전류가 제어된다. 화소회로는 복수의 박막트랜지스터(120, 130) 및 스토리지 커패시터(140)를 포함할 수 있다.
도 3을 참조하면, 기판(100) 상에 버퍼층(101)이 형성되고 버퍼층(101) 상에 복수의 박막트랜지스터(120, 130) 및 스토리지 커패시터(140)가 형성될 수 있다.
기판(100)은 금속재 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재로 형성될 수 있다. 기판(100)이 플라스틱재 또는 금속재로 형성되는 경우 가요성을 가질 수 있다. 버퍼층(101)은 불순물이 침투하는 것을 방지하기 위하여 기판(100) 상에 형성되며, SiO2 및/또는 SiNx 등을 포함할 수 있다.
복수의 박막트랜지스터(120, 130)는 제1박막트랜지스터(120) 및 제2박막트랜지스터(130)를 포함할 수 있다. 제1박막트랜지스터(120)는 스위칭 박막트랜지스터이고, 제2박막트랜지스터(130)는 구동 박막트랜지스터일 수 있다. 제1박막트랜지스터(120) 및 제2박막트랜지스터(130) 각각은, 활성층(121, 131), 게이트절연층(103)을 가운데 두고 활성층(121, 131) 상에 형성된 게이트전극(122, 132), 소스전극(123, 133) 및 드레인전극(124, 134)을 포함할 수 있다.
활성층(121, 131)은 아모퍼스 실리콘 또는 폴리실리콘과 같은 실리콘계 반도체물질, 또는 인듐(In), 갈륨(Ga), 주석(Sn), 하프늄(Hf), 아연(Zn) 등의 산화물을 구비하는 산화물 반도체 물질을 포함할 수 있다. 일부 실시예에 따르면, 활성층(121, 131)은 P형 또는 N형의 도펀트가 주입될 수 있다. 게이트절연층(103)은 전기 절연성을 갖는 유기물 또는 무기물을 포함할 수 있다. 예컨대, 게이트절연층(103)은 SiO2 또는/및 SiNx를 포함할 수 있다.
게이트전극(122, 132)은 게이트선(GL)의 일부 영역으로서, 활성층(121, 131)과 중첩되도록 위치할 수 있다. 일 실시예에 따르면, 게이트전극(122, 132)은 게이트절연층(103)을 가운데 두고 활성층(121, 131) 위에 위치할 수 있다. 도 3에서는 게이트전극(122, 132)이 활성층(121, 131) 위에 배치된 상태를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 따른 실시예에 따르면, 게이트전극(122, 132)은 게이트절연층(103)을 가운데 두고 활성층(121, 131)의 아래에 위치할 수 있다. 게이트전극(122, 132)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으며, 단층 또는 복수층으로 형성될 수 있다.
소스전극(123, 133) 및 드레인전극(124, 134)은 동일층에 형성되며, 제1절연층(105) 및 제2절연층(106)을 가운데 개재한 채로 게이트전극(122, 132)과 절연된다. 일 실시예에 따르면, 소스전극(123, 133) 및 드레인전극(124, 134)은 데이터선(DL)과 동일 층에 형성될 수 있다.
제1절연층(105) 및 제2절연층(106)은 전기 절연성을 갖는 유기물 또는 무기물을 포함할 수 있다. 예컨대, 제1절연층(105) 및/또는 제2절연층(106)은 SiO2 또는/및 SiNx를 포함할 수 있으며, 단일층 또는 다층으로 형성될 수 있다.
소스전극(123, 133) 및 드레인전극(124, 134)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으며, 단층 또는 복수층으로 형성될 수 있다.
스토리지 커패시터(140)는 일부 실시예에서, 제2박막트랜지스터(130)와 중첩되도록 형성될 수 있다. 스토리지 커패시터(140)의 제1전극(141) 및 제2전극(142)은 제1절연층(105)을 개재한 채 서로 중첩되도록 형성된다. 일부 실시예에 따르면, 제1전극(141)은 제2박막트랜지스터(130)의 게이트전극(132)일 수 있다. 제2전극(142)은 제2절연층(106)을 가운데 두고 소스전극(133) 및 드레인전극(134)의 아래에 배치될 수 있다.
화소전극(151)은 평탄화층(107)을 가운데 개재한 채 제1박막트랜지스터(130)의 소스전극(133) 및 드레인전극(134) 중 어느 하나와 연결될 수 있다. 화소전극(151) 상에는 화소전극(151)을 노출하는 화소정의막(109)이 형성되어 있으며, 화소전극(152) 상에는 유기발광층을 포함하는 중간층(152), 및 상대전극(153)이 순차적으로 형성될 수 있다. 화소전극(151), 중간층(152) 및 상대전극(153)을 구비하는 유기발광소자(OLED)가 풀 컬러를 구현하는 경우, 유기발광층은 화소마다 적색, 녹색, 청색 발광물질을 포함할 수 있다. 또 다른 실시예로서, 유기발광층은 백색광을 방출하도록 적색, 녹색 및 청색발광물질을 포함하는 단일층으로 형성되거나, 적색 발광물질, 녹색 발광물질 및 청색발광물질이 적층된 다층으로 형성될 수 있다. 유기발광층이 백색광을 방출하는 경우, 컬러필터(미도시)가 더 구비되어 풀 컬러를 구현할 수 있다.
다시 도 1을 참조하면, 데드영역(DA)은 액티브영역(AA)과 인접하게 형성될 수 있다. 일 실시예로, 데드영역(DA)은 액티브영역(AA)을 둘러싸게 형성될 수 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로, 데드영역(DA)은 액티브영역(AA)을 부분적으로 둘러쌀 수 있다. 예를 들어, 데드영역(DA)는 액티브영역(AA)의 아래에만 구비될 수 있다. 데드영역(DA)에는 액티브영역(AA)과 드라이버 IC를 연결하는 팬아웃부(200) 및 패드부(300)가 배치된다.
드라이버 IC는 데이터신호를 공급하기 위한 데이터 구동부를 포함할 수 있다. 드라이버 IC는 COG(Chip on Glass) 타입으로 기판(100) 상에 실장될 수 있다. 예컨대, 드라이버 IC는 기판(100) 상에 형성된 패드부(300)와 전기적으로 접속되는 접속단자를 포함할 수 있다. 드라이버 IC의 접속단자와 기판(100)의 패드부(300)는 도전성 볼을 포함하는 접착물질을 통해 전기적으로 연결될 수 있다. 접착물질로는 예컨대, 이방성 도전 필름 (Anisotropic Conductive Film), 자가 정렬형 전도 필름(Self Organizing Conductive Film) 등이 사용될 수 있다.
패드부(300)는 드라이버 IC와 접속되며, 팬아웃부(200)의 팬아웃 배선들(이하, 배선들이라 함)과 연결된 복수의 패드들을 포함한다. 배선들은 액티브영역(AA)을 지나는 신호선들(예, 데이터선들)과 연결되며, 배선들 각각은 패드들과 전기적으로 연결될 수 있다. 이하, 도 4 내지 도 8를 참조하여, 데드영역(DA)을 구체적으로 설명한다.
도 4는 도 1의 Ⅳ 부분을 확대한 도면이고, 도 5는 본 발명의 또 다른 실시예에 따른 데드영역을 나타낸 도면이다. 도 6은 도 4 및 도 5의 Ⅵ-Ⅵ선을 따라 취한 단면도이고, 도 7은 도 4 및 도 5의 Ⅶ-Ⅶ선을 따라 취한 단면도이며, 도 8은 도 4 및 도 5의 Ⅷ-Ⅷ선을 따라 취한 단면도이다.
도 4 및 도 6을 참조하면, 팬아웃부(200)는 제1배선들(210) 및 제2배선들(220)을 포함하고, 패드부(300)는 제1패드들(311) 및 제2패드들(312)을 포함한다. 제1배선들(210) 및 제2배선들(220)은 제1방향을 따라 연장되며, 서로 인접하게 배치된다. 제1배선들(210) 및 제2배선들(220)은 서로 교번적으로 배열될 수 있다. 예컨대, 제1배선들(210) 및 제2배선들(220)은 제2방향을 따라 서로 교번적으로 배치되며, 서로 다른 층에 위치할 수 있다.
일 실시예에 따르면, 제1배선들(210) 각각은 게이트절연층(103)과 제1절연층(105) 사이, 예컨대 제1 및 제2박막트랜지스터(120, 130)의 게이트전극(122, 132) 및/또는 스토리지 커패시터(140)의 제1전극(141)과 동일한 층에 위치할 수 있다. 제2배선들(220) 각각은 제1절연층(105) 및 제2절연층(106) 사이, 예컨대 스토리지 커패시터(140)의 제2전극과 동일한 층에 위치할 수 있다.
제1패드들(311) 각각은 제1배선(210)과 연결되고, 제2패드들(312) 각각은 제2배선(220)과 연결된다. 제1패드들(311)과 제2패드들(312)은 액티브영역(AA)으로부터 멀어지는 제1방향을 따라 배열될 수 있다. 예컨대, 제1패드들(311) 및 제2패드들(312)은 제1방향을 따라 서로 교번적으로 배열될 수 있다.
제1패드들(311) 및 제2패드들(312)은 하나의 열을 이룰 수 있다. 일 실시예에 따르면, 제1패드들(311) 제2패드들(312)은 서로 교번적으로 배열되어 복수의 열들을 이루고, 복수의 열들은 제2방향을 따라 배열될 수 있다. 예를 들어, 도 4에 도시된 바와 같이 2개의 제1패드들(311)과 2개의 제2패드들(312)이 서로 교번적으로 배치되어 하나의 열을 이루고, 이와 같이 형성된 복수의 열들이 제2방향을 따라 배열될 수 있다. 도 4에서는, 하나의 열을 이루는 패드들이 4개인 경우를 설명하였으나 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 1개 이상의 제1패드(들) (311) 및 1개 이상의 제2패드(들) (312)이 하나의 열을 이룰 수 있다.
제1패드들(311) 및 제2패드들(312)은 제2방향을 따라서는 같은 종류끼리 인접하게 배열될 수 있다. 예컨대, 제1패드들(311)은 제2방향을 따라 배열되어 적어도 하나의 행을 이룰 수 있고, 제2패드들(312)은 제2방향을 따라 배열되어 적어도 하나의 행을 이룰 수 있으며, 제1패드들(311)의 행과 제2패드들(312)의 행은 서로 교번적으로 배치되어 복수의 행을 이룰 수 있다.
서로 인접한 제1배선들(210)과 제2배선들(220)이 다른 층에 형성되어 있고, 제1배선들(210) 및 제2배선들(220)과 연결된 제1패드들(311)과 제2패드들(312)이 오버랩되는 구간(OL1)이 생기도록 제1방향을 따라 서로 교번적으로 배치되므로, 제1폭(W1)을 갖는 좁은 공간에 배선들(210, 220)간의 전기적 단락없이 많은 패드들(311, 312)을 배치할 수 있다. 즉, 고해상도의 표시 장치를 형성할 수 있다.
도 4에서는 제1방향으로 배열된 제1패드들(311)과 제2패드들(312)이 동일 축 선상에 배치된 경우를 설명하였으나, 본 발명은 이에 제한되지 않는다. 또 다른 실시예에 따르면, 도 5에 도시된 바와 같이 제1패드들(311)과 제2패드들(312)이 제1방향을 따라 서로 교번적으로 배열되되, 오버랩되는 구간(OL2)이 생기도록 제2 방향으로 쉬프트되어 배열될 수 있다.
도 5 및 도 6을 참조하면, 서로 인접한 제1배선들(210)과 제2배선들(220)이 다른 층에 형성되어 있고, 제1배선들(210) 및 제2배선들(220)과 연결된 제1패드들(311)과 제2패드들(312)이 오버랩되는 구간(OL2)이 생기도록 제1방향을 따라 서로 교번적으로 배치되므로, 제1폭(W1)을 갖는 좁은 공간에 배선들(210, 220)간의 전기적 단락없이 많은 패드들(311, 312)을 배치할 수 있다. 즉, 고해상도의 표시 장치를 형성할 수 있다.
도 7을 참조하면, 제1배선(210)은 게이트절연층(103) 위에 배치되고, 제1패드(311)는 제1절연층(105)을 가운데 개재한 채로 제1배선(210)과 다른 층에 배치된다. 예컨대, 제1패드(311)는 제1절연층(105)을 가운데 개재한 채로 제1배선(210)의 위에 배치될 수 있다. 일 실시예에 따르면, 제1배선(210)은 앞서 도 3을 참조하여 설명한 제1 및 제2박막트랜지스터(120, 130)의 게이트전극(122, 132) 및/또는 스토리지 커패시터(140)의 제1전극(141)과 동일 층에 위치하고, 제1패드(311)는 앞서 도 3을 참조하여 설명한 스토리지 커패시터(140)의 제2전극(142)과 동일 층에 위치할 수 있다.
제1패드(311)는 아일랜드 타입으로 패터닝되며, 제1배선(210), 예컨대 제1배선(210)의 일 단부와 중첩되게 배치된다. 제1배선(210)과 제1패드(311) 사이에는 제1절연층(105)이 개재되어 있으므로, 제1배선(210)과 제1패드(311)는 전기적으로 절연되어 있다. 제1배선(210) 및 제1패드(311)와 다른 층에 있는 제1연결부(321)에 의해 전기적으로 연결된다.
제1연결부(321)는 제1배선(210) 및 제1패드(311) 위에 배치되며, 제1연결부(321)와 제1패드(311) 사이에는 제2절연층(106)이 개재된다. 일 실시예에 따르면, 제1연결부(321)는 앞서 도 2 및 도 3을 참조하여 설명한 제1 및 제2박막트랜지스터(120, 130)의 소스전극(123, 133) 및 드레인전극(124, 143), 및/또는 데이터선(DL)과 동일 층에 형성될 수 있다.
제1연결부(321)의 일부(321a)가 제1배선(210) 및 제1패드(311)에 접촉하여, 제1배선(210)과 제1패드(311)는 전기적으로 연결될 수 있다. 제1연결부(321)의 일부(321a)는 제2절연층(106)에 형성된 제2홀(H2)을 통해 제1패드(311)와 접촉할 수 있고, 제1절연층(105)에 형성된 제1홀(H1)을 통해 제1배선(210)과 접촉할 수 있다.
제1홀(H1) 및 제2홀(H2)은 서로 중첩하도록 형성되어 제1연결부(321)는 제1배선(210) 및 제1패드(311)와 동시에 접촉할 수 있다. 즉, 제1연결부(321)와 제1배선(210)의 접속지점 및 제1연결부(321)와 제1패드(311)의 접속지점은 서로 중첩될 수 있다. 이 때, 제1연결부(321)의 일부(321a)가 제1배선(210)과 접촉할 수 있도록 제1패드(311)에는 제1홀(H1) 및 제2홀(H2)과 중첩하는 제1관통홀(TH1)이 포함된다.
제2홀(H2)은 제1관통홀(TH1) 보다 크게 형성되어 제1연결부(321)는 제1패드(311)의 측면뿐만 아니라 상부면의 일부와도 접촉할 수 있다.
제1연결부(321) 상에는 평탄화층(107)이 형성될 수 있으며, 평탄화층(107)은 제1연결부(321)와 대응되는 위치에 형성된 개구(OP)를 포함할 수 있다. 개구(OP)를 통해 제1연결부(321)는 외부로 노출될 수 있고, 제1연결부(321) 상에 드라이버 IC(D-IC)가 도전성 볼을 포함하는 접착물질에 의해 제1연결부(321) 상에 본딩될 수 있다.
도 8을 참조하면, 제2배선(220)은 제1절연층(105) 위에 배치되고, 제2패드(312)는 제1절연층(105)을 가운데 개재한 채로 제2배선(220)과 다른 층에 배치된다. 예컨대, 제2패드(312)는 제1절연층(105)을 가운데 개재한 채로 제2배선(220)의 아래에 배치될 수 있다. 제2배선(220)은 제1패드(311)와 동일 층에 배치될 수 있고, 제2패드(312)는 제1배선(210)과 동일 층에 배치될 수 있다. 일 실시예에 따르면, 제2패드(312)는 앞서 도 3을 참조하여 설명한 제1 및 제2박막트랜지스터(120, 130)의 게이트전극(122, 132) 및/또는 스토리지 커패시터(140)의 제1전극(141)과 동일 층에 위치하고, 제2배선(220)은 앞서 도 3을 참조하여 설명한 스토리지 커패시터(140)의 제2전극(142)과 동일 층에 위치할 수 있다.
제2패드(312)는 아일랜드 타입으로 패터닝되며, 제2배선(220), 예컨대 제2배선(220)의 일 단부와 중첩되도록 배치된다. 제2배선(220)과 제2패드(312) 사이에는 제1절연층(105)이 개재되어 있으므로, 제2배선(220)과 제2패드(312)는 전기적으로 절연되어 있다. 제2배선(220) 및 제2패드(312)는 다른 층에 있는 제2연결부(322)에 의해 전기적으로 연결된다.
제2연결부(322)는 제2배선(220) 및 제2패드(312) 위에 배치되며, 제2연결부(322)와 제2배선(220) 사이에는 제2절연층(106)이 개재된다. 제2연결부(322)는 제1연결부(321)와 동일 층에 배치될 수 있다. 일 실시예에 따르면, 제2연결부(322)는 앞서 도 2 및 도 3을 참조하여 설명한 제1 및 제2박막트랜지스터(120, 130)의 소스전극(123, 133) 및 드레인전극(124, 134), 및/또는 데이터선(DL)과 동일 층에 형성될 수 있다.
제2연결부(322)의 일부(322a)가 제2배선(220) 및 제2패드(312)에 접촉하여, 제2배선(220)과 제2패드(312)는 전기적으로 연결될 수 있다. 제2연결부(322)의 일부(322a)는 제2절연층(106)에 형성된 제4홀(H4)을 통해 제2배선(220)과 접촉할 수 있고, 제1절연층(105)에 형성된 제3홀(H3)을 통해 제2패드(312)와 접촉할 수 있다.
제3홀(H3) 및 제4홀(H4)은 서로 중첩하도록 형성되어 제2연결부(322)는 제2배선(220) 및 제2패드(312)과 동시에 접촉할 수 있다. 즉, 제2연결부(322)와 제2배선(220)의 접속지점 및 제2연결부(322)와 제2패드(312)의 접속지점은 서로 중첩될 수 있다. 이 때, 제2연결부(322)의 일부(321a)가 제2패드(312)와 접촉할 수 있도록 제12배선에는 제3홀(H3) 및 제4홀(H4)과 중첩하는 제2관통홀(TH2)이 포함될 수 있다.
제4홀(H4)은 제2관통홀(TH2) 보다 크게 형성되어 제2연결부(322)는 제2배선(220)의 측면뿐만 아니라 상부면의 일부와도 접촉할 수 있다.
제2연결부(322) 상에는 평탄화층(107)이 형성될 수 있으며, 평탄화층(107)은 제2연결부(322)와 대응되는 위치에 형성된 개구(OP)를 포함할 수 있다. 개구(OP)를 통해 제2연결부(322)는 외부로 노출될 수 있고, 제2연결부(322) 상에 드라이버 IC(D-IC)가 도전성 볼을 포함하는 접착물질에 의해 제2연결부(322) 상에 본딩될 수 있다.
도 7 및 도 8에 도시된 바와 같이, 기판(100)으로부터 제1연결부(321)까지의 높이 및 기판(100)으로부터 제2연결부(322)까지의 높이가 동일하게 형성되므로, 패드부(300)의 높이 차이로 인한 드라이버 IC(D-IC)의 본딩 불량을 방지할 수 있다.
도시되지는 않았으나, 본 발명의 또 다른 실시예에 따르면, 패드부(300)에 위치하는 제1연결부(321) 및 제2연결부(322) 상에는 도전성 보호층이 더 포함될 수 있다. 비제한적인 실시예로서, 도전성 보호층은, 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO)을 포함하는 그룹에서 선택된 투명 도전성 산화물을 포함할 수 있다. 도전성 보호층은 제1연결부(321) 및 제2연결부(322)의 부식을 방지할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
210: 제1팬아웃 배선(제1배선)
220: 제1팬아웃 배선(제2배선)
311: 제1패드
312: 제2패드
321: 제1연결부
322: 제2연결부
220: 제1팬아웃 배선(제2배선)
311: 제1패드
312: 제2패드
321: 제1연결부
322: 제2연결부
Claims (20)
- 복수의 화소들이 형성된 액티브영역 및 상기 액티브영역과 인접한 데드영역을 포함하는 기판;
상기 기판의 데드영역 상에 배치된 제1배선;
상기 제1배선과 중첩하는 제1패드;
상기 제1배선과 상기 제1패드를 전기적으로 연결하는 제1연결부;
상기 제1배선과 다른 층에 위치하며, 상기 제1배선과 인접한 제2배선;
상기 제2배선과 중첩하는 제2패드;
상기 제2배선과 상기 제2패드를 전기적으로 연결하는 제2연결부;
상기 제1배선과 상기 제1패드 사이에 위치하고 제1홀을 포함하는 제1절연층; 및
상기 제1패드와 상기 제1연결부 사이에 위치하고 제2홀을 갖는 제2절연층;을 포함하고,
상기 제1패드는 상기 제1패드의 양측 단부 사이에 위치하는 제1관통홀을 포함하고, 상기 제1연결부는 상기 제2홀을 통해 상기 제1패드와 접촉하고 상기 제1관통홀 및 상기 제1홀을 통해 상기 제1배선과 접촉하고,
상기 제1홀, 상기 제2홀, 및 상기 제1관통홀은 서로 중첩하며,
상기 제1홀, 상기 제2홀, 및 상기 제1관통홀의 중첩구조를 중심으로 일측에 위치하는 상기 제1배선과 상기 제1연결부 사이의 수직거리는, 상기 제1홀, 상기 제2홀, 및 상기 제1관통홀의 중첩구조를 중심으로 타측에 위치하는 상기 제1배선과 상기 제1연결부 사이의 수직거리와 동일한, 표시 장치 - 제1항에 있어서,
상기 제1패드와 상기 제2패드는 서로 다른 층에 위치하는, 표시 장치. - 제1항 또는 제2항에 있어서,
상기 제1연결부와 상기 제2연결부는 동일한 층에 위치하는, 표시 장치. - 제1항에 있어서,
상기 제1배선과 상기 제2패드는 동일한 층에 위치하고, 상기 제2배선과 상기 제1패드는 동일한 층에 위치하는, 표시 장치. - 제1항에 있어서,
상기 제1연결부는 상기 제1배선 및 상기 제1패드의 위에 배치되며, 상기 제2연결부는 상기 제2배선 및 상기 제2패드의 위에 배치되는, 표시 장치. - 제1항에 있어서,
상기 제1연결부의 일부는 상기 제1배선 및 상기 제1패드와 동시에 접촉하고,
상기 제2연결부의 일부는 상기 제2배선 및 상기 제2패드와 동시에 접촉하는, 표시 장치. - 삭제
- 삭제
- 삭제
- 제1항에 있어서,
상기 제2홀은 상기 제1관통홀 보다 큰, 표시 장치. - 복수의 화소들이 형성된 액티브영역 및 상기 액티브영역과 인접한 데드영역을 포함하는 기판;
상기 기판의 데드영역 상에 배치된 제1배선;
상기 제1배선과 중첩하는 제1패드;
상기 제1배선과 상기 제1패드를 전기적으로 연결하는 제1연결부;
상기 제1배선과 다른 층에 위치하며, 상기 제1배선과 인접한 제2배선;
상기 제2배선과 중첩하는 제2패드;
상기 제2배선과 상기 제2패드를 전기적으로 연결하는 제2연결부;
상기 제2패드와 상기 제2배선 사이에 개재되고 제3홀을 포함하는 제1절연층; 및
상기 제2배선과 상기 제2연결부 사이에 개재되고 제4홀을 포함하는 제2절연층;을 포함하고,
상기 제2배선은 제2관통홀을 포함하되, 상기 제2관통홀은 상기 제2패드의 양측 단부 사이에 위치하고, 상기 제2연결부는 상기 제4홀을 통해 상기 제2배선과 접촉하고 상기 제2관통홀 및 상기 제3홀을 통해 상기 제2패드와 접촉하며,
상기 제3홀, 상기 제4홀, 및 상기 제2관통홀은 서로 중첩하고,
상기 제3홀, 상기 제4홀, 및 상기 제2관통홀의 중첩구조를 중심으로 일측에 위치하는 상기 제2패드와 상기 제2연결부 사이의 수직거리는, 상기 제3홀, 상기 제4홀, 및 상기 제2관통홀의 중첩구조를 중심으로 타측에 위치하는 상기 제2패드와 상기 제2연결부 사이의 수직거리와 동일한, 표시 장치. - 삭제
- 제11항에 있어서,
상기 제4홀은 상기 제2관통홀 보다 큰, 표시 장치. - 제1항 또는 제11항에 있어서,
상기 액티브영역에 위치하며, 활성층, 게이트전극, 소스전극 및 드레인전극을 포함하는 박막트랜지스터; 및
상기 액티브영역에 위치하며, 제1전극 및 상기 제1전극 위에 위치하는 제2전극을 포함하는 스토리지 커패시터;를 더 포함하는, 표시 장치. - 제14항에 있어서,
상기 제1배선 및 상기 제2패드는, 상기 게이트전극 및 상기 제1전극과 동일층에 위치하는, 표시 장치. - 제14항에 있어서,
상기 제2배선 및 상기 제1패드는 상기 제2전극과 동일층에 위치하는, 표시 장치. - 제1항 또는 제11항에 있어서,
상기 제1배선 및 상기 제2배선은 상기 액티브영역을 지나는 신호선들과 연결되는, 표시 장치. - 제1항 또는 제11항에 있어서,
상기 제1패드 및 상기 제2패드는 상기 액티브영역으로부터 멀어지는 제1방향을 따라 배열된, 표시 장치. - 제18항에 있어서,
복수의 상기 제1패드들과 복수의 상기 제2패드들은 상기 제1방향을 따라 서로 교번적으로 배열된, 표시 장치. - 제1항 또는 제11항에 있어서,
복수의 상기 제1배선들과 복수의 상기 제2배선들은 서로 교번적으로 배열된, 표시 장치.
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