KR20210157926A - 표시 장치 - Google Patents

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KR20210157926A
KR20210157926A KR1020200075494A KR20200075494A KR20210157926A KR 20210157926 A KR20210157926 A KR 20210157926A KR 1020200075494 A KR1020200075494 A KR 1020200075494A KR 20200075494 A KR20200075494 A KR 20200075494A KR 20210157926 A KR20210157926 A KR 20210157926A
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disposed
insulating layer
wirings
layer
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엄태종
유춘기
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Abstract

본 발명은 팬 아웃 배선들에 의해 무기막에 가해지는 스트레스를 줄임으로써 무기막에 크랙이 발생하는 것을 방지할 수 있는 표시 장치에 관한 것이다. 일 실시예에 표시 장치는 기판 상에 배치되는 서브 화소들, 상기 기판 상에 배치되며 상기 서브 화소들에 연결되는 데이터 배선들, 상기 기판 상에 배치되며 상기 데이터 배선들에 데이터 전압들을 공급하는 표시 구동 회로, 및 상기 기판 상에 배치되며 상기 데이터 배선들과 상기 표시 구동 회로를 연결하는 팬 아웃 배선들을 구비한다. 상기 서브 화소들 각각은 상기 기판 상에 배치되며 실리콘 반도체를 포함하는 제1 액티브층과 상기 제1 액티브층 상에 배치되는 제1 게이트 전극을 포함하는 제1 트랜지스터, 및 상기 기판 상에 배치되며 산화물 반도체를 포함하는 제2 액티브층과 상기 제2 액티브층 상에 배치되는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함한다. 상기 팬 아웃 배선들은 일 방향에서 서로 교번하여 배치되는 제1 팬 아웃 배선들과 제2 팬 아웃 배선들을 포함한다. 상기 제1 팬 아웃 배선들은 상기 제1 게이트 전극과 동일한 층에 배치되고, 상기 제2 팬 아웃 배선들은 상기 제2 게이트 전극과 동일한 층에 배치된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 발광 표시 장치(Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다.
최근에는 고해상도의 표시 장치에 대한 요구가 증가함에 따라, 화상을 표시하는 화소들의 개수가 증가하고 있다. 화소들의 개수가 많아 짐에 따라, 화소들에 연결되는 데이터 배선들의 개수가 증가한다. 또한, 데이터 배선들에 데이터 전압들을 출력하기 위한 구동 집적 회로와 데이터 배선들을 연결하는 팬 아웃 배선들의 개수 역시 증가한다. 이 경우, 팬 아웃 배선들 간의 거리가 가깝기 때문에, 팬 아웃 배선들을 덮는 무기막에 가해지는 스트레스가 높아 무기막에 크랙이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 팬 아웃 배선들을 덮는 무기막에 가해지는 스트레스를 줄임으로써 무기막에 크랙이 발생하는 것을 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 표시 장치는 기판 상에 배치되는 서브 화소들, 상기 기판 상에 배치되며 상기 서브 화소들에 연결되는 데이터 배선들, 상기 기판 상에 배치되며 상기 데이터 배선들에 데이터 전압들을 공급하는 표시 구동 회로, 및 상기 기판 상에 배치되며 상기 데이터 배선들과 상기 표시 구동 회로를 연결하는 팬 아웃 배선들을 구비한다. 상기 서브 화소들 각각은 상기 기판 상에 배치되며 실리콘 반도체를 포함하는 제1 액티브층과 상기 제1 액티브층 상에 배치되는 제1 게이트 전극을 포함하는 제1 트랜지스터, 및 상기 기판 상에 배치되며 산화물 반도체를 포함하는 제2 액티브층과 상기 제2 액티브층 상에 배치되는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함한다. 상기 팬 아웃 배선들은 일 방향에서 서로 교번하여 배치되는 제1 팬 아웃 배선들과 제2 팬 아웃 배선들을 포함한다. 상기 제1 팬 아웃 배선들은 상기 제1 게이트 전극과 동일한 층에 배치되고, 상기 제2 팬 아웃 배선들은 상기 제2 게이트 전극과 동일한 층에 배치된다.
상기 과제를 해결하기 위한 또 다른 실시예에 표시 장치는 기판, 상기 기판 상에 배치되며, 실리콘 반도체를 포함하는 제1 액티브층, 상기 제1 액티브층 상에 배치되는 제1 절연막, 상기 제1 절연막 상에 배치되는 제1 게이트 전극과 제1 팬 아웃 배선들, 상기 제1 게이트 전극과 상기 제1 팬 아웃 배선들 상에 배치되는 제2 절연막, 상기 제2 절연막 상에 배치되며, 산화물 반도체를 포함하는 제2 액티브층, 상기 제2 액티브층 상에 배치되는 제3 절연막, 상기 제3 절연막 상에 배치되는 제2 게이트 전극과 제2 팬 아웃 배선들, 및 상기 제2 게이트 전극과 상기 제2 팬 아웃 배선들 상에 배치되는 제4 절연막을 구비한다.
상기 과제를 해결하기 위한 또 다른 실시예에 표시 장치는 기판, 상기 기판 상에 배치되며 실리콘 반도체를 포함하는 제1 액티브층, 상기 제1 액티브층 상에 배치되는 제1 절연막, 상기 제1 절연막 상에 배치되는 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치되는 제2 절연막의 제1 서브 절연막, 상기 제1 서브 절연막 상에 배치되는 제1 팬 아웃 배선들, 상기 제1 팬 아웃 배선들 상에 배치되는 제2 절연막의 제2 서브 절연막, 상기 제2 서브 절연막 상에 배치되며 산화물 반도체를 포함하는 제2 액티브층, 상기 제2 액티브층 상에 배치되는 제3 절연막, 및 상기 제3 절연막 상에 배치되는 제2 게이트 전극과 제2 팬 아웃 배선들, 및 상기 제2 게이트 전극과 상기 제2 팬 아웃 배선들 상에 배치되는 제4 절연막을 구비한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 서로 이웃하는 제1 팬 아웃 배선이 배치되는 층과 제2 팬 아웃 배선이 배치되는 층이 떨어져 있으므로, 제1 팬 아웃 배선들을 덮는 절연막과 제2 팬 아웃 배선들을 덮는 절연막에 가해지는 스트레스는 낮을 수 있다. 이로 인해, 제1 팬 아웃 배선들을 덮는 절연막과 제2 팬 아웃 배선들을 덮는 절연막에 크랙이 발생하는 것을 방지할 수 있다. 따라서, 제1 팬 아웃 배선들을 덮는 절연막과 제2 팬 아웃 배선들을 덮는 절연막의 크랙에 의해 제1 팬 아웃 배선들 또는 제2 팬 아웃 배선들이 산화되거나 부식되는 것을 방지할 수 있다.
실시예들에 따른 표시 장치에 의하면, 서로 이웃하는 제1 팬 아웃 배선과 제2 팬 아웃 배선이 중첩하는 경우, 제1 팬 아웃 배선들과 제2 팬 아웃 배선들이 배치되는 영역이 줄어들 수 있다. 그러므로, 팬 아웃 배선들이 배치되는 공간을 줄일 수 있으므로, 표시 패널에서 배선 설계의 자유도가 높아질 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 일 측면도이다.
도 3은 일 실시예에 따른 표시 장치를 보여주는 레이아웃 도이다.
도 4는 도 3의 서브 화소의 일 예를 보여주는 회로도이다.
도 5는 도 3의 팬 아웃 배선들의 일 예를 상세히 보여주는 레이아웃 도이다.
도 6은 도 3의 서브 화소의 일 예를 보여주는 단면도이다.
도 7은 도 5의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 8은 도 5의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 9는 도 5의 Ⅲ-Ⅲ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 10은 도 5의 Ⅳ-Ⅳ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 11은 도 5의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 12a 및 도 12b는 도 5의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도들이다.
도 13은 도 5의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 14a 및 도 14b는 도 5의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도들이다.
도 15는 도 3의 팬 아웃 배선들의 또 다른 예를 상세히 보여주는 레이아웃 도이다.
도 16은 도 15의 Ⅴ-Ⅴ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 17a 및 도 17b는 도 15의 Ⅴ-Ⅴ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 일 실시예에 따른 표시 장치를 보여주는 일 측면도이다.
도 1 및 도 2를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro light emitting diode(LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 메인 영역(MA)과 서브 영역(SBA)을 포함할 수 있다. 메인 영역(MA)은 서브 화소(SP)들이 형성되어 영상을 표시하는 영역을 가리키며, 서브 영역(SBA)은 표시 구동 회로(200)와 회로 보드(300)가 배치되는 영역을 가리킨다.
도 1에서는 서브 영역(SBA)이 펼쳐진 경우를 도시하였으며, 도 2에서는 서브 영역(SBA)이 구부러져 표시 패널(100)의 하면 상에 배치되는 경우를 도시하였다. 서브 영역(SBA)은 표시 패널(100)의 두께 방향(Z축 방향)에서 메인 영역(MA)과 중첩할 수 있다.
표시 구동 회로(200)는 표시 패널(100)의 서브 영역(SBA)에 배치될 수 있다. 표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100)의 서브 영역(SBA)의 구동 패드들에 부착될 수 있다. 이로 인해, 표시 구동 회로(200)는 구동 패드들에 전기적으로 연결될 수 있다. 또는, 표시 구동 회로(200)는 회로 보드(300) 상에 부착될 수 있다.
표시 구동 회로(200)는 회로 보드(300)로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받는다. 표시 구동 회로(200)는 타이밍 신호들에 따라 스캔 구동부의 동작 타이밍을 제어하기 위한 스캔 타이밍 신호와 발광 타이밍 신호를 생성할 수 있다. 또한, 표시 구동 회로(200)는 데이터 전압들의 공급 타이밍을 제어하기 위한 데이터 타이밍 신호를 생성할 수 있다.
회로 보드(300)는 표시 패널(100)의 서브 영역(SBA)에 배치될 수 있다. 회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 표시 패널(100)의 서브 영역(SBA)의 회로 패드들에 부착될 수 있다. 이로 인해, 회로 보드(300)는 회로 패드들에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
커버 윈도우(900)는 표시 패널(100)의 상면 상에 배치될 수 있다. 커버 윈도우(900)는 표시 패널(100)의 상면을 커버하도록 표시 패널(100)의 상부에 배치될 수 있다. 커버 윈도우(900)는 표시 패널(100)의 상면을 보호하는 역할을 할 수 있다. 커버 윈도우(900)는 투명 접착 부재를 이용하여 표시 패널(100)의 상면에 부착될 수 있다.
커버 윈도우(900)는 투명한 물질로 이루어지며, 유리나 플라스틱일 수 있다. 예를 들어, 커버 윈도우(900)가 유리인 경우, 두께가 0.1㎜ 이하의 초박막 유리(Ultra Thin Glass; UTG)일 수 있다. 또는, 커버 윈도우(900)가 플라스틱인 경우, 투명한 폴리이미드(polyimide) 필름일 수 있다.
도 3은 일 실시예에 따른 표시 장치를 보여주는 레이아웃 도이다.
도 3을 참조하면, 표시 패널(100)의 메인 영역(MA)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(100)의 서브 영역(SBA)은 벤딩 영역(BA)과 패드 영역(PDA)을 포함할 수 있다.
표시 영역(DA)에는 서브 화소(SP)들 뿐만 아니라, 서브 화소(SP)들에 연결되는 스캔 배선(SL)들, 발광 배선(EL)들, 및 데이터 배선(DL)들이 배치될 수 있다. 스캔 배선(SL)들은 스캔 기입 배선(GWL)들, 스캔 제어 배선(GCL)들, 및 스캔 초기화 배선(GIL)들을 포함할 수 있다. 스캔 기입 배선(GWL)들, 스캔 제어 배선(GCL)들, 및 스캔 초기화 배선(GIL)들과 발광 배선(EL)들은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 배치될 수 있다. 데이터 배선(DL)들은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 연장될 수 있다.
서브 화소(SP)들 각각은 스캔 기입 배선(GWL), 스캔 제어 배선(GCL), 스캔 초기화 배선(GIL), 및 데이터 배선(DL)에 연결될 수 있다. 서브 화소(SP)들 각각은 구동 트랜지스터, 복수의 스위치 소자들, 발광 소자, 및 커패시터를 포함할 수 있다. 복수의 스위치 소자들은 스캔 기입 배선(GWL), 스캔 제어 배선(GCL), 및 스캔 초기화 배선(GIL)에 의해 제어되고, 이로 인해 데이터 배선(DL)의 데이터 전압은 구동 트랜지스터의 게이트 전극에 인가될 수 있다. 구동 트랜지스터(DT)는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 발광 소자는 구동 트랜지스터의 구동 전류에 따라 발광할 수 있다. 발광 소자는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 또는, 발광 소자는 제1 전극, 무기 반도체, 및 제2 전극을 포함하는 무기 발광 다이오드일 수 있다. 커패시터는 구동 트랜지스터의 게이트 전극에 인가된 데이터 전압을 소정의 기간 동안 유지하는 역할을 할 수 있다. 서브 화소(SP)에 대한 설명은 도 5를 결부하여 후술한다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(100)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 배선(SL)들에 스캔 신호들을 인가하기 위한 스캔 구동부(400)와 데이터 배선(DL)들과 표시 구동 회로(200)를 연결하는 팬 아웃 배선(FL)들이 배치될 수 있다.
스캔 구동부(400)는 스캔 제어 배선(SCL)들을 통해 표시 구동 회로(200)에 연결될 수 있다. 스캔 구동부(400)는 스캔 제어 배선(SCL)들을 통해 표시 구동 회로(200)로부터 스캔 타이밍 신호와 발광 타이밍 신호를 입력 받을 수 있다.
스캔 구동부(400)는 스캔 신호 출력부(410)와 발광 신호 출력부(420)를 포함할 수 있다. 스캔 신호 출력부(410)는 스캔 타이밍 신호에 따라 스캔 기입 신호들을 생성하여 스캔 기입 배선(GWL)들에 순차적으로 출력할 수 있다. 스캔 신호 출력부(410)는 스캔 타이밍 신호에 따라 스캔 제어 신호들을 생성하여 스캔 제어 배선(GCL)들에 순차적으로 출력할 수 있다. 스캔 신호 출력부(410)는 스캔 타이밍 신호에 따라 스캔 초기화 신호들을 생성하여 스캔 초기화 배선(GIL)들에 순차적으로 출력할 수 있다. 발광 신호 출력부(420)는 발광 타이밍 신호에 따라 발광 신호들을 생성하여 발광 배선(EL)들에 순차적으로 출력할 수 있다.
도 3에서는 스캔 구동부(400)가 표시 영역(DA)의 일 측, 예를 들어 표시 영역(DA)의 좌측의 비표시 영역(NDA)에 형성된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 스캔 구동부(400)는 표시 영역(DA)의 양 측, 예를 들어, 표시 영역(DA)의 좌측과 우측의 비표시 영역(NDA)에 형성될 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(Y축 방향)으로 돌출될 수 있다. 서브 영역(SBA)의 제1 방향(X축 방향)의 길이는 메인 영역(MA)의 제1 방향(X축 방향)의 길이보다 작으며, 서브 영역(SBA)의 제2 방향(Y축 방향)의 길이는 메인 영역(MA)의 제2 방향(Y축 방향)의 길이보다 작을 수 있으나, 이에 한정되지 않는다.
서브 영역(SBA)은 구부러지는 벤딩 영역(BA)과 회로 패드(CPD)들과 표시 구동 회로(200)에 연결되는 구동 패드들이 배치되는 패드 영역(PDA)을 포함할 수 있다. 벤딩 영역(BA)은 메인 영역(MA)과 패드 영역(PDA) 사이에 배치될 수 있다. 벤딩 영역(BA)은 구부러질 수 있으며, 이로 인해 패드 영역(PDA)은 메인 영역(MA)의 하부에 배치될 수 있다.
팬 아웃 배선(FL)들은 벤딩 영역(BA)과 패드 영역(PDA)에 배치될 수 있다. 서브 영역(SBA)에서 제1 방향(X축 방향)으로 이웃하는 팬 아웃 배선(FL)들의 간격은 메인 영역(MA)의 비표시 영역(NDA)에서 제1 방향(X축 방향)으로 이웃하는 팬 아웃 배선(FL)들의 간격보다 작을 수 있다.
표시 구동 회로(200)와 회로 패드(CPD)들은 패드 영역(PDA)에 배치될 수 있다. 표시 구동 회로(200)는 회로 패드(CPD)들에 비해 벤딩 영역(BA)에 인접하게 배치될 수 있다.
회로 패드(CPD)들은 회로 패드 배선(CPL)들을 통해 표시 구동 회로(200)에 연결될 수 있다. 그러므로, 표시 구동 회로(200)는 회로 패드(CPD)들을 통해 회로 보드(300)에 전기적으로 연결될 수 있다.
또한, 표시 구동 회로(200)는 팬 아웃 배선(FL)들을 통해 데이터 배선(DL)들에 전기적으로 연결될 수 있다. 그러므로, 표시 구동 회로(200)는 데이터 타이밍 신호에 따라 디지털 비디오 데이터를 아날로그 데이터 전압들로 변환하여 팬 아웃 배선(FL)들을 통해 데이터 배선(DL)들에 출력할 수 있다.
도 4는 도 3의 서브 화소의 일 예를 보여주는 회로도이다.
도 4를 참조하면, 화소(PX)는 제k(k는 양의 정수) 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 및 제k 스캔 제어 배선(GCLk)에 접속될 수 있다. 또한, 화소(PX)는 제1 구동 전압이 공급되는 제1 구동 전압 배선(VDDL), 초기화 전압(Vini)이 공급되는 초기화 전압 배선(VIL), 및 제2 구동 전압이 공급되는 제2 구동 전압 배선(VSSL)에 접속될 수 있다.
화소(PX)는 구동 트랜지스터(transistor)(DT), 발광 소자(Light Emitting Element, LEL), 스위치 소자들, 및 커패시터(C1)를 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함한다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함할 수 있다. 구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 “구동 전류”라 칭함)를 제어한다.
발광 소자(LEL)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(LEL)의 발광량은 구동 전류(Ids)에 비례할 수 있다.
발광 소자(LEL)는 애노드 전극(AND), 캐소드 전극(CAT), 및 애노드 전극(AND)과 캐소드 전극(CAT) 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(LEL)는 애노드 전극(AND), 캐소드 전극(CAT), 및 애노드 전극(AND)과 캐소드 전극(CAT) 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(LEL)는 애노드 전극(AND), 캐소드 전극(CAT), 및 애노드 전극(AND)과 캐소드 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(LEL)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
발광 소자(LEL)의 애노드 전극(AND)은 제4 트랜지스터(ST4)의 제1 전극과 제6 트랜지스터(ST6)의 제2 전극에 접속되며, 캐소드 전극(CAT)은 제2 구동 전압 배선(VSSL)에 접속될 수 있다. 발광 소자(LEL)의 애노드 전극(AND)과 캐소드 전극(CAT) 사이에는 기생 용량(Cel)이 형성될 수 있다.
제1 트랜지스터(ST1)는 제k 스캔 초기화 배선(GILk)의 스캔 초기화 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극과 초기화 전압 배선(VIL)을 접속시킨다. 구동 트랜지스터(DT)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 제2 전극은 초기화 전압 배선(VIL)에 접속될 수 있다.
제2 트랜지스터(ST2)는 제k 스캔 기입 배선(GWLk)의 스캔 기입 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제1 전극과 제j 데이터 배선(Dj)을 접속시킨다. 제2 트랜지스터(ST2)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 제1 전극에 접속되며, 제2 전극은 데이터 배선(Dj)에 접속될 수 있다.
제3 트랜지스터(ST3)는 제k 스캔 제어 배선(GCLk)의 스캔 제어 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극과 제2 전극을 접속시킨다. 즉, 제3 트랜지스터(ST3)가 턴-온되는 경우, 구동 트랜지스터(DT)의 게이트 전극과 제2 전극이 접속되므로, 구동 트랜지스터(DT)는 다이오드(diode)로 구동한다. 제3 트랜지스터(ST3)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속될 수 있다.
제4 트랜지스터(ST4)는 제k 스캔 기입 배선(GWLk)의 스캔 기입 신호에 의해 턴-온되어 발광 소자(LEL)의 애노드 전극(AND)과 초기화 전압 배선(VIL)을 접속시킨다. 발광 소자(LEL)의 애노드 전극(AND)은 초기화 전압으로 방전될 수 있다. 제4 트랜지스터(ST4)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 접속되고, 제1 전극은 발광 소자(LEL)의 애노드 전극(AND)에 접속되며, 제2 전극은 초기화 전압 배선(VIL)에 접속된다.
제5 트랜지스터(ST5)는 제k 발광 배선(ELk)의 발광 제어 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제1 전극과 제1 구동 전압 배선(VDDL)을 접속시킨다. 제5 트랜지스터(ST5)의 게이트 전극은 제k 발광 배선(ELk)에 접속되고, 제1 전극은 제1 구동 전압 배선(VDDL)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 소스 전극에 접속된다.
제6 트랜지스터(ST6)는 구동 트랜지스터(DT)의 제2 전극과 발광 소자(LEL)의 애노드 전극 사이에 접속된다. 제6 트랜지스터(ST6)는 제k 발광 배선(ELk)의 발광 제어 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제2 전극과 발광 소자(LEL)의 애노드 전극을 접속한다. 제6 트랜지스터(ST6)의 게이트 전극은 제k 발광 배선(ELk)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되며, 제2 전극은 발광 소자(LEL)의 애노드 전극에 접속된다. 제5 트랜지스터(ST5)와 제6 트랜지스터(ST6)가 모두 턴-온되는 경우, 구동 전류(Ids)는 발광 소자(LEL)에 공급될 수 있다.
커패시터(C1)는 구동 트랜지스터(DT)의 제2 전극과 제1 구동 전압 배선(VDDL) 사이에 형성된다. 커패시터(C1)의 일 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되고, 타 전극은 제1 구동 전압 배선(VDDL)에 접속될 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층 폴리 실리콘(Poly Silicon) 및 아몰포스 실리콘과 같은 실리콘 반도체, 또는 산화물 반도체 중 어느 하나로 형성될 수도 있다. 예를 들어, P 타입 MOSFET으로 형성되는 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6) 각각의 액티브층은 실리콘 반도체로 형성되고, N 타입 MOSFET으로 형성되는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3) 각각의 액티브층은 산화물 반도체로 형성될 수 있다.
도 5는 도 3의 팬 아웃 배선들을 상세히 보여주는 레이아웃 도이다.
도 5에는 도 3의 A 영역의 팬 아웃 배선(FL)들이 도시되어 있다. 즉, 도 5에는 도 3의 서브 영역(SBA)의 벤딩 영역(BA)과 패드 영역(PDA)에 배치된 팬 아웃 배선(FL)들이 도시되어 있다.
도 5를 참조하면, 벤딩 영역(BA)에는 팬 아웃 배선(FL)들이 배치될 수 있다.
팬 아웃 배선(FL)들은 제1 팬 아웃 배선(FL1)들과 제2 팬 아웃 배선(FL2)들을 포함한다. 제1 팬 아웃 배선(FL1)들과 제2 팬 아웃 배선(FL2)들은 제1 방향(X축 방향)에서 교번하여 배치될 수 있다. 즉, 제1 팬 아웃 배선(FL1)들과 제2 팬 아웃 배선(FL2)들은 제1 방향(X축 방향)에서 제1 팬 아웃 배선(FL1), 제2 팬 아웃 배선(FL2), 제1 팬 아웃 배선(FL1), 및 제2 팬 아웃 배선(FL2)의 순서로 반복하여 배치될 수 있다.
패드 영역(PDA)에는 표시 구동 회로(200), 구동 패드 배선(DPL)들, 및 회로 패드 배선(CPL)들이 배치될 수 있다.
구동 패드 배선(DPL)들은 제1 구동 패드 배선(DPL1)들과 제2 구동 패드 배선(DPL2)들을 포함할 수 있다. 제1 구동 패드 배선(DPL1)들과 제2 구동 패드 배선(DPL2)들은 표시 구동 회로(200)의 하부에 배치되는 제1 구동 패드들에 연결될 수 있다. 예를 들어, 표시 구동 회로(200)의 제1 범프들은 이방성 도전 필름과 같은 도전성 접착 부재에 의해 제1 구동 패드들에 연결되므로, 제1 구동 패드 배선(DPL1)들과 제2 구동 패드 배선(DPL2)들은 표시 구동 회로(200)의 제1 범프들에 전기적으로 연결될 수 있다. 그러므로, 표시 구동 회로(200)는 제1 범프들을 통해 데이터 전압들을 출력할 수 있다.
제1 구동 패드 배선(DPL1)들과 제2 구동 패드 배선(DPL2)들은 제1 방향(X축 방향)에서 교번하여 배치될 수 있다. 즉, 제1 구동 패드 배선(DPL1)들과 제2 구동 패드 배선(DPL2)들은 제1 방향(X축 방향)에서 제1 구동 패드 배선(DPL1), 제2 구동 패드 배선(DPL2), 제1 구동 패드 배선(DPL1), 및 제2 구동 패드 배선(DPL2)의 순서로 반복하여 배치될 수 있다.
제1 구동 패드 배선(DPL1)들과 제2 구동 패드 배선(DPL2)들은 제1 팬 아웃 배선(FL1)들과 제2 팬 아웃 배선(FL2)들에 일대일로 연결될 수 있다. 제1 구동 패드 배선(DPL1)들 각각은 제1 팬 아웃 콘택홀(FCT1)을 통해 제1 팬 아웃 배선(FL1)에 연결될 수 있다. 제2 구동 패드 배선(DPL2)들 각각은 제2 팬 아웃 콘택홀(FCT2)을 통해 제2 팬 아웃 배선(FL2)에 연결될 수 있다.
회로 패드 배선(CPL)들은 표시 구동 회로(200)의 하부에 배치되는 제2 구동 패드들에 연결될 수 있다. 표시 구동 회로(200)의 제2 범프들은 이방성 도전 필름과 같은 도전성 접착 부재에 의해 제2 구동 패드들에 연결되므로, 회로 패드 배선(CPL)들은 표시 구동 회로(200)의 제2 범프들에 전기적으로 연결될 수 있다. 그러므로, 표시 구동 회로(200)는 제2 범프들을 통해 회로 보드의 디지털 비디오 데이터와 타이밍 신호들을 입력 받을 수 있다. 제1 범프들은 표시 구동 회로(200)의 상측에 배치되고, 제2 구동 패드들은 표시 구동 회로의 하측에 배치될 수 있다.
회로 패드 배선(CPL)들은 회로 패드(CPD)들에 연결될 수 있다. 회로 패드 배선(CPL)들은 회로 패드(CPD)들과 제2 구동 패드들에 일대일로 연결될 수 있다. 즉, 회로 패드 배선(CPL)들 각각은 회로 패드(CPD)와 제2 구동 패드에 연결될 수 있다.
제1 방향(X축 방향)에서 이웃하는 회로 패드 배선(CPL)들의 간격은 제1 방향(X축 방향)에서 이웃하는 제1 구동 패드 배선(DPL1)과 제2 구동 패드 배선(DPL2)의 간격 및 제1 방향(X축 방향)에서 이웃하는 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)의 간격보다 작을 수 있다. 제1 방향(X축 방향)에서 이웃하는 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)의 간격이 작기 때문에, 제1 팬 아웃 배선(FL1)들을 덮는 무기막과 제2 팬 아웃 배선(FL2)들을 덮는 무기막에 스트레스가 높을 수 있다. 특히, 제1 팬 아웃 배선(FL1)들과 제2 팬 아웃 배선(FL2)들이 벤딩 영역(BA)에 배치되므로, 벤딩 영역(BA)의 무기막들은 벤딩 스트레스가 추가로 가해질 수 있다. 그러므로, 제1 팬 아웃 배선(FL1)들을 덮는 무기막과 제2 팬 아웃 배선(FL2)들을 덮는 무기막에 가해지는 스트레스를 줄일 수 있는 방안이 필요하다. 이에 대하여는 도 7 및 도 8을 결부하여 후술한다.
도 6은 도 3의 서브 화소의 일 예를 보여주는 단면도이다.
도 6을 참조하면, 화상을 표시하는 서브 화소(SP)들 각각은 제1 박막 트랜지스터(TFT1), 제2 박막 트랜지스터(TFT2), 및 발광 소자(LEL)를 포함할 수 있다. 제1 박막 트랜지스터(TFT1)는 도 5의 제6 트랜지스터(ST6)일 수 있으며, 제2 박막 트랜지스터(TFT2)는 도 5의 제1 트랜지스터(ST1) 또는 제3 트랜지스터(ST3)일 수 있다. 즉, 도 6에서는 설명의 편의를 위해 도 5의 구동 트랜지스터(DT)와 제1 내지 제6 트랜지스터들(ST1~ST6)의 일부만을 예시하였다.
제1 기판(SUB1) 상에는 제1 버퍼막(BF1)이 배치되고, 제1 버퍼막(BF1) 상에는 제2 기판(SUB2)이 배치되며, 제2 기판(SUB2) 상에는 제2 버퍼막(BF2)이 배치될 수 있다.
제1 기판(SUB1)과 제2 기판(SUB2) 각각은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 제1 기판(SUB1)과 제2 기판(SUB2)은 폴리이미드(polyimide)를 포함할 수 있다. 제1 기판(SUB1)과 제2 기판(SUB2) 각각은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
제1 버퍼막(BF1)과 제2 버퍼막(BF2) 각각은 투습에 취약한 제1 기판(SUB1)과 제2 기판(SUB2)을 통해 침투하는 수분으로부터 박막 트랜지스터층(TFTL)의 박막 트랜지스터와 발광 소자층(EML)의 발광층(172)을 보호하기 위한 막이다. 제1 버퍼막(BF1)과 제2 버퍼막(BF2) 각각은 교번하여 적층된 복수의 무기막으로 이루어질 수 있다. 예를 들어, 제1 버퍼막(BF1)과 제2 버퍼막(BF2) 각각은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제2 버퍼막(BF2) 상에는 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)가 배치될 수 있다. 제1 박막 트랜지스터(TFT1)는 제1 액티브층(ACT1), 제1 게이트 전극(G1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다. 제2 박막 트랜지스터(TFT2)는 제2 액티브층(ACT2), 제2 게이트 전극(G2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함할 수 있다.
제2 버퍼막(BF2) 상에는 제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)이 배치될 수 있다. 제1 액티브층(ACT1)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘과 같은 실리콘 반도체를 포함할 수 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 실리콘 반도체에 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다. 제1 액티브층(ACT1)은 제3 방향(Z축 방향)에서 제1 게이트 전극(G1)과 중첩하며, 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제3 방향(Z축 방향)에서 제1 게이트 전극(G1)과 중첩하지 않을 수 있다.
제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1) 상에는 제1 게이트 절연막(130)이 배치될 수 있다. 제1 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 게이트 절연막(130) 상에는 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)이 배치될 수 있다. 제1 게이트 전극(G1)은 제3 방향(Z축 방향)에서 제1 액티브층(ACT1)과 중첩할 수 있다. 제1 커패시터 전극(CAE1)은 제3 방향(Z축 방향)에서 제2 커패시터 전극(CAE2)과 중첩할 수 있다. 제1 게이트 전극(G1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 층간 절연막(141) 상에는 제2 커패시터 전극(CAE2)이 배치될 수 있다. 제1 층간 절연막(141)이 소정의 유전율을 가지므로, 제1 커패시터 전극(CAE1), 제2 커패시터 전극(CAE2), 및 제1 커패시터 전극(CAE1)과 제2 커패시터 전극(CAE2) 사이에 배치된 제1 층간 절연막(141)에 의해 커패시터가 형성될 수 있다. 제2 커패시터 전극(CAE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커패시터 전극(CAE2) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(142)은 복수의 무기막을 포함할 수 있으며, 제2 층간 절연막(142)의 제3 방향(Z축 방향)의 두께는 제1 층간 절연막(141)의 제3 방향(Z축 방향)의 두께보다 클 수 있다.
제2 층간 절연막(142) 상에는 제2 박막 트랜지스터(TFT2)의 제2 액티브층(ACT2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)이 배치될 수 있다. 제2 액티브층(ACT2)은 산화물 반도체를 포함할 수 있다. 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다. 제2 액티브층(ACT2)은 제3 방향(Z축 방향)에서 제2 게이트 전극(G2)과 중첩하며, 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 제3 방향(Z축 방향)에서 제2 게이트 전극(G2)과 중첩하지 않을 수 있다.
제2 박막 트랜지스터(TFT2)의 제2 액티브층(ACT2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2) 상에는 제2 게이트 절연막(131)이 배치될 수 있다. 제2 게이트 절연막(131)은 제2 게이트 전극(G2)의 하부에 배치될 수 있다. 제2 게이트 절연막(131)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제2 게이트 절연막(131) 상에는 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2)이 배치될 수 있다. 제2 게이트 전극(G2)은 제3 방향(Z축 방향)에서 제2 액티브층(ACT2)과 중첩할 수 있다. 제2 게이트 전극(G2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트 전극(G2) 상에는 절연막(150)이 배치될 수 있다. 절연막(150)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 절연막(150)은 복수의 무기막을 포함할 수 있다.
절연막(150) 상에는 제1 애노드 연결 전극(ANDE1), 제1 연결 전극(BE1), 및 제2 연결 전극(BE2)이 배치될 수 있다. 제1 애노드 연결 전극(ANDE1)은 층간 절연막(140)과 절연막(150)을 관통하여 제1 박막 트랜지스터(TFT1)의 제1 드레인 전극(D1)을 노출하는 제1 애노드 콘택홀(ANCT1)을 통해 제1 드레인 전극(D)에 연결될 수 있다. 층간 절연막(140)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 포함할 수 있다. 제1 연결 전극(BE1)은 절연막(150)을 관통하여 제2 박막 트랜지스터(TFT2)의 제2 소스 전극(S2)을 노출하는 제1 연결 콘택홀(BCT1)을 통해 제2 소스 전극(S2)에 연결될 수 있다. 제2 연결 전극(BE2)은 절연막(150)을 관통하여 제2 박막 트랜지스터(TFT2)의 제2 드레인 전극(D2)을 노출하는 제2 연결 콘택홀(BCT2)을 통해 제2 드레인 전극(D2)에 연결될 수 있다. 제1 애노드 연결 전극(ANDE1), 제1 연결 전극(BE1), 및 제2 연결 전극(BE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 애노드 연결 전극(ANDE1), 제1 연결 전극(BE1), 및 제2 연결 전극(BE2) 상에는 평탄화를 위한 제1 유기막(160)이 배치될 수 있다. 제1 유기막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 유기막(160) 상에는 제2 애노드 연결 전극(ANDE2)이 배치될 수 있다. 제2 애노드 연결 전극(ANDE2)은 제1 유기막(160)을 관통하여 제1 애노드 연결 전극(ANDE1)을 노출하는 제2 애노드 콘택홀(ANCT2)을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다. 제2 애노드 연결 전극(ANDE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 애노드 연결 전극(ANDE2) 상에는 제2 유기막(180)이 배치될 수 있다. 제2 유기막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
도 6에서는 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)가 게이트 전극이 액티브층의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)는 게이트 전극이 액티브층의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극이 액티브층의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
제2 유기막(180) 상에는 발광 소자(LEL)들과 뱅크(190)가 배치될 수 있다. 발광 소자(LEL)들 각각은 제1 발광 전극(171), 발광층(172), 및 제2 발광 전극(173)을 포함한다.
제1 발광 전극(171)은 제2 유기막(180) 상에 형성될 수 있다. 제1 발광 전극(171)은 제2 유기막(180)을 관통하여 제2 애노드 연결 전극(ANDE2)을 노출하는 제3 애노드 콘택홀(ANCT3)을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다.
발광층(172)을 기준으로 제2 발광 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 발광 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(190)는 발광 영역(EA)을 정의하는 역할을 하기 위해 제2 유기막(180) 상에서 제1 발광 전극(171)을 구획하도록 형성될 수 있다. 뱅크(190)는 제1 발광 전극(171)의 가장자리를 덮도록 형성될 수 있다. 뱅크(190)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
발광 영역(EA)은 제1 발광 전극(171), 발광층(172), 및 제2 발광 전극(173)이 순차적으로 적층되어 제1 발광 전극(171)으로부터의 정공과 제2 발광 전극(173)으로부터의 전자가 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다.
제1 발광 전극(171)과 뱅크(190) 상에는 발광층(172)이 형성된다. 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함한다.
제2 발광 전극(173)은 발광층(172) 상에 형성된다. 제2 발광 전극(173)은 발광층(172)을 덮도록 형성될 수 있다. 제2 발광 전극(173)은 모든 발광 영역(EA)에 공통적으로 형성되는 공통층일 수 있다. 제2 발광 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 발광 전극(173)은 광을 투과시킬 수 있는 ITO(Induim Tin Oxide) 및 IZO(Induim Zinc Oxide)와 같은 투명한 도전성 산화물(TCO, Transparent Conductive Oxide), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 발광 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
제2 발광 전극(173) 상에는 봉지층(TFE)이 배치될 수 있다. 봉지층(TFE)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함한다. 또한, 봉지층(TFE)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함한다. 예를 들어, 봉지층(TFE)은 제1 무기막(TFE1), 유기막(TFE2), 및 제2 무기막(TFE3)을 포함한다.
제1 무기막(TFE1)은 제2 발광 전극(173) 상에 배치되고, 유기막(TFE2)은 제1 무기막(TFE1) 상에 배치되며, 제2 무기막(TFE3)은 유기막(TFE2) 상에 배치될 수 있다. 제1 무기막(TFE1)과 제2 무기막(TFE3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 유기막(TFE2)은 모노머(monomer, 단량체)일 수 있다.
한편, 도 6에서 제1 게이트 절연막(130)은 제1 절연막이고, 층간 절연막(140)은 제2 절연막이며, 제2 게이트 절연막(131)은 제3 절연막이고, 절연막(150)은 제4 절연막일 수 있다. 또한, 층간 절연막(140)의 제1 층간 절연막(141)은 제1 서브 절연막이고, 제2 층간 절연막(142)은 제2 서브 절연막일 수 있다.
도 7은 도 5의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 7을 참조하면, 제1 팬 아웃 배선(FL1)들은 제1 게이트 절연막(130) 상에 배치되고, 제2 팬 아웃 배선(FL2)들은 제1 층간 절연막(141) 상에 배치될 수 있다. 제1 팬 아웃 배선(FL1)들은 제1 게이트 전극(G1) 및 제1 커패시터 전극(CAE1)과 동일한 층에 동일한 물질로 형성될 수 있다. 제2 팬 아웃 배선(FL2)들은 제2 커패시터 전극(CAE2)과 동일한 층에 동일한 물질로 형성될 수 있다.
이 경우, 제1 팬 아웃 배선(FL1)들을 덮는 제1 층간 절연막(141)과 제2 팬 아웃 배선(FL2)들을 덮는 제2 층간 절연막(142)이 서로 접하기 때문에, 제1 층간 절연막(141)과 제2 층간 절연막(142)에 가해지는 스트레스는 높을 수 있다. 그러므로, 제1 층간 절연막(141)과 제2 층간 절연막(142) 중 적어도 어느 하나에 크랙이 발생할 수 있으며, 이로 인해 제1 팬 아웃 배선(FL1)들 또는 제2 팬 아웃 배선(FL2)들이 산화되거나 부식될 수 있다. 이에 따라, 제1 팬 아웃 배선(FL1)들과 제2 팬 아웃 배선(FL2)들의 산화 또는 부식에 의해 데이터 배선(DL)들과 표시 구동 회로(200) 사이의 전기적 연결이 끊어질 수 있다.
도 8은 도 5의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 8을 참조하면, 제1 팬 아웃 배선(FL1)들은 제1 게이트 절연막(130) 상에 배치되고, 제2 팬 아웃 배선(FL2)들은 제2 게이트 절연막(150) 상에 배치될 수 있다. 제1 팬 아웃 배선(FL1)들은 제1 게이트 전극(G1) 및 제1 커패시터 전극(CAE1)과 동일한 층에 동일한 물질로 형성될 수 있다. 제2 팬 아웃 배선(FL2)들은 제2 커패시터 전극(CAE2)과 동일한 층에 동일한 물질로 형성될 수 있다.
이 경우, 제1 팬 아웃 배선(FL1)들을 덮는 제1 층간 절연막(141)과 제2 팬 아웃 배선(FL2)들을 덮는 절연막(150)은 서로 접하지 않는다. 제1 층간 절연막(141)과 절연막(150) 사이에는 제2 층간 절연막(142)과 제2 게이트 절연막(131)이 개재된다. 그러므로, 제1 층간 절연막(141)과 절연막(150)에 가해지는 스트레스는 낮을 수 있다.
제1 팬 아웃 배선(FL1)들과 제2 팬 아웃 배선(FL2)들은 제3 방향(Z축 방향)에서 중첩하지 않을 수 있다. 제1 방향(X축 방향)에서 서로 이웃하는 제1 팬 아웃 배선(FL1)들 사이에는 제2 팬 아웃 배선(FL2)이 배치될 수 있다.
도 8과 같이, 제1 팬 아웃 배선(FL1)들이 배치되는 층과 제2 팬 아웃 배선(FL2)들이 배치되는 층이 떨어져 있으므로, 제1 팬 아웃 배선(FL1)들을 덮는 제1 층간 절연막(141)과 제2 팬 아웃 배선(FL2)들을 덮는 절연막(150)에 가해지는 스트레스는 낮을 수 있다. 이로 인해, 제1 층간 절연막(141)과 절연막(150)에 크랙이 발생하는 것을 방지할 수 있다. 따라서, 제1 층간 절연막(141)과 절연막(150)의 크랙에 의해 제1 팬 아웃 배선(FL1)들 또는 제2 팬 아웃 배선(FL2)들이 산화되거나 부식되는 것을 방지할 수 있다.
도 9는 도 5의 Ⅲ-Ⅲ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 10은 도 5의 Ⅳ-Ⅳ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 9 및 도 10을 참조하면, 제1 구동 패드 배선(DPL1)과 제2 구동 패드 배선(DPL2)은 절연막(150) 상에 배치될 수 있다. 제1 구동 패드 배선(DPL1)과 제2 구동 패드 배선(DPL2)은 제1 애노드 연결 전극(ANDE1), 제1 연결 전극(BE1), 및 제2 연결 전극(BE2)과 동일한 층에 동일한 물질로 형성될 수 있다.
제1 구동 패드 배선(DPL1)은 층간 절연막(140)과 절연막(150)을 관통하는 제1 팬 아웃 콘택홀(FCT1)을 통해 제1 팬 아웃 배선(FL1)에 연결될 수 있다. 제2 구동 패드 배선(DPL2)은 절연막(150)을 관통하는 제2 팬 아웃 콘택홀(FCT2)을 통해 제2 팬 아웃 배선(FL2)에 연결될 수 있다.
제1 구동 패드(DPD)들은 제1 유기막(160) 상에 배치될 수 있다. 제1 구동 패드(DPD)들은 제2 애노드 연결 전극(ANDE2)과 동일한 층에 동일한 물질로 형성될 수 있다. 제1 구동 패드(DPD)들 중 어느 한 제1 구동 패드(DPD)는 제1 유기막(160)을 관통하는 제1 패드 콘택홀(PCT1)을 통해 제1 구동 패드 배선(DPL1)에 연결될 수 있다. 제1 구동 패드(DPD)들 중 또 다른 제1 구동 패드(DPD)는 제1 유기막(160)을 관통하는 제2 패드 콘택홀(PCT2)을 통해 제2 구동 패드 배선(DPL2)에 연결될 수 있다.
제1 구동 패드(DPD)들 상에는 표시 구동 회로(200)의 범프(210)들이 배치될 수 있다. 제1 구동 패드(DPD)들과 범프(210)들 사이에는 도전성 접착 부재(600)가 배치될 수 있다. 도전성 접착 부재(600)는 이방성 도전 필름(anisotropic conductive film)일 수 있다. 이로 인해, 표시 구동 회로(200)의 범프(210)들은 제1 구동 패드(DPD)들과 일대일로 전기적으로 연결될 수 있다.
한편, 표시 구동 회로(200)의 제2 구동 패드들과 회로 패드 배선(CPL)들은 도 9 및 도 10을 결부하여 설명한 표시 구동 회로(200)의 제1 구동 패드(DPD)들, 제1 구동 패드 배선(DPL1)들, 및 제2 구동 패드 배선(DPL2)들과 실질적으로 동일하게 연결될 수 있으므로, 이들에 대한 설명은 생략한다.
도 11은 도 5의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 11의 실시예는 제1 팬 아웃 배선(FL1)들 각각이 제1 금속층(L11)과 제2 금속층(L12)을 포함하며, 제2 팬 아웃 배선(FL2)들 각각이 제1 금속층(L21)과 제2 금속층(L21)을 포함하는 것에서 도 8의 실시예와 차이가 있다. 도 11에서는 도 8의 실시예와 차이점 위주로 설명한다.
도 11을 참조하면, 제1 팬 아웃 배선(FL1)들 각각은 제1 금속층(L11)과 제1 금속층(L11) 상에 배치되는 제2 금속층(L12)을 포함한다. 제1 팬 아웃 배선(FL1)들 각각의 제1 금속층(L11)의 제3 방향(Z축 방향)의 두께는 제2 금속층(L12)의 제3 방향(Z축 방향)의 두께보다 작을 수 있다. 제1 팬 아웃 배선(FL1)들 각각의 제1 금속층(L11)은 티타늄(Ti)이고, 제2 금속층(L12)은 몰리브덴(Mo)일 수 있으나, 이에 한정되지 않는다. 제1 팬 아웃 배선(FL1)들 각각의 제1 금속층(L11)은 제2 금속층(L12)에 비해 내부식성이 높을 수 있다.
제2 팬 아웃 배선(FL2)들 각각은 제1 금속층(L21)과 제1 금속층(L21) 상에 배치되는 제2 금속층(L22)을 포함한다. 제2 팬 아웃 배선(FL2)들 각각의 제1 금속층(L21)의 제3 방향(Z축 방향)의 두께는 제2 금속층(L22)의 제3 방향(Z축 방향)의 두께보다 작을 수 있다. 제2 팬 아웃 배선(FL2)들 각각의 제1 금속층(L21)은 티타늄(Ti)이고, 제2 금속층(L22)은 몰리브덴(Mo)일 수 있으나, 이에 한정되지 않는다. 제2 팬 아웃 배선(FL2)들 각각의 제2 금속층(L22)은 제1 금속층(L21)에 비해 내부식성이 높을 수 있다.
도 11과 같이, 제1 팬 아웃 배선(FL1)들과 제2 팬 아웃 배선(FL2)들 각각이 내부식성이 높은 제1 금속층(L11/L21)을 포함한다. 이로 인해, 제1 팬 아웃 배선(FL1)들과 제2 팬 아웃 배선(FL2)들 각각의 제2 금속층(L12/L22)의 산화 또는 부식되더라도, 제1 금속층(L11/L21)은 산화 또는 부식되지 않을 수 있다. 이로 인해, 제1 팬 아웃 배선(FL1)의 제2 금속층(L12) 또는 제2 팬 아웃 배선(FL2)의 제2 금속층(L22)의 산화 또는 부식에 의해 데이터 배선(DL)과 표시 구동 회로(200) 사이의 전기적 연결이 끊어지는 것을 방지할 수 있다.
도 12a 및 도 12b는 도 5의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도들이다.
도 12a 및 도 12b의 실시예는 제1 팬 아웃 배선(FL1)들과 제2 팬 아웃 배선(FL2)들이 제3 방향(Z축 방향)에서 중첩하는 것에서 도 8의 실시예와 차이가 있다. 도 12a 및 도 12b에서는 도 8의 실시예와 차이점 위주로 설명한다.
도 12a 및 도 12b를 참조하면, 제1 팬 아웃 배선(FL1)은 제3 방향(Z축 방향)에서 적어도 하나의 제2 팬 아웃 배선(FL2)과 중첩할 수 있다. 제2 팬 아웃 배선(FL2)은 제3 방향(Z축 방향)에서 적어도 하나의 제1 팬 아웃 배선(FL1)과 중첩할 수 있다.
도 12a와 같이, 제3 방향(Z축 방향)에서 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL1)는 제1 팬 아웃 배선(FL1)의 제1 방향(X축 방향)의 길이(L1)의 1/2보다 작을 수 있다. 또한, 제3 방향(Z축 방향)에서 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL1)는 제2 팬 아웃 배선(FL2)의 제1 방향(X축 방향)의 길이(L2)의 1/2보다 작을 수 있다. 이 경우, 제1 팬 아웃 배선(FL1)은 제3 방향(Z축 방향)에서 두 개의 제2 팬 아웃 배선(FL2)과 중첩할 수 있다. 또한, 제2 팬 아웃 배선(FL2)은 제3 방향(Z축 방향)에서 두 개의 제1 팬 아웃 배선(FL1)과 중첩할 수 있다.
또는, 도 12b와 같이, 제3 방향(Z축 방향)에서 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL2)는 제1 팬 아웃 배선(FL1)의 제1 방향(X축 방향)의 길이(L1)의 1/2보다 클 수 있다. 또한, 제3 방향(Z축 방향)에서 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL2)는 제2 팬 아웃 배선(FL2)의 제1 방향(X축 방향)의 길이(L2)의 1/2보다 클 수 있다. 이 경우, 제1 팬 아웃 배선(FL1)은 제3 방향(Z축 방향)에서 하나의 제2 팬 아웃 배선(FL2)과 중첩할 수 있다. 또한, 제2 팬 아웃 배선(FL2)은 제3 방향(Z축 방향)에서 하나의 제1 팬 아웃 배선(FL1)과 중첩할 수 있다.
도 12a 및 도 12b와 같이, 제1 팬 아웃 배선(FL1)들과 제2 팬 아웃 배선(FL2)들이 제3 방향(Z축 방향)에서 중첩하는 경우, 제1 팬 아웃 배선(FL1)들과 제2 팬 아웃 배선(FL2)들이 배치되는 영역의 제1 방향(X축 방향)의 길이가 줄어들 수 있다. 그러므로, 서브 영역(SBA)과 메인 영역(MA)의 비표시 영역(NDA)에서 팬 아웃 배선(FL)들이 배치되는 공간을 줄일 수 있으므로, 표시 패널(100)에서 배선 설계의 자유도가 높아질 수 있다.
도 13은 도 5의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 13의 실시예는 제1 팬 아웃 배선(FL1)들이 제1 층간 절연막(141) 상에 배치되는 것에서 도 8의 실시예와 차이가 있다. 도 13에서는 도 8의 실시예와 차이점 위주로 설명한다.
도 13을 참조하면, 제1 팬 아웃 배선(FL1)들은 제2 커패시터 전극(CAE2)과 동일한 층에 동일한 물질로 형성될 수 있다. 이 경우, 제1 팬 아웃 배선(FL1)들을 덮는 제2 층간 절연막(142)과 제2 팬 아웃 배선(FL2)들을 덮는 절연막(150) 사이에는 제2 게이트 절연막(131)이 부분적으로 개재된다. 그러므로, 제2 층간 절연막(142)과 절연막(150)에 가해지는 스트레스는 낮을 수 있다.
도 13과 같이, 제1 팬 아웃 배선(FL1)들이 배치되는 층과 제2 팬 아웃 배선(FL2)들이 배치되는 층 사이에 부분적으로 절연막이 배치되므로, 제1 팬 아웃 배선(FL1)들을 덮는 제2 층간 절연막(142)과 제2 팬 아웃 배선(FL2)들을 덮는 절연막(150)에 가해지는 스트레스는 낮을 수 있다. 이로 인해, 제2 층간 절연막(142)과 절연막(150)에 크랙이 발생하는 것을 방지할 수 있다. 따라서, 제2 층간 절연막(142)과 절연막(150)의 크랙에 의해 제1 팬 아웃 배선(FL1)들 또는 제2 팬 아웃 배선(FL2)들이 산화되거나 부식되는 것을 방지할 수 있다.
도 14a 및 도 14b는 도 5의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 14a 및 도 14b의 실시예는 제1 팬 아웃 배선(FL1)들과 제2 팬 아웃 배선(FL2)들이 제3 방향(Z축 방향)에서 중첩하는 것에서 도 13의 실시예와 차이가 있다. 도 14a 및 도 14b에서는 도 13의 실시예와 차이점 위주로 설명한다.
도 14a 및 도 14b를 참조하면, 제1 팬 아웃 배선(FL1)은 제3 방향(Z축 방향)에서 적어도 하나의 제2 팬 아웃 배선(FL2)과 중첩할 수 있다. 제2 팬 아웃 배선(FL2)은 제3 방향(Z축 방향)에서 적어도 하나의 제1 팬 아웃 배선(FL1)과 중첩할 수 있다.
도 14a와 같이, 제3 방향(Z축 방향)에서 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL1)는 제1 팬 아웃 배선(FL1)의 제1 방향(X축 방향)의 길이(L1)의 1/2보다 작을 수 있다. 또한, 제3 방향(Z축 방향)에서 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL1)는 제2 팬 아웃 배선(FL2)의 제1 방향(X축 방향)의 길이(L2)의 1/2보다 작을 수 있다. 이 경우, 제1 팬 아웃 배선(FL1)은 제3 방향(Z축 방향)에서 두 개의 제2 팬 아웃 배선(FL2)과 중첩할 수 있다. 또한, 제2 팬 아웃 배선(FL2)은 제3 방향(Z축 방향)에서 두 개의 제1 팬 아웃 배선(FL1)과 중첩할 수 있다.
또는, 도 14b와 같이, 제3 방향(Z축 방향)에서 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL2)는 제1 팬 아웃 배선(FL1)의 제1 방향(X축 방향)의 길이(L1)의 1/2보다 클 수 있다. 또한, 제3 방향(Z축 방향)에서 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL2)는 제2 팬 아웃 배선(FL2)의 제1 방향(X축 방향)의 길이(L2)의 1/2보다 클 수 있다. 이 경우, 제1 팬 아웃 배선(FL1)은 제3 방향(Z축 방향)에서 하나의 제2 팬 아웃 배선(FL2)과 중첩할 수 있다. 또한, 제2 팬 아웃 배선(FL2)은 제3 방향(Z축 방향)에서 하나의 제1 팬 아웃 배선(FL1)과 중첩할 수 있다.
도 14a 및 도 14b와 같이, 제1 팬 아웃 배선(FL1)들과 제2 팬 아웃 배선(FL2)들이 제3 방향(Z축 방향)에서 중첩하는 경우, 제1 팬 아웃 배선(FL1)들과 제2 팬 아웃 배선(FL2)들이 배치되는 영역의 제1 방향(X축 방향)의 길이가 줄어들 수 있다. 그러므로, 서브 영역(SBA)과 메인 영역(MA)의 비표시 영역(NDA)에서 팬 아웃 배선(FL)들이 배치되는 공간을 줄일 수 있으므로, 표시 패널(100)에서 배선 설계의 자유도가 높아질 수 있다.
도 15는 도 3의 팬 아웃 배선들의 또 다른 예를 상세히 보여주는 레이아웃 도이다.
도 15의 실시예는 팬 아웃 배선(FL)들이 제3 팬 아웃 배선(FL3)들을 추가로 포함하는 것에서 도 5의 실시예와 차이가 있다. 도 15에서는 도 5의 실시예와 차이점 위주로 설명한다.
도 15를 참조하면, 제1 팬 아웃 배선(FL1)들, 제2 팬 아웃 배선(FL2)들, 및 제3 팬 아웃 배선(FL3)들은 제1 방향(X축 방향)에서 제1 팬 아웃 배선(FL1), 제2 팬 아웃 배선(FL2), 제3 팬 아웃 배선(FL3), 및 제2 팬 아웃 배선(FL2)의 순서로 반복하여 배치될 수 있다.
구동 패드 배선(DPL)들은 제3 구동 패드 배선(DPL3)들을 추가로 포함할 수 있다. 제1 구동 패드 배선(DPL1)들, 제2 구동 패드 배선(DPL2)들, 및 제3 구동 패드 배선(DPL3)들은 제1 방향(X축 방향)에서 제1 구동 패드 배선(DPL1), 제2 구동 패드 배선(DPL2), 제3 구동 패드 배선(DPL3), 및 제2 구동 패드 배선(DPL2)의 순서로 반복하여 배치될 수 있다.
제3 구동 패드 배선(DPL3)들은 제3 팬 아웃 배선(FL3)들에 일대일로 연결될 수 있다. 제3 구동 패드 배선(DPL3)들 각각은 제3 팬 아웃 콘택홀(FCT3)을 통해 제3 팬 아웃 배선(FL3)에 연결될 수 있다.
제3 구동 패드 배선(DPL3)들은 표시 구동 회로(200)의 하부에 배치되는 제1 구동 패드들에 연결될 수 있다. 예를 들어, 표시 구동 회로(200)의 제1 범프들은 이방성 도전 필름과 같은 도전성 접착 부재에 의해 제1 구동 패드들에 연결되므로, 제3 구동 패드 배선(DPL3)들은 표시 구동 회로(200)의 제1 범프들에 전기적으로 연결될 수 있다.
도 16은 도 15의 Ⅴ-Ⅴ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 16의 실시예는 제3 팬 아웃 배선(FL3)이 제1 층간 절연막(141) 상에 배치되는 것에서 도 8의 실시예와 차이가 있다. 도 16에서는 도 8의 실시예와 차이점 위주로 설명한다.
도 16을 참조하면, 제3 팬 아웃 배선(FL3)들은 제2 커패시터 전극(CAE2)과 동일한 층에 동일한 물질로 형성될 수 있다. 이 경우, 제3 팬 아웃 배선(FL3)들을 덮는 제2 층간 절연막(142)과 제2 팬 아웃 배선(FL2)들을 덮는 절연막(150) 사이에는 제2 게이트 절연막(131)이 부분적으로 개재된다. 또한, 제1 게이트 절연막(130) 상에 배치되는 제1 팬 아웃 배선(FL1)과 제1 층간 절연막(141) 상에 배치되는 제3 팬 아웃 배선(FL3)의 간격이 커질 수 있다. 그러므로, 제1 층간 절연막(141), 제2 층간 절연막(142), 및 절연막(150)에 가해지는 스트레스는 낮을 수 있다.
도 16과 같이, 제2 팬 아웃 배선(FL2)들이 배치되는 층과 제3 팬 아웃 배선(FL3)들이 배치되는 층 사이에 부분적으로 절연막이 배치되며, 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2) 간의 간격이 커지는 경우, 제1 팬 아웃 배선(FL1)들을 덮는 제1 층간 절연막(141)과 제2 팬 아웃 배선(FL2)들을 덮는 절연막(150), 및 제3 팬 아웃 배선(FL3)들을 덮는 제2 층간 절연막(142)에 가해지는 스트레스는 낮을 수 있다. 이로 인해, 제1 층간 절연막(141), 제2 층간 절연막(142), 및 절연막(150)에 크랙이 발생하는 것을 방지할 수 있다. 따라서, 제1 층간 절연막(141), 제2 층간 절연막(142), 및 절연막(150)의 크랙에 의해 제1 팬 아웃 배선(FL1)들, 제2 팬 아웃 배선(FL2)들, 또는 제3 팬 아웃 배선(FL3)들이 산화되거나 부식되는 것을 방지할 수 있다.
도 17a 및 도 17b는 도 15의 Ⅴ-Ⅴ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 17a 및 도 17b의 실시예는 제1 팬 아웃 배선(FL1)들과 제2 팬 아웃 배선(FL2)들이 제3 방향(Z축 방향)에서 중첩하고, 제2 팬 아웃 배선(FL2)들과 제3 팬 아웃 배선(FL3)들이 제3 방향(Z축 방향)에서 중첩하는 것에서 도 16의 실시예와 차이가 있다. 도 17a 및 도 17b에서는 도 16의 실시예와 차이점 위주로 설명한다.
도 17a 및 도 17b를 참조하면, 제1 팬 아웃 배선(FL1)은 제3 방향(Z축 방향)에서 적어도 하나의 제2 팬 아웃 배선(FL2)과 중첩할 수 있다. 제3 팬 아웃 배선(FL3)은 제3 방향(Z축 방향)에서 적어도 하나의 제2 팬 아웃 배선(FL2)과 중첩할 수 있다. 제2 팬 아웃 배선(FL2)은 제3 방향(Z축 방향)에서 적어도 하나의 제1 팬 아웃 배선(FL1)과 중첩할 수 있다. 또는, 제2 팬 아웃 배선(FL2)은 제3 방향(Z축 방향)에서 적어도 하나의 제3 팬 아웃 배선(FL3)과 중첩할 수 있다.
도 17a와 같이, 제3 방향(Z축 방향)에서 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL11)는 제1 팬 아웃 배선(FL1)의 제1 방향(X축 방향)의 길이(L1)의 1/2보다 작을 수 있다. 또한, 제3 방향(Z축 방향)에서 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL11)는 제2 팬 아웃 배선(FL2)의 제1 방향(X축 방향)의 길이(L2)의 1/2보다 작을 수 있다.
또한, 제3 방향(Z축 방향)에서 제3 팬 아웃 배선(FL3)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL12)는 제3 팬 아웃 배선(FL3)의 제1 방향(X축 방향)의 길이(L1)의 1/2보다 작을 수 있다. 또한, 제3 방향(Z축 방향)에서 제3 팬 아웃 배선(FL3)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL12)는 제2 팬 아웃 배선(FL2)의 제1 방향(X축 방향)의 길이(L2)의 1/2보다 작을 수 있다.
이 경우, 제2 팬 아웃 배선(FL2)은 제3 방향(Z축 방향)에서 제1 팬 아웃 배선(FL1) 및 제3 팬 아웃 배선(FL3)과 중첩할 수 있다. 제3 방향(Z축 방향)에서 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL1)와 제3 방향(Z축 방향)에서 제2 팬 아웃 배선(FL2)과 제3 팬 아웃 배선(FL3)이 중첩하는 제1 방향(X축 방향)의 길이(LL12)는 실질적으로 동일할 수 있으나, 이에 한정되지 않으며, 상이할 수 있다.
또는, 도 17b와 같이, 제3 방향(Z축 방향)에서 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL21)는 제1 팬 아웃 배선(FL1)의 제1 방향(X축 방향)의 길이(L1)의 1/2보다 클 수 있다. 또한, 제3 방향(Z축 방향)에서 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL21)는 제2 팬 아웃 배선(FL2)의 제1 방향(X축 방향)의 길이(L2)의 1/2보다 클 수 있다.
또한, 제3 방향(Z축 방향)에서 제3 팬 아웃 배선(FL3)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL22)는 제3 팬 아웃 배선(FL3)의 제1 방향(X축 방향)의 길이(L1)의 1/2보다 클 수 있다. 또한, 제3 방향(Z축 방향)에서 제3 팬 아웃 배선(FL3)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL22)는 제2 팬 아웃 배선(FL2)의 제1 방향(X축 방향)의 길이(L2)의 1/2보다 클 수 있다.
이 경우, 제2 팬 아웃 배선(FL2)은 제3 방향(Z축 방향)에서 하나의 제1 팬 아웃 배선(FL1) 또는 하나의 제3 팬 아웃 배선(FL3)과 중첩할 수 있다. 제3 방향(Z축 방향)에서 제1 팬 아웃 배선(FL1)과 제2 팬 아웃 배선(FL2)이 중첩하는 제1 방향(X축 방향)의 길이(LL21)와 제3 방향(Z축 방향)에서 제2 팬 아웃 배선(FL2)과 제3 팬 아웃 배선(FL3)이 중첩하는 제1 방향(X축 방향)의 길이(LL22)는 실질적으로 동일할 수 있으나, 이에 한정되지 않으며, 상이할 수 있다.
도 17a 및 도 17b와 같이, 제1 팬 아웃 배선(FL1)들과 제2 팬 아웃 배선(FL2)들이 제3 방향(Z축 방향)에서 중첩하고, 제2 팬 아웃 배선(FL2)들과 제3 팬 아웃 배선(FL3)들이 제3 방향(Z축 방향)에서 중첩하는 경우, 제1 팬 아웃 배선(FL1)들, 제2 팬 아웃 배선(FL2)들, 및 제3 팬 아웃 배선(FL3)들이 배치되는 영역의 제1 방향(X축 방향)의 길이가 줄어들 수 있다. 그러므로, 서브 영역(SBA)과 메인 영역(MA)의 비표시 영역(NDA)에서 팬 아웃 배선(FL)들이 배치되는 공간을 줄일 수 있으므로, 표시 패널(100)에서 배선 설계의 자유도가 높아질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 표시 구동 회로 300: 회로 보드
210: 제1 범프 600: 도전성 접착 부재
SUB1: 기판 SP: 서브 화소
DL: 데이터 배선 FL: 팬 아웃 배선
FL1: 제1 팬 아웃 배선 FL2: 제2 팬 아웃 배선
ACT1: 제1 액티브층 G1: 제1 게이트 전극
TFT1: 제1 박막 트랜지스터 ACT2: 제2 액티브층
G2: 제2 게이트 전극 TFT2: 제2 박막 트랜지스터
L11, L21: 제1 금속층 L21, L22: 제2 금속층
FL3: 제3 팬 아웃 배선 DPL1: 제1 구동 패드 배선
DPL2: 제2 구동 패드 배선

Claims (20)

  1. 기판 상에 배치되는 서브 화소들;
    상기 기판 상에 배치되며, 상기 서브 화소들에 연결되는 데이터 배선들;
    상기 기판 상에 배치되며, 상기 데이터 배선들에 데이터 전압들을 공급하는 표시 구동 회로; 및
    상기 기판 상에 배치되며, 상기 데이터 배선들과 상기 표시 구동 회로를 연결하는 팬 아웃 배선들을 구비하고,
    상기 서브 화소들 각각은,
    상기 기판 상에 배치되며, 실리콘 반도체를 포함하는 제1 액티브층, 및 상기 제1 액티브층 상에 배치되는 제1 게이트 전극을 포함하는 제1 트랜지스터; 및
    상기 기판 상에 배치되며, 산화물 반도체를 포함하는 제2 액티브층, 및 상기 제2 액티브층 상에 배치되는 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함하고,
    상기 팬 아웃 배선들은 일 방향에서 서로 교번하여 배치되는 제1 팬 아웃 배선들과 제2 팬 아웃 배선들을 포함하며,
    상기 제1 팬 아웃 배선들은 상기 제1 게이트 전극과 동일한 층에 배치되고, 상기 제2 팬 아웃 배선들은 상기 제2 게이트 전극과 동일한 층에 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 팬 아웃 배선들과 상기 제2 팬 아웃 배선들은 상기 기판의 두께 방향에서 서로 중첩하지 않는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 팬 아웃 배선들과 상기 제2 팬 아웃 배선들 각각은 제1 금속층과 상기 제1 금속층 상에 배치되는 제2 금속층을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 금속층의 두께는 상기 제2 금속층의 두께보다 작은 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 팬 아웃 배선들과 상기 제2 팬 아웃 배선들 중에서 서로 이웃하는 제1 팬 아웃 배선과 제2 팬 아웃 배선은 상기 기판의 두께 방향에서 서로 중첩하는 표시 장치.
  6. 기판;
    상기 기판 상에 배치되며, 실리콘 반도체를 포함하는 제1 액티브층;
    상기 제1 액티브층 상에 배치되는 제1 절연막;
    상기 제1 절연막 상에 배치되는 제1 게이트 전극과 제1 팬 아웃 배선들;
    상기 제1 게이트 전극과 상기 제1 팬 아웃 배선들 상에 배치되는 제2 절연막;
    상기 제2 절연막 상에 배치되며, 산화물 반도체를 포함하는 제2 액티브층;
    상기 제2 액티브층 상에 배치되는 제3 절연막;
    상기 제3 절연막 상에 배치되는 제2 게이트 전극과 제2 팬 아웃 배선들; 및
    상기 제2 게이트 전극과 상기 제2 팬 아웃 배선들 상에 배치되는 제4 절연막을 구비하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 팬 아웃 배선들과 상기 제2 팬 아웃 배선들은 일 방향에서 서로 교번하여 배치되는 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 팬 아웃 배선들과 상기 제2 팬 아웃 배선들은 상기 기판의 두께 방향에서 서로 중첩하지 않는 표시 장치.
  9. 제6 항에 있어서,
    상기 제1 팬 아웃 배선들과 상기 제2 팬 아웃 배선들 각각은 제1 금속층과 상기 제1 금속층 상에 배치되는 제2 금속층을 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 금속층의 두께는 상기 제2 금속층의 두께보다 작은 표시 장치.
  11. 제6 항에 있어서,
    상기 제1 팬 아웃 배선들과 상기 제2 팬 아웃 배선들 중에서 서로 이웃하는 제1 팬 아웃 배선과 제2 팬 아웃 배선은 상기 기판의 두께 방향에서 서로 중첩하는 표시 장치.
  12. 제6 항에 있어서,
    상기 제2 절연막은 제1 서브 절연막과 제2 서브 절연막을 포함하며,
    상기 제1 서브 절연막 상에 배치되며, 상기 제2 서브 절연막에 의해 덮이는 제3 팬 아웃 배선들을 더 구비하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 팬 아웃 배선들, 상기 제2 팬 아웃 배선들, 및 상기 제3 팬 아웃 배선들은 상기 제1 팬 아웃 배선, 상기 제2 팬 아웃 배선, 상기 제3 팬 아웃 배선, 및 상기 제2 팬 아웃 배선의 순서로 배치되는 표시 장치.
  14. 제12 항에 있어서,
    상기 제1 팬 아웃 배선들, 상기 제2 팬 아웃 배선들, 및 상기 제3 팬 아웃 배선들은 상기 기판의 두께 방향에서 서로 중첩하지 않는 표시 장치.
  15. 제12 항에 있어서,
    상기 제1 팬 아웃 배선들과 상기 제2 팬 아웃 배선들 중에서 서로 이웃하는 제1 팬 아웃 배선과 제2 팬 아웃 배선은 상기 기판의 두께 방향에서 서로 중첩하고,
    상기 제2 팬 아웃 배선들과 상기 제3 팬 아웃 배선들 중에서 서로 이웃하는 제2 팬 아웃 배선과 제3 팬 아웃 배선은 상기 기판의 두께 방향에서 서로 중첩하는 표시 장치.
  16. 제6 항에 있어서,
    상기 제4 절연막 상에 배치되며, 상기 제2 절연막, 및 상기 제4 절연막을 관통하는 제1 팬 아웃 관통 홀을 통해 상기 제1 팬 아웃 배선들 중 어느 한 제1 팬 아웃 배선에 연결되는 제1 구동 패드 배선; 및
    상기 제4 절연막 상에 배치되며, 상기 제4 절연막을 관통하는 제2 팬 아웃 관통 홀을 통해 상기 제2 팬 아웃 배선들 중 어느 한 제2 팬 아웃 배선에 연결되는 제2 구동 패드 배선을 더 구비하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 구동 패드 배선과 상기 제2 구동 패드 배선 상에 배치되는 제1 유기막;
    상기 제1 유기막을 관통하는 제1 패드 관통 홀을 통해 상기 제1 구동 패드 배선에 연결되는 제1 구동 패드를 더 구비하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 구동 패드에 전기적으로 연결되는 제1 범프를 포함하는 표시 구동 회로를 더 구비하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 구동 패드와 상기 제1 범프 사이에 배치되는 도전성 접착 부재를 더 구비하는 표시 장치.
  20. 기판;
    상기 기판 상에 배치되며, 실리콘 반도체를 포함하는 제1 액티브층;
    상기 제1 액티브층 상에 배치되는 제1 절연막;
    상기 제1 절연막 상에 배치되는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치되는 제2 절연막의 제1 서브 절연막;
    상기 제1 서브 절연막 상에 배치되는 제1 팬 아웃 배선들;
    상기 제1 팬 아웃 배선들 상에 배치되는 제2 절연막의 제2 서브 절연막;
    상기 제2 서브 절연막 상에 배치되며, 산화물 반도체를 포함하는 제2 액티브층;
    상기 제2 액티브층 상에 배치되는 제3 절연막;
    상기 제3 절연막 상에 배치되는 제2 게이트 전극과 제2 팬 아웃 배선들; 및
    상기 제2 게이트 전극과 상기 제2 팬 아웃 배선들 상에 배치되는 제4 절연막을 구비하는 표시 장치.
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