KR20230044047A - 표시 장치 - Google Patents

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KR20230044047A
KR20230044047A KR1020210126048A KR20210126048A KR20230044047A KR 20230044047 A KR20230044047 A KR 20230044047A KR 1020210126048 A KR1020210126048 A KR 1020210126048A KR 20210126048 A KR20210126048 A KR 20210126048A KR 20230044047 A KR20230044047 A KR 20230044047A
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line
pattern
electrode
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KR1020210126048A
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원병희
김성원
윤인선
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삼성디스플레이 주식회사
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Abstract

본 발명은 표시 패널의 비표시 영역의 폭을 줄일 수 있는 표시 장치에 관한 것이다. 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역의 일 측에 배치되는 더미 영역을 구비한다. 상기 표시 영역과 상기 더미 영역 각각은 서로 떨어져 배치되는 제1 아일랜드 패턴과 제2 아일랜드 패턴, 및 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴을 연결하는 연결 패턴을 포함한다. 상기 더미 영역은, 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴 각각에서, 더미 공통 전극과 상기 더미 공통 전극에 전기적으로 연결되는 공통 연결 전극을 포함한다.

Description

표시 장치{STRETCHABLE DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 발광 표시 장치(Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 유기 발광 소자를 포함하는 유기 발광 표시 장치, 무기 반도체와 같은 무기 발광 소자를 포함하는 무기 발광 표시 장치, 및 초소형 발광 소자를 포함하는 초소형 발광 표시 장치를 포함한다. 최근에 발광 표시 장치는 상하 및/또는 좌우로 연신할 수 있는 표시 장치로 개발되고 있다.
본 발명이 해결하고자 하는 과제는 표시 패널의 비표시 영역의 폭을 줄일 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역의 일 측에 배치되는 더미 영역을 구비한다. 상기 표시 영역과 상기 더미 영역 각각은 서로 떨어져 배치되는 제1 아일랜드 패턴과 제2 아일랜드 패턴, 및 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴을 연결하는 연결 패턴을 포함한다. 상기 더미 영역은, 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴 각각에서, 더미 공통 전극과 상기 더미 공통 전극에 전기적으로 연결되는 공통 연결 전극을 포함한다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역의 일 측에 배치되는 더미 영역을 구비한다. 상기 표시 영역과 상기 더미 영역 각각은 서로 떨어져 배치되는 제1 아일랜드 패턴과 제2 아일랜드 패턴, 및 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴을 연결하는 연결 패턴을 포함한다. 상기 표시 영역은, 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴 각각에서, 화소 전극, 상기 화소 전극 상에 배치되는 표시 발광층, 및 상기 표시 발광층 상에 배치되는 아일랜드 공통 전극을 포함하는 발광 소자를 포함한다. 상기 더미 영역은, 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴 각각에서, 상기 표시 발광층과 동일한 물질을 포함하는 더미 발광층을 포함한다. 상기 연결 패턴은 구부러지거나 펼쳐진다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 표시 화소들을 포함하는 표시 영역, 상기 표시 화소들에 연결되는 스캔 배선들에 스캔 신호들을 출력하는 스캔 구동부, 및 상기 표시 영역과 상기 스캔 구동부 사이에 배치되는 더미 영역을 구비한다. 상기 표시 영역, 상기 더미 영역, 및 상기 스캔 구동부 각각은 서로 떨어져 배치되는 제1 아일랜드 패턴과 제2 아일랜드 패턴, 및 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴을 연결하는 연결 패턴을 포함한다. 상기 스캔 구동부는 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴 각각에 배치되는 복수의 스캔 트랜지스터들을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 제1 전원 배선은 표시 패널의 가장자리에 배치되지 않고, 더미 발광층들이 배치되는 더미 영역에 배치될 수 있다. 즉, 제1 전원 배선은 더미 영역에서 더미 발광층과 중첩하게 배치될 수 있다. 그러므로, 제1 스캔 구동부의 좌측과 제2 스캔 구동부의 우측에 배치되는 제1 전원 배선을 생략할 수 있으므로, 비표시 영역의 폭을 줄일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 2는 일 실시예에 따른 표시 영역의 표시 화소를 보여주는 회로도이다.
도 3은 일 실시예에 따른 제1 스캔 구동부를 보여주는 예시 도면이다.
도 4와 도 5는 일 실시예에 따른 표시 영역을 상세히 보여주는 레이아웃 도이다.
도 6은 도 4의 제1 아일랜드 패턴을 상세히 보여주는 레이아웃 도이다.
도 7과 도 8은 일 실시예에 따른 제1 및 제2 아일랜드 패턴들과 제2 연결 패턴을 보여주는 사시도들이다.
도 9와 도 10은 일 실시예에 따른 제1 더미 영역을 상세히 보여주는 레이아웃 도이다.
도 11은 도 9의 제1 아일랜드 패턴을 상세히 보여주는 레이아웃 도이다.
도 12와 도 13은 일 실시예에 따른 제1 스캔 구동부를 상세히 보여주는 레이아웃 도이다.
도 14는 도 6의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 15는 도 11의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 16은 도 12의 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 17은 도 11의 A 영역의 일 예를 상세히 보여주는 레이아웃 도이다.
도 18은 도 17의 D-D'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 19는 도 11의 A 영역의 또 다른 예를 상세히 보여주는 레이아웃 도이다.
도 20은 도 19의 E-E'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 21은 또 다른 실시예에 따른 제1 더미 영역의 제1 아일랜드 패턴을 상세히 보여주는 레이아웃 도이다.
도 22는 도 21의 F-F'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 23은 또 다른 실시예에 따른 제1 더미 영역의 제1 아일랜드 패턴을 상세히 보여주는 레이아웃 도이다.
도 24는 도 23의 G-G'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 25는 또 다른 실시예에 따른 표시 영역을 상세히 보여주는 레이아웃 도이다.
도 26은 또 다른 실시예에 따른 제1 더미 영역을 상세히 보여주는 레이아웃 도이다.
도 27은 또 다른 실시예에 따른 제1 스캔 구동부를 상세히 보여주는 레이아웃 도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(DR1)의 단변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 코너(corner)는 직각으로 형성되거나 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 영상을 표시하는 표시 영역(DA)과 영상을 표시하지 않는 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 화상을 표시하는 표시 화소(도 2의 SPX)들을 포함할 수 있다. 표시 영역(DA)은 표시 패널(100)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 표시 패널(100)의 중앙에 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 이웃하여 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역일 수 있다.
비표시 영역(NDA)은 제1 더미 영역(DMA1)과 제2 더미 영역(DMA2), 제1 스캔 구동부(SDC1), 제2 스캔 구동부(SDC2), 및 패드 영역(PDA)을 포함할 수 있다.
제1 더미 영역(DMA1)은 표시 영역(DA)의 일 측(예를 들어, 좌측)에 배치되고, 제2 더미 영역(DMA2)은 표시 영역(DA)의 타 측(예를 들어, 우측)에 배치될 수 있다. 제1 더미 영역(DMA1)과 제2 더미 영역(DMA2)은 미세 금속 마스크(fine metal mask)를 이용하여 표시 영역(DA)의 표시 화소(도 2의 SPX)들의 표시 발광층(EL)들을 형성할 때, 미세 금속 마스크의 가장자리에 배치되는 표시 화소(도 2의 SPX)들의 표시 발광층(EL)들의 증착 품질을 고려하여 설계되는 영역일 수 있다. 그러므로, 제1 더미 영역(DMA1)과 제2 더미 영역(DMA2)에는 표시 화소(도 2의 SPX)들의 표시 발광층(EL)들과 실질적으로 동일한 물질을 포함하는 더미 발광층(DEL)들이 배치될 수 있다.
제1 스캔 구동부(SDC1)는 제1 더미 영역(DMA1)에 이웃하여 배치될 수 있다. 제1 스캔 구동부(SDC1)는 제1 더미 영역(DMA1)의 좌측에 배치될 수 있다.
제2 스캔 구동부(SDC2)는 제2 더미 영역(DMA2)에 이웃하여 배치될 수 있다. 제2 스캔 구동부(SDC2)는 제2 더미 영역(DMA2)의 우측에 배치될 수 있다.
제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2) 각각은 표시 영역(DA)의 스캔 배선들에 연결되는 스캔 신호 출력부를 포함할 수 있다. 스캔 배선들은 스캔 기입 배선(도 2의 GWLk)들과 스캔 초기화 배선(도 2의 GILk)들을 포함할 수 있다. 또한, 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2) 각각은 표시 영역(DA)의 발광 배선(도 2의 EMLk)들에 연결되는 발광 신호 출력부를 포함할 수 있다.
제1 스캔 구동부(SDC1)는 제1 스캔 제어 배선(GCL1)들을 통해 패드 영역(PDA)의 표시 패드(PD)들에 연결될 수 있다. 제2 스캔 구동부(SDC2)는 제2 스캔 제어 배선(GCL2)들을 통해 패드 영역(PDA)의 표시 패드(PD)들에 연결될 수 있다. 이로 인해, 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2) 각각은 패드 영역(PDA)의 표시 패드(PD)들과 회로 보드(300)를 통해 표시 구동 회로(200)에 전기적으로 연결될 수 있다.
제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2) 각각의 스캔 신호 출력부는 표시 구동 회로(200)로부터 스캔 제어 신호를 입력 받고, 스캔 제어 신호에 따라 스캔 신호들을 생성하여 스캔 배선들에 출력할 수 있다. 또한, 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2) 각각의 발광 신호 출력부는 표시 구동 회로(200)로부터 발광 제어 신호를 입력 받고, 발광 제어 신호에 따라 발광 신호들을 생성하여 발광 배선들에 출력할 수 있다.
제1 전원 배선(VSL)은 비표시 영역(NDA)에 배치될 수 있다. 제1 전원 배선(VSL)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 제1 전원 배선(VSL)은 표시 영역(DA)의 하측과 상측, 제1 더미 영역(DMA1), 및 제2 더미 영역(DMA2)에 배치될 수 있다. 제1 전원 배선(VSL)은 패드 영역(PDA)의 표시 패드(PD)들에 연결될 수 있다. 즉, 제1 전원 배선(VSL)은 패드 영역(PDA)의 표시 패드(PD)들을 통해 회로 보드(300)에 전기적으로 연결될 수 있다. 그러므로, 제1 전원 배선(VSL)은 회로 보드(300)로부터 제1 전원 전압을 입력 받을 수 있다.
제1 전원 연결 배선(VSCL)들은 표시 영역(DA), 제1 더미 영역(DMA1), 및 제2 더미 영역(DMA2)에 배치될 수 있다. 제1 전원 연결 배선(VSCL)들은 제1 방향(DR1)으로 연장될 수 있다. 제1 전원 연결 배선(VSCL)들은 제1 더미 영역(DMA1)과 제2 더미 영역(DMA2) 각각에서 제1 전원 배선(VSL)에 연결될 수 있다. 이로 인해, 제1 전원 배선(VSL)의 제1 전원 전압은 제1 전원 연결 배선(VSCL)들에 공급될 수 있다.
패드 영역(PDA)은 표시 패널(100)의 일 측(예를 들어, 하측)에 배치될 수 있다. 패드 영역(PDA)은 복수의 표시 패드(PD)들을 포함할 수 있다.
표시 구동 회로(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 생성할 수 있다. 표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 형성되어 COF(chip on film) 방식으로 회로 보드(300) 상에 부착될 수 있다.
회로 보드(300)는 표시 패널(100)의 일 단에 배치된 패드 영역(PDA)에 부착될 수 있다. 이로 인해, 회로 보드(300)는 표시 패널(100)에 전기적으로 연결될 수 있다. 표시 패널(100)은 회로 보드(300)를 통해 전원 전압들을 입력 받고, 표시 구동 회로(200)의 스캔 제어 신호와 데이터 전압들을 입력 받을 수 있다. 회로 보드(300)는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 1과 같이, 제1 전원 배선(VSL)은 표시 패널(100)의 가장자리에 배치되지 않고, 더미 발광층(DEL)들이 배치되는 제1 더미 영역(DMA1)과 제2 더미 영역(DMA2)에 배치될 수 있다. 그러므로, 제1 스캔 구동부(SDC1)의 좌측과 제2 스캔 구동부(SDC2)의 우측에 배치되는 제1 전원 배선을 생략할 수 있으므로, 비표시 영역의 폭을 줄일 수 있다.
도 2는 일 실시예에 따른 표시 영역의 표시 화소를 보여주는 회로도이다.
도 2를 참조하면, 일 실시예에 따른 표시 화소(SPX)는 제k(k는 양의 정수) 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 및 제k 발광 배선(EMLk)에 연결될 수 있다. 또한, 표시 화소(SPX)는 제1 전원 전압이 공급되는 제1 전원 배선(VSL), 제2 전원 전압이 인가되는 제2 전원 배선(VDL), 및 초기화 전압이 공급되는 초기화 전압 배선(VIL)에 연결될 수 있다.
표시 화소(SPX)는 발광부(ELU)와 화소 구동부(DDU)를 포함할 수 있다. 발광부(ELU)는 발광 소자(Light Emitting Element, LE)를 포함할 수 있다. 화소 구동부(DDU)는 발광 소자(LE)를 구동하기 위한 구동 전압을 발광 소자(LE)의 화소 전극에 공급할 수 있다. 화소 구동부(DDU)는 구동 트랜지스터(transistor)(DT), 스위치 소자들, 및 커패시터(CST1)를 포함할 수 있다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함한다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함할 수 있다. 구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다.
발광 소자(LE)는 구동 전류(Ids)에 따라 발광한다. 구동 전류(Ids)가 클수록 발광 소자(LE)의 발광량은 커질 수 있다.
발광 소자(LE)는 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(LE)는 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(LE)는 애노드 전극과 캐소드 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(LE)는 애노드 전극과 캐소드 전극 사이에 배치된 마이크로 발광 다이오드(micro light emitting diode)를 포함하는 마이크로 발광 소자일 수 있다.
발광 소자(LE)의 애노드 전극은 제4 트랜지스터(ST4)의 제1 전극과 제6 트랜지스터(ST6)의 제2 전극에 연결되며, 캐소드 전극은 제1 전원 배선(VSL)에 연결될 수 있다. 발광 소자(LE)의 애노드 전극과 캐소드 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.
발광 소자(LE)의 애노드 전극은 도 4와 도 5에 도시된 제1 화소 전극(PXE1), 제2 화소 전극(PXE2), 및 제3 화소 전극(PXE3)일 수 있다. 또한, 발광 소자(LE)의 캐소드 전극은 도 4와 도 5에 도시된 아일랜드 공통 전극(ICE)일 수 있다.
제1 트랜지스터(ST1)는 제k 스캔 초기화 배선(GILk)의 스캔 초기화 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극을 초기화 전압 배선(VIL)에 연결시킨다. 이로 인해, 구동 트랜지스터(DT)의 게이트 전극에는 초기화 전압 배선(VIL)의 제3 전원 전압이 인가될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제2 트랜지스터(ST2)는 제k 스캔 기입 배선(GWLk)의 스캔 기입 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제1 전극을 제j(j는 양의 정수) 데이터 배선(Dj)에 연결시킨다. 이로 인해, 구동 트랜지스터(DT)의 제1 전극에는 제j 데이터 배선(Dj)의 데이터 전압이 인가될 수 있다. 제2 트랜지스터(ST2)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 구동 트랜지스터(DT)의 제1 전극에 연결되며, 제2 전극은 제j 데이터 배선(Dj)에 연결될 수 있다. 제j 데이터 배선(Dj)은 표시 패드(PD)에 연결될 수 있다.
제3 트랜지스터(ST3)는 제k 스캔 기입 배선(GWLk)의 스캔 기입 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극과 제2 전극을 연결시킨다. 구동 트랜지스터(DT)의 게이트 전극과 제2 전극이 연결되는 경우, 구동 트랜지스터(DT)는 다이오드(diode)로 구동한다. 제3 트랜지스터(ST3)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 구동 트랜지스터(DT)의 제2 전극에 연결되며, 제2 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결될 수 있다.
제4 트랜지스터(ST4)는 제k 스캔 기입 배선(GWLk)의 스캔 기입 신호에 의해 턴-온되어 발광 소자(LE)의 애노드 전극을 초기화 전압 배선(VIL)에 연결시킨다. 발광 소자(LE)의 애노드 전극에는 초기화 전압 배선(VIL)의 제3 전원 전압이 인가될 수 있다. 제4 트랜지스터(ST4)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 발광 소자(LE)의 애노드 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결된다.
또는, 제3 트랜지스터(ST3)는 제k 스캔 초기화 배선(GILk)의 스캔 초기화 신호에 의해 턴-온될 수 있다. 이 경우, 제3 트랜지스터(ST3)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결될 수 있다.
제5 트랜지스터(ST5)는 제k 발광 배선(EMLk)의 발광 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제1 전극을 제2 전원 배선(VDL)에 연결시킨다. 제5 트랜지스터(ST5)의 게이트 전극은 제k 발광 배선(EMLk)에 연결되고, 제1 전극은 제2 전원 배선(VDL)에 연결되며, 제2 전극은 구동 트랜지스터(DT)의 제1 전극에 연결된다.
제6 트랜지스터(ST6)는 구동 트랜지스터(DT)의 제2 전극과 발광 소자(LE)의 애노드 전극 사이에 배치된다. 제6 트랜지스터(ST6)는 제k 발광 배선(EMLk)의 발광 제어 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제2 전극을 발광 소자(LE)의 애노드 전극에 연결시킨다. 제6 트랜지스터(ST6)의 게이트 전극은 제k 발광 배선(EMLk)에 연결되고, 제1 전극은 구동 트랜지스터(DT)의 제2 전극에 연결되며, 제2 전극은 발광 소자(LE)의 애노드 전극에 연결된다.
제5 트랜지스터(ST5)와 제6 트랜지스터(ST6)가 모두 턴-온되는 경우, 구동 트랜지스터(DT)의 게이트 전극에 인가된 데이터 전압에 따른 구동 트랜지스터(DT)의 구동 전류(Ids)가 발광 소자(LE)로 흐를 수 있다.
커패시터(CST1)는 구동 트랜지스터(DT)의 게이트 전극과 제2 전원 배선(VDL) 사이에 형성된다. 커패시터(CST1)의 제1 커패시터 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결되고, 제2 커패시터 전극은 제2 전원 배선(VDL)에 연결될 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수 있다. 도 2에서는 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)는 P 타입 MOSFET으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)는 N 타입 MOSFET으로 형성될 수도 있다. 또는, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6) 중 적어도 하나는 N 타입 MOSFET으로 형성될 수 있다.
도 3은 일 실시예에 따른 제1 스캔 구동부의 스캔 신호 출력부를 보여주는 예시 도면이다.
도 3을 참조하면, 제1 스캔 구동부(SDC1)의 스캔 신호 출력부(SOU)는 복수의 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1, m은 양의 정수)을 포함할 수 있다. 복수의 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1) 각각은 스타트 신호 입력부(ST), 리셋 신호 입력부(RT), 클럭 신호 입력부(CKT), 스캔 신호 출력부(SOUT), 및 캐리 신호 출력부(COUT)를 포함할 수 있다.
복수의 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1) 각각의 스타트 신호 입력부(ST)는 스타트 배선(STRL) 또는 이전 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다. 예를 들어, 제1 스테이지(STA1)의 스타트 신호 입력부(ST)는 스캔 스타트 신호가 입력되는 스캔 스타트 배선(STRL)에 연결될 수 있다. 또한, 제1 스테이지(STA1)를 제외한 복수의 스테이지들(STA2, STA3, STA4, …, STAm-1, STAm, STAm+1) 각각의 스타트 신호 입력부(ST)는 이전 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다. 예를 들어, 제2 스테이지(STA2)의 스타트 신호 입력부(ST)는 제1 스테이지(STA1)의 캐리 신호 출력부(COUT)에 연결되고, 제3 스테이지(STA3)의 스타트 신호 입력부(ST)는 제2 스테이지(STA2)의 캐리 신호 출력부(COUT)에 연결될 수 있다.
복수의 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1)과 각각의 리셋 신호 입력부(RT)는 이후 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다. 예를 들어, 제1 스테이지(STA1)의 리셋 신호 입력부(RT)는 제5 스테이지(STA5)의 캐리 신호 출력부(COUT)에 연결될 수 있다.
복수의 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1) 각각의 클럭 신호 입력부(CKT)는 클럭 배선들(CKL1, CKL2, CKL3, CKL4) 중 어느 하나에 연결될 수 있다.
복수의 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1)은 클럭 배선들(CKL1, CKL2, CKL3, CKL4)에 교번하여 연결될 수 있다. 예를 들어, 제1 스테이지(STA1)의 클럭 신호 입력부(CKT)는 제1 클럭 배선(CKL1)에 연결되고, 제2 스테이지(STA2)의 클럭 신호 입력부(CKT)는 제2 클럭 배선(CKL2)에 연결될 수 있다. 제3 스테이지(STA3)의 클럭 신호 입력부(CKT)는 제3 클럭 배선(CKL3)에 연결되고, 제4 스테이지(STA4)의 클럭 신호 입력부(CKT)는 제4 클럭 배선(CKL4)에 연결될 수 있다.
복수의 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1) 각각의 스캔 신호 출력부(SOUT)는 그에 대응되는 스캔 기입 배선과 스캔 초기화 배선에 연결될 수 있다. 예를 들어, 제1 스테이지(STA1)는 제1 스캔 초기화 배선(GIL1)에 연결될 수 있다. 또한, 제2 스테이지(STA2)는 제2 스캔 초기화 배선(GIL2)과 제1 스캔 기입 배선(GWL1)에 연결될 수 있다. 또한, 제3 스테이지(STA3)는 제3 스캔 초기화 배선(GIL3)과 제2 스캔 기입 배선(GWL2)에 연결될 수 있다. 또한, 제4 스테이지(STA4)는 제4 스캔 초기화 배선(GIL4)과 제3 스캔 기입 배선(GWL3)에 연결될 수 있다. 또한, 제m-1 스테이지(STAm-1)는 제m-1 스캔 초기화 배선(GILm-1)과 제m-2 스캔 기입 배선(GWLm-2)에 연결될 수 있다. 또한, 제m 스테이지(STAm)는 제m 스캔 초기화 배선(GILm)과 제m-1 스캔 기입 배선(GWLm-1)에 연결될 수 있다. 나아가, 제m+1 스테이지(STAm+1)는 제m 스캔 기입 배선(GWLm)에 연결될 수 있다.
복수의 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1) 각각의 캐리 신호 출력부(COUT)는 이전 스테이지의 리셋 신호 입력부(RT)와 이후 스테이지의 스타트 신호 입력부(ST)에 연결될 수 있다. 다만, 제1 스테이지(STA1), 제2 스테이지(STA2), 제3 스테이지(STA3), 및 제4 스테이지(STA4) 각각의 캐리 신호 출력부(COUT)는 이후 스테이지의 스타트 신호 입력부(ST)에만 연결될 수 있다.
한편, 제2 스캔 구동부(SDC2)의 스캔 신호 출력부는 도 3을 결부하여 설명한 제1 스캔 구동부(SDC1)의 스캔 신호 출력부와 실질적으로 동일할 수 있으므로, 이에 대한 설명은 생략한다.
도 4와 도 5는 일 실시예에 따른 표시 영역을 상세히 보여주는 레이아웃 도이다. 도 6은 도 4의 제1 아일랜드 패턴을 상세히 보여주는 레이아웃 도이다.
도 4에는 표시 장치(10)의 수축시 표시 영역(DA)의 아일랜드 패턴들(ISP1~ISP4), 절개 패턴들(CNP1~CNP8), 및 절개부들(CUP1~CUP4)이 나타나 있다. 도 5에는 표시 장치(10)의 연신시 표시 영역(DA)의 아일랜드 패턴들(ISP1~ISP4), 절개 패턴들(CNP1~CNP8), 및 절개부들(CUP1~CUP4)이 나타나 있다.
도 4 내지 도 6을 참조하면, 기판(SUB)은 표시 영역(DA)에서 절개부들(CUP1~CUP4)에 의해 절개된 아일랜드 패턴들(ISP)과 연결 패턴들(CNP)을 포함할 수 있다. 절개부들(CUP1~CUP4)은 레이저 공정이나 건식 식각 공정과 같은 패터닝 공정에 의해 기판(SUB)이 제거된 영역일 수 있다.
표시 영역(DA)은 제1 내지 제4 아일랜드 패턴들(ISP1~ISP4), 제1 내지 제8 연결 패턴들(CNP1~CNP8), 및 제1 내지 제4 절개부들(CUP1~CUP4)을 포함할 수 있다.
제1 내지 제4 아일랜드 패턴들(ISP1~ISP4)은 서로 이격될 수 있다. 제1 아일랜드 패턴(ISP1)들과 제2 아일랜드 패턴(ISP2)들은 제1 방향(DR1)에서 교번하여 배치될 수 있다. 제3 아일랜드 패턴(ISP3)들과 제4 아일랜드 패턴(ISP4)들은 제1 방향(DR1)에서 교번하여 배치될 수 있다. 제1 아일랜드 패턴(ISP1)들과 제3 아일랜드 패턴(ISP3)들은 제2 방향(DR2)에서 교번하여 배치될 수 있다. 제2 아일랜드 패턴(ISP2)들과 제4 아일랜드 패턴(ISP4)들은 제2 방향(DR2)에서 교번하여 배치될 수 있다.
제1 연결 패턴(CNP1)은 제1 아일랜드 패턴(ISP1)과 제1 아일랜드 패턴(ISP1)의 좌측에 배치된 제2 아일랜드 패턴(ISP2)을 연결할 수 있다. 제1 연결 패턴(CNP1)은 제1 아일랜드 패턴(ISP1)의 상측에 연결될 수 있다. 제1 연결 패턴(CNP1)은 제1 방향(DR1)으로 연장될 수 있다.
제2 연결 패턴(CNP2)은 제1 아일랜드 패턴(ISP1)과 제1 아일랜드 패턴(ISP1)의 우측에 배치된 제2 아일랜드 패턴(ISP2)을 연결할 수 있다. 제1 연결 패턴(CNP1)은 제1 아일랜드 패턴(ISP1)의 하측에 연결될 수 있다. 제2 연결 패턴(CNP2)은 제1 방향(DR1)으로 연장될 수 있다.
제3 연결 패턴(CNP3)은 제1 아일랜드 패턴(ISP1)과 제1 아일랜드 패턴(ISP1)의 상측에 배치된 제3 아일랜드 패턴(ISP3)을 연결할 수 있다. 제3 연결 패턴(CNP3)은 제1 아일랜드 패턴(ISP1)의 우측에 연결될 수 있다. 제3 연결 패턴(CNP3)은 제2 방향(DR2)으로 연장될 수 있다.
제4 연결 패턴(CNP4)은 제1 아일랜드 패턴(ISP1)과 제1 아일랜드 패턴(ISP1)의 하측에 배치된 제3 아일랜드 패턴(ISP3)을 연결할 수 있다. 제4 연결 패턴(CNP4)은 제1 아일랜드 패턴(ISP1)의 좌측에 연결될 수 있다. 제4 연결 패턴(CNP4)은 제2 방향(DR2)으로 연장될 수 있다.
제5 연결 패턴(CNP5)은 제2 아일랜드 패턴(IPS2)과 제2 아일랜드 패턴(IPS2)의 상측에 배치된 제4 아일랜드 패턴(IPS4)을 연결할 수 있다. 제5 연결 패턴(CNP5)은 제2 아일랜드 패턴(ISP2)의 좌측에 연결될 수 있다. 제5 연결 패턴(CNP5)은 제2 방향(DR2)으로 연장될 수 있다.
제6 연결 패턴(CNP6)은 제2 아일랜드 패턴(IPS2)과 제2 아일랜드 패턴(IPS2)의 하측에 배치된 제4 아일랜드 패턴(IPS4)을 연결할 수 있다. 제6 연결 패턴(CNP6)은 제2 아일랜드 패턴(ISP2)의 우측에 연결될 수 있다. 제6 연결 패턴(CNP6)은 제2 방향(DR2)으로 연장될 수 있다.
제7 연결 패턴(CNP7)은 제3 아일랜드 패턴(IPS3)과 제3 아일랜드 패턴(IPS3)의 좌측에 배치된 제4 아일랜드 패턴(IPS4)을 연결할 수 있다. 제7 연결 패턴(CNP7)은 제3 아일랜드 패턴(ISP3)의 하측에 연결될 수 있다. 제7 연결 패턴(CNP7)은 제1 방향(DR1)으로 연장될 수 있다.
제8 연결 패턴(CNP8)은 제3 아일랜드 패턴(IPS3)과 제3 아일랜드 패턴(IPS3)의 우측에 배치된 제4 아일랜드 패턴(IPS4)을 연결할 수 있다. 제8 연결 패턴(CNP8)은 제4 아일랜드 패턴(ISP4)의 상측에 연결될 수 있다. 제8 연결 패턴(CNP8)은 제1 방향(DR1)으로 연장될 수 있다.
제1 절개부(CUP1)는 제1 아일랜드 패턴(ISP1)과 제2 아일랜드 패턴(ISP2) 사이, 제3 연결 패턴(CNP3)과 제5 연결 패턴(CNP5) 사이, 제1 아일랜드 패턴(CNP1)과 제2 연결 패턴(CNP2) 사이, 및 제2 아일랜드 패턴(CNP2)과 제2 연결 패턴(CNP2) 사이에 배치될 수 있다. 또한, 제1 절개부(CUP1)는 제3 아일랜드 패턴(ISP3)과 제4 아일랜드 패턴(ISP4) 사이, 제3 아일랜드 패턴(CNP3)과 제8 연결 패턴(CNP8) 사이, 및 제4 아일랜드 패턴(CNP4)과 제8 연결 패턴(CNP8) 사이에 배치될 수 있다.
제2 절개부(CUP2)는 제1 아일랜드 패턴(ISP1)과 제3 아일랜드 패턴(ISP3) 사이, 제1 아일랜드 패턴(ISP1)과 제4 연결 패턴(CNP4) 사이, 제3 아일랜드 패턴(ISP3)과 제4 연결 패턴(CNP4) 사이, 및 제2 연결 패턴(CNP2)과 제8 연결 패턴(CNP8) 사이에 배치될 수 있다. 또한, 제2 절개부(CUP2)는 제2 아일랜드 패턴(ISP2)과 제4 아일랜드 패턴(ISP4) 사이, 제2 아일랜드 패턴(ISP2)과 제6 연결 패턴(CNP6) 사이, 및 제4 아일랜드 패턴(ISP4)과 제6 연결 패턴(CNP6) 사이에 배치될 수 있다.
제3 절개부(CUP3)는 제1 아일랜드 패턴(ISP1)과 제3 아일랜드 패턴(ISP3) 사이, 제1 아일랜드 패턴(ISP1)과 제3 연결 패턴(CNP3) 사이, 제3 아일랜드 패턴(ISP3)과 제3 연결 패턴(CNP3) 사이, 및 제1 연결 패턴(CNP1)과 제7 연결 패턴(CNP7) 사이에 배치될 수 있다. 또한, 제3 절개부(CUP3)는 제2 아일랜드 패턴(ISP2)과 제4 아일랜드 패턴(ISP4) 사이, 제2 아일랜드 패턴(ISP2)과 제5 연결 패턴(CNP5) 사이, 및 제4 아일랜드 패턴(ISP4)과 제5 연결 패턴(CNP5) 사이에 배치될 수 있다.
제4 절개부(CUP4)는 제1 아일랜드 패턴(ISP1)과 제2 아일랜드 패턴(ISP2) 사이, 제1 아일랜드 패턴(ISP1)과 제1 연결 패턴(CNP1) 사이, 제2 아일랜드 패턴(ISP2)과 제1 연결 패턴(CNP1) 사이, 및 제4 연결 패턴(CNP4)과 제6 연결 패턴(CNP6) 사이에 배치될 수 있다. 또한, 제4 절개부(CUP4)는 제3 아일랜드 패턴(ISP3)과 제4 아일랜드 패턴(ISP4) 사이, 제3 아일랜드 패턴(ISP3)과 제7 연결 패턴(CNP7) 사이, 및 제4 아일랜드 패턴(ISP4)과 제7 연결 패턴(CNP7) 사이에 배치될 수 있다.
도 7과 같이 표시 장치(10)가 수축되는 경우, 제2 연결 패턴(CNP2)은 제3 방향(DR3)에서 구부러질 수 있다. 도 8과 같이 표시 장치(10)가 연신되는 경우, 제2 연결 패턴(CNP2)은 펼쳐질 수 있다. 그러므로, 표시 장치(10)가 제1 방향(DR1)에서 연신된 경우 제2 연결 패턴(CNP2)의 제1 방향(DR1)의 길이는 표시 장치(10)가 수축된 경우보다 늘어날 수 있다.
유사하게, 표시 장치(10)가 수축되는 경우, 제1 및 제3 내지 제8 연결 패턴들(CNP1, CNP3~CNP8) 각각은 제3 방향(DR3)에서 구부러질 수 있다. 표시 장치(10)가 연신되는 경우, 제1 및 제3 내지 제8 연결 패턴들(CNP1, CNP3~CNP8) 각각은 펼쳐질 수 있다. 그러므로, 표시 장치(10)가 제2 방향(DR2)에서 연신된 경우 제3 연결 패턴(CNP3)의 제2 방향(DR2)의 길이, 제4 연결 패턴(CNP4)의 제2 방향(DR2)의 길이, 제5 연결 패턴(CNP5)의 제2 방향(DR2)의 길이, 및 제6 연결 패턴(CNP6)의 제2 방향(DR2)의 길이는 표시 장치(10)가 수축된 경우보다 늘어날 수 있다. 또한, 표시 장치(10)가 제1 방향(DR1)에서 연신된 경우 제1 연결 패턴(CNP1)의 제1 방향(DR1)의 길이, 제7 연결 패턴(CNP7)의 제1 방향(DR1)의 길이, 및 제8 연결 패턴(CNP8)의 제1 방향(DR1)의 길이는 표시 장치(10)가 수축된 경우보다 늘어날 수 있다. 그러므로, 표시 장치(10)가 연신되는 경우 절개부들(CUP1~CUP4) 각각의 폭은 표시 장치(10)가 수축되는 경우 절개부들(CUP1~CUP4) 각각의 폭보다 커질 수 있다.
표시 영역(DA)에서 제1 내지 제4 아일랜드 패턴들(ISP1, ISP2, ISP3, ISP4) 각각에는 스캔 초기화 배선(GILk/GILk+1), 스캔 기입 배선(GWLk/GWLk+1), 발광 배선(EMLk/EMLk+1), 적색 데이터 배선(RDLj/RDLj+1/RDLj+2/RDLj+3), 청색 데이터 배선(BDLj/BDLj+1/BDLj+2/BDLj+3), 녹색 데이터 배선(GDLj/GDLj+1/GDLj+2/GDLj+3), 제1 전원 연결 배선(VSCL), 및 제2 전원 배선(VDL)이 배치될 수 있다.
제k 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 제k 발광 배선(EMLk), 및 제1 전원 연결 배선(VSCL)은 제1 연결 패턴(CNP1), 제1 아일랜드 패턴(ISP1), 제2 연결 패턴(CNP2), 및 제2 아일랜드 패턴(ISP2)을 순차적으로 경유할 수 있다. 또한, 제k+1 스캔 초기화 배선(GIL), 제k+1 스캔 기입 배선(GWLk+1), 제k+1 발광 배선(EMLk+1), 및 제1 전원 연결 배선(VSCL)은 제7 연결 패턴(CNP7), 제3 아일랜드 패턴(ISP3), 제8 연결 패턴(CNP8), 및 제4 아일랜드 패턴(ISP4)을 순차적으로 경유할 수 있다.
즉, 표시 영역(DA)에서 스캔 초기화 배선(GILk/GILk+1), 스캔 기입 배선(GWLk/GWLk+1), 및 발광 배선(EMLk/EMLk+1)은 제1 방향(DR1)을 따라 지그재그 또는 구불구불하게(winding) 연장되어, 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2)에 연결될 수 있다. 또한, 표시 영역(DA)에서 제1 전원 연결 배선(VSCL)은 제1 방향(DR1)을 따라 지그재그 또는 구불구불하게 연장되어, 제1 더미 영역(DMA1)과 제2 더미 영역(DMA2) 각각에서 제1 전원 배선(VSL)에 연결될 수 있다. 그러므로, 제1 전원 연결 배선(VSCL)에는 제1 전원 배선(VSL)의 제1 전원 전압이 인가될 수 있다.
제j 적색 데이터 배선(RDLj), 제j 청색 데이터 배선(BDLj), 및 제j 녹색 데이터 배선(GDLj), 제j+2 적색 데이터 배선(RDLj+2), 제j+2 청색 데이터 배선(BDLj+2), 및 제j+2 녹색 데이터 배선(GDLj+2)은 제3 연결 패턴(CNP3), 제1 아일랜드 패턴(ISP1), 제4 연결 패턴(CNP4), 및 제3 아일랜드 패턴(ISP3)을 순차적으로 경유할 수 있다. 또한, 제j+1 적색 데이터 배선(RDLj+1), 제j+1 청색 데이터 배선(BDLj+1), 및 제j+1 녹색 데이터 배선(GDLj+1), 제j+3 적색 데이터 배선(RDLj+3), 제j+3 청색 데이터 배선(BDLj+3), 및 제j+3 녹색 데이터 배선(GDLj+3)은 제5 연결 패턴(CNP5), 제2 아일랜드 패턴(ISP2), 제6 연결 패턴(CNP6), 및 제4 아일랜드 패턴(ISP4)을 순차적으로 경유할 수 있다.
제2 전원 배선(VDL)은 제2 전원 전압을 공급받을 수 있다. 제2 전원 배선(VDL)은 제3 연결 패턴(CNP3), 제1 아일랜드 패턴(ISP1), 제4 연결 패턴(CNP4), 및 제3 아일랜드 패턴(ISP3)을 순차적으로 경유할 수 있다. 또한, 제2 전원 배선(VDL)은 제5 연결 패턴(CNP5), 제2 아일랜드 패턴(ISP2), 제6 연결 패턴(CNP6), 및 제4 아일랜드 패턴(ISP4)을 순차적으로 경유할 수 있다. 즉, 표시 영역(DA)에서 적색 데이터 배선(RDLj/RDLj+1/RDLj+2/RDLj+3), 청색 데이터 배선(BDLj/BDLj+1/BDLj+2/BDLj+3), 녹색 데이터 배선(GDLj/GDLj+1/GDLj+2/GDLj+3), 및 제2 전원 배선(VDL)은 제2 방향(DR2)을 따라 지그재그 또는 구불구불하게 연장될 수 있다.
표시 영역(DA)에서 제1 내지 제4 아일랜드 패턴들(ISP1, ISP2, ISP3, ISP4) 각각에는 제1 표시 화소(SPX1)의 제1 발광부(ELU1), 제2 표시 화소(SPX2)의 제2 발광부(ELU2), 및 제3 표시 화소(SPX3)의 제3 발광부(ELU3)가 배치될 수 있다. 제1 발광부(ELU1)는 제1 색의 광, 예를 들어 적색 파장 대역의 광을 발광하는 영역일 수 있다. 제2 발광부(ELU2)는 제2 색의 광, 예를 들어 청색 파장 대역의 광을 발광하는 영역일 수 있다. 제3 발광부(ELU3)는 제3 색의 광, 예를 들어 녹색 파장 대역의 광을 발광하는 영역일 수 있다.
제1 발광부(ELU1), 제2 발광부(ELU2), 및 제3 발광부(ELU3)는 제1 방향(DR1)으로 배열될 수 있다. 제1 발광부(ELU1)는 제2 발광부(ELU2)의 일 측에 배치되고, 제3 발광부(ELU3)는 제2 발광부(ELU2)의 타 측에 배치될 수 있다. 제2 발광부(ELU2)의 면적은 제1 발광부(ELU1)의 면적 및 제3 발광부(ELU3)의 면적보다 클 수 있다.
제1 발광부(ELU1)의 제1 화소 전극(PXE1), 제2 발광부(ELU2)의 제2 화소 전극(PXE2), 및 제3 발광부(ELU3)의 제3 화소 전극(PXE3)은 제1 방향(DR1)으로 배열될 수 있다. 제1 화소 전극(PXE1)은 제2 화소 전극(PXE2)의 일 측에 배치되고, 제3 화소 전극(PXE3)은 제2 화소 전극(PXE2)의 타 측에 배치될 수 있다. 제2 화소 전극(PXE2)의 면적은 제1 화소 전극(PXE1)의 면적 및 제3 화소 전극(PXE3)의 면적보다 클 수 있다. 또한, 제1 화소 전극(PXE1)의 면적은 제1 발광부(ELU1)의 면적보다 크고, 제2 화소 전극(PXE2)의 면적은 제2 발광부(ELU2)의 면적보다 크며, 제3 화소 전극(PXE3)의 면적은 제3 발광부(ELU3)의 면적보다 클 수 있다.
제1 화소 전극(PXE1)은 제1 화소 콘택홀(PCNT1)을 통해 제1 화소 구동부에 연결되며, 이로 인해 제1 화소 구동부의 구동 전압을 공급받을 수 있다. 제2 화소 전극(PXE2)은 제2 화소 콘택홀(PCNT2)을 통해 제2 화소 구동부에 연결되며, 이로 인해 제2 화소 구동부의 구동 전압을 공급받을 수 있다. 제3 화소 전극(PXE3)은 제3 화소 콘택홀(PCNT3)을 통해 제3 화소 구동부에 연결되며, 이로 인해 제3 화소 구동부의 구동 전압을 공급받을 수 있다.
도 4와 도 5에서는 제2 발광부(LEU2)의 제2 화소 전극(PXE2)이 스캔 초기화 배선(GILk/GILk+1), 스캔 기입 배선(GWLk/GWLk+1), 발광 배선(EMLk/EMLk+1), 및 제1 전원 연결 배선(VSCL)에 중첩하고, 제1 발광부(LEU1)의 제1 화소 전극(PXE1), 제2 발광부(LEU2)의 제2 화소 전극(PXE2), 및 제3 발광부(LEU3)의 제3 화소 전극(PXE3)이 적색 데이터 배선(RDLj/RDLj+1/RDLj+2/RDLj+3), 청색 데이터 배선(BDLj/BDLj+1/BDLj+2/BDLj+3), 녹색 데이터 배선(GDLj/GDLj+1/GDLj+2/GDLj+3), 및 제2 전원 배선(VDL)에 중첩하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 발광부(LEU1)의 제1 화소 전극(PXE1), 제2 발광부(LEU2)의 제2 화소 전극(PXE2), 및 제3 발광부(LEU3)의 제3 화소 전극(PXE3) 중 적어도 어느 하나는 스캔 초기화 배선(GILk/GILk+1), 스캔 기입 배선(GWLk/GWLk+1), 발광 배선(EMLk/EMLk+1), 제1 전원 연결 배선(VSCL), 적색 데이터 배선(RDLj/RDLj+1/RDLj+2/RDLj+3), 청색 데이터 배선(BDLj/BDLj+1/BDLj+2/BDLj+3), 녹색 데이터 배선(GDLj/GDLj+1/GDLj+2/GDLj+3), 및 제2 전원 배선(VDL) 중 적어도 하나에 중첩할 수 있다.
표시 영역(DA)에서 제1 내지 제4 아일랜드 패턴들(ISP1, ISP2, ISP3, ISP4) 각각에는 아일랜드 공통 전극(ICE)이 배치될 수 있다. 제1 내지 제4 아일랜드 패턴들(ISP1, ISP2, ISP3, ISP4) 각각에서 아일랜드 공통 전극(ICE)은 제1 공통 콘택홀(CCNT1)을 통해 제1 공통 연결 전극(CCU1)에 연결될 수 있다. 제1 내지 제8 연결 패턴들(CNP1~CNP8) 각각의 길이 변화에 따라 파손되는 것을 방지하기 위해, 아일랜드 공통 전극(ICE)은 제1 내지 제8 연결 패턴들(CNP1~CNP8)에 배치되지 않을 수 있다.
표시 영역(DA)에서 제1 내지 제4 아일랜드 패턴들(ISP1, ISP2, ISP3, ISP4) 각각에는 제1 공통 연결 전극(CCU1)이 배치될 수 있다. 제1 공통 연결 전극(CCU1)은 제2 공통 콘택홀(CCNT2)을 통해 제1 전원 연결 배선(VSCL)에 연결될 수 있다. 도 4 내지 도 6에는 도시하지 않았지만, 제1 전원 연결 배선(VSCL)은 제1 공통 연결 전극(CCU1) 및 제2 공통 콘택홀(CCNT2)과 제3 방향(DR3)에서 중첩할 수 있다. 그러므로, 제1 전원 배선(VSL)의 제1 전원 전압은 제1 전원 연결 배선(VSCL)과 제1 공통 연결 전극(CCU1)을 통해 아일랜드 공통 전극(ICE)에 공급될 수 있다.
제1 공통 연결 전극(CCU1)은 제1 화소 전극(PXE1), 제2 화소 전극(PXE2), 및 제3 화소 전극(PXE3)과 동일한 층에 배치될 수 있다. 그러므로, 제1 공통 연결 전극(CCU1)은 제1 화소 전극(PXE1), 제2 화소 전극(PXE2), 및 제3 화소 전극(PXE3)과 중첩하지 않을 수 있다.
도 4 내지 도 6과 같이, 절개부들(CUP1~CUP4)에 의해 구획되는 제1 내지 제4 아일랜드 패턴들(ISP1~ISP4)은 제1 내지 제8 연결 패턴들(CNP1~CNP8)에 의해 연결되며, 제1 내지 제8 연결 패턴들(CNP1~CNP8)은 표시 장치(10)가 수축되는 경우 구부러진 상태를 갖는 반면에, 표시 장치(10)가 연신되는 경우 펼쳐진 상태를 가질 수 있다. 그러므로, 제1 내지 제4 아일랜드 패턴들(ISP1~ISP4)의 형태는 변하지 않고 제1 내지 제8 연결 패턴들(CNP1~CNP8)의 길이들이 변함으로써, 절개부들(CUP1~CUP4) 각각의 폭이 넓어지거나 줄어들 수 있다. 따라서, 표시 영역(DA)의 연신 및 수축이 가능할 수 있다.
도 9와 도 10은 일 실시예에 따른 제1 더미 영역을 상세히 보여주는 레이아웃 도이다. 도 11은 도 9의 제1 아일랜드 패턴을 상세히 보여주는 레이아웃 도이다.
도 9에는 표시 장치(10)의 수축시 제1 더미 영역(DMA1)의 아일랜드 패턴들(ISP1~ISP4), 연결 패턴들(CNP1~CNP8), 및 절개부들(CUP1~CUP4)이 나타나 있다. 도 10에는 표시 장치(10)의 연신시 제1 더미 영역(DMA1)의 아일랜드 패턴들(ISP1~ISP4), 연결 패턴들(CNP1~CNP8), 및 절개부들(CUP1~CUP4)이 나타나 있다.
도 9 내지 도 11을 참조하면, 기판(SUB)은 제1 더미 영역(DMA1)에서 절개부들(CUP1~CUP4)에 의해 절개된 아일랜드 패턴들(ISP)과 연결 패턴들(CNP)을 포함할 수 있다. 제1 더미 영역(DMA1)의 아일랜드 패턴들(ISP) 및 연결 패턴들(CNP)은 도 4 내지 도 6을 결부하여 설명한 표시 영역(DA)의 아일랜드 패턴들(ISP) 및 연결 패턴들(CNP)과 실질적으로 동일할 수 있다. 그러므로, 제1 더미 영역(DMA1)의 아일랜드 패턴들(ISP) 및 연결 패턴들(CNP)에 대한 설명은 생략한다.
제1 더미 영역(DMA1)에서 제1 내지 제4 아일랜드 패턴들(ISP1, ISP2, ISP3, ISP4) 각각에는 스캔 초기화 배선(GILk/GILk+1), 스캔 기입 배선(GWLk/GWLk+1), 발광 배선(EMLk/EMLk+1), 제1 전원 연결 배선(VSCL), 및 제1 전원 배선(VSL)이 배치될 수 있다.
제k 스캔 초기화 배선(GILk), 제k 스캔 기입 배선(GWLk), 및 제k 발광 배선(EMLk)은 제1 연결 패턴(CNP1), 제1 아일랜드 패턴(ISP1), 제2 연결 패턴(CNP2), 및 제2 아일랜드 패턴(ISP2)을 순차적으로 경유할 수 있다. 또한, 제k+1 스캔 초기화 배선(GIL), 제k+1 스캔 기입 배선(GWLk+1), 및 제k+1 발광 배선(EMLk+1)은 제7 연결 패턴(CNP7), 제3 아일랜드 패턴(ISP3), 제8 연결 패턴(CNP8), 및 제4 아일랜드 패턴(ISP4)을 순차적으로 경유할 수 있다. 즉, 제1 더미 영역(DMA1)에서 스캔 초기화 배선(GILk/GILk+1), 스캔 기입 배선(GWLk/GWLk+1), 및 발광 배선(EMLk/EMLk+1)은 제1 방향(DR1)을 따라 지그재그 또는 구불구불하게 연장되어, 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2)에 연결될 수 있다.
제1 전원 배선(VSL)은 제3 연결 패턴(CNP3), 제1 아일랜드 패턴(ISP1), 제4 연결 패턴(CNP4), 및 제2 아일랜드 패턴(ISP2)을 순차적으로 경유할 수 있다. 또한, 제1 전원 배선(VSL)은 제5 연결 패턴(CNP5), 제2 아일랜드 패턴(ISP2), 제6 연결 패턴(CNP6), 및 제4 아일랜드 패턴(ISP4)을 순차적으로 경유할 수 있다. 제1 전원 배선(VSL)은 제1 내지 제4 아일랜드 패턴들(ISP1, ISP2, ISP3, ISP4) 각각에서 제4 공통 콘택홀(CCNT4)을 통해 제2 공통 연결 전극(CCU2)에 연결될 수 있다. 즉, 제1 더미 영역(DMA1)에서 제1 전원 배선(VSL)은 제2 방향(DR2)을 따라 지그재그 또는 구불구불하게 연장될 수 있다.
제1 내지 제4 아일랜드 패턴들(ISP1, ISP2, ISP3, ISP4) 각각에서 제1 전원 연결 배선(VSCL)은 제1 전원 배선(VSL)으로부터 분지될 수 있다. 제1 더미 영역(DMA1)에서 제1 전원 연결 배선(VSCL)은 제1 방향(DR1)을 따라 지그재그 또는 구불구불하게 연장될 수 있다.
예를 들어, 도 9와 같이 제1 아일랜드 패턴(ISP1)에서 제1 전원 배선(VSL)으로부터 분지된 제1 전원 연결 배선(VSCL)은 제2 연결 패턴(CNP2), 제2 아일랜드 패턴(ISP2), 및 제1 연결 패턴(CNP1)으로 연장될 수 있다. 이 경우, 제1 아일랜드 패턴(ISP1)에서 제1 전원 배선(VSL)으로부터 분지되어 제2 아일랜드 패턴(ISP2)으로 연장된 제1 전원 연결 배선(VSCL)은 제2 아일랜드 패턴(ISP2)에서 제1 전원 배선(VSL)에 연결될 수 있다.
또한, 도 9와 같이 제3 아일랜드 패턴(ISP3)에서 제1 전원 배선(VSL)으로부터 분지된 제1 전원 연결 배선(VSCL)은 제8 연결 패턴(CNP8), 제4 아일랜드 패턴(ISP4), 및 제7 연결 패턴(CNP7)으로 연장될 수 있다. 이 경우, 제3 아일랜드 패턴(ISP3)에서 제1 전원 배선(VSL)으로부터 분지되어 제4 아일랜드 패턴(ISP4)으로 연장된 제1 전원 연결 배선(VSCL)은 제4 아일랜드 패턴(ISP4)에서 제1 전원 배선(VSL)에 연결될 수 있다.
제1 더미 영역(DMA1)에서 제1 내지 제4 아일랜드 패턴들(ISP1, ISP2, ISP3, ISP4) 각각에는 제1 더미 발광층(DEL1), 제2 더미 발광층(DEL2), 및 제3 더미 발광층(DEL3)이 배치될 수 있다.
제1 더미 발광층(DEL1)은 제1 발광부(LEU1)의 제1 표시 발광층(EL1)과 실질적으로 동일한 물질을 포함할 수 있다. 제2 더미 발광층(DEL2)은 제2 발광부(LEU2)의 제2 표시 발광층과 실질적으로 동일한 물질을 포함할 수 있다. 제3 더미 발광층(DEL3)은 제3 발광부(LEU3)의 제3 표시 발광층과 실질적으로 동일한 물질을 포함할 수 있다.
제1 더미 발광층(DEL1), 제2 더미 발광층(DEL2), 및 제3 더미 발광층(DEL3)은 제1 방향(DR1)으로 배열될 수 있다. 제1 더미 발광층(DEL1)은 제2 더미 발광층(DEL2)의 일 측에 배치되고, 제3 더미 발광층(DEL3)은 제2 더미 발광층(DEL2)의 타 측에 배치될 수 있다. 제2 더미 발광층(DEL2)의 면적은 제1 더미 발광층(DEL1)의 면적 및 제3 더미 발광층(DEL3)의 면적보다 클 수 있다.
도 9와 도 10에서는 제2 더미 발광층(DEL2)이 스캔 초기화 배선(GILk/GILk+1), 스캔 기입 배선(GWLk/GWLk+1), 발광 배선(EMLk/EMLk+1), 및 제1 전원 연결 배선(VSCL)에 중첩하고, 제1 더미 발광층(DEL1), 제2 더미 발광층(DEL2), 및 제3 더미 발광층(DEL3)이 제1 전원 배선(VSL)에 중첩하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 더미 발광층(DEL1), 제2 더미 발광층(DEL2), 및 제3 더미 발광층(DEL3) 중 적어도 어느 하나는 스캔 초기화 배선(GILk/GILk+1), 스캔 기입 배선(GWLk/GWLk+1), 발광 배선(EMLk/EMLk+1), 제1 전원 연결 배선(VSCL), 적색 데이터 배선(RDLj/RDLj+1/RDLj+2/RDLj+3), 청색 데이터 배선(BDLj/BDLj+1/BDLj+2/BDLj+3), 및 녹색 데이터 배선(GDLj/GDLj+1/GDLj+2/GDLj+3) 중 적어도 어느 하나에 중첩할 수 있다.
제1 더미 영역(DMA1)에서 제1 내지 제4 아일랜드 패턴들(ISP1, ISP2, ISP3, ISP4) 각각에는 제2 공통 연결 전극(CCU2)이 배치될 수 있다. 제1 더미 영역(DMA1)에서 제1 내지 제4 아일랜드 패턴들(ISP1, ISP2, ISP3, ISP4) 각각의 더미 공통 전극(DCE)은 제3 공통 콘택홀(CCNT3)을 통해 제2 공통 연결 전극(CCU2)에 연결될 수 있다. 제1 더미 영역(DMA1)에서 제1 내지 제4 아일랜드 패턴들(ISP1, ISP2, ISP3, ISP4) 각각의 제2 공통 연결 전극(CCU2)은 제4 공통 콘택홀(CCNT4)을 통해 제1 전원 배선(VSL)에 연결될 수 있다. 도 9 내지 도 11에는 도시하지 않았지만, 제1 전원 연결 배선(VSCL)은 제2 공통 연결 전극(CCU2) 및 제4 공통 콘택홀(CCNT4)과 제3 방향(DR3)에서 중첩할 수 있다. 그러므로, 제1 전원 배선(VSL)의 제1 전원 전압은 제1 전원 연결 배선(VSCL)과 제2 공통 연결 전극(CCU2)을 통해 더미 공통 전극(DCE)에 공급될 수 있다.
제2 공통 연결 전극(CCU2)은 제1 화소 전극(PXE1), 제2 화소 전극(PXE2), 제3 화소 전극(PXE3), 및 제1 공통 연결 전극(CCU1)과 동일한 층에 배치될 수 있다. 제2 공통 연결 전극(CCU2)은 제1 더미 발광층(DEL1), 제2 더미 발광층(DEL2), 및 제3 더미 발광층(DEL3)과 중첩하지 않을 수 있다.
도 9 내지 도 11과 같이, 표시 영역(DA)뿐만 아니라 제1 더미 영역(DMA1)에서도 제1 내지 제4 아일랜드 패턴들(ISP1~ISP4)의 형태는 변하지 않고 제1 내지 제8 연결 패턴들(CNP1~CNP8)의 길이들이 변함으로써, 절개부들(CUP1~CUP4) 각각의 폭을 조정할 수 있다. 그러므로, 제1 더미 영역(DMA1)의 연신 및 수축이 가능할 수 있다.
또한, 도 9 내지 도 11과 같이 제1 전원 배선(VSL)은 제1 더미 영역(DMA1)에서 제1 더미 발광층(DEL1), 제2 더미 발광층(DEL2), 및 제3 더미 발광층(DEL3)과 중첩하며, 제2 방향(DR2)을 따라 지그재그 또는 구불구불하게 연장될 수 있다. 제1 전원 배선(VSL)은 표시 패널(100)의 가장자리에 배치되지 않으므로, 제1 전원 배선(VSL)이 표시 패널(100)의 가장자리에 배치될 때에 비해 비표시 영역(NDA)의 폭은 줄어들 수 있다.
한편, 제2 더미 영역(DMA2)은 도 9 내지 도 11을 결부하여 설명한 제1 더미 영역(DMA1)과 실질적으로 동일하므로, 제2 더미 영역(DMA2)에 대한 설명은 생략한다.
도 12와 도 13은 일 실시예에 따른 제1 스캔 구동부를 상세히 보여주는 레이아웃 도이다.
도 12에는 표시 장치(10)의 수축시 제1 스캔 구동부(SDC1)의 아일랜드 패턴들(ISP1~ISP4), 연결 패턴들(CNP1~CNP8), 및 절개부들(CUP1~CUP4)이 나타나 있다. 도 13에는 표시 장치(10)의 연신시 제1 스캔 구동부(SDC1)의 아일랜드 패턴들(ISP1~ISP4), 연결 패턴들(CNP1~CNP8), 및 절개부들(CUP1~CUP4)이 나타나 있다.
도 12와 도 13을 참조하면, 기판(SUB)은 제1 스캔 구동부(SDC1)에서 절개부들(CUP1~CUP4)에 의해 절개된 아일랜드 패턴들(ISP)과 연결 패턴들(CNP)을 포함할 수 있다. 제1 스캔 구동부(SDC1)의 아일랜드 패턴들(ISP) 및 연결 패턴들(CNP)은 도 4와 도 5를 결부하여 설명한 표시 영역(DA)의 아일랜드 패턴들(ISP) 및 연결 패턴들(CNP)과 실질적으로 동일할 수 있다. 그러므로, 제1 스캔 구동부(SDC1)의 아일랜드 패턴들(ISP) 및 연결 패턴들(CNP)에 대한 설명은 생략한다.
제1 스캔 구동부(SDC1)에서 제1 내지 제4 아일랜드 패턴들(ISP1, ISP2, ISP3, ISP4) 각각에는 스캔 스테이지 회로부(STC)가 배치될 수 있다. 스캔 스테이지 회로부(STC)는 스캔 신호 출력부(SOU)의 복수의 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1) 각각의 복수의 박막 트랜지스터들 중 적어도 하나를 포함할 수 있다.
제1 스캔 구동부(SDC1)에서 제1 내지 제4 아일랜드 패턴들(ISP1, ISP2, ISP3, ISP4) 각각에는 제1 구동 전압 배선(VGHL), 제2 구동 전압 배선(VGLL), 제1 클럭 배선(CKL1), 제2 클럭 배선(CKL2), 스테이지 연결 배선들(STCL1, STCL2) 등이 배치될 수 있다. 제1 스캔 제어 배선(도 2의 GCL1)들과 제2 스캔 제어 배선(도 2의 GCL2)들은 제1 구동 전압 배선(VGHL), 제2 구동 전압 배선(VGLL), 제1 클럭 배선(CKL1), 제2 클럭 배선(CKL2)을 포함할 수 있다.
제1 구동 전압 배선(VGHL), 제2 구동 전압 배선(VGLL), 제1 클럭 배선(CKL1), 제2 클럭 배선(CKL2)은 제1 내지 제4 아일랜드 패턴들(ISP1, ISP2, ISP3, ISP4) 각각에서 스테이지 회로부(STC)에 연결될 수 있다. 제1 구동 전압 배선(VGHL), 제2 구동 전압 배선(VGLL), 제1 클럭 배선(CKL1), 제2 클럭 배선(CKL2)은 제3 연결 패턴(CNP1), 제1 아일랜드 패턴(ISP1), 제4 연결 패턴(CNP2), 및 제3 아일랜드 패턴(ISP3)을 순차적으로 경유할 수 있다. 제1 구동 전압 배선(VGHL), 제2 구동 전압 배선(VGLL), 제1 클럭 배선(CKL1), 제2 클럭 배선(CKL2)은 제5 연결 패턴(CNP5), 제2 아일랜드 패턴(ISP2), 제6 연결 패턴(CNP6), 및 제4 아일랜드 패턴(ISP4)을 순차적으로 경유할 수 있다. 즉, 제1 구동 전압 배선(VGHL), 제2 구동 전압 배선(VGLL), 제1 클럭 배선(CKL1), 제2 클럭 배선(CKL2)은 제2 방향(DR2)을 따라 지그재그 또는 구불구불하게 연장될 수 있다.
스테이지 연결 배선들(STCL1, STCL2)은 제1 방향(DR1)에서 이웃하는 스테이지 회로부(STC)들을 연결할 수 있다. 스테이지 연결 배선들(STCL1, STCL2)은 제1 연결 패턴(CNP1), 제1 아일랜드 패턴(ISP1), 제2 연결 패턴(CNP2), 및 제2 아일랜드 패턴(ISP2)을 순차적으로 경유할 수 있다. 또한, 스테이지 연결 배선들(STCL1, STCL2)은 제7 연결 패턴(CNP7), 제3 아일랜드 패턴(ISP3), 제8 연결 패턴(CNP8), 및 제4 아일랜드 패턴(ISP4)을 순차적으로 경유할 수 있다. 즉, 스테이지 연결 배선들(STCL1, STCL2)은 제1 방향(DR1)을 따라 지그재그 또는 구불구불하게 연장될 수 있다.
또한, 스테이지 연결 배선들(STCL1, STCL2) 뿐만 아니라, 스캔 초기화 배선(GILk/GILk+1), 스캔 기입 배선(GWLk/GWLk+1), 및 발광 배선(EMLk/EMLk+1) 중 적어도 어느 하나가 제1 연결 패턴(CNP1), 제1 아일랜드 패턴(ISP1), 제2 연결 패턴(CNP2), 및 제2 아일랜드 패턴(ISP2)을 순차적으로 경유하고, 제7 연결 패턴(CNP7), 제3 아일랜드 패턴(ISP3), 제8 연결 패턴(CNP8), 및 제4 아일랜드 패턴(ISP4)을 순차적으로 경유할 수 있다. 즉, 스캔 초기화 배선(GILk/GILk+1), 스캔 기입 배선(GWLk/GWLk+1), 및 발광 배선(EMLk/EMLk+1) 중 적어도 어느 하나가 제1 방향(DR1)을 따라 지그재그 또는 구불구불하게 연장될 수 있다.
도 12 및 도 13과 같이, 표시 영역(DA)과 제1 더미 영역(DMA1) 뿐만 아니라, 제1 스캔 구동부(SDC1)에서도 제1 내지 제4 아일랜드 패턴들(ISP1~ISP4)의 형태는 변하지 않고 제1 내지 제8 연결 패턴들(CNP1~CNP8)의 길이들이 변함으로써, 절개부들(CUP1~CUP4) 각각의 폭을 조정할 수 있다. 그러므로, 제1 스캔 구동부(SDC1)의 연신 및 수축이 가능할 수 있다.
한편, 제2 스캔 구동부(SDC2)는 도 12과 도 13을 결부하여 설명한 제1 스캔 구동부(SDC1)와 실질적으로 동일하므로, 제2 스캔 구동부(SDC2)에 대한 설명은 생략한다.
도 14는 도 6의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 15는 도 11의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 16은 도 12의 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 14 내지 도 16을 참조하면, 기판(SUB)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(polyimide)로 이루어질 수 있다. 기판(SUB)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
기판(SUB) 상에는 배리어막(BR)이 배치될 수 있다. 배리어막(BR)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터층(TFTL)의 트랜지스터들과 발광 소자층(EML)의 발광층(EL1)을 보호하기 위한 막이다. 예를 들어, 배리어막(BR)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등과 같은 무기 절연물을 포함할 수 있다. 아연산화물(ZnOX)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다. 배리어막(BR)은 복수의 무기막들을 포함할 수 있다.
배리어막(BR) 상에는 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)가 배치될 수 있다. 제1 박막 트랜지스터(TFT1)는 도 2에 도시된 제4 트랜지스터(ST4)와 제6 트랜지스터(ST6) 중 어느 하나일 수 있다. 제2 박막 트랜지스터(TFT2)는 도 3에 도시된 스테이지 회로부(STC)의 복수의 박막 트랜지스터들 중 어느 하나일 수 있다. 제1 박막 트랜지스터(TFT1)는 제1 액티브층(ACT1)과 제1 게이트 전극(G1)을 포함할 수 있다. 제2 박막 트랜지스터(TFT2)는 제2 액티브층(ACT2)과 제2 게이트 전극(G2)을 포함할 수 있다.
배리어막(BR) 상에는 제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1)과 제2 박막 트랜지스터(ACT2)의 제2 액티브층(ACT2)이 배치될 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다.
제1 액티브층(ACT1)은 제1 채널 영역(CHA1), 제1 소스 영역(S1), 및 제1 드레인 영역(D1)을 포함할 수 있다. 제1 채널 영역(CHA1)은 기판(SUB)의 두께 방향인 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩하는 영역일 수 있다. 제1 소스 영역(S1)은 제1 채널 영역(CHA1)의 일 측에 배치되고, 제1 드레인 영역(D1)은 제1 채널 영역(CHA1)의 타 측에 배치될 수 있다. 제1 소스 영역(S1)과 제1 드레인 영역(D1)은 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩하지 않는 영역일 수 있다. 제1 소스 영역(S1)과 제1 드레인 영역(D1)은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
제2 액티브층(ACT2)은 제2 채널 영역(CHA2), 제2 소스 영역(S2), 및 제2 드레인 영역(D2)을 포함할 수 있다. 제2 채널 영역(CHA2)은 기판(SUB)의 두께 방향인 제3 방향(DR3)에서 제2 게이트 전극(G2)과 중첩하는 영역일 수 있다. 제2 소스 영역(S2)은 제2 채널 영역(CHA2)의 일 측에 배치되고, 제2 드레인 영역(D2)은 제2 채널 영역(CHA2)의 타 측에 배치될 수 있다. 제2 소스 영역(S2)과 제2 드레인 영역(D2)은 제3 방향(DR3)에서 제2 게이트 전극(G2)과 중첩하지 않는 영역일 수 있다. 제2 소스 영역(S2)과 제2 드레인 영역(D2)은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1)과 제2 박막 트랜지스터(ACT2)의 제2 액티브층(ACT2) 상에는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등과 같은 무기 절연물을 포함할 수 있다.
게이트 절연막(130) 상에는 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1), 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2), 및 제1 커패시터 전극(CAE1)이 배치될 수 있다. 제1 게이트 전극(G1)은 제3 방향(DR3)에서 제1 액티브층(ACT1)과 중첩할 수 있다. 제2 게이트 전극(G2)은 제3 방향(DR3)에서 제2 액티브층(ACT2)과 중첩할 수 있다. 도 11에서는 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)이 서로 떨어져 배치된 것으로 도시하였지만, 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)은 서로 연결될 수 있다. 제1 게이트 전극(G1), 제2 게이트 전극(G2), 및 제1 커패시터 전극(CAE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1), 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2), 및 제1 커패시터 전극(CAE1) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등과 같은 무기 절연물을 포함할 수 있다. 제1 층간 절연막(141)은 복수의 무기막들을 포함할 수 있다.
제1 층간 절연막(141) 상에는 제2 커패시터 전극(CAE2)이 배치될 수 있다. 제2 커패시터 전극(CAE2)은 제3 방향(DR3)에서 제1 커패시터 전극(CAE1)과 중첩할 수 있다. 제1 커패시터 전극(CAE1)이 제1 게이트 전극(G1)과 연결된 경우, 제2 커패시터 전극(CAE2)은 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩할 수 있다. 제1 층간 절연막(141)이 소정의 유전율을 가지므로, 제1 커패시터 전극(CAE1), 제2 커패시터 전극(CAE2), 및 그들 사이에 배치된 제1 층간 절연막(141)에 의해 커패시터가 형성될 수 있다. 제2 커패시터 전극(CAE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.제2 커패시터 전극(CAE2) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등과 같은 무기 절연물을 포함할 수 있다. 제2 층간 절연막(142)은 복수의 무기막들을 포함할 수 있다.
제2 층간 절연막(142) 상에는 제1 애노드 연결 전극(ANDE1), 데이터 배선들(RDLj, BDLj, GDLj), 제1 전원 배선(VSL), 제1 전원 연결 배선(VSCL), 제1 구동 전압 배선(VGHL), 제2 구동 전압 배선(VGLL), 및 제1 클럭 배선(CKL1), 제2 클럭 배선(CKL2)이 배치될 수 있다. 제1 애노드 연결 전극(ANDE1)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제1 연결 콘택홀(ANCT1)을 통해 제1 박막 트랜지스터(TFT1)의 제1 드레인 영역(D1)에 연결될 수 있다. 제1 애노드 연결 전극(ANDE1), 데이터 배선들(RDLj, BDLj, GDLj), 제1 전원 배선(VSL), 제1 구동 전압 배선(VGHL), 제2 구동 전압 배선(VGLL), 제1 클럭 배선(CKL1), 및 제2 클럭 배선(CKL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 애노드 연결 전극(ANDE1), 데이터 배선들(RDLj, BDLj, GDLj), 제1 전원 배선(VSL), 제1 전원 연결 배선(VSCL), 제1 구동 전압 배선(VGHL), 제2 구동 전압 배선(VGLL), 제1 클럭 배선(CKL1), 제2 클럭 배선(CKL2) 상에는 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)로 인한 단차를 평탄화하기 위한 제1 평탄화막(160)이 배치될 수 있다. 제1 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 평탄화막(160) 상에는 제1 발광 소자(LEL1)들, 제1 공통 연결 전극(CCU1), 제2 공통 연결 전극(CCU2), 및 뱅크(190)가 배치될 수 있다. 제1 발광 소자(LEL1)는 제1 화소 전극(PXE1), 제1 발광층(EL1), 및 아일랜드 공통 전극(ICE)을 포함한다.
제1 화소 전극(PXE1), 제1 공통 연결 전극(CCU1), 및 제2 공통 연결 전극(CCU2)은 제1 평탄화막(160) 상에 배치될 수 있다. 제1 화소 전극(PXE1)은 제1 평탄화막(160)을 관통하는 제1 화소 콘택홀(PCT1)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다. 제1 공통 연결 전극(CCU1)은 제1 평탄화막(160)을 관통하는 제2 공통 콘택홀(CCNT2)을 통해 제1 전원 연결 배선(VSCL)에 연결될 수 있다. 제2 공통 연결 전극(CCU2)은 제1 평탄화막(160)을 관통하는 제4 공통 콘택홀(CCNT4)을 통해 제1 전원 배선(VSL)에 연결될 수 있다.
제1 화소 전극(PXE1), 제1 공통 연결 전극(CCU1), 및 제2 공통 연결 전극(CCU2) 각각은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO(Indium Tin Oxide)의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(190)는 제1 발광부(ELU1), 제2 발광부(ELU2), 및 제3 발광부(ELU3)를 정의하기 위해, 제1 평탄화막(160) 상에서 화소 전극(PXE1)들을 구획하도록 형성될 수 있다. 뱅크(190)는 화소 전극(PXE1)들 각각의 가장자리를 덮도록 배치될 수 있다. 뱅크(190)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 발광부(ELU1)는 제1 화소 전극(PXE1), 제1 표시 발광층(EL1), 및 아일랜드 공통 전극(ICE)이 순차적으로 적층되어 제1 화소 전극(PXE1)으로부터의 정공과 아일랜드 공통 전극(ICE)으로부터의 전자가 제1 표시 발광층(EL1)에서 재결합함으로써 발광하는 영역을 나타낸다.
제1 화소 전극(PXE1) 상에는 제1 표시 발광층(EL1)이 배치될 수 있다. 제1 표시 발광층(EL1)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 제1 표시 발광층(EL1)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함한다.
제2 발광부(ELU2)는 제2 화소 전극, 제2 표시 발광층, 및 아일랜드 공통 전극이 순차적으로 적층된 영역이고, 제3 발광부(ELU3)는 제3 화소 전극, 제3 표시 발광층, 및 아일랜드 공통 전극이 순차적으로 적층된 영역일 수 있다. 제2 발광부(ELU2)와 제3 발광부(ELU3)는 제1 발광부(ELU1)와 실질적으로 동일하게 형성될 수 있다.
제2 더미 발광층(DEL2)은 뱅크(190)에 의해 덮이지 않고 노출된 제1 평탄화막(180) 상에 배치될 수 있다. 제1 더미 발광층(DEL1)과 제3 더미 발광층(DEL3) 역시 뱅크(190)에 의해 덮이지 않고 노출된 제1 평탄화막(180) 상에 배치될 수 있다. 제1 더미 발광층(DEL1)은 제1 발광부(LEU1)의 제1 표시 발광층(EL1)과 실질적으로 동일한 물질을 포함할 수 있다. 제2 더미 발광층(DEL2)은 제2 발광부(LEU2)의 제2 표시 발광층과 실질적으로 동일한 물질을 포함할 수 있다. 제3 더미 발광층(DEL3)은 제3 발광부(LEU3)의 제3 표시 발광층과 실질적으로 동일한 물질을 포함할 수 있다.아일랜드 공통 전극(ICE)은 제1 표시 발광층(EL1), 제2 표시 발광층, 및 제3 표시 발광층 상에 배치될 수 있다. 아일랜드 공통 전극(ICE)은 제1 표시 발광층(EL1), 제2 표시 발광층, 및 제3 표시 발광층을 덮도록 배치될 수 있다. 아일랜드 공통 전극(ICE)은 제1 표시 발광층(EL1), 제2 표시 발광층, 및 제3 표시 발광층 상에 공통적으로 형성되는 공통층일 수 있다. 아일랜드 공통 전극(ICE) 상에는 캡핑층(capping layer)이 형성될 수 있다. 아일랜드 공통 전극(ICE)은 뱅크(190)를 관통하는 제1 공통 콘택홀(CCNT1)을 통해 제1 공통 연결 전극(CCU1)에 연결될 수 있다. 이로 인해, 아일랜드 공통 전극(ICE)에는 제1 전원 전압이 인가될 수 있다.
더미 공통 전극(DCE)은 제1 더미 발광층(DEL1), 제2 더미 발광층(DEL2), 및 제3 더미 발광층(DEL3) 상에 배치될 수 있다. 더미 공통 전극(DCE)은 제1 더미 발광층(DEL1), 제2 더미 발광층(DEL2), 및 제3 더미 발광층(DEL3)을 덮도록 배치될 수 있다. 더미 공통 전극(DCE)은 제1 더미 발광층(DEL1), 제2 더미 발광층(DEL2), 및 제3 더미 발광층(DEL3) 상에 공통적으로 형성되는 공통층일 수 있다. 더미 공통 전극(DCE) 상에는 캡핑층이 형성될 수 있다. 더미 공통 전극(DCE)은 뱅크(190)를 관통하는 제2 공통 콘택홀(CCNT2)을 통해 제2 공통 연결 전극(CCU2)에 연결될 수 있다. 이로 인해, 더미 공통 전극(DCE)에는 제1 전원 전압이 인가될 수 있다.
아일랜드 공통 전극(ICE)과 더미 공통 전극(DCE)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 아일랜드 공통 전극(ICE)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
아일랜드 공통 전극(ICE)과 더미 공통 전극(DCE) 상에는 봉지층(TFEL)이 배치될 수 있다. 봉지층(TFEL)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함한다. 또한, 봉지층(TFEL)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함한다. 예를 들어, 봉지층(TFEL)은 제1 봉지 무기막(TFE1), 봉지 유기막(TFE2), 및 제2 봉지 무기막(TFE3)을 포함한다.
제1 봉지 무기막(TFE1)은 공통 전극(173) 상에 배치되고, 봉지 유기막(TFE2)은 제1 봉지 무기막(TFE1) 상에 배치되며, 제2 봉지 무기막(TFE3)은 봉지 유기막(TFE2) 상에 배치될 수 있다. 제1 봉지 무기막(TFE1)과 제2 봉지 무기막(TFE3)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnOX) 등과 같은 무기 절연물을 포함할 수 있다. 봉지 유기막(TFE2)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막일 수 있다.
한편, 도 14 내지 도 16에는 도시하지 않았지만, 표시 장치(10)가 수축되는 경우 제1 내지 제8 연결 패턴들(CNP1~CNP8)이 각각이 도 7과 같이 제3 방향(DR3)에서 구부러질 수 있다. 그러므로, 제1 내지 제8 연결 패턴들(CNP1~CNP8) 각각에 배치되는 스캔 초기화 배선(GILk/GILk+1), 스캔 기입 배선(GWLk/GWLk+1), 발광 배선(EMLk/EMLk+1), 제1 전원 연결 배선(VSCL), 적색 데이터 배선(RDLj/RDLj+1/RDLj+2/RDLj+3), 청색 데이터 배선(BDLj/BDLj+1/BDLj+2/BDLj+3), 녹색 데이터 배선(GDLj/GDLj+1/GDLj+2/GDLj+3), 및 제2 전원 배선(VDL)은 제1 내지 제8 연결 패턴들(CNP1~CNP8)이 구부러지는 경우 파손되는 것을 방지하기 위해, 동일한 층, 예를 들어 제2 층간 절연막(142) 상에 배치될 수 있다. 즉, 스캔 초기화 배선(GILk/GILk+1), 스캔 기입 배선(GWLk/GWLk+1), 발광 배선(EMLk/EMLk+1), 제1 전원 연결 배선(VSCL), 적색 데이터 배선(RDLj/RDLj+1/RDLj+2/RDLj+3), 청색 데이터 배선(BDLj/BDLj+1/BDLj+2/BDLj+3), 녹색 데이터 배선(GDLj/GDLj+1/GDLj+2/GDLj+3), 및 제2 전원 배선(VDL)이 배치되는 제2 층간 절연막(142)의 상면은 중립면(neutral plane)으로 설계될 수 있다.
도 17은 도 11의 A 영역의 일 예를 상세히 보여주는 레이아웃 도이다. 도 18은 도 17의 D-D'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 17과 도 18을 참조하면, 제1 전원 연결 배선(VSCL)은 제1 서브 전원 연결 배선(VSCL1)과 제2 서브 전원 연결 배선(VSCL2)을 포함할 수 있다. 제1 서브 전원 연결 배선(VSCL1)은 제1 아일랜드 패턴(ISP1)과 제1 연결 패턴(CNP1)에 배치되고, 제2 서브 전원 연결 배선(VSCL2)은 제1 아일랜드 패턴(ISP1)에 배치될 수 있다.
제1 서브 전원 연결 배선(VSCL1)은 제2 층간 절연막(142) 상에 배치될 수 있다. 즉, 제1 서브 전원 연결 배선(VSCL1)은 제1 애노드 연결 전극(ANDE1), 데이터 배선들(RDLj, BDLj, GDLj), 제1 전원 배선(VSL), 제1 전원 연결 배선(VSCL), 제1 구동 전압 배선(VGHL), 제2 구동 전압 배선(VGLL), 제1 클럭 배선(CKL1), 및 제2 클럭 배선(CKL2)과 동일한 층에 배치될 수 있다. 또한, 제1 서브 전원 연결 배선(VSCL1)은 제1 애노드 연결 전극(ANDE1), 데이터 배선들(RDLj, BDLj, GDLj), 제1 전원 배선(VSL), 제1 전원 연결 배선(VSCL), 제1 구동 전압 배선(VGHL), 제2 구동 전압 배선(VGLL), 제1 클럭 배선(CKL1), 및 제2 클럭 배선(CKL2)과 동일한 물질을 포함할 수 있다.
제2 서브 전원 연결 배선(VSCL2)은 게이트 절연막(130) 상에 배치될 수 있다. 즉, 제2 서브 전원 연결 배선(VSCL2)은 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1), 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2), 및 제1 커패시터 전극(CAE1)과 동일한 층에 배치될 수 있다. 또한, 제2 서브 전원 연결 배선(VSCL2)은 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1), 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2), 및 제1 커패시터 전극(CAE1)과 동일한 물질을 포함할 수 있다.
제1 서브 전원 연결 배선(VSCL1)은 제1 아일랜드 패턴(ISP1)에서 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제1 콘택홀(CNT1)을 통해 제2 서브 전원 연결 배선(VSCL2)에 연결될 수 있다. 제2 서브 전원 연결 배선(VSCL2)은 게이트 절연막(130) 상에 배치되고, 제1 전원 배선(VSL)은 제2 층간 절연막(142) 상에 배치되므로, 제2 서브 전원 연결 배선(VSCL2)과 제1 전원 배선(VSL)은 교차할 수 있다. 제1 아일랜드 패턴(ISP1)의 공간이 제1 연결 패턴(CNP1)의 공간보다 넓기 때문에, 제2 서브 전원 연결 배선(VSCL2)의 폭은 제1 서브 전원 연결 배선(VSCL1)의 폭보다 클 수 있다.
제k 발광 배선(EMLk)은 제k-1 발광 배선(EMLk_1)과 제k-2 발광 배선(EMLk_2)을 포함할 수 있다. 제k-1 발광 배선(EMLk_1)은 제1 아일랜드 패턴(ISP1)과 제1 연결 패턴(CNP1)에 배치되고, 제k-2 발광 배선(EMLk_2)은 제1 아일랜드 패턴(ISP1)에 배치될 수 있다.
제k-1 발광 배선(EMLk_1)은 제2 층간 절연막(142) 상에 배치될 수 있다. 즉, 제k-1 발광 배선(EMLk_1)은 제1 애노드 연결 전극(ANDE1), 데이터 배선들(RDLj, BDLj, GDLj), 제1 전원 배선(VSL), 제1 전원 연결 배선(VSCL), 제1 구동 전압 배선(VGHL), 제2 구동 전압 배선(VGLL), 제1 클럭 배선(CKL1), 및 제2 클럭 배선(CKL2)과 동일한 층에 배치될 수 있다. 또한, 제k-1 발광 배선(EMLk_1)은 제1 애노드 연결 전극(ANDE1), 데이터 배선들(RDLj, BDLj, GDLj), 제1 전원 배선(VSL), 제1 전원 연결 배선(VSCL), 제1 구동 전압 배선(VGHL), 제2 구동 전압 배선(VGLL), 제1 클럭 배선(CKL1), 및 제2 클럭 배선(CKL2)과 동일한 물질을 포함할 수 있다.
제k-2 발광 배선(EMLk_2)은 게이트 절연막(130) 상에 배치될 수 있다. 즉, 제k-2 발광 배선(EMLk_2)은 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1), 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2), 및 제1 커패시터 전극(CAE1)과 동일한 층에 배치될 수 있다. 또한, 제k-2 발광 배선(EMLk_2)은 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1), 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2), 및 제1 커패시터 전극(CAE1)과 동일한 물질을 포함할 수 있다.
제k-1 발광 배선(EMLk_1)은 제1 아일랜드 패턴(ISP1)에서 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제2 콘택홀(CNT2)을 통해 제k-2 발광 배선(EMLk_2)에 연결될 수 있다. 제k-2 발광 배선(EMLk_2)은 게이트 절연막(130) 상에 배치되고, 제1 전원 배선(VSL)은 제2 층간 절연막(142) 상에 배치되므로, 제k-2 발광 배선(EMLk_2)과 제1 전원 배선(VSL)은 교차할 수 있다. 제1 아일랜드 패턴(ISP1)의 공간이 제1 연결 패턴(CNP1)의 공간보다 넓기 때문에, 제k-2 발광 배선(EMLk_2)의 폭은 제k-1 발광 배선(EMLk_1)의 폭보다 클 수 있다.
제k 스캔 기입 배선(GWLk)은 제k-1 스캔 기입 배선(GWLk_1)과 제k-2 스캔 기입 배선(GWLk_2)을 포함할 수 있다. 제k-1 스캔 기입 배선(GWLk_1)은 제1 아일랜드 패턴(ISP1)과 제1 연결 패턴(CNP1)에 배치되고, 제k-2 스캔 기입 배선(GWLk_2)은 제1 아일랜드 패턴(ISP1)에 배치될 수 있다.
제k-1 스캔 기입 배선(GWLk_1)은 제2 층간 절연막(142) 상에 배치될 수 있다. 즉, 제k-1 스캔 기입 배선(GWLk_1)은 제1 애노드 연결 전극(ANDE1), 데이터 배선들(RDLj, BDLj, GDLj), 제1 전원 배선(VSL), 제1 전원 연결 배선(VSCL), 제1 구동 전압 배선(VGHL), 제2 구동 전압 배선(VGLL), 제1 클럭 배선(CKL1), 및 제2 클럭 배선(CKL2)과 동일한 층에 배치될 수 있다. 또한, 제k-1 스캔 기입 배선(GWLk_1)은 제1 애노드 연결 전극(ANDE1), 데이터 배선들(RDLj, BDLj, GDLj), 제1 전원 배선(VSL), 제1 전원 연결 배선(VSCL), 제1 구동 전압 배선(VGHL), 제2 구동 전압 배선(VGLL), 제1 클럭 배선(CKL1), 및 제2 클럭 배선(CKL2)과 동일한 물질을 포함할 수 있다.
제k-2 스캔 기입 배선(GWLk_2)은 게이트 절연막(130) 상에 배치될 수 있다. 즉, 제k-2 스캔 기입 배선(GWLk_2)은 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1), 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2), 및 제1 커패시터 전극(CAE1)과 동일한 층에 배치될 수 있다. 또한, 제k-2 스캔 기입 배선(GWLk_2)은 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1), 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2), 및 제1 커패시터 전극(CAE1)과 동일한 물질을 포함할 수 있다.
제k-1 스캔 기입 배선(GWLk_1)은 제1 아일랜드 패턴(ISP1)에서 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제2 콘택홀(CNT2)을 통해 제k-2 스캔 기입 배선(GWLk_2)에 연결될 수 있다. 제k-2 스캔 기입 배선(GWLk_2)은 게이트 절연막(130) 상에 배치되고, 제1 전원 배선(VSL)은 제2 층간 절연막(142) 상에 배치되므로, 제k-2 스캔 기입 배선(GWLk_2)과 제1 전원 배선(VSL)은 교차할 수 있다. 제1 아일랜드 패턴(ISP1)의 공간이 제1 연결 패턴(CNP1)의 공간보다 넓기 때문에, 제k-2 스캔 기입 배선(GWLk_2)의 폭은 제k-1 스캔 기입 배선(GWLk_1)의 폭보다 클 수 있다.
제k 스캔 초기화 배선(GILk)은 제k-1 스캔 초기화 배선(GILk_1)과 제k-2 스캔 초기화 배선(GILk_2)을 포함할 수 있다. 제k-1 스캔 초기화 배선(GILk_1)은 제1 아일랜드 패턴(ISP1)과 제1 연결 패턴(CNP1)에 배치되고, 제k-2 스캔 초기화 배선(GILk_2)은 제1 아일랜드 패턴(ISP1)에 배치될 수 있다.
제k-1 스캔 초기화 배선(GILk_1)은 제2 층간 절연막(142) 상에 배치될 수 있다. 즉, 제k-1 스캔 초기화 배선(GILk_1)은 제1 애노드 연결 전극(ANDE1), 데이터 배선들(RDLj, BDLj, GDLj), 제1 전원 배선(VSL), 제1 전원 연결 배선(VSCL), 제1 구동 전압 배선(VGHL), 제2 구동 전압 배선(VGLL), 제1 클럭 배선(CKL1), 및 제2 클럭 배선(CKL2)과 동일한 층에 배치될 수 있다. 또한, 제k-1 스캔 초기화 배선(GILk_1)은 제1 애노드 연결 전극(ANDE1), 데이터 배선들(RDLj, BDLj, GDLj), 제1 전원 배선(VSL), 제1 전원 연결 배선(VSCL), 제1 구동 전압 배선(VGHL), 제2 구동 전압 배선(VGLL), 제1 클럭 배선(CKL1), 및 제2 클럭 배선(CKL2)과 동일한 물질을 포함할 수 있다.
제k-2 스캔 초기화 배선(GILk_2)은 게이트 절연막(130) 상에 배치될 수 있다. 즉, 제k-2 스캔 초기화 배선(GILk_2)은 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1), 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2), 및 제1 커패시터 전극(CAE1)과 동일한 층에 배치될 수 있다. 또한, 제k-2 스캔 초기화 배선(GILk_2)은 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1), 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2), 및 제1 커패시터 전극(CAE1)과 동일한 물질을 포함할 수 있다.
제k-1 스캔 초기화 배선(GILk_1)은 제1 아일랜드 패턴(ISP1)에서 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하는 제2 콘택홀(CNT2)을 통해 제k-2 스캔 초기화 배선(GILk_2)에 연결될 수 있다. 제k-2 스캔 초기화 배선(GILk_2)은 게이트 절연막(130) 상에 배치되고, 제1 전원 배선(VSL)은 제2 층간 절연막(142) 상에 배치되므로, 제k-2 스캔 초기화 배선(GILk_2)과 제1 전원 배선(VSL)은 교차할 수 있다. 제1 아일랜드 패턴(ISP1)의 공간이 제1 연결 패턴(CNP1)의 공간보다 넓기 때문에, 제k-2 스캔 초기화 배선(GILk_2)의 폭은 제k-1 스캔 초기화 배선(GILk_1)의 폭보다 클 수 있다.
한편, 스테이지 연결 배선들(STCL1, STCL2) 각각은 도 17과 도 18을 결부하여 설명한 제1 전원 연결 배선(VSCL), 제k 발광 배선(EMLk), 제k 스캔 기입 배선(GWLk), 및 제k 스캔 초기화 배선(GILk)과 실질적으로 동일하게 형성될 수 있다. 그러므로, 스테이지 연결 배선들(STCL1, STCL2)에 대한 설명은 생략한다.
도 19는 도 11의 A 영역의 또 다른 예를 상세히 보여주는 레이아웃 도이다. 도 20은 도 19의 E-E'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 19 및 도 20의 실시예는 제1 전원 연결 배선(VSCL)이 제3 서브 전원 연결 배선(VSCL3)을 더 포함하고, 제k 발광 배선(EMLk)이 제k-3 발광 배선(EMLk_3)제k-3 발광 배선(EMLk_3)을 더 포함하며, 제k 스캔 기입 배선(GWLk)이 제k-3 스캔 기입 배선(GWLk_3)제k-3 스캔 기입 배선(GWLk_3)을 더 포함하고, 제k 스캔 초기화 배선(GILk)이 제k-3 스캔 초기화 배선(GILk_3)을 더 포함하는 것에서 도 17 및 도 18의 실시예와 차이가 있다.
도 19 및 도 20을 참조하면, 제3 서브 전원 연결 배선(VSCL3), 제k-3 발광 배선(EMLk_3), 제k-3 스캔 기입 배선(GWLk_3), 및 제k-3 스캔 초기화 배선(GILk_3)은 제1 아일랜드 패턴(ISP1)에 배치될 수 있다. 제3 서브 전원 연결 배선(VSCL3), 제k-3 발광 배선(EMLk_3), 제k-3 스캔 기입 배선(GWLk_3), 및 제k-3 스캔 초기화 배선(GILk_3)은 제1 층간 절연막(141) 상에 배치될 수 있다. 즉, 제3 서브 전원 연결 배선(VSCL3), 제k-3 발광 배선(EMLk_3), 제k-3 스캔 기입 배선(GWLk_3), 및 제k-3 스캔 초기화 배선(GILk_3)은 제2 커패시터 전극(CAE2)과 동일한 층에 배치될 수 있다. 또한, 제3 서브 전원 연결 배선(VSCL3), 제k-3 발광 배선(EMLk_3), 제k-3 스캔 기입 배선(GWLk_3), 및 제k-3 스캔 초기화 배선(GILk_3)은 제2 커패시터 전극(CAE2)과 동일한 물질을 포함할 수 있다.
제1 서브 전원 연결 배선(VSCL1)은 제1 아일랜드 패턴(ISP1)에서 제2 층간 절연막(142)을 관통하는 제5 콘택홀(CNT5)을 통해 제3 서브 전원 연결 배선(VSCL3)에 연결될 수 있다. 제3 서브 전원 연결 배선(VSCL3)은 제1 층간 절연막(141) 상에 배치되고, 제1 전원 배선(VSL)은 제2 층간 절연막(142) 상에 배치되므로, 제3 서브 전원 연결 배선(VSCL3)과 제1 전원 배선(VSL)은 교차할 수 있다.
제1 아일랜드 패턴(ISP1)의 공간이 제1 연결 패턴(CNP1)의 공간보다 넓기 때문에, 제3 서브 전원 연결 배선(VSCL3)의 폭은 제1 서브 전원 연결 배선(VSCL1)의 폭보다 클 수 있다. 또한, 제1 아일랜드 패턴(ISP1)의 공간이 제1 연결 패턴(CNP1)의 공간보다 넓기 때문에, 제1 서브 전원 연결 배선(VSCL1)은 제1 아일랜드 패턴(ISP1)에서 두 개의 배선, 즉 제2 서브 전원 연결 배선(VSCL2)과 제3 서브 전원 연결 배선(VSCL3)으로 나뉘어져 제1 전원 배선(VSL)과 교차할 수 있다. 이로 인해, 제1 전원 연결 배선(VSCL)의 저항은 낮아질 수 있다.
제k-1 발광 배선(EMLk_1)은 제1 아일랜드 패턴(ISP1)에서 제2 층간 절연막(142)을 관통하는 제6 콘택홀(CNT6)을 통해 제k-3 발광 배선(EMLk_3)에 연결될 수 있다. 제k-3 발광 배선(EMLk_3)은 제1 층간 절연막(141) 상에 배치되고, 제1 전원 배선(VSL)은 제2 층간 절연막(142) 상에 배치되므로, 제k-3 발광 배선(EMLk_3)과 제1 전원 배선(VSL)은 교차할 수 있다.
제1 아일랜드 패턴(ISP1)의 공간이 제1 연결 패턴(CNP1)의 공간보다 넓기 때문에, 제k-3 발광 배선(EMLk_3)의 폭은 제k-1 발광 배선(EMLk_1)의 폭보다 클 수 있다. 또한, 제1 아일랜드 패턴(ISP1)의 공간이 제1 연결 패턴(CNP1)의 공간보다 넓기 때문에, 제k-1 발광 배선(EMLk_1)은 제1 아일랜드 패턴(ISP1)에서 두 개의 배선, 즉 제k-2 발광 배선(EMLk_2)과 제k-3 발광 배선(EMLk_3)으로 나뉘어져 제1 전원 배선(VSL)과 교차할 수 있다. 이로 인해, 제k 발광 배선(EMLk)의 저항은 낮아질 수 있다.
제k-1 스캔 기입 배선(GWLk_1)은 제1 아일랜드 패턴(ISP1)에서 제2 층간 절연막(142)을 관통하는 제7 콘택홀(CNT7)을 통해 제k-3 스캔 기입 배선(GWLk_3)에 연결될 수 있다. 제k-3 스캔 기입 배선(GWLk_3)은 제1 층간 절연막(141) 상에 배치되고, 제1 전원 배선(VSL)은 제2 층간 절연막(142) 상에 배치되므로, 제k-3 스캔 기입 배선(GWLk_3)과 제1 전원 배선(VSL)은 교차할 수 있다.
제1 아일랜드 패턴(ISP1)의 공간이 제1 연결 패턴(CNP1)의 공간보다 넓기 때문에, 제k-3 스캔 기입 배선(GWLk_3)의 폭은 제k-1 스캔 기입 배선(GWLk_1)의 폭보다 클 수 있다. 또한, 제1 아일랜드 패턴(ISP1)의 공간이 제1 연결 패턴(CNP1)의 공간보다 넓기 때문에, 제k-1 스캔 기입 배선(GWLk_1)은 제1 아일랜드 패턴(ISP1)에서 두 개의 배선, 즉 제k-2 스캔 기입 배선(GWLk_2)과 제k-3 스캔 기입 배선(GWLk_3)으로 나뉘어져 제1 전원 배선(VSL)과 교차할 수 있다. 이로 인해, 제k 스캔 기입 배선(GWLk)의 저항은 낮아질 수 있다.
제k-1 스캔 초기화 배선(GILk_1)은 제1 아일랜드 패턴(ISP1)에서 제2 층간 절연막(142)을 관통하는 제8 콘택홀(CNT8)을 통해 제k-3 스캔 초기화 배선(GILk_3)에 연결될 수 있다. 제k-3 스캔 초기화 배선(GILk_3)은 제1 층간 절연막(141) 상에 배치되고, 제1 전원 배선(VSL)은 제2 층간 절연막(142) 상에 배치되므로, 제k-3 스캔 초기화 배선(GILk_3)과 제1 전원 배선(VSL)은 교차할 수 있다.
제1 아일랜드 패턴(ISP1)의 공간이 제1 연결 패턴(CNP1)의 공간보다 넓기 때문에, 제k-3 스캔 초기화 배선(GILk_3)의 폭은 제k-1 스캔 초기화 배선(GILk_1)의 폭보다 클 수 있다. 또한, 제1 아일랜드 패턴(ISP1)의 공간이 제1 연결 패턴(CNP1)의 공간보다 넓기 때문에, 제k-1 스캔 초기화 배선(GILk_1)은 제1 아일랜드 패턴(ISP1)에서 두 개의 배선, 즉 제k-2 스캔 초기화 배선(GILk_2)과 제k-3 스캔 초기화 배선(GILk_3)으로 나뉘어져 제1 전원 배선(VSL)과 교차할 수 있다. 이로 인해, 제k 스캔 초기화 배선(GILk)의 저항은 낮아질 수 있다.
한편, 스테이지 연결 배선들(STCL1, STCL2) 각각은 도 19와 도 20을 결부하여 설명한 제1 전원 연결 배선(VSCL), 제k 발광 배선(EMLk), 제k 스캔 기입 배선(GWLk), 및 제k 스캔 초기화 배선(GILk)과 실질적으로 동일하게 형성될 수 있다. 그러므로, 스테이지 연결 배선들(STCL1, STCL2)에 대한 설명은 생략한다.
도 21은 또 다른 실시예에 따른 제1 더미 영역의 제1 아일랜드 패턴을 상세히 보여주는 레이아웃 도이다. 도 22는 도 21의 F-F'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 21 및 도 22의 실시예는 제1 더미 영역(DMA1)에서 제1 전원 배선(VSL)이 제1 서브 전원 배선(VSL1)과 제2 서브 전원 배선(VSL2)을 포함하는 것에서 도 11 및 도 15의 실시예와 차이가 있다.
도 21 및 도 22를 참조하면, 제1 서브 전원 배선(VSL1)은 제2 층간 절연막(142) 상에 배치될 수 있다. 즉, 제1 서브 전원 배선(VSL1)은 제1 애노드 연결 전극(ANDE1), 데이터 배선들(RDLj, BDLj, GDLj), 제1 전원 배선(VSL), 및 제1 전원 연결 배선(VSCL)과 동일한 층에 배치될 수 있다. 또한, 제1 서브 전원 배선(VSL1)은 제1 애노드 연결 전극(ANDE1), 데이터 배선들(RDLj, BDLj, GDLj), 제1 전원 배선(VSL), 및 제1 전원 연결 배선(VSCL)과 동일한 물질을 포함할 수 있다.
제2 서브 전원 배선(VSL2)은 제1 평탄화막(160) 상에 배치될 수 있다. 제2 서브 전원 배선(VSL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 서브 전원 배선(VSL2) 상에는 제2 평탄화막(180)이 배치될 수 있다. 제2 서브 전원 배선(VSL2)은 제1 아일랜드 패턴(ISP1)에서 제1 평탄화막(160)을 관통하는 제1 전원 콘택홀(VCNT1)을 통해 제1 서브 전원 배선(VSL1)에 연결될 수 있다. 제2 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
이 경우, 도 14에 도시된 제1 발광 소자(LEL1), 제1 공통 연결 전극(CCU1), 제2 공통 연결 전극(CCU2), 및 뱅크(190)는 제2 평탄화막(180) 상에 배치될 수 있다. 또한, 제2 애노드 연결 전극이 제1 평탄화막(160) 상에 배치되고, 제1 평탄화막(160)을 관통하는 제2 연결 콘택홀을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다. 또한, 제1 발광 소자(LEL1)의 제1 화소전극(PXE1)은 제2 평탄화막(180)을 관통하는 제3 연결 콘택홀을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다.
도 21과 도 22에서는 제2 서브 전원 배선(VSL2)이 제1 아일랜드 패턴(ISP1), 제1 연결 패턴(CNP1), 및 제2 연결 패턴(CNP2)에 배치되는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 연결 패턴(CNP1)과 제2 연결 패턴(CNP2)에서 제2 서브 전원 배선(VSL2)은 중립면이 아닌 다른 면에 배치되므로, 제1 연결 패턴(CNP1)과 제2 연결 패턴(CNP2)이 구부러지는 경우, 제2 서브 전원 배선(VSL2)에 크랙이 발생할 수 있다. 그러므로, 제2 서브 전원 배선(VSL2)은 표시 장치(10)의 수축과 연신에도 불구하고, 형태 변화가 없거나 형태 변화가 최소화되는 제1 아일랜드 패턴(ISP1) 상에 배치되고, 제1 연결 패턴(CNP1)과 제2 연결 패턴(CNP2)에는 배치되지 않을 수 있다.
도 21 및 도 22와 같이, 제1 전원 배선(VSL)이 제3 방향(DR3)에서 서로 중첩하는 제1 서브 전원 배선(VSL1)과 제2 서브 전원 배선(VSL2)을 포함함으로써, 제1 전원 배선(VSL)의 길이 대비 면적을 늘릴 수 있으므로, 제1 전원 배선(VSL)의 저항은 줄어들 수 있다.
한편, 제2 더미 영역(DMA2)의 제1 전원 배선(VSL)은 도 21 및 도 22에 도시된 제1 전원 배선(VSL)과 실질적으로 동일할 수 있으므로, 제2 더미 영역(DMA2)의 제1 전원 배선(VSL)에 대한 설명은 생략한다.
도 23은 또 다른 실시예에 따른 제1 더미 영역의 제1 아일랜드 패턴을 상세히 보여주는 레이아웃 도이다. 도 24는 도 23의 G-G'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 23 및 도 24의 실시예는 제1 더미 영역(DMA1)에서 제1 전원 배선(VSL)이 제3 서브 전원 배선(VSL3)을 더 포함하는 것에서 도 21 및 도 22의 실시예와 차이가 있다.
도 23 및 도 24를 참조하면, 제3 서브 전원 배선(VSL3)은 제2 평탄화막(180) 상에 배치될 수 있다. 제3 서브 전원 배선(VSL3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제3 서브 전원 배선(VSL3) 상에는 제3 평탄화막(181)이 배치될 수 있다. 제3 서브 전원 배선(VSL3)은 제1 아일랜드 패턴(ISP1)에서 제2 평탄화막(180)을 관통하는 제2 전원 콘택홀(VCNT2)을 통해 제2 서브 전원 배선(VSL2)에 연결될 수 있다. 제3 평탄화막(181)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
이 경우, 도 14에 도시된 제1 발광 소자(LEL1), 제1 공통 연결 전극(CCU1), 제2 공통 연결 전극(CCU2), 및 뱅크(190)는 제3 평탄화막(181) 상에 배치될 수 있다. 또한, 제3 애노드 연결 전극이 제2 평탄화막(180) 상에 배치되고, 제2 평탄화막(180)을 관통하는 제3 연결 콘택홀을 통해 제2 애노드 연결 전극에 연결될 수 있다. 또한, 제1 발광 소자(LEL1)의 제1 화소전극(PXE1)은 제3 평탄화막(181)을 관통하는 제4 연결 콘택홀을 통해 제3 애노드 연결 전극에 연결될 수 있다.
도 23과 도 24에서는 제2 서브 전원 배선(VSL2)과 제3 서브 전원 배선(VSL3)이 제1 아일랜드 패턴(ISP1), 제1 연결 패턴(CNP1), 및 제2 연결 패턴(CNP2)에 배치되는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 연결 패턴(CNP1)과 제2 연결 패턴(CNP2)에서 제2 서브 전원 배선(VSL2)과 제3 서브 전원 배선(VSL3)은 중립면이 아닌 다른 면에 배치되므로, 제1 연결 패턴(CNP1)과 제2 연결 패턴(CNP2)이 구부러지는 경우, 제2 서브 전원 배선(VSL2)과 제3 서브 전원 배선(VSL3)에 크랙이 발생할 수 있다. 그러므로, 제2 서브 전원 배선(VSL2)과 제3 서브 전원 배선(VSL3)은 표시 장치(10)의 수축과 연신에도 불구하고, 길이 변화가 최소화되는 제1 아일랜드 패턴(ISP1) 상에 배치되고, 제1 연결 패턴(CNP1)과 제2 연결 패턴(CNP2)에는 배치되지 않을 수 있다.
도 23 및 도 24와 같이, 제1 전원 배선(VSL)이 제3 방향(DR3)에서 서로 중첩하는 제1 서브 전원 배선(VSL1), 제2 서브 전원 배선(VSL2), 및 제3 서브 전원 배선(VSL3)을 포함함으로써, 제1 전원 배선(VSL)의 길이 대비 면적을 늘릴 수 있으므로, 제1 전원 배선(VSL)의 저항은 줄어들 수 있다.
한편, 제2 더미 영역(DMA2)의 제1 전원 배선(VSL)은 도 23 및 도 24에 도시된 제1 전원 배선(VSL)과 실질적으로 동일할 수 있으므로, 제2 더미 영역(DMA2)의 제1 전원 배선(VSL)에 대한 설명은 생략한다.
도 25는 또 다른 실시예에 따른 표시 영역을 상세히 보여주는 레이아웃 도이다. 도 26은 또 다른 실시예에 따른 제1 더미 영역을 상세히 보여주는 레이아웃 도이다. 도 27은 또 다른 실시예에 따른 제1 스캔 구동부를 상세히 보여주는 레이아웃 도이다.
도 25에는 표시 장치(10)의 연신시 표시 영역(DA)의 아일랜드 패턴들(ISP1~ISP4), 절개 패턴들(CNP1~CNP8), 및 절개부들(CUP1~CUP4)이 나타나 있다. 도 26에는 표시 장치(10)의 연신시 제1 더미 영역(DMA1)의 아일랜드 패턴들(ISP1~ISP4), 절개 패턴들(CNP1~CNP8), 및 절개부들(CUP1~CUP4)이 나타나 있다. 도 27에는 표시 장치(10)의 연신시 제1 스캔 구동부(SDC1)의 아일랜드 패턴들(ISP1~ISP4), 절개 패턴들(CNP1~CNP8), 및 절개부들(CUP1~CUP4)이 나타나 있다.
도 25 내지 도 27의 실시예는 표시 장치(10)의 수축과 연신시, 제1 내지 제8 절개 패턴들(CNP1~CNP8)이 구부러지거나 펼쳐지지 않고, 절개부들(CUP1~CUP4)이 넓어지는 것에서 도 5, 도 10 및 도 13의 실시예와 차이가 있다. 도 25 내지 도 27에서는 도 5, 도 10, 및 도 13의 실시예와 중복된 설명은 생략한다.
도 25 내지 도 27을 참조하면, 표시 장치(10)의 연신시 제1 절개부(CUP1)의 제1 방향(DR1)의 폭은 표시 장치(10)의 수축시보다 넓어질 수 있다. 표시 장치(10)의 연신시 제1 절개부(CUP1)의 폭은 제1 절개부(CUP1)의 중앙으로 갈수록 커질 수 있다. 즉, 표시 장치(10)의 연신시 제1 절개부(CUP1)의 중앙의 폭은 제1 절개부(CUP1)의 가장자리의 폭보다 넓을 수 있다.
표시 장치(10)의 연신시 제2 절개부(CUP2)의 제2 방향(DR2)의 폭은 표시 장치(10)의 수축시보다 넓어질 수 있다. 표시 장치(10)의 연신시 제2 절개부(CUP2)의 폭은 제2 절개부(CUP2)의 중앙으로 갈수록 커질 수 있다. 즉, 표시 장치(10)의 연신시 제2 절개부(CUP2)의 중앙의 폭은 제2 절개부(CUP2)의 가장자리의 폭보다 넓을 수 있다.
표시 장치(10)의 연신시 제3 절개부(CUP3)의 제1 방향(DR1)의 폭은 표시 장치(10)의 수축시보다 넓어질 수 있다. 표시 장치(10)의 연신시 제3 절개부(CUP1)의 폭은 제3 절개부(CUP3)의 중앙으로 갈수록 커질 수 있다. 즉, 표시 장치(10)의 연신시 제3 절개부(CUP3)의 중앙의 폭은 제3 절개부(CUP3)의 가장자리의 폭보다 넓을 수 있다.
표시 장치(10)의 연신시 제4 절개부(CUP4)의 제2 방향(DR2)의 폭은 표시 장치(10)의 수축시보다 넓어질 수 있다. 표시 장치(10)의 연신시 제4 절개부(CUP4)의 폭은 제4 절개부(CUP4)의 중앙으로 갈수록 커질 수 있다. 즉, 표시 장치(10)의 연신시 제4 절개부(CUP4)의 중앙의 폭은 제4 절개부(CUP4)의 가장자리의 폭보다 넓을 수 있다.
절개부들(CUP1~CUP4)에서는 박막 트랜지스터층(TFTL)의 적어도 일부가 레이저에 의해 제거되므로, 절개부들(CUP)의 연신성은 절개 패턴들(CP’)의 연신성보다 높을 수 있다. 아일랜드 패턴들(ISP)과 연결 패턴들(CNP)의 형태는 변하지 않고, 제1 절개부(CUP1)들, 제2 절개부(CUP2)들, 및 제3 절개부(CUP3)들이 넓어질 수 있다.
도 25 내지 도 27과 같이, 절개부들(CUP1~CUP4)에 의해 구획되는 제1 내지 제4 아일랜드 패턴들(ISP1~ISP4)은 제1 내지 제8 연결 패턴들(CNP1~CNP8)에 의해 연결되므로, 표시 장치(10)가 연신되는 경우 절개부들(CUP1~CUP4)의 폭은 표시 장치(10)가 수축되는 경우보다 넓어질 수 있다. 그러므로, 제1 내지 제4 아일랜드 패턴들(ISP1~ISP4)과 제1 내지 제8 연결 패턴들(CNP1~CNP8)의 형태는 변하지 않으면서, 절개부들(CUP1~CUP4) 각각의 폭이 넓어지거나 줄어들 수 있다. 따라서, 표시 영역(DA)의 연신 및 수축이 가능할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 표시 구동 회로 300: 회로 보드

Claims (20)

  1. 표시 영역; 및
    상기 표시 영역의 일 측에 배치되는 더미 영역을 구비하고,
    상기 표시 영역과 상기 더미 영역 각각은,
    서로 떨어져 배치되는 제1 아일랜드 패턴과 제2 아일랜드 패턴; 및
    상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴을 연결하는 연결 패턴을 포함하며,
    상기 더미 영역은, 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴 각각에서, 더미 공통 전극과 상기 더미 공통 전극에 전기적으로 연결되는 공통 연결 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 표시 영역은, 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴 각각에서, 화소 전극, 상기 화소 전극 상에 배치되는 표시 발광층, 및 상기 표시 발광층 상에 배치되는 아일랜드 공통 전극을 갖는 발광 소자를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 더미 영역은, 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴 각각에서, 상기 표시 발광층과 동일한 물질을 갖는 더미 발광층을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 아일랜드 공통 전극은 상기 아일랜드 공통 전극과 상기 공통 연결 전극 사이에 개재된 적어도 하나의 절연막을 관통하는 공통 콘택홀을 통해 상기 공통 연결 전극에 연결되는 표시 장치.
  5. 제4 항에 있어서,
    상기 공통 콘택홀은 상기 더미 발광층과 중첩하지 않는 표시 장치.
  6. 제3 항에 있어서,
    상기 더미 영역은 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴 각각에서, 제1 전원 전압이 인가되며 상기 공통 연결 전극에 연결되는 제1 전원 배선을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 전원 배선은 상기 공통 연결 전극과 동일한 층에 배치되고, 상기 제1 전원 배선과 상기 공통 연결 전극은 동일한 물질을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 전원 배선은 상기 더미 발광층과 중첩하는 표시 장치.
  9. 제6 항에 있어서,
    상기 제1 전원 배선은 서로 중첩하는 제1 서브 전원 배선과 제2 서브 전원 배선을 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 서브 전원 배선은 상기 공통 연결 전극과 동일한 층에 배치되고, 상기 제1 전원 배선과 상기 공통 연결 전극은 동일한 물질을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 서브 전원 배선은 상기 더미 영역에서 상기 제1 아일랜드 패턴, 상기 제2 아일랜드 패턴, 및 상기 연결 패턴에 배치되고,
    상기 제2 서브 전원 배선은 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴에 배치되는 표시 장치.
  12. 제6 항에 있어서,
    상기 표시 영역은 상기 발광 소자를 구동하기 위한 화소 구동부를 포함하고,
    상기 화소 구동부는,
    구동 트랜지스터;
    스캔 초기화 배선의 스캔 초기화 신호에 따라 상기 구동 트랜지스터의 게이트 전극을 초기화 전압 배선의 초기화 전압으로 초기화하는 제1 트랜지스터;
    스캔 기입 배선의 스캔 기입 신호에 따라 상기 구동 트랜지스터의 게이트 전극에 데이터 전압을 인가하는 제2 트랜지스터; 및
    발광 배선의 발광 신호에 따라 상기 구동 트랜지스터의 제1 전극을 상기 화소 전극에 연결하는 제3 트랜지스터를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 더미 영역의 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴 각각에서, 상기 스캔 초기화 배선, 상기 스캔 기입 배선, 및 상기 발광 배선은 상기 제1 전원 배선과 교차하는 표시 장치.
  14. 제13 항에 있어서,
    상기 스캔 초기화 배선, 상기 스캔 기입 배선, 및 상기 발광 배선은 상기 더미 발광층과 중첩하는 표시 장치.
  15. 표시 영역; 및
    상기 표시 영역의 일 측에 배치되는 더미 영역을 구비하고,
    상기 표시 영역과 상기 더미 영역 각각은,
    서로 떨어져 배치되는 제1 아일랜드 패턴과 제2 아일랜드 패턴; 및
    상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴을 연결하는 연결 패턴을 포함하며,
    상기 표시 영역은, 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴 각각에서, 화소 전극, 상기 화소 전극 상에 배치되는 표시 발광층, 및 상기 표시 발광층 상에 배치되는 아일랜드 공통 전극을 포함하는 발광 소자를 포함하고,
    상기 더미 영역은, 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴 각각에서, 상기 표시 발광층과 동일한 물질을 포함하는 더미 발광층을 포함하며,
    상기 연결 패턴은 구부러지거나 펼쳐지는 표시 장치.
  16. 제15 항에 있어서,
    상기 더미 영역은 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴 각각에서, 제1 전원 전압이 인가되는 제1 전원 배선을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 더미 영역은 상기 제1 전원 배선에 연결되는 제1 전원 연결 배선을 더 포함하고,
    상기 제1 전원 연결 배선은,
    상기 연결 패턴에 배치되는 제1 서브 전원 연결 배선; 및
    상기 제1 아일랜드 패턴에 배치되는 제2 서브 전원 연결 배선을 포함하고,
    상기 제1 서브 전원 연결 배선은 상기 제1 서브 전원 연결 배선과 상기 제2 서브 전원 연결 배선 사이에 개재된 적어도 하나의 절연막을 관통하는 제1 콘택홀을 통해 상기 제2 서브 전원 연결 배선에 연결되는 표시 장치.
  18. 제17 항에 있어서,
    상기 제2 서브 전원 연결 배선은 상기 더미 발광층과 중첩하는 표시 장치.
  19. 제17 항에 있어서,
    상기 제1 전원 연결 배선은 상기 제1 아일랜드 패턴에 배치되는 제3 서브 전원 연결 배선을 더 포함하고,
    상기 제1 서브 전원 연결 배선은 상기 제1 서브 전원 연결 배선과 상기 제3 서브 전원 연결 배선 사이에 개재된 적어도 하나의 절연막을 관통하는 제2 콘택홀을 통해 상기 제3 서브 전원 연결 배선에 연결되는 표시 장치.
  20. 표시 화소들을 포함하는 표시 영역;
    상기 표시 화소들에 연결되는 스캔 배선들에 스캔 신호들을 출력하는 스캔 구동부; 및
    상기 표시 영역과 상기 스캔 구동부 사이에 배치되는 더미 영역을 구비하고,
    상기 표시 영역, 상기 더미 영역, 및 상기 스캔 구동부 각각은,
    서로 떨어져 배치되는 제1 아일랜드 패턴과 제2 아일랜드 패턴; 및
    상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴을 연결하는 연결 패턴을 포함하며,
    상기 스캔 구동부는, 상기 제1 아일랜드 패턴과 상기 제2 아일랜드 패턴 각각에 배치되는 복수의 스캔 트랜지스터들을 포함하는 표시 장치.
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