KR20200125843A - 표시 장치 및 그 제조 방법 - Google Patents

표시 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20200125843A
KR20200125843A KR1020190048828A KR20190048828A KR20200125843A KR 20200125843 A KR20200125843 A KR 20200125843A KR 1020190048828 A KR1020190048828 A KR 1020190048828A KR 20190048828 A KR20190048828 A KR 20190048828A KR 20200125843 A KR20200125843 A KR 20200125843A
Authority
KR
South Korea
Prior art keywords
layer
active layer
insulating layer
contact hole
gate electrode
Prior art date
Application number
KR1020190048828A
Other languages
English (en)
Inventor
박근철
박준석
김태상
문연건
임준형
전경진
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190048828A priority Critical patent/KR20200125843A/ko
Priority to US16/818,310 priority patent/US11195861B2/en
Priority to CN202010334834.1A priority patent/CN111863835A/zh
Publication of KR20200125843A publication Critical patent/KR20200125843A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H01L27/3258—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/3262—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H01L51/50—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Abstract

표시 장치와 그 제조 방법이 제공된다. 표시 장치는 스캔 라인 및 스캔 라인과 교차하는 데이터 라인에 접속되는 화소를 포함하고, 화소 내에 배치된 구동 트랜지스터 및 스위칭 트랜지스터를 포함하고, 구동 트랜지스터는 기판과, 기판 상에 배치된 제1 액티브층과, 제1 액티브층 상에 배치된 제1 게이트 전극 및 제1 액티브층 및 제1 게이트 전극과 접촉하는 제2 절연막을 포함하고, 스위칭 트랜지스터는 기판 상에 배치된 제2 액티브층과, 제2 액티브층 상에 배치된 제2 게이트 전극 및 제2 액티브층 및 제2 게이트 전극을 접촉하는 제1 절연막과, 제1 절연막을 덮는 제2 절연막을 포함하고, 제1 절연막과 제2 절연막은 서로 다른 물질로 이루어진다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 발광 표시장치(LED: Light Emitting Display)와 같은 여러가지 표시장치가 활용되고 있다. 발광 표시장치는 발광소자(light emitting element)로서 유기 발광 다이오드를 이용하는 유기발광 표시장치와 발광소자로서 마이크로 발광 다이오드(micro light emitting diode)를 이용하는 발광 다이오드 표시장치를 포함한다.
이러한 평판표시장치는 표시 패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 구비한다. 표시 패널은 데이터 라인들, 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부에 형성되는 화소들을 포함한다. 화소들 각각은 스위칭 소자로서 박막 트랜지스터를 이용하여 게이트 라인에 게이트 신호가 공급될 때 데이터 라인으로부터 데이터 전압을 공급받는다. 화소들 각각은 데이터 전압들에 따라 소정의 밝기로 발광한다.
최근에는 UHD(Ultra High Definition)의 고해상도로 화상을 표시할 수 있는 평판표시장치가 출시되고 있으며, 8K UHD(8K Ultra High Definition)의 고해상도로 화상을 표시할 수 있는 평판표시장치가 개발되고 있다. UHD는 3840×2160 해상도를 나타내며, 8K UHD는 7680×4320 해상도를 나타낸다.
고해상도의 평판표시장치의 경우 화소들의 개수가 늘어남에 따라 스캔 구동 회로 및 화소 내 박막 트랜지스터의 특성 향상이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 동시에 스캔 구동 회로 및 스위칭 트랜지스터의 이동도를 향상시킴과 동시에 구동 트랜지스터의 구동 범위를 증가시킬 수 있는 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는, 스캔 라인 및 상기 스캔 라인과 교차하는 데이터 라인에 접속되는 화소를 포함하고, 상기 화소 내에 배치된 구동 트랜지스터 및 스위칭 트랜지스터를 포함하고, 상기 구동 트랜지스터는 기판과, 상기 기판 상에 배치된 제1 액티브층과, 상기 제1 액티브층 상에 배치된 제1 게이트 전극 및 상기 제1 액티브층 및 제1 게이트 전극과 접촉하는 제2 절연막을 포함하고, 상기 스위칭 트랜지스터는 상기 기판 상에 배치된 제2 액티브층과, 상기 제2 액티브층 상에 배치된 제2 게이트 전극 및 상기 제2 액티브층 및 상기 제2 게이트 전극을 접촉하는 제1 절연막과, 상기 제1 절연막을 덮는 상기 제2 절연막을 포함하고, 상기 제1 절연막과 상기 제2 절연막은 서로 다른 물질로 이루어진다.
상기 제1 절연막은 실리콘 질화막(SiNx)을 포함하여 이루어지고, 상기 제2 절연막은 실리콘 산화막(SiOx)을 포함하여 이루어질 수 있다.
상기 제1 절연막은 상기 제2 게이트 전극의 상면 및 측면, 상기 제2 액티브층의 상면 및 측면에 각각 접촉할 수 있다.
상기 제1 절연막의 두께는 상기 제1 절연막 상에 배치된 제2 절연막의 두께보다 두꺼울 수 있다.
상기 제1 액티브층 및 상기 제2 액티브층은 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide; IGTO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)을 포함할 수 있다.
상기 구동 트랜지스터는 상기 기판과 상기 제1 액티브층 사이에 배치된 제1 하부 금속층을 더 포함하고, 상기 스위칭 트랜지스터는 상기 기판과 상기 제2 액티브층 사이에 배치된 제2 하부 금속층을 더 포함할 수 있다.
상기 제1 액티브층은 제1 소스 영역, 제1 드레인 영역, 및 상기 제1 소스 영역과 상기 제1 드레인 영역 사이에 배치된 제1 채널 영역을 포함하고,
상기 제2 액티브층은 제2 소스 영역, 제2 드레인 영역, 및 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 배치된 제2 채널 영역을 포함할 수 있다.
상기 구동 트랜지스터는, 상기 제2 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 액티브층의 상기 제1 소스 영역에 접속되는 제1 소스 전극 및 상기 제2 절연막을 관통하는 제2 컨택홀을 통해 상기 제1 액티브층의 상기 제1 드레인 영역에 접속되는 제1 드레인 전극을 더 포함할 수 있다.
상기 스위칭 트랜지스터는, 상기 제1 절연막 및 상기 제2 절연막을 관통하는 제3 컨택홀을 통해 상기 제2 액티브층의 상기 제2 소스 영역에 접속되는 제2 소스 전극 및 상기 제1 절연막 및 상기 제2 절연막을 관통하는 제4 컨택홀을 통해 상기 제2 액티브층의 상기 제2 드레인 영역에 접속되는 제2 드레인 전극을 더 포함할 수 있다.
상기 제1 하부 금속층과 상기 제1 액티브층 사이에 배치된 버퍼막을 더 포함하고, 상기 구동 트랜지스터는 상기 제2 절연막 및 상기 버퍼막을 관통하는 제5 컨택홀을 더 포함하고, 상기 제2 소스 전극은 상기 제5 컨택홀을 통하여 상기 제1 하부 금속층에 접속될 수 있다.
상기 제2 액티브층을 노출하는 제6 컨택홀을 더 포함하고, 상기 제2 게이트 전극은 상기 제6 컨택홀을 통하여 상기 제2 하부 금속층에 접속될 수 있다.
상기 제1 컨택홀, 상기 제2 컨택홀 및 상기 제5 컨택홀은 제1 방향으로 정렬될 수 있다.
상기 제3 컨택홀 및 상기 제4 컨택홀은 상기 제1 방향으로 정렬되되, 상기 제6 컨택홀은 상기 제3 컨택홀 및 상기 제4 컨택홀과 상기 제1 방향으로 비정렬될 수 있다.
상기 제1 하부 금속층의 제1 방향으로의 길이는 상기 제1 액티브층의 상기 제1 방향으로의 길이보다 길게 이루어지고, 상기 제2 하부 금속층의 상기 제1 방향으로의 길이는 상기 제1 액티브층의 상기 제1 방향으로의 길이보다 길 수 있다.
상기 스캔 라인에 스캔 신호를 출력하는 스캔 구동 회로를 더 구비하고, 상기 스캔 구동 회로는 풀-업 노드가 게이트 온 전압으로 충전되는 경우, 상기 게이트 온 전압을 출력하는 풀-업 트랜지스터를 포함하고, 상기 풀-업 트랜지스터는 상기 제2 액티브층과 동일한 층에 배치된 제3 액티브층 및 상기 제2 액티브층 상에 배치된 제3 게이트 전극을 포함할 수 있다.
상기 제3 액티브층은 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide; IGTO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)을 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은, 기판 상에 제1 액티브층 및 제2 액티브층을 형성하는 단계, 상기 제1 액티브층 상에 제1 게이트 전극을 형성하고, 상기 제2 액티브층 상에 제2 게이트 전극을 형성하는 단계, 상기 제2 액티브층 및 상기 제2 게이트 전극을 덮는 제1 절연막을 형성하는 단계 및 상기 제1 액티브층, 상기 제1 게이트 전극 및 상기 제1 절연막을 덮는 제2 절연막을 형성하는 단계를 포함한다.
상기 제1 액티브층 및 상기 제2 액티브층은 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide; IGTO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)로 형성될 수 있다.
상기 제1 절연막은 실리콘 질화막(SiNx)으로 형성되고, 상기 제2 절연막은 실리콘 산화막(SiOx)으로 형성될 수 있다.
상기 기판과 상기 제1 액티브층 사이에 제1 하부 금속층을 형성하는 단계 및 상기 기판과 상기 제1 액티브층 사이에 제2 하부 금속층을 형성하는 단계를 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 스캔 구동 회로 및 스위칭 트랜지스터의 이동도를 향상시킴과 동시에 구동 트랜지스터의 구동 범위를 증가시킬 수 있는 고해상도 표시장치를 구현할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 일 실시예에 따른 표시 장치의 일 예를 보여주는 평면도이다.
도 3은 도 2의 화소의 일 예를 보여주는 회로도이다.
도 4는 도 3의 스캔 구동 회로의 일 예를 보여주는 회로도이다.
도 5는 도 3의 화소의 구동 트랜지스터의 일 예를 보여주는 평면도이다.
도 6은 도 5의 Ⅰ-Ⅰ'의 일 예를 보여주는 단면도이다.
도 7은 도 3의 화소의 스위칭 트랜지스터의 일 예를 보여주는 평면도이다.
도 8은 도 7의 Ⅱ-Ⅱ'의 일 예를 보여주는 단면도이다.
도 9는 도 3의 화소의 구동 트랜지스터의 다른 예를 보여주는 평면도이다.
도 10은 도 9의 Ⅲ-Ⅲ'의 일 예를 보여주는 단면도이다.
도 11은 도 3의 화소의 스위칭 트랜지스터의 다른 예를 보여주는 평면도이다.
도 12는 도 11의 Ⅳ-Ⅳ'의 일 예를 보여주는 단면도이다.
도 13 내지 도 20는 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 21은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계를 나타내는 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다. 도 2는 일 실시예에 따른 표시 장치의 일 예를 보여주는 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 패널(100)을 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 패널(100)을 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(100)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
도 1 및 도 2를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 표시 장치(10)는 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치, 양자점 발광 표시 장치, 및 마이크로 LED 표시 장치 중 어느 하나일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
일 실시예에 따른 표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않으며, 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 화소(P)들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(100)이 곡면부를 포함하는 경우, 표시 영역(DA)은 곡면부에 배치될 수 있다. 이 경우, 곡면부에서도 표시 패널(100)의 영상이 보일 수 있다.
표시 영역(DA)에는 화소(P)들 뿐만 아니라, 화소(P)들에 접속되는 스캔 라인(SL)들, 데이터 라인(DL)들, 및 전원 라인들이 배치될 수 있다. 스캔 라인(SL)들은 제1 방향(X축 방향)으로 나란하게 형성되고, 데이터 라인(DL)들은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다. 화소(P)들 각각은 스캔 라인(SL)들 중 적어도 어느 하나와 데이터 라인(DL)들 중 어느 하나에 접속될 수 있다.
화소들 각각은 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다. 스위칭 트랜지스터는 스캔 라인(SL)으로부터 스캔 신호가 인가되는 경우 턴-온되므로, 데이터 라인(DL)의 데이터 전압은 구동 트랜지스터(DT)의 게이트 전극에 인가될 수 있다. 구동 트랜지스터(DT)는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터(DT)와 적어도 하나의 스위칭 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)일 수 있다. 발광 소자는 구동 트랜지스터(DT)의 구동 전류에 따라 발광할 수 있다. 발광 소자는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 커패시터는 구동 트랜지스터(DT)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(100)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 라인(SL)들에 스캔 신호들을 인가하기 위한 스캔 구동 회로(SDC), 및 데이터 라인(DL)들과 라우팅 라인(RL)들 사이에 접속되는 데이터 전압 분배 회로(DMUX)가 배치될 수 있다. 또한, 비표시 영역(NDA)에는 표시 구동 회로(200)와 회로 보드(300)와 전기적으로 연결되는 패드(DP)들이 배치될 수 있다. 이 경우, 표시 구동 회로(200)와 패드(DP)들은 표시 패널(100)의 일 측 가장자리에 배치될 수 있다.
스캔 구동 회로(SDC)는 적어도 하나의 스캔 제어 라인(SCL)을 통해 표시 구동 회로(200)에 연결될 수 있다. 스캔 구동 회로(SDC)는 적어도 하나의 스캔 제어 라인(SCL)을 통해 표시 구동 회로(200)로부터 스캔 제어 신호를 입력 받을 수 있다. 스캔 구동 회로(SDC)는 스캔 제어 신호에 따라 스캔 신호들을 생성하고, 스캔 신호들을 스캔 라인(SL)들에 순차적으로 출력할 수 있다. 도 2에서는 스캔 구동 회로(SDC)가 표시 영역(DA)의 일 측, 예를 들어 좌측의 비표시 영역(NDA)에 형성된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 스캔 구동 회로(SDC)는 표시 영역(DA)의 양 측, 예를 들어, 좌측과 우측의 비표시 영역(NDA)에 형성될 수 있다.
데이터 전압 분배 회로(DMUX)는 라우팅 라인(RL)들과 데이터 라인(DL)들 사이에 연결될 수 있다. 데이터 전압 분배 회로(DMUX)에 접속된 라우팅 라인(RL)들의 개수와 데이터 라인(DL)들의 개수는 1:q (q는 2 이상의 정수)일 수 있다. 데이터 전압 분배 회로(DMUX)는 하나의 라우팅 라인(RL)들에 인가되는 데이터 전압들을 복수의 데이터 라인(DL)들로 분배하는 역할을 할 수 있다.
표시 구동 회로(200)는 표시 패드(DP)들에 접속되어 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다. 표시 구동 회로(200)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 라우팅 라인(RL)들과 데이터 전압 분배 회로(DMUX)를 통해 데이터 라인(DL)들에 공급한다. 또한, 표시 구동 회로(200)는 스캔 제어 라인(SCL)을 통해 스캔 구동 회로(SDC)를 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 스캔 구동 회로(SDC)의 스캔 신호들에 의해 데이터 전압들이 공급될 화소(P)들이 선택되며, 선택된 화소(P)들에 데이터 전압들이 공급된다. 또한, 표시 구동 회로(200)는 전원 라인들에 전원 전압들을 공급할 수 있다.
표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 패드 영역(PDA)에서 표시 패널(100) 상에 장착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(200)는 회로 보드(300) 상에 장착될 수 있다.
패드(DP)들은 표시 구동 회로(200)에 전기적으로 연결될 수 있다. 회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드(DP)들 상에 부착될 수 있다. 이로 인해, 회로 보드(300)의 리드 라인들은 패드(DP)들에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 3은 도 2의 화소의 일 예를 보여주는 회로도이다.
도 3을 참조하면, 화소(P)는 도 3과 같이 구동 트랜지스터(DT), 적어도 하나의 스위칭 트랜지스터(ST), 발광 소자(EL), 및 커패시터(Cst)를 포함할 수 있다.
스위칭 트랜지스터(ST)는 제k (k는 양의 정수) 스캔 라인(SLk)으로부터 스캔 신호가 인가되는 경우 턴-온되므로, 제j (j는 양의 정수) 데이터 라인(DLj)의 데이터 전압은 구동 트랜지스터(DT)의 게이트 전극에 인가될 수 있다. 스위칭 트랜지스터(ST)의 게이트 전극은 제k 스캔 라인(SLk)에 접속되고, 소스 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 드레인 전극은 제j 데이터 라인(DLj)에 접속될 수 있다.
구동 트랜지스터(DT)는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터(DT)의 게이트 전극은 스위칭 트랜지스터(ST)의 드레인 전극에 접속되고, 소스 전극은 발광 소자(EL)의 제1 전극에 접속되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(VDDL)에 접속될 수 있다.
구동 트랜지스터(DT)와 적어도 하나의 스위칭 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)일 수 있다. 또한, 도 3에서는 구동 트랜지스터(DT)와 적어도 하나의 스위칭 트랜지스터(ST)가 N형 반도체 특성이 있는 N형 반도체 트랜지스터로 형성된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 구동 트랜지스터(DT)와 적어도 하나의 스위칭 트랜지스터(ST)는 P형 반도체 특성이 있는 P형 반도체 트랜지스터로 형성될 수 있다.
발광 소자(EL)는 구동 트랜지스터(DT)의 구동 전류에 따라 발광할 수 있다. 발광 소자(EL)는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 발광 소자(EL)의 제1 전극은 구동 트랜지스터(DT)의 드레인 전극에 접속되고, 제2 전극은 제1 전원 전압보다 낮은 제2 전원 전압이 인가되는 제2 전원 라인(VSSL)에 접속될 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 연결될 수 있다. 이로 인해, 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
도 4는 도 3의 스캔 구동 회로의 일 예를 보여주는 회로도이다.
도 4를 참조하면, 스캔 구동 회로(SDC)는 도 4와 같이 종속적으로 접속된 스테이지(STA)들을 포함할 수 있으며, 스테이지(STA)들은 스캔 라인(SL)들에 스캔 신호들을 순차적으로 출력할 수 있다.
스테이지(STA)들 각각은 도 4와 같이 풀-업 노드(NQ), 풀-다운 노드(NQB), 풀-업 노드(NQ)가 게이트 온 전압을 갖는 경우 턴-온되는 풀-업 트랜지스터(TU), 풀-다운 노드(NQB)가 게이트 온 전압을 갖는 경우 턴-온되는 풀-다운 트랜지스터(TD), 및 풀-업 노드(NQ)와 풀-다운 노드(NQB)의 충방전을 제어하기 위한 노드 제어부(NC)를 포함한다.
노드 제어부(NC)는 스타트 신호 또는 전단 스테이지의 출력 신호가 입력되는 스타트 단자(SAT), 후단 스테이지의 출력 신호가 입력되는 리셋 단자(RST), 게이트 온 전압이 인가되는 게이트 온 전압 단자(VGHT), 및 게이트 오프 전압이 인가되는 게이트 오프 전압 단자(VGLT)에 접속될 수 있다. 노드 제어부(NC)는 스타트 단자(SAT)로 입력되는 스타트 신호 또는 전단 스테이지의 출력 신호에 따라 풀-업 노드(NQ)와 풀-다운 노드(NQB)의 충방전을 제어한다. 노드 제어부(NC)는 스테이지(STA)의 출력을 안정적으로 제어하기 위해 풀-업 노드(NQ)가 게이트 온 전압을 갖는 경우 풀-다운 노드(NQB)가 게이트 오프 전압을 갖도록 하고, 풀-다운 노드(NQB)가 게이트 온 전압을 갖는 경우 풀-업 노드(NQ)가 게이트 오프 전압을 갖도록 한다. 이를 위해, 노드 제어부(NC)는 복수의 트랜지스터들을 포함할 수 있다.
풀-업 트랜지스터(TU)는 스테이지(STA)가 풀-업되는 경우, 즉 풀-업 노드(NQ)가 게이트 온 전압을 갖는 경우 턴-온되어 클럭 단자(CT)로 입력되는 클럭 신호를 출력 단자(OT)로 출력한다. 풀-다운 트랜지스터(TD)는 스테이지(STA)가 풀-다운되는 경우, 예를 들어 풀-다운 노드(NQB)가 게이트 온 전압을 갖는 경우 턴-온되어 게이트 오프 전압 단자(VGLT)의 게이트 오프 전압을 출력 단자(OT)로 출력한다.
스테이지(STA)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 4에서는 스테이지(STA)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들이 N형 반도체 특성이 있는 N형 반도체 트랜지스터로 형성된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 스테이지(STA)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들은 P형 반도체 특성이 있는 P형 반도체 트랜지스터로 형성될 수 있다.
도 5는 도 3의 화소의 구동 트랜지스터의 일 예를 보여주는 평면도이다. 도 6은 도 5의 Ⅰ-Ⅰ'의 일 예를 보여주는 단면도이다. 도 7은 도 3의 화소의 스위칭 트랜지스터의 일 예를 보여주는 평면도이다. 도 8은 도 7의 Ⅱ-Ⅱ'의 일 예를 보여주는 단면도이다.
도 5 내지 도 8에서는 화소(P)의 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST) 각각은 게이트 전극이 액티브층의 상부에 형성된 상부 게이트(top gate) 구조를 가질 수 있다. 구체적으로, 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST) 각각은 코플라나(coplanar) 구조로 형성될 수 있다.
도 5 내지 도 8을 참조하면, 몇몇 실시예에서 화소(P)의 구동 트랜지스터(DT)는 제1 게이트 전극(111), 제1 액티브층(131), 제1 소스 전극(141) 및 제1 드레인 전극(151)을 포함할 수 있다. 몇몇 실시예에서 화소(P)의 스위칭 트랜지스터(ST)는 제2 게이트 전극(112), 제2 액티브층(132), 제2 소스 전극(142), 및 제2 드레인 전극(152)을 포함할 수 있다.
구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 제1 기판(101) 상에 배치될 수 있다.
몇몇 실시예에서 제1 기판(101)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 기판(SUB1)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate:PA), 폴리아릴레이트(polyarylate:PAR), 폴리에테르이미드(polyetherimide:PEI), 폴리에틸렌나프탈레이트 (polyethylenenapthalate:PEN), 폴리에틸렌 테레프탈레이드 (polyethyleneterepthalate:PET), 폴리페닐렌설파이드(polyphenylenesulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide:PI), 폴리카보네이트 (polycarbonate:PC), 셀룰로오스 트리아세테이트(cellulosetriacetate:CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합일 수 있다. 기판(101)은 금속 재질의 물질을 포함할 수도 있다.
기판(101)과 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST) 사이에는 버퍼막(102)이 배치될 수 있다. 버퍼막(102)은 투습에 취약한 기판(101)을 통해 침투하는 수분으로부터 구동 트랜지스터(DT), 스위칭 트랜지스터(ST) 및 발광 소자들을 보호하기 위해 기판(101)과 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST) 사이에 배치될 수 있다. 버퍼막(102)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(102)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 몇몇 실시예에서 버퍼막(102)은 생략될 수도 있다.
버퍼막(102) 상에는 제1 액티브층(131)과 제2 액티브층(132)이 배치될 수 있다. 제1 액티브층(131) 및 제2 액티브층(132)은 버퍼막(102)과 직접 접할 수 있다.
제1 액티브층(131)과 제2 액티브층(132) 각각은 소스 영역(131a, 132a), 드레인 영역(131b, 132b), 및 채널 영역(131c, 132c)을 포함할 수 있다. 채널 영역(131c, 132c)은 소스 영역(131a, 132a)과 드레인 영역(131b, 132b) 사이에 배치될 수 있다.
제1 액티브층(131)과 제2 액티브층(132)은 산화물 반도체일 수 있다. 제1 액티브층(131)과 제2 액티브층(132)은 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide; IGTO), 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)로 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 액티브층(131) 및 제2 액티브층(132) 상에는 게이트 절연막(120)이 배치된다. 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(120) 상에는 제1 게이트 전극(111)및 제2 게이트 전극(112)이 배치된다. 몇몇 실시예에서 제1 게이트 전극(111) 및 제2 게이트 전극(112) 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
몇몇 실시예에서 제1 액티브층(131)은 게이트 절연막(120)을 사이에 두고 제1 게이트 전극(111)과 제3 방향(Z축 방향)으로 중첩하며, 제2 액티브층(132)은 게이트 절연막(120)을 사이에 두고 제2 게이트 전극(112)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 예시적으로, 제1 액티브층(131)의 채널 영역(131c)은 제1 게이트 전극(111)과 제3 방향(Z축 방향)으로 중첩하고, 제1 액티브층(131)의 소스 영역(131a) 및 드레인 영역(131b)은 제1 게이트 전극(111)과 제3 방향(Z축 방향)으로 비중첩할 수 있다. 또한, 제2 액티브층(132)의 채널 영역(132c)은 제2 게이트 전극(112)과 제3 방향(Z축 방향)으로 중첩하고, 제2 액티브층(132)의 소스 영역(132a) 및 드레인 영역(132b)은 제2 게이트 전극(111)과 제3 방향(Z축 방향)으로 비중첩할 수 있다.
몇몇 실시예에서 게이트 절연막(120)은, 제1 액티브층(131)의 채널 영역(131c)과 제1 게이트 전극(111) 사이 및 제2 액티브층(132)의 채널 영역(132c)은 제2 게이트 전극(112) 사이에 각각 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 게이트 절연막(120)은, 제1 액티브층(131)의 의 소스 영역(131a) 및 드레인 영역(131b) 및 제2 액티브층(132)의 소스 영역(132a) 및 드레인 영역(132b)으로 일부 연장되어 배치될 수도 있다.
한편, 도 6에서는 게이트 절연막(120)이 제1 게이트 전극(111)과 제1 액티브층(131) 사이에만 배치된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 게이트 절연막(120)은 제1 액티브층(131)의 상면과 측면들 상에 형성될 수 있다.
한편, 상술한 바와 같이 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)를 탑 게이트(top gate) 구조로 형성하는 경우, 바텀 게이트(bottom gate)인 경우와 비교할 때, 양전압 스트레스(positive bias stress)에 대한 신뢰성이 우수하고, 복수의 구동 트랜지스터(DT)들 및 스위칭 트랜지스터(ST)들의 특성 편차를 최소화할 수 있는 이점이 있다.
구동 트랜지스터(DT)의 제1 게이트 전극(111) 상에는 제2 절연막(163)이 배치된다. 제2 절연막(163)은 실리콘 산화막(SiOx)으로 이루어질 수 있다
제2 절연막(163)은 제1 게이트 전극(111)의 상면, 측면 및 게이트 절연막(120)의 측면과 직접 접할 수 있다.
또한, 제2 절연막(163)은 제1 액티브층(131)과 중첩하여 제1 액티브층(131)과 직접 접할 수 있다. 이와 같이, 구동 트랜지스터(DT)를 실리콘 산화막(SiOx)으로 이루어진 제2 절연막(163)으로 덮음으로써, 구동 트랜지스터(DT)의 구동 범위 (Driving-Range)를 증가시킬 수 있는 이점이 있다. 이에 따라, 고해상도가 요구되는 표시 장치(10)에서 얼룩 저감 효과가 증대될 수 있게 된다.
제2 절연막(163)에는 제2 절연막(163)을 관통하여 제1 액티브층(131)의 상면 일부를 노출시키는 제1 컨택홀(CT1)과 제2 절연막(163)을 관통하여 제1 액티브층(131)의 상면의 다른 일부를 노출시키는 제2 컨택홀(CT2)이 형성될 수 있다. 즉, 제1 컨택홀(CT1)은 제1 액티브층(131)의 제1 소스 영역(131a)을 노출하고, 제2 컨택홀(CT2)은 제1 액티브층(131)의 제1 드레인 영역(131b)을 노출하도록 형성될 수 있다.
제2 절연막(163) 상에는 구동 트랜지스터(DT)의 제1 소스 전극(141)과 제1 드레인 전극(151)이 각각 배치될 수 있다.
제1 소스 전극(141)은 제1 컨택홀(CT1)을 통해 제1 액티브층(131) 일측에 형성된 제1 소스 영역(131a)에 접촉될 수 있고, 제1 드레인 전극(151)은 제2 컨택홀(CT2)을 통해 제1 액티브층(131)의 타측에 형성된 제1 드레인 영역(131b)에 접촉될 수 있다
스위칭 트랜지스터(ST)의 제2 게이트 전극(112) 상에는 제1 절연막(161)이 배치된다. 제1 절연막(161)은 실리콘 질화막(SiNx)으로 이루어질 수 있다
제1 절연막(161)은 제2 게이트 전극(112)의 상면, 측면 및 게이트 절연막(120)의 측면과 직접 접할 수 있다.
또한, 제1 절연막(161)은 제2 액티브층(132)과 중첩하여 제2 액티브층(132)과 직접 접할 수 있다. 이와 같이, 스위칭 트랜지스터(ST)를 실리콘 질화막(SiNx)으로 이루어진 제1 절연막(161)으로 덮음으로써, 스위칭 트랜지스터(ST)의 이동도를 증가시켜 스위칭 트랜지스터(ST)의 온-오프 특성을 향상시킬 수 있는 이점이 있다.
제1 절연막(161)은 스위칭 트랜지스터(ST)의 이동도 향상을 위하여, 스위칭 트랜지스터(ST)의 제2 게이트 전극(112) 및 제2 액티브층(132)이 위치하는 영역에 선별적으로 배치될 수 있다. 제1 절연막(161)의 제1 방향(X축 방향)으로의 길이는 제2 액티브층(132)의 제1 방향(X축 방향)으로의 길이보다 길 수 있다. 다만, 이에 한정되는 것은 아니며, 몇몇 실시예에서 제1 절연막(161)의 제1 방향(X축 방향)으로의 길이와 제2 액티브층(132)의 제1 방향(X축 방향)으로의 길이는 동일하게 이루어질 수도 있다.
제1 절연막(161) 상에는 제2 절연막(163)이 배치될 수 있다. 예를 들어, 실리콘 질화막(SiNx)으로 이루어진 제1 절연막(161)이 스위칭 트랜지스터(ST)의 제2 게이트 전극(112) 및 제2 액티브층(132)을 덮은 상태에서 실리콘 산화막(SiOx)으로 이루어진 제2 절연막(163)이 제1 절연막(161)을 덮을 수 있다. 이에 따라, 스위칭 트랜지스터(ST)를 이루는 제2 게이트 전극(112) 및 제2 액티브층(132)은 제1 절연막(161)과만 접촉하며, 제2 절연막(163)과는 비접촉할 수 있다.
몇몇 실시예에서 제2 절연막(163)은 제1 절연막(161) 및 버퍼막(102)과 각각 접촉할 수 있다. 예를 들어, 제2 절연막(163)은 제1 절연막(161)의 상면 및 측면, 버퍼막(102)의 상면과 각각 접촉할 수 있다. 몇몇 실시예에서 제2 절연막(163)은 버퍼막(102) 상부에서 제3 두께(D3)를 가지고, 상기 제1 절연막(161) 상에서 제3 두께(D3)보다 얇은 제2 두께(D2)를 가질 수 있다.
몇몇 실시예에서 제2 절연막(163)의 제2 두께(D2)는 제1 절연막(161)의 제1 두께(D1)보다 두껍게 이루어질 수 있다. 다만, 이에 한정되는 것은 아니고, 제2 절연막(163)의 제2 두께(D2)와 제1 절연막(161)의 제1 두께(D1)는 동일하게 이루어질 수도 있고, 제2 절연막(163)의 제2 두께(D2)는 제1 절연막(161)의 제1 두께(D1)보다 얇게 이루어질 수 있다. 다만, 스위칭 트랜지스터(ST)의 이동도를 증가시켜 스위칭 트랜지스터(ST)의 온-오프 특성을 향상시키는 목적 및 제1 절연막(161) 및 제2 절연막(163)의 두께의 제한을 고려할 때, 제2 절연막(163)의 제2 두께(D2)보다 제1 절연막(161)의 제1 두께(D1)를 두껍게 형성하는 것이 바람직하다. 여기서, 제1 두께(D1), 제2 두께(D2) 및 제3 두께(D3)는 제3 방향(Z축 방향)으로의 길이로 정의될 수 있다.
제1 절연막(161) 및 제2 절연막(163)을 관통하여 제2 액티브층(132)의 상면 일부를 노출시키는 제3 컨택홀(CT3)과 제1 절연막(161) 및 제2 절연막(163)을 관통하여 제2 액티브층(132)의 상면의 다른 일부를 노출시키는 제4 컨택홀(CT2)이 형성될 수 있다. 즉, 제3 컨택홀(CT3)은 제2 액티브층(132)의 제2 소스 영역(132a)을 노출하고, 제4 컨택홀(CT4)은 제2 액티브층(132)의 제2 드레인 영역(132b)을 노출하도록 형성될 수 있다.
제3 컨택홀(CT3)은 제1 절연막(161)에 형성된 제3_1 컨택홀(CT3a)과, 제2 절연막(163)에 형성된 제3_2 컨택홀(CT3b)을 포함할 수 있으며, 제3_1 컨택홀(CT3a)과 제3_2 컨택홀(CT3b)은 제3 방향(Z축 방향)으로 중첩할 수 있다.
제4 컨택홀(CT4)은 제1 절연막(161)에 형성된 제4_1 컨택홀(CT4a)과, 제2 절연막(163)에 형성된 제4_2 컨택홀(CT4b)을 포함할 수 있으며, 제4_1 컨택홀(CT4a)과 제4_2 컨택홀(CT4b)은 제3 방향(Z축 방향)으로 중첩할 수 있다.
제2 절연막(163) 상에는 스위칭 트랜지스터(ST)의 제2 소스 전극(142)과 제2 드레인 전극(152)이 각각 배치될 수 있다.
제2 소스 전극(142)은 제3 컨택홀(CT3)을 통해 제2 액티브층(132) 일측에 형성된 제2 소스 영역(132a)에 접촉될 수 있고, 제2 드레인 전극(152)은 제4 컨택홀(CT4)을 통해 제2 액티브층(132)의 타측에 형성된 제2 드레인 영역(132b)에 접촉될 수 있다
제1 소스 전극(141), 제2 소스 전극(142), 제1 드레인 전극(151), 및 제2 드레인 전극(152)은 산화아연인듐(zinc indium oxide; ZIO), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 제1 소스 전극(141), 제2 소스 전극(142), 제1 드레인 전극(151), 및 제2 드레인 전극(152)은 산화아연인듐-구리-산화아연인듐(ZIO-Cu-ZIO)의 적층 구조로 이루어질 수 있다.
몇몇 실시예에서 제3 방향(Z축 방향)으로 제1 소스 전극(141) 및 제1 드레인 전극(151)이 제1 액티브층(131)과 이격된 거리와 제3 방향(Z축 방향)으로 제2 소스 전극(142) 및 제2 드레인 전극(152)이 제2 액티브층(132)과 이격된 거리는 동일할 수 있다. 다만, 이에 한정되는 것은 아니고, 몇몇 실시예에서는 제3 방향(Z축 방향)으로 제1 소스 전극(141) 및 제1 드레인 전극(151)이 제1 액티브층(131)과 이격된 거리보다 제3 방향(Z축 방향)으로 제2 소스 전극(142) 및 제2 드레인 전극(152)이 제2 액티브층(132)과 이격된 거리가 더 클 수도 있다
제1 소스 전극(141), 제2 소스 전극(142), 제1 드레인 전극(151), 및 제2 드레인 전극(152) 상에는 보호막(170)이 형성된다. 보호막(170)은 무기막, 예를 들어 실리콘 산화막(SiOx), 또는 이들의 다중막으로 형성될 수 있다.
보호막(170) 상에는 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)와 같은 박막 트랜지스터로 인한 단차를 평탄하게 하기 위한 평탄화막(180)이 형성될 수 있다. 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
평탄화막(180) 상에는 제1 전극(191), 유기 발광층(192), 및 제2 전극(193)을 포함하는 발광 소자(EL)와 화소 정의막(195)이 형성될 수 있다.
제1 전극(191)은 평탄화막(180) 상에 형성될 수 있다. 제1 전극(191)은 보호막(170)과 평탄화막(180)을 관통하는 컨택홀을 통해 구동 트랜지스터(DT)의 제1 소스 전극(141)에 접속될 수 있다.
화소 정의막(195)은 화소들을 구획하기 위해 평탄화막(180) 상에서 제1 전극(191)의 가장자리를 덮도록 형성될 수 있다. 즉, 화소 정의막(195)은 화소들을 정의하는 화소 정의막으로서 역할을 한다. 여기서, 화소들 각각은 제1 전극(191), 유기 발광층(192), 및 제2 전극(193)이 순차적으로 적층되어 제1 전극(191)으로부터의 정공과 제2 전극(193)으로부터의 전자가 유기 발광층(192)에서 서로 결합되어 발광하는 영역을 나타낸다.
유기 발광층(192)은 제1 전극(191)과 화소 정의막(195) 상에 배치될 수 있다. 유기 발광층(192)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 또한, 유기 발광층(192)은 2 스택(stack) 이상의 탠덤 구조로 형성될 수 있으며, 이 경우, 스택들 사이에는 전하 생성층이 형성될 수 있다.
제2 전극(193)은 유기 발광층(192) 상에 형성될 수 있다. 제2 전극(193)은 화소들에 공통적으로 형성되는 공통층일 수 있다.
발광 소자(EL)들은 제2 기판 방향, 즉 상부 방향으로 발광하는 상부 발광(top emission) 방식으로 형성될 수 있다. 이 경우, 제1 전극(191)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다. 또한, 제2 전극(193)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(193)이 반투과 금속물질로 형성되는 경우, 미세 공진(micro cavity)에 의해 출광 효율이 높아질 수 있다.
제2 전극(193) 상에는 산소 또는 수분이 침투하는 것을 방지하기 위한 봉지막(196)이 형성될 수 있다. 봉지막(196)은 적어도 하나의 무기막을 포함할 수 있다. 무기막은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 티타늄 산화물로 형성될 수 있다. 또한, 봉지막(196)은 이물들(particles)이 봉지막을 뚫고 유기 발광층(192)과 제2 전극(193)에 투입되는 것을 방지하기 위해 적어도 하나의 유기막을 포함할 수 있다. 유기막은 에폭시, 아크릴레이트 또는 우레탄아크릴레이트로 형성될 수 있다.
도 5 내지 도 8에 도시된 실시예에 의하면, 구동 트랜지스터(DT) 상에는 실리콘 산화막(SiOx)으로 이루어진 제2 절연막(163)으로 배치되고, 스위칭 트랜지스터(ST) 상에는 실리콘 질화막(SiNx)으로 이루어진 제1 절연막(161) 및 실리콘 산화막(SiOx)으로 이루어진 제2 절연막(163)으로 배치된다. 이에 따라, 구동 트랜지스터(DT)의 구동 범위 (Driving-Range)를 증가시킴과 동시에 스위칭 트랜지스터(ST)의 이동도를 증가시켜 스위칭 트랜지스터(ST)의 온-오프 특성을 향상시킬 수 있게 된다.
한편, 스캔 구동 회로(SDC)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들 각각은 제3 게이트 전극, 제3 액티브층, 제3 소스 전극, 및 제3 드레인 전극을 포함할 수 있다. 스캔 구동 회로(SDC)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들 각각은 도 7 및 도 8에 도시된 스위칭 트랜지스터(ST)와 실질적으로 동일한 구조를 가지며, 복수의 트랜지스터들 상에는 실리콘 질화막(SiNx)으로 이루어진 제1 절연막(161) 및 실리콘 산화막(SiOx)으로 이루어진 제2 절연막(163)이 배치될 수 있다. 이 경우, 스캔 구동 회로(SDC)의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들 각각의 제3 게이트 전극, 제3 액티브층, 제3 소스 전극, 및 제3 드레인 전극은 도 7 및 도 8을 결부하여 설명한 스위칭 트랜지스터(ST)의 제2 게이트 전극(112), 제2 액티브층(132), 제2 소스 전극(142), 및 제2 드레인 전극(152)과 실질적으로 동일하므로, 이들에 대한 자세한 설명은 생략한다.
한편, 스캔 구동 회로(SDC)의 트랜지스터들이 스위칭 트랜지스터(ST)와 동일하게 형성됨에 따라, 스캔 구동 회로(SDC)의 트랜지스터들의 온-오프 특성을 향상시킬 수 있게 된다.
도 9는 도 3의 화소의 구동 트랜지스터의 다른 예를 보여주는 평면도이다. 도 10은 도 9의 Ⅲ-Ⅲ'의 일 예를 보여주는 단면도이다. 도 11은 도 3의 화소의 스위칭 트랜지스터의 다른 예를 보여주는 평면도이다. 도 12는 도 11의 Ⅳ-Ⅳ'의 일 예를 보여주는 단면도이다.
도 9 및 도 12에 도시된 실시예는 구동 트랜지스터(DT_1) 및 스위칭 트랜지스터(ST_1)가 하부 금속층들(BE1, BE2)을 포함하는 점에서 도 5 내지 도 8의 실시예와 차이점이 있다. 도 5 내지 도 8의 실시예와 중복되는 설명은 생략하고 차이점 위주로 설명한다.
도 9 내 도 12를 참조하면, 제1 기판(101) 상에는 제1 하부 금속층(BE1) 및 제2 하부 금속층(BE2)이 배치될 수 있다. 예를 들어, 제1 하부 금속층(BE1)은 제1 액티브층(131)의 하부에 배치될 수 있으며, 제2 하부 금속층(BE2)은 제2 액티브층(132)의 하부에 배치될 수 있다. 또한, 제1 하부 금속층(BE1) 및 제2 하부 금속층(BE2) 각각은 제1 기판(101)과 버퍼막(102) 사이에 위치할 수 있다.
구동 트랜지스터(DT_1)가 배치된 영역의 버퍼막(102)과 제2 절연막(163)에는 버퍼막(102)과 제2 절연막(163)을 관통하여 제1 하부 금속층(BE1)을 노출시키는 제5 컨택홀(CT5)이 형성될 수 있다. 제5 컨택홀(CT5)은 버퍼막(102)에 형성된 제5_1 컨택홀(CT5a)과 제2 절연막(163)에 형성된 제5_2 컨택홀(CT5b)을 포함할 수 있다. 제5_1 컨택홀(CT5a)과 제5_2 컨택홀(CT5b)은 제3 방향(Z축 방향)으로 중첩할 수 있다. 몇몇 실시예에서 제5 컨택홀(CT5)은 제1 컨택홀(CT1)및 제2 컨택홀(CT2)과 제1 방향(X축 방향)으로 정렬될 수 있으며, 제5 컨택홀(CT5)은 제1 액티브층(131)과 제3 방향(Z축 방향)으로 비중첩할 수 있다.
제1 하부 금속층(BE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 하부 금속층(BE1)의 제1 방향(X축 방향)의 길이는 제1 액티브층(131)의 제1 방향(X축 방향)의 길이보다 길 수 있다. 다만, 이에 한정되는 것은 아니고, 몇몇 실시예에서 제1 하부 금속층(BE1)의 제1 방향(X축 방향)의 길이는 제1 액티브층(131)의 제1 방향(X축 방향)의 길이보다 짧을 수도 있고, 몇몇 실시예에서 제1 하부 금속층(BE1)의 제1 방향(X축 방향)의 길이와 제1 액티브층(131)의 제1 방향(X축 방향)의 길이는 동일할 수 있다.
제1 소스 전극(141)은 제5 컨택홀(CT5)을 통해 제1 하부 금속층(BE1)과 접촉될 수 있다. 이 경우, 제1 액티브층(131)의 하부에 배치된 제1 하부 금속층(BE1)과 제1 소스 전극(141)은 동일한 전압을 갖게 된다. 제1 하부 금속층(BE1)과 제1 소스 전극(141)이 동일한 전위를 갖는 경우, 제1 하부 금속층(BE1)에 인접한 제1 액티브층(131)은 제1 게이트 전극(111)에 인접한 제1 액티브층(131)에 비해 활성화되지 않을 수 있다. 즉, 제1 액티브층(131)의 채널 영역(131c)의 전자 이동도는 줄어들 수 있으므로, 고해상도의 표시 장치에서 화소들의 개수가 늘어남에 따라 화소들 각각의 구동 전류가 감소하더라도, 구동 트랜지스터(DT_1)의 구동 범위(Driving-Range)가 감소하는 것을 방지하거나 줄일 수 있는 이점이 있다.
스위칭 트랜지스터(ST_1)가 배치된 영역의 버퍼막(102)과 게이트 절연막(120)에는 버퍼막(102)과 게이트 절연막(120)을 관통하여 제2 하부 금속층(BE2)을 노출시키는 제6 컨택홀(CT6)이 형성될 수 있다. 몇몇 실시예에서 제6 컨택홀(CT6)은 제3 컨택홀(CT3)및 제4 컨택홀(CT4)과 제1 방향(X축 방향)으로 비정렬될 수 있으며, 제6 컨택홀(CT6)은 제2 액티브층(132)과 제3 방향(Z축 방향)으로 비중첩할 수 있다.
제2 하부 금속층(BE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 하부 금속층(BE2)의 제1 방향(X축 방향)의 길이는 제2 액티브층(131)의 제1 방향(X축 방향)의 길이보다 길 수 있다. 다만, 이에 한정되는 것은 아니고, 몇몇 실시예에서 제2 하부 금속층(BE2)의 제1 방향(X축 방향)의 길이는 제2 액티브층(132)의 제1 방향(X축 방향)의 길이보다 짧을 수도 있고, 몇몇 실시예에서 제2 하부 금속층(BE2)의 제1 방향(X축 방향)의 길이와 제2 액티브층(132)의 제1 방향(X축 방향)의 길이는 동일할 수 있다.
제2 게이트 전극(112)은 제6 컨택홀(CT6)을 통해 제2 하부 금속층(BE2)과 접촉될 수 있다. 이 경우, 제2 액티브층(132)의 하부에 배치된 제2 하부 금속층(BE2)과 제2 게이트 전극(112)은 동일한 전압을 갖게 된다. 즉, 제2 게이트 전극(112)은 상부 게이트 전극으로 역할을 하고, 제2 하부 금속층(BE2)은 하부 게이트 전극으로 역할을 할 수 있다. 따라서, 스위칭 트랜지스터(ST_1)는 더블 게이트 방식으로 구동될 수 있으므로, 스위칭 트랜지스터(ST_1)의 오프 시에 스위칭 트랜지스터(ST_1)의 제2 액티브층(132)의 채널 영역(132c)에 누설 전류가 흐르는 것을 방지하거나 줄일 수 있게 되어, 스위칭 트랜지스터(ST_1)의 특성을 향상시킬 수 있는 이점이 있다.
계속해서, 상술한 바와 같은 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명한다. 다양한 실시예에 따른 표시 장치들 중에서, 도 1 내지 도 8의 표시 장치를 제조하는 방법을 예로 하여 설명하기로 한다. 도 1 및 도 8과 실질적으로 동일한 구성요소에 대해서는 동일한 부호로 나타내고 자세한 부호를 생략한다.
도 13 내지 도 20는 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이고, 도 21은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계를 나타내는 순서도이다. 도 13 내지 도 20은 도 6에 도시된 Ⅰ-Ⅰ'의 단면과 도 8에 도시된 Ⅱ-Ⅱ'의 단면을 포함한다.
도 13 및 도 21을 함께 참조하면, 일 실시예에 따른 표시 장치의 제조 방법은 제1 기판(101)상에 제1 기판(101)을 통해 침투하는 수분으로부터 화소(P)의 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)를 보호하기 위한 버퍼막(102)을 형성하고, 버퍼막(102) 상에 제1 액티브 패턴(131P) 및 제2 액티브 패턴(132P)을 형성한다(S10).
제1 액티브 패턴(131P) 및 제2 액티브 패턴(132P)은 산화물 반도체로 이루어질 수 있다. 예를 들어, 제1 액티브 패턴(131P) 및 제2 액티브 패턴(132P)은 주석(Sn)을 포함하는 산화물 반도체일 수 있으며, 이 경우 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide; IGTO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)일 수 있다. 제1 액티브 패턴(131P) 및 제2 액티브 패턴(132P)은 스퍼터링 방식으로 형성될 수 있다.
제1 액티브 패턴(131P) 및 제2 액티브 패턴(132P)을 포토 레지스트 패턴을 이용한 식각 공정에 의해 패터닝함으로써 제1 액티브 패턴(131P) 및 제2 액티브 패턴(132P)을 형성할 수 있다. 제1 액티브 패턴(131P) 및 제2 액티브 패턴(132P)은 습식 식각 또는 건식 식각에 의해 패터닝될 수 있다. 이후 포토 레지스트는 스트립 공정(strip) 공정을 통하여 제1 액티브 패턴(131P) 및 제2 액티브 패턴(132P)을 형성할 수 있다. 이와 같이, 제1 액티브 패턴(131P) 및 제2 액티브 패턴(132P)을 동시에 패터닝하여 형성함에 따라 마스크 수를 유지할 수 있으므로, 공정 경제성을 확보할 수 있다.
그 다음으로, 도 14 및 도 21을 함께 참조하면, 제1 액티브 패턴(131P) 및 제2 액티브 패턴(132P) 상에 게이트 절연막(120) 및 게이트 전극층(111P, 112P)을 형성한다(S20).
게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 게이트 절연막(120)은 화학 기상 증착 방식으로 형성한다.
게이트 전극층(111P, 112P)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 게이트 절연막(120)은 게이트 절연막(120) 상의 전면에 스퍼터링 방식으로 형성될 수 있다.
그 다음으로, 도 15 및 도 21을 함께 참조하면, 제1 게이트 전극(111), 제2 게이트 전극(112), 제1 액티브층(131) 및 제2 액티브층(132)을 형성한다(S30).
게이트 전극층(111P, 112P)을 포토 레지스트 패턴을 이용한 식각 공정에 의해 패터닝함으로써 제1 게이트 전극(111) 및 제2 게이트 전극(112)을 형성한다.
그 다음으로, 제1 게이트 전극(111) 및 제2 게이트 전극(112)을 마스크로 하여 게이트 절연막(120)을 식각함으로써 게이트 절연막(120)을 패터닝함과 동시에, 소스 영역(131a, 132a), 드레인 영역(131b, 132b), 및 채널 영역(131c, 132c)을 포함하는 제1 액티브층(131)과 제2 액티브층(132)을 형성한다.
그 다음으로, 도 16 및 도 21을 함께 참조하면, 제2 액티브층(132) 및 제2 게이트 전극(112)을 덮는 제1 절연막(161)을 형성한다(S40).
제1 절연막(161)은 실리콘 질화막(SiNx)으로 형성될 수 있으며, 제1 절연막(161)은 화학 기상 증착 방식으로 형성될 수 있다.
제1 절연막(161)은 제2 게이트 전극(112)의 상면 및 측면, 게이트 절연막(120)의 측면, 제2 액티브층(132)의 상면 및 측면을 덮을 수 있다. 또한, 제1 절연막(161)은 버퍼막(102)의 일부를 덮을 수 있다.
전술한 바와 같이, 제1 절연막(161)은 스위칭 트랜지스터(ST)가 배치된 영역에만 형성된다.
그 다음으로, 도 17 및 도 21을 함께 참조하면, 제1 액티브층(131), 제1 게이트 전극(111) 및 제1 절연막(161)을 덮는 제2 절연막(163)을 형성한다(S50).
제2 절연막(163)은 실리콘 산화막(SiOx)으로 형성될 수 있으며, 제2 절연막(163)은 화학 기상 증착 방식으로 형성될 수 있다.
제2 절연막(163)은 제1 게이트 전극(111)의 상면 및 측면, 게이트 절연막(120)의 측면, 제1 액티브층(132)의 상면 및 측면, 제1 절연막(161)의 상면 및 측면을 덮을 수 있다. 또한, 제2 절연막(163)은 버퍼막(102)의 일부를 덮을 수 있다.
전술한 바와 같이, 제2 절연막(163)은 스위칭 트랜지스터(ST)가 배치된 영역 및 구동 트랜지스터(DT)가 배치된 영역에 형성된다.
그 다음으로, 도 18 및 도 21을 함께 참조하면, 제1 내지 제 4 컨택홀(CT1, CT2, CT3, CT4)을 형성한다(S60).
구체적으로, 제2 절연막(163)을 관통하여 제1 액티브층(131)의 상면 일부를 노출시키는 제1 컨택홀(CT1)과, 제2 절연막(163)을 관통하여 제1 액티브층(131)의 상면의 다른 일부를 노출시키는 제2 컨택홀(CT2)과, 제1 절연막(161) 및 제2 절연막(163)을 관통하여 제2 액티브층(132)의 상면 일부를 노출시키는 제3 컨택홀(CT3)과, 제1 절연막(161) 및 제2 절연막(163)을 관통하여 제2 액티브층(132)의 상면의 다른 일부를 노출시키는 제4 컨택홀(CT4)을 형성한다.
그 다음으로, 도 19 및 도 21을 함께 참조하면, 제2 절연막(163) 상에 제1 소스 전극(141), 제2 소스 전극(142), 제1 드레인 전극(151), 및 제2 드레인 전극(152)을 형성한다(S70).
제1 소스 전극(141), 제2 소스 전극(142), 제1 드레인 전극(151), 및 제2 드레인 전극(152)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제1 소스 전극(141), 제2 소스 전극(142), 제1 드레인 전극(151), 및 제2 드레인 전극(152)은 제2 절연막(160) 상의 전면에 스퍼터링 방식으로 형성된 소스 드레인 금속층을 포토 레지스트 패턴을 이용한 식각 공정에 의해 패터닝함으로써 형성될 수 있다.
제1 소스 전극(141)은 제1 컨택홀(CT1)을 통해 제1 액티브층(131) 일측에 형성된 제1 소스 영역(131a)에 접촉되도록 형성될 수 있다. 제1 드레인 전극(151)은 제2 컨택홀(CT2)을 통해 제1 액티브층(131)의 타측에 형성된 제1 드레인 영역(131b)에 접촉되도록 형성될 수 있다.
또한, 제2 소스 전극(142)은 제3 컨택홀(CT3)을 통해 제2 액티브층(132) 일측에 형성된 제2 소스 영역(132a)에 접촉되도록 형성될 수 있다. 제2 드레인 전극(152)은 제4 컨택홀(CT4)을 통해 제2 액티브층(132)의 타측에 형성된 제2 드레인 영역(132b)에 접촉되도록 형성될 수 있다.
그 다음으로, 도 20 및 도 21을 함께 참조하면, 소스 전극(141, 142) 및 드레인 전극(151, 152) 상에 보호막(170) 및 평탄화막(180)을 형성한다(S70).
보호막(170)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 이루어질 수 있으며, 화학 기상 증착 방식으로 형성될 수 있다.
평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있으며, 화학 기상 증착 방식으로 형성될 수 있다.
또한, 평탄화막(180) 상에는 발광 소자(EL)와 화소 정의막(195)이 형성될 수 있다.
도 9 내지 도 12의 실시예의 제조방법과 관련하여, 기판(110)과 제1 액티브층(131) 및 제2 액티브층(132) 사이에 하부 금속층들(BE1, BE2)이 배치되고, 제5 컨택홀(CT5)과 제6 컨택홀(CT6)이 형성되는 점만 다를 뿐, 도 13 및 도 21의 실시예와 동일하므로, 중복 설명은 생략한다.
이와 같이, 본 실시예는 구동 트랜지스터(DT) 상에는 실리콘 산화막(SiOx)으로 이루어진 제2 절연막(163)으로 배치되고, 스위칭 트랜지스터(ST) 상에는 실리콘 질화막(SiNx)으로 이루어진 제1 절연막(161) 및 실리콘 산화막(SiOx)으로 이루어진 제2 절연막(163)으로 배치된다. 이에 따라, 구동 트랜지스터(DT)의 구동 범위 (Driving-Range)를 증가시킴과 동시에 스위칭 트랜지스터(ST)의 이동도를 증가시켜 스위칭 트랜지스터(ST)의 온-오프 특성을 향상시킬 수 있게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
100: 표시 패널
101: 제1 기판
111: 제1 게이트 전극
112: 제2 게이트 전극
131: 제1 액티브층
132: 제2 액티브층
141: 제1 소스 전극
142: 제2 소스 전극
151: 제1 드레인 전극
152: 제2 드레인 전극
161: 제1 절연막
163: 제2 절연막
170: 보호막
180: 평탄화막
191: 제1 전극
192: 유기 발광층
193: 제2 전극
195: 화소 정의막

Claims (20)

  1. 스캔 라인 및 상기 스캔 라인과 교차하는 데이터 라인에 접속되는 화소를 포함하고,
    상기 화소 내에 배치된 구동 트랜지스터 및 스위칭 트랜지스터를 포함하고,
    상기 구동 트랜지스터는 기판과, 상기 기판 상에 배치된 제1 액티브층과, 상기 제1 액티브층 상에 배치된 제1 게이트 전극 및 상기 제1 액티브층 및 제1 게이트 전극과 접촉하는 제2 절연막을 포함하고,
    상기 스위칭 트랜지스터는 상기 기판 상에 배치된 제2 액티브층과, 상기 제2 액티브층 상에 배치된 제2 게이트 전극 및 상기 제2 액티브층 및 상기 제2 게이트 전극을 접촉하는 제1 절연막과, 상기 제1 절연막을 덮는 상기 제2 절연막을 포함하고,
    상기 제1 절연막과 상기 제2 절연막은 서로 다른 물질로 이루어진 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 절연막은 실리콘 질화막(SiNx)을 포함하여 이루어지고, 상기 제2 절연막은 실리콘 산화막(SiOx)을 포함하여 이루어진 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 절연막은 상기 제2 게이트 전극의 상면 및 측면, 상기 제2 액티브층의 상면 및 측면에 각각 접촉하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 절연막의 두께는 상기 제1 절연막 상에 배치된 제2 절연막의 두께보다 두꺼운 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층은 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide; IGTO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 구동 트랜지스터는 상기 기판과 상기 제1 액티브층 사이에 배치된 제1 하부 금속층을 더 포함하고, 상기 스위칭 트랜지스터는 상기 기판과 상기 제2 액티브층 사이에 배치된 제2 하부 금속층을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 액티브층은 제1 소스 영역, 제1 드레인 영역, 및 상기 제1 소스 영역과 상기 제1 드레인 영역 사이에 배치된 제1 채널 영역을 포함하고,
    상기 제2 액티브층은 제2 소스 영역, 제2 드레인 영역, 및 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 배치된 제2 채널 영역을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 구동 트랜지스터는,
    상기 제2 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 액티브층의 상기 제1 소스 영역에 접속되는 제1 소스 전극; 및
    상기 제2 절연막을 관통하는 제2 컨택홀을 통해 상기 제1 액티브층의 상기 제1 드레인 영역에 접속되는 제1 드레인 전극을 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 스위칭 트랜지스터는,
    상기 제1 절연막 및 상기 제2 절연막을 관통하는 제3 컨택홀을 통해 상기 제2 액티브층의 상기 제2 소스 영역에 접속되는 제2 소스 전극; 및
    상기 제1 절연막 및 상기 제2 절연막을 관통하는 제4 컨택홀을 통해 상기 제2 액티브층의 상기 제2 드레인 영역에 접속되는 제2 드레인 전극을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 하부 금속층과 상기 제1 액티브층 사이에 배치된 버퍼막을 더 포함하고,
    상기 구동 트랜지스터는 상기 제2 절연막 및 상기 버퍼막을 관통하는 제5 컨택홀을 더 포함하고, 상기 제2 소스 전극은 상기 제5 컨택홀을 통하여 상기 제1 하부 금속층에 접속되는 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 액티브층을 노출하는 제6 컨택홀을 더 포함하고,
    상기 제2 게이트 전극은 상기 제6 컨택홀을 통하여 상기 제2 하부 금속층에 접속되는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 컨택홀, 상기 제2 컨택홀 및 상기 제5 컨택홀은 제1 방향으로 정렬되는 표시 장치.
  13. 제12 항에 있어서,
    상기 제3 컨택홀 및 상기 제4 컨택홀은 상기 제1 방향으로 정렬되되, 상기 제6 컨택홀은 상기 제3 컨택홀 및 상기 제4 컨택홀과 상기 제1 방향으로 비정렬되는 표시 장치.
  14. 제6 항에 있어서,
    상기 제1 하부 금속층의 제1 방향으로의 길이는 상기 제1 액티브층의 상기 제1 방향으로의 길이보다 길게 이루어지고, 상기 제2 하부 금속층의 상기 제1 방향으로의 길이는 상기 제1 액티브층의 상기 제1 방향으로의 길이보다 긴 표시 장치.
  15. 제14 항에 있어서,
    상기 스캔 라인에 스캔 신호를 출력하는 스캔 구동 회로를 더 구비하고,
    상기 스캔 구동 회로는 풀-업 노드가 게이트 온 전압으로 충전되는 경우, 상기 게이트 온 전압을 출력하는 풀-업 트랜지스터를 포함하고,
    상기 풀-업 트랜지스터는 상기 제2 액티브층과 동일한 층에 배치된 제3 액티브층 및 상기 제2 액티브층 상에 배치된 제3 게이트 전극을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제3 액티브층은 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide; IGTO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)을 포함하는 표시 장치.
  17. 기판 상에 제1 액티브층 및 제2 액티브층을 형성하는 단계;
    상기 제1 액티브층 상에 제1 게이트 전극을 형성하고, 상기 제2 액티브층 상에 제2 게이트 전극을 형성하는 단계;
    상기 제2 액티브층 및 상기 제2 게이트 전극을 덮는 제1 절연막을 형성하는 단계; 및
    상기 제1 액티브층, 상기 제1 게이트 전극 및 상기 제1 절연막을 덮는 제2 절연막을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층은 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide; IGTO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)로 형성되는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 절연막은 실리콘 질화막(SiNx)으로 형성되고, 상기 제2 절연막은 실리콘 산화막(SiOx)으로 형성되는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 기판과 상기 제1 액티브층 사이에 제1 하부 금속층을 형성하는 단계; 및
    상기 기판과 상기 제1 액티브층 사이에 제2 하부 금속층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
KR1020190048828A 2019-04-26 2019-04-26 표시 장치 및 그 제조 방법 KR20200125843A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190048828A KR20200125843A (ko) 2019-04-26 2019-04-26 표시 장치 및 그 제조 방법
US16/818,310 US11195861B2 (en) 2019-04-26 2020-03-13 Display device and method of manufacturing the same
CN202010334834.1A CN111863835A (zh) 2019-04-26 2020-04-24 显示装置及制造显示装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190048828A KR20200125843A (ko) 2019-04-26 2019-04-26 표시 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20200125843A true KR20200125843A (ko) 2020-11-05

Family

ID=72921625

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190048828A KR20200125843A (ko) 2019-04-26 2019-04-26 표시 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US11195861B2 (ko)
KR (1) KR20200125843A (ko)
CN (1) CN111863835A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210113531A (ko) * 2020-03-06 2021-09-16 삼성디스플레이 주식회사 표시 장치
KR20230166546A (ko) * 2022-05-31 2023-12-07 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102068089B1 (ko) 2013-06-28 2020-01-20 엘지디스플레이 주식회사 산화물 반도체 박막 트랜지스터, 제조방법 및 이를 구비한 표시장치용 어레이 기판 및 제조방법
US9818765B2 (en) 2013-08-26 2017-11-14 Apple Inc. Displays with silicon and semiconducting oxide thin-film transistors
KR20180024817A (ko) * 2016-08-31 2018-03-08 엘지디스플레이 주식회사 멀티 타입의 박막 트랜지스터를 포함하는 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
KR20180061723A (ko) 2016-11-30 2018-06-08 엘지디스플레이 주식회사 멀티 타입의 박막 트랜지스터를 포함하는 유기발광 표시장치
KR20180070334A (ko) 2016-12-16 2018-06-26 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 표시 장치
KR102434909B1 (ko) * 2017-08-04 2022-08-19 엘지디스플레이 주식회사 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치

Also Published As

Publication number Publication date
US11195861B2 (en) 2021-12-07
US20200343275A1 (en) 2020-10-29
CN111863835A (zh) 2020-10-30

Similar Documents

Publication Publication Date Title
US20230315236A1 (en) Touch sensing unit and display device including the same
KR20210016114A (ko) 표시 장치
US20240063229A1 (en) Display device
US11227875B2 (en) Display device
KR20200107012A (ko) 표시 장치 및 그 제조 방법
US11237688B2 (en) Touch sensing unit, display device including the touch sensing unit, and method of aging the touch sensing unit
KR20200110569A (ko) 터치 감지 유닛과 이를 포함하는 표시 장치
KR20210022187A (ko) 표시 장치
KR20200089794A (ko) 표시 장치와 그의 제조 방법
CN112114694B (zh) 包括具有绝缘图案的触摸检测单元的显示装置
KR20210010700A (ko) 표시 장치 및 이의 제조 방법
KR20210056468A (ko) 센싱 유닛과 그를 포함하는 표시 장치
KR20210010696A (ko) 표시 장치
KR20210012086A (ko) 표시 장치
US11195861B2 (en) Display device and method of manufacturing the same
US11450722B2 (en) Display device
CN115918295A (zh) 可拉伸显示设备
KR20210057856A (ko) 표시 장치
CN111694462B (zh) 触摸感测单元和包括该触摸感测单元的显示装置
US20240138234A1 (en) Display device and method of fabricating the same
US20220320250A1 (en) Display panel and display device comprising same
US20220271112A1 (en) Display device
KR20230131308A (ko) 표시 장치
KR20220120737A (ko) 표시장치
KR20220149879A (ko) 표시 장치