KR20210057856A - 표시 장치 - Google Patents

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KR20210057856A
KR20210057856A KR1020190144085A KR20190144085A KR20210057856A KR 20210057856 A KR20210057856 A KR 20210057856A KR 1020190144085 A KR1020190144085 A KR 1020190144085A KR 20190144085 A KR20190144085 A KR 20190144085A KR 20210057856 A KR20210057856 A KR 20210057856A
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박영우
김미영
전상현
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 평탄부, 및 상기 평탄부의 가장자리로부터 구부러져 형성된 곡면부를 포함하는 표시 유닛, 상기 표시 유닛 상에 배치되고, 상기 평탄부 및 상기 곡면부와 중첩 배치된 센싱 유닛, 및 상기 센싱 유닛 상에 배치되는 패시베이션층을 포함하되, 상기 패시베이션층은 상기 평탄부와 중첩 배치되고 상기 곡면부에 배치되지 않는다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 그 중 유기 발광 표시 장치는 자발광 소자로서 우수한 시야각을 가져 차세대 표시 장치로 주목받고 있다.
다만, 유기 발광 표시 장치는 외부의 수분이나 산소 등에 의해 열화되는 특성을 가지므로, 외부의 수분이나 산소 등으로부터 발광 소자를 보호하기 위하여 발광 소자를 밀봉한다. 최근에는, 유기 발광 표시 장치의 박형화 및/또는 플렉서블화를 위하여, 발광 소자를 밀봉하는 수단으로 복수 개의 무기막 또는 유기막과 무기막을 포함하는 복수 개의 층으로 구성된 박막 봉지(TFE; thin film encapsulation)가 이용되고 있다.
본 발명이 해결하고자 하는 과제는 곡률을 가지고 구부러져 형성되는 곡면부의 형성 공정에서 발생할 수 있는 크랙(crack) 발생을 방지하는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는, 평탄부, 및 상기 평탄부의 가장자리로부터 구부러져 형성된 곡면부를 포함하는 표시 유닛, 상기 표시 유닛 상에 배치되고, 상기 평탄부 및 상기 곡면부와 중첩 배치된 센싱 유닛, 및 상기 센싱 유닛 상에 배치되는 패시베이션층을 포함하되, 상기 패시베이션층은 상기 평탄부와 중첩 배치되고 상기 곡면부에 배치되지 않는다.
상기 패시베이션층 상에 배치되고, 상기 평탄부 및 상기 곡면부와 중첩 배치된 커버 윈도우를 더 포함할 수 있다.
상기 곡면부는 상기 평탄부의 제1 측 가장자리인 제1 벤딩 라인을 따라 제1 곡률로 구부러진 제1 곡면부를 포함할 수 있다.
상기 제1 곡률은 변화하는 곡률을 가질 수 있다.
상기 제1 곡률은 상기 평탄부로부터 외측일수록 작은 곡률을 가질 수 있다.
상기 패시베이션층의 측면은 상기 제1 벤딩 라인보다 내측에 배치될 수 있다.
상기 곡면부는 상기 평탄부의 제1 측의 반대 측인 제2 측 가장자리인 제2 벤딩 라인을 따라 제2 곡률로 구부러진 제2 곡면부를 더 포함할 수 있다.
상기 패시베이션층의 제1 측 측면은 상기 제1 벤딩 라인보다 내측에 배치되고, 상기 패시베이션층의 제2 측 측면은 상기 제2 벤딩 라인보다 내측에 배치될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는, 평탄부, 및 상기 평탄부의 가장자리로부터 제1 곡률로 구부러져 형성된 곡면부를 포함하는 표시 유닛, 상기 표시 유닛 상에 배치되고, 상기 평탄부 및 상기 곡면부와 중첩 배치된 센싱 유닛, 및 상기 센싱 유닛 상에 배치되고, 상기 평탄부 및 상기 곡면부에 중첩 배치된 패시베이션층을 포함하되, 상기 제1 곡률은 변화하는 곡률을 가지고, 상기 곡면부는 제1 최소 곡률을 가지는 최소 곡면부를 포함하며, 상기 패시베이션층은 상기 곡면부 내의 최소 곡면부에는 배치되지 않는다.
상기 패시베이션층은 상기 곡면부 내의 최소 곡면부 외의 영역에는 배치될 수 있다.
상기 곡면부의 상기 제1 곡률은 상기 평탄부로부터 외측일수록 작은 곡률을 가질 수 있다.
상기 센싱 유닛은 센싱 영역 및 센싱 영역의 주변에 배치되는 센싱 주변 영역을 포함하고, 상기 센싱 유닛은 상기 표시 유닛 상에 배치되는 센싱 도전층, 및 상기 센싱 도전층 상에 배치되는 센싱 절연층을 포함하고, 상기 센싱 도전층은 상기 센싱 영역에 배치되는 센싱 전극, 및 상기 센싱 전극과 연결되고 상기 센싱 주변 영역에 배치되는 센싱 라인을 포함할 수 있다.
상기 평탄부는 상기 센싱 영역과 중첩되고, 상기 곡면부는 상기 센싱 영역의 일부 및 상기 센싱 주변 영역과 중첩될 수 있다.
상기 패시베이션층은 상기 센싱 영역의 상기 센싱 전극 상에 배치되는 제1 패시베이션층, 및 상기 센싱 주변 영역의 상기 센싱 라인 상에 배치되는 제2 패시베이션층을 포함할 수 있다.
상기 제1 패시베이션층과 상기 제2 패시베이션층은 서로 이격되어 배치될 수 있다.
상기 패시베이션층 상에 배치되고, 상기 평탄부 및 상기 곡면부와 중첩 배치된 커버 윈도우를 더 포함할 수 있다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는, 평탄부, 및 상기 평탄부로부터 연장되어 제1 곡률을 갖는 곡면부를 포함하는 제1 영역, 상기 제1 영역의 상기 곡면부 측에 이격되어 배치되고 제2 곡률을 갖는 제2 영역, 및 상기 제1 영역의 상기 곡면부와 상기 제2 영역 사이에 배치되고 제3 곡률을 갖는 제3 영역을 포함하는 표시 유닛, 상기 표시 유닛의 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 중첩 배치되는 센싱 유닛, 및 상기 표시 유닛의 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 중첩 배치되고, 상기 센싱 유닛 상에 전면적으로 배치되는 패시베이션층을 포함하되, 상기 패시베이션층은 상기 제1 영역과 중첩하는 제1 구간, 상기 제2 영역과 중첩하는 제2 구간, 및 상기 제3 영역과 중첩하고 상기 제1 구간 및 상기 제2 구간보다 낮은 높이를 갖는 제3 구간을 포함한다.
상기 제3 곡률은 상기 제1 곡률 및 상기 제2 곡률보다 작을 수 있다.
상기 패시베이션층 상에 배치되는 커버 윈도우를 더 포함할 수 있다.
상기 센싱 유닛은 상기 표시 유닛 상에 배치되는 센싱 도전층, 및 상기 센싱 도전층 상에 배치되는 센싱 절연층을 포함하고, 상기 센싱 도전층은 상기 제1 영역에 중첩하는 센싱 전극, 및 상기 센싱 전극과 연결되고 상기 제2 영역에 배치되는 센싱 라인을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 평탄부와 곡면부를 포함하고, 곡률을 가지고 구부러져 형성되는 곡면부의 적어도 일부에 패시베이션층을 배치하지 않음으로써, 곡면부의 형성 공정에서 발생할 수 있는 크랙(crack) 발생을 방지하는 표시 장치를 제공할 수 있다.
또한, 변하는 곡률을 가지고 구부러져 형성되는 곡면부 내의 최소 곡률을 가지는 영역에 배치되는 패시베이션층의 두께를 얇게 형성함으로써, 곡면부의 형성 공정에서 발생할 수 있는 크랙(crack) 발생을 방지하는 표시 장치를 제공할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치의 평면도이다.
도 3은 일 실시예에 따른 표시 장치의 측면도이다.
도 4는 도 1의 I -I' 선을 기준으로 자른 단면도이다.
도 5는 도 4의 표시 패널 및 표시 패널 상에 배치된 패시베이션층의 적층 구조를 나타낸 개략적인 단면도이다.
도 6은 도 5의 표시 유닛과 관련된 구성들을 보여주는 평면도이다.
도 7은 도 5의 센싱 유닛과 관련된 구성들을 보여주는 평면도이다.
도 8은 일 실시예에 따른 표시 패널과 패시베이션층의 상대적인 배치도이다.
도 9은 도 8의 IX-IX' 선을 기준으로 자른 단면도이다.
도 10은 다른 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 11은 도 10의 표시 장치의 표시 패널 및 패시베이션층의 적층 구조를 나타낸 개략적인 단면도이다.
도 12는 도 10의 표시 장치의 표시 패널과 패시베이션층의 상대적인 배치도이다.
도 13은 도 12의 XIII-XIII' 선을 기준으로 자른 단면도이다
도 14는 또 다른 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 15는 도 14의 표시 장치의 표시 패널 및 패시베이션층의 적층 구조를 나타낸 개략적인 단면도이다.
도 16은 도 14의 표시 장치의 표시 패널과 패시베이션층의 상대적인 배치도이다.
도 17은 도 16의 XIVI-XVII' 선을 기준으로 자른 단면도이다.
도 18은 또 다른 실시예에 따른 표시 장치의 표시 패널과 패시베이션층의 상대적인 배치도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도면에서는 제1 방향(X), 제2 방향(Y), 및 제3 방향(Z)이 정의되어 있다. 제1 방향(X)과 제2 방향(Y)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(Z)은 제1 방향(X)과 제2 방향(Y)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(Z)은 제1 방향(X)과 제2 방향(Y) 각각에 대해 수직을 이룬다. 실시예들에서 제3 방향(Z)은 표시 장치(10)의 두께 방향을 나타낸다.
실시예들에서 다른 별도의 언급이 없는 한, 실시예들에서 다른 별도의 언급이 없는 한, "상부" 또는 "탑"은 표시 패널(100)을 기준으로 상부 방향, 즉 제3 방향(Z)을 나타내고, 마찬가지로 상면은 제3 방향(Z) 일측을 향하는 표면을 나타낸다. 또한, “하부”, “바텀”은 표시 패널(100)을 기준으로 상부 방향, 즉 제3 방향(Z)의 반대 방향을 나타내고, 마찬가지로 하면은 제3 방향(Z) 타측을 향하는 표면을 지칭한다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(100)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 제1 방향(X)의 반대 방향, “우”는 제1 방향(X), “상”은 제2 방향(Y), “하”는 제2 방향(Y)의 반대 방향을 가리킨다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 일 실시예에 따른 표시 장치의 평면도이다. 도 3은 일 실시예에 따른 표시 장치의 측면도이다.
도 1 내지 도 3을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
일 실시예에 따른 표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함할 수 있다.
표시 패널(100)을 포함할 수 있다. 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있는 플렉서블(flexible) 기판을 포함할 수 있다. 예를 들어, 플렉서블 기판은 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다.
표시 패널(100)은 메인 영역(MA)과 메인 영역(MA)의 일 측으로부터 돌출된 돌출 영역(PA)을 포함할 수 있다.
메인 영역(MA)은 표시 장치(10)의 외형과 유사한 형상을 가질 수 있다. 메인 영역(MA)은 제1 방향(X축 방향)의 단변과 제1 방향(X)과 교차하는 제2 방향(Y)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X)의 단변과 제2 방향(Y)의 장변이 만나는 모서리 또는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 도 1 및 도 2에서는 표시 장치(10)의 평면 형태는 모서리 또는 코너(corner)가 둥글게 형성된 사각형으로 형성된 것을 예시하였으나, 이에 한정되지 않으며, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다.
메인 영역(MA)은 복수의 화소들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 도 2와 같이 제1 표시 라운드부(DRD1), 제2 표시 라운드부(DRD2), 제3 표시 라운드부(DRD3), 및 제4 표시 라운드부(DRD4)를 포함할 수 있다. 제1 표시 라운드부(DRD1)는 제1 표시 단변(DSS1)과 제1 표시 장변(DLS1) 사이의 모서리 또는 코너(corner)에 해당한다. 제2 표시 라운드부(DRD2)는 제1 표시 단변(DSS1)과 제2 표시 장변(DLS2) 사이의 모서리 또는 코너에 해당한다. 제3 표시 라운드부(DRD3)는 제2 표시 단변(DSS2)과 제1 표시 장변(DLS1) 사이의 모서리 또는 코너에 해당한다. 제4 표시 라운드부(DRD4)는 제2 표시 단변(DSS2)과 제2 표시 장변(DLS2) 사이의 모서리 또는 코너에 해당한다. 제1 표시 라운드부(DRD1), 제2 표시 라운드부(DRD2), 제3 표시 라운드부(DRD3), 및 제4 표시 라운드부(DRD4)는 실질적으로 동일한 곡률을 가지거나 서로 상이한 곡률을 가질 수 있다. 또는, 제1 표시 라운드부(DRD1), 제2 표시 라운드부(DRD2), 제3 표시 라운드부(DRD3), 및 제4 표시 라운드부(DRD4) 중 적어도 두 개는 실질적으로 동일한 곡률을 가질 수 있다. 또한, 제1 표시 라운드부(DRD1), 제2 표시 라운드부(DRD2), 제3 표시 라운드부(DRD3), 및 제4 표시 라운드부(DRD4) 각각은 실질적으로 일정한 곡률을 갖거나 변화하는 곡률을 가질 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 외측 경계로부터 표시 패널(100)의 가장자리까지의 영역으로 정의될 수 있다. 표시 영역(DA)에는 복수의 화소뿐만 아니라, 화소들에 접속되는 스캔 라인들, 데이터 라인들, 및 전원 라인이 배치될 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)에 배치되는 스캔 라인들에 스캔 신호들을 인가하기 위한 스캔 구동부, 및 데이터 라인들과 표시 구동 회로(200)를 연결하는 링크 라인들이 배치될 수 있다. 또한, 메인 영역(MR)의 비표시 영역(NDA)에는 최외곽 블랙 매트릭스가 배치될 수 있지만, 이에 제한되는 것은 아니다.
또한, 메인 영역(MA)은 평탄하게 형성된 평탄부(FA), 및 평탄부(FA)의 가장자리로부터 연장되며, 구부러져 형성된 곡면부(CA1, CA2, CA3, CA4)를 포함할 수 있다. 메인 영역(MA)의 평탄부(FA)는 표시 영역(DA)에 배치될 수 있다. 메인 영역(MA)의 곡면부(CA1, CA2, CA3, CA4)는 평탄부(FA)의 좌측에서 연장된 제1 곡면부(CA1), 평탄부(FA)의 우측에서 연장된 제2 곡면부(CA2), 평탄부(FA)의 상측에서 연장된 제3 곡면부(CA3), 및 평탄부(FA)의 하측에서 연장된 제4 곡면부(CA4)를 포함할 수 있다.
제1 곡면부(CA1)는 제1 벤딩 라인(BL1)을 따라 제1 곡률로 구부러진 영역을 가리킨다. 제2 곡면부(CA2)는 제2 벤딩 라인(BL2)을 따라 제2 곡률로 구부러진 영역을 가리킨다. 제3 곡면부(CA3)는 제3 벤딩 라인(BL3)을 따라 제3 곡률로 구부러진 영역을 가리킨다. 제4 곡면부(CA4)는 제4 벤딩 라인(BL4)을 따라 제4 곡률로 구부러진 영역을 가리킨다. 제1 내지 제4 곡률들은 실질적으로 동일하거나 또는 서로 상이할 수 있다. 또한, 제1 내지 제4 곡률들 각각은 일정한 곡률을 갖거나 변화하는 곡률을 가질 수 있다.
제1 내지 제4 곡면부들(CA1, CA2, CA3, CA4) 중 적어도 하나는 표시 영역(DA)에 배치될 수 있다. 도면에서는 제1 내지 제4 곡면부들(CA1, CA2, CA3, CA4) 모두가 표시 영역(DA)에 배치되는 것을 도시하였으며, 이 경우 제1 내지 제4 곡면부들(CA1, CA2, CA3, CA4)에서도 표시 패널(100)의 영상이 보일 수 있다. 다만, 이에 제한되지 않고 제1 내지 제4 곡면부들(CA1, CA2, CA3, CA4) 중 일부는 표시 영역(DA)에 배치되지 않을 수도 있다. 제1 내지 제4 곡면부들(CA1, CA2, CA3, CA4)은 표시 영역(DA)에 배치되고, 표시 영역(DA)의 가장자리에서 외측으로 연장되어 비표시 영역(NDA)에도 배치될 수 있다.
돌출 영역(PA)은 메인 영역(MA)의 일 측으로부터 돌출되어 형성될 수 있다. 예시적인 실시예에서, 돌출 영역(PA)은 메인 영역(MA)의 하 측으로부터 돌출되어 형성될 수 있다. 돌출 영역(PA)의 제1 방향(X)의 길이는 메인 영역(MA)의 제1 방향(X)의 길이보다 작을 수 있다.
돌출 영역(PA)은 벤딩 영역(BA)과 패드 영역(PDA)을 포함할 수 있다. 이 경우, 패드 영역(PDA)은 벤딩 영역(BA)의 일 측에 배치되고, 메인 영역(MA)은 벤딩 영역(BA)의 타 측에 배치될 수 있다. 예를 들어, 패드 영역(PDA)은 벤딩 영역(BA)의 하 측에 배치되고, 메인 영역(MA)은 벤딩 영역(BA)의 상 측에 배치될 수 있다.
벤딩 영역(BA)은 제5 벤딩 라인(BL5)을 따라 제5 곡률로 구부러질 수 있다. 벤딩 영역(BA)은 표시 패널(100)의 제3 방향(Z)의 반대 방향, 즉 표시면의 반대 방향으로 제5 곡률을 가지고 벤딩될 수 있다. 표시 패널(100)이 벤딩 영역(BA)에서 벤딩됨에 따라 표시 패널(100)의 면이 반전될 수 있다. 즉, 상부를 향하는 표시 패널(100)의 일면이 벤딩 영역(BA)을 통해 외측을 향하였다가 다시 하부를 향하도록 반전될 수 있다.
패드 영역(PDA)은 벤딩 영역(BA)의 하 측으로부터 연장된다. 표시 패널(100)이 벤딩되기 전에 표시 패널(100)의 패드 영역(PDA)의 일면은 상부를 향하고 있으나, 표시 패널(100)이 벤딩된 후에는 표시 패널(100)의 패드 영역(PDA)의 일면은 하부를 향하게 된다. 이로 인해, 패드 영역(PDA)은 메인 영역(MA)의 하부에 배치될 수 있으며, 메인 영역(MA)과 제3 방향(Z)으로 중첩될 수 있다.
표시 패널(100)의 패드 영역(PDA)에는 표시 구동 회로(200)와 회로 보드(300)에 전기적으로 연결되는 패드들이 배치될 수 있다.
표시 구동 회로(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력한다. 예를 들어, 표시 구동 회로(200)는 데이터 라인들에 데이터 전압들을 공급할 수 있다. 또한, 표시 구동 회로(200)는 전원 라인에 전원 전압을 공급하며, 스캔 구동부에 스캔 제어 신호들을 공급할 수 있다. 표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 패드 영역(PDA)에서 표시 패널(100) 상에 장착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(200)는 회로 보드(300) 상에 장착될 수 있다.
패드들은 표시 구동 회로(200)에 전기적으로 연결되는 표시 패드들과 터치 라인들에 전기적으로 연결되는 터치 패드들을 포함할 수 있다.
회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드(300)의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 4는 도 1의 I -I' 선을 기준으로 자른 단면도이다. 도 5는 도 4의 표시 패널 및 표시 패널 상에 배치된 패시베이션층의 적층 구조를 나타낸 개략적인 단면도이다.
도 4 및 도 5를 참조하면, 표시 장치(1)는 표시 패널(100), 표시 패널(100) 상에 배치되는 패시베이션층(500), 및 패시베이션층(500) 상에 배치되는 커버 윈도우(700)를 포함할 수 있다. 이하에서는 제1 곡면부(CA1), 및 제2 곡면부(CA2)를 중심으로 설명하나, 이에 제한되지 않고 상술한 제3 곡면부(CA3), 및 제4 곡면부(CA4)에도 적용될 수 있음은 물론이다.
상술한 바와 같이, 표시 패널(100)은 평탄부(FA), 평탄부(FA)로부터 연장되며, 곡률을 가지고 구부러져 형성된 곡면부(CA1, CA2)를 포함할 수 있다. 곡면부(CA1, CA2)는 평탄부(FA)의 제1 측(즉, 도면에서 좌 측) 가장자리, 즉 제1 벤딩 라인(BL1)을 따라 연장된 제1 곡면부(CA1), 및 평탄부(FA)의 제1 측의 반대 측인 제2 측(즉, 도면에서 우 측) 가장자리, 즉 제2 벤딩 라인(BL2)을 따라 연장된 제2 곡면부(CA2)를 포함할 수 있다.
제1 곡면부(CA1) 및 제2 곡면부(CA2)는 각각 제1 곡률 및 제2 곡률을 가질 수 있다. 제1 곡률 및 제2 곡률은 각각 변화하는 곡률을 가질 수 있다. 다만, 이에 제한되지 않고 제1 곡률 및 제2 곡률은 각각 일정한 곡률을 가질 수도 있다. 이하에서는, 제1 곡률 및 제2 곡률이 변화하는 곡률을 중심으로 설명한다. 제1 곡률 및 제2 곡률을 평탄부(FA)로부터 외측일수록 대체로 작은 곡률을 가질 수 있다. 표시 패널(100)을 평탄부(FA)로부터 외측일수록 작은 곡률로 형성함으로써, 평면상 표시 장치(1)의 비표시 영역(NDA)의 영역의 면적이 줄어들 수 있다.
평탄부(FA)는 표시 영역(DA)에 중첩 배치될 수 있다. 제1 벤딩 라인(BL1)을 따라 평탄부(FA)로부터 외측으로 연장된 제1 곡면부(CA1) 및 평탄부(FA)의 제2 벤딩 라인(BL2)을 따라 평탄부(FA)로부터 외측으로 연장된 제2 곡면부(CA2)는 표시 영역(DA)의 일부 및 비표시 영역(NDA)에 중첩 배치될 수 있다. 따라서, 표시 영역(DA)과 제1 곡면부(CA1) 및 제2 곡면부(CA2)와 중첩되는 제1 곡면부(CA1) 및 제2 곡면부(CA2)의 일부 영역에서도 화상을 표시할 수 있다.
표시 패널(100)은 기판(SUB), 기판(SUB) 상에 배치된 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 박막 봉지층(TFEL)을 갖는 표시 유닛(DU)과, 센싱층(TSL)을 갖는 센싱 유닛(TDU)을 포함할 수 있다.
기판(SUB)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 또는, 기판(SUB)은 금속 재질의 물질을 포함할 수도 있다.
기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 기판(SUB)이 플렉서블 기판인 경우, 폴리이미드(PI)로 형성될 수 있지만, 이에 한정되는 것은 아니다.
박막 트랜지스터층(TFTL)은 기판(SUB) 상에 배치될 수 있다. 박막 트랜지스터층(TFTL)에는 화소들 각각의 박막 트랜지스터들뿐만 아니라, 스캔 라인들, 데이터 라인들, 전원 라인들, 스캔 제어 라인들, 및 패드들과 데이터 라인들을 연결하는 라우팅 라인들 등이 형성될 수 있다. 박막 트랜지스터들 각각은 게이트 전극, 반도체층, 소스 전극, 및 드레인 전극을 포함할 수 있다. 스캔 구동부(SD, 도 6 참조)가 도 6과 같이 표시 패널(100)의 비표시 영역(NDA)에 형성되는 경우, 스캔 구동부(SD)는 박막 트랜지스터들을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 표시 영역(DA)과 비표시 영역(NDA)에 배치될 수 있다. 구체적으로, 박막 트랜지스터층(TFTL)의 화소들 각각의 박막 트랜지스터들, 스캔 라인들, 데이터 라인들, 및 전원 라인들은 표시 영역(DA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 스캔 제어 라인들과 링크 라인들은 비표시 영역(NDA)에 배치될 수 있다. 박막 트랜지스터(TFTL)에 대한 상세한 설명은 도 9를 참조하면 후술하기로 한다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 배치될 수 있다. 발광 소자층(EML)은 박막 트랜지스터층(TFTL)에서 전달하는 구동 신호에 다라 다양한 휘도로 발광할 수 있다.
발광 소자층(EML)은 제1 전극, 발광층, 및 제2 전극을 포함하는 화소들과 화소들을 정의하는 화소 정의막을 포함할 수 있다. 발광층은 유기 물질을 포함하는 유기 발광층일 수 있다. 이 경우, 발광층은 정공 수송층(hole transporting layer), 유기 발광층(organic light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 박막 트랜지스터층(TFTL)의 박막 트랜지스터를 통해 제1 전극에 소정의 전압이 인가되고, 제2 전극에 캐소드 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동되며, 유기 발광층에서 서로 결합하여 발광하게 된다. 발광 소자층(EML)의 화소들은 표시 영역(DA)에 배치될 수 있다. 발광 소자층(EML)에 대한 상세한 설명은 도 9를 참조하여 후술하기로 한다.
발광 소자층(EML) 상에는 박막 봉지층(TFEL)이 배치될 수 있다. 박막 봉지층(TFEL)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위해, 박막 봉지층(TFEL)은 적어도 하나의 무기막을 포함할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층일 수 있으나, 이에 한정되지 않는다. 또한, 박막 봉지층(TFEL)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하는 역할을 한다. 이를 위해, 박막 봉지층(TFEL)은 적어도 하나의 유기막을 포함할 수 있다. 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin)일 수 있으나, 이에 한정되지 않는다.
박막 봉지층(TFEL)은 표시 영역(DA)과 비표시 영역(NDA) 모두에 배치될 수 있다. 구체적으로, 박막 봉지층(TFEL)은 표시 영역(DA)과 비표시 영역(NDA)의 발광 소자층(EML)을 덮으며, 비표시 영역(NDA)의 박막 트랜지스터층(TFTL)을 덮도록 배치될 수 있다. 박막 봉지층(TFEL)에 대한 상세한 설명은 도 9를 참조하여 후술하기로 한다.
박막 봉지층(TFEL) 상에는 센싱층(TSL)이 배치될 수 있다. 센싱층(TSL)은 터치 입력을 인지하는 층으로서, 터치 부재의 기능을 수행할 수 있다. 센싱층(TSL)은 복수의 감지 영역과 감지 전극들을 포함할 수 있다. 센싱층(TSL)이 박막 봉지층(TFEL) 상에 바로 배치됨으로써, 센싱층(TSL)을 포함하는 별도의 터치 패널이 박막 봉지층(TFEL) 상에 부착되는 경우보다 표시 장치(10)의 두께를 줄일 수 있는 장점이 있다.
센싱층(TSL)은 상호 정전 용량 방식으로 사용자의 터치를 감지하기 위한 센싱 전극들과 패드들과 센싱 전극들을 연결하는 센싱 라인들을 포함할 수 있다. 센싱층(TSL)의 센싱 전극들은 도 7과 같이 표시 영역(DA)에 중첩하는 센싱 영역(TSA)에 배치될 수 있다. 센싱층(TSL)의 센싱 라인들은 도 7과 같이 비표시 영역(NDA)에 중첩하는 센싱 주변 영역(TPA)에 배치될 수 있다.
센싱층(TSL) 상에는 패시베이션층(500)이 배치될 수 잇다. 패시베이션층(500)은 평탄부(FA)와 중첩하는 센싱층(TSL) 상에 배치될 수 있다. 패시베이션층(500)은 곡면부(CA1, CA2)의 센싱층(TSL) 상에는 배치되지 않을 수 있다. 따라서, 패시베이션층(500)은 평탄부(FA)와 중첩하는 센싱층(TSL) 상에서 제1 벤딩 라인(BL1) 및 제2 벤딩 라인(BL2)의 내측에 배치될 수 있다. 구체적으로, 패시베이션층(500)의 제1 측 측면은 제1 벤딩 라인(BL1) 내측에 배치되고, 패시베이션층(500)의 제2 측 측면은 제2 벤딩 라인(BL2)의 내측에 배치될 수 있다. 다만, 이에 제한되지 않고, 패시베이션층(500)의 제1 측 및 제2 측 측면은 제1 벤딩 라인(VL1) 및 제2 벤딩 라인(BL2)과 나란하게 정렬될 수도 있다.
패시베이션층(500)은 센싱층(TSL) 상에 배치되어 센싱층(TSL)을 보호하는 역할을 할 수 있다. 패시베이션층(500)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
패시베이션층(500) 상에는 커버 윈도우(700)가 배치될 수 있다. 커버 윈도우(700)는 평탄부(FA) 및 곡면부(CA1, CA2, CA3, CA4)에 전면적으로 배치될 수 있다. 커버 윈도우(700)는 광학 투명 접착제 등에 의해 패시베이션층(500) 상에 부착될 수 있다.
도면에는 도시하지 않았으나, 표시 장치(1)는 광학 부재를 더 포함할 수 있다. 예를 들어, 패시베이션층(500)과 커버 윈도우(700) 사이에 편광 필름 등의 광학 부재가 개재될 수 있다.
곡면부(CA1, CA2)는 소정의 곡률을 가지고 구부러지는 영역으로서, 구부러지는 공정에서 손상을 받을 수 있다. 본 실시예에 따른 표시 장치(1)는 곡면부(CA1, CA2)의 커버 윈도우(700)와 표시 패널(100) 사이에는 패시베이션층(500)을 배치하지 않음으로써, 곡률을 가지고 구부러져 형성되는 곡면부(CA)의 형성 공정에서 발생할 수 있는 크랙(crack) 발생을 방지할 수 있다.
도 6은 도 5의 표시 유닛과 관련된 구성들을 보여주는 평면도이다.
도 6에서는 설명의 편의를 위해 표시 유닛(DU)의 화소(P)들, 스캔 라인(SL)들, 데이터 라인(DL)들, 스캔 제어 라인들(SCL), 팬 아웃 라인(DLL)들, 스캔 구동부(SD), 표시 구동 회로(200), 및 표시 패드(DP)들 만을 도시하였다.
도 6에서는 설명의 편의상 표시 유닛(DU)의 비표시 영역(NDA)을 상대적으로 넓게 도시하였지만, 표시 영역(DA)의 형상과 비표시 영역(NDA)의 형상은 도 2에서 상술한 표시 패널(100)의 표시 영역(DA) 및 비표시 영역(NDA)의 형상과 실질적으로 동일할 수 있다.
도 6을 참조하면, 스캔 라인(SL)들, 데이터 라인(DL)들, 및 화소(P)들은 표시 영역(DA)에 배치된다. 스캔 라인(SL)들은 제1 방향(X)으로 나란하게 형성되고, 데이터 라인(DL)들은 제1 방향(X)과 교차하는 제2 방향(Y)으로 나란하게 형성될 수 있다.
화소(P)들 각각은 스캔 라인(SL)들 중 적어도 어느 하나와 데이터 라인(DL)들 중 어느 하나에 접속될 수 있다. 화소(P)들 각각은 구동 트랜지스터와 적어도 하나의 스위칭 트랜지스터를 포함하는 박막 트랜지스터들, 발광 소자, 및 커패시터를 포함할 수 있다. 화소(P)들 각각은 스캔 라인(SL)으로부터 스캔 신호가 인가되는 경우 데이터 라인(DL)의 데이터 전압을 공급받으며, 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 동 전류를 공급함으로써 발광할 수 있다. 발광 소자는 애노드 전극, 유기 발광층, 및 캐소드 전극을 포함하는 유기 발광 소자인 것을 중심으로 설명하였으나, 이에 한정되지 않는다. 발광 소자는 애노드 전극, 양자점 발광층, 및 캐소드 전극을 포함하는 양자점 발광 소자, 애노드 전극, 무기 반도체를 갖는 무기 발광층, 및 캐소드 전극을 포함하는 무기 발광 소자, 또는 초소형 발광 다이오드를 포함하는 초소형 발광 소자로 구현될 수 있다.
스캔 구동부(SD)는 복수의 스캔 제어 라인들(SCL)을 통해 표시 구동 회로(200)에 연결된다. 그러므로, 스캔 구동부(SD)는 표시 구동 회로(200)의 스캔 제어 신호를 입력 받을 수 있다. 스캔 구동부(SD)는 스캔 제어 신호에 따라 스캔 신호들을 생성하여 스캔 라인(SL)들에 공급한다.
도면에서는 스캔 구동부(SD)가 표시 영역(DA)의 좌측 바깥쪽의 비표시 영역(NDA)에 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 스캔 구동부(SD)는 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에 형성될 수 있다.
표시 구동 회로(200)는 표시 패드(DP)들에 접속되어 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다. 표시 구동 회로(200)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 팬 아웃 라인(DLL)들을 통해 데이터 라인(DL)들에 공급한다. 또한, 표시 구동 회로(200)는 복수의 스캔 제어 라인들(SCL)을 통해 스캔 구동부(SD)를 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 스캔 구동부(SD)의 스캔 신호들에 의해 데이터 전압들이 공급될 화소(P)들이 선택되며, 선택된 화소(P)들에 데이터 전압들이 공급된다. 표시 구동 회로(200)는 집적회로(IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 기판(SUB) 상에 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(200)는 회로 보드(300) 상에 장착될 수 있다.
표시 패널(100)은 도 6과 같이 표시 구동 회로(200)에 전기적으로 연결되는 표시 패드(DP)들과 센싱 라인들에 전기적으로 연결되는 센싱 패드들(TP1, TP2)을 포함할 수 있다. 표시 패드(DP)들이 배치되는 표시 패드 영역(DPA)은 제1 센싱 패드(TP1)들이 배치되는 제1 센싱 패드 영역(TPA1)과 제2 센싱 패드(TP2)들이 배치되는 제2 센싱 패드 영역(TPA2) 사이에 배치될 수 있다. 도 6과 같이, 표시 패드 영역(DPA)은 돌출 영역(PA)의 일 단의 중앙에 배치되고, 제1 센싱 패드 영역(TPA1)은 돌출 영역(PA)의 일 단의 좌측에 배치되며, 제2 센싱 패드 영역(TPA2)은 돌출 영역(PA)의 일 단의 우측에 배치될 수 있다.
회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 표시 패드(DP)들과 센싱 패드들(TP1, TP2) 상에 부착될 수 있다. 이로 인해, 회로 보드(300)의 리드 라인들은 표시 패드(DP)들과 센싱 패드들(TP1, TP2)에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
터치 구동 회로(미도시)는 표시 패널(100)의 센싱 유닛의 센싱 전극들에 연결될 수 있다. 터치 구동 회로는 센싱 전극들에 구동 신호들을 인가하고 센싱 전극들의 상호 정전 용량(mutual capacitance, 이하 "상호 용량"으로 칭함)들을 측정한다. 구동 신호는 복수의 구동 펄스들을 갖는 신호일 수 있다. 터치 구동 회로(400)는 상호 용량들에 따라 터치가 입력된 터치 좌표들을 산출할 수 있다.
터치 구동 회로(400)는 회로 보드(300) 상에 배치될 수 있다. 터치 구동 회로(400)는 집적회로(IC)로 형성되어 회로 보드(300) 상에 장착될 수 있다.
도 7은 도 5의 센싱 유닛과 관련된 구성들을 보여주는 평면도이다.
도 7에서는 설명의 편의를 위해 센싱 전극들(RE, TE), 도전 패턴(DE), 센싱 라인들(RL, TL) 센싱 패드들(TP1, TP2)만을 도시하였다.
도 7을 참조하면, 센싱 유닛(TDU)은 사용자의 터치를 감지하기 위한 센싱 영역(TSA)과 센싱 영역(TSA)의 주변에 배치되는 센싱 주변 영역(TPA)을 포함한다.
센싱 영역(TSA)은 표시 유닛(DU)의 표시 영역(DA)에 중첩하고, 센싱 주변 영역(TPA)은 표시 유닛(DU)의 비표시 영역(NDA)에 중첩할 수 있다. 설명의 편의상 센싱 유닛(TDU)의 부재들의 전반적인 형상을 단순화하고, 센싱 주변 영역(TPA)을 상대적으로 넓게 도시하였지만, 센싱 영역(TSA)의 형상과 센싱 주변 영역(TPA)의 형상은 도 2에서 상술한 표시 패널(100)의 표시 영역(DA) 및 비표시 영역(NDA)의 형상과 실질적으로 동일할 수 있다. 이하에서는 별도로 구분할 필요가 있는 경우를 제외하고는 센싱 주변 영역(TPA)을 비표시 영역(NDA)으로 지칭하기로 한다.
센싱 영역(TSA)에는 센싱 전극들(RE, TE)이 배치될 수 있다. 센싱 전극들(RE, TE)은 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들을 포함할 수 있다. 도 7에 도시된 실시예에서, 제1 센싱 전극(RE)은 감지 전극이고, 제2 센싱 전극(TE)은 구동 전극인 것을 중심으로 설명한다.
제1 센싱 전극(RE)들은 복수의 행들 각각에서 제1 방향(X)을 따라 배치될 수 있다. 복수의 행들 각각에서 제1 방향(X)을 따라 배치된 제1 센싱 전극(RE)은 서로 전기적으로 연결될 수 있다. 제2 센싱 전극(TE)들은 복수의 열들 각각에서 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 배치될 수 있다. 복수의 열들 각각에서 제2 방향(Y)을 따라 배치된 제2 센싱 전극(TE)은 서로 전기적으로 연결될 수 있다.
제1 센싱 전극(RE)들과 제2 센싱 전극(TE)들이 그들의 교차 영역들에서 서로 단락(short circuit)되는 것을 방지하기 위해, 제2 방향(Y축 방향)으로 서로 인접한 제2 센싱 전극(TE)들은 연결 전극을 통해 전기적으로 연결될 수 있다. 이 경우, 제1 센싱 전극(RE)들과 제2 센싱 전극(TE)들은 하나의 층에 배치되고, 연결 전극은 제1 센싱 전극(RE)들과 제2 센싱 전극(TE)들과 다른 층에 배치될 수 있다. 또한, 제1 방향(X축 방향)으로 전기적으로 연결된 제1 센싱 전극(RE)들과 제2 방향(Y축 방향)으로 전기적으로 연결된 제2 센싱 전극(TE)들은 서로 전기적으로 절연된다.
도 7에서는 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들 각각이 마름모의 평면 형태를 갖는 것을 예시하였으나, 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들 각각의 평면 형태는 이에 한정되지 않는다.
제1 센싱 전극(RE)들 각각의 크기와 제2 센싱 전극(TE)들 각각의 크기는 실질적으로 동일할 수 있다.
도전 패턴(DE)들은 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들과 전기적으로 분리될 수 있다. 즉, 도전 패턴(DE)들은 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들과 이격되어 배치될 수 있다. 도전 패턴(DE)들은 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들 각각에 의해 둘러싸이도록 배치될 수 있다.
도전 패턴(DE)들로 인해 발광 소자층(EML)의 제2 전극과 제1 센싱 전극(RE) 또는 제2 센싱 전극(TE) 사이의 기생 정전 용량이 작아질 수 있다. 기생 정전 용량이 작아지는 경우 제1 센싱 전극(RE)과 제2 센싱 전극(TE) 사이의 상호 용량이 충전되는 충전 속도를 높일 수 있다.
센싱 주변 영역(TPA)에는 센싱 패드(TP1, TP2), 센싱 라인들(TL1, TL2, RL), 가드 라인(GL1, GL2, GL3, GL4, GL5), 및 접지 라인(GRL1, GRL2, GRL3)이 배치될 수 있다.
센싱 패드(TP1, TP2)는 표시 패널(100)의 일 측에 배치될 수 있다. 센싱 패드(TP1, TP2) 상에는 이방성 도전 필름을 이용하여 터치 회로 보드가 부착될 수 있다. 이로 인해, 센싱 패드(TP1, TP2)가 터치 회로 보드에 전기적으로 연결될 수 있다. 센싱 패드(TP1, TP2)는 제1 센싱 패드(TP1), 및 제2 센싱 패드(TP2)를 포함할 수 있다.
센싱 라인들(TL1, TL2, RL)은 제1 센싱 라인(RL), 제2 센싱 라인(TL1), 및 제3 센싱 라인(TL2)을 포함할 수 있다.
제1 센싱 라인(RL)의 일단은 제1 센싱 전극(RE)의 일측에 연결될 수 있다. 즉, 제1 센싱 라인(RL)의 일단은 센싱 영역(TSA)의 우 측에 배치된 제1 센싱 전극(RE)들에 연결될 수 있다. 센싱 영역(TSA)의 우 측은 좌 측의 반대 측으로서, 상 측과 하 측 사이에서 제2 방향(Y)에 배치된 측일 수 있다. 제1 센싱 라인(RL)의 타단은 터치 패드 영역의 제2 센싱 패드(TP2)에 연결될 수 있다. 즉, 제1 센싱 라인(RL)은 제1 센싱 전극(RE)과 제2 센싱 패드(TP2)를 연결하는 역할을 할 수 있다.
제2 센싱 라인(TL1)의 일단은 제2 센싱 전극(TE)의 일 측에 연결될 수 있다. 즉, 제2 센싱 라인(TL2)의 일단은 센싱 영역(TSA)의 하 측에 배치된 제2 센싱 전극(TE)에 연결될 수 있다. 센싱 영역(TSA)의 하 측은 센싱 영역(TSA)의 네 측들 중에 센싱 패드(TP1, TP2)들이 배치되는 패드 영역에 가장 인접한 측일 수 있다. 제2 센싱 라인(TL1)의 타단은 터치 패드 영역의 제1 센싱 패드(TP1)들 중 일부에 연결될 수 있다. 즉, 제2 센싱 라인(TL2)은 제2 센싱 전극(TE)의 일측과 제1 센싱 패드(TP1)를 연결하는 역할을 할 수 있다.
제3 센싱 라인(TL2)의 일단은 제2 센싱 전극(TE)의 타 측에 연결될 수 있다. 즉, 제3 센싱 라인(TL2)의 일단은 센싱 영역(TSA)의 상 측에 배치된 제2 센싱 전극(TE)에 연결될 수 있다. 센싱 영역(TSA)의 상 측은 센싱 영역(TSA)의 하 측의 반대 측으로서, 센싱 영역(TSA)의 네 측들 중에 센싱 패드(TP1, TP2)들이 배치되는 터치 패드 영역에 가장 멀리 위치한 측일 수 있다. 제3 센싱 라인(TL2)은 센싱 영역(TSA)의 하 측 및 좌 측을 경유하여 상 측에 배치된 제2 센싱 전극(TE)에 연결될 수 있다. 제3 센싱 라인(TL2)의 타 단은 터치 패드 영역의 제1 센싱 패드(TP1)들 중 또다른 일부에 연결될 수 있다. 즉, 제3 센싱 라인(TL2)은 제2 센싱 전극(TE)의 타측과 제1 센싱 전극 패드(TP1)를 연결하는 역할을 할 수 있다.
제1 센싱 전극(RE)들과 제2 센싱 전극(TE)들은 상호 정전 용량 방식 또는 자기 정전 용량 방식으로 구동될 수 있다
먼저, 제1 센싱 전극(RE)들과 제2 센싱 전극(TE)들이 상호 정전 용량 방식으로 구동되는 경우, 제2 센싱 라인(TL1)과 제3 센싱 라인(TL2)을 통해 제2 센싱 전극(TE)들에 터치 구동 신호들을 공급하여, 제1 센싱 전극(RE)들과 제2 센싱 전극(TE)들의 교차 영역들에 형성된 상호 정전 용량들을 충전한다. 그리고 나서, 제1 센싱 전극(RE)들을 통해 상호 정전 용량들의 차지 변화량들을 측정하며, 상호 정전 용량들의 차지 변화량들에 따라 터치 입력 여부를 판단한다. 터치 구동 신호는 복수의 터치 구동 펄스들을 갖는 신호일 수 있다.
두 번째로, 제1 센싱 전극(RE)들과 제2 센싱 전극(TE)들이 자기 정전 용량 방식으로 구동되는 경우, 제1 센싱 라인(RL), 제2 센싱 라인(TL1), 및 제3 센싱 라인(TL2)을 통해 제1 센싱 전극(RE)들과 제2 센싱 전극(TE)들 모두에 터치 구동 신호들을 공급하여, 제1 센싱 전극(RE)들과 제2 센싱 전극(TE)들의 자기 정전 용량들을 충전한다. 이어서, 제1 센싱 라인(RL), 제2 센싱 라인(TL1), 및 제3 센싱 라인(TL2)을 통해 자기 정전 용량들의 차지 변화량들을 측정하며, 자기 정전 용량들의 차지 변화량들에 따라 터치 입력 여부를 판단한다.
이하에서는 설명의 편의를 위해, 제2 센싱 전극(TE)들에 복수의 터치 구동 펄스들을 인가하고, 제1 센싱 전극(RE)들에 연결된 제1 센싱 라인(RL)을 통해 상호 정전 용량들의 차지 변화량들을 측정하는 상호 정전 용량 방식으로 구동되는 것을 중심으로 설명한다. 이 경우, 제1 센싱 전극(RE)들은 감지 전극, 제2 센싱 전극(TE)들은 구동 전극, 제1 센싱 라인(RL)은 감지 라인, 제2 센싱 라인(TL2)과 제3 센싱 라인(TL2)은 구동 라인으로 기능할 수 있다.
센싱 라인(TL1, TL2, RL)의 외측에는 가드 라인(GL1, GL2, GL3, GL4, GL5) 및 접지 라인(GRL1, GLRL2, GRL3)가 더 배치될 수 있다. 센싱 라인(TL1, TL2, RL)들 중 가장 외곽에 배치된 센싱 라인(TL1, TL2, RL)의 바깥쪽에는 가드 라인(GL1, GL2, GL3, GL4, GL5)이 배치되고, 가드 라인(GL1, GL2, GL3, GL4, GL5)의 바깥쪽에는 접지 라인(GRL1, GRL2, GRL3)이 배치될 수 있다. 접지 라인(GRL1, GRL2, GRL3)에는 접지 전압이 인가될 수 있다. 이로 인해, 외부로부터 정전기가 인가되는 경우, 정전기는 접지 라인(GRL1, GRL2, GRL3)들로 방전될 수 있다. 가드 라인(GL1, GL2, GL3, GL4, GL5)은 최외곽에 배치되는 센싱 라인(TL1, TL2, RL)과 접지 라인(GRL1, GRL2, GRL3) 사이에 배치될 수 있다. 가드 라인은 가장 바깥쪽에 배치되는 센싱 라인(TL1, TL2, RL)과 접지 라인 사이에 배치되어, 센싱 라인(TL1, TL2, RL)들이 접지 라인의 전압 변화에 의해 영향을 받는 것을 최소화하는 역할을 할 수 있다.
센싱 전극들(TE, RE)이 상호 정전 용량 방식으로 구동되는 경우, 접지 라인(GRL1, GRL2, GRL3)에는 접지 전압이 인가될 수 있다. 또한, 센싱 전극들(TE, RE)이 자기 정전 용량 방식으로 구동되는 경우, 가드 라인(GL1, GL2, GL3, GL4, GL5)에는 센싱 라인(TL1, TL2, RL)들에 인가되는 구동 신호들과 동일한 구동 신호들이 인가될 수 있다.
가드 라인(GL1, GL2, GL3, GL4, GL5)은 제1 가드 라인(GL1), 제2 가드 라인(GL2), 제3 가드 라인(GL3), 제4 가드 라인(GL4), 및 제5 가드 라인(GL5)을 포함할 수 있다. 구체적으로, 제1 가드 라인(GL1)은 제1 센싱 라인(RL)의 우측에 배치될 수 있다. 제2 가드 라인(GL2)은 제2 센싱 라인(TL1, TL2)과 제1 센싱 라인(RL) 사이에 배치될 수 있다. 제3 가드 라인(GL3)은 제1 센싱 라인(RL)과 제2 접지 라인(GRL2) 사이에 배치될 수 있다. 제4 가드 라인(GL4)은 센싱 영역(TSA)의 좌측, 상측, 및 하측을 둘러싸도록 배치될 수 있다. 제5 가드 라인(GL5)은 제2 센싱 라인(TL2)의 우측에 배치될 수 있다.
접지 라인(GRL1, GRL2, GRL3)는 제1 접지 라인(GRL1), 제2 접지 라인(GRL2), 및 제3 접지 라인(GRL3)을 포함할 수 있다. 구체적으로, 제1 접지 라인(GRL1)은 제1 가드 라인(GL1)의 우측에 배치될 수 있다. 제2 접지 라인(GRL2)은 제2 센싱 패드들(TP2) 중에 가장 왼쪽에 배치된 제2 센싱 패드에 접속될 수 있다. 제3 접지 라인(GRL3)은 제1 센싱 패드들(TP1) 중에 가장 오른쪽에 배치된 제1 센싱 패드에 접속될 수 있다. 제2 접지 라인(GRL2)은 제3 가드 라인(GL3)의 좌측에 배치되고, 제3 접지 라인(GRL3)은 제2 가드 라인(GL2)의 우측에 배치될 수 있다. 제2 접지 라인(GRL2)과 제3 접지 라인(GRL3)은 서로 전기적으로 연결될 수 있다.
제1 접지 라인(GRL1)과 제3 접지 라인(GRL3)은 표시 패널(100)의 좌측, 상측, 및 우측에서 가장 외곽에 배치된다. 제2 접지 라인(GRL2)은 표시 패널(100)의 하측에 배치된다. 이로 인해, 센싱 영역(TSA), 제1 센싱 라인(RL)들 및 제2 센싱 라인(TL1, TL2)들은 제1 접지 라인(GRL1), 제2 접지 라인(GRL2), 제3 접지 라인(GRL3)에 의해 둘러싸이도록 배치될 수 있다. 그러므로, 외부로부터 정전기가 인가되는 경우, 정전기는 제1 접지 라인(GRL1), 제2 접지 라인(GRL2), 및 제3 접지 라인(GRL3)으로 방전될 수 있다. 즉, 센싱 영역(TSA), 제1 센싱 라인(RL)들, 및 제2 센싱 라인들(TL1, TL2)은 정전기로부터 보호될 수 있다.
제1 가드 라인(GL1)은 제1 센싱 라인(RL)들이 제1 접지 라인(GRL1)의 전압 변화에 의해 영향을 받는 것을 최소화하는 역할을 할 수 있다. 제2 가드 라인(GL2)은 제1 센싱 라인(RL)과 제2 센싱 라인(TL1)이 서로 영향을 받는 것을 최소화하는 역할을 할 수 있다. 제3 가드 라인(GL3)은 제1 센싱 라인(RL)이 제2 접지 라인(GRL2)의 전압 변화에 의해 영향을 받는 것을 최소화하는 역할을 할 수 있다. 제4 가드 라인(GL4)은 제2 센싱 라인(TL2)들이 제3 접지 라인(GRL3)의 전압 변화에 의해 영향을 받는 것을 최소화하는 역할을 할 수 있다. 제5 가드 라인(GL5)은 센싱 영역(TSA)과 제2 센싱 라인(TL1, TL2)들이 주변의 전압 변화에 의해 영향을 받는 것을 최소화하는 역할을 할 수 있다.
도 8은 일 실시예에 따른 표시 패널과 패시베이션층의 상대적인 배치를 나타낸 배치도이다. 도 9는 도 8의 IX-IX'을 기준으로 자른 단면도이다.
도 8을 참조하면, 패시베이션층(500)은 표시 패널(100)의 메인 영역(MA) 및 패드 영역(PDA)에 배치될 수 있다.
구체적으로, 패시베이션층(500)은 메인 영영(MA)의 제1 곡면부(CA1) 및 제2 곡면부(CA2)를 제외한 영역에 배치될 수 있다. 즉, 패시베이션층(500)은 메인 영역(MA)의 평탄부(FA)에 전면적으로 배치되고, 평탄부(FA)로부터 제2 방향(Y)으로 연장되어 제3 곡면부(CA3), 및 평탄부(FA)로부터 제2 방향(Y)의 반대 방향으로 연장되어 제4 곡면부(CA4)에 전면적으로 배치될 수 있다.
패시베이션층(500)은 돌출 영역(PA)의 밴딩 영역(BA)에는 배치되지 않을 수 있다. 패시베이션층(500)은 돌출 영역(PA)의 패드 영역(PDA)에 배치되되, 표시 구동 회로(200) 및 회로 보드(300)가 배치되는 영역에는 배치되지 않을 수 있다.
이하에서는 도 5, 도 8, 및 도 9를 참조하여, 표시 패널(100) 및 표시 패널(100) 상에 배치된 패시베이션층(500)의 단면 구조를 설명한다.
상술한 바와 같이, 일 실시예에 따른 표시 장치(1)는 표시 패널(100), 및 표시 패널(100)의 센싱층(TSL) 상에 배치되는 패시베이션층(500)을 포함할 수 있다.
표시 패널(100)은 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 박막 봉지층(TFEL), 및 센싱층(TSL)을 포함할 수 있다.
기판(SUB)의 일면 상에는 버퍼막(BF)이 형성될 수 있다. 버퍼막(BF)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터(120)들과 발광 소자층(EML)의 발광층(132)을 보호하기 위해 기판(SUB)의 일면 상에 형성될 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(BF)은 생략될 수 있다.
버퍼막(BF) 상에는 박막 트랜지스터층(TFTL)이 배치될 수 있다. 박막 트랜지스터층(TFTL)은 표시 영역(DA)과 비표시 영역(NDA)에 배치될 수 있다.
박막 트랜지스터층(TFTL)은 반도체층(121), 제1 절연층(111), 제1 도전층(122), 제2 절연층(112), 제2 도전층(123, 124, VSS), 제3 절연층(113)을 포함할 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다. 또한, 박막 트랜지스터층(TFTL)은 반도체층(121), 게이트 전극(122), 드레인 전극(123), 및 소스 전극(124)을 포함하는 박막 트랜지스터(120)를 포함할 수 있다. 이하에서는, 설명의 편의를 위해 동일한 부호의 제1 도전층(122)과 게이트 전극(122)을 혼용하여 사용할 수 있다.
버퍼막(BF) 상에는 반도체층(121)이 배치된다. 반도체층(121)은 화소들의 복수의 트랜지스터(120)의 채널을 이룬다. 반도체층(121)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다.
반도체층(121)이 다결정 실리콘으로 이루어지는 경우, 반도체층(121)에 이온을 도핑하는 경우, 이온 도핑된 반도체층(121)은 도전성을 가질 수 있다. 이로 인해, 반도체층(121)은 복수의 트랜지스터(120)의 채널 영역뿐만 아니라 소스 영역과 드레인 영역을 포함할 수 있다. 상기 소스 영역 및 상기 드레인 영역은 각 채널 영역의 양 옆에 연결되어 있을 수 있다.
다른 실시예에서, 반도체층(121)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘이나, 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 예를 들어, 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 반도체층(ACT)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다.
반도체층(121) 상에는 제1 절연층(111)이 배치된다. 제1 절연층(111)은 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(111)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제1 절연층(111)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 제1 절연층(111)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 절연층(111) 상에는 제1 도전층(122)이 배치된다. 제1 도전층(122)은 트랜지스터(120)의 게이트 전극(122)일 수 있다. 제1 도전층(122)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(122)은 단일막 또는 다층막일 수 있다.
제1 도전층(122) 상에는 제2 절연층(112)이 배치된다. 제2 절연층(112)은 기판(SUB)의 전면에 걸쳐 배치될 수 있다. 제2 절연층(112)은 제1 도전층(122)과 제2 도전층(123, 124)을 절연시키는 역할을 한다.
제2 절연층(112)은 층간 절연막일 수 있다. 제2 절연층(112)은 상술한 제1 절연층(111)과 동일한 물질을 포함하거나, 제1 절연층(111)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 절연층(112) 상에는 제2 도전층(123, 124, VSS)이 배치된다. 제2 도전층은 신호 배선, 전원 라인(VSS), 드레인 전극(123) 및 소스 전극(124)을 포함할 수 있다. 드레인 전극(123) 및 소스 전극(124)은 제1 절연층(111) 및 제2 절연층(112)을 관통하는 콘택홀을 통해 각각 반도체층(121)의 드레인 영역 및 소스 영역과 접속될 수 있다.
전원 라인(VSS), 드레인 전극(123) 및 소스 전극(124)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 전원 라인(VSS), 드레인 전극(123) 및 소스 전극(124)은 단일막 또는 다층막일 수 있다. 예를 들어, 전원 라인(VSS), 드레인 전극(123) 및 소스 전극(124)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.
제2 도전층 및 제2 절연층(112) 상에는 제3 절연층(113)이 배치된다. 제3 절연층(113)은 비아층일 수 있다. 제3 절연층(113)은 박막 트랜지스터(120)로 인한 단차를 평탄하게 하는 역할을 할 수 있다.
제3 절연층(113)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 배치될 수 있다. 발광 소자층(EML)은 표시 영역(DA)에 배치될 수 있다. 다만, 이에 제한되는 것은 아니며, 발광 소자층(EML)은 비표시 영역(NDA)에도 배치될 수 있다.
발광 소자층(EML)은 제1 전극(131), 제1 전극(131)을 노출하는 개구부를 포함하는 화소 정의막(PDL), 화소 정의막(PDL)의 개구부 내에 배치된 발광층(132), 발광층(132)과 화소 정의막(PDL) 상에 배치된 제2 전극(133), 및 캡핑층(CPL)을 포함할 수 있다.
제1 전극(131)은 제3 절연층(113) 상에 배치된다. 제1 전극(131)은 제3 절연층(113)을 관통하는 콘택홀을 통해 트랜지스터(120)의 드레인 전극(123)에 연결될 수 있다. 화소들의 애노드 전극은 제1 전극(131)으로 이루어질 수 있다. 애노드 전극은 제3 절연층(113)을 관통하는 콘택홀을 통해 트랜지스터(120)의 드레인 전극(123)과 전기적으로 연결될 수 있다.
발광층(132)을 기준으로 제2 전극(133) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 전극(131)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
발광층(132)을 기준으로 제1 전극(131) 방향으로 발광하는 하부 발광(bottom) 구조에서 제1 전극(131)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 이 경우, 제1 전극(131)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
화소 정의막(PDL)은 화소를 정의하는 역할을 하기 위해 제3 절연층(113) 상에서 제1 전극(131)을 구획하도록 형성될 수 있다. 즉, 화소 정의막(PDL)은 제1 전극(131)을 노출하는 개구부를 포함할 수 있다. 상기 개구부는 각 화소의 발광 영역을 정의할 수 있다. 화소 정의막(PDL)은 제1 전극(131)의 가장자리를 덮도록 형성될 수 있다.
화소 정의막(PDL)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(baenzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 화소 정의막(PDL)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
화소들 각각은 제1 전극(131), 발광층(132), 및 제2 전극(133)이 순차적으로 적층되어 제1 전극(131)으로부터의 정공과 제2 전극(133)으로부터의 전자가 발광층(132)에서 서로 결합되어 발광하는 영역을 나타낸다.
화소 정의막(PDL)이 구획하는 제1 전극(131) 상에는 발광층(132)이 배치된다. 즉, 화소 정의막(PDL)의 개구부 내에는 발광층(132)이 배치된다. 발광층(132)은 유기 물질을 포함하여 소정의 색을 발광하는 유기 발광층일 수 있다. 발광층(132)은 백색 광을 발광하는 백색 발광층인 경우 서브 화소들에 공통적으로 형성되는 공통층일 수 있다. 이 경우, 발광층(132)은 2 스택(stack) 이상의 탠덤 구조로 형성될 수 있다. 스택들 각각은 정공 수송층(hole transporting layer), 적어도 하나의 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
또한, 스택들 사이에는 전하 생성층이 형성될 수 있다. 전하 생성층은 하부 스택과 인접하게 위치하는 n형 전하 생성층과 n형 전하 생성층 상에 형성되어 상부 스택과 인접하게 위치하는 p형 전하 생성층을 포함할 수 있다. n형 전하 생성층은 하부 스택으로 전자(electron)를 주입해주고, p형 전하 생성층은 상부 스택으로 정공(hole)을 주입해준다. n형 전하 생성층은 전자수송능력이 있는 유기 호스트 물질에 Li, Na, K, 또는 Cs와 같은 알칼리 금속, 또는 Mg, Sr, Ba, 또는 Ra와 같은 알칼리 토금속이 도핑된 유기층일 수 있다. p형 전하 생성층은 정공수송능력이 있는 유기 호스트 물질에 도펀트가 도핑된 유기층일 수 있다.
발광층(132)과 화소 정의막(PDL) 상에는 제2 전극(133)이 배치된다. 캐소드 전극은 제2 전극(133)으로 이루어질 수 있다. 캐소드 전극은 표시 영역(DA) 전체에 걸쳐 배치될 수 있다. 제2 전극(133)의 측면은 비표시 영역(NDA)에 배치될 수 있다.
상부 발광 구조에서 제2 전극(133)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(145)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
하부 발광 구조에서 제2 전극(133)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
제2 전극(133) 상에는 캡핑층(CPL)이 배치된다. 캡핑층(CPL)은 표시 영역(DA)과 비표시 영역(NDA)에 걸쳐 형성될 수 있다. 캡핑층(CPL)의 측면은 비표시 영역(NDA)에 배치될 수 있다. 캡핑층(CPL)의 측면은 제2 전극(133)의 측면보다 내측에 배치될 수 있다. 본 명세서에서 내측에 배치된다 함은 표시 영역(DA)의 중앙부에 상대적으로 가깝게 배치된다는 것을 의미하며, 외측에 배치된다 함은 기판(SUB)의 최외곽 가장자리와 상대적으로 가깝게 배치된다는 것을 의미할 수 있다. 이에 따라, 캡핑층(CPL)은 제2 전극(133)의 측면을 포함한 일부를 노출시킬 수 있다.
캡핑층(CPL)은 발광 소자를 보호하는 역할을 할 수 있다. 또한, 캡핑층(CPL)은 발광층(132)으로부터 제공된 빛을 효율적으로 가이드하는 역할을 수행할 수 있다. 캡핑층(CPL)은 a-NPD, NPB, TPD, m-MTDATA, Alq3, CuPc로 이루어진 군에서 선택된 하나 이상의 물질을 포함하여 이루어질 수 있다.
발광 소자층(EML) 상에는 박막 봉지층(TFEL)이 배치될 수 있다. 박막 봉지층(TFEL)은 표시 영역(DA)과 비표시 영역(NDA) 모두에 배치될 수 있다. 구체적으로, 박막 봉지층(TFEL)은 표시 영역(DA)과 비표시 영역(NDA)의 발광 소자층(EML)을 덮을 수 있다. 또한, 박막 봉지층(TFEL)은 발광 소자층(EML)과 비중첩하는 비표시 영역(NDA)의 박막 트랜지스터층(TFTL)을 덮을 수 있다.
박막 봉지층(TFEL)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 할 수 있다. 또한, 박막 봉지층(TFEL)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하는 역할을 할 수 있다.
박막 봉지층(TFEL)은 제1 봉지층(TFE1), 제2 봉지층(TFE1), 및 제1 봉지층(TFE1)과 제2 봉지층(TFE2) 사이에 배치된 제3 봉지층(TFE3)을 포함할 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
제1 봉지층(TFE1)은 캡핑층(CPL) 상에 배치될 수 있다. 제1 봉지층(TFE1)은 기판(SUB)의 전면 상에 배치될 수 있다. 제1 봉지층(TFE1)의 측면은 비표시 영역(NDA)에 배치될 수 있다. 제1 봉지층(TFE1)의 측면은 제2 전극(133)의 측면보다 외측에 배치될 수 있다. 이에 따라, 제1 봉지층(TFE1)은 캡핑층(CPL)에 의해 노출된 제2 전극(133)의 일면과 직접 접할 수 있다. 또한, 제1 봉지층(TFE1)은 제2 절연층(112)의 일면과 직접 접할 수 있다.
제1 봉지층(TFE1)은 무기막일 수 있다. 상기 무기막은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 티타늄 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 봉지층(TFE2)은 제1 봉지층(TFE1) 상에 배치될 수 있다. 제2 봉지층(TFE2)은 기판(SUB)의 전면 상에 배치될 수 있다. 제2 봉지층(TFE2)의 측면은 비표시 영역(NDA)에 배치될 수 있다. 제2 봉지층(TFE2)의 측면은 제1 봉지층(TFE1)의 측면과 제2 전극(133)의 측면 사이에 배치될 수 있다. 제2 봉지층(TFE2)의 일면은 제1 봉지층(TFE1)의 일면과 직접 접할 수 있다.
제2 봉지층(TFE2)은 무기막일 수 있다. 상기 무기막은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 티타늄 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 봉지층(TFE1)과 제2 봉지층(TFE2)은 동일한 물질로 형성될 수도 있으나, 이에 제한되지 않고 서로 상이한 물질로 형성될 수도 있다.
제1 봉지층(TFE1)과 제2 봉지층(TFE2) 상이에는 제3 봉지층(TFE3)이 개재된다. 제3 봉지층(TFE3)의 측면은 제1 봉지층(TFE1) 및/또는 제2 봉지층(TFE2)의 측면보다 내측에 배치될 수 있다. 이에 따라, 제3 봉지층(TFE3)의 측면은 제2 봉지층(TFE2)에 의해 덮일 수 있다. 또한, 제3 봉지층(TFE3)의 상면은 제2 봉지층(TFE2)과 직접 접하고, 제3 봉지층(TFE3)의 하면은 제1 봉지층(TFE1)과 직접 접할 수 있다. 즉, 제3 봉지층(TFE3)은 제1 봉지층(TFE1) 및/또는 제2 봉지층(TFE2)에 의해 밀봉되도록 배치될 수 있다. 이 경우, 제3 봉지층(TFE3)을 통한 투습 경로가 차단될 수 있다.
제3 봉지층(TFE3)은 화소 정의막(PDL)에 의한 단차를 평탄화하는 역할을 할 수 있다. 제3 봉지층(TFE3)의 두께는 제1 봉지층(TFE1) 및/또는 제2 봉지층(TFE2)의 두께보다 클 수 있다. 제3 봉지층(TFE3)은 이물들(particles)이 박막 봉지층(TFEL)을 뚫고 발광 소자층(EML)에 투입되는 것을 방지하기 위해 충분한 두께로 형성될 수 있다.
제3 봉지층(TFE3)은 유기막일 수 있다. 상기 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
박막 봉지층(TFEL)은 광학 조절층(OL)을 더 포함할 수 있다. 광학 조절층(OL)은 발광 소자층(EML)과 제1 봉지층(TFE1) 사이에 배치될 수 있다. 광학 조절층(OL)의 일면은 캡핑층(CPL)과 접하고, 광학 조절층(OL)의 타면은 제1 봉지층(TFE1)과 직접 접할 수 있다.
광학 조절층(OL)은 발광층(132)에서 생성되어 제2 전극(133)을 통과한 광이 흡수되는 것을 최소화하여 소자 효율을 향상시키는 역할을 할 수 있다. 광학 조절층(OL)은 제2 전극(133)보다 높을 굴절율을 가질 수 있다. 이에 따라, 광학 조절층(OL)과 제2 전극(133) 간의 굴절률 차이로 인한 광취출 효과를 높일 수 있다. 광학 조절층(OL)은 LiF, MgF2 또는 CaF2을 포함할 수 있다.
박막 봉지층(TFEL) 상에는 센싱층(TSL)이 배치될 수 있다. 센싱층(TSL)이 박막 봉지층(TFEL) 상에 바로 배치됨으로써, 센싱층(TSL)을 포함하는 별도의 터치 패널이 박막 봉지층(TFEL) 상에 부착되는 경우보다 표시 장치(1)의 두께를 줄일 수 있다.
센싱층(TSL)은 센싱 버퍼층(TBF), 센싱 도전층(TCL), 및 센싱 절연층(TIL)을 포함할 수 있다. 센싱층(TSL)은 자기 정전 용량(self-capacitance) 방식 또는 상호 정전 용량(mutual capacitance) 방식으로 사용자의 터치를 감지할 수 있다.
상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
센싱 버퍼층(TBF)은 제2 봉지층(TFE2) 상에 배치될 수 있다. 센싱 버퍼층(TBF)은 크랙을 방지하고, 센싱 감도를 향상시키는 역할을 할 수 있다. 또한, 센싱 버퍼층(TBF)은 박막 봉지층(TFEL)과 함께 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 할 수 있다. 센싱 버퍼층(TBF)은 제1 봉지층(TFE1)과 동일한 물질을 포함하거나, 제1 봉지층(TFE1)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
센싱 버퍼층(TBF)의 측면은 제1 봉지층(TFE1)의 측면 및/또는 제2 봉지층(TFE2)의 측면보다 외측에 배치될 수 있다. 이에 따라, 센싱 버퍼층(TBF)은 제1 봉지층(TFE1)의 측면 및 제2 봉지층(TFE2)의 측면을 덮을 수 있다. 즉, 제1 봉지층(TFE1) 및 제2 봉지층(TFE2)은 센싱 버퍼층(TBF)에 의해 밀봉될 수 있다. 이 경우, 수분 투습 경로가 더욱 효과적으로 차단될 수 있다. 또한, 센싱 버퍼층(TBF)의 측면이 제1 봉지층(TFE1)의 측면보다 외측에 배치됨에 따라, 센싱 버퍼층(TBF)은 제2 절연층(112)과 직접 접할 수 있다. 이에 따라, 센싱 버퍼층(TBF)과 제2 절연층(112) 간의 충분한 접촉 면적을 확보할 수 있으므로, 센싱 버퍼층(TBF)과 기판(SUB) 간의 안정적인 접착을 유지할 수 있다.
센싱 버퍼층(TBF)의 단부는 박막 봉지층(TFEL)의 단부보다 외측에 배치될 수 있다. 구체적으로, 센싱 버퍼층(TBF)의 단부는 제2 봉지층(TFE2)의 단부보다 외측에 배치될 수 있다. 비표시 영역(NDA)의 제1 봉지층(TFE1) 및 제2 봉지층(TFE2)의 상면 및 측면은 센싱 버퍼층(TBF)과 직접 접할 수 있다. 따라서, 센싱 버퍼층(TBF)은 제1 봉지층(TFE1) 및 제2 봉지층(TFE2)을 밀봉할 수 있다. 이에 따라, 제2 봉지층(TFE2)을 통한 투습 경로를 더욱 효과적으로 차단할 수 있다.
센싱 버퍼층(TBF) 상에는 센싱 도전층(TCL)이 배치된다. 센싱 도전층(TCL)은 사용자의 터치를 감지하기 위한 복수의 센싱 전극 및 패드와 센싱 전극을 연결하는 센싱 라인을 포함할 수 있다. 센싱 도전층(TCL)은 몰리브덴, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다.
센싱 도전층(TCL) 상에는 센싱 절연층(TIL)이 배치된다. 센싱 절연층(TIL)은 기판(SUB) 전면에 걸쳐 배치되어 센싱 도전층(TCL)을 덮도록 배치될 수 있다. 센싱 절연층(TIL)은 센싱 도전층(TCL)을 절연시키는 역할을 할 수 있다. 센싱 절연층(TIL)은 센싱 버퍼층(TBF)과 직접 접할 수 있다.
센싱 절연층(TIL)은 유기막 및/또는 무기막을 포함할 수 있다. 상기 유기막은 예를 들어, 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 상기 무기막은 예를 들어, 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
센싱 절연층(TIL) 상에는 패시베이션층(500)이 배치될 수 있다. 상술한 바와 같이, 패시베이션층(500)은 센싱층(TSL)을 보호하는 역할을 할 수 있다. 패시베이션층(500)은 표시 영역(DA)에 배치될 수 있다. 구체적으로, 패시베이션층(500)은 표시 영역(DA)과 중첩 배치된 평탄부(FA)의 센싱 절연층(TIL) 상에서 벤딩 라인(BL1) 내측에 배치될 수 있다. 따라서, 패시베이션층(500)의 측면은 벤딩 라인(BL1)의 내측에 배치될 수 있다.
이하에서는 본 발명의 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화 하기로 한다.
도 10은 다른 실시예에 따른 표시 장치의 개략적인 단면도이다. 도 11은 도 10의 표시 장치의 표시 패널 및 패시베이션층의 적층 구조를 나타낸 개략적인 단면도이다. 도 12는 도 10의 표시 장치의 표시 패널과 패시베이션층의 상대적인 배치도이다. 도 13은 도 12의 XIII-XIII' 선을 기준으로 자른 단면도이다
도 10의 실시예는 패시베이션층이 제1 곡면부(CA1) 및 제2 곡면부(CA2)의 표시 패널(100) 상에 배치되되, 제1 곡면부(CA1) 및 제2 곡면부(CA2)의 표시 패널(100)의 일부를 노출하는 점에서 도 8의 실시예와 차이점이 있다.
도 10 내지 13을 참조하면, 제1 곡면부(CA1)는 제1 최소 벤딩 라인(BRL1)을 포함하는 제1 최소 곡면부(CMA1)를 포함할 수 있다. 제1 최소 곡면부(CMA1)는 제1 곡률을 가지고 구부러져 형성되는 제1 곡면부(CA1) 내에서 최소 곡률을 가지는 영역일 수 있다. 마찬가지로, 제2 곡면부(CA2)는 제2 최소 벤딩 라인(BRL2)을 포함하는 제2 최소 곡면부(CMA2)를 포함할 수 있다. 제2 최소 곡면부(CMA2)는 제2 곡률을 가지고 구부러져 형성되는 제2 곡면부(CA2) 내에서 최소 곡률을 가지는 영역일 수 있다.
이에 제한되는 것은 아니지만, 제1 곡률 및 제2 곡률은 변화하는 곡률을 가지며, 제1 곡률 및 제2 곡률은 평탄부로부터 외측일수록 대체로 곡률이 작을 수 있다. 따라서, 제1 최소 곡면부(CMA1) 및 제2 최소 곡면부(CMA2)는 대체로 평탄부(FA)로부터 외측에 배치될 수 있다.
상술한 바와 같이, 센싱층(TSL)은 표시 영역(DA, 또는 센싱 영역(TSA))에 배치되는 센싱 전극들 및 비표시 영역(NDA, 또는 센싱 주변 영역(TPA))에 배치되는 센싱 라인들을 포함할 수 있다. 예시적인 실시예에서, 평탄부(FA), 제1 최소 곡면부(CMA1) 및 제2 최소 곡면부(CMA2)는 표시 영역(DA)과 중첩하여 배치되고, 제1 곡면부(CA1) 및 제2 곡면부(CA2)의 제1 최소 곡면부(CMA1) 및 제2 최소 곡면부(CMA2) 외측 영역은 비표시 영역(NDA)과 중첩할 수 있다.
패시베이션층(500_1)은 표시 영역(DA)의 센싱 전극들 상에 배치되는 제1 패시베이션층(510), 및 상기 비표시 영역(NDA)의 센싱 라인 상에 배치되는 제2 패시베이션층(520)을 포함할 수 있다. 제1 패시베이션층(510)과 제2 패시베이션층(520)은 제1 최소 곡면부(CMA1) 및 제2 최소 곡면부(CMA2)에는 배치되지 않을 수 있다. 따라서, 제1 패시베이션층(510)과 제2 패시베이션층(520) 제1 최소 곡면부(CMA1) 및 제2 최소 곡면부(CMA2)를 이격 공간으로 서로 이격되어 배치될 수 있다.
도 12 및 도 13을 참조하면, 제1 패시베이션층(510)은 평탄부(FA)에 전면적으로 배치되고, 평탄부(FA)의 좌측으로부터 연장되어 제1 최소 곡면부(CMA1) 전까지 배치되고, 평탄부(FA)의 우측으로부터 연장되어 제2 최소 곡면부(CMA2) 전까지 배치될 수 있다. 즉, 제1 패시베이션층(510)은 평탄부(FA)에 전면적으로 배치되고, 평탄부(FA)의 외측으로 연장되어 배치되되, 제1 최소 곡면부(CMA1) 및 제2 최소 곡면부(CMA2)에는 배치되지 않을 수 있다.
제1 패시베이션층(510)은 곡면부(CA1, CA2)와 중첩하는 센싱층(TSL) 상에서 제1 벤딩 라인(BL1) 및 제2 벤딩 라인(BL2)의 외측에 배치될 수 있다. 구체적으로, 제1 패시베이션층(510)의 제1 측 측면은 제1 벤딩 라인(BL1)의 외측에 배치되고, 제1 패시베이션층(510)의 제2 측 측면은 제2 벤딩 라인(BL2)의 외측에 배치될 수 있다. 따라서, 패시베이션층(510)은 표시 영역(DA, 또는 센싱 영역(TSA))에 배치되는 센싱 전극 상에 배치되어 센싱 전극을 보호하는 역할을 할 수 있다.
제2 패시베이션층(520)은 제1 곡면부(CA1) 및 제2 곡면부(CA2)와 비표시 영역(NDA, 센싱 주변 영역(TPA))과 중첩되는 영역에 배치될 수 있다. 제2 패시베이션층(520)은 제1 곡면부(CA1) 및 제2 곡면부(CA2)와 중첩되는 비표시 영역(NDA)에 배치됨으로써, 비표시 영역(NDA)에 배치되는 센싱 라인 상에 배치되어 센싱 라인들을 보호하는 역할을 할 수 있다.
센싱층(TSL) 상에 배치되는 패시베이션층(500_1)을 곡면부(CA1, CA2) 내에서 최소 곡률을 가지는 최소 곡면부(CMA1, CMA2)에 배치하지 않음으로써, 곡면부(CA1, CA2)의 형성 공정 중 최소 곡률을 가지는 영역에서 발생할 수 있는 크랙(crack)을 방지함으로써, 신뢰성이 높은 표시 장치(1)를 제공할 수 있다. 또한, 패시베이션층(500_1)을 비표시 영역(NDA)에는 배치하고, 표시 영역(DA)의 최소 곡면부(CAM1, CMA2)에만 배치하지 않음으로써, 본 실시예에 따른 패시베이션층(500_1)의 제2 패시베이션층(520)이 비표시 영역(NDA)에 배치되는 센싱 라인들을 보호할 수 있다.
도 14는 또 다른 실시예에 따른 표시 장치의 개략적인 단면도이다. 도 15는 도 14의 표시 장치의 표시 패널 및 패시베이션층의 적층 구조를 나타낸 개략적인 단면도이다. 도 16은 도 14의 표시 장치의 표시 패널과 패시베이션층의 상대적인 배치도이다. 도 17은 도 16의 XIVI-XVII' 선을 기준으로 자른 단면도이다
도 14의 실시예는 패시베이션층이 표시 패널(100)의 전면 상에 배치되되, 표시 패널(100)의 일부 영역, 즉 최소 곡면부에서 그 외의 영역과 단차가 존재하도록 형성되는 점에서 도 8 및 도 10의 실시예와 차이점이 있다.
도 14 내지 17을 참조하면, 본 실시예의 패시베이션층(500_2)은 메인 영역(MA)에 전면적으로 배치될 수 있다. 평탄부(FA) 및 평탄부(FA)로부터 연장되어 곡률을 갖는 곡면부를 포함하는 제1 영역과 중첩하는 제1 구간(510), 제1 영역의 곡면부와 이격되어 외측에 배치되고 곡률을 갖는 제2 영역과 중첩하는 제2 구간(520), 및 제1 영역과 제2 영역 사이에 배치되고, 최소 곡률을 가지는 제3 영역, 즉 최소 곡면부(CMA1, CMA2)와 중첩하는 제3 구간(530)을 포함할 수 있다. 패시베이션층(500_2)은 상이한 두께를 갖는 표면 단차를 가질 수 있다. 예를 들어, 패시베이션층(500_2)의 제3 구간(530)의 높이는 패시베이션층(500_2)의 제1 구간(510) 및 패시베이션층(500_2)의 제2 구간(520)의 높이보다 낮은 높이를 가질 수 있다.
구체적으로, 패시베이션층(500_2)의 제1 구간(510)은 평탄부(FA)에 전면적으로 배치되고, 평탄부(FA)의 좌 측으로부터 연장되어 제1 곡면부(CA1)에 배치되되, 제1 최소 곡면부(CMA1) 전까지 배치될 수 있다. 패시베이션층(500_2)의 제1 구간(510) 평탄부(FA)의 우 측으로부터 연장되어 제2 곡면부(CA2)에 배치되되, 제2 최소 곡면부(CMA2) 전까지 배치될 수 있다. 패시베이션층(500_2)의 제1 구간(510)은 평탄부(FA)의 상 측 및 하 측으로부터 연장되어 제3 곡면부(CA3) 제4 곡면부(CA4)에 전면적으로 배치될 수 있다. 패시베이션층(500_2)의 제1 구간(510)은 도 10의 제1 패시베이션층(510)과 실질적으로 동일한 구조일 수 있다.
패시베이션층(500_2)의 제2 구간(520)은 비표시 영역(NDA)과 제1 곡면부(CA1) 및 제2 곡면부(CA2)와 중첩되는 영역에 배치될 수 있다. 패시베이션층의 제2 구간(520)은 도 10의 실시예의 제2 패시베이션층(520)과 실질적으로 동일한 구조일 수 있다.
패시베이션층(500_2)의 제3 구간(530)은 제1 곡면부(CA1) 및 제2 곡면부(CA2)의 최소 곡면부(CMA1, CMA2)에 배치될 수 잇다. 구체적으로, 패시베이션층(500_2)의 제3 구간(530)은 제1 곡면부(CA1)의 제1 최소 곡면부(CMA1)에 배치될 수 있다. 마찬가지로, 패시베이션층(500_2)의 제3 구간(530)은 제2 곡면부(CA2)의 제2 최소 곡면부(CMA2)에 배치될 수 있다. 패시베이션층(500_2) 제1 내지 제3 구간(510, 520, 530)은 일체화되어 형성될 수 있다.
최소 곡률을 갖는 최소 곡면부(CMA1, CMA2)의 패시베이션층(500_2)의 두께가 상대적으로 작게 형성함으로써, 곡면부(CA1, CA2)의 형성 공정 중 최소 곡률을 가지는 영역에서 발생할 수 있는 크랙(crack)을 방지할 수 있다.
도 18은 또 다른 실시예에 따른 표시 장치의 표시 패널과 패시베이션층의 상대적인 배치도이다.
도 18을 참조하면, 본 실시예에 따른 표시 장치는 패시베이션층이 표시 패널(100)의 제1 내지 제4 곡면부(CA1, CA2, CA3, CA4)에 배치되지 않는 점에서 도 8의 실시예와 차이점이 있다.
구체적으로, 본 실시예의 패시베이션층(500_3)은 평탄부(FA)와 중첩되어 배치되고, 제1 내지 제4 곡면부(CA1, CA2, CA3, CA4)에는 배치되지 않을 수 있다. 따라서, 본 실시예에 따른 패시베이션층(500_3)의 제1 측 측면(즉, 도면에서 좌 측)은 제1 벤딩 라인(BL1)의 내측에 배치되고, 패시베이션층(500_3)의 제2 측 측면(즉, 도면에서 우 측)은 제2 벤딩 라인(BL2)의 내측에 배치되고, 패시베이션층(500_3)의 제3 측 측면(즉, 도면에서 상 측)은 제3 벤딩 라인(BL3)의 내측에 배치되고, 패시베이션층(500_3)의 제4 측 측면(즉, 도면에서 하 측)은 제4 벤딩 라인(BL4)의 내측에 배치될 수 있다. 이 경우, 제1 내지 제4 곡면부(CA1, CA2, CA3, CA4)에 패시베이션층(500_3)을 배치하지 않음으로써, 제1 내지 제4 곡면부(CA1, CA2, CA3, CA4)의 형성 공정 중에 크랙(crack) 발생을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
100: 표시 패널
200: 표시 구동 회로
300: 회로 보드
500: 패시베이션층
700: 커버 윈도우

Claims (20)

  1. 평탄부, 및 상기 평탄부의 가장자리로부터 구부러져 형성된 곡면부를 포함하는 표시 유닛;
    상기 표시 유닛 상에 배치되고, 상기 평탄부 및 상기 곡면부와 중첩 배치된 센싱 유닛; 및
    상기 센싱 유닛 상에 배치되는 패시베이션층을 포함하되,
    상기 패시베이션층은 상기 평탄부와 중첩 배치되고 상기 곡면부에 배치되지 않는 표시 장치.
  2. 제1 항에 있어서,
    상기 패시베이션층 상에 배치되고, 상기 평탄부 및 상기 곡면부와 중첩 배치된 커버 윈도우를 더 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 곡면부는 상기 평탄부의 제1 측 가장자리인 제1 벤딩 라인을 따라 제1 곡률로 구부러진 제1 곡면부를 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 곡률은 변화하는 곡률을 가지는 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 곡률은 상기 평탄부로부터 외측일수록 작은 곡률을 가지는 표시 장치.
  6. 제3 항에 있어서,
    상기 패시베이션층의 측면은 상기 제1 벤딩 라인보다 내측에 배치되는 표시 장치.
  7. 제 3항에 있어서,
    상기 곡면부는 상기 평탄부의 제1 측의 반대 측인 제2 측 가장자리인 제2 벤딩 라인을 따라 제2 곡률로 구부러진 제2 곡면부를 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 패시베이션층의 제1 측 측면은 상기 제1 벤딩 라인보다 내측에 배치되고, 상기 패시베이션층의 제2 측 측면은 상기 제2 벤딩 라인보다 내측에 배치되는 표시 장치.
  9. 평탄부, 및 상기 평탄부의 가장자리로부터 제1 곡률로 구부러져 형성된 곡면부를 포함하는 표시 유닛;
    상기 표시 유닛 상에 배치되고, 상기 평탄부 및 상기 곡면부와 중첩 배치된 센싱 유닛; 및
    상기 센싱 유닛 상에 배치되고, 상기 평탄부 및 상기 곡면부에 중첩 배치된 패시베이션층을 포함하되,
    상기 제1 곡률은 변화하는 곡률을 가지고,
    상기 곡면부는 제1 최소 곡률을 가지는 최소 곡면부를 포함하며,
    상기 패시베이션층은 상기 곡면부 내의 최소 곡면부에는 배치되지 않는 표시 장치.
  10. 제9 항에 있어서,
    상기 패시베이션층은 최소 곡면부 외 영역에는 배치되는 표시 장치.
  11. 제9 항에 있어서,
    상기 곡면부의 상기 제1 곡률은 상기 평탄부로부터 외측일수록 작은 곡률을 가지는 표시 장치.
  12. 제9 항에 있어서,
    상기 센싱 유닛은 센싱 영역 및 상기 센싱 영역의 주변에 배치되는 센싱 주변 영역을 포함하고,
    상기 센싱 유닛은 상기 표시 유닛 상에 배치되는 센싱 도전층, 및 상기 센싱 도전층 상에 배치되는 센싱 절연층을 포함하고,
    상기 센싱 도전층은 상기 센싱 영역에 배치되는 센싱 전극, 및 상기 센싱 전극과 연결되고 상기 센싱 주변 영역에 배치되는 센싱 라인을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 평탄부는 상기 센싱 영역과 중첩되고, 상기 곡면부는 상기 센싱 영역의 일부 및 상기 센싱 주변 영역과 중첩되는 표시 장치.
  14. 제13 항에 있어서,
    상기 패시베이션층은 상기 센싱 영역의 상기 센싱 전극 상에 배치되는 제1 패시베이션층, 및 상기 센싱 주변 영역의 상기 센싱 라인 상에 배치되는 제2 패시베이션층을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 패시베이션층과 상기 제2 패시베이션층은 서로 이격되어 배치되는 표시 장치.
  16. 제14 항에 있어서,
    상기 패시베이션층 상에 배치되고, 상기 평탄부 및 상기 곡면부와 중첩 배치된 커버 윈도우를 더 포함하는 표시 장치.
  17. 평탄부, 및 상기 평탄부로부터 연장되어 제1 곡률을 갖는 곡면부를 포함하는 제1 영역, 상기 제1 영역의 상기 곡면부 측에 이격되어 배치되고 제2 곡률을 갖는 제2 영역, 및 상기 제1 영역의 상기 곡면부와 상기 제2 영역 사이에 배치되고 제3 곡률을 갖는 제3 영역을 포함하는 표시 유닛;
    상기 표시 유닛의 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 중첩 배치되는 센싱 유닛; 및
    상기 표시 유닛의 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 중첩 배치되고, 상기 센싱 유닛 상에 전면적으로 배치되는 패시베이션층을 포함하되,
    상기 패시베이션층은 상기 제1 영역과 중첩하는 제1 구간, 상기 제2 영역과 중첩하는 제2 구간, 및 상기 제3 영역과 중첩하고 상기 제1 구간 및 상기 제2 구간보다 낮은 높이를 갖는 제3 구간을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제3 곡률은 상기 제1 곡률 및 상기 제2 곡률보다 작은 표시 장치.
  19. 제18 항에 있어서,
    상기 패시베이션층 상에 배치되는 커버 윈도우를 더 포함하는 표시 장치.
  20. 제18 항에 있어서,
    상기 센싱 유닛은 상기 표시 유닛 상에 배치되는 센싱 도전층, 및 상기 센싱 도전층 상에 배치되는 센싱 절연층을 포함하고, 상기 센싱 도전층은 상기 제1 영역에 중첩하는 센싱 전극, 및 상기 센싱 전극과 연결되고 상기 제2 영역에 배치되는 센싱 라인을 포함하는 표시 장치.
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