KR20210056468A - 센싱 유닛과 그를 포함하는 표시 장치 - Google Patents

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KR20210056468A
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방기호
박용환
안치욱
이성준
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삼성디스플레이 주식회사
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Abstract

센싱 유닛과 그를 포함하는 표시 장치가 제공된다. 센싱 유닛은 센싱 영역에 제1 방향으로 배치되는 제1 그룹의 제1 센싱 전극들, 및 상기 제1 그룹의 상기 제1 센싱 전극들 중 어느 하나와 전기적으로 연결되는 제1 센싱 라인을 포함하고, 상기 제1 센싱 라인은 상기 센싱 영역에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장한다.

Description

센싱 유닛과 그를 포함하는 표시 장치{SENSING UNIT AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 센싱 유닛과 그를 포함하는 표시 장치에 관한 것이다.
사용자에게 영상을 제공하는 스마트 폰, 태블릿 PC, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 텔레비전(TV) 등의 전자 기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 생성하여 표시하는 표시 패널 및 다양한 입력 장치를 포함한다.
센싱 유닛은 정보 입력 장치의 일종으로서, 표시 장치에 구비되어 사용될 수 있다. 터치 센서는 표시 장치의 표시 패널의 일면에 부착되거나, 표시 패널과 일체로 제작되어 사용될 수 있다. 사용자는 표시 장치의 화면에 표시되는 이미지를 보면서 센싱 유닛을 누르거나 터치하여 정보를 입력할 수 있다.
센싱 유닛은 일 방향으로 전기적으로 연결된 제1 센싱 전극, 일 방향과 교차하는 타 방향으로 전기적으로 연결된 제2 센싱 전극을 포함하며, 각 센싱 전극에 연결되는 센싱 라인을 포함할 수 있다.
본 발명이 해결하고자 하는 과제는 비표시 영역을 최소화할 수 있는 센싱 유닛을 제공하고자 하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 비표시 영역을 최소화할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 센싱 유닛은 센싱 영역에 제1 방향으로 배치되는 제1 그룹의 제1 센싱 전극들, 및 상기 제1 그룹의 상기 제1 센싱 전극들 중 어느 하나와 전기적으로 연결되는 제1 센싱 라인을 포함하고, 상기 제1 센싱 라인은 상기 센싱 영역에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장한다.
상기 제1 그룹의 상기 제1 센싱 전극들은 제1 층 전극 및 상기 제1 층 전극 상에 배치되는 제2 층 전극을 포함하고, 상기 제1 층 전극은 상기 제1 센싱 라인의 일단과 연결될 수 있다.
상기 제1 층 전극과 상기 제1 센싱 라인은 동일한 층에 배치될 수 있다.
상기 제1 층 전극과 상기 제2 층 전극 사이에 배치되는 제1 센싱 절연층을 더 포함하고, 상기 제2 층 전극은 상기 제1 센싱 절연층을 관통하는 컨택홀을 통해 상기 제1 층 전극과 접할 수 있다.
상기 제1 센싱 전극과 전기적으로 분리된 도전 패턴들을 더 포함할 수 있다.
상기 도전 패턴은 상기 제1 센싱 전극에 의해 둘러싸일 수 있다.
상기 도전 패턴은 상기 제1 센싱 라인과 두께 방향으로 중첩할 수 있다.
상기 제2 방향으로 배치되고, 상기 제1 센싱 전극과 전기적으로 분리된 제2 센싱 전극들을 더 포함할 수 있다.
상기 제2 방향으로 인접한 상기 제2 센싱 전극들을 연결하는 연결부를 더 포함하고, 상기 제1 센싱 라인과 상기 연결부는 동일한 층에 배치될 수 있다.
상기 제2 센싱 전극과 상기 연결부 사이에 배치되는 제1 센싱 절연층을 더 포함하고, 상기 제2 센싱 전극은 상기 제1 센싱 절연층을 관통하는 컨택홀을 통해 상기 연결부와 접할 수 있다.
상기 제2 센싱 전극들 중 어느 하나와 전기적으로 연결되는 제2 센싱 라인을 더 포함하고, 상기 제1 센싱 라인과 상기 제2 센싱 라인은 상기 제1 방향을 따라 교대로 배열될 수 있다.
상기 제1 센싱 라인과 상기 제2 센싱 라인은 서로 이격되고 두께 방향으로 중첩하지 않을 수 있다.
상기 센싱 영역 외측에 위치하는 제1 센싱 패드 영역 및 상기 제1 센싱 패드 영역과 이격된 제2 센싱 패드 영역을 포함하고, 상기 제1 센싱 패드 영역은 상기 제1 센싱 라인과 연결되는 제1 센싱 패드를 포함하고, 1상기 제2 센싱 패드 영역은 상기 제2 센싱 라인과 연결되는 제2 센싱 패드를 포함할 수 있다.
상기 제1 센싱 라인은 상기 제2 센싱 라인과 두께 방향으로 중첩할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 센싱 유닛은 센싱 영역에 제1 방향으로 배치되는 제1 그룹의 제1 센싱 전극들, 상기 제1 방향으로 배치되고, 상기 제1 그룹과 이격된 제2 그룹의 제1 센싱 전극들, 및 상기 제1 그룹의 상기 제1 센싱 전극들 중 어느 하나와 전기적으로 연결되는 제1 센싱 라인을 포함하고, 상기 제1 센싱 라인은 상기 센싱 영역에 배치되고, 상기 제2 그룹의 상기 제1 센싱 전극들과 두께 방향으로 중첩한다.
상기 제1 센싱 라인은 상기 센싱 영역에서 상기 제1 방향과 교차하는 제2 방향으로 연장할 수 있다.
상기 제1 그룹의 상기 제1 센싱 전극들 및 상기 제2 그룹의 상기 제1 센싱 전극들은 각각 제1 층 전극 및 상기 제1 층 전극 상에 배치되는 제2 층 전극을 포함하고, 상기 제1 층 전극은 상기 제1 센싱 라인과 동일한 층에 배치될 수 있다.
상기 제1 센싱 라인의 일단은 상기 제1 그룹의 상기 제1 센싱 전극의 상기 제1 층 전극과 연결될 수 있다.
상기 제1 센싱 라인은 상기 제2 그룹의 상기 제1 센싱 전극의 상기 제2 층 전극과 두께 방향으로 중첩할 수 있다.
상기 제1 층 전극과 상기 제2 층 전극 사이에 배치되는 제1 센싱 절연층을 더 포함하고, 상기 제1 그룹의 상기 제1 센싱 전극의 상기 제2 층 전극은 상기 제1 센싱 절연층을 관통하는 컨택홀을 통해 상기 제1 층 전극과 접할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역을 포함하는 기판, 상기 기판 상에 배치된 발광층, 및 상기 발광층 상에 배치된 센싱 유닛으로서, 상기 표시 영역과 중첩하는 센싱 영역에 제1 방향으로 배치되는 제1 그룹의 제1 센싱 전극들, 및 상기 제1 그룹의 상기 제1 센싱 전극들 중 어느 하나와 전기적으로 연결되는 제1 센싱 라인을 포함하는 센싱 유닛을 포함하고, 상기 제1 센싱 라인은 상기 센싱 영역에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장할 수 있다.
상기 표시 영역에 배치된 화소, 및 상기 기판과 상기 발광층 사이에 배치되고, 상기 화소의 발광 영역을 정의하는 화소 정의막을 더 포함하고, 상기 제1 센싱 전극들은 상기 화소 정의막과 두께 방향으로 중첩할 수 있다.
상기 제2 방향으로 배치되고, 상기 제1 센싱 전극들과 전기적으로 분리된 제2 센싱 전극들을 더 포함할 수 있다.
상기 제2 방향으로 인접한 상기 제2 센싱 전극을 연결하는 연결부를 포함하고, 상기 제1 센싱 라인과 상기 연결부는 동일한 층에 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 센싱 유닛과 표시 장치에 의하면, 표시 영역과 중첩하는 센싱 영역 내에 센싱 라인을 배치하여 표시 장치의 비표시 영역을 최소화할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 도 1의 표시 장치의 평면도이다.
도 3 및 도 4는 도 1의 표시 장치의 측면도들이다.
도 5는 도 2의 Ⅴ-Ⅴ' 선을 기준으로 자른 단면도이다.
도 6은 도 5의 표시 유닛과 관련된 구성들을 보여주는 평면도이다.
도 7은 도 5의 센싱 유닛과 관련된 구성들을 보여주는 평면도이다.
도 8은 도 7의 A 영역의 확대도이다.
도 9는 도 8의 B 영역의 확대도이다.
도 10은 도 8의 C 영역의 확대도이다.
도 11은 도 9의 ⅩⅠ-ⅩⅠ' 선을 기준으로 자른 단면도이다.
도 12는 도 10의 ⅩⅡ-ⅩⅡ' 선을 기준으로 자른 단면도이다.
도 13 및 도 14는 다른 실시예에 따른 센싱층의 확대도이다.
도 15는 도 13의 ⅩⅤ-ⅩⅤ' 선을 기준으로 자른 단면도이다.
도 16은 도 14의 ⅩⅥ-ⅩⅥ' 선을 기준으로 자른 단면도이다.
도 17은 또 다른 실시예에 따른 센싱 유닛과 관련된 구성들을 보여주는 평면도이다.
도 18은 도 17의 D 영역의 확대도이다.
도 19는 도 18의 E 영역의 확대도이다.
도 20은 도 18의 F 영역의 확대도이다.
도 21은 도 19의 ⅩⅩⅠ-ⅩⅩⅠ' 선을 기준으로 자른 단면도이다.
도 22는 도 20의 ⅩⅩⅡ-ⅩⅩⅡ' 선을 기준으로 자른 단면도이다.
도 23은 또 다른 실시예에 따른 센싱 유닛과 관련된 구성들을 보여주는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다. 도 2는 도 1의 표시 장치의 평면도이다. 도 3 및 도 4는 도 1의 표시 장치의 측면도들이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 패널(100)을 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 패널(100)을 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(100)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
도 1 내지 도 4를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 표시 장치(10)는 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치, 양자점 발광 표시 장치, 및 마이크로 LED 표시 장치 중 어느 하나일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
일 실시예에 따른 표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 회로 보드(300), 및 터치 구동 회로(400)를 포함한다.
표시 패널(100)은 메인 영역(MA)과 메인 영역(MA)의 일 측으로부터 돌출된 돌출 영역(PA)을 포함할 수 있다.
메인 영역(MA)은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 메인 영역(MA)은 평탄하게 형성될 수 있으나, 이에 한정되지 않으며, 좌우측 끝단에 형성된 곡면부를 포함할 수 있다. 이 경우, 곡면부는 일정한 곡률을 갖거나 변화하는 곡률을 가질 수 있다.
메인 영역(MA)은 화소들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 화소들뿐만 아니라, 화소들에 접속되는 스캔 라인들, 데이터 라인들, 및 전원 라인이 배치될 수 있다. 메인 영역(MA)이 곡면부를 포함하는 경우, 표시 영역(DA)은 곡면부에 배치될 수 있다. 이 경우, 곡면부에서도 표시 패널(100)의 영상이 보일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(100)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 라인들에 스캔 신호들을 인가하기 위한 스캔 구동부, 및 데이터 라인들과 표시 구동 회로(200)를 연결하는 링크 라인들이 배치될 수 있다.
돌출 영역(PA)은 메인 영역(MA)의 일 측으로부터 돌출될 수 있다. 예를 들어, 돌출 영역(PA)은 도 2와 같이 메인 영역(MA)의 하 측으로부터 돌출될 수 있다. 돌출 영역(PA)의 제1 방향(X축 방향)의 길이는 메인 영역(MA)의 제1 방향(X축 방향)의 길이보다 작을 수 있다.
돌출 영역(PA)은 벤딩 영역(BA)과 패드 영역(PDA)을 포함할 수 있다. 이 경우, 패드 영역(PDA)은 벤딩 영역(BA)의 일 측에 배치되고, 메인 영역(MA)은 벤딩 영역(BA)의 타 측에 배치될 수 있다. 예를 들어, 패드 영역(PDA)은 벤딩 영역(BA)의 하 측에 배치되고, 메인 영역(MA)은 벤딩 영역(BA)의 상 측에 배치될 수 있다.
표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다. 그러므로, 표시 패널(100)은 벤딩 영역(BA)에서 두께 방향(Z축 방향)으로 벤딩될 수 있다. 도 3과 같이 표시 패널(100)이 벤딩되기 전에 표시 패널(100)의 패드 영역(PDA)의 일면은 상부를 향하고 있다. 도 4와 같이 표시 패널(100)이 벤딩된 후에는 표시 패널(100)의 패드 영역(PDA)의 일면은 하부로 향하게 된다. 이로 인해, 패드 영역(PDA)은 메인 영역(MA)의 하부에 배치되므로, 메인 영역(MA)과 중첩될 수 있다.
표시 패널(100)의 패드 영역(PDA)에는 표시 구동 회로(200)와 회로 보드(300)와 전기적으로 연결되는 패드들이 배치될 수 있다.
표시 패널(100)의 하부에는 패널 하부 커버(101)가 배치될 수 있다. 패널 하부 커버(101)는 접착 부재를 통해 표시 패널(100)의 하면에 부착될 수 있다. 접착 부재는 압력 민감 점착제(pressure sensitive adhesive, PSA)일 수 있다.
패널 하부 커버(101)는 외부로부터 입사되는 광을 흡수하기 위한 광 흡수 부재, 외부로부터의 충격을 흡수하기 위한 완충 부재, 표시 패널(100)의 열을 효율적으로 방출하기 위한 방열 부재를 포함할 수 있다.
광 흡수 부재는 표시 패널(100)의 하부에 배치될 수 있다. 광 흡수 부재는 광의 투과를 저지하여 광 흡수 부재의 하부에 배치된 구성들, 예를 들어 회로 보드(300) 등이 표시 패널(100)의 상부에서 시인되는 것을 방지한다. 광 흡수 부재는 블랙 안료나 블랙 염료 등과 같은 광 흡수 물질을 포함할 수 있다.
완충 부재는 광 흡수 부재의 하부에 배치될 수 있다. 완충 부재는 외부 충격을 흡수하여 표시 패널(100)이 파손되는 것을 방지한다. 완충 부재는 단일층 또는 복수층으로 이루어질 수 있다. 예를 들어, 완충 부재는 폴리우레탄(polyurethane), 폴리카보네이트(polycarbonate), 폴리프로필렌(polypropylene), 폴리에틸렌(polyethylene)등과 같은 고분자 수지로 형성되거나, 고무, 우레탄 계열 물질, 또는 아크릴 계열 물질을 발포 성형한 스폰지 등 탄성을 갖는 물질을 포함하여 이루어질 수 있다. 완충 부재는 쿠션층일 수 있다.
방열 부재는 완충 부재의 하부에 배치될 수 있다. 방열 부재는 그라파이트나 탄소 나노 튜브 등을 포함하는 제1 방열층과 전자기파를 차폐할 수 있고 열전도성이 우수한 구리, 니켈, 페라이트, 은과 같은 금속 박막으로 형성된 제2 방열층을 포함할 수 있다.
표시 패널(100)이 쉽게 구부러질 수 있도록 하기 위해, 도 3과 같이 패널 하부 커버(101)는 표시 패널(100)의 벤딩 영역(BA)에 배치되지 않을 수 있다. 표시 패널(100)이 벤딩 영역(BA)에서 구부러져 패드 영역(PDA)은 메인 영역(MA)의 하부에 배치되므로, 메인 영역(MA)과 중첩될 수 있다. 이로 인해, 표시 패널(100)의 메인 영역(MA)에 배치된 패널 하부 커버(101)와 표시 패널(100)의 패드 영역(PDA)에 배치된 패널 하부 커버(101)는 접착 부재(102)에 의해 부착될 수 있다. 접착 부재(102)는 압력 민감 점착제일 수 있다.
표시 구동 회로(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력한다. 예를 들어, 표시 구동 회로(200)는 데이터 라인들에 데이터 전압들을 공급할 수 있다. 또한, 표시 구동 회로(200)는 전원 라인에 전원 전압을 공급하며, 스캔 구동부에 스캔 제어 신호들을 공급할 수 있다. 표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 패드 영역(PDA)에서 표시 패널(100) 상에 장착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(200)는 회로 보드(300) 상에 장착될 수 있다.
패드들은 표시 구동 회로(200)에 전기적으로 연결되는 표시 패드들과 센싱 라인들에 전기적으로 연결되는 센싱 패드들을 포함할 수 있다.
회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드(300)의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
터치 구동 회로(400)는 표시 패널(100)의 센싱층(TSL)의 센싱 전극들에 연결될 수 있다. 터치 구동 회로(400)는 센싱층(TSL)의 센싱 전극들에 구동 신호들을 인가하고 센싱 전극들의 상호 용량 값들을 측정한다. 구동 신호는 복수의 구동 펄스들을 갖는 신호일 수 있다. 터치 구동 회로(400)는 상호 용량 값들에 따라 사용자의 터치 여부와 근접 여부 등을 판단할 수 있다. 사용자의 터치는 사용자의 손가락 또는 펜 등과 같은 물체가 센싱층(TSL) 상에 배치되는 표시 장치(10)의 일 면에 직접 접촉하는 것을 가리킨다. 사용자의 근접은 사용자의 손가락 또는 펜 등과 같은 물체가 표시 장치(10)의 일면 상에서 떨어져 위치하는(hovering) 것을 가리킨다.
터치 구동 회로(400)는 회로 보드(300) 상에 배치될 수 있다. 터치 구동 회로(400)는 집적회로(IC)로 형성되어 회로 보드(300) 상에 장착될 수 있다.
도 5는 도 2의 Ⅴ-Ⅴ' 선을 기준으로 자른 단면도이다.
도 5를 참조하면, 표시 패널(100)은 기판(SUB), 기판(SUB) 상에 배치된 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 박막 봉지층(TFEL)을 갖는 표시 유닛(DU)과, 센싱층(TSL)을 갖는 센싱 유닛(TDU)을 포함할 수 있다.
기판(SUB)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 또는, 기판(SUB)은 금속 재질의 물질을 포함할 수도 있다.
기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 기판(SUB)이 플렉서블 기판인 경우, 폴리이미드(PI)로 형성될 수 있지만, 이에 한정되는 것은 아니다.
박막 트랜지스터층(TFTL)은 기판(SUB) 상에 배치될 수 있다. 박막 트랜지스터층(TFTL)에는 화소들 각각의 박막 트랜지스터들뿐만 아니라, 스캔 라인들, 데이터 라인들, 전원 라인들, 스캔 제어 라인들, 및 패드들과 데이터 라인들을 연결하는 라우팅 라인들 등이 형성될 수 있다. 박막 트랜지스터들 각각은 게이트 전극, 반도체층, 소스 전극, 및 드레인 전극을 포함할 수 있다. 스캔 구동부(SD)가 도 6과 같이 표시 패널(100)의 비표시 영역(NDA)에 형성되는 경우, 스캔 구동부(SD)는 박막 트랜지스터들을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 표시 영역(DA)과 비표시 영역(NDA)에 배치될 수 있다. 구체적으로, 박막 트랜지스터층(TFTL)의 화소들 각각의 박막 트랜지스터들, 스캔 라인들, 데이터 라인들, 및 전원 라인들은 표시 영역(DA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 스캔 제어 라인들과 링크 라인들은 비표시 영역(NDA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)에 대한 상세한 설명은 도 15 및 도 16을 참조하여 후술하기로 한다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 배치될 수 있다. 발광 소자층(EML)은 제1 전극, 발광층, 및 제2 전극을 포함하는 화소들과 화소들을 정의하는 화소 정의막을 포함할 수 있다. 발광층은 유기 물질을 포함하는 유기 발광층일 수 있다. 이 경우, 발광층은 정공 수송층(hole transporting layer), 유기 발광층(organic light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 박막 트랜지스터층(TFTL)의 박막 트랜지스터를 통해 제1 전극에 소정의 전압이 인가되고, 제2 전극에 캐소드 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동되며, 유기 발광층에서 서로 결합하여 발광하게 된다. 발광 소자층(EML)의 화소들은 표시 영역(DA)에 배치될 수 있다. 발광 소자층(EML)에 대한 상세한 설명은 도 15 및 도 16을 참조하여 후술하기로 한다.
발광 소자층(EML) 상에는 박막 봉지층(TFEL)이 배치될 수 있다. 박막 봉지층(TFEL)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위해, 박막 봉지층(TFEL)은 적어도 하나의 무기막을 포함할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층일 수 있으나, 이에 한정되지 않는다. 또한, 박막 봉지층(TFEL)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하는 역할을 한다. 이를 위해, 박막 봉지층(TFEL)은 적어도 하나의 유기막을 포함할 수 있다. 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin)일 수 있으나, 이에 한정되지 않는다.
박막 봉지층(TFEL)은 표시 영역(DA)과 비표시 영역(NDA) 모두에 배치될 수 있다. 구체적으로, 박막 봉지층(TFEL)은 표시 영역(DA)과 비표시 영역(NDA)의 발광 소자층(EML)을 덮으며, 비표시 영역(NDA)의 박막 트랜지스터층(TFTL)을 덮도록 배치될 수 있다. 박막 봉지층(TFEL)에 대한 상세한 설명은 도 15 및 도 16을 참조하여 후술하기로 한다.
박막 봉지층(TFEL) 상에는 센싱층(TSL)이 배치될 수 있다. 센싱층(TSL)이 박막 봉지층(TFEL) 상에 바로 배치됨으로써, 센싱층(TSL)을 포함하는 별도의 터치 패널이 박막 봉지층(TFEL) 상에 부착되는 경우보다 표시 장치(10)의 두께를 줄일 수 있는 장점이 있다.
센싱층(TSL)은 상호 정전 용량 방식으로 사용자의 터치를 감지하기 위한 센싱 전극들과 패드들과 센싱 전극들을 연결하는 센싱 라인들을 포함할 수 있다. 센싱층(TSL)의 센싱 전극들은 도 7과 같이 표시 영역(DA)에 중첩하는 센싱 영역(TSA)에 배치될 수 있다. 센싱층(TSL)의 센싱 라인들은 도 7과 같이 센싱 영역(TSA)과 부분적으로 중첩하도록 배치될 수 있다. 이에 따라, 표시 장치(10)의 비표시 영역(NDA)을 최소화할 수 있으며, 이에 대한 상세한 설명은 후술하기로 한다.
센싱층(TSL) 상에는 편광 필름이 배치될 수 있다. 편광 필름은 선편광판과 λ/4 판(quarter-wave plate)과 같은 위상지연필름을 포함할 수 있다. 이 경우, 위상지연필름이 센싱층(TSL) 상에 배치되고, 선편광판이 위상지연필름 상에 배치될 수 있다. 또한, 편광 필름 상에는 커버 윈도우가 배치될 수 있다. 커버 윈도우는 OCA(optically clear adhesive) 필름과 같은 투명 접착 부재에 의해 편광 필름 상에 부착될 수 있다.
도 6은 도 5의 표시 유닛과 관련된 구성들을 보여주는 평면도이다.
도 6에서는 설명의 편의를 위해 표시 유닛(DU)의 화소(P)들, 스캔 라인(SL)들, 데이터 라인(DL)들, 스캔 제어 라인들(SCL), 팬 아웃 라인(DLL)들, 스캔 구동부(SD), 표시 구동 회로(200), 및 표시 패드(DP)들 만을 도시하였다.
도 6을 참조하면, 스캔 라인(SL)들, 데이터 라인(DL)들, 및 화소(P)들은 표시 영역(DA)에 배치된다. 스캔 라인(SL)들은 제1 방향(X축 방향)으로 나란하게 형성되고, 데이터 라인(DL)들은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다.
화소(P)들 각각은 스캔 라인(SL)들 중 적어도 어느 하나와 데이터 라인(DL)들 중 어느 하나에 접속될 수 있다. 화소(P)들 각각은 구동 트랜지스터와 적어도 하나의 스위칭 트랜지스터를 포함하는 박막 트랜지스터들, 발광 소자, 및 커패시터를 포함할 수 있다. 화소(P)들 각각은 스캔 라인(SL)으로부터 스캔 신호가 인가되는 경우 데이터 라인(DL)의 데이터 전압을 공급받으며, 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 발광 소자는 애노드 전극, 유기 발광층, 및 캐소드 전극을 포함하는 유기 발광 소자인 것을 중심으로 설명하였으나, 이에 한정되지 않는다. 발광 소자는 애노드 전극, 양자점 발광층, 및 캐소드 전극을 포함하는 양자점 발광 소자, 애노드 전극, 무기 반도체를 갖는 무기 발광층, 및 캐소드 전극을 포함하는 무기 발광 소자, 또는 초소형 발광 다이오드를 포함하는 초소형 발광 소자로 구현될 수 있다.
스캔 구동부(SD)는 복수의 스캔 제어 라인들(SCL)을 통해 표시 구동 회로(200)에 연결된다. 그러므로, 스캔 구동부(SD)는 표시 구동 회로(200)의 스캔 제어 신호를 입력 받을 수 있다. 스캔 구동부(SD)는 스캔 제어 신호에 따라 스캔 신호들을 생성하여 스캔 라인(SL)들에 공급한다.
도 6에서는 스캔 구동부(SD)가 표시 영역(DA)의 좌측 바깥쪽의 비표시 영역(NDA)에 형성된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 스캔 구동부(SD)는 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에 형성될 수 있다.
표시 구동 회로(200)는 표시 패드(DP)들에 접속되어 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다. 표시 구동 회로(200)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 팬 아웃 라인(DLL)들을 통해 데이터 라인(DL)들에 공급한다. 또한, 표시 구동 회로(200)는 복수의 스캔 제어 라인들(SCL)을 통해 스캔 구동부(SD)를 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 스캔 구동부(SD)의 스캔 신호들에 의해 데이터 전압들이 공급될 화소(P)들이 선택되며, 선택된 화소(P)들에 데이터 전압들이 공급된다. 표시 구동 회로(200)는 집적회로(IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 기판(SUB) 상에 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(200)는 회로 보드(300) 상에 장착될 수 있다.
표시 패널(100)은 도 6과 같이 표시 구동 회로(200)에 전기적으로 연결되는 표시 패드(DP)들과 센싱 라인들에 전기적으로 연결되는 센싱 패드들(TP1, TP2)을 포함할 수 있다. 표시 패드(DP)들이 배치되는 표시 패드 영역(DPA)은 제1 센싱 패드(TP1)들이 배치되는 제1 센싱 패드 영역(TPA1)과 제2 센싱 패드(TP2)들이 배치되는 제2 센싱 패드 영역(TPA2) 사이에 배치될 수 있다. 도 6과 같이, 표시 패드 영역(DPA)은 돌출 영역(PA)의 일 단의 중앙에 배치되고, 제1 센싱 패드 영역(TPA1)은 돌출 영역(PA)의 일 단의 좌측에 배치되며, 제2 센싱 패드 영역(TPA2)은 돌출 영역(PA)의 일 단의 우측에 배치될 수 있다.
회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 표시 패드(DP)들과 센싱 패드들(TP1, TP2) 상에 부착될 수 있다. 이로 인해, 회로 보드(300)의 리드 라인들은 표시 패드(DP)들과 센싱 패드들(TP1, TP2)에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
터치 구동 회로(400)는 표시 패널(100)의 센싱 유닛의 센싱 전극들에 연결될 수 있다. 터치 구동 회로(400)는 센싱 전극들에 구동 신호들을 인가하고 센싱 전극들의 상호 정전 용량(mutual capacitance, 이하 "상호 용량"으로 칭함)들을 측정한다. 구동 신호는 복수의 구동 펄스들을 갖는 신호일 수 있다. 터치 구동 회로(400)는 상호 용량들에 따라 터치가 입력된 터치 좌표들을 산출할 수 있다.
터치 구동 회로(400)는 회로 보드(300) 상에 배치될 수 있다. 터치 구동 회로(400)는 집적회로(IC)로 형성되어 회로 보드(300) 상에 장착될 수 있다.
도 7은 도 5의 센싱 유닛과 관련된 구성들을 보여주는 평면도이다.
도 7에서는 설명의 편의를 위해 센싱 전극들(RE, TE), 도전 패턴(DE), 센싱 라인들(RL, TL), 센싱 패드들(TP1, TP2)만을 도시하였다.
도 7을 참조하면, 센싱 유닛(TDU)은 사용자의 터치를 감지하기 위한 센싱 영역(TSA)과 센싱 영역(TSA)의 주변에 배치되는 센싱 주변 영역(TPA)을 포함한다. 센싱 영역(TSA)은 표시 유닛(DU)의 표시 영역(DA)에 중첩하고, 센싱 주변 영역(TPA)은 표시 유닛(DU)의 비표시 영역(NDA)에 중첩할 수 있다.
센싱 전극들(RE, TE)은 센싱 영역(TSA)에 배치될 수 있다. 센싱 전극들(RE, TE)은 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들을 포함할 수 있다. 도 7에 도시된 실시예에서, 제1 센싱 전극(RE)은 감지 전극이고, 제2 센싱 전극(TE)은 구동 전극인 것을 중심으로 설명한다.
제1 센싱 전극(RE)들은 복수의 행에 제1 방향(X축 방향)으로 배치되고, 전기적으로 연결될 수 있다. 제2 센싱 전극(TE)들은 복수의 열에 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 배치되며, 전기적으로 연결될 수 있다. 도 7에서는 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들 각각이 마름모의 평면 형태를 갖는 것을 예시하였으나, 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들 각각의 평면 형태는 이에 한정되지 않는다.
제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들은 서로 전기적으로 분리될 수 있다. 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들은 서로 이격되어 배치될 수 있다.
제1 센싱 전극(RE)들 각각의 크기와 제2 센싱 전극(TE)들 각각의 크기는 실질적으로 동일할 수 있다.
도전 패턴(DE)들은 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들과 전기적으로 분리될 수 있다. 즉, 도전 패턴(DE)들은 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들과 이격되어 배치될 수 있다. 도전 패턴(DE)들은 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들 각각에 의해 둘러싸이도록 배치될 수 있다.
도전 패턴(DE)들로 인해 발광 소자층(EML)의 제2 전극과 제1 센싱 전극(RE) 또는 제2 센싱 전극(TE) 사이의 기생 정전 용량이 작아질 수 있다. 기생 정전 용량이 작아지는 경우 제1 센싱 전극(RE)과 제2 센싱 전극(TE) 사이의 상호 용량이 충전되는 충전 속도를 높일 수 있다.
센싱 라인들(RL, TL)은 센싱 주변 영역(TPA)으로부터 연장하여 센싱 영역(TSA)에 배치될 수 있다. 센싱 라인들(RL, TL)은 제1 센싱 전극(RE)들에 연결되는 제1 센싱 라인(RL), 제2 센싱 전극(TE)들에 연결되는 제2 센싱 라인(TL)을 포함할 수 있다. 도 7에 도시된 실시예에서, 제1 센싱 라인(RL)은 감지 라인이고, 제2 센싱 라인(TL)은 구동 라인인 것을 중심으로 설명한다.
제1 센싱 라인(RL)의 일단은 제1 센싱 전극(RE)과 전기적으로 연결되고, 제1 센싱 라인(RL)의 타단은 제1 센싱 패드(TP1)들과 연결될 수 있다.
제1 센싱 라인(RL)은 제1 센싱 패드(TP1)들이 배치된 센싱 주변 영역(TPA)으로부터 연장하여 센싱 영역(TSA)에 배치될 수 있다. 제1 센싱 라인(RL)은 센싱 영역(TSA)에서 제1 센싱 전극(RE)과 전기적으로 연결될 수 있다. 제1 센싱 라인(RL)은 센싱 영역(TSA)에서 제2 방향(Y축 방향)으로 연장할 수 있다.
제1 센싱 라인(RL)들은 각 행에 배치된 제1 센싱 전극(RE)들 중 어느 하나와 전기적으로 연결될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 제1 센싱 라인(RL)들은 제1 행의 제1 열에 배치된 제1 센싱 전극(RE), 제2 행의 제2 열에 배치된 제1 센싱 전극(RE), 제n 행의 제n 열에 배치된 제1 센싱 전극(RE) 각각에 전기적으로 연결될 수 있다.
제2 센싱 라인(TL)의 일단은 제2 센싱 전극(TE)과 전기적으로 연결되고, 제2 센싱 라인(TL)의 타단은 제2 센싱 패드(TP2)들과 연결될 수 있다.
제2 센싱 라인(TL)은 제2 센싱 패드(TP2)들이 배치된 센싱 주변 영역(TPA)으로부터 센싱 영역(TSA)의 가장자리까지 연장할 수 있다. 제2 센싱 라인(TL)은 센싱 영역(TSA)의 가장자리에서 제2 센싱 전극(TE)과 전기적으로 연결될 수 있다.
제2 센싱 라인(TL)들은 각 열에 배치된 제2 센싱 전극(TE)들 중 어느 하나와 전기적으로 연결될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 제2 센싱 라인(TL)들은 제2 방향(Y축 방향)으로 전기적으로 연결된 제2 센싱 전극(TE)들 중 하측 끝에 배치된 제2 센싱 전극(TE)과 전기적으로 연결될 수 있다.
제1 센싱 라인(TL)은 제2 센싱 라인(RL)과 교차하여 두께 방향으로 중첩할 수 있다.
도 7에 도시된 실시예에 의하면, 제1 센싱 라인(RL)은 표시 영역(DA)과 중첩하는 센싱 영역(TSA) 내에 배치될 수 있다. 이에 따라, 센싱 주변 영역(TPA)에 제1 센싱 라인(RL)을 배치하기 위한 공간이 불필요하므로, 표시 장치(10)의 비표시 영역(NDA)을 최소화할 수 있다.
도 8은 도 7의 A 영역의 확대도이다.
도 8을 참조하면, 제1 센싱 전극(RE)들과 제2 센싱 전극(TE)들이 그들의 교차 영역들에서 전기적으로 분리되기 위해, 제1 방향(X축 방향)으로 서로 인접한 제1 센싱 전극(RE)들은 제1 연결부(BE1)를 통해 연결되고, 제2 방향(Y축 방향)으로 서로 인접한 제2 센싱 전극(TE)들은 제2 연결부(BE2)를 통해 연결될 수 있다.
제1 연결부(BE1)는 제1 센싱 전극(RE)들로부터 연장된 형태를 가질 수 있다. 제1 연결부(BE1)는 제1 센싱 전극(RE)들과 동일한 층에 배치될 수 있다.
제2 연결부(BE2)는 제1 컨택홀(CNT1)들을 통해 제2 센싱 전극(TE)들과 접속될 수 있다. 제2 연결부(BE2)들은 적어도 한 번 절곡된 형상을 가질 수 있다. 도 8에서는 제2 연결부(BE2)들이 "<" 또는 ">"와 같이 절곡된 것을 예시하였으나, 제2 연결부(BE2)들의 형상은 이에 한정되지 않는다. 또한, 제2 방향(Y축 방향)으로 서로 인접한 제2 센싱 전극(TE)들이 복수 개의 제2 연결부(BE2)들에 의해 연결되므로, 제2 연결부(BE2)들 중 어느 하나가 단선되더라도, 제2 방향(Y축 방향)으로 서로 인접한 제2 센싱 전극(TE)들은 안정적으로 연결될 수 있다. 도 8에서는 서로 인접한 제2 센싱 전극(TE)들이 두 개의 제2 연결부(BE2)들에 의해 연결되는 것을 예시하였으나, 제2 연결부(BE2)들의 개수는 이에 한정되지 않는다.
도전 패턴(DE)들은 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들과 전기적으로 분리될 수 있다. 도전 패턴(DE)들은 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들 각각에 의해 둘러싸이도록 배치될 수 있다. 도전 패턴(DE)들과 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE) 사이에는 개구부(OP)가 위치할 수 있다. 이 경우, 도전 패턴(DE)들 각각은 개구부(OP)에 의해 둘러싸이고, 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들은 개구부(OP)를 둘러싸도록 배치될 수 있다.
도전 패턴(DE)들 각각의 크기는 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들 각각의 크기보다 작을 수 있다. 도 8에서는 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 및 도전 패턴(DE)들 각각이 마름모의 평면 형태를 갖는 것을 예시하였으나, 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 및 도전 패턴(DE)들 각각의 평면 형태는 이에 한정되지 않는다.
도 8에 도시된 실시예에 의하면, 제1 방향(X축 방향)으로 서로 인접한 제1 센싱 전극(RE)들은 제1 연결부(BE1)를 통해 연결되고, 제2 방향(Y축 방향)으로 서로 인접한 제2 센싱 전극(TE)들은 제2 연결부(BE2)를 통해 연결될 수 있다. 이에 따라, 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들은 그들의 교차 영역들에서 전기적으로 분리되며, 제1 센싱 전극(RE)들은 제1 방향(X축 방향)으로 전기적으로 연결되고, 제2 센싱 전극(TE)들은 제2 방향(Y축 방향)으로 전기적으로 연결될 수 있다.
도 9는 도 8의 B 영역의 확대도이다.
도 9를 참조하면, 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 제1 연결부(BE1), 제2 연결부(BE2)들은 메쉬 형상 또는 그물망 형상을 가질 수 있다. 도전 패턴(DE)들 역시 메쉬 형상 또는 그물망 형상을 가질 수 있다.
제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들을 포함하는 센싱층(TSL)이 도 5와 같이 박막 봉지막(TFEL) 상에 바로 배치되는 경우, 발광 소자층(EML)의 제2 전극과 센싱층(TSL)의 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들 각각의 사이의 거리가 가깝기 때문에, 발광 소자층(EML)의 제2 전극과 센싱층(TSL)의 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들 각각의 사이에 기생 정전 용량(parasitic capacitance)이 크게 형성될 수 있다. 기생 정전 용량은 발광 소자층(EML)의 제2 전극과 센싱층(TSL)의 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들 각각의 사이의 중첩 면적에 비례하므로, 기생 정전 용량을 줄이기 위해 제1 센싱 전극(RE)들 및 제2 센싱 전극(TE)들 각각은 메쉬 형상 또는 그물망 형상을 가지는 것이 바람직하다.
제1 센싱 전극(RE), 제2 센싱 전극(TE)들, 도전 패턴(DE)들은 서로 이격되어 배치될 수 있다. 제1 센싱 전극(RE)과 제2 센싱 전극(TE) 사이, 제1 센싱 전극(RE)과 도전 패턴(DE) 사이, 제2 센싱 전극(TE)과 도전 패턴(DE) 사이, 제2 센싱 전극(TE)과 제1 연결부(BE1) 사이에는 갭이 존재할 수 있다. 도 9에서는 설명의 편의를 위해 제1 센싱 전극(RE)과 제2 센싱 전극(TE) 사이의 경계, 제2 센싱 전극(TE)과 제1 연결부(BE1) 사이의 경계, 및 제1 센싱 전극(RE)과 제1 연결부(BE1) 사이의 경계를 점선으로 도시하였다.
제1 연결부(BE1)는 제1 센싱 전극(RE)들 사이에 배치될 수 있다. 제1 연결부(BE1)는 제1 센싱 전극(RE)들 각각에서 연장될 수 있다. 그러므로, 제1 연결부(BE1)는 별도의 컨택홀 없이 제1 센싱 전극(RE)들에 연결될 수 있다.
제2 연결부(BE2)는 제1 컨택홀들(CNT1)을 통해 제2 센싱 전극(TE)들에 각각 접속될 수 있다. 제2 연결부(BE2)의 일 단은 제1-1 컨택홀(CNT1-1)을 통해 제2 방향(Y축 방향)으로 서로 인접한 제2 센싱 전극(TE)들 중 어느 한 제2 센싱 전극(TE)에 접속될 수 있다. 제2 연결부(BE2)의 타 단은 제1-2 컨택홀(CNT1-2)을 통해 제2 방향(Y축 방향)으로 서로 인접한 제2 센싱 전극(TE)들 중 다른 제2 센싱 전극(TE)에 접속될 수 있다.
제2 연결부(BE2)는 제1 센싱 전극(RE) 또는 제2 센싱 전극(TE)과 중첩할 수 있다. 또는, 제2 연결부(BE2)는 제1 센싱 전극(RE) 대신에 제1 연결부(BE1)와 중첩할 수도 있다. 또는, 제2 연결부(BE2)는 제1 센싱 전극(RE)과 제1 연결부(BE1) 모두에 중첩할 수도 있다. 제2 연결부(BE2)는 제1 연결부(BE1)와 상이한 층에 배치될 수 있다. 따라서, 제2 연결부(BE2)는 제1 연결부(BE1)와 중첩하더라도, 제1 연결부(BE1)에 단락(short-circuited)되지 않을 수 있다.
제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 제1 연결부(BE1), 및 제2 연결부(BE2)는 각 서브 화소(R, G, B)와 비중첩하도록 배치될 수 있다. 즉, 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 제1 연결부(BE1), 및 제2 연결부(BE2)는 각 서브 화소(R, G, B)의 가장자리를 따라 배치될 수 있다. 즉, 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 제1 연결부(BE1), 및 제2 연결부(BE2)는 각 서브 화소(R, G, B)를 정의하는 화소 정의막과 중첩하도록 배치될 수 있다.
서브 화소(R, G, B)들은 제1 색을 발광하는 제1 서브 화소(R), 제2 색을 발광하는 제2 서브 화소(G), 및 제3 색을 발광하는 제3 서브 화소(B)를 포함할 수 있다. 도 9에서는 제1 서브 화소(R)가 적색 서브 화소, 제2 서브 화소(G)가 녹색 서브 화소, 제3 서브 화소(B)가 청색 서브 화소인 것을 예시하였으나, 이에 한정되지 않는다. 도 9에서는 제1 서브 화소(R), 제2 서브 화소(G), 및 제3 서브 화소(B)가 육각형의 평면 형태를 갖는 것을 예시하였으나, 이에 한정되지 않는다. 제1 서브 화소(R), 제2 서브 화소(G), 및 제3 서브 화소(B)는 육각형 이외에 다른 다각형, 원형 또는 타원형의 평면 형태를 가질 수 있다. 또한, 도 9에서는 제1 서브 화소(R)의 크기, 제2 서브 화소(G)의 크기, 및 제3 서브 화소(B)의 크기가 실질적으로 동일한 것을 예시하였으나, 서브 화소(R, G, B)들의 크기는 이에 한정되지 않는다. 예를 들어, 제3 서브 화소(B)의 크기가 가장 크고, 제2 서브 화소(G)의 크기가 가장 작을 수 있다. 또는, 제1 서브 화소(R)의 크기와 제3 서브 화소(B)의 크기는 실질적으로 동일하고, 제2 서브 화소(G)의 크기는 제1 서브 화소(R)의 크기와 제3 서브 화소(B)의 크기 각각보다 작을 수 있다.
화소(P)는 계조를 표현할 수 있는 한 그룹의 서브 화소들을 가리킨다. 도 9에서는 화소(P)가 하나의 제1 서브 화소(R), 두 개의 제2 서브 화소(G)들, 및 하나의 제3 서브 화소(B)를 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 화소(P)는 하나의 제1 서브 화소(R), 하나의 제2 서브 화소(G), 및 하나의 제3 서브 화소(B)를 포함할 수 있다.
도 9에 도시된 실시예에 의하면, 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 제1 연결부(BE1), 제2 연결부(BE2)들이 메쉬 형상 또는 그물망 형상을 가지므로, 서브 화소(R, G, B)들은 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 제1 연결부(BE1), 및 제2 연결부(BE2)들과 중첩하지 않을 수 있다. 따라서, 서브 화소(R, G, B)들로부터 출력된 광이 제1 센싱 전극(RE)들, 제2 센싱 전극(TE)들, 제1 연결부(BE1), 및 제2 연결부(BE2)들에 의해 가려짐으로써, 광의 휘도가 감소되는 것을 방지할 수 있다.
도 10은 도 8의 C 영역의 확대도이다.
도 10을 참조하면, 제1 센싱 전극(RE)들은 제1 층 전극(RE1) 및 제2 층 전극(RE2)을 포함할 수 있다.
제1 센싱 전극(RE)들의 제1 층 전극(RE1)은 복수의 행에 부분적으로 배치되고, 제2 층 전극(RE2)은 복수의 행 전체에 배치될 수 있다.
예를 들어, 도 8 내지 도 10에 도시된 바와 같이, 제1 행에 배치된 제1 센싱 전극(RE)들은 제1 그룹(G1)으로 정의되고, 제2 행에 배치된 제1 센싱 전극(RE)들은 제2 그룹(G2)으로 정의될 수 있다. 제1 그룹(G1)과 제2 그룹(G2)은 서로 이격되어 배치될 수 있다. 제1 그룹(G1)의 제1 층 전극(RE1)은 제1 열에 부분적으로 배치될 수 있다. 즉, 제1 그룹(G1)의 제1 층 전극(RE1)은 제1 열에 배치된 제2 층 전극(RE2)과 두께 방향으로 중첩하도록 배치될 수 있다. 또한, 제1 그룹(G1)의 제1 층 전극(RE1)은 제1 그룹(G1)의 제1 열을 제외한 나머지 열에 배치된 제2 층 전극(RE2)들과 비중첩하도록 배치될 수 있다. 또한, 제1 그룹(G1)의 제1 층 전극(RE1)은 제2 그룹(G2)의 제2 층 전극(RE2)들과 비중첩하도록 배치될 수 있다.
한편, 도 10에서는 제1 그룹(G1)의 제1 층 전극(RE1)이 제1 열에 배치된 제2 층 전극(RE2)과 전면적으로 중첩하는 경우를 예시하였으나, 이에 제한되는 것은 아니다. 즉, 제1 그룹(G1)의 제1 층 전극(RE1)은 제2 열 등 다른 열의 제2 층 전극(RE2) 중 어느 하나와 중첩하도록 배치될 수 있다.
제1 층 전극(RE1)은 상술한 제1 센싱 라인(RL)과 연결될 수 있다. 제1 센싱 라인(RL)은 제1 층 전극(RE1)의 일단으로부터 연장된 형상을 가질 수 있다. 제1 센싱 라인(RL)은 제1 층 전극(RE1)으로부터 센싱 주변 영역(TPA)에 배치된 제1 센싱 패드(TP1)까지 연장할 수 있다. 이 경우, 제1 센싱 라인(RL)은 센싱 영역(TSA)에 배치된 제1 센싱 전극(RE) 또는 제2 센싱 전극(TE)과 부분적으로 중첩할 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 제1 그룹(G1)의 제1 층 전극(RE1)에 연결된 제1 센싱 라인(RL)은 제2 그룹(G2)의 제1 센싱 전극(RE)과 두께 방향으로 중첩할 수 있다. 즉, 제1 그룹(G1)의 제1 층 전극(RE1)에 연결된 제1 센싱 라인(RL)은 제2 그룹(G2)의 제2 층 전극(RE2)과 중첩될 수 있다.
각 그룹의 제1 층 전극(RE1)은 제2 컨택홀(CNT2)들을 통해 각 그룹의 제2 층 전극(RE2)과 전기적으로 연결될 수 있다. 즉, 제1 층 전극(RE1)은 제1 센싱 라인(RL)과 각 그룹의 제1 센싱 전극(RE)을 연결하는 역할을 할 수 있다. 예를 들어, 제1 그룹(G1)의 제1 층 전극(RE1)은 제1 센싱 라인(RL)과 제1 그룹(G1)의 제1 센싱 전극(RE)들을 연결할 수 있다. 또한, 제2 그룹(G2)의 제1 층 전극(RE2)은 제1 센싱 라인(RL)과 제2 그룹(G2)의 제1 센싱 전극(RE)들을 연결할 수 있다. 한편, 도 10에서는 제2 컨택홀(CNT2)들이 제1 층 전극(RE1)의 일측 즉, 하측에 부분적으로 형성된 경우를 예시하였으나, 이에 제한되는 것은 아니다. 즉, 제2 컨택홀(CNT2)들은 제1 층 전극(RE1)과 제2 층 전극(RE2)이 중첩하는 영역 전체에 걸쳐 형성될 수도 있다.
제1 층 전극(RE1)은 제1 센싱 라인(RL)과 동일한 층에 배치될 수 있다. 제1 층 전극(RE1)과 제1 센싱 라인(RL)은 동일한 물질로 이루어질 수 있다. 예를 들어, 제1 층 전극(RE1)은 도 12에 도시된 제1 센싱 도전층(171)으로 이루어질 수 있다. 한편, 도 10에서는 제1 센싱 라인(RL)이 제1 층 전극(RE1)에 의해 제2 층 전극(RE2)과 연결되는 경우를 예시하였으나, 이에 제한되는 것은 아니다. 즉, 제1 센싱 전극(RE)의 제1 층 전극(RE1)이 생략되고, 제1 센싱 라인(RL)은 제2 층 전극(RE2)에 직접 연결될 수 있다. 이 경우, 제2 층 전극(RE2)은 하부에 배치된 절연층을 관통하는 컨택홀을 통해 제1 센싱 라인(RL)과 직접 연결될 수 있다.
제1 층 전극(RE1)은 메쉬 형상 또는 그물망 형상을 가질 수 있다. 제1 층 전극(RE1)이 메쉬 형상 또는 그물망 형상을 가지므로, 서브 화소(R, G, B)들은 제1 층 전극(RE1)과 중첩하지 않을 수 있다. 따라서, 서브 화소(R, G, B)들로부터 출력된 광이 제1 층 전극(RE1)에 의해 가려짐으로써, 광의 휘도가 감소되는 것을 방지할 수 있음은 앞서 설명한 바와 같다.
도 11은 도 9의 ⅩⅠ-ⅩⅠ' 선을 기준으로 자른 단면도이다. 도 12는 도 10의 ⅩⅡ-ⅩⅡ' 선을 기준으로 자른 단면도이다.
도 9의 ⅩⅠ-ⅩⅠ' 선에는 제2 센싱 전극(TE)과 제2 연결부(BE2) 간의 접속 구조가 나타나 있다. 도 10의 ⅩⅡ-ⅩⅡ' 선에는 제1 센싱 전극(RE)의 제1 층 전극(RE1), 제2 층 전극(RE2), 및/또는 제1 센싱 라인(RL) 간의 접속 구조가 나타나 있다.
도 11 및 도 12를 참조하면, 기판(SUB) 상에는 박막 트랜지스터층(TFTL)이 배치된다. 박막 트랜지스터층(TFTL)은 버퍼층(BF), 반도체층(ACT), 제1 절연층(IL1), 제1 도전층(110), 제2 절연층(IL2), 제2 도전층(120), 및 제3 절연층(IL3)을 포함한다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
기판(SUB)의 일면 상에는 버퍼층(BF)이 형성될 수 있다. 버퍼층(BF)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터들과 발광 소자층(EML)의 발광층(152)을 보호하기 위해 기판(SUB)의 일면 상에 형성될 수 있다. 버퍼층(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼층(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼층(BF)은 생략될 수 있다.
버퍼층(BF) 상에는 반도체층(ACT)이 배치된다. 반도체층(ACT)은 화소들의 복수의 트랜지스터의 채널을 이룬다. 반도체층(ACT)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다.
반도체층(ACT)이 다결정 실리콘으로 이루어지는 경우, 반도체층(ACT)에 이온을 도핑하는 경우, 이온 도핑된 반도체층(ACT)은 도전성을 가질 수 있다. 이로 인해, 반도체층(ACT)은 복수의 트랜지스터의 채널 영역뿐만 아니라 소스 영역과 드레인 영역을 포함할 수 있다. 상기 소스 영역 및 상기 드레인 영역은 각 채널 영역의 양 옆에 연결되어 있을 수 있다.
다른 실시예에서, 반도체층(ACT)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘이나, 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 예를 들어, 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 반도체층(ACT)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다.
반도체층(ACT) 상에는 제1 절연층(IL1)이 배치된다. 제1 절연층(IL1)은 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(IL1)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제1 절연층(IL1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(IL1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 제1 절연층(IL1)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 절연층(IL1) 상에는 제1 도전층(110)이 배치된다. 제1 도전층(110)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(110)은 단일막 또는 다층막일 수 있다. 제1 도전층(110)은 트랜지스터의 게이트 전극 및 유지 커패시터의 제1 전극을 포함할 수 있다.
제1 도전층(110) 상에는 제2 절연층(IL2)이 배치된다. 제2 절연층(IL2)은 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(IL2)은 제1 도전층(110)과 제2 도전층(120)을 절연시키는 역할을 한다.
제2 절연층(IL2)은 층간 절연막일 수 있다. 제2 절연층(IL2)은 상술한 제1 절연층(IL1)과 동일한 물질을 포함하거나, 제1 절연층(IL1)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 절연층(IL2) 상에는 제2 도전층(120)이 배치된다. 제2 도전층(120)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(120)은 단일막 또는 다층막일 수 있다. 예를 들어, 제2 도전층(120)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다. 제2 도전층(120)은 상술한 데이터 라인들, 소스 전극(121) 및 드레인 전극(122)을 포함할 수 있다. 소스 전극(121) 및 드레인 전극(122)은 제2 절연층(IL2) 및 제1 절연층(IL1)을 관통하는 컨택홀을 통해 각각 반도체층(ACT)의 소스 영역 및 드레인 영역과 접속될 수 있다.
제3 절연층(IL3)은 제2 도전층(120)을 덮는다. 제3 절연층(IL3)은 비아층일 수 있다. 제3 절연층(IL3)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 배치된다. 발광 소자층(EML)은 제1 전극층(151), 발광층(152), 제2 전극층(153) 및 화소 정의막(140)을 포함할 수 있다.
서브 화소(R, G, B)들 각각은 제1 전극층(151), 발광층(152), 및 제2 전극층(153)이 순차적으로 적층되어 제1 전극층(151)으로부터의 정공과 제2 전극층(153)으로부터의 전자가 발광층(152)에서 서로 결합되어 발광하는 영역을 나타낸다. 제2 서브 화소(G)와 제3 서브 화소(B)는 도 11에 도시된 제1 서브 화소(R)와 실질적으로 동일한 구성을 포함할 수 있다.
제1 전극층(151)은 제3 절연층(IL3) 상에 배치될 수 있다. 제1 전극층(151)은 이에 제한되는 것은 아니지만 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 발광층(152)에 가깝게 배치될 수 있다. 제1 전극층(151)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 제한되는 것은 아니다. 서브 화소(R, G, B)들의 애노드 전극은 제1 전극층(151)으로 이루어질 수 있다. 도 11에서는 애노드 전극이 제4 절연층(IL4)을 관통하는 컨택홀을 통해 드레인 전극(122)과 연결되는 경우를 예시하였으나, 이에 제한되는 것은 아니다. 즉, 애노드 전극은 제4 절연층(IL4)을 관통하는 컨택홀을 통해 소스 전극(121)과도 연결될 수 있다.
제1 전극층(151) 상에는 화소 정의막(140)이 배치될 수 있다. 화소 정의막(140)은 서브 화소(R, G, B)들을 정의하는 역할을 하기 위해 평탄화막(250) 상에서 제1 전극층(151)을 구획하도록 형성될 수 있다. 화소 정의막(140)은 제1 전극층(151)을 노출하는 개구부를 포함할 수 있다. 즉, 화소 정의막(180)은 제1 전극층(151)의 가장자리를 덮도록 형성될 수 있다. 상기 개구부는 각 서브 화소(R, G, B)의 발광 영역을 정의할 수 있다.
화소 정의막(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(baenzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 화소 정의막(140)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
화소 정의막(140)의 개구부 내에는 발광층(152)이 배치된다. 발광층(152)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 발광층(152)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 적색 서브 화소(R)의 발광층(152)은 적색 광을 발광하고, 녹색 서브 화소(G)의 발광층(152)은 녹색 광을 발광하며, 청색 서브 화소(B)의 발광층(152)은 청색 광을 발광할 수 있다.
또는, 서브 화소(R, G, B)들의 발광층(152)들은 하나의 층으로 이루어져 백색 광, 자외선 광, 또는 청색 광을 발광할 수 있다. 이 경우 적색 서브 화소(R)는 적색 광을 투과시키는 적색 컬러필터층과 중첩하고, 녹색 서브 화소(G)는 녹색 광을 투과시키는 녹색 컬러필터층과 중첩하며, 청색 서브 화소(B)는 청색 광을 투과시키는 청색 컬러필터층과 중첩할 수 있다. 적색 컬러필터층, 녹색 컬러필터층, 및 청색 컬러필터층은 박막 봉지층(TFEL) 상에 배치될 수 있다. 또한, 적색 서브 화소(R)는 자외선 광 또는 청색 광을 적색 광으로 변환하는 적색 파장 변환층과 중첩하고, 녹색 서브 화소(G)는 자외선 광 또는 청색 광을 녹색 광으로 변환하는 적색 파장 변환층과 중첩하며, 청색 서브 화소(B)는 자외선 광 또는 청색 광을 청색 광으로 변환하는 청색 파장 변환층과 중첩할 수 있다. 적색 파장 변환층, 녹색 파장 변환층, 및 청색 파장 변환층은 박막 봉지층(TFEL) 상에 배치될 수 있다. 예를 들어, 적색 파장 변환층은 박막 봉지층(TFEL)과 적색 컬러필터층 사이에 배치되고, 녹색 파장 변환층은 박막 봉지층(TFEL)과 녹색 컬러필터층 사이에 배치되며, 청색 파장 변환층은 박막 봉지층(TFEL)과 청색 컬러필터층 사이에 배치될 수 있다.
발광층(152)과 화소 정의막(140) 상에는 제2 전극층(153)이 배치된다. 캐소드 전극은 제2 전극층(153)으로 이루어질 수 있다. 캐소드 전극은 표시 영역(DA) 전체에 걸쳐 배치될 수 있다. 제2 전극층(153)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 제2 전극층(153)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다. 제2 전극층(153) 상에는 캡핑층(capping layer)이 형성될 수 있다.
발광 소자층(EML) 상에는 박막 봉지층(TFEL)이 배치될 수 있다. 박막 봉지층(TFEL)은 제2 전극층(153) 상에 배치된다. 박막 봉지층(TFEL)은 발광층(152)과 제2 전극층(153)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 박막 봉지층(TFEL)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다. 예를 들어, 박막 봉지층(TFEL)은 제2 전극층(153) 상에 배치된 제1 무기막, 제1 무기막 상에 배치된 유기막, 유기막 상에 배치된 제2 무기막을 포함할 수 있다. 제1 무기막과 제2 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있으나, 이에 한정되지 않는다. 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등으로 이루어질 수 있으나, 이에 한정되지 않는다.
박막 봉지층(TFEL) 상에는 센싱층(TSL)이 배치될 수 있다. 박막 봉지층(TFEL)과 센싱층(TSL) 사이에는 버퍼막이 추가로 형성될 수 있다.
센싱층(TSL)은 제1 센싱 도전층(171), 제1 센싱 절연층(TIL1), 제2 센싱 도전층(172), 및 제2 센싱 절연층(TIL2)을 포함할 수 있다.
상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
제1 센싱 도전층(171)은 몰리브덴, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 제1 센싱 도전층(171)은 상술한 제1 센싱 전극(RE)의 제1 층 전극(RE1), 제1 센싱 라인(RL), 및 제2 연결부(BE2)를 포함할 수 있다.
제1 센싱 도전층(171) 상에는 제1 센싱 절연층(TIL1)이 배치될 수 있다.
제1 센싱 절연층(TIL1)은 제1 센싱 도전층(171)과 제2 센싱 도전층(172)을 절연시킨다. 제1 센싱 절연층(TIL1)은 유기막 및/또는 무기막을 포함할 수 있다. 상기 유기막은 예를 들어, 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 상기 무기막은 예를 들어, 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
제1 센싱 절연층(TIL1) 상에는 제2 센싱 도전층(172)이 배치될 수 있다. 제2 센싱 도전층(172)은 상술한 제1 센싱 도전층(171)과 동일한 물질을 포함하거나, 제1 센싱 도전층(171)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 제2 센싱 도전층(172)은 상술한 제1 센싱 전극(RE)의 제2 층 전극(RE2), 제2 센싱 전극(TE), 및 제1 연결부(BE1)를 포함할 수 있다.
제1 센싱 전극(RE)의 제2 층 전극(RE2)은 제1 센싱 절연층(TIL1)을 관통하는 제2 컨택홀(CNT2)을 통해 제1 센싱 전극(RE)의 제1 층 전극(RE1)과 연결될 수 있다. 이에 따라, 제1 센싱 전극(RE)의 제2 층 전극(RE2)은 제1 층 전극(RE1)을 통해 제1 센싱 라인(RL)과 연결될 수 있다.
제2 센싱 전극(TE)은 제1 센싱 절연층(TIL1)을 관통하는 제1-1 컨택홀(CNT1-1)을 통해 제2 연결부(BE2)와 연결될 수 있다. 이에 따라, 제2 방향(Y축 방향)으로 서로 인접한 제2 센싱 전극(TE)들이 제2 연결부(BE2)를 통해 연결될 수 있다.
제2 센싱 도전층(172) 상에는 제2 센싱 절연층(TIL2)이 배치될 수 있다. 제2 센싱 절연층(TIL2)은 제1 센싱 도전층(171)과 제2 센싱 도전층(172)로 인해 형성된 단차를 평탄화하는 역할을 할 수 있다. 제2 센싱 절연층(TIL2)은 상술한 제1 센싱 절연층(TIL1)과 동일한 물질을 포함하거나, 제1 센싱 절연층(TIL1)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
도 1 내지 도 12에 도시된 실시예에 의하면, 제1 센싱 라인(RL)은 제1 층 전극(RE1)에 의해 각 그룹에 배치된 제1 센싱 전극(RE)들과 연결될 수 있다. 이 경우, 제1 센싱 라인(RL)은 제1 층 전극(RE1)의 일단으로부터 연장하여 센싱 영역(TSA) 내에 배치될 수 있다. 이에 따라, 센싱 주변 영역(TPA)에 제1 센싱 라인(RL)을 배치하기 위한 공간이 불필요하므로, 표시 장치(10)의 비표시 영역(NDA)을 최소화할 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 13 및 도 14는 다른 실시예에 따른 센싱층의 확대도이다. 도 15는 도 13의 ⅩⅤ-ⅩⅤ' 선을 기준으로 자른 단면도이다. 도 16은 도 14의 ⅩⅥ-ⅩⅥ' 선을 기준으로 자른 단면도이다.
도 13은 도 8의 B 영역과 실질적으로 동일한 영역의 확대도이고, 도 14는 도 8의 C 영역과 실질적으로 동일한 영역의 확대도이다.
도 13 내지 도 16를 참조하면, 본 실시예는 센싱층을 이루는 층간 구성이 도 1 내지 도 12의 실시예와 상이하다.
구체적으로, 제1 센싱 전극(RE_1)의 제2 층 전극(RE2_1) 및 제2 센싱 전극(TE_1)은 제1 센싱 도전층(171)으로 이루어질 수 있다.
제1 센싱 전극(RE_1)들은 복수의 행에 제1 방향(X축 방향)으로 배치되고, 제1 연결부(BE1_1)에 의해 전기적으로 연결될 수 있다. 제1 연결부(BE1_1)는 제1 센싱 전극(RE_1)의 제2 층 전극(RE2_1)과 동일한 층에 배치될 수 있다. 즉, 제1 연결부(BE1_1)는 제1 센싱 도전층(171)으로 이루어질 수 있다. 제1 연결부(BE1_1)는 제1 센싱 전극(RE1_1)의 제2 층 전극(RE2_1)들로부터 연장된 형태를 가질 수 있다.
제2 센싱 전극(TE_1)들은 복수의 열에 제2 방향(Y축 방향)으로 배치되고, 제2 연결부(BE2_1)에 의해 전기적으로 연결될 수 있다. 제2 연결부(BE2_1)는 제2 센싱 전극(TE_1)들과 상이한 층에 배치될 수 있다. 제2 연결부(BE2_1)는 제1 컨택홀(CNT1)들을 통해 제2 센싱 전극(TE_1)들과 접속될 수 있다. 예를 들어, 제2 연결부(BE2_1)는 제2 센싱 도전층(172)으로 이루어지고, 제1 센싱 절연층(TIL1)을 관통하는 제1 컨택홀(CNT1)을 통해 제1 센싱 도전층(171)으로 이루어진 제2 센싱 전극(TE_1)과 연결될 수 있다.
제2 연결부(BE2_1)의 일 단은 제1-1 컨택홀(CNT1-1)을 통해 제2 방향(Y축 방향)으로 서로 인접한 제2 센싱 전극(TE_1)들 중 어느 하나의 제2 센싱 전극(TE_1)에 접속될 수 있다. 제2 연결부(BE2_1)의 타 단은 제1-2 컨택홀(CNT1-2)을 통해 제2 방향(Y축 방향)으로 서로 인접한 제2 센싱 전극(TE_1)들 중 다른 제2 센싱 전극(TE_1)에 접속될 수 있다.
제1 센싱 라인(RL_1)은 제2 센싱 도전층(172)으로 이루어질 수 있다. 제1 센싱 라인(RL_1)은 제1 센싱 전극(RE_1)의 제1 층 전극(RE1_1)과 연결될 수 있다. 제1 센싱 라인(RL_1)은 제1 층 전극(RE1_1)의 일단으로부터 연장된 형상을 가질 수 있다. 제1 센싱 라인(RL_1)은 제1 층 전극(RE1_1)으로부터 센싱 주변 영역(TPA)에 배치된 제1 센싱 패드(TP1)까지 연장할 수 있다.
제1 층 전극(RE1_1)은 제1 센싱 라인(RL_1)과 동일한 층에 배치될 수 있다. 제1 층 전극(RE1_1)은 제2 컨택홀(CNT2)들을 통해 제2 층 전극(RE2_1)과 전기적으로 연결될 수 있다. 예를 들어, 제1 층 전극(RE1_1)은 제2 센싱 도전층(172)으로 이루어지고 제1 센싱 절연층(TIL1)을 관통하는 제2 컨택홀(CNT2)을 통해 제1 센싱 도전층(171)으로 이루어진 제2 층 전극(RE2_1)과 연결될 수 있다. 이에 따라, 제1 층 전극(RE1_1)은 제1 센싱 라인(RL_1)과 각 행에 배치된 제1 센싱 전극(RE_1)을 연결하는 역할을 할 수 있다.
이외 제1 센싱 전극(RE_1), 제2 센싱 전극(TE_1), 제1 연결부(BE1_1), 제2 연결부(BE2_1), 및 제1 센싱 라인(RL_1)에 대한 상세한 설명은 도 1 내지 도 12를 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
도 13 내지 도 16에 도시된 실시예에 의하면, 제1 센싱 라인(RL_1)은 제1 층 전극(RE1_1)에 의해 각 행에 배치된 제1 센싱 전극(RE_1)들과 연결될 수 있다. 제1 센싱 라인(RL_1)은 제1 층 전극(RE1_1)의 일단으로부터 연장하여 센싱 영역(TSA) 내에 배치될 수 있다. 이에 따라, 센싱 주변 영역(TPA)에 제1 센싱 라인(RL_1)을 배치하기 위한 공간이 불필요하므로, 표시 장치(10)의 비표시 영역(NDA)을 최소화할 수 있음은 앞서 설명한 바와 같다.
도 17은 또 다른 실시예에 따른 센싱 유닛과 관련된 구성들을 보여주는 평면도이다.
도 17을 참조하면, 본 실시예에 따른 센싱 유닛(TDU_2)은 제1 센싱 전극(RE_2)이 제2 방향(Y축 방향)으로 배치되고, 제2 센싱 전극(TE_2)이 제1 방향(X축 방향)으로 배치된다는 점에서 도 1 내지 도 12의 실시예와 상이하다.
도 17에서는 설명의 편의를 위해 센싱 전극들(RE_1, TE_1), 도전 패턴(DE), 센싱 라인들(RL_2, TL_2), 센싱 패드들(TP1, TP2)만을 도시하였다.
도 17을 참조하면, 제1 센싱 전극(RE_2)들은 복수의 열에 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 배치되며, 전기적으로 연결될 수 있다. 제2 센싱 전극(TE_2)들은 복수의 행에 제1 방향(X축 방향)으로 배치되고, 전기적으로 연결될 수 있다.
제1 센싱 전극(RE_2)들 및 제2 센싱 전극(TE_2)들은 서로 전기적으로 분리될 수 있다. 제1 센싱 전극(RE_2)들 및 제2 센싱 전극(TE_2)들은 서로 이격되어 배치될 수 있다.
제1 센싱 전극(RE_2)들 및 제2 센싱 전극(TE_2)들이 그들의 교차 영역들에서 전기적으로 분리되기 위해, 제1 방향(X축 방향)으로 서로 인접한 제2 센싱 전극(TE_2)들은 제2 연결부(BE2_2)를 통해 연결되고, 제2 방향(Y축 방향)으로 서로 인접한 제1 센싱 전극(RE_2)들은 제1 연결부(BE1_2)를 통해 연결될 수 있다.
도전 패턴(DE)들은 제1 센싱 전극(RE_2) 및 제2 센싱 전극(TE_2)들과 전기적으로 분리될 수 있다. 도전 패턴(DE)들과 제1 센싱 전극(RE_2) 및 제2 센싱 전극(TE_2)들 사이에는 개구부(OP)가 위치할 수 있다. 즉, 제1 센싱 전극(RE_2)들, 제2 센싱 전극(TE_2)들, 및 도전 패턴(DE)들은 서로 이격되어 배치될 수 있다. 도전 패턴(DE)들 각각은 개구부(OP)에 의해 둘러싸이고, 제1 센싱 전극(RE_2) 및 제2 센싱 전극(TE_2)들은 개구부(OP)를 둘러싸도록 배치될 수 있다.
도전 패턴(DE)들로 인해 발광 소자층(EML)의 제2 전극과 제1 센싱 전극(RE_2) 또는 제2 센싱 전극(TE_2) 사이의 기생 정전 용량이 작아질 수 있다. 기생 정전 용량이 작아지는 경우 제1 센싱 전극(RE_2)과 제2 센싱 전극(TE_2) 사이의 상호 용량이 충전되는 충전 속도를 높일 수 있음은 앞서 설명한 바와 같다.
센싱 라인들(RL_2, TL_2)은 센싱 주변 영역(TPA)으로부터 연장하여 센싱 영역(TSA)에 배치될 수 있다. 센싱 라인들(RL_2, TL_2)은 제1 센싱 전극(RE_2)들에 연결되는 제1 센싱 라인(RL_2), 제2 센싱 전극(TE_2)들에 연결되는 제2 센싱 라인(TL_2)을 포함할 수 있다. 도 17에 도시된 실시예에서, 제1 센싱 라인(RL_2)은 감지 라인이고, 제2 센싱 라인(TL_2)은 구동 라인인 것을 중심으로 설명한다.
제1 센싱 라인(RL_2)의 일단은 제1 센싱 전극(RE_2)과 전기적으로 연결되고, 제1 센싱 라인(RL_2)의 타단은 제1 센싱 패드(TP1)들과 연결될 수 있다.
제1 센싱 라인(RL_2)은 제1 센싱 패드(TP1)들이 배치된 센싱 주변 영역(TPA)으로부터 센싱 영역(TSA)의 가장자리까지 연장할 수 있다. 제1 센싱 라인(RL_2)은 센싱 영역(TSA)의 가장자리에서 제1 센싱 전극(RE_2)과 전기적으로 연결될 수 있다.
제1 센싱 라인(RL_2)들은 각 열에 배치된 제1 센싱 전극(RE_2)들 중 어느 하나와 전기적으로 연결될 수 있다. 예를 들어, 도 17에 도시된 바와 같이, 제1 센싱 라인(RL_2)들은 제2 방향(Y축 방향)으로 전기적으로 연결된 제1 센싱 전극(RE_2)들 중 하측 끝에 배치된 제1 센싱 전극(RE_2)과 전기적으로 연결될 수 있다.
제2 센싱 라인(TL_2)의 일단은 제2 센싱 전극(TE_2)과 전기적으로 연결되고, 제2 센싱 라인(TL_2)의 타단은 제2 센싱 패드(TP2)들과 연결될 수 있다.
제2 센싱 라인(TL_2)은 제2 센싱 패드(TP2)들이 배치된 센싱 주변 영역(TPA)으로부터 연장하여 센싱 영역(TSA)에 배치될 수 있다. 제2 센싱 라인(TL_2)은 센싱 영역(TSA)에서 제2 센싱 전극(TE_2)과 전기적으로 연결될 수 있다. 제2 센싱 라인(TL_2)은 센싱 영역(TSA)에서 제2 방향(Y축 방향)으로 연장할 수 있다.
제2 센싱 라인(TL_2)들은 각 행에 배치된 제2 센싱 전극(TE_2)들 중 어느 하나와 전기적으로 연결될 수 있다. 예를 들어, 도 17에 도시된 바와 같이, 제2 센싱 라인(TL_2)들은 제1 행의 제1 열에 배치된 제2 센싱 전극(TE_2), 제2 행의 제2 열에 배치된 제2 센싱 전극(TE_2), 제n 행의 제n 열에 배치된 제2 센싱 전극(TE_2) 각각에 전기적으로 연결될 수 있다.
도 17에 도시된 실시예에 의하면, 제2 센싱 라인(TL_2)은 표시 영역(DA)과 중첩하는 센싱 영역(TSA) 내에 배치될 수 있다. 이에 따라, 센싱 주변 영역(TPA)에 제2 센싱 라인(TL_2)을 배치하기 위한 공간이 불필요하므로, 표시 장치(10)의 비표시 영역(NDA)을 최소화할 수 있다.
도 18은 도 17의 D 영역의 확대도이다.
도 18을 참조하면, 제1 센싱 전극(RE_2)들은 제2 방향(Y축 방향)으로 배치되며, 제1 연결부(BE1_2)에 의해 전기적으로 연결될 수 있다.
제2 센싱 전극(TE_2)들은 제1 방향(X축 방향)으로 배치되며, 제2 연결부(BE2_2)에 의해 전기적으로 연결될 수 있다.
제1 연결부(BE1_2)는 제3 컨택홀(CNT3)들을 통해 제1 센싱 전극(RE_2)들과 접속될 수 있다. 제1 연결부(BE1_2)들은 적어도 한 번 절곡된 형상을 가질 수 있다. 도 8에서는 제1 연결부(BE1_2)들이 "<" 또는 ">"와 같이 절곡된 것을 예시하였으나, 제1 연결부(BE1_2)들의 형상은 이에 한정되지 않는다. 또한, 제2 방향(Y축 방향)으로 서로 인접한 제1 센싱 전극(RE_2)들이 복수 개의 제1 연결부(BE1_2)들에 의해 연결되므로, 제1 연결부(BE1_2)들 중 어느 하나가 단선되더라도, 제2 방향(Y축 방향)으로 서로 인접한 제1 센싱 전극(RE_2)들은 안정적으로 연결될 수 있다. 도 18에서는 서로 인접한 제1 센싱 전극(RE_2)들이 두 개의 제1 연결부(BE1_2)들에 의해 연결되는 것을 예시하였으나, 제1 연결부(BE1_2)들의 개수는 이에 한정되지 않는다.
제2 연결부(BE2_2)는 제2 센싱 전극(TE_2)들로부터 연장된 형태를 가질 수 있다.
도 18에 도시된 실시예에 의하면, 제2 방향(Y축 방향)으로 서로 인접한 제1 센싱 전극(RE_2)들은 제1 연결부(BE1_2)를 통해 연결되고, 제1 방향(X축 방향)으로 서로 인접한 제2 센싱 전극(TE_2)들은 제2 연결부(BE2_2)를 통해 연결될 수 있다. 이에 따라, 제1 센싱 전극(RE_2) 및 제2 센싱 전극(TE_2)들은 그들의 교차 영역들에서 전기적으로 분리되며, 제1 센싱 전극(RE_2)들은 제2 방향(Y축 방향)으로 전기적으로 연결되고, 제2 센싱 전극(TE_2)들은 제1 방향(X축 방향)으로 전기적으로 연결될 수 있다.
도 19는 도 18의 E 영역의 확대도이다.
도 19를 참조하면, 제1 센싱 전극(RE_2)들, 제2 센싱 전극(TE_2)들, 제1 연결부(BE1_2), 및 제2 연결부(BE2_2)는 메쉬 형상 또는 그물망 형상을 가질 수 있다. 도전 패턴(DE)들 역시 메쉬 형상 또는 그물망 형상을 가질 수 있다.
제1 센싱 전극(RE_2) 및 제2 센싱 전극(TE_2)들을 포함하는 센싱층(TSL)이 박막 봉지막(TFEL) 상에 바로 배치되는 경우, 발광 소자층(EML)의 제2 전극과 센싱층(TSL)의 제1 센싱 전극(RE_2) 및 제2 센싱 전극(TE_2)들 각각의 사이의 거리가 가깝기 때문에, 발광 소자층(EML)의 제2 전극과 센싱층(TSL)의 제1 센싱 전극(RE_2) 및 제2 센싱 전극(TE_2)들 각각의 사이에 기생 정전 용량(parasitic capacitance)이 크게 형성될 수 있다. 기생 정전 용량은 발광 소자층(EML)의 제2 전극과 센싱층(TSL)의 제1 센싱 전극(RE_2) 및 제2 센싱 전극(TE_2)들 각각의 사이의 중첩 면적에 비례하므로, 기생 정전 용량을 줄이기 위해 제1 센싱 전극(RE_2) 및 제2 센싱 전극(TE_2)들 각각은 메쉬 형상 또는 그물망 형상을 가지는 것이 바람직하다.
제1 센싱 전극(RE_2)들, 제2 센싱 전극(TE_2)들, 도전 패턴(DE)들은 서로 이격되어 배치될 수 있다. 제1 센싱 전극(RE_2)과 제2 센싱 전극(TE_2) 사이, 제1 센싱 전극(RE_2)과 도전 패턴(DE) 사이, 제2 센싱 전극(TE_2)과 도전 패턴(DE) 사이, 제1 센싱 전극(RE_2)과 제2 연결부(BE2_2) 사이에는 갭이 존재할 수 있다. 도 19에서는 설명의 편의를 위해 제1 센싱 전극(RE_2)과 제2 센싱 전극(TE_2) 사이의 경계, 제1 센싱 전극(RE_2)과 제2 연결부(BE2_2) 사이의 경계, 및 제2 센싱 전극(TE_2)과 제2 연결부(BE2_2) 사이의 경계를 점선으로 도시하였다.
제1 연결부(BE1_2)는 제3 컨택홀들(CNT3)을 통해 제1 센싱 전극(RE_2)들에 각각 접속될 수 있다. 제1 연결부(BE1_2)의 일 단은 제3-1 컨택홀(CNT3-1)을 통해 제2 방향(Y축 방향)으로 서로 인접한 제1 센싱 전극(RE_2)들 중 어느 한 제1 센싱 전극(RE_2)에 접속될 수 있다. 제1 연결부(BE1_2)의 타 단은 제3-2 컨택홀(CNT3-2)을 통해 제2 방향(Y축 방향)으로 서로 인접한 제1 센싱 전극(RE_2)들 중 다른 제1 센싱 전극(RE_2)에 접속될 수 있다.
제1 연결부(BE1_2)는 제1 센싱 전극(RE_2) 또는 제2 센싱 전극(TE_2)과 중첩할 수 있다. 또는, 제1 연결부(BE1_2)는 제2 센싱 전극(TE_2) 대신에 제2 연결부(BE2_2)와 중첩할 수도 있다. 또는, 제1 연결부(BE1_2)는 제2 센싱 전극(TE_2)과 제2 연결부(BE2_2) 모두에 중첩할 수도 있다. 제1 연결부(BE1_2)는 제2 센싱 전극(TE_2)들 및 제2 연결부(BE2_2)와 상이한 층에 배치될 수 있다. 따라서, 제2 센싱 전극(TE_2) 또는 제2 연결부(BE2_2)와 중첩하더라도, 제2 센싱 전극(TE_2) 또는 제2 연결부(BE2_2)에 단락(short-circuited)되지 않을 수 있다.
제1 센싱 전극(RE_2)들, 제2 센싱 전극(TE_2)들, 제1 연결부(BE1_2), 및 제2 연결부(BE2_2)는 각 서브 화소(R, G, B)와 비중첩하도록 배치될 수 있다. 즉, 제1 센싱 전극(RE_2)들, 제2 센싱 전극(TE_2)들, 제1 연결부(BE1_2), 및 제2 연결부(BE2_2)는 각 서브 화소(R, G, B)의 가장자리를 따라 배치될 수 있다. 즉, 제1 센싱 전극(RE_2)들, 제2 센싱 전극(TE_2)들, 제1 연결부(BE1_2), 및 제2 연결부(BE2_2)는 각 서브 화소(R, G, B)를 정의하는 화소 정의막과 중첩하도록 배치될 수 있다. 서브 화소(R, G, B)는 도 9를 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
제1 센싱 전극(RE_2)들, 제2 센싱 전극(TE_2)들, 제1 연결부(BE1_2) 및 제2 연결부(BE2_2)가 메쉬 형상 또는 그물망 형상을 가지므로, 서브 화소(R, G, B)들은 제1 센싱 전극(RE_2)들, 제2 센싱 전극(TE_2)들, 제1 연결부(BE1_2) 및 제2 연결부(BE2_2)와 중첩하지 않을 수 있다. 따라서, 서브 화소(R, G, B)들로부터 출력된 광이 제1 센싱 전극(RE_2)들, 제2 센싱 전극(TE_2)들, 제1 연결부(BE1_2) 및 제2 연결부(BE2_2)에 의해 가려짐으로써, 광의 휘도가 감소되는 것을 방지할 수 있음은 앞서 설명한 바와 같다.
도 20은 도 18의 F 영역의 확대도이다.
도 20을 참조하면, 제2 센싱 전극(TE_2)들은 제1 층 전극(TE1) 및 제2 층 전극(TE2)을 포함할 수 있다.
제2 센싱 전극(TE_2)들의 제1 층 전극(TE1)은 복수의 행에 부분적으로 배치되고, 제2 층 전극(TE2)은 복수의 행 전체에 배치될 수 있다.
예를 들어, 도 18 내지 도 20에 도시된 바와 같이, 제1 행에 배치된 제2 센싱 전극(TE_2)들은 제1 그룹(G1')으로 정의되고, 제2 행에 배치된 제2 센싱 전극(TE_2)들은 제2 그룹(G2')으로 정의될 수 있다. 제1 그룹(G1')과 제2 그룹(G2')은 서로 이격되어 배치될 수 있다. 제1 그룹(G1')의 제1 층 전극(TE1)은 제1 열에 부분적으로 배치될 수 있다. 즉, 제1 그룹(G1')의 제1 층 전극(TE1)은 제1 열에 배치된 제2 층 전극(TE2)과 두께 방향으로 중첩하도록 배치될 수 있다. 또한, 제1 그룹(G1')의 제1 층 전극(TE1)은 제1 그룹(G1')의 제1 열을 제외한 나머지 열에 배치된 제2 층 전극(TE2)들과 비중첩하도록 배치될 수 있다. 또한, 제1 그룹(G1')의 제1 층 전극(TE1)은 제2 그룹(G2')의 제2 층 전극(TE2)들과 비중첩하도록 배치될 수 있다.
한편, 도 20에서는 제1 그룹(G1')의 제1 층 전극(TE1)이 제1 열에 배치된 제2 층 전극(TE2)과 전면적으로 중첩하는 경우를 예시하였으나, 이에 제한되는 것은 아니다. 즉, 제1 그룹(G1')의 제1 층 전극(TE1)은 제2 열 등 다른 열의 제2 층 전극(TE2) 중 어느 하나와 중첩하도록 배치될 수 있다.
제1 층 전극(TE1)은 상술한 제2 센싱 라인(TL_2)과 연결될 수 있다. 제2 센싱 라인(TL_2)은 제1 층 전극(TE1)의 일단으로부터 연장된 형상을 가질 수 있다. 제2 센싱 라인(TL_2)은 제1 층 전극(TE1)으로부터 센싱 주변 영역(TPA)에 배치된 제2 센싱 패드(TP2)까지 연장할 수 있다. 이 경우, 제2 센싱 라인(TL_2)은 센싱 영역(TSA)에 배치된 제1 센싱 전극(RE_2) 또는 제2 센싱 전극(TE_2)과 부분적으로 중첩할 수 있다. 예를 들어, 도 20에 도시된 바와 같이, 제1 그룹(G1')의 제1 층 전극(TE1)에 연결된 제2 센싱 라인(TL_2)은 제2 그룹(G2')의 제2 센싱 전극(TE_2)과 두께 방향으로 중첩할 수 있다. 즉, 제1 그룹(G1')의 제1 층 전극(TE1)에 연결된 제2 센싱 라인(TL_2)은 제2 그룹(G2')의 제2 층 전극(TE2)과 중첩될 수 있다.
각 그룹의 제1 층 전극(TE1)은 제4 컨택홀(CNT4)들을 통해 각 그룹의 제2 층 전극(TE2)과 전기적으로 연결될 수 있다. 즉, 제1 층 전극(TE1)은 제2 센싱 라인(TL_2)과 각 행에 배치된 제2 센싱 전극(TE_2)을 연결하는 역할을 할 수 있다. 예를 들어, 제1 그룹(G1')의 제1 층 전극(TE1)은 제2 센싱 라인(TL_2)과 제1 그룹(G1')의 제2 센싱 전극(TE_2)들을 연결할 수 있다. 또한, 제2 그룹(G2')의 제1 층 전극(RE2)은 제2 센싱 라인(TL_2)과 제2 그룹(G2')의 제2 센싱 전극(TE_2)들을 연결할 수 있다. 한편, 도 20에서는 제4 컨택홀(CNT4)들이 제1 층 전극(TE1)의 일측 즉, 하측에 부분적으로 형성된 경우를 예시하였으나, 이에 제한되는 것은 아니다. 즉, 제4 컨택홀(CNT4)들은 제1 층 전극(TE1)과 제2 층 전극(TE2)이 중첩하는 영역 전체에 걸쳐 형성될 수도 있다.
제1 층 전극(TE1)은 제2 센싱 라인(TL_2)과 동일한 층에 배치될 수 있다. 제1 층 전극(TE1)과 제2 센싱 라인(TL_2)은 동일한 물질로 이루어질 수 있다. 예를 들어, 제1 층 전극(TE1)은 도 22에 도시된 제1 센싱 도전층(171)으로 이루어질 수 있다. 한편, 도 20에서는 제2 센싱 라인(TL_2)이 제1 층 전극(TE1)에 의해 제2 층 전극(TE2)과 연결되는 경우를 예시하였으나, 이에 제한되는 것은 아니다. 즉, 제2 센싱 전극(TE_2)의 제1 층 전극(TE1)이 생략되고, 제2 센싱 라인(TL_2)은 제2 층 전극(TE2)에 직접 연결될 수 있다. 이 경우, 제2 층 전극(TE2)은 하부에 배치된 절연층을 관통하는 컨택홀을 통해 제2 센싱 라인(TL_2)과 직접 연결될 수 있다.
제1 층 전극(TE1)은 메쉬 형상 또는 그물망 형상을 가질 수 있다. 제1 층 전극(TE1)이 메쉬 형상 또는 그물망 형상을 가지므로, 서브 화소(R, G, B)들은 제1 층 전극(TE1)과 중첩하지 않을 수 있다. 따라서, 서브 화소(R, G, B)들로부터 출력된 광이 제1 층 전극(TE1)에 의해 가려짐으로써, 광의 휘도가 감소되는 것을 방지할 수 있음은 앞서 설명한 바와 같다.
도 21은 도 19의 ⅩⅩⅠ-ⅩⅩⅠ' 선을 기준으로 자른 단면도이다. 도 22는 도 20의 ⅩⅩⅡ-ⅩⅩⅡ' 선을 기준으로 자른 단면도이다.
도 19의 ⅩⅩⅠ-ⅩⅩⅠ' 선에는 제1 센싱 전극(RE_2)과 제1 연결부(BE1_2) 간의 접속 구조가 나타나 있다. 도 20의 ⅩⅩⅡ-ⅩⅩⅡ' 선에는 제2 센싱 전극(TE_2)의 제1 층 전극(TE1), 제2 층 전극(TE2), 및/또는 제2 센싱 라인(TL_2) 간의 접속 구조가 나타나 있다.
도 21 및 도 22를 참조하면, 기판(SUB) 상에는 박막 트랜지스터층(TFTL)이 배치된다. 박막 트랜지스터층(TFTL)은 버퍼층(BF), 반도체층(ACT), 제1 절연층(IL1), 제1 도전층(110), 제2 절연층(IL2), 제2 도전층(120), 및 제3 절연층(IL3)을 포함한다. 박막 트랜지스터층(TFTL)은 도 11 및 도 12를 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
박막 봉지층(TFEL) 상에는 센싱층(TSL)이 배치될 수 있다. 박막 봉지층(TFEL)과 센싱층(TSL) 사이에는 버퍼막이 추가로 형성될 수 있다.
센싱층(TSL)은 제1 센싱 도전층(171), 제1 센싱 절연층(TIL1), 제2 센싱 도전층(172), 및 제2 센싱 절연층(TIL2)을 포함할 수 있다.
상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
제1 센싱 도전층(171)은 몰리브덴, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 제1 센싱 도전층(171)은 상술한 제2 센싱 전극(TE_2)의 제1 층 전극(TE1), 제2 센싱 라인(TL_2), 및 제1 연결부(BE1_2)를 포함할 수 있다.
제1 센싱 도전층(171) 상에는 제1 센싱 절연층(TIL1)이 배치될 수 있다.
제1 센싱 절연층(TIL1)은 제1 센싱 도전층(171)과 제2 센싱 도전층(172)을 절연시킨다. 제1 센싱 절연층(TIL1)은 유기막 및/또는 무기막을 포함할 수 있다. 상기 유기막은 예를 들어, 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 상기 무기막은 예를 들어, 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
제1 센싱 절연층(TIL1) 상에는 제2 센싱 도전층(172)이 배치될 수 있다. 제2 센싱 도전층(172)은 상술한 제1 센싱 도전층(171)과 동일한 물질을 포함하거나, 제1 센싱 도전층(171)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 제2 센싱 도전층(172)은 상술한 제1 센싱 전극(RE_2), 제2 센싱 전극(TE_2)의 제2 층 전극(TE2), 및 제2 연결부(BE2_2)를 포함할 수 있다.
제1 센싱 전극(RE_2)은 제1 센싱 절연층(TIL1)을 관통하는 제3-1 컨택홀(CNT3-1)을 통해 제1 연결부(BE1_2)와 연결될 수 있다. 이에 따라, 제2 방향(Y축 방향)으로 서로 인접한 제1 센싱 전극(RE_2)들이 제1 연결부(BE1_2)를 통해 연결될 수 있다.
제2 센싱 전극(TE_2)의 제2 층 전극(TE2)은 제1 센싱 절연층(TIL1)을 관통하는 제4 컨택홀(CNT4)을 통해 제2 센싱 전극(TE_2)의 제1 층 전극(TE1)과 연결될 수 있다. 이에 따라, 제2 센싱 전극(TE_2)의 제2 층 전극(TE2)은 제1 층 전극(TE1)을 통해 제2 센싱 라인(TL_2)과 연결될 수 있다.
제2 센싱 도전층(172) 상에는 제2 센싱 절연층(TIL2)이 배치될 수 있다. 제2 센싱 절연층(TIL2)은 제1 센싱 도전층(171)과 제2 센싱 도전층(172)로 인해 형성된 단차를 평탄화하는 역할을 할 수 있다. 제2 센싱 절연층(TIL2)은 상술한 제1 센싱 절연층(TIL1)과 동일한 물질을 포함하거나, 제1 센싱 절연층(TIL1)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
도 17 내지 도 22에 도시된 실시예에 의하면, 제2 센싱 라인(TL_2)은 제1 층 전극(TE1)에 의해 각 그룹에 배치된 제2 센싱 전극(TE_2)들과 연결될 수 있다. 이 경우, 제2 센싱 라인(TL_2)은 제1 층 전극(TE1)의 일단으로부터 연장하여 센싱 영역(TSA) 내에 배치될 수 있다. 이에 따라, 센싱 주변 영역(TPA)에 제2 센싱 라인(TL_2)을 배치하기 위한 공간이 불필요하므로, 표시 장치(10)의 비표시 영역(NDA)을 최소화할 수 있음은 앞서 설명한 바와 같다.
도 23은 또 다른 실시예에 따른 센싱 유닛과 관련된 구성들을 보여주는 평면도이다.
도 23을 참조하면, 본 실시예에 따른 센싱 유닛(TDU_3)은 제1 센싱 패드(TP1')들과 제2 센싱 패드(TP2')들이 교대로 배열된다는 점에서 도 1 내지 도 12의 실시예와 상이하다.
구체적으로, 제1 센싱 패드(TP1')들과 제2 센싱 패드(TP2')들은 센싱 주변 영역(TPA)의 일측에 배치될 수 있다. 예를 들어, 도 23에 도시된 바와 같이, 제1 센싱 패드(TP1')들과 제2 센싱 패드(TP2')들은 센싱 영역(TSA)을 기준으로 하측에 위치하는 센싱 주변 영역(TPA)에 배치될 수 있다.
제1 센싱 패드(TP1')들과 제2 센싱 패드(TP2')들은 제1 방향(X축 방향)을 따라 교대로 배열될 수 있다.
제1 센싱 패드(TP1')는 제1 센싱 라인(RL_3)의 일단과 연결될 수 있다. 제1 센싱 라인(RL_3)의 타단은 제1 센싱 전극(RE)과 연결될 수 있다. 즉, 제1 센싱 패드(TP1')는 제1 센싱 라인(RL_3)을 통해 제1 센싱 전극(RE)과 연결될 수 있다.
제2 센싱 패드(TP2')는 제2 센싱 라인(TL_3)의 일단과 연결될 수 있다. 제2 센싱 라인(TL_3)의 타단은 제2 센싱 전극(TE)과 연결될 수 있다. 즉, 제2 센싱 패드(TP2')는 제2 센싱 라인(TL_3)을 통해 제2 센싱 전극(TE)과 연결될 수 있다.
제1 센싱 라인(RL_3)과 제2 센싱 라인(TL_3)은 제1 방향(X축 방향)을 따라 교대로 배열될 수 있다. 제1 센싱 라인(RL_3)과 제2 센싱 라인(TL_3)은 서로 이격되도록 배치될 수 있다. 즉, 제1 센싱 라인(RL_3)은 제2 센싱 라인(TL_3)과 두께 방향으로 비중첩할 수 있다.
제1 센싱 라인(RL_3)은 제1 센싱 패드(TP1')로부터 연장하여 센싱 영역(TSA)에 배치될 수 있다. 이에 따라, 센싱 주변 영역(TPA)에 제1 센싱 라인(RL_3)을 배치하기 위한 공간이 불필요하므로, 표시 장치(10)의 비표시 영역(NDA)을 최소화할 수 있음은 앞서 설명한 바와 같다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
100: 표시 패널
200: 표시 구동 회로
300: 회로 보드
400: 터치 회로 보드

Claims (24)

  1. 센싱 영역에 제1 방향으로 배치되는 제1 그룹의 제1 센싱 전극들; 및
    상기 제1 그룹의 상기 제1 센싱 전극들 중 어느 하나와 전기적으로 연결되는 제1 센싱 라인을 포함하고,
    상기 제1 센싱 라인은 상기 센싱 영역에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 센싱 유닛.
  2. 제1 항에 있어서,
    상기 제1 그룹의 상기 제1 센싱 전극들은 제1 층 전극 및 상기 제1 층 전극 상에 배치되는 제2 층 전극을 포함하고,
    상기 제1 층 전극은 상기 제1 센싱 라인의 일단과 연결되는 센싱 유닛.
  3. 제2 항에 있어서,
    상기 제1 층 전극과 상기 제1 센싱 라인은 동일한 층에 배치되는 센싱 유닛.
  4. 제3 항에 있어서,
    상기 제1 층 전극과 상기 제2 층 전극 사이에 배치되는 제1 센싱 절연층을 더 포함하고,
    상기 제2 층 전극은 상기 제1 센싱 절연층을 관통하는 컨택홀을 통해 상기 제1 층 전극과 접하는 센싱 유닛.
  5. 제1 항에 있어서,
    상기 제1 센싱 전극과 전기적으로 분리된 도전 패턴들을 더 포함하는 센싱 유닛.
  6. 제5 항에 있어서,
    상기 도전 패턴은 상기 제1 센싱 전극에 의해 둘러싸이는 센싱 유닛.
  7. 제5 항에 있어서,
    상기 도전 패턴은 상기 제1 센싱 라인과 두께 방향으로 중첩하는 센싱 유닛.
  8. 제7 항에 있어서,
    상기 제2 방향으로 배치되고, 상기 제1 센싱 전극과 전기적으로 분리된 제2 센싱 전극들을 더 포함하는 센싱 유닛.
  9. 제8 항에 있어서,
    상기 제2 방향으로 인접한 상기 제2 센싱 전극들을 연결하는 연결부를 더 포함하고,
    상기 제1 센싱 라인과 상기 연결부는 동일한 층에 배치되는 센싱 유닛.
  10. 제9 항에 있어서,
    상기 제2 센싱 전극과 상기 연결부 사이에 배치되는 제1 센싱 절연층을 더 포함하고,
    상기 제2 센싱 전극은 상기 제1 센싱 절연층을 관통하는 컨택홀을 통해 상기 연결부와 접하는 센싱 유닛.
  11. 제8 항에 있어서,
    상기 제2 센싱 전극들 중 어느 하나와 전기적으로 연결되는 제2 센싱 라인을 더 포함하고,
    상기 제1 센싱 라인과 상기 제2 센싱 라인은 상기 제1 방향을 따라 교대로 배열되는 센싱 유닛.
  12. 제11 항에 있어서,
    상기 제1 센싱 라인과 상기 제2 센싱 라인은 서로 이격되고 두께 방향으로 중첩하지 않는 센싱 유닛.
  13. 제11 항에 있어서,
    상기 센싱 영역 외측에 위치하는 제1 센싱 패드 영역 및 상기 제1 센싱 패드 영역과 이격된 제2 센싱 패드 영역을 포함하고,
    상기 제1 센싱 패드 영역은 상기 제1 센싱 라인과 연결되는 제1 센싱 패드를 포함하고,
    상기 제2 센싱 패드 영역은 상기 제2 센싱 라인과 연결되는 제2 센싱 패드를 포함하는 센싱 유닛.
  14. 제13 항에 있어서,
    상기 제1 센싱 라인은 상기 제2 센싱 라인과 두께 방향으로 중첩하는 센싱 유닛.
  15. 센싱 영역에 제1 방향으로 배치되는 제1 그룹의 제1 센싱 전극들;
    상기 제1 방향으로 배치되고, 상기 제1 그룹과 이격된 제2 그룹의 제1 센싱 전극들; 및
    상기 제1 그룹의 상기 제1 센싱 전극들 중 어느 하나와 전기적으로 연결되는 제1 센싱 라인을 포함하고,
    상기 제1 센싱 라인은 상기 센싱 영역에 배치되고, 상기 제2 그룹의 상기 제1 센싱 전극들과 두께 방향으로 중첩하는 센싱 유닛.
  16. 제15 항에 있어서,
    상기 제1 센싱 라인은 상기 센싱 영역에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 센싱 유닛.
  17. 제15 항에 있어서,
    상기 제1 그룹의 상기 제1 센싱 전극들 및 상기 제2 그룹의 상기 제1 센싱 전극들은 각각 제1 층 전극 및 상기 제1 층 전극 상에 배치되는 제2 층 전극을 포함하고,
    상기 제1 층 전극은 상기 제1 센싱 라인과 동일한 층에 배치되는 센싱 유닛.
  18. 제17 항에 있어서,
    상기 제1 센싱 라인의 일단은 상기 제1 그룹의 상기 제1 센싱 전극의 상기 제1 층 전극과 연결되는 센싱 유닛.
  19. 제17 항에 있어서,
    상기 제1 센싱 라인은 상기 제2 그룹의 상기 제1 센싱 전극의 상기 제2 층 전극과 두께 방향으로 중첩하는 센싱 유닛.
  20. 제17 항에 있어서,
    상기 제1 층 전극과 상기 제2 층 전극 사이에 배치되는 제1 센싱 절연층을 더 포함하고,
    상기 제1 그룹의 상기 제1 센싱 전극의 상기 제2 층 전극은 상기 제1 센싱 절연층을 관통하는 컨택홀을 통해 상기 제1 층 전극과 접하는 센싱 유닛.
  21. 표시 영역을 포함하는 기판;
    상기 기판 상에 배치된 발광층; 및
    상기 발광층 상에 배치된 센싱 유닛으로서,
    상기 표시 영역과 중첩하는 센싱 영역에 제1 방향으로 배치되는 제1 그룹의 제1 센싱 전극들, 및
    상기 제1 그룹의 상기 제1 센싱 전극들 중 어느 하나와 전기적으로 연결되는 제1 센싱 라인을 포함하는 센싱 유닛을 포함하고,
    상기 제1 센싱 라인은 상기 센싱 영역에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 표시 장치.
  22. 제21 항에 있어서,
    상기 표시 영역에 배치된 화소; 및
    상기 기판과 상기 발광층 사이에 배치되고, 상기 화소의 발광 영역을 정의하는 화소 정의막을 더 포함하고,
    상기 제1 센싱 전극들은 상기 화소 정의막과 두께 방향으로 중첩하는 표시 장치.
  23. 제22 항에 있어서,
    상기 제2 방향으로 배치되고, 상기 제1 센싱 전극들과 전기적으로 분리된 제2 센싱 전극들을 더 포함하는 표시 장치.
  24. 제23 항에 있어서,
    상기 제2 방향으로 인접한 상기 제2 센싱 전극을 연결하는 연결부를 포함하고,
    상기 제1 센싱 라인과 상기 연결부는 동일한 층에 배치되는 표시 장치.
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