KR20210093420A - 표시 장치 - Google Patents

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KR20210093420A
KR20210093420A KR1020200006777A KR20200006777A KR20210093420A KR 20210093420 A KR20210093420 A KR 20210093420A KR 1020200006777 A KR1020200006777 A KR 1020200006777A KR 20200006777 A KR20200006777 A KR 20200006777A KR 20210093420 A KR20210093420 A KR 20210093420A
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area
sensing
pixel
disposed
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KR1020200006777A
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김선호
이선희
김건희
양태훈
이승찬
전주희
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 제1 화소들이 정의된 제1 영역 및 제2 화소들이 정의된 제2 영역을 포함하는 표시 패널, 및 상기 제1 영역과 두께 방향으로 중첩하는 패널 하부 센서를 포함하고, 상기 표시 패널은 발광 소자층, 및 상기 발광 소자층 상에 배치된 반사 방지층을 포함하고, 상기 발광 소자층은 상기 제1 화소의 발광 영역을 정의하는 개구부를 포함하는 제1 화소 정의막, 및 상기 제2 화소의 발광 영역을 정의하는 개구부를 포함하는 제2 화소 정의막을 포함하고, 상기 반사 방지층은 상기 제1 화소 정의막과 중첩하는 제1 차광층, 및 상기 제2 화소 정의막과 중첩하는 제2 차광층을 포함하고, 상기 제1 화소 정의막의 상기 개구부의 가장자리로부터 상기 제1 차광층의 개구부의 가장자리까지의 일 방향의 길이로 정의되는 제1 갭, 및 상기 제2 화소 정의막의 상기 개구부의 가장자리로부터 상기 제2 차광층의 개구부의 가장자리까지의 상기 일 방향의 길이로 정의되는 제2 갭을 포함하되,상기 제1 갭은 상기 제2 갭보다 작다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자 기기에 적용되고 있다.
표시 장치는 영상을 표시하기 위해 스캔 라인들, 데이터 라인들, 및 전원 라인들에 연결되는 복수의 화소들을 포함하는 표시 패널을 포함할 수 있다. 또한, 표시 장치는 사용자가 표시 장치의 전면에 근접하게 위치하는지를 감지하기 위한 근접 센서, 표시 장치의 전면의 조도를 감지하기 위한 조도 센서, 사용자의 홍채를 인식하기 위한 홍채 센서, 정지 영상 및 동영상을 촬영하는 카메라 장치 등을 포함할 수 있다.
표시 장치가 다양한 전자 기기에 적용됨에 따라, 다양한 디자인을 갖는 표시 장치가 요구되고 있다. 예를 들어, 스마트폰의 경우, 표시 장치의 전면에 형성되는 홀들을 삭제함으로써, 표시 영역을 넓힐 수 있는 표시 장치가 요구되고 있다. 이 경우, 표시 장치의 전면에 형성된 홀에 배치되었던 센서 장치들은 표시 패널에 중첩하여 배치될 수 있다.
본 발명이 해결하고자 하는 과제는 패널 하부 센서가 배치되는 제1 영역과 나머지 영역인 제2 영역 간의 광특성 차이를 최소화할 수 있는 표시 장치를 제공하는 것이다.
또한, 휘도 저하를 방지함과 동시에 표시 패널의 두께를 감소시킬 수 있는 표시 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 화소들이 정의된 제1 영역 및 제2 화소들이 정의된 제2 영역을 포함하는 표시 패널, 및 상기 제1 영역과 두께 방향으로 중첩하는 패널 하부 센서를 포함하고, 상기 표시 패널은 발광 소자층, 및 상기 발광 소자층 상에 배치된 반사 방지층을 포함하고, 상기 발광 소자층은 상기 제1 화소의 발광 영역을 정의하는 개구부를 포함하는 제1 화소 정의막, 및 상기 제2 화소의 발광 영역을 정의하는 개구부를 포함하는 제2 화소 정의막을 포함하고, 상기 반사 방지층은 상기 제1 화소 정의막과 중첩하는 제1 차광층, 및 상기 제2 화소 정의막과 중첩하는 제2 차광층을 포함하고, 상기 제1 화소 정의막의 상기 개구부의 가장자리로부터 상기 제1 차광층의 개구부의 가장자리까지의 일 방향의 길이로 정의되는 제1 갭, 및 상기 제2 화소 정의막의 상기 개구부의 가장자리로부터 상기 제2 차광층의 개구부의 가장자리까지의 상기 일 방향의 길이로 정의되는 제2 갭을 포함하되, 상기 제1 갭은 상기 제2 갭보다 작다.
상기 발광 소자층과 상기 반사 방지층 사이에 배치된 박막 봉지층을 더 포함하고, 상기 제1 영역의 상기 박막 봉지층의 최소 두께는 상기 제2 영역의 상기 박막 봉지층의 최소 두께보다 작을 수 있다.
상기 박막 봉지층은 제1 봉지층, 상기 제1 봉지층 상에 배치된 제2 봉지층, 및 상기 제1 봉지층과 상기 제2 봉지층 사이에 배치된 제3 봉지층을 더 포함하되, 상기 제1 영역의 상기 제3 봉지층의 최소 두께는 상기 제2 영역의 상기 제3 봉지층의 최소 두께보다 작을 수 있다.
상기 제1 갭과 상기 제2 갭은 아래의 수학식에 기초하여 결정될 수 있다.
Figure pat00001
여기서,
Figure pat00002
는 상기 제2 갭을 나타내고,
Figure pat00003
은 상기 제1 갭을 나타내고,
Figure pat00004
은 상기 제1 영역의 상기 제3 봉지층의 최소 두께와 상기 제2 영역의 상기 제3 봉지층의 최소 두께의 차이를 나타내고, 는 0.4 내지 0.6의 범위에서 설정된 변수일 수 있다.
상기 제1 영역은 상기 제1 화소들과 중첩하지 않는 투과부를 더 포함하고, 상기 패널 하부 센서는 상기 투과부와 두께 방향으로 중첩할 수 있다.
상기 패널 하부 센서는 카메라 장치로서, 상기 투과부를 통해 제공된 빛을 수광하는 이미지 센서를 포함할 수 있다.
상기 반사 방지층은 상기 제1 화소와 중첩하는 제1 컬러 필터, 및 상기 제2 화소와 중첩하는 제2 컬러 필터를 더 포함하고, 상기 제1 컬러 필터는 상기 제1 차광층의 상기 개구부 내에 배치되고, 상기 제2 컬러 필터는 상기 제2 차광층의 상기 개구부 내에 배치될 수 있다.
상기 제1 화소들은 제1 색을 발광하는 제1 서브 화소, 제2 색을 발광하는 제2 서브 화소, 및 제3 색을 발광하는 제3 서브 화소를 포함하고, 상기 제1 컬러 필터는 상기 제1 서브 화소와 중첩하는 제1 서브 컬러 필터, 상기 제2 서브 화소와 중첩하는 제2 서브 컬러 필터, 및 상기 제3 서브 화소와 중첩하는 제3 서브 컬러 필터를 포함할 수 있다.
상기 제1 컬러 필터와 인접하는 상기 제1 차광층의 끝단 간의 상기 일 방향의 간격은 상기 제2 컬러 필터와 인접하는 상기 제2 차광층의 끝단 간의 간격보다 클 수 있다.
단위 면적 당 상기 제1 화소들의 개수는 상기 제2 화소들의 개수보다 적을 수 있다.
상기 제1 영역의 면적은 상기 제2 영역의 면적보다 작을 수 있다.
상기 제1 화소 정의막의 상기 일 방향의 폭은 상기 제2 화소 정의막의 상기 일 방향의 폭과 실질적으로 동일할 수 있다.
상기 제2 화소 정의막의 두께는 상기 제1 화소 정의막의 두께보다 클 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 화소들이 정의된 제1 영역 및 제2 화소들이 정의된 제2 영역을 포함하는 표시 패널, 및 상기 제1 영역과 두께 방향으로 중첩하는 패널 하부 센서를 포함하고, 상기 표시 패널은 발광 소자층, 상기 발광 소자층을 덮는 박막 봉지층, 상기 박막 봉지층 상에 배치되고, 센싱 전극들을 포함하는 센싱층으로서, 제1 절연층, 상기 제1 절연층 상에 배치된 제2 절연층, 및 상기 제1 절연층과 상기 제2 절연층 사이에 배치된 평탄화층을 포함하는 센싱층, 및 상기 센싱층 상에 배치된 반사 방지층을 포함하되, 상기 발광 소자층은 상기 제1 화소의 발광 영역을 정의하는 제1 화소 정의막을 포함하고, 상기 반사 방지층은 상기 제1 화소 정의막과 중첩하는 제1 차광층을 포함하되, 상기 제1 차광층의 일 방향의 폭은 상기 제1 화소 정의막의 상기 일 방향의 폭보다 작고, 상기 제1 화소의 상기 박막 봉지층의 두께는 상기 제2 화소의 상기 박막 봉지층의 두께보다 작을 수 있다.
상기 센싱층은 상기 제2 절연층 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치된 제2 도전층, 및 상기 제1 도전층과 상기 제2 도전층 사이에 배치된 컨택층을 더 포함하고, 상기 제2 도전층은 상기 컨택층을 관통하는 컨택홀을 통해 상기 제1 도전층과 전기적으로 연결될 수 있다.
상기 컨택층은 상기 패널 하부 센서와 비중첩할 수 있다.
상기 컨택층과 상기 평탄화층은 동일한 물질로 이루어질 수 있다.
상기 컨택층은 상기 패널 하부 센서와 중첩할 수 있다.
상기 센싱층은 상기 제2 도전층과 상기 반사 방지층 사이에 배치된 보호층을 더 포함하되, 상기 보호층은 상기 컨택층 및 상기 평탄화층과 동일한 물질로 이루어질 수 있다.
상기 제1 영역의 상기 평탄화층의 두께는 상기 제2 영역의 상기 평탄화층의 두께보다 클 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예들에 따른 표시 장치에 의하면, 패널 하부 센서가 배치되는 제1 영역과 나머지 영역인 제2 영역에서의 화소 정의막과 차광층의 갭을 달리 설계함으로써 제1 영역과 제2 영역의 광특성 차이를 최소화할 수 있다.
또한, 컬러 필터와 차광층을 포함하는 반사 방지층을 배치함으로써, 별도의 편광판을 생략할 수 있다. 이에 따라, 표시 장치의 휘도 저하를 방지함과 동시에 표시 패널의 두께를 최소화할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 도 1의 표시 장치의 분해 사시도이다.
도 3 및 도 4는 일 실시예에 따른 표시 패널의 평면도이다.
도 5 및 도 6은 도 3의 표시 패널의 측면도들이다.
도 7은 도 3의 Ⅶ-Ⅶ'선을 기준으로 자른 단면도이다.
도 8은 도 7의 표시 유닛을 설명하기 위한 평면도이다.
도 9는 도 8의 제1 영역 및 제2 영역을 설명하기 위한 평면도이다.
도 10은 도 7의 센싱층을 설명하기 위한 평면도이다.
도 11 도 10의 A 영역의 확대도이다.
도 12는 도 11의 ⅩⅡ-ⅩⅡ' 선을 기준으로 자른 단면도이다.
도 13은 도 9의 ⅩⅢA-ⅩⅢA' 선 및 ⅩⅢB-ⅩⅢB' 선을 기준으로 자른 단면도이다.
도 14는 다른 실시예에 따른 표시 장치의 단면도이다.
도 15는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 16은 또 다른 실시예에 따른 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
본 명세서에서, 제1 방향(DR1)은 X축 방향을 가리키고, 제2 방향(DR2)은 Y축 방향을 가리키고, 제3 방향(DR3)은 Z축 방향을 가리킨다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다. 도 2는 도 1의 표시 장치의 분해 사시도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 평면상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 장치(10)는 도 1 및 도 2와 같이 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다.
표시 장치(10)는 평탄하게 형성된 제1 면(S1)과 제1 면(S1)의 좌우 측들로부터 연장된 제2 면(S2)을 포함할 수 있다. 제2 면(S2)은 평탄하게 형성되거나 곡면으로 형성될 수 있다. 제2 면(S2)이 평탄하게 형성되는 경우, 제1 면(S1)과 제2 면(S2)이 이루는 각도는 둔각일 수 있다. 제2 면(S2)이 곡면으로 형성되는 경우, 일정한 곡률을 갖거나 변화하는 곡률을 가질 수 있다.
도 1에서는 제2 면(S2)이 제1 면(S1)의 좌우 측들 각각에서 연장된 것을 예시하였으나, 이에 제한되는 것은 아니다. 즉, 제2 면(S2)은 제1 면(S1)의 좌우 측들 중 어느 한 측에서만 연장될 수 있다. 또한, 제2 면(S2)은 제1 면(S1)의 좌우 측들뿐만 아니라 상하 측들 중 적어도 어느 하나에서도 연장될 수 있다. 이하에서는, 제2 면(S2)이 표시 장치(10)의 좌우 측 가장자리에 배치된 것을 중심으로 설명한다.
표시 장치(10)는 커버 윈도우(100), 표시 패널(300), 브라켓(600), 메인 회로 보드(700), 및 하부 커버(900)를 포함한다.
커버 윈도우(100)는 표시 패널(300)의 상면을 커버하도록 표시 패널(300)의 상부에 배치될 수 있다. 이로 인해, 커버 윈도우(100)는 표시 패널(300)의 상면을 보호하는 기능을 할 수 있다.
커버 윈도우(100)는 제1 면(S1)과 제2 면(S2)들에 배치될 수 있다.
커버 윈도우(100)는 표시 패널(300)에 대응하는 투광부(100DA)와 표시 패널(300) 이외의 영역에 대응하는 차광부(100NDA)를 포함할 수 있다.
투광부(100DA)는 제1 면(S1)의 일부와 제2 면(S2)들의 일부에 배치될 수 있다. 차광부(100NDA)는 불투명하게 형성될 수 있다. 또는, 차광부(100NDA)는 사용자에게 보여줄 수 있는 패턴을 포함하는 데코층으로 형성될 수 있다.
투광부(100DA)는 후술할 표시 패널(300)의 제1 영역(A1)에 대응하는 제1 투광부(100A1)와 표시 패널(300)의 제2 영역(A2)에 대응하는 제2 투광부(100A2)를 포함할 수 있다.
표시 패널(300)은 커버 윈도우(100)의 하부에 배치될 수 있다. 표시 패널(300)은 커버 윈도우(100)의 투광부(100DA)와 중첩되도록 배치될 수 있다.
표시 패널(300)은 제1 면(S1)과 제2 면(S2)들에 배치될 수 있다. 이로 인해, 제1 면(S1)뿐만 아니라 제2 면(S2)들에서도 표시 패널(300)의 영상이 보일 수 있다.
표시 패널(300)은 제1 영역(A1)과 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)은 커버 윈도우(100)의 제1 투광부(100A1)와 중첩하도록 배치될 수 있다. 제2 영역(A2)은 커버 윈도우(100)의 제2 투광부(100A2)와 중첩하도록 배치될 수 있다. 제1 영역(A1)은 제2 영역(A2)의 일 측, 예를 들어 도 2와 같이 상 측에 배치될 수 있으나, 이에 제한되는 것은 아니다.
표시 패널(300)은 발광 소자(light emitting element)를 포함하는 발광 표시 패널일 수 있다. 예를 들어, 표시 패널(300)은 유기 발광층을 포함하는 유기 발광 다이오드(organic light emitting diode)를 이용하는 유기 발광 표시 패널, 및 초소형 발광 다이오드(micro LED)를 이용하는 초소형 발광 다이오드 표시 패널, 양자점 발광층을 포함하는 양자점 발광 소자(Quantum dot Light Emitting Diode)를 이용하는 양자점 발광 표시 패널, 또는 무기 반도체를 포함하는 무기 발광 소자를 이용하는 무기 발광 표시 패널일 수 있다. 이하에서는, 표시 패널(300)이 유기 발광 표시 패널인 것을 중심으로 설명한다.
표시 패널(300)의 일 측에는 표시 회로 보드(310)와 표시 구동 회로(320)가 부착될 수 있다. 표시 회로 보드(310)의 일단은 이방성 도전 필름을 이용하여 표시 패널(300)의 일 측에 마련된 패드들 상에 부착될 수 있다. 표시 회로 보드(310)는 구부러질 수 있는 연성 인쇄 회로 보드(Flexible Printed Circuit Board, FPCB)일 수 있으나, 이에 제한되는 것은 아니다.
표시 구동 회로(320)는 표시 회로 보드(310)를 통해 제어 신호들과 전원 전압들을 인가받고, 표시 패널(300)을 구동하기 위한 신호들과 전압들을 생성하여 출력할 수 있다. 표시 구동 회로(320)는 집적 회로(integrated circuit, IC)로 형성될 수 있다. 표시 구동 회로(320)는 표시 패널(300) 상에 배치될 수 있다. 예를 들어, 표시 구동 회로(320)는 COG(chip on glass) 방식, COP(chip on plastic) 방식 또는 초음파 방식으로 표시 패널(300) 상에 부착될 수 있다. 또는, 표시 구동 회로(320)는 표시 회로 보드(310) 상에 배치될 수도 있다.
표시 회로 보드(310) 상에는 센싱 구동부(330)가 배치될 수 있다. 센싱 구동부(330)는 집적 회로로 형성될 수 있다. 센싱 구동부(330)는 표시 회로 보드(310) 상에 부착될 수 있다.
센싱 구동부(330)는 표시 회로 보드(310)를 통해 표시 패널(300)의 센싱층의 센싱 전극들에 전기적으로 연결될 수 있다. 센싱 구동부(330)는 센싱 전극들 중 구동 전극들에 구동 신호들을 인가하고, 센싱 전극들 중 감지 전극들을 통해 구동 전극들과 감지 전극들 사이의 상호 정전 용량(mutual capacitance, 이하 "상호 용량"으로 칭함)에 충전된 전압을 감지함으로써, 사용자의 터치 여부를 판단할 수 있다. 이 경우, 사용자의 터치는 접촉 터치와 근접 터치를 포함할 수 있다. 접촉 터치는 사용자의 손가락 또는 펜 등의 물체가 센싱층 상에 배치되는 표시 장치(10)의 커버 윈도우(100)에 직접 접촉하는 것을 가리킨다. 근접 터치는 호버링(hovering)과 같이, 사용자의 손가락 또는 펜 등의 물체가 표시 장치(10)의 일 면 상에서 근접하게 떨어져 위치하는 것을 가리킨다.
표시 패널(300)의 하부에는 브라켓(600)이 배치될 수 있다. 브라켓(600)은 플라스틱, 금속, 또는 플라스틱과 금속을 모두 포함할 수 있다.
브라켓(600)은 패널 하부 센서(720, 730, 740, 750)들이 배치되는 센서 홀(SH), 및 배터리(790)가 배치되는 배터리 홀(BH)을 포함할 수 있다. 센서 홀(SH)과 배터리 홀(BH)은 브라켓(600)을 두께 방향으로 관통할 수 있다. 센서 홀(SH)은 표시 패널(300)의 제1 영역(A1)과 중첩하도록 배치될 수 있다.
브라켓(600)의 하부에는 메인 회로 보드(700)와 배터리(790)가 배치될 수 있다. 메인 회로 보드(700)는 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 연성 인쇄 회로 기판일 수 있다.
메인 회로 보드(700)는 메인 프로세서(710) 및 패널 하부 센서(720, 730, 740, 750)들을 포함할 수 있다. 패널 하부 센서(720, 730, 740, 750)들은 메인 회로 보드(700)의 상면에 배치될 수 있다. 패널 하부 센서(720, 730, 740, 750)들은 표시 패널(300)의 제1 영역(A1)과 중첩하도록 배치될 수 있다.
메인 프로세서(710)는 표시 장치(10)의 모든 기능을 제어할 수 있다. 예를 들어, 메인 프로세서(710)는 표시 패널(300)이 영상을 표시하도록 디지털 비디오 데이터를 표시 회로 보드(310)를 통해 표시 구동 회로(320)로 출력할 수 있다. 또한, 메인 프로세서(710)는 센싱 구동부(330)로부터 센싱 데이터를 입력 받고 사용자의 터치 좌표를 판단한 후, 사용자의 터치 좌표에 표시된 아이콘이 지시하는 어플리케이션을 실행할 수 있다. 또한, 메인 프로세서(710)는 패널 하부 센서(720, 730, 740, 750)들로부터 입력되는 센싱 신호들에 따라 표시 장치(10)를 제어할 수 있다.
패널 하부 센서(720, 730, 740, 750)들은 근접 센서(720), 조도 센서(730), 홍채 센서(740), 및 카메라 장치(750)를 포함할 수 있다.
근접 센서(720)는 물체가 표시 장치(10)의 상면에 근접하게 위치하는지 여부를 감지할 수 있다. 근접 센서(720)는 광을 출력하는 광원과 물체에 의해 반사된 광을 수신하는 광 수신부를 포함할 수 있다. 근접 센서(720)는 물체에 의해 반사된 광량에 따라 표시 장치(10)의 상면에 근접하게 위치하는 물체가 존재하는지를 판단할 수 있다. 이에 따라, 근접 센서(720)는 근접 센서 신호를 생성하여 메인 프로세서(710)로 출력할 수 있다.
조도 센서(730)는 표시 장치의 상면의 밝기를 감지할 수 있다. 이를 위해, 조도 센서(730)는 입사되는 광의 밝기에 따라 저항 값이 변하는 저항을 포함할 수 있다. 조도 센서(730)는 저항의 저항 값에 따라 표시 장치의 상면의 밝기를 판단할 수 있다. 조도 센서(730)는 표시 장치의 상면의 밝기에 따라 조도 센서 신호를 생성하여 메인 프로세서(710)로 출력할 수 있다.
홍채 센서(740)는 사용자의 홍채를 촬영한 이미지와 메모리에 미리 저장된 홍채 이미지와의 동일 여부를 감지할 수 있다. 이에 따라, 홍채 센서(740)는 홍채 센서 신호를 생성하여 메인 프로세서(710)로 출력할 수 있다.
카메라 장치(750)는 카메라 모드에서 이미지 센서에 의해 얻어지는 정지 영상 또는 동영상 등의 화상 프레임을 처리하여 메인 프로세서(710)로 출력할 수 있다. 카메라 장치(750)는 제1 영역(A1)의 투과부를 통해 제공된 빛을 수광하는 이미지 센서를 포함할 수 있다. 도 2에서는 패널 하부 센서(720, 730, 740, 750)로서 근접 센서(720), 조도 센서(730), 홍채 센서(740), 및 카메라 장치(750)를 예시하였으나, 반드시 이에 제한되는 것은 아니며, 적외선 센서 및/또는 초음파 센서 등을 더 포함할 수도 있다.
제1 영역(A1)의 투과부에 대한 상세한 설명은 도 13을 참조하여 후술하기로 한다.
배터리(790)는 제3 방향(DR3)에서 메인 회로 보드(700)와 중첩하지 않도록 배치될 수 있다. 배터리(790)는 브라켓(600)의 배터리 홀(BH)과 중첩하도록 배치될 수 있다.
하부 커버(900)는 메인 회로 보드(700)와 배터리(790)의 하부에 배치될 수 있다. 하부 커버(900)는 브라켓(600)과 체결되어 고정될 수 있다. 하부 커버(900)는 표시 장치(10)의 하면 외관을 형성할 수 있다. 하부 커버(900)는 플라스틱, 금속, 또는 플라스틱과 금속을 모두 포함할 수 있다.
도 3 및 도 4는 일 실시예에 따른 표시 패널의 평면도이다. 도 5 및 도 6은 도 3의 표시 패널의 측면도들이다.
도 3 내지 도 6을 참조하면, 표시 패널(300)은 메인 영역(MA)과 메인 영역(MA)의 일 측으로부터 돌출된 돌출 영역(PA)을 포함할 수 있다.
메인 영역(MA)은 제1 방향(DR1)의 단변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 장변을 갖는 직사각형 형상을 가질 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각을 이룰 수 있다.
메인 영역(MA)은 화소들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 화소들뿐만 아니라, 화소들에 접속되는 스캔 라인들, 데이터 라인들, 및 전원 라인이 배치될 수 있다. 메인 영역(MA)이 곡면부를 포함하는 경우, 표시 영역(DA)은 곡면부에 배치될 수 있다. 이 경우, 곡면부에서도 표시 패널(300)의 영상이 보일 수 있다.
표시 영역(DA)은 상술한 제1 영역(A1)과 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)은 제2 영역(A2)의 일측에 배치될 수 있으나, 이에 제한되는 것은 아니다. 즉, 도 4에 도시된 바와 같이, 표시 영역(DA)은 복수의 제1 영역(A1)을 포함하고, 제1 영역(A1)은 제2 영역(A2)에 의해 둘러싸이도록 배치될 수 있다. 또한, 제1 영역(A1)은 제2 영역(A2)의 코너에 인접하게 배치될 수도 있다.
제1 영역(A1)은 복수 개로 구성될 수 있다. 이 경우, 제1 영역(A1)의 수는 상술한 패널 하부 센서(720, 730, 740, 750)들의 수와 상응할 수 있으며, 패널 하부 센서(720, 730, 740, 750)들은 각각 하나의 제1 영역(A1)과 중첩하도록 배치될 수 있다.
제1 영역(A1)의 면적은 제2 영역(A2)의 면적과 상이할 수 있다. 예를 들어, 제1 영역(A1)의 면적은 제2 영역(A2)의 면적보다 작을 수 있으나, 이에 제한되는 것은 아니다.
다시 도 3을 참조하면, 비표시 영역(NDA)에는 스캔 라인들에 스캔 신호들을 인가하기 위한 스캔 구동부, 및 데이터 라인들과 표시 구동 회로(320)를 연결하는 링크 라인들이 배치될 수 있다.
돌출 영역(PA)은 메인 영역(MA)의 일 측으로부터 돌출될 수 있다. 예를 들어, 돌출 영역(PA)은 도 3과 같이 메인 영역(MA)의 하측으로부터 돌출될 수 있다. 돌출 영역(PA)의 제1 방향(DR1)의 길이는 메인 영역(MA)의 제1 방향(DR1)의 길이보다 작을 수 있다.
돌출 영역(PA)은 벤딩 영역(BA)과 패드 영역(PDA)을 포함할 수 있다. 이 경우, 패드 영역(PDA)은 벤딩 영역(BA)의 일 측에 배치되고, 메인 영역(MA)은 벤딩 영역(BA)의 타 측에 배치될 수 있다. 즉, 벤딩 영역(BA)은 메인 영역(MA)과 패드 영역(PDA) 사이에 배치될 수 있다.
표시 패널(300)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다. 그러므로, 표시 패널(300)은 벤딩 영역(BA)에서 두께 방향(Z축 방향)으로 벤딩될 수 있다. 도 4와 같이 표시 패널(300)이 벤딩되기 전일 경우, 표시 패널(300)의 패드 영역(PDA)의 일면은 상부를 향하고 있을 수 있다. 도 5와 같이 표시 패널(300)이 벤딩된 경우, 표시 패널(300)의 패드 영역(PDA)의 일면은 하부로 향하게 된다. 이로 인해, 패드 영역(PDA)은 메인 영역(MA)의 하부에 배치되므로, 메인 영역(MA)과 중첩될 수 있다.
표시 패널(300)의 패드 영역(PDA)에는 표시 구동 회로(320)와 표시 회로 보드(310)와 전기적으로 연결되는 패드들이 배치될 수 있다.
표시 패널(300)의 하부에는 패널 보호 필름(301)이 배치될 수 있다. 패널 보호 필름(301)은 접착 부재를 통해 표시 패널(300)의 하면에 부착될 수 있다. 접착 부재는 압력 민감 점착제(Pressure Sensitive Adhesive, PSA)일 수 있다.
패널 보호 필름(301)은 외부로부터 입사되는 광을 흡수하기 위한 광 흡수 부재, 외부로부터의 충격을 흡수하기 위한 완충 부재, 또는 표시 패널(300)의 열을 효율적으로 방출하기 위한 방열 부재 등을 포함할 수 있다.
광 흡수 부재는 표시 패널(300)의 하부에 배치될 수 있다. 광 흡수 부재는 광의 투과를 저지하여 광 흡수 부재의 하부에 배치된 구성들, 예를 들어 표시 회로 보드(310) 등이 표시 패널(300)의 상부에서 시인되는 것을 방지한다. 광 흡수 부재는 블랙 안료나 블랙 염료 등과 같은 광 흡수 물질을 포함할 수 있다.
완충 부재는 광 흡수 부재의 하부에 배치될 수 있다. 완충 부재는 외부 충격을 흡수하여 표시 패널(300)이 파손되는 것을 방지한다. 완충 부재는 단일층 또는 복수층으로 이루어질 수 있다. 예를 들어, 완충 부재는 폴리우레탄(polyurethane), 폴리카보네이트(polycarbonate), 폴리프로필렌(polypropylene), 폴리에틸렌(polyethylene)등과 같은 고분자 수지로 형성되거나, 고무, 우레탄 계열 물질, 또는 아크릴 계열 물질을 발포 성형한 스폰지 등 탄성을 갖는 물질을 포함하여 이루어질 수 있다. 완충 부재는 쿠션층일 수 있다.
방열 부재는 완충 부재의 하부에 배치될 수 있다. 방열 부재는 그라파이트나 탄소 나노 튜브 등을 포함하는 제1 방열층과 전자기파를 차폐할 수 있고 열전도성이 우수한 구리, 니켈, 페라이트, 은과 같은 금속 박막으로 형성된 제2 방열층을 포함할 수 있다.
표시 패널(300)이 쉽게 구부러질 수 있도록 하기 위해, 도 5와 같이 패널 보호 필름(301)은 표시 패널(300)의 벤딩 영역(BA)에 배치되지 않을 수 있다. 표시 패널(300)이 벤딩 영역(BA)에서 구부러져 패드 영역(PDA)은 메인 영역(MA)의 하부에 배치되므로, 메인 영역(MA)과 중첩될 수 있다. 이에 따라, 표시 패널(300)의 메인 영역(MA)에 배치된 패널 보호 필름(301)과 표시 패널(300)의 패드 영역(PDA)에 배치된 패널 보호 필름(301)이 접착 부재(302)에 의해 부착될 수 있다. 접착 부재(302)는 압력 민감 점착제일 수 있다.
도면으로 도시하지 않았으나, 패널 보호 필름(301) 하부에는 패널 하부 커버가 더 배치될 수 있다. 패널 하부 커버는 메인 영역(MA)에 배치된 패널 보호 필름(301) 하부에 배치되되, 벤딩 영역(BA)과 패드 영역(PDA)에는 배치되지 않을 수 있다. 일 실시예에서, 표시 패널(300)이 벤딩 영역(BA)에서 구부러져 패드 영역(PDA)이 메인 영역(MA)의 하부에 배치되는 경우, 패널 하부 커버는 패드 영역(PDA)과 적어도 부분적으로 중첩할 수 있다.
표시 구동 회로(320)는 표시 패널(300)을 구동하기 위한 신호들과 전압들을 출력한다. 예를 들어, 표시 구동 회로(320)는 데이터 라인들에 데이터 전압들을 공급할 수 있다. 또한, 표시 구동 회로(320)는 전원 라인에 전원 전압을 공급하며, 스캔 구동부에 스캔 제어 신호들을 공급할 수 있다. 표시 구동 회로(320)는 집적 회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 패드 영역(PDA)에서 표시 패널(300) 상에 장착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(320)는 표시 회로 보드(310) 상에 장착될 수 있다.
패드들은 표시 구동 회로(320)에 전기적으로 연결되는 표시 패드들과 센싱 라인들에 전기적으로 연결되는 센싱 패드들을 포함할 수 있다.
표시 회로 보드(310)는 이방성 도전 필름을 이용하여 패드들 상에 부착될 수 있다. 이로 인해, 표시 회로 보드(310)의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 표시 회로 보드(310)는 연성 인쇄 회로 보드, 인쇄 회로 보드 또는 칩온 필름과 같은 연성 필름일 수 있다.
센싱 구동부(330)는 표시 패널(300)의 센싱층의 센싱 전극들에 연결될 수 있다. 센싱 구동부(330)는 센싱층의 센싱 전극들에 구동 신호들을 인가하고 센싱 전극들의 상호 용량 값들을 측정한다. 구동 신호는 복수의 구동 펄스들을 갖는 신호일 수 있다. 센싱 구동부(330)는 상호 용량 값들에 따라 사용자의 터치 여부와 근접 여부 등을 판단할 수 있다.
센싱 구동부(330)는 표시 회로 보드(310) 상에 배치될 수 있다. 센싱 구동부(330)는 집적 회로로 형성되어 표시 회로 보드(310) 상에 장착될 수 있다.
도 7은 도 3의 Ⅶ-Ⅶ'선을 기준으로 자른 단면도이다.
도 7을 참조하면, 표시 패널(300)은 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 박막 봉지층(TFEL)을 포함하는 표시 유닛(DU)과 표시 유닛(DU) 상에 배치된 센싱층(SL), 및 센싱층(SL) 상에 배치된 반사 방지층(RFL)을 포함할 수 있다.
기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 기판(SUB)이 플렉서블 기판인 경우, 폴리이미드(PI)로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
박막 트랜지스터층(TFTL)은 기판(SUB) 상에 배치될 수 있다. 박막 트랜지스터층(TFTL)에는 화소들 각각의 박막 트랜지스터들뿐만 아니라, 스캔 라인들, 데이터 라인들, 전원 라인들, 스캔 제어 라인들, 및 패드들과 데이터 라인들을 연결하는 라우팅 라인들 등이 형성될 수 있다. 박막 트랜지스터들 각각은 게이트 전극, 반도체층, 소스 전극, 및 드레인 전극을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 표시 영역(DA)과 비표시 영역(NDA)에 배치될 수 있다. 예를 들어, 박막 트랜지스터층(TFTL)의 박막 트랜지스터들, 스캔 라인들, 데이터 라인들, 및 전원 라인들은 표시 영역(DA)에 배치될 수 있다. 또한, 박막 트랜지스터층(TFTL)의 스캔 제어 라인들과 링크 라인들은 비표시 영역(NDA)에 배치될 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 배치된다. 발광 소자층(EML)은 제1 전극, 발광층, 및 제2 전극을 포함하는 화소들과 화소들의 발광 영역을 정의하는 화소 정의막을 포함할 수 있다. 발광층은 유기 물질을 포함하는 유기 발광층일 수 있다. 이 경우, 발광층은 정공 수송층(hole transporting layer), 유기 발광층(organic light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
박막 트랜지스터층(TFTL)의 박막 트랜지스터를 통해 제1 전극에 소정의 전압이 인가되고, 제2 전극에 캐소드 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동되며, 유기 발광층에서 서로 결합하여 발광하게 된다. 발광 소자층(EML)의 화소들은 표시 영역(DA)에 배치될 수 있다.
발광 소자층(EML) 상에는 박막 봉지층(TFEL)이 배치될 수 있다. 박막 봉지층(TFEL)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 할 수 있다. 이를 위해, 박막 봉지층(TFEL)은 적어도 하나의 무기막을 포함할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층일 수 있으나, 이에 한정되지 않는다.
또한, 박막 봉지층(TFEL)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하는 역할을 할 수 있다. 이를 위해, 박막 봉지층(TFEL)은 적어도 하나의 유기막을 포함할 수 있다. 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin)일 수 있으나, 이에 한정되지 않는다.
박막 봉지층(TFEL)은 표시 영역(DA)과 비표시 영역(NDA)에 걸쳐 배치될 수 있다. 구체적으로, 박막 봉지층(TFEL)은 표시 영역(DA)과 비표시 영역(NDA)의 발광 소자층(EML)과 박막 트랜지스터층(TFTL)을 덮도록 배치될 수 있다.
박막 봉지층(TFEL) 상에는 센싱층(SL)이 배치될 수 있다. 센싱층(SL)이 박막 봉지층(TFEL) 상에 바로 배치됨으로써, 센싱층(SL)을 포함하는 별도의 센싱 패널이 박막 봉지층(TFEL) 상에 부착되는 경우보다 표시 장치(10)의 두께를 감소시킬 수 있다.
센싱층(SL)은 정전 용량 방식으로 구동하는 센싱 전극들과 센싱 패드들과 센싱 전극들을 연결하는 센싱 라인들을 포함할 수 있다. 센싱층(SL)의 센싱 전극들은 도 10에 도시된 바와 같이 표시 영역(DA)에 중첩하는 센싱 영역(SA)에 배치될 수 있다. 또한, 센싱층(SL)의 센싱 라인들은 비표시 영역(NDA)에 중첩하는 센싱 주변 영역(SPA)에 배치될 수 있다. 센싱층(SL)에 대한 상세한 설명은 도 10 내지 도 12를 참조하여 후술하기로 한다.
센싱층(SL) 상에는 반사 방지층(RFL)이 배치될 수 있다. 반사 방지층(RFL)은 외광 반사를 차단하는 역할을 할 수 있다. 이를 위해, 반사 방지층(RFL)은 차광 물질로 이루어진 차광층을 포함할 수 있다. 이에 따라, 별도의 편광판을 생략할 수 있으므로, 표시 장치(10)의 휘도 저하를 방지함과 동시에 표시 패널(300)의 두께를 최소화할 수 있다. 반사 방지층(RFL)에 대한 상세한 설명은 도 13을 참조하여 후술하기로 한다.
도 8은 도 7의 표시 유닛을 설명하기 위한 평면도이다. 도 9는 도 8의 제1 영역 및 제2 영역을 설명하기 위한 평면도이다.
도 8에서는 설명의 편의를 위해 표시 유닛(DU)의 화소(SP1, SP2)들, 스캔 라인(GL)들, 데이터 라인(DL)들, 스캔 제어 라인들(SCL), 팬 아웃 라인(DLL)들, 스캔 구동부(340), 표시 구동 회로(320), 및 표시 패드(DP)들만을 도시하였다.
도 8을 참조하면, 표시 영역(DA)에는 화소(SP1, SP2)들, 스캔 라인(GL)들, 및 데이터 라인(DL)들이 배치된다.
화소(SP1, SP2)들은 제1 영역(A1)에 배치되는 제1 화소(SP1)들, 제2 영역(A2)에 배치되는 제2 화소(SP2)들을 포함할 수 있다. 이에 대한 상세한 설명을 위해 도 9가 참조된다.
도 9를 참조하면, 제1 영역(A1)은 제1 화소(SP1)들 및 제1 화소(SP1)들에 의해 둘러싸인 투과부(TA)를 포함할 수 있다. 투과부(TA)는 제1 화소(SP1)가 배치되지 않는 영역으로서, 제1 화소(SP1)들과 중첩하지 않을 수 있다.
제2 영역(A2)은 투과부(TA)를 포함하지 않을 수 있다. 제1 영역(A1)에 부분적으로 투과부(TA)가 형성됨에 따라, 제1 영역(A1)의 단위 면적 당 제1 화소(SP1)들의 개수와 제2 영역(A2)의 단위 면적 당 제2 화소(SP2)들의 개수는 상이할 수 있다. 예를 들어, 제1 영역(A1)의 단위 면적 당 제1 화소(SP1)의 개수는 제2 영역(A2)의 단위 면적 당 제2 화소(SP2)의 개수보다 적을 수 있다. 또한, 제1 화소(SP1)의 크기와 제2 화소(SP2)의 크기는 상이할 수 있다.
제1 영역(A1)의 투과부(TA)는 상술한 패널 하부 센서(720, 730, 740, 750)들과 두께 방향으로 중첩할 수 있다. 이 경우, 투과부(TA)는 표시 패널(300)의 상부로부터의 광이 패널 하부 센서(720, 730, 740, 750)들로 입사될 수 있는 경로를 제공할 수 있다. 이를 위해, 투과부(TA)에서는 박막 트랜지스터층(TFTL)과 발광 소자층(EML)을 구성하는 층의 일부가 생략될 수 있다. 따라서, 패널 하부 센서(720, 730, 740, 750)들이 표시 패널(300)과 중첩하도록 배치되더라도, 패널 하부 센서(720, 730, 740, 750)들의 감지 능력이 낮아지는 것을 방지하거나 줄일 수 있음은 앞서 설명한 바와 같다.
한편, 제1 영역(A1)의 투과부(TA)에서 일부 층이 생략되는 경우, 제1 영역(A1)과 제2 영역(A2) 간의 단차가 발생하여 측면 휘도비 및 WAD 등 광특성 차이가 발생할 수 있다. 이에, 일 실시예에 따른 표시 장치(10)는 제1 영역(A1)과 제2 영역(A2)에서의 화소 정의막과 차광층의 갭을 달리 설계함으로써 제1 영역(A1)과 제2 영역(A2)의 광특성 차이를 최소화할 수 있다. 이에 대한 상세한 설명은 도 13을 참조하여 후술하기로 한다.
제1 화소(SP1)와 제2 화소(SP2)는 각각 제1 색을 발광하는 제1 서브 화소(R), 제2 색을 발광하는 제2 서브 화소(G), 및 제3 색을 발광하는 제3 서브 화소(B)를 포함할 수 있다.
도 9에서는 제1 열에 제1 서브 화소(R)와 제3 서브 화소(B)가 교대 배열되고, 제2 열에 제2 서브 화소(G)가 배열되는 경우를 예시하였으나, 이에 제한되는 것은 아니다.
또한, 도 9에서는 서브 화소(R, G, B)들이 동일한 형상과 크기를 갖는 경우를 예시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 서브 화소(R, G, B)는 서로 다른 형상과 크기를 가질 수 있다. 이 경우, 제3 서브 화소(B)의 크기가 가장 크고, 제2 서브 화소(G)의 크기가 가장 작을 수 있으나, 이에 제한되는 것은 아니다.
한편, 도 9에 도시된 제1 영역(A1)과 제2 영역(A2)은 화소(SP1, SP2) 배치들 중 일 예를 나타내고 있을 뿐, 제1 영역(A1)과 제2 영역(A2)에 정의되는 화소(SP1, SP2)들의 배치는 다양하게 변형 가능하다.
다시 도 8을 참조하면, 스캔 라인(GL)들은 제1 방향(DR1)으로 나란하게 형성되고, 데이터 라인(DL)들은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 나란하게 형성될 수 있다.
제1 화소(SP1)와 제2 화소(SP2) 각각은 스캔 라인(GL)들 중 적어도 어느 하나와 데이터 라인(DL)들 중 어느 하나에 접속될 수 있다. 제1 화소(SP1)와 제2 화소(SP2) 각각은 구동 트랜지스터와 적어도 하나의 스위칭 트랜지스터를 포함하는 박막 트랜지스터들, 발광 소자, 및 커패시터를 포함할 수 있다.
제1 화소(SP1)와 제2 화소(SP2) 각각은 스캔 라인(GL)으로부터 스캔 신호가 인가되는 경우 데이터 라인(DL)의 데이터 전압을 공급받으며, 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 발광 소자는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 소자인 것을 중심으로 설명하였으나, 이에 한정되지 않는다. 즉, 발광 소자는 제1 전극, 양자점 발광층, 및 제2 전극을 포함하는 양자점 발광 소자, 제1 전극, 무기 반도체를 갖는 무기 발광층, 및 제2 전극을 포함하는 무기 발광 소자, 또는 초소형 발광 다이오드를 포함하는 초소형 발광 소자로 구현될 수도 있다.
스캔 구동부(340)는 복수의 스캔 제어 라인들(SCL)을 통해 표시 구동 회로(320)에 연결된다. 그러므로, 스캔 구동부(340)는 표시 구동 회로(320)의 스캔 제어 신호를 입력 받을 수 있다. 스캔 구동부(340)는 스캔 제어 신호에 따라 스캔 신호들을 생성하여 스캔 라인(GL)들에 공급한다.
도 8에서는 스캔 구동부(340)가 표시 영역(DA)의 좌측 바깥쪽의 비표시 영역(NDA)에 형성된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 스캔 구동부(340)는 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에 형성될 수 있다.
표시 구동 회로(320)는 표시 패드(DP)들에 접속되어 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다. 표시 구동 회로(320)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 팬 아웃 라인(DLL)들을 통해 데이터 라인(DL)들에 공급한다. 또한, 표시 구동 회로(320)는 복수의 스캔 제어 라인들(SCL)을 통해 스캔 구동부(340)를 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 스캔 구동부(340)의 스캔 신호들에 의해 데이터 전압들이 공급될 화소(SP1, SP2)들이 선택되며, 선택된 화소(SP1, SP2)들에 데이터 전압들이 공급된다.
도 10은 도 7의 센싱층을 설명하기 위한 평면도이다. 도 11 도 10의 A 영역의 확대도이다. 도 12는 도 11의 ⅩⅡ-ⅩⅡ' 선을 기준으로 자른 단면도이다.
도 10 내지 도 12를 참조하면, 센싱층(SL)은 사용자의 터치를 감지하기 위한 센싱 영역(SA)과 센싱 영역(SA) 주변에 배치된 센싱 주변 영역(SPA)을 포함한다.
도 10에서는 센싱층(SL)의 센싱 전극(TE, RE)들이 제1 센싱 전극(TE)들과 제2 센싱 전극(RE)들을 포함하며, 제1 센싱 전극(TE)들에 구동 신호를 인가한 후 제2 센싱 전극(RE)들을 통해 상호 용량들의 변화량들을 감지하는 상호 용량 방식으로 구동되는 2 층(two layer)의 상호 용량 방식으로 구동되는 것을 중심으로 예시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 센싱층(SL)은 연결 전극(BE)들 없이 제1 센싱 전극(TE)들과 제2 센싱 전극(RE)들을 포함하며, 상호 용량 방식으로 구동되는 1 층(one layer)의 상호 용량 방식으로 구동될 수 있다. 또는, 센싱층(SL)은 한 종류의 센싱 전극들을 이용하여 셀프 용량들의 변화량을 감지하는 1 층의 셀프 용량 방식으로 구동될 수 있다.
도 10을 참조하면, 센싱층(SL)은 사용자의 터치를 감지하기 위한 센싱 영역(SA)과 센싱 영역(SA)의 주변에 배치되는 센싱 주변 영역(SPA)을 포함한다. 센싱 영역(SA)은 표시 유닛(DU)의 표시 영역(DA)에 중첩하고, 센싱 주변 영역(SPA)은 표시 유닛(DU)의 비표시 영역(NDA)에 중첩할 수 있다.
제1 센싱 전극(TE)들은 제2 방향(DR2)을 따라 배치되고, 전기적으로 연결될 수 있다. 제2 센싱 전극(RE)들은 제2 방향(DR2)과 교차하는 제1 방향(DR1)을 따라 배치되며, 전기적으로 연결될 수 있다. 제1 센싱 전극(TE)들과 제2 센싱 전극(RE)들은 서로 전기적으로 분리될 수 있다. 제1 센싱 전극(TE)들과 제2 센싱 전극(RE)들은 서로 이격되도록 배치될 수 있다.
도 11을 참조하면, 제2 방향(DR2)으로 인접한 제1 센싱 전극(TE)들은 연결 전극(BE)들에 의해 서로 전기적으로 연결되고, 제1 방향(DR1)으로 인접한 제1 센싱 전극(TE)들은 서로 절연될 수 있다. 또한, 제1 방향(DR1)으로 인접한 제2 센싱 전극(RE)들은 서로 전기적으로 연결되고, 제2 방향(DR2)으로 인접한 제2 센싱 전극(RE)들은 전기적으로 절연될 수 있다. 그러므로, 제1 센싱 전극(TE)들과 제2 센싱 전극(RE)들의 교차점들에는 상호 용량이 형성될 수 있다. 센싱 구동부(330)는 상호 용량에 충전된 전압을 감지함으로써, 사용자의 터치 여부 등을 판단할 수 있다.
연결 전극(BE)들은 각각 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 통해 제2 방향(DR2)으로 인접한 제1 센싱 전극(TE)들과 접속될 수 있다. 연결 전극(BE)의 일단은 제1 컨택홀(CNT1)을 통해 제2 방향(DR2)으로 인접한 제1 센싱 전극(TE)들 중 하나의 제1 센싱 전극(TE)에 접속될 수 있다. 연결 전극(BE)의 타단은 제2 컨택홀(CNT2)을 통해 제2 방향(DR2)으로 인접한 제1 센싱 전극(TE)들 중 다른 제1 센싱 전극(TE)에 접속될 수 있다. 도 11에서는 제1 센싱 전극(TE)들이 한 쌍의 연결 전극(BE)에 의해 연결된 구조를 예시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 연결 전극(BE)은 여러 쌍으로 이루어진 복수의 서브 연결 전극을 포함할 수도 있다.
제1 센싱 전극(TE)과 제2 센싱 전극(RE)은 메쉬 형태 또는 그물망 형태로 형성될 수 있다. 제1 센싱 전극(TE)과 제2 센싱 전극(RE)들을 포함하는 센싱층(SL)이 도 7과 같이 박막 봉지막(TFEL) 상에 바로 형성되는 경우, 발광 소자층(EML)의 제2 전극과 센싱층(SL)의 제1 센싱 전극(TE) 및 제2 센싱 전극(RE)들 각각의 사이의 거리가 가깝게 되어, 발광 소자층(EML)의 제2 전극과 제1 센싱 전극(TE) 및 제2 센싱 전극(RE)들 사이에 기생 정전 용량(Parasitic Capacitance)이 크게 형성될 수 있다. 기생 정전 용량은 발광 소자층(EML)의 제2 전극과 센싱층(SL)의 제1 센싱 전극(TE) 및 제2 센싱 전극(RE) 사이의 중첩 면적에 비례하므로, 기생 정전 용량을 줄이기 위해서는 제1 센싱 전극(TE)과 제2 센싱 전극(RE)이 메쉬 형태 또는 그물망 형태를 갖는 것이 바람직하다.
아울러, 제1 센싱 전극(TE)과 제2 센싱 전극(RE)이 메쉬 형태 또는 그물망 형태를 갖는 경우, 화소(SP1, SP2)들로부터 출력된 광이 제1 센싱 전극(TE)과 제2 센싱 전극(RE)에 의해 가려짐으로써 광의 휘도가 저하되는 것을 방지할 수 있다. 이를 위해, 제1 센싱 전극(TE)과 제2 센싱 전극(RE)의 메쉬 구조는 화소(SP1, SP2)들의 발광 영역을 정의하는 화소 정의막과 중첩하도록 배치될 수 있다.
다시 도 10을 참조하면, 센싱 주변 영역(SPA)에는 센싱 패드(TP1, TP2)들과 센싱 라인(TL1, TL2, RL)들이 배치될 수 있다.
센싱 패드(TP1, TP2)들은 표시 장치(10)의 일측에 배치될 수 있다. 센싱 패드(TP1, TP2)들은 제1 센싱 패드(TP1)와 제2 센싱 패드(TP2)를 포함할 수 있다. 제1 센싱 패드(TP1)는 상술한 표시 패드(DP)의 일측에 배치되고, 제2 센싱 패드(TP2)는 표시 패드(DP)의 타측에 배치될 수 있으나, 이에 제한되는 것은 아니다.
센싱 라인(TL1, TL2, RL)들은 제1 센싱 전극(TE)에 연결되는 구동 라인(TL1, TL2)과 제2 센싱 전극(RE)에 연결되는 감지 라인(RL)을 포함할 수 있다.
구동 라인(TL1, TL2)은 센싱 영역(SA)의 일측에 배치된 제1 센싱 전극(TE)들과 연결되는 제1 구동 라인(TL1)과 센싱 영역(SA)의 타측에 배치된 제1 센싱 전극(TE)들과 연결되는 제2 구동 라인(TL2)을 포함할 수 있다. 여기서, 센싱 영역(SA)의 일측은 센싱 영역(SA)의 하측을 의미하고, 센싱 영역(SA)의 타측은 센싱 영역(SA)의 상측을 의미할 수 있다. 센싱 영역(SA)의 상측과 타측은 서로 대향하는 측일 수 있다. 예를 들어, 도 10에 도시된 바와 같이 제2 방향(DR2)으로 전기적으로 연결된 제1 센싱 전극(TE)들 중 하측 끝에 배치된 제 제1 센싱 전극(TE)은 제1 구동 라인(TL1)에 연결되며, 제2 방향(DR2)으로 전기적으로 연결된 제1 센싱 전극(TE)들 중 상측 끝에 배치된 제1 센싱 전극(TE)은 제2 구동 라인(TL2)에 연결될 수 있다.
제2 구동 라인(TL2)들은 센싱 영역(SA)의 좌측 바깥쪽을 경유하여 센싱 영역(SA)의 상측에서 제1 센싱 전극(TE)들에 연결될 수 있다. 구동 라인(TL1, TL2)들의 일단은 제1 센싱 전극(TE)들에 연결되고, 구동 라인(TL1, TL2)들의 타단은 제1 센싱 패드(TP1)들에 연결될 수 있다. 이에 따라, 센싱 구동부(330)는 제1 센싱 전극(TE)들에 전기적으로 연결될 수 있다.
센싱 영역(SA)의 일 측에 배치된 제2 센싱 전극(RE)들은 감지 라인(RL)들에 연결될 수 있다. 예를 들어, 도 10에 도시된 바와 같이 제1 방향(DR1)으로 전기적으로 연결된 제2 센싱 전극(RE) 중 우측 끝에 배치된 제2 센싱 전극(RE)은 감지 라인(RL)에 연결될 수 있다. 감지 라인(RL)들의 일단은 제2 센싱 전극(RE)에 연결되고, 감지 라인(RL)의 타단은 제2 센싱 패드(TP2)들에 연결될 수 있다. 이에 따라, 센싱 구동부(330)는 제1 감지 전극(RE2)들에 전기적으로 연결될 수 있다.
도면으로 도시하지 않았지만, 센싱 라인(TL1, TL2, RL)의 외측에는 접지 라인이 더 배치될 수 있다.
접지 라인은 센싱층(SL)의 가장 외곽에 배치될 수 있다. 접지 라인에는 접지 전압이 인가될 수 있다. 이에 따라, 외부로부터 정전기가 인가되는 경우, 정전기는 접지 라인으로 방전될 수 있다. 접지 라인의 일단은 센싱 패드(TP1, TP2)들과 전기적으로 연결될 수 있다.
또한, 센싱 라인(TL1, TL2, RL)들과 접지 라인 사이에는 가드 라인이 더 배치될 수 있다. 이에 따라, 가드 라인은 센싱 라인(TL1, TL2, RL)들 간의 커플링을 최소화하거나, 센싱 라인(TL1, TL2, RL)들과 접지 라인 간의 커플링을 최소화하는 역할을 할 수 있다. 가드 라인의 일단은 센싱 패드(TP1, TP2)들과 전기적으로 연결될 수 있다.
도 12를 참조하면, 센싱층(SL)은 제1 센싱 절연층(SIL1), 센싱 컨택층(SCNT), 센싱 보호층(SPVX), 제1 센싱 도전층, 및 제2 센싱 도전층을 포함한다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
제1 센싱 절연층(SIL1)은 무기막을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 제1 센싱 절연층(SIL1)은 유기막으로 이루어지거나, 무기막과 유기막이 교번하여 적층된 구조를 가질 수도 있다.
무기막은 예를 들어, 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
유기막은 예를 들어, 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
제1 센싱 절연층(SIL1) 상에는 제1 센싱 도전층이 배치될 수 있다. 제1 센싱 도전층은 몰리브덴, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다.
제1 센싱 도전층은 상술한 연결 전극(BE)을 포함할 수 있다. 연결 전극(BE)을 이루는 제1 센싱 도전층은 상술한 바와 같이, 메쉬 형상을 가질 수 있다. 이 경우, 제1 센싱 도전층은 사용자에게 시인되지 않을 수 있다. 또한, 연결 전극(BE)은 화소의 개구율이 낮아지는 것을 방지하기 위해, 후술할 화소 정의막과 중첩되게 배치될 수 있다.
제1 센싱 도전층 상에는 센싱 컨택층(SCNT)이 배치될 수 있다. 센싱 컨택층(SCNT)은 제1 센싱 도전층과 제2 센싱 도전층을 절연시킨다.
센싱 컨택층(SCNT)은 상술한 제1 센싱 절연층(SIL1)과 동일한 물질을 포함하거나, 제1 센싱 절연층(SIL1)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 예를 들어, 센싱 컨택층(SCNT)은 무기막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
센싱 컨택층(SCNT) 상에는 제2 센싱 도전층이 배치될 수 있다. 제2 센싱 도전층은 상술한 제1 센싱 도전층과 동일한 물질을 포함하거나, 제1 센싱 도전층의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 센싱 도전층은 상술한 제1 센싱 전극(TE)들과 제2 센싱 전극(RE)들을 포함할 수 있다. 제1 센싱 전극(TE)은 센싱 컨택층(SCNT)을 관통하여 연결 전극(BE)의 일단을 노출시키는 컨택홀(CNT1, CNT2)을 통해 연결 전극(BE)과 전기적으로 연결될 수 있다.
제1 센싱 전극(TE)들과 제2 센싱 전극(RE)들을 이루는 제2 센싱 도전층은 상술한 바와 같이, 메쉬 형상을 가질 수 있다. 이 경우, 제2 센싱 도전층은 사용자에게 시인되지 않을 수 있다. 또한, 제1 센싱 전극(TE)들과 제2 센싱 전극(RE)들은 화소의 개구율이 낮아지는 것을 방지하기 위해, 후술할 화소 정의막과 중첩되게 배치될 수 있다.
제2 센싱 도전층 상에는 센싱 보호층(SPVX)이 배치될 수 있다. 센싱 보호층(SPVX)은 유기막을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 센싱 보호층(SPVX)은 무기막으로 이루어지거나, 유기막과 무기막이 교번하여 적층된 구조를 가질 수도 있다.
유기막은 예를 들어, 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
무기막은 예를 들어, 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
이하, 제1 영역(A1)과 제2 영역(A2)의 단면 구조에 대해 상세히 설명한다.
도 13은 도 9의 ⅩⅢA-ⅩⅢA' 선 및 ⅩⅢB-ⅩⅢB' 선을 기준으로 자른 단면도이다.
도 13을 참조하면, 기판(SUB) 상에는 박막 트랜지스터층(TFTL)이 배치될 수 있다. 박막 트랜지스터층(TFTL)은 반도체층(ACT), 제1 절연층(IL1), 제1 도전층, 제2 절연층(IL2), 제2 도전층, 제3 절연층(IL3), 제3 도전층, 및 제4 절연층(IL4)을 포함할 수 있다.
상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
반도체층(ACT)은 기판(SUB) 상에 배치될 수 있다. 반도체층(ACT)과 기판(SUB) 사이에는 버퍼층이 더 배치될 수 있다. 상기 버퍼층은 불순물 이온이 확산되는 것을 방지하고, 수분의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 상기 버퍼층은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
반도체층(ACT)은 제1 화소(SP1)와 제2 화소(SP2)의 박막 트랜지스터들의 채널을 이룬다. 반도체층(ACT)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다.
반도체층(ACT)이 다결정 실리콘으로 이루어지는 경우, 이온 도핑된 반도체층(ACT)은 도전성을 가질 수 있다. 이로 인해, 반도체층(ACT)은 박막 트랜지스터들의 채널 영역뿐만 아니라 소스 영역 및 드레인 영역을 포함할 수 있다. 상기 소스 영역 및 상기 드레인 영역은 각 채널 영역의 양 옆에 연결되어 있을 수 있다.
다른 실시예에서, 반도체층(ACT)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘이나, 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 예를 들어, 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 또한, 반도체층(ACT)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다.
반도체층(ACT) 상에는 제1 절연층(IL1)이 배치된다. 제1 절연층(IL1)은 기판(SUB)의 전면 상에 배치될 수 있다. 즉, 제1 절연층(IL1)은 제1 영역(A1)과 제2 영역(A2) 전체에 배치될 수 있다.
제1 절연층(IL1)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제1 절연층(IL1)은 실리콘 화합물 또는 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(IL1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 또는 티타늄 산화물 등을 포함할 수 있다. 제1 절연층(IL1)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 절연층(IL1) 상에는 제1 도전층이 배치된다. 제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(110)은 단일막 또는 다층막일 수 있다.
제1 도전층은 제1 화소(SP1)와 제2 화소(SP2)의 박막 트랜지스터들의 게이트 전극(GE) 및 유지 커패시터의 제1 전극을 포함할 수 있다.
제1 도전층 상에는 제2 절연층(IL2)이 배치된다. 제2 절연층(IL2)은 제1 화소(SP1)와 제2 화소(SP2)의 게이트 전극(GE)을 덮도록 배치될 수 있다. 제2 절연층(IL2)은 제1 영역(A1)의 투과부(TA)의 투과율 저하를 방지하기 위해 투과부(TA)에는 배치되지 않을 수 있다.
제2 절연층(IL2)은 제1 도전층과 제2 도전층을 절연시키는 역할을 할 수 있다. 제2 절연층(IL2)은 상술한 제1 절연층(IL1)과 동일한 물질을 포함하거나, 제1 절연층(IL1)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 절연층(IL2) 상에는 제2 도전층이 배치된다. 제2 도전층은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층은 단일막 또는 다층막일 수 있다. 예를 들어, 제2 도전층은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.
제2 도전층은 제1 화소(SP1)와 제2 화소(SP2)의 박막 트랜지스터들의 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 제2 절연층(IL2) 및 제1 절연층(IL1)을 관통하는 컨택홀을 통해 각각 반도체층(ACT)의 소스 영역 및 드레인 영역과 접속될 수 있다.
제3 절연층(IL3)은 제2 도전층을 덮는다. 제3 절연층(IL3)은 제1 화소(SP1)와 제2 화소(SP2)의 소스 전극(SE) 및 드레인 전극(DE)을 덮도록 배치될 수 있다. 제3 절연층(IL3)은 제1 영역(A1)의 투과부(TA)의 투과율 저하를 방지하기 위해, 투과부(TA)에는 배치되지 않을 수 있다.
제3 절연층(IL3)은 비아층일 수 있다. 제3 절연층(IL3)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated poly-esters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제3 절연층(IL3) 상에는 제3 도전층이 배치된다. 제3 도전층은 상술한 제2 도전층과 동일한 물질을 포함하거나, 제2 도전층의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제3 도전층은 제1 화소(SP1)와 제2 화소(SP2)의 박막 트랜지스터들의 연결 전극(CE)을 포함할 수 있다. 연결 전극(CE)은 제3 절연층(IL3)을 관통하는 컨택홀을 통해 드레인 전극(DE)과 접할 수 있다.
제4 절연층(IL4)은 제3 도전층을 덮는다. 제4 절연층(IL4)은 제1 화소(SP1)와 제2 화소(SP2)의 연결 전극(CE)을 덮도록 배치될 수 있다. 제4 절연층(IL4)은 제1 영역(A1)의 투과부(TA)의 투과율 저하를 방지하기 위해 투과부(TA)에는 배치되지 않을 수 있다.
실시예에 따라, 제3 도전층 및/또는 제4 절연층(IL4)은 생략될 수 있다. 이 경우, 제3 절연층(IL3)은 비아층 역할을 할 수 있다. 즉, 후술할 제1 전극(ANO)은 제3 절연층(IL3)을 관통하는 컨택홀을 통해 드레인 전극(DE)과 접할 수 있다.
제4 절연층(IL4)은 비아층일 수 있다. 제4 절연층(IL4) 상술한 제3 절연층(IL3)과 동일한 물질을 포함하거나, 제3 절연층(IL3)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 배치 될 수 있다. 발광 소자층(EML)은 제1 전극(ANO), 발광층(EL), 제2 전극(CAT) 및 화소 정의막(PDL1, PDL2)을 포함할 수 있다.
발광 소자층(EML)은 제1 화소(SP1)와 제2 화소(SP2)에 걸쳐 배치되되, 투과부(TA)에는 배치되지 않을 수 있다. 이에 따라, 투과부(TA)는 표시 패널(300)의 상부로부터의 광이 패널 하부 센서(720, 730, 740, 750)들로 입사될 수 있는 경로를 제공할 수 있다. 한편, 도면에서는 투과부(TA)에서 발광 소자층(EML) 중 제1 전극(ANO), 발광층(EL), 및/또는 화소 정의막(PDL1, PDL2)이 생략되고, 제2 전극(CAT)이 배치되는 경우를 예시하였으나, 반드시 이에 제한되는 것은 것 아니다. 실시예에 따라, 투과부(TA)에서 제1 전극(ANO), 제2 전극(CAT) 및/또는 화소 정의막(PDL1, PDL2)이 생략되되, 발광층(EL)이 배치될 수도 있다.
제1 전극(ANO)은 제4 절연층(IL4) 상에 배치된다. 제1 전극(ANO)은 제1 화소(SP1)와 제2 화소(SP2)의 박막 트랜지스터와 전기적으로 연결될 수 있다. 구체적으로, 제1 전극(ANO)은 제4 절연층(IL4)을 관통하는 컨택홀을 통해 연결 전극(CE)과 접하고, 연결 전극(CE)을 통해 박막 트랜지스터의 드레인 전극(DE)과 전기적으로 연결될 수 있다. 제1 화소(SP1)와 제2 화소(SP2)의 애노드 전극은 제1 전극(ANO)으로 이루어질 수 있다.
발광층(EL)을 기준으로 제2 전극(CAT) 방향으로 발광하는 상부 발광 구조에서 제1 전극(ANO)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속 물질로 이루어질 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
발광층(EL)을 기준으로 제1 전극(ANO) 방향으로 발광하는 하부 발광 구조에서 제1 전극(ANO)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속 물질(TCO), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속 물질로 이루어질 수 있다. 제1 전극(ANO)이 반투과 금속 물질로 형성되는 경우, 마이크로 캐비티에 의해 출광 효율이 높아질 수 있다.
화소 정의막(PDL1, PDL2)은 화소(SP1, SP2)들의 발광 영역을 정의하기 위해, 제4 절연층(IL4) 상에서 제1 전극(ANO)을 구획하도록 배치될 수 있다. 화소 정의막(PDL1, PDL2)은 제1 전극(ANO)의 가장자리를 덮도록 형성될 수 있다.
화소 정의막(PDL1, PDL2)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다.
또한, 화소 정의막(PDL1, PDL2)은 광 흡수 물질을 포함하거나, 광 흡수제가 도포되어 외부로부터 유입된 광을 흡수하는 역할을 할 수 있다. 예를 들어, 화소 정의막(PDL1, PDL2)은 카본 계열의 블랙 안료를 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 화소 정의막(PDL1, PDL2)은 광 흡수율이 높은 크롬(Cr), 몰리브덴(Mo), 몰리브덴과 티타늄의 합금(MoTi), 텅스텐(W), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 망간(Mn), 코발트(Co) 또는 니켈(Ni)과 같은 불투명 금속 물질을 포함할 수도 있다.
화소 정의막(PDL1, PDL2)은 제1 화소(SP1)의 발광 영역을 정의하는 제1 화소 정의막(PDL1)과 제2 화소(SP2)의 발광 영역을 정의하는 제2 화소 정의막(PDL2)을 포함할 수 있다.
제1 화소 정의막(PDL1)의 두께는 제2 화소 정의막(PDL2)의 두께와 실질적으로 동일할 수 있다.
또한, 제1 화소 정의막(PDL1)의 일 방향의 폭은 제2 화소 정의막(PDL2)의 상기 일 방향의 폭과 실질적으로 동일할 수 있다. 이 때, 화소 정의막(PDL1, PDL2)의 상기 일 방향의 폭은 발광층(EL1, EL2)과 인접하는 화소 정의막(PDL1, PDL2)의 끝단 간의 간격을 의미할 수 있다.
제1 전극(ANO)과 화소 정의막(PDL1, PDL2) 상에는 발광층(EL)이 배치된다.
발광층(EL)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 발광층(EL)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 예를 들어, 제1 영역(A1) 및 제2 영역(A2)의 제1 서브 화소(R)들의 발광층(ELR)은 적색 광을 발광하고, 제2 서브 화소(G)들의 발광층(ELG)은 녹색 광을 발광하며, 제3 서브 화소(B)들의 발광층(ELB)은 청색 광을 발광할 수 있다.
또는, 제1 영역(A1) 및 제2 영역(A2)의 발광층(EL)은 하나 또는 복수의 층으로 이루어져 백색 광, 자외선 광, 또는 청색 광을 발광할 수 있다. 이 경우 제1 서브 화소(R)는 적색 광을 투과시키는 적색 컬러 필터와 중첩하고, 제2 서브 화소(G)는 녹색 광을 투과시키는 녹색 컬러 필터와 중첩하며, 제3 서브 화소(B)는 청색 광을 투과시키는 청색 컬러 필터와 중첩할 수 있다.
또는, 제1 서브 화소(R)는 자외선 광 또는 청색 광을 적색 광으로 변환하는 적색 파장 변환층과 중첩하고, 제2 서브 화소(G)는 자외선 광 또는 청색 광을 녹색 광으로 변환하는 적색 파장 변환층과 중첩하며, 제3 서브 화소(B)는 자외선 광 또는 청색 광을 청색 광으로 변환하는 청색 파장 변환층과 중첩할 수도 있다.
발광층(EL)과 화소 정의막(PDL1, PDL2) 상에는 제2 전극(CAT)이 배치된다. 화소 정의막(PDL1, PDL2) 상에 별도의 스페이서(SPC)가 더 배치되는 경우, 제2 전극(CAT)은 스페이서(SPC) 상에 배치될 수 있다.
제2 전극(CAT)은 화소(SP1, SP2)들의 발광층(EL)을 덮을 수 있다. 제2 전극(CAT)은 화소(SP1, SP2)들에 공통적으로 형성되는 공통층일 수 있다. 제2 전극(CAT) 상에는 캡핑층(capping layer)이 더 배치될 수 있다.
상부 발광 구조에서 제2 전극(CAT)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속 물질(TCO), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속 물질로 형성될 수 있다. 제2 전극(CAT)이 반투과 금속 물질로 형성되는 경우, 마이크로 캐비티에 의해 출광 효율이 높아질 수 있다.
하부 발광 구조에서 제2 전극(CAT)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속 물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
발광 소자층(EML) 상에는 박막 봉지층(TFEL)이 배치된다.
박막 봉지층(TFEL)은 기판(SUB)의 전면 상에 배치될 수 있다. 즉, 박막 봉지층(TFEL)은 제1 영역(A1)과 제2 영역(A2)의 전체에 배치될 수 있다.
제1 영역(A1)의 박막 봉지층(TFEL)의 최소 두께는 제2 영역(A2)의 박막 봉지층(TFEL)의 최소 두께와 상이할 수 있다. 여기서, 각 영역(A1, A2)의 봉지층(TFEL)의 최소 두께는 봉지층(TFEL)의 일면으로부터 봉지층(TFEL)의 타면까지의 제3 방향(DR3)의 길이 중 최소값으로 정의될 수 있다.
상술한 바와 같이, 투과부(TA)에서 박막 트랜지스터층(TFTL)의 일부가 생략되는 경우, 투과부(TA)와 제1 화소(SP1) 간에 단차가 형성되어, 제1 영역(A1)에 도포된 박막 봉지 물질층은 투과부(TA)로 유입될 수 있다. 따라서, 제1 영역(A1)의 박막 봉지층(TFEL)의 최소 두께는 제2 영역(A2)의 박막 봉지층(TFEL)의 최소 두께보다 상대적으로 작게 형성될 수 있다.
봉지층(TFEL)은 제1 봉지층(TFE1), 제2 봉지층(TFE2), 및 제1 봉지층(TFE1)과 제2 봉지층(TFE2) 사이에 배치된 제3 봉지층(TFE3)을 포함할 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
제1 봉지층(TFE1)은 제2 전극(CAT) 상에 배치될 수 있다. 제1 봉지층(TFE1)은 기판(SUB)의 전면 상에 배치될 수 있다. 제1 봉지층(TFE1)은 무기막일 수 있다. 무기막은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx), 또는 실리콘 옥시나이트라이드(SiONx)일 수 있으나, 이에 제한되는 것은 아니다.
제2 봉지층(TFE2)은 제1 봉지층(TFE1) 상에 배치될 수 있다. 제2 봉지층(TFE2)은 기판(SUB)의 전면 상에 배치될 수 있다. 제2 봉지층(TFE2)은 무기막일 수 있다. 제2 봉지층(TFE2)은 제1 봉지층(TFE1)과 동일한 물질을 포함하거나, 제1 봉지층(TFE1)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제3 봉지층(TFE3)은 제1 봉지층(TFE1)과 제2 봉지층(TFE2) 사이에 배치될 수 있다. 제3 봉지층(TFE3)은 박막 트랜지스터층(TFTL)과 발광 소자층(EML)에 의한 단차를 평탄화하는 역할을 할 수 있다.
제3 봉지층(TFE3)은 유기막일 수 있다. 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin)일 수 있으나, 이에 제한되는 것은 아니다.
제3 봉지층(TFE3)의 두께는 제1 봉지층(TFE1) 및/또는 제2 봉지층(TFE2)의 두께보다 클 수 있다.
또한, 제1 영역(A1)의 제3 봉지층(TFE3)의 최소 두께는 제2 영역(A2)의 제3 봉지층(TFE3)의 최소 두께와 상이할 수 있다. 여기서, 각 영역(A1, A2)의 제3 봉지층(TFE3)의 최소 두께는 제3 봉지층(TFE3)의 일면으로부터 제3 봉지층(TFE3)의 타면까지의 제3 방향(DR3)의 길이 중 최소값으로 정의될 수 있다.
상술한 바와 같이, 투과부(TA)에서 박막 트랜지스터층(TFTL)의 일부가 생략되는 경우, 투과부(TA)와 제1 화소(SP1) 간에 단차가 형성되어, 제1 영역(A1)에 도포된 제3 봉지 물질층은 투과부(TA)로 유입될 수 있다. 따라서, 제1 영역(A1)의 제3 봉지층(TFE3)의 최소 두께는 제2 영역(A2)의 제3 봉지층(TFE3)의 최소 두께보다 작게 형성될 수 있다. 예를 들어, 제1 영역(A1)의 제3 봉지층(TFE3)의 최소 두께는 4um 이하이고, 제2 영역(A2)의 제3 봉지층(TFE3)의 최소 두께는 8um 이하일 수 있으나, 이에 제한되는 것은 아니다.
봉지층(TFEL) 상에는 센싱층(SL)이 배치될 수 있다.
센싱층(SL)이 봉지층(TFEL) 상에 바로 배치됨으로써, 센싱층(SL)을 포함하는 별도의 센싱 패널이 봉지층(TFEL) 상에 부착되는 경우보다 표시 장치(1)의 두께를 줄일 수 있음은 앞서 설명한 바와 같다.
센싱층(SL)은 제1 센싱 절연층(SIL1), 제1 센싱 도전층(SCL1), 센싱 컨택층(SCNT), 제2 센싱 도전층(SCL2), 및 센싱 보호층(SPVX)을 포함할 수 있다.
제1 센싱 절연층(SIL1)은 제2 봉지층(TFE2) 상에 배치될 수 있다. 제1 센싱 절연층(SIL1)은 제2 봉지층(TFE2) 상에 직접 배치되어, 제2 봉지층(TFE2)의 일면과 직접 접할 수 있다.
제1 센싱 절연층(SIL1)은 기판(SUB)의 전면 상에 배치될 수 있다. 즉, 제1 센싱 절연층(SIL1)은 제1 영역(A1)과 제2 영역(A2) 전체에 배치될 수 있다.
제1 센싱 도전층(SCL1)은 제1 센싱 절연층(SIL1) 상에 배치된다. 제1 센싱 도전층(SCL1)은 상술한 연결 전극(CE) 등을 포함할 수 있다.
센싱 컨택층(SCNT)은 제1 센싱 도전층(SCL1) 상에 배치된다. 센싱 컨택층(SCNT)은 제1 센싱 도전층(SCL1)과 제2 센싱 도전층(SCL2)을 절연시키는 역할을 할 수 있다.
상술한 바와 같이, 센싱 컨택층(SCNT)이 무기막을 포함하는 경우, 투과부(TA)의 투과율 저하를 방지하기 위해, 센싱 컨택층(SCNT)은 투과부(TA)에 배치되지 않을 수 있다. 이에 따라, 센싱 컨택층(SCNT)은 패널 하부 센서(720, 730, 740, 750)과 비중첩할 수 있다.
제2 센싱 도전층(SCL2)은 센싱 컨택층(SCNT) 상에 배치된다. 제2 센싱 도전층(SCL2)은 상술한 제1 센싱 전극(TE)과 제2 센싱 전극(RE) 등을 포함할 수 있다. 제2 센싱 도전층(SCL2)은 센싱 컨택층(SCNT)을 관통하는 컨택홀을 통해 제1 센싱 도전층(SCL1)과 전기적으로 연결될 수 있다.
다른 실시예에서, 제1 센싱 도전층(SCL1)이 제1 센싱 전극(TE) 및 제2 센싱 전극(RE)을 포함할 수도 있다. 또 다른 실시예에서, 제1 센싱 도전층(SCL1)이 제1 센싱 전극(TE) 및 제2 센싱 전극(RE) 중 하나를 포함하고, 제2 센싱 도전층(SCL2)이 제1 센싱 전극(TE) 및 제2 센싱 전극(RE) 중 다른 하나를 포함할 수도 있다.
센싱 보호층(SPVX)은 제2 센싱 도전층(SCL2) 상에 배치된다. 센싱 보호층(SPVX)은 기판(SUB)의 전면 상에 배치될 수 있다. 즉, 센싱 보호층(SPVX)은 제1 영역(A1)과 제2 영역(A2) 전체에 배치될 수 있다.
이외, 제1 센싱 절연층(SIL1), 제1 센싱 도전층(SCL1), 센싱 컨택층(SCNT), 제2 센싱 도전층(SCL2), 및 센싱 보호층(SPVX)에 대한 상세한 설명은 도 12를 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
센싱층(SL) 상에는 반사 방지층(RFL)이 배치된다. 반사 방지층(RFL)은 외광 반사를 차단하는 역할을 할 수 있으므로, 별도의 편광판을 생략할 수 있다. 따라서, 표시 장치(10)의 휘도 저하를 방지함과 동시에 표시 패널(300)의 두께를 최소화할 수 있음은 앞서 설명한 바와 같다.
반사 방지층(RFL)은 차광층(BM1, BM2)과 컬러 필터(CF1, CF2)를 포함할 수 있다.
차광층(BM1, BM2)은 센싱 보호층(SPVX) 상에 배치될 수 있다.
차광층(BM1, BM2)은 광 흡수 물질을 포함하거나, 광 흡수제가 도포되어 외부로부터 유입된 광을 흡수하는 역할을 할 수 있다. 이 경우, 차광층(BM1, BM2)은 카본 계열의 블랙 안료를 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 차광층(BM1, BM2)은 광 흡수율이 높은 크롬(Cr), 몰리브덴(Mo), 몰리브덴과 티타늄의 합금(MoTi), 텅스텐(W), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 망간(Mn), 코발트(Co) 또는 니켈(Ni)과 같은 불투명 금속 물질을 포함할 수도 있다.
차광층(BM1, BM2)은 상술한 화소 정의막(PDL1, PDL2)과 두께 방향 즉, 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
차광층(BM1, BM2)은 제1 영역(A1)에 배치되는 제1 차광층(BM1)과 제2 영역(A2)에 배치되는 제2 차광층(BM2)을 포함할 수 있다.
제1 차광층(BM1)은 제1 화소 정의막(PDL1)과 두께 방향으로 중첩하도록 배치될 수 있다. 또한, 제2 차광층(BM2)은 제2 화소 정의막(PDL2)과 두께 방향으로 중첩하도록 배치될 수 있다.
일 실시예에서, 제1 차광층(BM1)의 일 방향의 폭은 제2 차광층(BM2)의 일 방향의 폭과 상이할 수 있다. 예를 들어, 제1 차광층(BM1)의 일 방향의 폭은 제2 차광층(BM2)의 일 방향의 폭보다 클 수 있다.
일 실시예에서, 제1 차광층(BM1)의 일 방향의 폭은 제1 화소 정의막(PDL1)의 상기 일 방향의 폭과 상이할 수 있다. 또한, 제2 차광층(BM2)의 상기 일 방향의 폭은 제2 화소 정의막(PDL2)의 상기 일 방향의 폭과 상이할 수 있다. 예를 들어, 제1 차광층(BM1)의 상기 일 방향의 폭은 제1 화소 정의막(PDL1)의 상기 일 방향의 폭보다 작을 수 있다. 또한, 제2 차광층(BM2)의 상기 일 방향의 폭은 제2 화소 정의막(PDL2)의 상기 일 방향의 폭보다 작을 수 있다. 여기서, 화소 정의막(PDL1, PDL2)의 상기 일 방향의 폭은 발광층(EL1, EL2)과 인접하는 화소 정의막(PDL1, PDL2)의 끝단 간의 상기 일 방향의 간격을 의미할 수 있다. 차광층(BM1, BM2)의 상기 일 방향의 폭은 컬러 필터(CF1, CF2)와 인접하는 차광층(BM1, BM2)의 끝단 간의 상기 일 방향의 간격을 의미할 수 있다.
차광층(BM1, BM2)의 일 방향의 폭이 화소 정의막(PDL1, PDL2)의 상기 일 방향의 폭보다 작게 형성되는 경우, 발광 소자층(EML)으로부터 출사된 광이 차광층(BM1, BM2)에 흡수되는 것을 최소화할 수 있으므로, 측면 휘도비를 향상시키고, WAD(white angular dependency)를 개선할 수 있다. 여기서, WAD는 관측자의 관측 각도에 따라 가장자리에 녹색(또는 다른 색) 색조가 시인되는 등의 이슈를 의미한다.
다만, 차광층(BM1, BM2)의 폭이 지나치게 작아지는 경우, 차광층(BM1, BM2)의 외광 흡수 기능이 떨어지게 되므로, 차광층(BM1, BM2)의 폭은 측면 휘도비, WAD 및 반사율을 고려하여 조절될 수 있다.
차광층(BM1, BM2)의 일 방향의 폭이 화소 정의막(PDL1, PDL2)의 상기 일 방향의 폭보다 작을 경우, 도 13에 도시된 바와 같이, 화소 정의막(PDL1, PDL2)의 끝단과 차광층(BM1, BM2)의 끝단 사이에 소정의 갭(G1, G2)이 정의될 수 있다.
구체적으로, 표시 장치(10)는 제1 화소 정의막(PDL1)의 끝단으로부터 제1 차광층(BM1)의 끝단까지의 일 방향의 길이로 정의되는 제1 갭(G1), 및 제2 화소 정의막(PDL2)의 끝단으로부터 제2 차광층(BM2)의 끝단까지의 상기 일 방향의 길이로 정의되는 제2 갭(G2)을 포함할 수 있다. 여기서, 제1 갭(G1)은 제1 화소 정의막(PDL1)의 개구부의 가장자리로부터 제1 차광층(BM1)의 개구부의 가장자리까지의 상기 일 방향의 길이로 정의될 수 있다. 또한, 제2 갭(G2)은 제2 화소 정의막(PDL2)의 개구부의 가장자리로부터 제2 차광층(BM2)의 개구부의 가장자리까지의 상기 일 방향의 길이로 정의될 수 있다.
일 실시예에서, 제1 갭(G1)은 제2 갭(G2)과 상이할 수 있다. 예를 들어, 제1 갭(G1)은 제2 갭(G2)보다 작을 수 있다.
구체적으로, 제1 갭(G1)과 제2 갭(G2)은 다음의 수학식 1에 기초하여 결정될 수 있다.
Figure pat00005
여기서,
Figure pat00006
는 제2 갭(G2)을 나타내고,
Figure pat00007
은 제1 갭(G1)을 나타내고,
Figure pat00008
은 제1 영역(A1)의 제3 봉지층(TFE3)의 최소 두께와 제2 영역(A2)의 제3 봉지층(TFE3)의 최소 두께의 차이를 나타내고, 는 0.4 내지 0.6의 범위에서 설정된 변수일 수 있다. 예를 들어, 는 0.5일 수 있으나, 이에 제한되는 것은 아니다.
상술한 바와 같이, 투과부(TA)에 의해 제1 영역(A1)과 제2 영역(A2) 간에 단차가 발생하는 경우, 제1 영역(A1)의 제3 봉지층(TFE3)과 제2 영역(A2)의 제3 봉지층(TFE3)의 두께 차이를 유발할 수 있다.
제1 화소(SP1)와 제2 화소(SP2)에서 제3 봉지층(TFE3)의 두께가 다르게 형성될 경우, 각 화소(SP1, SP2)의 발광 소자층(EML)으로부터 반사 방지층(RFL)까지의 거리가 상이하게 되므로, 제1 화소(SP1)와 제2 화소(SP2)에서의 측면 휘도비 및 WAD 등 시야각에 대한 광특성 차이가 발생할 수 있다.
따라서, 제1 화소(SP1)와 제2 화소(SP2)에서 제3 봉지층(TFE3)의 두께 차이를 고려하여 제2 갭(G2)을 제1 갭(G1)보다 크게 설계함으로써, 제3 봉지층(TFE3)의 두께 차이에 기인한 광특성 차이를 최소화할 수 있다.
차광층(BM1, BM2) 상에는 컬러 필터(CF1, CF2)가 배치될 수 있다.
차광층(BM1, BM2)에 의해 노출된 센싱 보호층(SPVX)의 일면은 개구부로 정의될 수 있다. 컬러 필터(CF1, CF2)는 차광층(BM1, BM2)에 의해 정의된 상기 개구부 내에 배치될 수 있다. 이 경우, 컬러 필터(CF1, CF2)는 상기 개구부 내에서 센싱 보호층(SPVX)과 직접 접할 수 있다. 또한, 컬러 필터(CF1, CF2)는 상기 개구부의 가장자리로부터 차광층(BM1, BM2)의 상면까지 연장되어, 차광층(BM1, BM2)의 상면과 직접 접할 수 있다.
컬러 필터(CF1, CF2)는 제1 영역(A1)에 배치되는 제1 컬러 필터(CF1)와 제2 영역(A2)에 배치되는 제2 컬러 필터(CF2)를 포함할 수 있다.
제1 컬러 필터(CF1)는 제1 화소(SP1)의 발광 영역과 중첩하고, 제2 컬러 필터(CF2)는 제2 화소(SP2)의 발광 영역과 중첩할 수 있다.
구체적으로, 제1 컬러 필터(CF1)는 제1 화소(SP1)의 제1 서브 화소(R)의 발광 영역과 중첩하는 제1 적색 컬러 필터(CF1R), 제2 서브 화소(G)의 발광 영역과 중첩하는 제1 녹색 컬러 필터(CF1G), 및 제3 서브 화소(B)의 발광 영역과 중첩하는 제1 청색 컬러 필터(CF1B)를 포함할 수 있다.
또한, 제2 컬러 필터(CF2)는 제2 화소(SP2)의 제1 서브 화소(R)의 발광 영역과 중첩하는 제2 적색 컬러 필터(CF2R), 제2 서브 화소(G)의 발광 영역과 중첩하는 제2 녹색 컬러 필터(CF2G), 및 제3 서브 화소(B)의 발광 영역과 중첩하는 제2 청색 컬러 필터(CF2B)를 포함할 수 있다.
상술한 실시예에 따르면, 투과부(TA)가 형성된 제1 영역(A1)과 나머지 영역인 제2 영역(A2)에서의 화소 정의막(PDL1, PDL2)과 차광층(BM1, BM2)의 갭(G1, G2)을 달리 설계함으로써 제1 영역(A1)과 제2 영역(A2)의 시야각에 대한 광특성 차이를 최소화할 수 있다.
이하에서는 본 발명의 다른 실시예에 다른 표시 장치에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 14는 다른 실시예에 따른 표시 장치의 단면도이다.
도 14를 참조하면, 본 실시예에 따른 표시 장치는 제1 화소 정의막(PDL1)과 제2 화소 정의막(PDL2')의 두께가 상이하다는 점에서 도 1 내지 도 13의 실시예와 상이하다.
도 13의 실시예에 따른 경우, 제3 봉지층(TFE3)의 두께 차이에 따른 제1 영역(A1) 및 제2 영역(A2)의 시야각에 대한 광특성 편차는 개선이 가능하나, 반사율에 대한 광특성 편차 이슈가 생길 수도 있다.
본 실시예에 따르면, 제2 화소 정의막(PDL2')의 두께는 제1 화소 정의막(PDL)의 두께보다 클 수 있다. 예를 들어, 제1 화소 정의막(PDL1)의 두께가 1.2 내지 1.8 um일 경우, 제2 화소 정의막(PDL2')의 두께는 1.6 내지 2.4 um일 수 있으나, 이에 제한되는 것은 아니다.
제2 화소 정의막(PDL2')의 두께를 상대적으로 크게 형성하는 경우, 제2 차광층(BM2)의 폭을 상대적으로 작게 형성하더라도, 제2 화소 정의막(PDL2')에 의한 외광 흡수율을 높일 수 있으므로, 제1 영역(A1)과 제2 영역(A2) 간의 반사율 차이를 최소화할 수 있다.
이외 표시 장치의 단면 구성은 도 1 내지 도 13을 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
도 15는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 15를 참조하면, 본 실시예에 따른 표시 장치는 센싱층(SL')이 제2 센싱 절연층(SIL2) 및 센싱 평탄화층(SOC)을 더 포함한다는 점에서 도 1 내지 도 13의 실시예와 상이하다.
구체적으로, 제2 센싱 절연층(SIL2)은 제1 센싱 절연층(SIL1)과 제1 센싱 도전층(SCL1) 사이에 배치될 수 있다.
제2 센싱 절연층(SIL2)은 기판(SUB)의 전면 상에 배치될 수 있다. 즉, 제2 센싱 절연층(SIL2)은 제1 영역(A1)과 제2 영역(A2) 전체에 배치될 수 있다.
제2 센싱 절연층(SIL2)은 제1 센싱 절연층(SIL1)과 동일한 물질을 포함하거나, 제1 센싱 절연층(SIL1)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
센싱 평탄화층(SOC)은 제1 센싱 절연층(SIL1)과 제2 센싱 절연층(SIL2) 사이에 배치될 수 있다.
센싱 평탄화층(SOC)의 일면은 제1 센싱 절연층(SIL1)과 직접 접하고, 센싱 평탄화층(SOC)의 타면은 제2 센싱 절연층(SIL2)과 직접 접할 수 있다.
센싱 평탄화층(SOC)은 기판(SUB)의 전면 상에 배치될 수 있다. 즉, 센싱 평탄화층(SOC)은 제1 영역(A1)과 제2 영역(A2) 전체에 배치될 수 있다.
센싱 평탄화층(SOC)은 투과부(TA)로부터 기인한 제1 영역(A1)과 제2 영역(A2)의 박막 봉지층(TFEL)의 두께 차이를 평탄화하는 역할을 할 수 있다.
제1 영역(A1)의 센싱 평탄화층(SOC)의 두께는 제2 영역(A2)의 센싱 평탄화층(SOC)의 두께와 상이할 수 있다.
예를 들어, 제1 영역(A1)의 센싱 평탄화층(SOC)의 두께는 제2 영역(A2)의 센싱 평탄화층(SOC)의 두께보다 클 수 있으나, 이에 제한되는 것은 아니다.
센싱 평탄화층(SOC)은 센싱 보호층(SPVX)과 동일한 물질을 포함하거나, 센싱 보호층(SPVX)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 센싱 평탄화층(SOC)은 유기막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상술한 바와 같이, 센싱층(SL')이 센싱 평탄화층(SOC)을 포함하는 경우, 제1 영역(A1)과 제2 영역(A2)의 박막 봉지층(TFEL)의 두께 차이를 보상할 수 있다. 즉, 각 화소(SP1, SP2)의 발광 소자층(EML)으로부터 반사 방지층(RFL)까지의 거리 차이를 최소화할 수 있으므로, 제1 영역(A1)과 제2 영역(A2) 간의 측면 휘도비 및 WAD 등 광특성 차이를 최소화할 수 있다.
아울러, 각 화소(SP1, SP2)의 발광 소자층(EML)으로부터 반사 방지층(RFL)까지의 거리 차이를 최소화하는 경우, 제1 갭(G1)과 제2 갭(G2)은 실질적으로 동일하도록 형성될 수 있다. 즉, 제1 차광층(BM1)의 폭과 제2 차광층(BM2)의 폭은 실질적으로 동일할 수 있으므로, 제1 영역(A1)과 제2 영역(A2)의 반사율 차이를 최소화할 수 있다.
이외 센싱층(SL')의 단면 구성은 도 1 내지 도 13을 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
도 16은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 16을 참조하면, 본 실시예에 따른 표시 장치는 센싱 컨택층(SCNT')이 투과부(TA)와 중첩하도록 배치된다는 점에서 도 15의 실시예와 상이하다.
센싱 컨택층(SCNT')은 상술한 센싱 평탄화층(SOC) 및/또는 센싱 보호층(SPVX)과 동일한 물질을 포함하거나, 센싱 평탄화층(SOC) 및/또는 센싱 보호층(SPVX)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 예를 들어, 센싱 컨택층(SCNT')은 유기막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
센싱 컨택층(SCNT')이 유기막을 포함하는 경우, 센싱 컨택층(SCNT')은 기판(SUB)의 전면 상에 배치될 수 있다. 센싱 컨택층(SCNT')은 제1 영역(A1)과 제2 영역(A2) 전체에 배치될 수 있다.
또한, 센싱 컨택층(SCNT')은 투과부(TA)와 중첩하도록 배치될 수 있다. 즉, 센싱 컨택층(SCNT')은 패널 하부 센서(720, 730, 740, 750)들과 두께 방향으로 중첩할 수 있다.
센싱 컨택층(SCNT')은 투과부(TA)로부터 기인한 제1 영역(A1)과 제2 영역(A2)의 박막 봉지층(TFEL)의 두께 차이를 추가적으로 평탄화하는 역할을 할 수 있다. 센싱 평탄화층(SOC)에 의해, 제1 영역(A1)과 제2 영역(A2)의 박막 봉지층(TFEL)의 두께 차이를 보상할 수 있으므로, 제1 영역(A1)과 제2 영역(A2) 간의 광특성 차이를 최소화할 수 있음은 앞서 설명한 바와 같다.
아울러, 센싱 컨택층(SCNT')에 의해 각 화소(SP1, SP2)의 발광 소자층(EML)으로부터 반사 방지층(RFL)까지의 거리 차이를 최소화할 수 있으므로, 제1 갭(G1)과 제2 갭(G2)은 실질적으로 동일하도록 형성될 수 있다. 즉, 제1 차광층(BM1)의 폭과 제2 차광층(BM2)의 폭은 실질적으로 동일할 수 있으므로, 제1 영역(A1)과 제2 영역(A2)의 반사율 차이를 최소화할 수 있음은 앞서 설명한 바와 같다.
이외 센싱층(SL'')의 단면 구성은 도 1 내지 도 13을 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
300: 표시 패널
TFTL: 박막 트랜지스터층
EML: 발광 소자층
TFEL: 박막 봉지층
SL: 센싱층
RL: 반사 방지층
PDL1, PDL2: 화소 정의막
BM1, BM2: 차광층
CF1, CF2: 컬러 필터

Claims (20)

  1. 제1 화소들이 정의된 제1 영역 및 제2 화소들이 정의된 제2 영역을 포함하는 표시 패널; 및
    상기 제1 영역과 두께 방향으로 중첩하는 패널 하부 센서를 포함하고,
    상기 표시 패널은 발광 소자층, 및
    상기 발광 소자층 상에 배치된 반사 방지층을 포함하고,
    상기 발광 소자층은 상기 제1 화소의 발광 영역을 정의하는 개구부를 포함하는 제1 화소 정의막, 및 상기 제2 화소의 발광 영역을 정의하는 개구부를 포함하는 제2 화소 정의막을 포함하고,
    상기 반사 방지층은 상기 제1 화소 정의막과 중첩하는 제1 차광층, 및 상기 제2 화소 정의막과 중첩하는 제2 차광층을 포함하고,
    상기 제1 화소 정의막의 상기 개구부의 가장자리로부터 상기 제1 차광층의 개구부의 가장자리까지의 일 방향의 길이로 정의되는 제1 갭, 및 상기 제2 화소 정의막의 상기 개구부의 가장자리로부터 상기 제2 차광층의 개구부의 가장자리까지의 상기 일 방향의 길이로 정의되는 제2 갭을 포함하되,
    상기 제1 갭은 상기 제2 갭보다 작은 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자층과 상기 반사 방지층 사이에 배치된 박막 봉지층을 더 포함하고,
    상기 제1 영역의 상기 박막 봉지층의 최소 두께는 상기 제2 영역의 상기 박막 봉지층의 최소 두께보다 작은 표시 장치.
  3. 제2 항에 있어서,
    상기 박막 봉지층은 제1 봉지층,
    상기 제1 봉지층 상에 배치된 제2 봉지층, 및
    상기 제1 봉지층과 상기 제2 봉지층 사이에 배치된 제3 봉지층을 더 포함하되,
    상기 제1 영역의 상기 제3 봉지층의 최소 두께는 상기 제2 영역의 상기 제3 봉지층의 최소 두께보다 작은 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 갭과 상기 제2 갭은 아래의 수학식에 기초하여 결정되는 표시 장치.
    Figure pat00009

    여기서,
    Figure pat00010
    는 상기 제2 갭을 나타내고,
    Figure pat00011
    은 상기 제1 갭을 나타내고,
    Figure pat00012
    은 상기 제1 영역의 상기 제3 봉지층의 최소 두께와 상기 제2 영역의 상기 제3 봉지층의 최소 두께의 차이를 나타내고, 는 0.4 내지 0.6의 범위에서 설정된 변수이다.
  5. 제1 항에 있어서,
    상기 제1 영역은 상기 제1 화소들과 중첩하지 않는 투과부를 더 포함하고, 상기 패널 하부 센서는 상기 투과부와 두께 방향으로 중첩하는 표시 장치.
  6. 제5 항에 있어서,
    상기 패널 하부 센서는 카메라 장치로서, 상기 투과부를 통해 제공된 빛을 수광하는 이미지 센서를 포함하는 표시 장치.
  7. 제1 항에 있어서,
    상기 반사 방지층은 상기 제1 화소와 중첩하는 제1 컬러 필터, 및 상기 제2 화소와 중첩하는 제2 컬러 필터를 더 포함하고,
    상기 제1 컬러 필터는 상기 제1 차광층의 상기 개구부 내에 배치되고, 상기 제2 컬러 필터는 상기 제2 차광층의 상기 개구부 내에 배치되는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 화소들은 제1 색을 발광하는 제1 서브 화소,
    제2 색을 발광하는 제2 서브 화소, 및
    제3 색을 발광하는 제3 서브 화소를 포함하고,
    상기 제1 컬러 필터는 상기 제1 서브 화소와 중첩하는 제1 서브 컬러 필터,
    상기 제2 서브 화소와 중첩하는 제2 서브 컬러 필터, 및
    상기 제3 서브 화소와 중첩하는 제3 서브 컬러 필터를 포함하는 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 컬러 필터와 인접하는 상기 제1 차광층의 끝단 간의 상기 일 방향의 간격은 상기 제2 컬러 필터와 인접하는 상기 제2 차광층의 끝단 간의 간격보다 큰 표시 장치.
  10. 제1 항에 있어서,
    단위 면적 당 상기 제1 화소들의 개수는 상기 제2 화소들의 개수보다 적은 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 영역의 면적은 상기 제2 영역의 면적보다 작은 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 화소 정의막의 상기 일 방향의 폭은 상기 제2 화소 정의막의 상기 일 방향의 폭과 실질적으로 동일한 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 화소 정의막의 두께는 상기 제1 화소 정의막의 두께보다 큰 표시 장치.
  14. 제1 화소들이 정의된 제1 영역 및 제2 화소들이 정의된 제2 영역을 포함하는 표시 패널; 및
    상기 제1 영역과 두께 방향으로 중첩하는 패널 하부 센서를 포함하고,
    상기 표시 패널은 발광 소자층,
    상기 발광 소자층을 덮는 박막 봉지층,
    상기 박막 봉지층 상에 배치되고, 센싱 전극들을 포함하는 센싱층으로서, 제1 절연층, 상기 제1 절연층 상에 배치된 제2 절연층, 및 상기 제1 절연층과 상기 제2 절연층 사이에 배치된 평탄화층을 포함하는 센싱층; 및
    상기 센싱층 상에 배치된 반사 방지층을 포함하되,
    상기 발광 소자층은 상기 제1 화소의 발광 영역을 정의하는 제1 화소 정의막을 포함하고,
    상기 반사 방지층은 상기 제1 화소 정의막과 중첩하는 제1 차광층을 포함하되, 상기 제1 차광층의 일 방향의 폭은 상기 제1 화소 정의막의 상기 일 방향의 폭보다 작고,
    상기 제1 화소의 상기 박막 봉지층의 두께는 상기 제2 화소의 상기 박막 봉지층의 두께보다 작은 표시 장치.
  15. 제14 항에 있어서,
    상기 센싱층은 상기 제2 절연층 상에 배치된 제1 도전층,
    상기 제1 도전층 상에 배치된 제2 도전층, 및
    상기 제1 도전층과 상기 제2 도전층 사이에 배치된 컨택층을 더 포함하고,
    상기 제2 도전층은 상기 컨택층을 관통하는 컨택홀을 통해 상기 제1 도전층과 전기적으로 연결되는 표시 장치.
  16. 제15 항에 있어서,
    상기 컨택층은 상기 패널 하부 센서와 비중첩하는 표시 장치.
  17. 제15 항에 있어서,
    상기 컨택층과 상기 평탄화층은 동일한 물질로 이루어지는 표시 장치.
  18. 제17 항에 있어서,
    상기 컨택층은 상기 패널 하부 센서와 중첩하는 표시 장치.
  19. 제18 항에 있어서,
    상기 센싱층은 상기 제2 도전층과 상기 반사 방지층 사이에 배치된 보호층을 더 포함하되,
    상기 보호층은 상기 컨택층 및 상기 평탄화층과 동일한 물질로 이루어지는 표시 장치.
  20. 제14 항에 있어서,
    상기 제1 영역의 상기 평탄화층의 두께는 상기 제2 영역의 상기 평탄화층의 두께보다 큰 표시 장치.
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