KR20230027360A

KR20230027360A - 표시 장치

Info

Publication number: KR20230027360A
Application number: KR1020210108730A
Authority: KR
Inventors: 김형배; 박성현
Original assignee: 삼성디스플레이 주식회사
Priority date: 2021-08-18
Filing date: 2021-08-18
Publication date: 2023-02-28
Also published as: CN115715132A; US20230057191A1

Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 기판 상에 배치된 박막 트랜지스터, 및 상기 박막 트랜지스터 상에 배치된 비아층을 포함하는 박막 트랜지스터층, 상기 박막 트랜지스터층 상에 배치되고, 복수의 발광 영역을 정의하는 화소 정의막 및 상기 화소 정의막 상에 배치된 스페이서를 포함하는 발광 소자층, 상기 발광 소자층 상에 배치되어 상기 발광 소자층을 보호하는 봉지층, 상기 봉지층 상에 배치된 절연막, 상기 절연막 상에 배치되어 상기 비표시 영역까지 연장되는 터치 라인, 상기 비표시 영역에 배치되어 상기 표시 영역을 둘러싸는 제1 댐, 및 상기 제1 댐의 외곽에 배치되고 상기 비아층과 동일 층에 배치된 외곽 비아를 포함하고, 상기 봉지층은 상기 표시 영역과 마주하는 상기 외곽 비아의 일단을 덮고, 상기 절연막은 상기 봉지층의 가장자리와 인접한 상기 외곽 비아의 상면을 덮는다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다.

정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.

최근에는 스마트 폰이나 태블릿 PC를 중심으로 터치 입력을 인식하는 터치 센싱부가 표시 장치의 입력 장치로 많이 적용되고 있다. 터치 센싱부는 사용자의 입력 여부를 판단하고, 해당 위치를 입력 좌표로 산출한다.

본 발명이 해결하고자 하는 과제는 터치 라인이 금속 이물질에 의해 손상되는 것을 방지하고, 표시 장치의 정전기 방전과 라인들 간의 쇼트 불량을 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 일 실시예의 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 기판 상에 배치된 박막 트랜지스터, 및 상기 박막 트랜지스터 상에 배치된 비아층을 포함하는 박막 트랜지스터층, 상기 박막 트랜지스터층 상에 배치되고, 복수의 발광 영역을 정의하는 화소 정의막 및 상기 화소 정의막 상에 배치된 스페이서를 포함하는 발광 소자층, 상기 발광 소자층 상에 배치되어 상기 발광 소자층을 보호하는 봉지층, 상기 봉지층 상에 배치된 절연막, 상기 절연막 상에 배치되어 상기 비표시 영역까지 연장되는 터치 라인, 상기 비표시 영역에 배치되어 상기 표시 영역을 둘러싸는 제1 댐, 및 상기 제1 댐의 외곽에 배치되고 상기 비아층과 동일 층에 배치된 외곽 비아를 포함하고, 상기 봉지층은 상기 표시 영역과 마주하는 상기 외곽 비아의 일단을 덮고, 상기 절연막은 상기 봉지층의 가장자리와 인접한 상기 외곽 비아의 상면을 덮는다.

상기 봉지층은 상기 발광 소자층 상에 배치된 제1 봉지층, 상기 제1 봉지층 상에 배치된 제2 봉지층, 및 상기 제2 봉지층 상에 배치된 제3 봉지층을 포함하고, 상기 제1 봉지층은 상기 외곽 비아의 일단을 덮을 수 있다.

상기 제3 봉지층은 상기 제1 봉지층의 가장자리, 및 상기 제1 봉지층의 가장자리에 인접한 상기 외곽 비아의 상면을 덮을 수 있다.

상기 박막 트랜지스터층은 상기 박막 트랜지스터 상에 배치되고, 일부가 상기 외곽 비아에 의해 덮이는 전원 라인을 더 포함할 수 있다.

상기 제1 봉지층은 상기 제1 댐 및 상기 외곽 비아 사이에서 노출된 상기 전원 라인을 직접 덮을 수 있다.

상기 표시 장치는 상기 제3 봉지층 및 상기 절연막 사이에 배치되고, 상기 절연막에 마련된 컨택홀을 통해 상기 터치 라인에 접속되는 터치 전극을 더 포함할 수 있다.

상기 표시 장치는 상기 외곽 비아의 일단에 인접한 영역에서 상기 터치 라인과 상기 전원 라인 사이에 형성된 제1 커패시터, 및 상기 외곽 비아와 중첩된 영역에서 상기 터치 라인 및 상기 전원 라인 사이에 형성된 제2 커패시터를 더 포함할 수 있다.

상기 제1 커패시터의 커패시턴스는 상기 제1 봉지층, 상기 제3 봉지층, 및 상기 절연막의 두께의 합에 반비례할 수 있다.

상기 제2 커패시터의 커패시턴스는 상기 외곽 비아, 상기 제1 봉지층, 상기 제3 봉지층, 및 상기 절연막의 두께의 합에 반비례할 수 있다.

상기 제1 댐은 상기 비아층과 동일 층에 배치된 제1 비아층, 상기 화소 정의막과 동일 층에 배치되어 상기 제1 비아층의 상면 및 측면을 덮는 제1 화소 정의막, 및 상기 스페이서와 동일 층에 배치된 제1 스페이서를 포함할 수 있다.

상기 과제를 해결하기 위한 일 실시예의 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 기판 상에 배치된 박막 트랜지스터, 및 상기 박막 트랜지스터 상에 배치된 비아층을 포함하는 박막 트랜지스터층, 상기 박막 트랜지스터층 상에 배치되고, 복수의 발광 영역을 정의하는 화소 정의막 및 상기 화소 정의막 상에 배치된 스페이서를 포함하는 발광 소자층, 상기 발광 소자층 상에 배치되어 상기 발광 소자층을 보호하는 봉지층, 상기 비표시 영역에 배치되어 상기 표시 영역을 둘러싸는 제1 댐, 상기 제1 댐의 외곽에 배치되고 상기 비아층과 동일 층에 배치된 외곽 비아, 및 상기 표시 영역과 마주하는 상기 외곽 비아의 일단 및 상기 봉지층의 가장자리를 덮는 외곽 봉지층을 포함한다.

상기 봉지층은 상기 발광 소자층 상에 배치된 제1 봉지층, 상기 제1 봉지층 상에 배치된 제2 봉지층, 및 상기 제2 봉지층 상에 배치된 제3 봉지층을 포함하고, 상기 제3 봉지층의 가장자리는 상기 외곽 비아의 일단으로부터 이격될 수 있다.

상기 외곽 봉지층은 상기 외곽 비아의 일단 및 상기 제3 봉지층의 가장자리를 덮을 수 있다.

상기 외곽 봉지층은 상기 제3 봉지층 및 상기 외곽 비아 사이에서 노출된 상기 전원 라인을 직접 덮을 수 있다.

상기 표시 장치는 상기 제3 봉지층 상에 배치된 터치 전극, 상기 터치 전극 상에 배치된 절연막, 및 상기 절연막 상에 배치되고 상기 터치 전극에 접속되어 상기 비표시 영역까지 연장되는 터치 라인을 더 포함할 수 있다.

상기 제1 커패시터의 커패시턴스는 상기 외곽 봉지층 및 상기 절연막의 두께의 합에 반비례할 수 있다.

상기 제2 커패시터의 커패시턴스는 상기 외곽 비아, 상기 외곽 봉지층, 및 상기 절연막의 두께의 합에 반비례할 수 있다.

상기 외곽 봉지층의 두께는 상기 제1 봉지층 및 상기 제3 봉지층의 두께의 합 이상일 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

실시예들에 따른 표시 장치에 의하면, 표시 영역과 마주하는 외곽 비아의 일단을 덮는 봉지층을 포함함으로써, 봉지층 상의 터치 라인이 금속 이물질에 의해 손상되는 것을 방지할 수 있다. 또한, 표시 장치는 라인들 사이의 급격한 커패시턴스 변화를 방지하고, 표시 장치의 정전기 방전과 라인들 간의 쇼트 불량을 방지할 수 있다.

실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 4는 도 2의 선 I-I'을 따라 자른 일 예의 단면도이다.
도 5는 도 4의 A1 영역을 나타내는 확대도이다.
도 6은 일 실시예에 따른 표시 장치의 표시부를 나타내는 평면도이다.
도 7은 일 실시예에 따른 표시 장치의 터치 센싱부를 나타내는 평면도이다.
도 8은 도 7의 선 II-II'을 따라 자른 단면도이다.
도 9는 도 7의 A2 영역을 나타내는 확대도이다.
도 10은 일 실시예에 따른 표시 장치의 일부를 나타내는 확대도이다.
도 11은 도 10의 선 III-III'을 따라 자른 단면도이다.
도 12는 도 2의 선 I-I'을 따라 자른 다른 예의 단면도이다.
도 13은 도 12의 A3 영역을 나타내는 확대도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되지 않는다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.

도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.

도 1을 참조하면, 표시 장치(10)는 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet Personal Computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기에 적용될 수 있다. 예를 들어, 표시 장치(10)는 텔레비전, 노트북, 모니터, 광고판, 또는 사물 인터넷(Internet Of Things, IOT)의 표시부로 적용될 수 있다. 다른 예를 들어, 표시 장치(10)는 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(Head Mounted Display, HMD)와 같이 웨어러블 장치(Wearable Device)에 적용될 수 있다.

표시 장치(10)는 사각형과 유사한 평면 형태로 이루어질 수 있다. 예를 들어, 표시 장치(10)는 X축 방향의 단변과 Y축 방향의 장변을 갖는 사각형과 유사한 평면 형태를 가질 수 있다. X축 방향의 단변과 Y축 방향의 장변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형과 유사하게 형성될 수 있다.

표시 장치(10)는 커버 윈도우(800) 및 하부 커버(900)를 포함할 수 있다.

커버 윈도우(800)는 표시 패널의 상부에 배치되어 표시 패널의 상면을 커버할 수 있다. 커버 윈도우(800)는 표시 패널의 상면을 보호할 수 있다.

커버 윈도우(800)는 표시 패널의 영상을 표시하는 표시 영역(DA) 및 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 표시 패널의 복수의 발광 영역 또는 복수의 개구 영역으로부터 광을 방출할 수 있다. 비표시 영역(NDA)은 표시 패널의 영상 이외의 불필요한 구성들이 사용자에게 시인되지 않도록 불투명하게 형성될 수 있다. 예를 들어, 커버 윈도우(800)는 유리, 사파이어, 또는 플라스틱으로 이루어질 수 있으나, 이에 한정되지 않는다. 커버 윈도우(800)는 리지드(Rigid)하거나 플렉서블(Flexible)하게 형성될 수 있다.

하부 커버(900)는 표시 패널의 하부에 배치될 수 있다. 하부 커버(900)는 표시 장치(10)의 하면 외관을 형성할 수 있다. 하부 커버(900)는 표시 패널을 수용할 수 있도록 보울(Bowl)과 같이 형성될 수 있다. 하부 커버(900)의 측벽들은 커버 윈도우(800)의 가장자리와 접할 수 있다. 이 경우, 하부 커버(900)의 측벽들은 접착제를 통해 커버 윈도우(800)의 가장자리에 접착될 수 있다. 하부 커버(900)는 플라스틱 또는 금속을 포함할 수 있다. 하부 커버(900)는 방열 효과를 높이기 위해 스테인리스(SUS) 또는 알루미늄(Al)을 포함할 수 있다.

도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이고, 도 3은 일 실시예에 따른 표시 장치를 나타내는 단면도이다.

도 2 및 도 3을 참조하면, 표시 장치(10)는 표시 패널(100), 표시 구동부(200), 회로 보드(300), 및 터치 구동부(400)를 포함할 수 있다.

표시 패널(100)은 메인 영역(MA) 및 서브 영역(SBA)을 포함할 수 있다.

메인 영역(MA)은 영상을 표시하는 화소들을 구비한 표시 영역(DA), 및 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 복수의 발광 영역 또는 복수의 개구 영역으로부터 광을 방출할 수 있다. 예를 들어, 표시 패널(100)은 스위칭 소자들을 포함하는 화소 회로, 발광 영역 또는 개구 영역을 정의하는 화소 정의막, 및 자발광 소자(Self-Light Emitting Element)를 포함할 수 있다.

예를 들어, 자발광 소자는 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot Light Emitting Diode), 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic Light Emitting Diode), 및 초소형 발광 다이오드(Micro LED) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.

비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 메인 영역(MA)의 가장자리 영역으로 정의될 수 있다. 비표시 영역(NDA)은 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동부(미도시), 및 표시 구동부(200)와 표시 영역(DA)을 연결하는 팬 아웃 라인들(미도시)을 포함할 수 있다.

서브 영역(SBA)은 메인 영역(MA)의 일측으로부터 연장될 수 있다. 서브 영역(SBA)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 물질을 포함할 수 있다. 예를 들어, 서브 영역(SBA)이 벤딩되는 경우, 서브 영역(SBA)은 메인 영역(MA)과 두께 방향(Z축 방향)으로 중첩될 수 있다. 서브 영역(SBA)은 표시 구동부(200), 및 회로 보드(300)와 접속되는 패드부를 포함할 수 있다. 선택적으로, 서브 영역(SBA)은 생략될 수 있고, 표시 구동부(200) 및 패드부는 비표시 영역(NDA)에 배치될 수 있다.

표시 패널(100)은 표시부(DU), 터치 센싱부(TSU), 및 편광 필름(POL)을 포함할 수 있다. 표시부(DU)는 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 봉지층(TFEL)을 포함할 수 있다.

기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있다.

박막 트랜지스터층(TFTL)은 기판(SUB) 상에 배치될 수 있다. 박막 트랜지스터층(TFTL)은 화소들의 화소 회로를 구성하는 복수의 박막 트랜지스터를 포함할 수 있다. 박막 트랜지스터층(TFTL)은 게이트 라인들, 데이터 라인들, 전원 라인들, 게이트 제어 라인들, 표시 구동부(200)와 데이터 라인들을 연결하는 팬 아웃 라인들, 및 표시 구동부(200)와 패드부를 연결하는 리드 라인들을 더 포함할 수 있다. 박막 트랜지스터들 각각은 반도체 영역, 소스 전극, 드레인 전극, 및 게이트 전극을 포함할 수 있다. 예를 들어, 게이트 구동부가 표시 패널(100)의 비표시 영역(NDA)의 일측에 형성되는 경우, 게이트 구동부는 박막 트랜지스터들을 포함할 수 있다.

박막 트랜지스터층(TFTL)은 표시 영역(DA), 비표시 영역(NDA), 및 서브 영역(SBA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 화소들 각각의 박막 트랜지스터들, 게이트 라인들, 데이터 라인들, 및 전원 라인들은 표시 영역(DA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 게이트 제어 라인들 및 팬 아웃 라인들은 비표시 영역(NDA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 리드 라인들은 서브 영역(SBA)에 배치될 수 있다.

발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 화소 전극, 발광층, 및 공통 전극이 순차적으로 적층되어 광을 발광하는 복수의 발광 소자, 및 화소들을 정의하는 화소 정의막을 포함할 수 있다. 발광 소자층(EML)의 복수의 발광 소자는 표시 영역(DA)에 배치될 수 있다.

예를 들어, 발광층은 유기 물질을 포함하는 유기 발광층일 수 있다. 발광층은 정공 수송층(Hole Transporting Layer), 유기 발광층(Organic Light Emitting Layer), 및 전자 수송층(Electron Transporting Layer)을 포함할 수 있다. 화소 전극이 박막 트랜지스터층(TFTL)의 박막 트랜지스터를 통해 소정의 전압을 수신하고, 공통 전극이 공통 전압을 수신하면, 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동될 수 있고, 유기 발광층에서 서로 결합하여 발광할 수 있다. 예를 들어, 화소 전극은 애노드 전극이고, 공통 전극은 캐소드 전극일 수 있으나, 이에 한정되지 않는다.

다른 예를 들어, 복수의 발광 소자는 양자점 발광층을 포함하는 양자점 발광 다이오드, 무기 반도체를 포함하는 무기 발광 다이오드, 또는 초소형 발광 다이오드를 포함할 수 있다.

봉지층(TFEL)은 발광 소자층(EML)의 상면과 측면을 덮을 수 있고, 발광 소자층(EML)을 보호할 수 있다. 봉지층(TFEL)은 발광 소자층(EML)을 봉지하기 위한 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.

터치 센싱부(TSU)는 봉지층(TFEL) 상에 배치될 수 있다. 터치 센싱부(TSU)는 정전 용량 방식으로 사용자의 터치를 감지하기 위한 복수의 터치 전극, 복수의 터치 전극과 터치 구동부(400)를 접속시키는 터치 라인들을 포함할 수 있다. 예를 들어, 터치 센싱부(TSU)는 상호 정전 용량(Mutual Capacitance) 방식 또는 자기 정전 용량(Self-Capacitance) 방식으로 사용자의 터치를 센싱할 수 있다.

다른 예를 들어, 터치 센싱부(TSU)는 표시부(DU) 상에 배치된 별도의 기판 상에 배치될 수 있다. 이 경우, 터치 센싱부(TSU)를 지지하는 기판은 표시부(DU)를 봉지하는 베이스 부재일 수 있다.

터치 센싱부(TSU)의 복수의 터치 전극은 표시 영역(DA)과 중첩되는 터치 센서 영역에 배치될 수 있다. 터치 센싱부(TSU)의 터치 라인들은 비표시 영역(NDA)과 중첩되는 터치 주변 영역에 배치될 수 있다.

편광 필름(POL)은 터치 센싱부(TSU) 상에 배치될 수 있다. 편광 필름(POL)은 투명 접착 필름(Optically Clear Adhesive, OCA 필름) 또는 투명 접착 레진(Optically Clear Resin, OCR)에 의해 터치 센싱부(TSU) 상에 부착될 수 있다. 예를 들어, 편광 필름(POL)은 선 편광판 및 λ/4 판(Quarter-Wave Plate)과 같은 위상 지연 필름을 포함할 수 있다. 위상 지연 필름 및 선 편광판은 터치 센싱부(TSU) 상에 순차적으로 적층될 수 있다.

표시 구동부(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 표시 구동부(200)는 데이터 라인들에 데이터 전압들을 공급할 수 있다. 표시 구동부(200)는 전원 라인에 전원 전압을 공급하며, 게이트 구동부에 게이트 제어 신호를 공급할 수 있다. 표시 구동부(200)는 집적 회로(Integrated Circuit, IC)로 형성되어 COG(Chip on Glass) 방식, COP(Chip on Plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 실장될 수 있다. 예를 들어, 표시 구동부(200)는 서브 영역(SBA)에 배치될 수 있고, 서브 영역(SBA)의 벤딩에 의해 메인 영역(MA)과 두께 방향(Z축 방향)으로 중첩될 수 있다. 다른 예를 들어, 표시 구동부(200)는 회로 보드(300) 상에 실장될 수 있다.

회로 보드(300)는 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 표시 패널(100)의 패드부 상에 부착될 수 있다. 회로 보드(300)의 리드 라인들은 표시 패널(100)의 패드부에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board), 인쇄 회로 보드(Printed Circuit Board), 또는 칩 온 필름(Chip on Film)과 같은 연성 필름(Flexible Film)일 수 있다.

터치 구동부(400)는 회로 보드(300) 상에 실장될 수 있다. 터치 구동부(400)는 표시 패널(100)의 터치 센싱부(TSU)에 연결될 수 있다. 터치 구동부(400)는 터치 센싱부(TSU)의 복수의 터치 전극에 구동 신호를 공급하고, 복수의 터치 전극 사이의 정전 용량의 변화량을 센싱할 수 있다. 예를 들어, 구동 신호는 소정의 주파수를 갖는 펄스 신호일 수 있다. 터치 구동부(400)는 복수의 터치 전극 사이의 정전 용량의 변화량을 기초로 입력 여부 및 입력 좌표를 산출할 수 있다. 터치 구동부(400)는 집적 회로(IC)로 형성될 수 있다.

도 4는 도 2의 선 I-I'을 따라 자른 일 예의 단면도이고, 도 5는 도 4의 A1 영역을 나타내는 확대도이다.

도 4 및 도 5를 참조하면, 표시부(DU)는 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 봉지층(TFEL)을 포함할 수 있다.

기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 예를 들어, 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있다. 다른 예를 들어, 기판(SUB)은 리지드(Rigid) 기판일 수 있다. 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있으나, 이에 한정되지 않는다.

박막 트랜지스터층(TFTL)은 제1 버퍼층(BF1), 차광층(BML), 제2 버퍼층(BF2), 박막 트랜지스터(TFT), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 커패시터 전극(CPE), 제2 층간 절연막(ILD2), 제1 연결 전극(CNE1), 보호층(PAS), 제2 연결 전극(CNE2), 전원 라인(VL), 및 비아층(VIA)을 포함할 수 있다.

제1 버퍼층(BF1)은 기판(SUB) 상에 배치될 수 있다. 제1 버퍼층(BF1)은 공기 또는 수분의 침투를 방지할 수 있는 무기막을 포함할 수 있다. 예를 들어, 제1 버퍼층(BF1)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.

차광층(BML)은 제1 버퍼층(BF1) 상에 배치될 수 있다. 예를 들어, 차광층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다른 예를 들어, 차광층(BML)은 블랙 안료를 포함하는 유기막일 수 있다.

제2 버퍼층(BF2)은 제1 버퍼층(BF1) 및 차광층(BML) 상에 배치될 수 있다. 제2 버퍼층(BF2)은 공기 또는 수분의 침투를 방지할 수 있는 무기막을 포함할 수 있다. 예를 들어, 제2 버퍼층(BF2)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.

박막 트랜지스터(TFT)는 제2 버퍼층(BF2) 상에 배치될 수 있고, 복수의 화소 각각의 화소 회로를 구성할 수 있다. 예를 들어, 박막 트랜지스터(TFT)는 화소 회로의 구동 트랜지스터 또는 스위칭 트랜지스터일 수 있다. 박막 트랜지스터(TFT)는 반도체 영역(ACT), 소스 전극(SE), 드레인 전극(DE), 및 게이트 전극(GE)을 포함할 수 있다.

반도체 영역(ACT), 소스 전극(SE), 및 드레인 전극(DE)은 제2 버퍼층(BF2) 상에 배치될 수 있다. 반도체 영역(ACT), 소스 전극(SE), 및 드레인 전극(DE)은 차광층(BML)과 두께 방향으로 중첩될 수 있다. 반도체 영역(ACT)은 게이트 전극(GE)과 두께 방향으로 중첩될 수 있고, 게이트 절연막(GI)에 의해 게이트 전극(GE)과 절연될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 반도체 영역(ACT)의 물질을 도체화하여 마련될 수 있다.

게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고, 반도체 영역(ACT)과 중첩될 수 있다.

게이트 절연막(GI)은 반도체 영역(ACT), 소스 전극(SE), 및 드레인 전극(DE) 상에 배치될 수 있다. 예를 들어, 게이트 절연막(GI)은 반도체 영역(ACT), 소스 전극(SE), 드레인 전극(DE), 및 제2 버퍼층(BF2)을 덮을 수 있고, 반도체 영역(ACT)과 게이트 전극(GE)을 절연시킬 수 있다. 게이트 절연막(GI)은 제1 연결 전극(CNE1)이 관통하는 컨택홀을 포함할 수 있다.

제1 층간 절연막(ILD1)은 게이트 전극(GE) 및 게이트 절연막(GI) 상에 배치될 수 있다. 제1 층간 절연막(ILD1)은 제1 연결 전극(CNE1)이 관통하는 컨택홀을 포함할 수 있다. 제1 층간 절연막(ILD1)의 컨택홀은 게이트 절연막(GI)의 컨택홀 및 제2 층간 절연막(ILD2)의 컨택홀과 연결될 수 있다.

커패시터 전극(CPE)은 제1 층간 절연막(ILD1) 상에 배치될 수 있다. 커패시터 전극(CPE)은 두께 방향에서 게이트 전극(GE)과 중첩될 수 있다. 커패시터 전극(CPE) 및 게이트 전극(GE)은 정전 용량을 형성할 수 있다.

제2 층간 절연막(ILD2)은 커패시터 전극(CPE) 및 제1 층간 절연막(ILD1) 상에 배치될 수 있다. 제2 층간 절연막(ILD2)은 제1 연결 전극(CNE1)이 관통하는 컨택홀을 포함할 수 있다. 제2 층간 절연막(ILD2)의 컨택홀은 제1 층간 절연막(ILD1)의 컨택홀 및 게이트 절연막(GI)의 컨택홀과 연결될 수 있다.

제1 연결 전극(CNE1)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 박막 트랜지스터(TFT)의 드레인 전극(DE)과 제2 연결 전극(CNE2)을 접속시킬 수 있다. 제1 연결 전극(CNE1)은 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1), 및 게이트 절연막(GI)에 마련된 컨택홀에 삽입되어 박막 트랜지스터(TFT)의 드레인 전극(DE)에 컨택될 수 있다.

보호층(PAS)은 제1 연결 전극(CNE1) 및 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 보호층(PAS)은 박막 트랜지스터(TFT)를 보호할 수 있다. 보호층(PAS)은 박막 트랜지스터(TFT)의 상부를 평탄화시킬 수 있다. 보호층(PAS)은 제2 연결 전극(CNE2)이 관통하는 컨택홀을 포함할 수 있다. 보호층(PAS)은 유기 절연막을 포함할 수 있으나, 이에 한정되지 않는다.

제2 연결 전극(CNE2)은 보호층(PAS) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 발광 소자(LED)의 화소 전극(AND)과 제1 연결 전극(CNE1)을 접속시킬 수 있다. 제2 연결 전극(CNE2)은 보호층(PAS)에 마련된 컨택홀에 삽입되어 제1 연결 전극(CNE1)에 컨택될 수 있다.

전원 라인(VL)은 보호층(PAS) 상에 배치될 수 있다. 전원 라인(VL)은 제2 연결 전극(CNE2)과 동일 층에서 동일 물질로 형성될 수 있으나, 이에 한정되지 않는다. 전원 라인(VL)은 비표시 영역(NDA)에서부터 표시 영역(DA)까지 연장될 수 있다. 전원 라인(VL)은 표시 구동부(200) 또는 패드부로부터 수신된 전원 전압을 복수의 화소에 공급할 수 있다. 여기에서, 전원 전압은 구동 전압, 초기화 전압, 기준 전압, 및 공통 전압 중 적어도 하나일 수 있다. 도 4에서, 전원 라인(VL)을 예시로 들었으나, 데이터 라인이 전원 라인(VL)의 위치에 배치될 수도 있다.

비아층(VIA)은 제2 연결 전극(CNE2), 전원 라인(VL), 및 보호층(PAS) 상에 배치될 수 있다. 비아층(VIA)은 화소 전극(AND)이 관통하는 컨택홀을 포함할 수 있다. 예를 들어, 비아층(VIA)은 일반 범용 고분자(PMMA, PS), 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 중 적어도 하나를 포함하는 유기 절연막일 수 있다. 다른 예를 들어, 비아층(VIA)은 무기 절연막을 포함할 수 있다.

발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 발광 소자(LED), 화소 정의막(PDL), 및 스페이서(SPC)를 포함할 수 있다. 발광 소자(LED)는 화소 전극(AND), 발광층(EL), 및 공통 전극(CAT)을 포함할 수 있다.

화소 전극(AND)은 비아층(VIA) 상에 배치될 수 있다. 화소 전극(AND)은 화소 정의막(PDL)에 의해 정의되는 발광 영역 또는 개구 영역과 중첩되게 배치될 수 있다. 화소 전극(AND)은 제1 및 제2 연결 전극(CNE1, CNE2)을 통해 박막 트랜지스터(TFT)의 드레인 전극(DE)에 접속될 수 있다. 예를 들어, 화소 전극(AND)은 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 란타늄(La) 중 적어도 하나를 포함할 수 있다. 다른 예를 들어, 화소 전극(AND)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등과 같은 물질을 포함할 수 있다.

발광층(EL)은 화소 전극(AND) 상에 배치될 수 있다. 예를 들어, 발광층(EL)은 유기 물질로 이루어진 유기 발광층일 수 있으나, 이에 한정되지 않는다. 발광층(EL)이 유기 발광층에 해당하는 경우, 박막 트랜지스터(TFT)가 발광 소자(LED)의 화소 전극(AND)에 소정의 전압을 인가하고, 발광 소자(LED)의 공통 전극(CAT)이 공통 전압 또는 캐소드 전압을 수신하면, 정공과 전자 각각이 정공 수송층과 전자 수송층을 통해 발광층(EL)으로 이동할 수 있고, 정공과 전자가 발광층(EL)에서 서로 결합하여 광을 방출할 수 있다.

공통 전극(CAT)은 발광층(EL), 화소 정의막(PDL), 및 스페이서(SPC) 상에 배치될 수 있다. 예를 들어, 공통 전극(CAT)은 복수의 화소 별로 구분되지 않고 전체 화소에 공통되는 전극 형태로 구현될 수 있다. 공통 전극(CAT)은 발광 영역에서 발광층(EL) 상에 배치될 수 있고, 발광 영역을 제외한 영역에서 화소 정의막(PDL) 또는 스페이서(SPC) 상에 배치될 수 있다. 공통 전극(CAT)은 공통 전압 또는 저전위 전압을 수신할 수 있다. 화소 전극(AND)이 데이터 전압에 대응되는 전압을 수신하고 공통 전극(CAT)이 저전위 전압을 수신하면, 전위 차가 화소 전극(AND)과 공통 전극(CAT) 사이에 형성됨으로써, 발광층(EL)이 광을 방출할 수 있다.

화소 정의막(PDL)은 복수의 발광 영역 또는 복수의 개구 영역을 정의할 수 있다. 화소 정의막(PDL)은 복수의 화소 전극(AND)을 이격 및 절연시킬 수 있다. 화소 정의막(PDL)은 폴리이미드(PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 한정되지 않는다.

스페이서(SPC)는 화소 정의막(PDL) 상에 배치될 수 있다. 스페이서(SPC)는 화소 정의막(PDL)의 상면으로부터 봉지층(TFEL)을 향하여 향하여 돌출될 수 있다. 스페이서(SPC)는 평면 상에서 화소 정의막(PDL)의 일부 영역에 형성될 수 있다. 스페이서(SPC)는 발광층(EL)의 형성 과정에서 화소 전극(AND)과 금속 마스크 사이의 간격을 유지함으로써, 발광층(EL)의 불량을 방지할 수 있다. 스페이서(SPC)는 복수의 화소에 전달되는 충격을 완화하고, 복수의 화소의 내구성을 보완할 수 있다. 스페이서(SPC)는 폴리이미드(PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 한정되지 않는다.

비표시 영역(NDA)은 제1 댐(DAM1), 제2 댐(DAM2), 및 외곽 비아(VIA3)를 포함할 수 있다.

제1 댐(DAM1)은 비표시 영역(NDA)에 배치되어 표시 영역(DA)을 둘러쌀 수 있다. 제1 댐(DAM1)은 제1 비아층(VIA1), 제1 화소 정의막(PDL1), 및 제1 스페이서(SPC1)를 포함할 수 있다. 제1 비아층(VIA1)은 비아층(VIA)과 동일 층에서 동일 물질로 형성될 수 있다. 제1 비아층(VIA1)은 표시 영역(DA)의 비아층(VIA)과 소정 거리 이격될 수 있다. 제1 화소 정의막(PDL1)은 화소 정의막(PDL)과 동일 층에서 동일 물질로 형성될 수 있다. 제1 화소 정의막(PDL1)은 제1 비아층(VIA1)의 상면 및 측면을 덮을 수 있다. 제1 스페이서(SPC1)는 스페이서(SPC)와 동일 층에서 동일 물질로 형성될 수 있다. 제1 스페이서(SPC1)는 제1 화소 정의막(PDL1) 상에 배치되어 제1 화소 정의막(PDL1)의 상면을 덮을 수 있다. 제1 댐(DAM1)의 제1 비아층(VIA1), 제1 화소 정의막(PDL1), 및 제1 스페이서(SPC1)는 소정의 높이를 가짐으로써, 제2 봉지층(TFE2)이 비표시 영역(NDA)의 가장자리까지 연장되는 것을 방지할 수 있다.

제2 댐(DAM2)은 비표시 영역(NDA)에 배치되어 제1 댐(DAM1)을 둘러쌀 수 있다. 제2 댐(DAM2)은 제1 댐(DAM1)과 동일한 높이를 가질 수 있으나, 이에 한정되지 않는다. 제2 댐(DAM2)은 제2 비아층(VIA2), 제2 화소 정의막(PDL2), 및 제2 스페이서(SPC2)를 포함할 수 있다. 제2 비아층(VIA2)은 비아층(VIA)과 동일 층에서 동일 물질로 형성될 수 있다. 제2 비아층(VIA2)은 제1 댐(DAM1)의 제1 비아층(VIA1)과 소정 거리 이격될 수 있다. 제2 화소 정의막(PDL2)은 화소 정의막(PDL)과 동일 층에서 동일 물질로 형성될 수 있다. 제2 화소 정의막(PDL2)은 제2 비아층(VIA2)의 상면 및 측면을 덮을 수 있다. 제2 스페이서(SPC2)는 스페이서(SPC)와 동일 층에서 동일 물질로 형성될 수 있다. 제2 스페이서(SPC2)는 제2 화소 정의막(PDL2) 상에 배치되어 제2 화소 정의막(PDL2)의 상면을 덮을 수 있다. 제2 댐(DAM2)의 제2 비아층(VIA2), 제2 화소 정의막(PDL2), 및 제2 스페이서(SPC2)는 소정의 높이를 가짐으로써, 제2 봉지층(TFE2)이 비표시 영역(NDA)의 가장자리까지 연장되는 것을 방지할 수 있다.

외곽 비아(VIA3)는 비표시 영역(NDA)의 가장자리에 배치될 수 있다. 외곽 비아(VIA3)는 비아층(VIA)과 동일 층에서 동일 물질로 형성될 수 있다. 외곽 비아(VIA3)는 제2 댐(DAM2)과 소정거리 이격될 수 있다. 외곽 비아(VIA3)는 비표시 영역(NDA)을 지나는 전원 라인(VL)의 일부를 덮을 수 있다.

봉지층(TFEL)은 공통 전극(CAT) 상에 배치되어, 복수의 발광 소자(LED)를 덮을 수 있다. 봉지층(TFEL)은 제1 내지 제3 봉지층(TFE1, TFE2, TFE3)을 포함할 수 있다.

제1 봉지층(TFE1)은 공통 전극(CAT) 상에 배치되어 복수의 발광 소자(LED)를 덮을 수 있다. 제1 봉지층(TFE1)은 평면 상에서 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)의 일부에 배치될 수 있다. 제1 봉지층(TFE1)은 비표시 영역(NDA)에 배치된 제1 댐(DAM1), 제2 댐(DAM2), 및 외곽 비아(VIA3) 상에 배치될 수 있다. 제1 봉지층(TFE1)은 제1 댐(DAM1) 및 제2 댐(DAM2)의 상면 및 측면을 덮을 수 있고, 표시 영역(DA)과 마주하는 외곽 비아(VIA3)의 일단을 덮을 수 있다. 따라서, 터치 센싱부(TSU)는 제1 봉지층(TFE1)에 의해 외곽 비아(VIA3)의 일단과 직접 컨택되지 않을 수 있다. 제1 봉지층(TFE1)은 비표시 영역(NDA)에서 제2 댐(DAM2) 및 외곽 비아(VIA3) 사이에서 노출되는 전원 라인(VL)을 직접 덮을 수 있다. 예를 들어, 외곽 비아(VIA3)는 제2 댐(DAM2)에 인접하게 배치됨으로써, 제1 봉지층(TFE1)이 외곽 비아(VIA3)의 일단을 덮을 수 있다. 다른 예를 들어, 제1 봉지층(TFE1)은 외곽 비아(VIA3)의 일단을 덮을 수 있도록 연장될 수 있다. 제1 봉지층(TFE1)은 무기막을 포함함으로써, 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지할 수 있다.

제2 봉지층(TFE2)은 제1 봉지층(TFE1) 상에 배치될 수 있다. 제2 봉지층(TFE2)은 평면 상에서 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)의 일부에 배치될 수 있다. 제2 봉지층(TFE2)은 표시 영역(DA)의 상단을 평탄화시킬 수 있다. 제2 봉지층(TFE2)은 제1 댐(DAM1) 또는 제2 댐(DAM2)에 의해 비표시 영역(NDA)의 가장자리까지 연장되지 않을 수 있다. 제2 봉지층(TFE2)은 유기막을 포함함으로써, 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호할 수 있다.

제3 봉지층(TFE3)은 제1 및 제2 봉지층(TFE1, TFE2) 상에 배치될 수 있다. 제3 봉지층(TFE3)은 평면 상에서 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)의 일부에 배치될 수 있다. 제3 봉지층(TFE3)은 표시 영역(DA)에서 제2 봉지층(TFE2) 상에 배치될 수 있고, 비표시 영역(NDA)에서 제1 봉지층(TFE1) 상에 배치될 수 있다. 제3 봉지층(TFE3)은 외곽 비아(VIA3)의 일단을 덮는 제1 봉지층(TFE1)의 가장자리, 및 제1 봉지층(TFE1)의 가장자리에 인접한 외곽 비아(VIA3)의 상면을 덮을 수 있다. 제3 봉지층(TFE3)은 무기막을 포함함으로써, 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지할 수 있다.

제1 및 제3 봉지층(TFE1, TFE3)은 화소 전극(AND)의 형성 과정에서 외곽 비아(VIA3)의 일단에 금속 이물질이 발생하는 경우, 금속 이물질을 덮을 수 있다. 따라서, 표시 장치(10)는 외곽 비아(VIA3)의 일단을 덮는 제1 봉지층(TFE1) 및 제1 봉지층(TFE1)의 가장자리를 덮는 제3 봉지층(TFE3)을 포함함으로써, 화소 전극(AND)의 형성 과정에서 발생할 수 있는 금속 이물질에 의해 터치 라인(TCL)이 손상되는 것을 방지할 수 있다.

터치 센싱부(TSU)는 표시부(DU) 상에 배치될 수 있다. 터치 센싱부(TSU)는 터치 전극(SEN), 제1 절연막(SIL1), 및 터치 라인(TCL)을 포함할 수 있다.

터치 전극(SEN)은 봉지층(TFEL) 상에 배치될 수 있다. 터치 전극(SEN)은 투명 도전 물질을 포함하는 투명 전극일 수 있다. 터치 전극(SEN)은 광을 투과시킬 수 있다. 터치 전극(SEN)은 구동 전극 및 감지 전극을 포함할 수 있다. 터치 전극(SEN)은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), ITO(Indium Tin Oxide)의 단일층으로 형성되거나, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.

제1 절연막(SIL1)은 터치 전극(SEN) 상에 배치될 수 있다. 제1 절연막(SIL1)은 절연 및 광학적 기능을 가질 수 있다. 예를 들어, 제1 절연막(SIL1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 적어도 하나를 포함하는 무기막일 수 있다.

터치 라인(TCL)은 제1 절연막(SIL1) 상에 배치될 수 있다. 터치 라인(TCL)은 제1 절연막(SIL1)에 마련된 컨택홀을 통해 터치 전극(SEN)에 접속될 수 있다. 터치 라인(TCL)은 비표시 영역(NDA)을 경유하여 터치 패드부에 접속될 수 있다. 따라서, 터치 라인(TCL)은 터치 전극(SEN) 및 터치 구동부(400)를 전기적으로 연결시킬 수 있다.

도 5에서, 표시 장치(10)는 외곽 비아(VIA3)의 일단을 덮는 제1 봉지층(TFE1) 및 제1 봉지층(TFE1)의 가장자리를 덮는 제3 봉지층(TFE3)을 포함함으로써, 터치 라인(TCL)과 전원 라인(VL) 사이의 거리를 증가시킬 수 있다. 제1 커패시터(C1)는 외곽 비아(VIA3)의 일단에 인접한 영역에서 터치 라인(TCL)과 전원 라인(VL) 사이에 형성될 수 있다. 제1 커패시터(C1)의 커패시턴스는 제1 및 제3 봉지층(TFE1, TFE3), 및 제1 절연막(SIL1)의 두께의 합에 반비례할 수 있다. 제1 커패시터(C1)의 커패시턴스는 터치 라인(TCL)과 전원 라인(VL) 사이의 거리가 증가할수록 감소될 수 있다. 제2 커패시터(C2)는 외곽 비아(VIA3)와 중첩된 영역에서 터치 라인(TCL)과 전원 라인(VL) 사이에 형성될 수 있다. 제2 커패시터(C2)의 커패시턴스는 외곽 비아(VIA3), 제1 및 제3 봉지층(TFE1, TFE3), 및 제1 절연막(SIL1)의 두께의 합에 반비례할 수 있다. 따라서, 표시 장치(10)는 제1 및 제3 봉지층(TFE1, TFE3)이 외곽 비아(VIA3)의 일단을 덮지 않는 경우보다 제1 커패시터(C1)의 커패시턴스를 감소시킴으로써, 제1 커패시터(C1) 및 제2 커패시터(C2)의 커패시턴스 비율을 감소시킬 수 있다. 표시 장치(10)는 터치 라인(TCL)과 전원 라인(VL) 사이의 급격한 커패시턴스 변화를 방지함으로써, 표시 장치(10)의 정전기 방전과 라인들 간의 쇼트 불량을 방지할 수 있다.

도 6은 일 실시예에 따른 표시 장치의 표시부를 나타내는 평면도이다.

도 6을 참조하면, 표시부(DU)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.

표시 영역(DA)은 영상을 표시하는 영역으로서, 표시 패널(100)의 중앙 영역으로 정의될 수 있다. 표시 영역(DA)은 복수의 화소(SP), 복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 및 복수의 전원 라인(VL)을 포함할 수 있다. 복수의 화소(SP) 각각은 광을 출력하는 최소 단위로 정의될 수 있다.

복수의 게이트 라인(GL)은 게이트 구동부(210)로부터 수신된 게이트 신호를 복수의 화소(SP)에 공급할 수 있다. 복수의 게이트 라인(GL)은 X축 방향으로 연장될 수 있고, X축 방향과 교차하는 Y축 방향으로 서로 이격될 수 있다.

복수의 데이터 라인(DL)은 표시 구동부(200)로부터 수신된 데이터 전압을 복수의 화소(SP)에 공급할 수 있다. 복수의 데이터 라인(DL)은 Y축 방향으로 연장될 수 있고, X축 방향으로 서로 이격될 수 있다.

복수의 전원 라인(VL)은 표시 구동부(200)로부터 수신된 전원 전압을 복수의 화소(SP)에 공급할 수 있다. 여기에서, 전원 전압은 구동 전압, 초기화 전압, 기준 전압, 및 공통 전압 중 적어도 하나일 수 있다. 복수의 전원 라인(VL)은 Y축 방향으로 연장될 수 있고, X축 방향으로 서로 이격될 수 있다.

비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(NDA)은 게이트 구동부(210), 팬 아웃 라인들(FOL), 및 게이트 제어 라인들(GCL)을 포함할 수 있다. 게이트 구동부(210)는 게이트 제어 신호를 기초로 복수의 게이트 신호를 생성할 수 있고, 복수의 게이트 신호를 설정된 순서에 따라 복수의 게이트 라인(GL)에 순차적으로 공급할 수 있다.

팬 아웃 라인들(FOL)은 표시 구동부(200)로부터 표시 영역(DA)까지 연장될 수 있다. 팬 아웃 라인들(FOL)은 표시 구동부(200)로부터 수신된 데이터 전압을 복수의 데이터 라인(DL)에 공급할 수 있다.

게이트 제어 라인(GCL)은 표시 구동부(200)로부터 게이트 구동부(210)까지 연장될 수 있다. 게이트 제어 라인(GCL)은 표시 구동부(200)로부터 수신된 게이트 제어 신호를 게이트 구동부(210)에 공급할 수 있다.

서브 영역(SBA)은 표시 구동부(200), 표시 패드 영역(DPA), 제1 및 제2 터치 패드 영역(TPA1, TPA2)을 포함할 수 있다.

표시 구동부(200)는 팬 아웃 라인들(FOL)에 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 표시 구동부(200)는 팬 아웃 라인들(FOL)을 통해 데이터 전압을 데이터 라인(DL)에 공급할 수 있다. 데이터 전압은 복수의 화소(SP)에 공급될 수 있고, 복수의 화소(SP)의 휘도를 결정할 수 있다. 표시 구동부(200)는 게이트 제어 라인(GCL)을 통해 게이트 제어 신호를 게이트 구동부(210)에 공급할 수 있다.

표시 패드 영역(DPA), 제1 터치 패드 영역(TPA1), 및 제2 터치 패드 영역(TPA2)은 서브 영역(SBA)의 가장자리에 배치될 수 있다. 표시 패드 영역(DPA), 제1 터치 패드 영역(TPA1), 및 제2 터치 패드 영역(TPA2)은 이방성 도전 필름 또는 SAP(Self Assembly Anisotropic Conductive Paste) 등과 같은 저저항 고신뢰성 소재를 이용하여 회로 보드(300)에 전기적으로 연결될 수 있다.

표시 패드 영역(DPA)은 복수의 표시 패드부(DP)를 포함할 수 있다. 복수의 표시 패드부(DP)는 회로 보드(300)를 통해 그래픽 시스템에 접속될 수 있다. 복수의 표시 패드부(DP)는 회로 보드(300)와 접속되어 디지털 비디오 데이터를 수신할 수 있고, 디지털 비디오 데이터를 표시 구동부(200)에 공급할 수 있다.

도 7은 일 실시예에 따른 표시 장치의 터치 센싱부를 나타내는 평면도이다.

도 7을 참조하면, 터치 센싱부(TSU)는 사용자의 터치를 감지하는 터치 센서 영역(TSA), 및 터치 센서 영역(TSA)의 주변에 배치되는 터치 주변 영역(TOA)을 포함할 수 있다. 터치 센서 영역(TSA)은 표시부(DU)의 표시 영역(DA)에 중첩될 수 있고, 터치 주변 영역(TOA)은 표시부(DU)의 비표시 영역(NDA)에 중첩될 수 있다.

터치 센서 영역(TSA)은 복수의 터치 전극(SEN) 및 복수의 더미 전극(DME)을 포함할 수 있다. 복수의 터치 전극(SEN)은 물체 또는 사람의 터치를 감지하기 위해 상호 정전 용량 또는 자기 정전 용량을 형성할 수 있다. 복수의 터치 전극(SEN)은 터치 라인(TCL)을 통해 터치 구동부(400)에 접속될 수 있다. 복수의 터치 전극(SEN)은 복수의 구동 전극(TE) 및 복수의 감지 전극(RE)을 포함할 수 있다. 터치 라인(TCL)은 구동 전극(TE)에 접속된 구동 라인(TL) 및 감지 전극(RE)에 접속된 감지 라인(RL)을 포함할 수 있다.

복수의 구동 전극(TE)은 X축 방향 및 Y축 방향으로 배열될 수 있다. 복수의 구동 전극(TE)은 X축 방향 및 Y축 방향으로 서로 이격될 수 있다. Y축 방향으로 인접한 구동 전극들(TE)은 브릿지 전극(CE)을 통해 전기적으로 연결될 수 있다.

복수의 구동 전극(TE)은 구동 라인(TL)을 통해 제1 터치 패드부(TP1)에 접속될 수 있다. 구동 라인(TL)은 하부 구동 라인(TLa) 및 상부 구동 라인(TLb)을 포함할 수 있다. 예를 들어, 터치 센서 영역(TSA)의 하측에 배치된 구동 전극들(TE)은 하부 구동 라인(TLa)을 통해 제1 터치 패드부(TP1)에 접속될 수 있고, 터치 센서 영역(TSA)의 상측에 배치된 구동 전극들(TE)은 상부 구동 라인(TLb)을 통해 제1 터치 패드부(TP1)에 접속될 수 있다. 하부 구동 라인(TLa)은 터치 주변 영역(TOA)의 하측을 지나 제1 터치 패드부(TP1)까지 연장될 수 있다. 상부 구동 라인(TLb)은 터치 주변 영역(TOA)의 상측, 좌측, 및 하측을 경유하여 제1 터치 패드부(TP1)까지 연장될 수 있다. 제1 터치 패드부(TP1)는 회로 보드(300)를 통해 터치 구동부(400)에 접속될 수 있다.

브릿지 전극(CE)은 적어도 한 번 절곡될 수 있다. 예를 들어, 브릿지 전극(CE)은 꺾쇠 형태(“<” 또는 “>”)를 가질 수 있으나, 브릿지 전극(CE)의 평면 형태는 이에 한정되지 않는다. Y축 방향으로 서로 인접한 구동 전극들(TE)은 복수의 브릿지 전극(CE)에 의해 연결될 수 있고, 브릿지 전극들(CE) 중 어느 하나가 단선되더라도 구동 전극들(TE)은 나머지 브릿지 전극(CE)을 통해 안정적으로 연결될 수 있다. 서로 인접한 구동 전극들(TE)은 두 개의 브릿지 전극(CE)에 의해 연결될 수 있으나, 브릿지 전극들(CE)의 개수는 이에 한정되지 않는다.

브릿지 전극(CE)은 복수의 구동 전극(TE) 및 복수의 감지 전극(RE)과 서로 다른 층에 배치될 수 있다. X축 방향으로 서로 인접한 감지 전극들(RE)은 복수의 구동 전극(TE) 또는 복수의 감지 전극(RE)과 같은 층에 배치된 연결부를 통해 전기적으로 연결될 수 있고, Y축 방향으로 인접한 구동 전극들(TE)은 복수의 구동 전극(TE) 또는 복수의 감지 전극(RE)과 서로 다른 층에 배치된 브릿지 전극(CE)을 통해 전기적으로 연결될 수 있다. 따라서, 브릿지 전극(CE)이 복수의 감지 전극(RE)과 Z축 방향으로 서로 중첩되더라도, 복수의 구동 전극(TE)과 복수의 감지 전극(RE)은 서로 절연될 수 있다. 상호 정전 용량은 구동 전극(TE)과 감지 전극(RE) 사이에 형성될 수 있다.

복수의 감지 전극(RE)은 X축 방향으로 연장되고 Y축 방향으로 서로 이격될 수 있다. 복수의 감지 전극(RE)은 X축 방향 및 Y축 방향으로 배열될 수 있고, X축 방향으로 인접한 감지 전극들(RE)은 연결부를 통해 전기적으로 연결될 수 있다.

복수의 감지 전극(RE)은 감지 라인(RL)을 통해 제2 터치 패드부(TP2)에 접속될 수 있다. 예를 들어, 터치 센서 영역(TSA)의 우측에 배치된 감지 전극들(RE)은 감지 라인(RL)을 통해 제2 터치 패드부(TP2)에 접속될 수 있다. 감지 라인(RL)은 터치 주변 영역(TOA)의 우측 및 하측을 경유하여 제2 터치 패드부(TP2)까지 연장될 수 있다. 제2 터치 패드부(TP2)는 회로 보드(300)를 통해 터치 구동부(400)에 접속될 수 있다.

복수의 더미 전극(DME) 각각은 구동 전극(TE) 또는 감지 전극(RE)에 의해 둘러싸일 수 있다. 복수의 더미 전극(DME) 각각은 구동 전극(TE) 또는 감지 전극(RE)과 이격되어 절연될 수 있다. 따라서, 더미 전극(DME)은 전기적으로 플로팅될 수 있다. 선택적으로, 더미 전극(DME)은 생략될 수 있다.

제1 터치 패드 영역(TPA1)은 표시 패드 영역(DPA)의 일측에 배치될 수 있고, 복수의 제1 터치 패드부(TP1)를 포함할 수 있다. 복수의 제1 터치 패드부(TP1)는 회로 보드(300) 상에 배치된 터치 구동부(400)에 전기적으로 연결될 수 있다. 복수의 제1 터치 패드부(TP1)는 복수의 구동 라인(TL)을 통해 구동 신호를 복수의 구동 전극(TE)에 공급할 수 있다.

제2 터치 패드 영역(TPA2)은 표시 패드 영역(DPA)의 타측에 배치될 수 있고, 복수의 제2 터치 패드부(TP2)를 포함할 수 있다. 복수의 제2 터치 패드부(TP2)는 회로 보드(300) 상에 배치된 터치 구동부(400)에 전기적으로 연결될 수 있다. 터치 구동부(400)는 복수의 제2 터치 패드부(TP2)에 접속된 복수의 감지 라인(RL)을 통해 센싱 신호를 수신할 수 있고, 구동 전극(TE)과 감지 전극(RE) 간의 상호 정전 용량 변화를 센싱할 수 있다.

다른 예를 들어, 터치 구동부(400)는 복수의 구동 전극(TE) 및 복수의 감지 전극(RE) 각각에 구동 신호를 공급할 수 있고, 복수의 구동 전극(TE) 및 복수의 감지 전극(RE) 각각으로부터 센싱 신호를 수신할 수 있다. 터치 구동부(400)는 센싱 신호를 기초로 복수의 구동 전극(TE) 및 복수의 감지 전극(RE) 각각의 전하 변화량을 센싱할 수 있다.

도 8은 도 7의 선 II-II'을 따라 자른 단면도이다.

도 8을 참조하면, 제1 터치 패드부(TP1)는 제3 연결 전극(CNE3), 제4 연결 전극(CNE4), 및 터치 라인(TCL)을 포함할 수 있다.

제3 연결 전극(CNE3)은 게이트 절연막(GI) 상에 배치될 수 있다. 제3 연결 전극(CNE3)은 표시 영역(DA)의 게이트 전극(GE)과 동일 층에서 동일 물질로 형성될 수 있다. 제3 연결 전극(CNE3)은 제4 연결 전극(CNE4)에 컨택될 수 있다.

제4 연결 전극(CNE4)은 보호층(PAS) 상에 배치될 수 있다. 제4 연결 전극(CNE4)은 표시 영역(DA)의 전원 라인(VL) 및 제2 연결 전극(CNE2)과 동일 층에서 동일 물질로 형성될 수 있다. 제4 연결 전극(CNE4)은 제1 및 제2 층간 절연막(ILD1, ILD2) 및 보호층(PAS)을 관통하는 컨택홀에 삽입되어 제3 연결 전극(CNE3)에 컨택될 수 있다.

터치 라인(TCL)은 제1 절연막(SIL1) 상에 배치될 수 있다. 터치 라인(TCL)은 제1 절연막(SIL1) 및 비아층(VIA)을 관통하는 컨택홀에 삽입되어 제4 연결 전극(CNE4)에 컨택될 수 있다.

표시 패드부(DP) 및 제2 터치 패드부(TP2)는 도 8에 도시된 제1 터치 패드부(TP1)와 동일한 구성을 가질 수 있다. 따라서, 표시 패드부(DP), 제1 터치 패드부(TP1), 및 제2 터치 패드부(TP2)는 동일한 단차를 가질 수 있고, 이방성 도전 필름 또는 SAP(Self Assembly Anisotropic Conductive Paste) 등과 같은 저저항 고신뢰성 소재를 이용하여 회로 보드(300)에 전기적으로 연결될 수 있다.

도 9는 도 7의 A2 영역을 나타내는 확대도이다.

도 9를 참조하면, 터치 센싱부(TSU)는 복수의 터치 전극(SEN) 및 복수의 더미 전극(DME)을 포함할 수 있다. 복수의 구동 전극(TE), 복수의 감지 전극(RE), 및 복수의 더미 전극(DME)은 동일 층에 배치될 수 있고, 서로 이격될 수 있다.

복수의 감지 전극(RE)은 X축 방향으로 연장되고 Y축 방향으로 서로 이격될 수 있다. 복수의 감지 전극(RE)은 X축 방향 및 Y축 방향으로 배열될 수 있고, X축 방향으로 인접한 감지 전극들(RE)은 연결부(RCE)를 통해 전기적으로 연결될 수 있다. 예를 들어, 감지 전극들(RE)의 연결부(RCE)는 서로 인접한 구동 전극들(TE)의 최단 거리 내에 배치될 수 있다.

복수의 브릿지 전극(CE)은 구동 전극(TE) 및 감지 전극(RE)과 다른 층에 배치될 수 있다. 브릿지 전극(CE)은 제1 부분(CEa) 및 제2 부분(CEb)을 포함할 수 있다. 예를 들어, 브릿지 전극(CE)의 제1 부분(CEa)은 제1 컨택홀(CNT1)을 통해 일측에 배치된 구동 전극(TE)에 연결되어 제3 방향(DR3)으로 연장될 수 있다. 브릿지 전극(CE)의 제2 부분(CEb)은 감지 전극(RE)과 중첩되는 영역에서 제1 부분(CEa)으로부터 절곡되어 제2 방향(DR2)으로 연장될 수 있고, 제1 컨택홀(CNT1)을 통해 타측에 배치된 구동 전극(TE)에 연결될 수 있다. 이하에서, 제1 방향(DR1)은 X축 방향과 Y축 방향 사이의 방향이고, 제2 방향(DR2)은 Y축의 반대 방향과 X축 방향 사이의 방향이며, 제3 방향(DR3)은 제1 방향(DR1)의 반대 방향이고, 제4 방향(DR4)은 제2 방향(DR2)의 반대 방향일 수 있다. 따라서, 복수의 브릿지 전극(CE) 각각은 Y축 방향으로 인접한 구동 전극들(TE)을 접속시킬 수 있다.

복수의 구동 전극(TE) 각각은 제1 방향(DR1)으로 연장된 제1 부분(TEa) 및 제2 방향(DR2)으로 연장된 제2 부분(TEb)을 포함할 수 있다. 복수의 감지 전극(RE) 각각은 제1 방향(DR1)으로 연장된 제1 부분(REa) 및 제2 방향(DR2)으로 연장된 제2 부분(REb)을 포함할 수 있다.

도 10은 일 실시예에 따른 표시 장치의 일부를 나타내는 확대도이고, 도 11은 도 10의 선 III-III'을 따라 자른 단면도이다. 이하에서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.

도 10 및 도 11을 참조하면, 터치 센싱부(TSU)는 복수의 터치 전극(SEN) 및 복수의 더미 전극(DME)을 포함할 수 있다. 복수의 구동 전극(TE), 복수의 감지 전극(RE), 및 복수의 더미 전극(DME)은 동일 층에 배치될 수 있고, 서로 이격될 수 있다.

예를 들어, 복수의 구동 전극(TE), 복수의 감지 전극(RE), 및 복수의 더미 전극(DME)은 평면 상 메쉬(Mesh) 구조 또는 그물망 구조로 형성될 수 있다. 복수의 구동 전극(TE), 복수의 감지 전극(RE), 및 복수의 더미 전극(DME)은 평면 상에서 화소 그룹(PG)의 제1 내지 제3 발광 영역(EA1, EA2, EA3) 각각을 둘러쌀 수 있다. 따라서, 복수의 구동 전극(TE), 복수의 감지 전극(RE), 및 복수의 더미 전극(DME)은 제1 내지 제3 발광 영역(EA1, EA2, EA3)과 중첩되지 않을 수 있다. 복수의 브릿지 전극(CE) 역시 제1 내지 제3 발광 영역(EA1, EA2, EA3)과 중첩되지 않을 수 있다. 따라서, 표시 장치(10)는 제1 내지 제3 발광 영역(EA1, EA2, EA3)에서 방출된 광의 휘도가 터치 센싱부(TSU)에 의해 감소되는 것을 방지할 수 있다.

복수의 화소는 제1 내지 제3 서브 화소를 포함할 수 있고, 제1 내지 제3 서브 화소 각각은 제1 내지 제3 발광 영역(EA1, EA2, EA3)을 포함할 수 있다. 제1 발광 영역(EA1)은 제1 색의 광 또는 적색 광을 방출할 수 있고, 제2 발광 영역(EA2)은 제2 색의 광 또는 녹색 광을 방출할 수 있으며, 제3 발광 영역(EA3)은 제3 색의 광 또는 청색 광을 방출할 수 있으나, 이에 한정되지 않는다. 제1 내지 제3 발광 영역(EA1, EA2, EA3) 각각의 면적은 서로 다를 수 있다. 예를 들어, 제3 발광 영역(EA3)의 면적은 제1 발광 영역(EA1)의 면적보다 클 수 있고, 제1 발광 영역(EA1)의 면적은 제2 발광 영역(EA2)의 면적보다 클 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 제1 내지 제3 발광 영역(EA1, EA2, EA3)의 면적은 실질적으로 동일할 수 있다.

하나의 화소 그룹(PG)은 하나의 제1 발광 영역(EA1), 두 개의 제2 발광 영역(EA2), 및 하나의 제3 발광 영역(EA3)을 포함하여 백색 계조를 표현할 수 있으나, 화소 그룹(PG)의 구성은 이에 한정되지 않는다. 하나의 제1 발광 영역(EA1)에서 방출된 광, 두 개의 제2 발광 영역(EA2)에서 방출된 광, 및 하나의 제3 발광 영역(EA3)에서 방출된 광의 조합에 의해 백색 계조가 표현될 수 있다.

박막 트랜지스터층(TFTL)은 제1 버퍼층(BF1), 차광층(BML), 제2 버퍼층(BF2), 박막 트랜지스터(TFT), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 커패시터 전극(CPE), 제2 층간 절연막(ILD2), 제1 연결 전극(CNE1), 보호층(PAS), 제2 연결 전극(CNE2), 및 비아층(VIA)을 포함할 수 있다.

봉지층(TFEL)은 공통 전극(CAT) 상에 배치되어, 복수의 발광 소자(LED)를 덮을 수 있다. 봉지층(TFEL)은 제1 내지 제3 봉지층(TFE1, TFE2, TFE3)을 포함할 수 있다. 제1 및 제3 봉지층(TEF1, TFE3) 각각은 무기막을 포함하여 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지할 수 있다. 제2 봉지층(TFE2)은 유기막을 포함하여 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호할 수 있다.

터치 센싱부(TSU)는 봉지층(TFEL) 상에 배치될 수 있다. 터치 센싱부(TSU)는 터치 전극(SEN), 제1 절연막(SIL1), 브릿지 전극(CE), 제2 절연막(SIL2)을 포함할 수 있다.

터치 전극(SEN)은 구동 전극(TE) 및 감지 전극(RE)을 포함할 수 있다. 구동 전극(TE) 및 감지 전극(RE)은 봉지층(TFEL) 상에 배치될 수 있다. 구동 전극(TE) 및 감지 전극(RE) 각각은 제1 내지 제3 발광 영역(EA1, EA2, EA3)과 중첩되지 않을 수 있다.

제1 절연막(SIL1)은 터치 전극(SEN) 및 봉지층(TFEL) 상에 배치될 수 있다. 제1 절연막(SIL1)은 절연 및 광학적 기능을 가질 수 있다. 예를 들어, 제1 절연막(SIL1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 적어도 하나를 포함하는 무기막일 수 있다.

브릿지 전극(CE)은 제1 절연막(SIL1) 상에 배치될 수 있다. 브릿지 전극(CE)은 제1 절연막(SIL1)에 마련된 복수의 제1 컨택홀(CNT1)에 삽입되어 구동 전극(TE)에 컨택될 수 있다. 브릿지 전극(CE)은 구동 전극(TE) 및 감지 전극(RE)과 다른 층에 배치되어, Y축 방향으로 인접한 구동 전극들(TE)을 접속시킬 수 있다.

제2 절연막(SIL2)은 브릿지 전극(CE) 및 제2 절연막(SIL2) 상에 배치될 수 있다. 제2 절연막(SIL2)은 절연 및 광학적 기능을 가질 수 있다. 제2 절연막(SIL2)은 제1 절연막(SIL1)에 예시된 물질로 이루어질 수 있다.

도 12는 도 2의 선 I-I'을 따라 자른 다른 예의 단면도이고, 도 13은 도 12의 A3 영역을 나타내는 확대도이다. 도 12 및 도 13의 표시 장치는 도 4 및 도 5의 표시 장치에서 외곽 봉지층(TFE4)을 더 포함하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.

도 12 및 도 13을 참조하면, 표시부(DU)는 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EML), 및 봉지층(TFEL)을 포함할 수 있다.

비표시 영역(NDA)은 제1 댐(DAM1), 제2 댐(DAM2), 외곽 비아(VIA3), 및 외곽 봉지층(TFE4)을 포함할 수 있다.

제1 댐(DAM1)은 비표시 영역(NDA)에 배치되어 표시 영역(DA)을 둘러쌀 수 있다. 제1 댐(DAM1)은 제1 비아층(VIA1), 제1 화소 정의막(PDL1), 및 제1 스페이서(SPC1)를 포함할 수 있다. 제1 댐(DAM1)은 소정의 높이를 가짐으로써, 제2 봉지층(TFE2)이 비표시 영역(NDA)의 가장자리까지 연장되는 것을 방지할 수 있다.

제2 댐(DAM2)은 비표시 영역(NDA)에 배치되어 제1 댐(DAM1)을 둘러쌀 수 있다. 제2 댐(DAM2)은 제1 댐(DAM1)과 동일한 높이를 가질 수 있으나, 이에 한정되지 않는다. 제2 댐(DAM2)은 제2 비아층(VIA2), 제2 화소 정의막(PDL2), 및 제2 스페이서(SPC2)를 포함할 수 있다. 제2 댐(DAM2)은 소정의 높이를 가짐으로써, 제2 봉지층(TFE2)이 비표시 영역(NDA)의 가장자리까지 연장되는 것을 방지할 수 있다.

제1 봉지층(TFE1)은 공통 전극(CAT) 상에 배치되어 복수의 발광 소자(LED)를 덮을 수 있다. 제1 봉지층(TFE1)은 평면 상에서 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)의 일부에 배치될 수 있다. 제1 봉지층(TFE1)은 비표시 영역(NDA)에 배치된 제1 댐(DAM1) 및 제2 댐(DAM2) 상에 배치될 수 있다. 제1 봉지층(TFE1)은 제1 댐(DAM1) 및 제2 댐(DAM2)의 상면 및 측면을 덮을 수 있고, 제2 댐(DAM2)과 외곽 비아(VIA3) 사이에서 노출된 전원 라인(VL)의 일부를 덮을 수 있다. 제1 봉지층(TFE1)은 무기막을 포함함으로써, 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지할 수 있다.

제3 봉지층(TFE3)은 제1 및 제2 봉지층(TFE1, TFE2) 상에 배치될 수 있다. 제3 봉지층(TFE3)은 평면 상에서 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)의 일부에 배치될 수 있다. 제3 봉지층(TFE3)은 표시 영역(DA)에서 제2 봉지층(TFE2) 상에 배치될 수 있고, 비표시 영역(NDA)에서 제1 봉지층(TFE1) 상에 배치될 수 있다. 제3 봉지층(TFE3)은 전원 라인(VL)의 일부를 덮는 제1 봉지층(TFE1)의 가장자리를 덮을 수 있다. 제3 봉지층(TFE3)은 무기막을 포함함으로써, 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지할 수 있다.

외곽 봉지층(TFE4)은 제3 봉지층(TFE3) 및 외곽 비아(VIA3) 상에 배치될 수 있다. 외곽 봉지층(TFE4)은 제3 봉지층(TFE3)의 가장자리, 표시 영역(DA)과 마주하는 외곽 비아(VIA3)의 일단, 및 제3 봉지층(TFE3)과 외곽 비아(VIA3) 사이에서 노출된 전원 라인(VL)을 덮을 수 있다. 외곽 봉지층(TFE4)의 형성 공정은 제3 봉지층(TFE3)의 형성 공정이 완료된 후에 진행될 수 있다. 외곽 봉지층(TFE4)은 적어도 하나의 무기막 또는 적어도 하나의 유기막을 포함할 수 있다. 외곽 봉지층(TFE4)은 제1 또는 제3 봉지층(TFE1, TFE3)과 동일 물질을 포함할 수 있으나, 이에 한정되지 않는다. 외곽 봉지층(TFE4)의 두께는 제1 및 제3 봉지층(TFE1, TFE3)의 두께의 합 이상일 수 있다. 외곽 봉지층(TFE4)은 소정의 두께를 가짐으로써, 터치 라인(TCL)과 전원 라인(VL) 사이의 거리를 증가시킬 수 있다. 예를 들어, 외곽 봉지층(TFE4)의 두께는 10,000 옹스트롬(Å) 이상일 수 있으나, 이에 한정되지 않는다. 여기에서, 외곽 봉지층(TFE4)의 두께는 10,000 옹스트롬(Å) 이상일 때 제3 커패시터(C3) 및 제4 커패시터(C4)의 커패시턴스 비율이 실질적으로 감소되어, 표시 장치(10)의 정전기 방전과 라인들 간의 쇼트 불량을 방지할 수 있다.

외곽 봉지층(TFE4)은 화소 전극(AND)의 형성 과정에서 외곽 비아(VIA3)의 일단에 금속 이물질이 발생하는 경우, 금속 이물질을 덮을 수 있다. 따라서, 표시 장치(10)는 외곽 비아(VIA3)의 일단을 덮는 외곽 봉지층(TFE4)을 포함함으로써, 화소 전극(AND)의 형성 과정에서 발생할 수 있는 금속 이물질에 의해 터치 라인(TCL)이 손상되는 것을 방지할 수 있다.

도 13에서, 표시 장치(10)는 외곽 비아(VIA3)의 일단을 덮는 외곽 봉지층(TFE4)을 포함함으로써, 터치 라인(TCL)과 전원 라인(VL) 사이의 거리를 증가시킬 수 있다. 제3 커패시터(C3)는 외곽 비아(VIA3)의 일단에 인접한 영역에서 터치 라인(TCL)과 전원 라인(VL) 사이에 형성될 수 있다. 제3 커패시터(C3)의 커패시턴스는 외곽 봉지층(TFE4) 및 제1 절연막(SIL1)의 두께의 합에 반비례할 수 있다. 제3 커패시터(C3)의 커패시턴스는 터치 라인(TCL)과 전원 라인(VL) 사이의 거리가 증가할수록 감소될 수 있다. 제4 커패시터(C4)는 외곽 비아(VIA3)와 중첩된 영역에서 터치 라인(TCL)과 전원 라인(VL) 사이에 형성될 수 있다. 제4 커패시터(C4)의 커패시턴스는 외곽 비아(VIA3), 외곽 봉지층(TFE4), 및 제1 절연막(SIL1)의 두께의 합에 반비례할 수 있다. 따라서, 표시 장치(10)는 외곽 봉지층(TFE4)이 외곽 비아(VIA3)의 일단을 덮지 않는 경우보다 제3 커패시터(C3)의 커패시턴스를 감소시킴으로써, 제3 커패시터(C3) 및 제4 커패시터(C4)의 커패시턴스 비율을 감소시킬 수 있다. 표시 장치(10)는 터치 라인(TCL)과 전원 라인(VL) 사이의 급격한 커패시턴스 변화를 방지함으로써, 표시 장치(10)의 정전기 방전과 라인들 간의 쇼트 불량을 방지할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

10: 표시 장치 100: 표시 패널
200: 표시 구동부 210: 게이트 구동부
300: 회로 보드 400: 터치 구동부
DU: 표시부 SUB: 기판
TFTL: 박막 트랜지스터층 VIA: 비아층
VIA3: 외곽 비아 EML: 발광 소자층
PDL: 화소 정의막 SPC: 스페이서
DAM1, DAM2: 제1 및 제2 댐 TFEL: 봉지층
TFE1, TFE2, TFE3: 제1 내지 제3 봉지층
TFE4: 외곽 봉지층
TSU: 터치 센싱부 SEN: 터치 전극
TE: 구동 전극 RE: 감지 전극
SIL1, SIL2: 제1 및 제2 절연막
TCL: 터치 라인

Claims

표시 영역 및 비표시 영역을 포함하는 기판;
상기 기판 상에 배치된 박막 트랜지스터, 및 상기 박막 트랜지스터 상에 배치된 비아층을 포함하는 박막 트랜지스터층;
상기 박막 트랜지스터층 상에 배치되고, 복수의 발광 영역을 정의하는 화소 정의막 및 상기 화소 정의막 상에 배치된 스페이서를 포함하는 발광 소자층;
상기 발광 소자층 상에 배치되어 상기 발광 소자층을 보호하는 봉지층;
상기 봉지층 상에 배치된 절연막;
상기 절연막 상에 배치되어 상기 비표시 영역까지 연장되는 터치 라인;
상기 비표시 영역에 배치되어 상기 표시 영역을 둘러싸는 제1 댐; 및
상기 제1 댐의 외곽에 배치되고 상기 비아층과 동일 층에 배치된 외곽 비아를 포함하고,
상기 봉지층은 상기 표시 영역과 마주하는 상기 외곽 비아의 일단을 덮고, 상기 절연막은 상기 봉지층의 가장자리와 인접한 상기 외곽 비아의 상면을 덮는 표시 장치.
제1 항에 있어서,
상기 봉지층은,
상기 발광 소자층 상에 배치된 제1 봉지층;
상기 제1 봉지층 상에 배치된 제2 봉지층; 및
상기 제2 봉지층 상에 배치된 제3 봉지층을 포함하고,
상기 제1 봉지층은 상기 외곽 비아의 일단을 덮는 표시 장치.
제2 항에 있어서,
상기 제3 봉지층은 상기 제1 봉지층의 가장자리, 및 상기 제1 봉지층의 가장자리에 인접한 상기 외곽 비아의 상면을 덮는 표시 장치.
제2 항에 있어서,
상기 박막 트랜지스터층은 상기 박막 트랜지스터 상에 배치되고, 일부가 상기 외곽 비아에 의해 덮이는 전원 라인을 더 포함하는 표시 장치.
제4 항에 있어서,
상기 제1 봉지층은 상기 제1 댐 및 상기 외곽 비아 사이에서 노출된 상기 전원 라인을 직접 덮는 표시 장치.
제4 항에 있어서,
상기 제3 봉지층 및 상기 절연막 사이에 배치되고, 상기 절연막에 마련된 컨택홀을 통해 상기 터치 라인에 접속되는 터치 전극을 더 포함하는 표시 장치.
제4 항에 있어서,
상기 외곽 비아의 일단에 인접한 영역에서 상기 터치 라인과 상기 전원 라인 사이에 형성된 제1 커패시터; 및
상기 외곽 비아와 중첩된 영역에서 상기 터치 라인 및 상기 전원 라인 사이에 형성된 제2 커패시터를 더 포함하는 표시 장치.
제7 항에 있어서,
상기 제1 커패시터의 커패시턴스는 상기 제1 봉지층, 상기 제3 봉지층, 및 상기 절연막의 두께의 합에 반비례하는 표시 장치.
제7 항에 있어서,
상기 제2 커패시터의 커패시턴스는 상기 외곽 비아, 상기 제1 봉지층, 상기 제3 봉지층, 및 상기 절연막의 두께의 합에 반비례하는 표시 장치.
제1 항에 있어서,
상기 제1 댐은,
상기 비아층과 동일 층에 배치된 제1 비아층;
상기 화소 정의막과 동일 층에 배치되어 상기 제1 비아층의 상면 및 측면을 덮는 제1 화소 정의막; 및
상기 스페이서와 동일 층에 배치된 제1 스페이서를 포함하는 표시 장치.
표시 영역 및 비표시 영역을 포함하는 기판;
상기 기판 상에 배치된 박막 트랜지스터, 및 상기 박막 트랜지스터 상에 배치된 비아층을 포함하는 박막 트랜지스터층;
상기 박막 트랜지스터층 상에 배치되고, 복수의 발광 영역을 정의하는 화소 정의막 및 상기 화소 정의막 상에 배치된 스페이서를 포함하는 발광 소자층;
상기 발광 소자층 상에 배치되어 상기 발광 소자층을 보호하는 봉지층;
상기 비표시 영역에 배치되어 상기 표시 영역을 둘러싸는 제1 댐;
상기 제1 댐의 외곽에 배치되고 상기 비아층과 동일 층에 배치된 외곽 비아; 및
상기 표시 영역과 마주하는 상기 외곽 비아의 일단 및 상기 봉지층의 가장자리를 덮는 외곽 봉지층을 포함하는 표시 장치.
제11 항에 있어서,
상기 봉지층은,
상기 발광 소자층 상에 배치된 제1 봉지층;
상기 제1 봉지층 상에 배치된 제2 봉지층; 및
상기 제2 봉지층 상에 배치된 제3 봉지층을 포함하고,
상기 제3 봉지층의 가장자리는 상기 외곽 비아의 일단으로부터 이격된 표시 장치.
제12 항에 있어서,
상기 외곽 봉지층은 상기 외곽 비아의 일단 및 상기 제3 봉지층의 가장자리를 덮는 표시 장치.
제12 항에 있어서,
상기 박막 트랜지스터층은 상기 박막 트랜지스터 상에 배치되고, 일부가 상기 외곽 비아에 의해 덮이는 전원 라인을 더 포함하는 표시 장치.
제14 항에 있어서,
상기 외곽 봉지층은 상기 제3 봉지층 및 상기 외곽 비아 사이에서 노출된 상기 전원 라인을 직접 덮는 표시 장치.
제14 항에 있어서,
상기 제3 봉지층 상에 배치된 터치 전극;
상기 터치 전극 상에 배치된 절연막; 및
상기 절연막 상에 배치되고 상기 터치 전극에 접속되어 상기 비표시 영역까지 연장되는 터치 라인을 더 포함하는 표시 장치.
제16 항에 있어서,
상기 외곽 비아의 일단에 인접한 영역에서 상기 터치 라인과 상기 전원 라인 사이에 형성된 제1 커패시터; 및
상기 외곽 비아와 중첩된 영역에서 상기 터치 라인 및 상기 전원 라인 사이에 형성된 제2 커패시터를 더 포함하는 표시 장치.
제17 항에 있어서,
상기 제1 커패시터의 커패시턴스는 상기 외곽 봉지층 및 상기 절연막의 두께의 합에 반비례하는 표시 장치.
제17 항에 있어서,
상기 제2 커패시터의 커패시턴스는 상기 외곽 비아, 상기 외곽 봉지층, 및 상기 절연막의 두께의 합에 반비례하는 표시 장치.
제11 항에 있어서,
상기 외곽 봉지층의 두께는 상기 제1 봉지층 및 상기 제3 봉지층의 두께의 합 이상인 표시 장치.