KR20220170385A - 표시 장치 - Google Patents

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KR20220170385A
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wiring
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방기호
김은혜
정은애
최원석
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삼성디스플레이 주식회사
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Abstract

본 발명은 터치 배선의 터치 감지 신호가 데이터 팬 아웃 배선의 데이터 전압 또는 스캔 팬 아웃 배선의 스캔 제어 신호에 의해 영향을 받는 것을 방지할 수 있는 표시 장치에 관한 것이다. 일 실시예에 따른 표시 장치는 표시 영역과 비표시 영역을 포함하는 기판, 상기 표시 영역에 배치되는 터치 전극들, 상기 비표시 영역에 배치되고, 상기 터치 전극들에 연결되는 터치 배선들, 상기 비표시 영역에 배치되며, 저전위 전압이 인가되는 저전위 배선, 및 상기 비표시 영역에 배치되며, 상기 저전위 전압보다 높은 고전위 전압이 인가되는 고전위 배선을 구비한다. 상기 터치 배선들 중 어느 한 터치 배선은 상기 저전위 배선과 상기 고전위 배선 중 적어도 어느 하나와 중첩한다. 상기 저전위 배선은 상기 고전위 배선과 중첩한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 소정의 광을 발광하는 화소들, 상기 화소들을 구동하기 위한 스캔 배선들, 데이터 배선들, 전원 배선들, 스캔 배선들에 스캔 신호들을 출력하는 스캔 구동부, 및 데이터 배선들에 데이터 전압들을 출력하는 표시 구동부를 더 포함할 수 있다. 이 경우 데이터 배선들과 표시 구동부 사이에는 데이터 팬 아웃 배선들이 배치되고, 스캔 구동부와 표시 구동부 사이에는 스캔 팬 아웃 배선들이 배치될 수 있다.
또한, 표시 장치는 입력 인터페이스 중 하나로 사용자의 터치를 감지하기 위한 터치 감지부를 포함할 수 있다. 터치 감지부는 정전 용량 방식으로 구동되는 복수의 터치 전극들을 포함하여 사용자의 터치를 감지한다. 복수의 터치 전극들은 복수의 터치 배선들에 연결될 수 있다.
이때, 복수의 터치 배선들 중 어느 한 터치 배선이 데이터 팬 아웃 배선 또는 스캔 팬 아웃 배선과 중첩하는 경우, 터치 배선과 데이터 팬 아웃 배선 사이 또는 터치 배선과 스캔 팬 아웃 배선 사이에 기생 용량이 형성될 수 있다. 상기 기생 용량으로 인해, 터치 배선의 터치 신호는 데이터 팬 아웃 배선의 데이터 전압 또는 스캔 팬 아웃 배선의 스캔 제어 신호에 의해 영향을 받을 수 있으며, 그러므로 터치 감지 오류가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 터치 배선의 터치 신호가 데이터 팬 아웃 배선의 데이터 전압 또는 스캔 팬 아웃 배선의 스캔 제어 신호에 의해 영향을 받는 것을 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역과 비표시 영역을 포함하는 기판, 상기 표시 영역에 배치되는 터치 전극들, 상기 비표시 영역에 배치되고, 상기 터치 전극들에 연결되는 터치 배선들, 상기 비표시 영역에 배치되며, 저전위 전압이 인가되는 저전위 배선, 및 상기 비표시 영역에 배치되며, 상기 저전위 전압보다 높은 고전위 전압이 인가되는 고전위 배선을 구비한다. 상기 터치 배선들 중 어느 한 터치 배선은 상기 저전위 배선과 상기 고전위 배선 중 적어도 어느 하나와 중첩한다. 상기 저전위 배선은 상기 고전위 배선과 중첩한다.
상기 터치 배선은 상기 저전위 배선 및 상기 고전위 배선과 중첩할 수 있다.
상기 터치 배선은 상기 저전위 배선과 중첩할 수 있다.
상기 표시 영역에 배치되는 데이터 배선들, 및 상기 비표시 영역에 배치되며, 상기 데이터 배선들에 연결되는 데이터 팬 아웃 배선들을 더 구비할 수 있다. 상기 데이터 팬 아웃 배선들 중 어느 한 데이터 팬 아웃 배선은 상기 저전위 배선과 상기 고전위 배선 중 적어도 어느 하나와 중첩할 수 있다.
상기 데이터 팬 아웃 배선은 상기 터치 배선과 중첩할 수 있다.
상기 표시 영역에 배치되는 스캔 배선들, 상기 비표시 영역에 배치되며, 상기 스캔 배선들에 스캔 신호들을 인가하는 스캔 구동부, 및 상기 비표시 영역에 배치되며, 상기 스캔 구동부에 연결되는 스캔 팬 아웃 배선들을 더 구비할 수 있다. 상기 스캔 팬 아웃 배선들 중 어느 한 스캔 팬 아웃 배선은 상기 저전위 배선과 상기 고전위 배선 중 적어도 어느 하나와 중첩할 수 있다.
상기 스캔 팬 아웃 배선은 상기 터치 배선과 중첩할 수 있다.
상기 저전위 배선은 상기 기판 상에 배치되는 제1 저전위 배선, 및 상기 제1 저전위 배선 상에 배치되는 제2 저전위 배선을 포함할 수 있다. 상기 고전위 배선은 상기 기판 상에 배치되는 제1 고전위 배선, 및 상기 제1 고전위 배선 상에 배치되는 제2 고전위 배선을 포함할 수 있다.
상기 제2 저전위 배선은 상기 제1 고전위 배선과 중첩할 수 있다.
상기 제1 저전위 배선은 상기 제2 고전위 배선과 중첩할 수 있다.
상기 제1 저전위 배선과 상기 제1 고전위 배선은 동일한 물질을 포함하고, 상기 제2 저전위 배선과 상기 제2 고전위 배선은 동일한 물질을 포함할 수 있다.
상기 저전위 배선은 상기 제2 저전위 배선 상에 배치되는 제3 저전위 배선을 더 포함할 수 있다.
상기 제3 저전위 배선은 상기 제1 고전위 배선과 중첩할 수 있다.
상기 제1 저전위 배선은 상기 제2 고전위 배선과 중첩할 수 있다.
상기 제1 저전위 배선과 상기 제1 고전위 배선은 동일한 물질을 포함하고, 상기 제3 저전위 배선과 상기 제2 고전위 배선은 동일한 물질을 포함할 수 있다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 채널 영역, 소스 영역, 및 드레인 영역을 포함하는 제1 액티브층, 상기 제1 액티브층 상에 배치되는 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 배치되며, 상기 제1 액티브층의 채널 영역과 중첩하는 제1 게이트 전극과 제1 커패시터 전극, 상기 제1 게이트 전극 상에 배치되는 제1 층간 절연막, 상기 제1 층간 절연막 상에 배치되며, 상기 제1 커패시터 전극과 중첩하는 제2 커패시터 전극, 상기 제2 커패시터 전극 상에 배치되는 제2 층간 절연막, 상기 제2 층간 절연막 상에 배치되는 제1 저전위 배선과 제1 고전위 배선, 상기 제1 저전위 배선 상에 배치되는 제2 저전위 배선, 및 상기 제1 고전위 배선 상에 배치되는 제2 고전위 배선을 구비한다. 상기 제1 저전위 배선과 상기 제2 저전위 배선 중 적어도 어느 하나는 상기 제1 고전위 배선과 상기 제2 고전위 배선 중 적어도 어느 하나와 중첩한다.
상기 제1 고전위 배선과 상기 제2 고전위 배선 사이에 배치되는 제1 평탄화막, 및 상기 제2 고전위 배선 상에 배치되는 제2 평탄화막을 더 구비할 수 있다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 채널 영역, 소스 영역, 및 드레인 영역을 포함하는 제1 액티브층, 상기 제1 액티브층 상에 배치되는 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 배치되며, 상기 제1 액티브층의 채널 영역과 중첩하는 제1 게이트 전극과 제1 커패시터 전극, 상기 제1 게이트 전극 상에 배치되는 제1 층간 절연막, 상기 제1 층간 절연막 상에 배치되며, 상기 제1 커패시터 전극과 중첩하는 제2 커패시터 전극, 상기 제2 커패시터 전극 상에 배치되는 제2 층간 절연막, 상기 제2 층간 절연막 상에 배치되는 제1 저전위 배선과 제1 고전위 배선, 상기 제1 저전위 배선 상에 배치되는 제2 저전위 배선, 상기 제1 고전위 배선 상에 배치되는 제2 고전위 배선, 및 상기 제2 저전위 배선 상에 배치되는 제3 저전위 배선을 구비한다. 상기 제1 저전위 배선과 상기 제3 저전위 배선 중 적어도 어느 하나는 상기 제1 고전위 배선과 상기 제2 고전위 배선 중 적어도 어느 하나와 중첩한다.
상기 제1 고전위 배선과 상기 제2 고전위 배선 사이에 배치되는 제1 평탄화막, 상기 제2 고전위 배선 상에 배치되는 제2 평탄화막, 및 상기 제3 저전위 배선 상에 배치되는 제3 평탄화막을 더 구비할 수 있다.
상기 제3 평탄화막 상에 배치되며, 제1 봉지 무기막, 봉지 유기막, 및 제2 봉지 무기막을 포함하는 봉지층, 및 상기 봉지 유기막의 넘침 방지를 위한 댐을 구비할 수 있다. 상기 제1 저전위 배선, 상기 제2 저전위 배선, 및 상기 제3 저전위 배선은 상기 댐과 중첩할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 표시 패널의 하측에 배치되는 비표시 영역에서 저전위 배선과 고전위 배선은 서로 중첩하므로, 터치 배선과 데이터 팬 아웃 배선 또는 스캔 팬 아웃 배선 사이에는 저전위 배선 또는 고전위 배선이 배치될 수 있다. 그러므로, 터치 배선과 데이터 팬 아웃 배선 사이와 터치 배선과 스캔 팬 아웃 배선 사이에 기생 용량이 형성되는 것을 방지할 수 있다. 따라서, 터치 배선의 터치 구동 신호 또는 터치 감지 신호가 데이터 팬 아웃 배선의 데이터 전압에 의해 영향을 받거나, 스캔 팬 아웃 배선의 스캔 제어 신호에 의해 영향을 받는 것을 방지할 수 있으므로, 터치 감지 오류가 발생하는 것을 방지할 수 있다.
또한, 실시예들에 따른 표시 장치에 의하면, 팬 아웃 배선 영역에서 제3 저전위 배선과 제1 고전위 배선은 서로 중첩할 수 있다. 제3 방향에서 제3 저전위 배선과 제1 고전위 배선 사이에는 제1 평탄화막과 제2 평탄화막이 배치되므로, 제3 방향에서 제3 저전위 배선과 제1 고전위 배선 사이의 거리를 최대한 멀리 떨어뜨릴 수 있다. 그러므로, 제1 고전위 배선의 고전위 전압과 제3 저전위 배선의 저전위 전압 간의 전위 차에 따라 번트 불량이 발생하는 것을 줄일 수 있다.
나아가, 실시예들에 따른 표시 장치에 의하면, 팬 아웃 배선 영역에서 제1 저전위 배선과 제2 고전위 배선은 서로 중첩할 수 있다. 제3 방향에서 제1 저전위 배선과 제2 고전위 배선 사이에는 제1 평탄화막과 제2 평탄화막이 배치될 수 있다. 그러므로, 제3 방향에서 제1 저전위 배선과 제2 고전위 배선 사이의 거리를 최대한 멀리 떨어뜨릴 수 있다. 그러므로, 제1 고전위 배선의 고전위 전압과 제2 저전위 배선의 저전위 전압 간의 전위 차에 따라 번트 불량이 발생하는 것을 줄일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2와 도 3은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 4는 일 실시예에 따른 표시 장치를 보여주는 일 측면도이다.
도 5는 일 실시예에 따른 표시층의 서브 화소를 보여주는 회로도이다.
도 6은 또 다른 실시예에 따른 표시층의 서브 화소를 보여주는 회로도이다.
도 7은 또 다른 실시예에 따른 표시층의 서브 화소를 보여주는 회로도이다.
도 8은 또 다른 실시예에 따른 표시층의 서브 화소를 보여주는 회로도이다.
도 9는 일 실시예에 따른 터치 감지부를 보여주는 레이아웃 도이다.
도 10은 도 9의 표시 패널의 발광 영역들과 터치 전극들을 보여주는 레이아웃 도이다.
도 11은 도 10의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 12는 일 실시예에 따른 표시 패널의 비표시 영역을 보여주는 레이아웃 도이다.
도 13은 도 12의 B 영역을 상세히 보여주는 레이아웃 도이다.
도 14는 도 13의 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 15는 또 다른 실시예에 따른 표시 패널의 비표시 영역을 보여주는 레이아웃 도이다.
도 16은 도 15의 C 영역의 또 다른 예를 상세히 보여주는 레이아웃 도이다.
도 17은 도 16의 D-D'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 18은 도 16의 D-D'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 19는 도 10의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 20은 도 16의 D-D'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 21은 도 16의 D-D'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 22는 도 10의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 23은 도 16의 D-D'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 24는 도 16의 D-D'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 25는 도 10의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 26은 도 16의 D-D'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 27은 도 16의 D-D'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(DR1)의 단변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)의 기판(SUB)은 메인 영역(MA)과 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화상을 표시하는 서브 화소(도 5의 SPX)들을 포함할 수 있다. 서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출될 수 있다.
도 1에서는 서브 영역(SBA)이 펼쳐진 것을 예시하였으나, 서브 영역(SBA)은 구부러질 수 있으며, 이 경우 표시 패널(100)의 하면 상에 배치될 수 있다. 서브 영역(SBA)이 구부러지는 경우, 기판(SUB)의 두께 방향(DR3)에서 메인 영역(MA)과 중첩할 수 있다. 서브 영역(SBA)에는 표시 구동 회로(200)가 배치될 수 있다.
표시 구동 회로(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 생성할 수 있다. 표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(200)는 COF(chip on film) 방식으로 회로 보드(300) 상에 부착될 수 있다.
회로 보드(300)는 표시 패널(100)의 서브 영역(SBA)의 일 단에 부착될 수 있다. 이로 인해, 회로 보드(300)는 표시 패널(100) 및 표시 구동 회로(200)와 전기적으로 연결될 수 있다. 표시 패널(100)과 표시 구동 회로(200)는 회로 보드(300)를 통해 디지털 비디오 데이터와, 타이밍 신호들, 및 구동 전압들을 입력 받을 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 2와 도 3은 일 실시예에 따른 표시 장치를 보여주는 평면도이다. 도 4는 일 실시예에 따른 표시 장치를 보여주는 일 측면도이다.
도 2에는 서브 영역(SBA)이 구부러지지 않고 펼쳐진 것을 예시하였다. 도 3과 도 4에는 서브 영역(SBA)이 구부러진 것을 예시하였다.
도 2 내지 도 4를 참조하면, 표시 패널(100)은 메인 영역(MA)과 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 중앙에 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 이웃하여 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역일 수 있다.
제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2)는 비표시 영역(NDA)에 배치될 수 있다. 제1 스캔 구동부(SDC1)는 표시 패널(100)의 일 측(예를 들어, 좌측)에 배치되고, 제2 스캔 구동부(SDC2)는 표시 패널의 타 측(예를 들어, 우측)에 배치될 수 있으나, 이에 한정되지 않는다. 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2) 각각은 스캔 팬 아웃 배선(도 14의 SFL)들을 통해 표시 구동 회로(200)에 전기적으로 연결될 수 있다. 제1 스캔 구동부(SDC1)와 제2 스캔 구동부(SDC2) 각각은 표시 구동 회로(200)로부터 스캔 제어 신호를 입력 받고, 스캔 제어 신호에 따라 스캔 신호들을 생성하여 스캔 배선들에 출력할 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출될 수 있다. 서브 영역(SBA)의 제2 방향(DR2)의 길이는 메인 영역(MA)의 제2 방향(DR2)의 길이보다 작을 수 있다. 서브 영역(SBA)의 제1 방향(DR1)의 길이는 메인 영역(MA)의 제1 방향(DR1)의 길이보다 작거나 메인 영역(MA)의 제1 방향(DR1)의 길이와 실질적으로 동일할 수 있다. 서브 영역(SBA)은 구부러질 수 있으며, 표시 패널(100)의 하부에 배치될 수 있다. 이 경우, 서브 영역(SBA)은 제3 방향(DR3)에서 메인 영역(MA)과 중첩할 수 있다.
서브 영역(SBA)은 제1 영역(A1), 제2 영역(A2), 및 벤딩 영역(BA)을 포함할 수 있다.
제1 영역(A1)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출된 영역이다. 제1 영역(A1)의 일 측은 메인 영역(MA)의 비표시 영역(NDA)과 접하며, 제1 영역(A1)의 타 측은 벤딩 영역(BA)에 접할 수 있다.
제2 영역(A2)은 패드(PD)들과 표시 구동 회로(200)가 배치되는 영역이다. 표시 구동 회로(200)는 이방성 도전 필름(anisotropic conductive film)이나 SAP(Self Assembly Anisotropic Conductive Paste)과 같은 저저항(低抵抗) 고신뢰성 소재를 이용하여 제2 영역(A2)의 구동 패드들에 부착될 수 있다. 회로 보드(300)는 이방성 도전 필름이나 SAP과 같은 저저항(低抵抗) 고신뢰성 소재를 이용하여 제2 영역(A2)의 패드(PD)들에 부착될 수 있다. 제2 영역(A2)의 일 측은 벤딩 영역(BA)과 접할 수 있다.
벤딩 영역(BA)은 구부러지는 영역이다. 벤딩 영역(BA)이 구부러지는 경우, 제2 영역(A2)은 제1 영역(A1)의 하부와 메인 영역(MA)의 하부에 배치될 수 있다. 벤딩 영역(BA)은 제1 영역(A1)과 제2 영역(A2) 사이에 배치될 수 있다. 벤딩 영역(BA)의 일 측은 제1 영역(A1)과 접하며, 벤딩 영역(BA)의 타 측은 제2 영역(A2)과 접할 수 있다.
표시 패널(100)은 도 3과 같이 박막 트랜지스터층(TFTL), 발광 소자층(EML), 봉지층(TFEL), 및 터치 감지부(TDU)를 포함할 수 있다.
기판(SUB)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(polyimide)로 이루어질 수 있다. 기판(SUB)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
기판(SUB) 상에는 박막 트랜지스터층(TFTL)이 배치될 수 있다. 박막 트랜지스터층(TFTL)은 메인 영역(MA)과 서브 영역(SBA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)은 박막 트랜지스터들을 포함한다.
발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 메인 영역(MA)의 표시 영역(DA)에 배치될 수 있다. 발광 소자층(EML)은 발광부들에 배치되는 발광 소자들을 포함한다.
봉지층(TFEL)은 발광 소자층(EML) 상에 배치될 수 있다. 봉지층(TFEL)은 메인 영역(MA)의 표시 영역(DA)과 비표시 영역(NDA)에 배치될 수 있다. 봉지층(TFEL)은 발광 소자층을 봉지하기 위한 적어도 하나의 무기막과 적어도 하나의 유기막을 포함한다.
터치 감지부(TDU)는 봉지층(TFEL) 상에 배치될 수 있다. 터치 감지부(TDU)는 메인 영역(MA)의 표시 영역(DA)과 비표시 영역(NDA)에 배치될 수 있다. 터치 감지부(TDU)는 터치 전극들을 이용하여 사람 또는 물체의 터치를 감지할 수 있다.
터치 감지부(TDU) 상에는 표시 패널(100)의 상부를 보호하기 위한 커버 윈도우가 배치될 수 있다. 커버 윈도우는 OCA(optically clear adhesive) 필름 또는 OCR(optically clear resin) 같은 투명 접착 부재에 의해 터치 감지부(TDU) 상에 부착될 수 있다. 커버 윈도우는 유리와 같은 무기물일 수도 있고, 플라스틱 또는 고분자 재료와 같은 유기물일 수도 있다.
또한, 외부 광이 표시 패널(100)에서 반사되어 표시 패널(100)이 표시하는 화상의 시인성이 저하되는 것을 방지하기 위해, 터치 감지부(TDU)와 커버 윈도우 사이에는 반사 방지 부재가 추가로 배치될 수 있다. 반사 방지 부재는 편광 필름 또는 컬러 필터일 수 있다.
터치 구동 회로(400)는 회로 보드(300) 상에 배치될 수 있다. 터치 구동 회로(400)는 집적회로(IC)로 형성되어 회로 보드(300)에 부착될 수 있다.
터치 구동 회로(400)는 터치 감지부(TDU)의 복수의 구동 전극과 복수의 감지 전극에 전기적으로 연결될 수 있다. 터치 구동 회로(400)는 복수의 구동 전극에 터치 구동 신호를 인가하고, 복수의 감지 전극을 통해 복수의 터치 노드 각각의 터치 감지 신호, 예를 들어 상호 정전 용량의 차지 변화량을 감지한다. 터치 구동 회로(400)는 복수의 터치 노드 각각의 터치 감지 신호에 따라 사용자의 터치 여부와 근접 여부 등을 판단할 수 있다. 사용자의 터치는 사용자의 손가락 또는 펜 등과 같은 물체가 터치 감지부(TDU) 상에 배치되는 표시 장치(10)의 전면(前面)에 직접 접촉하는 것을 가리킨다. 사용자의 근접은 호버링(hovering)과 같이 사용자의 손가락 또는 펜 등과 같은 물체가 표시 장치(10)의 전면(前面) 상에서 떨어져 위치하는 것을 가리킨다.
도 5는 일 실시예에 따른 표시층의 서브 화소를 보여주는 회로도이다.
도 5를 참조하면, 서브 화소(SPX)는 스캔 배선(SL)들 중 어느 두 개, 발광 배선(EL)들 중 어느 하나, 및 데이터 배선들 중 어느 하나에 연결될 수 있다. 예를 들어, 서브 화소(SPX)는 기입 스캔 배선(GWL), 초기화 스캔 배선(GIL), 제어 스캔 배선(GCL), 발광 배선(EL), 및 데이터 배선(DL)에 접속될 수 있다.
서브 화소(SPX)는 구동 트랜지스터(transistor)(DT), 발광 소자(Light Emitting Element, LE), 스위치 소자들, 및 커패시터(C1)를 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함한다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다.
발광 소자(LEL)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(LEL)의 발광량은 구동 전류(Ids)에 비례할 수 있다.
발광 소자(LEL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(LEL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(LEL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(LEL)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
발광 소자(LEL)의 애노드 전극은 제4 트랜지스터(ST4)의 제1 전극과 제6 트랜지스터(ST6)의 제2 전극에 접속되며, 캐소드 전극은 저전위 배선(VSL)에 접속될 수 있다. 발광 소자(LEL)의 애노드 전극과 캐소드 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.
커패시터(C1)는 구동 트랜지스터(DT)의 제2 전극과 고전위 배선(VSL) 사이에 형성된다. 커패시터(C1)의 일 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되고, 타 전극은 고전위 배선(VSL)에 접속될 수 있다.
도 5와 같이 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)는 모두 P 타입 MOSFET으로 형성될 수 있다. 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층은 폴리 실리콘 또는 산화물 반도체로 형성될 수 있다.
제2 트랜지스터(ST2)의 게이트 전극과 제4 트랜지스터(ST4)의 게이트 전극은 기입 스캔 배선(GWL)에 연결되고, 제1 트랜지스터(ST1)의 게이트 전극은 제어 스캔 배선(GCL)에 연결될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 초기화 스캔 배선(GIL)에 연결될 수 있다. 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)은 P 타입 MOSFET으로 형성되므로, 제어 스캔 배선(GCL), 초기화 스캔 배선(GIL), 기입 스캔 배선(GWL), 및 발광 배선(EL)에 각각 게이트 로우 전압의 스캔 신호와 발광 신호가 인가되는 경우 턴-온될 수 있다.
또는, 도 6과 같이 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)가 P 타입 MOSFET으로 형성되고, 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)가 N 타입 MOSFET으로 형성될 수 있다. P 타입 MOSFET으로 형성되는 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6) 각각의 액티브층은 폴리 실리콘으로 형성되고, N 타입 MOSFET으로 형성되는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3) 각각의 액티브층은 산화물 반도체로 형성될 수 있다. 이 경우, 폴리 실리콘으로 형성되는 트랜지스터들과 산화물 반도체로 형성되는 트랜지스터들이 서로 다른 층에 배치될 수 있으므로, 화소(PX)들 각각 트랜지스터들의 배치 면적이 줄어들 수 있다.
제2 트랜지스터(ST2)의 게이트 전극과 제4 트랜지스터(ST4)의 게이트 전극은 기입 스캔 배선(GWL)에 연결되고, 제1 트랜지스터(ST1)의 게이트 전극은 제어 스캔 배선(GCL)에 연결될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 초기화 스캔 배선(GIL)에 연결될 수 있다. 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)는 N 타입 MOSFET으로 형성되므로, 제어 스캔 배선(GCL)과 초기화 스캔 배선(GIL)에 게이트 하이 전압의 스캔 신호가 인가되는 경우 턴-온될 수 있다. 이에 비해, 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)는 P 타입 MOSFET으로 형성되므로, 기입 스캔 배선(GWL)과 발광 배선(EL)에 각각 게이트 로우 전압의 스캔 신호와 발광 신호가 인가되는 경우 턴-온될 수 있다.
또는, 도 7과 같이 화소(PX)는 제7 트랜지스터(ST7)를 더 포함할 수 있다. 제7 트랜지스터(ST7)의 액티브층은 폴리 실리콘으로 형성될 수 있다. 제4 트랜지스터(ST4)의 게이트 전극과 제7 트랜지스터(ST7)의 게이트 전극은 바이어스 스캔 배선(GBL)에 연결될 수 있다. 제4 트랜지스터(ST4)와 제7 트랜지스터(ST7)는 P 타입 MOSFET으로 형성되므로, 바이어스 스캔 배선(GBL)에 게이트 로우 전압의 스캔 신호가 인가되는 경우 턴-온될 수 있다.
또는, 도 8과 같이 제4 트랜지스터(ST4)의 액티브층은 산화물 반도체로 형성될 수 있다. 제4 트랜지스터(ST4)의 게이트 전극, 제5 트랜지스터(ST5)의 게이트 전극, 및 제6 트랜지스터(ST6)의 게이트 전극은 발광 배선(EL)에 연결될 수 있다. 제4 트랜지스터(ST4)는 N 타입 MOSFET으로 형성되므로, 발광 배선(EL)에 게이트 하이 전압의 발광 신호가 인가되는 경우 턴-온될 수 있다.
또는, 도 5 내지 도 8에 도시하지 않았지만, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)는 모두 N 타입 MOSFET으로 형성될 수도 있다.
도 9는 일 실시예에 따른 터치 감지부를 보여주는 레이아웃 도이다.
도 9에서는 터치 감지부(TDU)의 터치 전극(SE)들이 두 종류의 전극들, 예를 들어 구동 전극(TE)들과 감지 전극(RE)들을 포함하며, 구동 전극(TE)들에 터치 구동 신호를 인가한 후 감지 전극(RE)들을 통해 복수의 터치 노드(TN)들 각각의 상호 정전 용량(mutual capacitance)의 차지 변화량을 감지하는 상호 정전 용량 방식으로 구동되는 것을 중심으로 설명하였으나, 이에 한정되지 않는다.
도 9에서는 설명의 편의를 위해 구동 전극(TE)들, 감지 전극(RE)들, 더미 패턴(DE)들, 터치 배선(SL)들, 표시 패드(DP)들, 및 터치 패드들(TP1, TP2)만을 도시하였다.
도 9를 참조하면, 터치 감지부(TDU)는 사용자의 터치를 감지하기 위한 터치 감지 영역(TSA)과 터치 감지 영역(TSA)의 주변에 배치되는 터치 주변 영역(TPA)을 포함한다. 터치 감지 영역(TSA)은 도 1 내지 도 4에 도시된 표시 영역(DA)과 실질적으로 동일하고, 터치 주변 영역(TPA)은 도 1 내지 도 4에 도시된 비표시 영역(NDA)과 실질적으로 동일할 수 있다.
터치 감지 영역(TSA)은 구동 전극(TE)들, 감지 전극(RE)들, 및 더미 패턴(DE)들을 포함한다. 구동 전극(TE)들과 감지 전극(RE)들은 물체 또는 사람의 터치를 감지하기 위해 상호 정전 용량을 형성하기 위한 전극들일 수 있다.
감지 전극(RE)들은 제1 방향(DR1)과 제2 방향(DR2)으로 배열될 수 있다. 감지 전극(RE)들은 제1 방향(DR1)에서 전기적으로 연결될 수 있다. 즉, 제1 방향(DR1)에서 인접한 감지 전극(RE)들은 서로 연결될 수 있다. 제2 방향(DR2)에서 인접한 감지 전극(RE)들은 서로 전기적으로 분리될 수 있다.
구동 전극(TE)들은 제1 방향(DR1)과 제2 방향(DR2)으로 배열될 수 있다. 구동 전극(TE)들은 제2 방향(DR2)에서 전기적으로 연결될 수 있다. 즉, 제2 방향(DR2)에서 인접한 구동 전극(TE)들은 서로 연결될 수 있다. 예를 들어, 제2 방향(DR2)에서 인접한 구동 전극(TE)들은 도 10과 같이 연결 전극(BE)을 통해 서로 연결될 수 있다. 제1 방향(DR1)에서 인접한 구동 전극(TE)들은 서로 전기적으로 분리될 수 있다.
구동 전극(TE)들과 감지 전극(RE)들의 교차부들 각각에는 상호 정전 용량이 형성되는 터치 노드(TN)가 배치될 수 있다. 복수의 터치 노드(TN)들은 구동 전극(TE)들과 감지 전극(RE)들의 교차부들에 대응될 수 있다.
더미 패턴(DE)들 각각은 구동 전극(TE) 또는 감지 전극(RE)에 둘러싸일 수 있다. 더미 패턴(DE)들 각각은 구동 전극(TE) 또는 감지 전극(RE)과 전기적으로 분리될 수 있다. 더미 패턴(DE)들 각각은 구동 전극(TE) 또는 감지 전극(RE)과 떨어져 배치될 수 있다. 더미 패턴(DE)들 각각은 전기적으로 플로팅될 수 있다.
도 9에서는 구동 전극(TE)들, 감지 전극(RE)들, 및 더미 패턴(DE)들 각각이 마름모의 평면 형태를 갖는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 구동 전극(TE)들, 감지 전극(RE)들, 및 더미 패턴(DE)들 각각은 마름모 이외의 다른 사각형, 사각형 이외의 다른 다각형, 원형, 또는 타원형의 평면 형태를 가질 수 있다.
터치 배선(SL)들은 터치 주변 영역(TPA)에 배치될 수 있다. 터치 배선(SL)들은 감지 전극(RE)들에 연결되는 터치 감지 배선(RL)들, 구동 전극(TE)들에 연결되는 제1 터치 구동 배선(TL1)들과 제2 터치 구동 배선(TL2)들을 포함할 수 있다.
터치 감지 영역(TSA)의 일 측에 배치된 감지 전극(RE)들은 터치 감지 배선(RL)들에 일대일로 연결될 수 있다. 예를 들어, 도 9와 같이 제1 방향(DR1)으로 전기적으로 연결된 감지 전극(RE)들 중 우측 끝에 배치된 감지 전극(RE)은 터치 감지 배선(RL)에 연결될 수 있다. 터치 감지 배선(RL)들은 제2 터치 패드(TP2)들에 일대일로 연결될 수 있다. 그러므로, 터치 구동 회로(400)는 감지 전극(RE)들에 전기적으로 연결될 수 있다.
터치 감지 영역(TSA)의 일 측에 배치된 구동 전극(TE)들은 제1 터치 구동 배선(TL1)들에 일대일로 연결되고, 터치 감지 영역(TSA)의 타 측에 배치된 구동 전극(TE)들은 제2 터치 구동 배선(TL2)들에 일대일로 연결될 수 있다. 예를 들어, 도 9와 같이 제2 방향(DR2)으로 전기적으로 연결된 구동 전극(TE)들 중 하측 끝에 배치된 구동 전극(TE)은 제1 터치 구동 배선(TL1)에 연결되며, 상측 끝에 배치된 구동 전극(TE)은 제2 터치 구동 배선(TL2)에 연결될 수 있다. 제2 터치 구동 배선(TL2)들은 터치 감지 영역(TSA)의 좌측 바깥쪽을 경유하여 터치 감지 영역(TSA)의 상측에서 구동 전극(TE)들에 연결될 수 있다.
제1 터치 구동 배선(TL1)들과 제2 터치 구동 배선(TL2)들은 제1 터치 패드(TP1)들에 일대일로 연결될 수 있다. 그러므로, 터치 구동 회로(400)는 구동 전극(TE)들에 전기적으로 연결될 수 있다. 구동 전극(TE)들은 터치 감지 영역(TSA)의 양 측에서 구동 배선들(TL1, TL2)에 연결되어 터치 구동 신호를 입력 받으므로, 터치 구동 신호의 RC 지연(RC delay)으로 인해 터치 감지 영역(TSA)의 하측에 배치된 구동 전극(TE)들에 인가되는 터치 구동 신호와 터치 감지 영역(TSA)의 상측에 배치된 구동 전극(TE)들에 인가되는 터치 구동 신호 간에 차이가 발생하는 것을 방지할 수 있다.
제1 터치 패드(TP1)들이 배치되는 제1 터치 패드 영역(TPA1)은 표시 패드(DP)들이 배치되는 표시 패드 영역(DPA)의 일 측에 배치될 수 있다. 제2 터치 패드(TP2)들이 배치되는 제2 터치 패드 영역(TPA2)은 표시 패드 영역(DPA)의 타 측에 배치될 수 있다. 표시 패드(DP)들은 표시 패널(100)의 데이터 배선들에 전기적으로 연결될 수 있다.
표시 패드 영역(DPA), 제1 터치 패드 영역(TPA1), 및 제2 터치 패드 영역(TPA2)은 도 2에 도시된 회로 보드(300)와 연결되는 표시 패널(100)의 패드(PD)들에 대응될 수 있다. 표시 패드(DP)들, 제1 터치 패드(TP1)들, 및 제2 터치 패드(TP2)들 상에는 회로 보드(300)가 배치될 수 있다. 표시 패드(DP)들, 제1 터치 패드(TP1)들, 및 제2 터치 패드(TP2)들은 이방성 도전 필름과 같은 도전성 접착 부재를 이용하여 회로 보드(300)에 전기적으로 연결될 수 있다. 그러므로, 표시 패드(DP)들, 제1 터치 패드(TP1)들, 및 제2 터치 패드(TP2)들은 회로 보드(300) 상에 배치된 터치 구동 회로(400)에 전기적으로 연결될 수 있다.
도 10은 도 9의 표시 패널의 발광 영역들과 터치 전극들을 보여주는 레이아웃 도이다. 도 10에는 도 9의 터치 노드(TN)의 일 예가 나타나 있다.
도 10을 참조하면, 터치 노드(TN)는 구동 전극(TE)들과 감지 전극(RE)들의 교차부로 정의될 수 있다.
구동 전극(TE)들과 감지 전극(RE)들은 동일한 층에 배치되므로, 서로 떨어져 배치될 수 있다. 즉, 서로 인접한 구동 전극(TE)과 감지 전극(RE) 사이에는 갭(gap)이 형성될 수 있다.
또한, 더미 패턴(DE) 역시 구동 전극(TE)들 및 감지 전극(RE)들과 동일한 층에 배치될 수 있다. 즉, 서로 인접한 구동 전극(TE)과 더미 패턴(DE) 사이와 서로 인접한 감지 전극(RE)과 더미 패턴(DE) 사이에는 갭이 형성될 수 있다.
연결 전극(BE)들은 구동 전극(TE)들 및 감지 전극(RE)들과 다른 층에 배치될 수 있다. 연결 전극(BE)은 적어도 한 번 절곡되도록 형성될 수 있다. 도 10에서는 연결 전극(BE)은 꺾쇠 형태("<" 또는 ">")를 갖는 것을 예시하였으나, 연결 전극(BE)의 평면 형태는 이에 한정되지 않는다. 제2 방향(DR2)으로 서로 인접한 구동 전극(TE)들이 복수 개의 연결 전극(BE)들에 의해 연결되므로, 연결 전극(BE)들 중 어느 하나가 단선되더라도, 제2 방향(DR2)으로 서로 인접한 구동 전극(TE)들은 안정적으로 연결될 수 있다. 도 10에서는 서로 인접한 구동 전극(TE)들이 2 개의 연결 전극(BE)들에 의해 연결되는 것을 예시하였으나, 연결 전극(BE)들의 개수는 이에 한정되지 않는다.
연결 전극(BE)은 기판(SUB)의 두께 방향인 제3 방향(DR3)에서 제2 방향(DR2)으로 인접한 구동 전극(TE)들에 중첩할 수 있다. 연결 전극(BE)은 제3 방향(DR3)에서 감지 전극(RE)과 중첩할 수 있다. 연결 전극(BE)의 일 측은 터치 콘택홀(TCNT1)들을 통해 제2 방향(DR2)으로 인접한 구동 전극(TE)들 중 어느 한 구동 전극(TE)에 연결될 수 있다. 연결 전극(BE)의 타 측은 터치 콘택홀(TCNT1)들을 통해 제2 방향(DR2)으로 인접한 구동 전극(TE)들 중 다른 구동 전극(TE)에 연결될 수 있다.
연결 전극(BE)들로 인하여, 구동 전극(TE)들과 감지 전극(RE)들이 그들의 교차부들에서 전기적으로 분리될 수 있다. 이로 인해, 구동 전극(TE)들과 감지 전극(RE)들 사이에는 상호 정전 용량이 형성될 수 있다.
구동 전극(TE)들, 감지 전극(RE)들, 연결 전극(BE)들 각각은 메쉬 구조 또는 그물망 구조의 평면 형태를 가질 수 있다. 또한, 더미 패턴(DE)들 각각은 메쉬 구조 또는 그물망 구조의 평면 형태를 가질 수 있다. 이로 인해, 구동 전극(TE)들, 감지 전극(RE)들, 연결 전극(BE)들, 및 더미 패턴(DE)들 각각은 화소(PX)들 각각의 발광부들(EA1, EA2, EA3, EA4)과 중첩하지 않을 수 있다. 그러므로, 발광부들(EA1, EA2, EA3, EA4)로부터 발광된 광이 구동 전극(TE)들, 감지 전극(RE)들, 연결 전극(BE)들, 및 더미 패턴(DE)들에 의해 가려짐으로써, 광의 휘도가 감소되는 것을 방지할 수 있다.
화소(PX)들 각각은 제1 색의 광을 발광하는 제1 서브 화소의 제1 발광부(EA1), 제2 색의 광을 발광하는 제2 서브 화소의 제2 발광부(EA2), 제3 색의 광을 발광하는 제3 서브 화소의 제3 발광부(EA3), 및 제2 색의 광을 발광하는 제4 서브 화소의 제4 발광부(EA4)를 포함할 수 있다. 예를 들어, 제1 색은 적색이고, 제2 색은 녹색이며, 제3 색은 청색일 수 있다.
화소(PX)들 각각의 제1 발광부(EA1)와 제2 발광부(EA2)는 제4 방향(DR4)에서 서로 이웃하고, 제3 발광부(EA3)와 제4 발광부(EA4)는 제4 방향(DR4)에서 서로 이웃할 수 있다. 화소(PX)들 각각의 제1 발광부(EA1)와 제4 발광부(EA4)는 제5 방향(DR5)에서 서로 이웃하고, 제2 발광부(EA2)와 제3 발광부(EA3)는 제5 방향(DR5)에서 서로 이웃할 수 있다.
제1 발광부(EA1), 제2 발광부(EA2), 제3 발광부(EA3), 및 제4 발광부(EA4) 각각이 마름모의 평면 형태 또는 직사각형의 평면 형태를 가질 수 있으나, 이에 한정되지 않는다. 제1 발광부(EA1), 제2 발광부(EA2), 제3 발광부(EA3), 및 제4 발광부(EA4) 각각은 사각형 이외의 다른 다각형, 원형, 또는 타원형의 평면 형태를 가질 수 있다. 또한, 도 5에서는 제3 발광부(EA3)의 면적이 가장 크고, 제2 발광부(EA2)와 제4 발광부(EA4)의 면적이 가장 작은 것을 예시하였으나, 이에 한정되지 않는다.
제2 발광부(EA2)들과 제4 발광부(EA4)들은 홀수 행들에 배치될 수 있다. 제2 발광부(EA2)들과 제4 발광부(EA4)들은 홀수 행들 각각에서 제1 방향(DR1)으로 나란하게 배치될 수 있다. 제2 발광부(EA2)들과 제4 발광부(EA4)들은 홀수 행들 각각에서 교대로 배열될 수 있다. 제2 발광부(EA2)들 각각은 제4 방향(DR4)의 단변과 제5 방향(DR5)의 장변을 갖는 반면에, 제4 발광부(EA4)들 각각은 제4 방향(DR4)의 장변과 제5 방향(DR5)의 단변을 가질 수 있다. 제4 방향(DR4)은 제1 방향(DR1)과 제2 방향(DR2) 사이의 방향으로, 제1 방향(DR1) 대비 45도 기울어진 방향일 수 있다. 제5 방향(DR5)은 제4 방향(DR4)과 직교하는 방향일 수 있다.
제1 발광부(EA1)들과 제3 발광부(EA3)들은 짝수 행들에 배치될 수 있다. 제1 발광부(EA1)들과 제3 발광부(EA3)들은 짝수 행들 각각에서 제1 방향(DR1)으로 나란하게 배치될 수 있다. 제1 발광부(EA1)들과 제3 발광부(EA3)들은 짝수 행들 각각에서 교대로 배치될 수 있다.
제2 발광부(EA2)들과 제4 발광부(EA4)들은 홀수 열들에 배치될 수 있다. 제2 발광부(EA2)들과 제4 발광부(EA4)들은 홀수 열들 각각에서 제2 방향(DR2)으로 나란하게 배치될 수 있다. 제2 발광부(EA2)들과 제4 발광부(EA4)들은 홀수 열들 각각에서 교대로 배치될 수 있다.
제1 발광부(EA1)들과 제3 발광부(EA3)들은 짝수 열들에 배치될 수 있다. 제1 발광부(EA1)들과 제3 발광부(EA3)들은 짝수 열들 각각에서 제2 방향(DR2)으로 나란하게 배치될 수 있다. 제1 발광부(EA1)들과 제3 발광부(EA3)들은 짝수 열들 각각에서 교대로 배치될 수 있다.
도 11은 도 10의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 11을 참조하면, 기판(SUB) 상에는 배리어막(BR)이 배치될 수 있다. 기판(SUB)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(polyimide)로 이루어질 수 있다. 기판(SUB)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
배리어막(BR)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터층(TFTL)의 트랜지스터들과 발광 소자층(EML)의 발광층(172)을 보호하기 위한 막이다. 배리어막(BR)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 배리어막(BR)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
배리어막(BR) 상에는 제1 박막 트랜지스터(TFT1)가 배치될 수 있다. 제1 박막 트랜지스터(TFT1)는 도 5 내지 도 7에 도시된 제4 트랜지스터(ST4)와 제6 트랜지스터(ST6) 중 어느 하나일 수 있다. 또는, 제1 박막 트랜지스터(TFT1)는 도 8에 도시된 제6 박막 트랜지스터(ST6)일 수 있다. 제1 박막 트랜지스터(TFT1)는 제1 액티브층(ACT1)과 제1 게이트 전극(G1)을 포함할 수 있다.
배리어막(BR) 상에는 제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1)이 배치될 수 있다. 제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다.
제1 액티브층(ACT1)은 제1 채널 영역(CHA1), 제1 소스 영역(S1), 및 제1 드레인 영역(D1)을 포함할 수 있다. 제1 채널 영역(CHA1)은 기판(SUB)의 두께 방향인 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩하는 영역일 수 있다. 제1 소스 영역(S1)은 제1 채널 영역(CHA1)의 일 측에 배치되고, 제1 드레인 영역(D1)은 제1 채널 영역(CHA1)의 타 측에 배치될 수 있다. 제1 소스 영역(S1)과 제1 드레인 영역(D1)은 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩하지 않는 영역일 수 있다. 제1 소스 영역(S1)과 제1 드레인 영역(D1)은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
제1 박막 트랜지스터(TFT1)의 제1 액티브층(ACT1) 상에는 제1 게이트 절연막(130)이 배치될 수 있다. 제1 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 게이트 절연막(130) 상에는 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)이 배치될 수 있다. 제1 게이트 전극(G1)은 제3 방향(DR3)에서 제1 액티브층(ACT1)과 중첩할 수 있다. 도 11에서는 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)이 서로 떨어져 배치된 것으로 도시하였지만, 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)은 서로 연결될 수 있다. 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(G1)과 제1 커패시터 전극(CAE1) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 복수의 무기막으로 형성될 수 있다.
제1 층간 절연막(141) 상에는 제2 커패시터 전극(CAE2)이 배치될 수 있다. 제2 커패시터 전극(CAE2)은 제3 방향(DR3)에서 제1 박막 트랜지스터(TFT1)의 제1 커패시터 전극(CAE1)과 중첩할 수 있다. 제1 커패시터 전극(CAE1)이 제1 게이트 전극(G1)과 연결된 경우, 제2 커패시터 전극(CAE2)은 제3 방향(DR3)에서 제1 게이트 전극(G1)과 중첩할 수 있다. 제1 층간 절연막(141)이 소정의 유전율을 가지므로, 제1 커패시터 전극(CAE1), 제2 커패시터 전극(CAE2), 및 그들 사이에 배치된 제1 층간 절연막(141)에 의해 커패시터가 형성될 수 있다. 제2 커패시터 전극(CAE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커패시터 전극(CAE2) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(142)은 복수의 무기막으로 형성될 수 있다.
제2 층간 절연막(142) 상에는 제1 애노드 연결 전극(ANDE1)이 배치될 수 있다. 제1 애노드 연결 전극(ANDE1)은 제1 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하는 제1 연결 콘택홀(ANCT1)을 통해 제1 박막 트랜지스터(TFT1)의 제1 드레인 영역(D1)에 연결될 수 있다. 제1 애노드 연결 전극(ANDE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 애노드 연결 전극(ANDE1) 상에는 제1 박막 트랜지스터(TFT1)로 인한 단차를 평탄화하기 위한 제1 평탄화막(160)이 배치될 수 있다. 제1 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 평탄화막(160) 상에는 제2 애노드 연결 전극(ANDE2)이 배치될 수 있다. 제2 애노드 연결 전극(ANDE2)은 제1 평탄화막(160)을 관통하는 제2 연결 콘택홀(ANCT2)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다. 제2 애노드 연결 전극(ANDE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 애노드 연결 전극(ANDE2) 상에는 제2 평탄화막(180)이 배치될 수 있다. 제2 평탄화막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 평탄화막(180) 상에는 발광 소자(LEL)들과 뱅크(190)가 배치될 수 있다. 발광 소자(LEL)들 각각은 화소 전극(171), 발광층(172), 및 공통 전극(173)을 포함한다.
화소 전극(171)은 제2 평탄화막(180) 상에 배치될 수 있다. 화소 전극(171)은 제2 평탄화막(180)을 관통하는 제3 연결 콘택홀(ANCT3)을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다.
발광층(172)을 기준으로 공통 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 화소 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO(Indium Tin Oxide)의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(190)는 제1 발광부(EA1), 제2 발광부(EA2), 제3 발광부(EA3), 및 제4 발광부(EA4)를 정의하기 위해, 제2 평탄화막(180) 상에서 화소 전극(171)을 구획하도록 형성될 수 있다. 뱅크(190)는 화소 전극(171)의 가장자리를 덮도록 배치될 수 있다. 뱅크(190)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 발광부(EA1), 제2 발광부(EA2), 제3 발광부(EA3), 및 제4 발광부(EA4) 각각은 화소 전극(171), 발광층(172), 및 공통 전극(173)이 순차적으로 적층되어 화소 전극(171)으로부터의 정공과 공통 전극(173)으로부터의 전자가 발광층(172)에서 재결합함으로써 발광하는 영역을 나타낸다.
화소 전극(171)과 뱅크(190) 상에는 발광층(172)이 배치될 수 있다. 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함한다.
공통 전극(173)은 발광층(172) 상에 배치될 수 있다. 공통 전극(173)은 발광층(172)을 덮도록 배치될 수 있다. 공통 전극(173)은 제1 발광부(EA1), 제2 발광부(EA2), 제3 발광부(EA3), 및 제4 발광부(EA4)에 공통적으로 형성되는 공통층일 수 있다. 공통 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 공통 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 공통 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
뱅크(190) 상에는 스페이서(191)가 배치될 수 있다. 스페이서(191)는 발광층(172)을 제조하는 제조 공정 중에 마스크를 지지하는 역할을 할 수 있다. 스페이서(191)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
공통 전극(173) 상에는 봉지층(TFEL)이 배치될 수 있다. 봉지층(TFEL)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함한다. 또한, 봉지층(TFEL)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함한다. 예를 들어, 봉지층(TFEL)은 제1 봉지 무기막(TFE1), 봉지 유기막(TFE2), 및 제2 봉지 무기막(TFE3)을 포함한다.
제1 봉지 무기막(TFE1)은 공통 전극(173) 상에 배치되고, 봉지 유기막(TFE2)은 제1 봉지 무기막(TFE1) 상에 배치되며, 제2 봉지 무기막(TFE3)은 봉지 유기막(TFE2) 상에 배치될 수 있다. 제1 봉지 무기막(TFE1)과 제2 봉지 무기막(TFE3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 봉지 유기막(TFE2)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막일 수 있다.
봉지층(TFEL) 상에는 터치 감지부(TDU)가 배치될 수 있다. 터치 감지부(TDU)는 제1 터치 절연막(TINS1), 연결 전극(BE), 제2 터치 절연막(TINS2), 구동 전극(TE), 감지 전극(RE), 및 제3 터치 절연막(TINS3)을 포함한다.
제1 터치 절연막(TINS1)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 터치 절연막(TINS1) 상에는 연결 전극(BE)이 배치될 수 있다. 연결 전극(BE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
연결 전극(BE) 상에는 제2 터치 절연막(TINS2)이 배치된다. 제2 터치 절연막(TINS2)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 또는, 제2 터치 절연막(TINS2)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 터치 절연막(TINS2) 상에는 구동 전극(TE)들과 감지 전극(RE)들이 배치될 수 있다. 또한, 구동 전극(TE)들과 감지 전극(RE)들뿐만 아니라, 도 4에 도시된 더미 패턴(DE)들, 제1 터치 구동 배선(TL1)들, 제2 터치 구동 배선(TL2)들, 및 터치 감지 배선(RL)들이 제2 터치 절연막(TINS2) 상에 배치될 수 있다. 구동 전극(TE)들과 감지 전극(RE)들은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
구동 전극(TE)과 감지 전극(RE)은 제3 방향(DR3)에서 연결 전극(BE)과 중첩할 수 있다. 구동 전극(TE)은 제1 터치 절연막(TINS1)을 관통하는 터치 콘택홀(TCNT1)을 통해 연결 전극(BE)에 연결될 수 있다.
구동 전극(TE)들과 감지 전극(RE)들 상에는 제3 터치 절연막(TINS3)이 형성된다. 제3 터치 절연막(TINS3)은 구동 전극(TE)들, 감지 전극(RE)들, 및 연결 전극(BE)들로 인해 형성된 단차를 평탄화하는 역할을 할 수 있다. 제3 터치 절연막(TINS3)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
도 12는 일 실시예에 따른 표시 패널의 비표시 영역을 보여주는 레이아웃 도이다. 도 13은 도 12의 B 영역을 상세히 보여주는 레이아웃 도이다.
도 12와 도 13을 참조하면, 저전위 배선(VSL), 고전위 배선(VDL), 제1 전원 연결 배선(VSCL)들, 제2 전원 연결 배선(VDCL)들, 전원 연결 홀(VDH)들, 표시 전원 배선(DDL)들, 및 터치 배선(SL)들을 예시하였다.
도 12와 도 13을 참조하면, 저전위 배선(VSL)은 비표시 영역(NDA)과 제1 영역(A1)에 배치될 수 있다. 저전위 배선(VSL)은 표시 패널(100)의 좌측, 하측, 및 우측에 배치되는 비표시 영역(NDA)에 배치될 수 있다. 저전위 배선(VSL)은 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 제1 방향(DR1)으로 연장될 수 있다. 저전위 배선(VSL)은 제1 영역(A1)에서 제2 방향(DR2)으로 연장될 수 있다. 저전위 배선(VSL)은 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 제2 방향(DR2)에서 제1 방향(DR1)으로 절곡되는 제1 절곡부(CP1)를 포함할 수 있다.
또한, 저전위 배선(VSL)은 표시 패널(100)의 하측, 좌측, 및 하측과 좌측이 만나는 코너의 비표시 영역(NDA)에 배치될 수 있다. 또한, 저전위 배선(VSL)은 표시 패널(100)의 하측, 우측, 및 하측과 우측이 만나는 코너의 비표시 영역(NDA)에 배치될 수 있다. 또한, 저전위 배선(VSL)은 표시 패널(100)의 상측, 상측과 좌측이 만나는 코너, 및 상측과 우측이 만나는 코너의 비표시 영역(NDA)에 배치될 수 있다.
고전위 배선(VDL)은 비표시 영역(NDA)과 제1 영역(A1)에 배치될 수 있다. 고전위 배선(VDL)은 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에 배치될 수 있다. 고전위 배선(VDL)은 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 제1 방향(DR1)으로 연장될 수 있다. 고전위 배선(VDL)은 제1 영역(A1)에서 제2 방향(DR2)으로 연장될 수 있다. 고전위 배선(VDL)은 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 제2 방향(DR2)에서 제1 방향(DR1)으로 절곡되는 제2 절곡부(CP2)를 포함할 수 있다.
제1 전원 연결 배선(VSCL)들은 벤딩 영역(BA)에 배치될 수 있다. 제1 전원 연결 배선(VSCL)들 각각은 저전위 배선(VSL)로부터 연장될 수 있다.
제2 전원 연결 배선(VDCL)들은 벤딩 영역(BA)에 배치될 수 있다. 제2 전원 연결 배선(VDCL)들 각각은 전원 연결 홀(VDH)을 통해 고전위 배선(VDL)에 연결될 수 있다.
표시 전원 배선(DDL)들은 표시 영역(DA)에 배치될 수 있다. 표시 전원 배선(DDL)들은 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 고전위 배선(VDL)에 연결될 수 있다.
표시 전원 배선(DDL)들은 표시 영역(DA)에서 메쉬 형태(또는 그물망 형태)로 배치될 수 있다. 이로 인해, 고전위 전압이 표시 영역(DA)의 서브 화소(SPX)들에 보다 균일하게 인가될 수 있다.
터치 배선(SL)들은 비표시 영역(NDA)과 제1 영역(A1)에 배치될 수 있다. 터치 배선(SL)들 각각은 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 제1 방향(DR1)으로 연장될 수 있다. 터치 배선(SL)들 각각은 제1 영역(A1)에서 제2 방향(DR2)으로 연장될 수 있다. 터치 배선(SL)들 각각은 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 제2 방향(DR2)에서 제1 방향(DR1)으로 절곡되는 제3 절곡부(CP3)를 포함할 수 있다. 터치 배선(SL)들 각각은 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 저전위 배선(VDL)과 고전위 배선(VSL) 중 적어도 어느 하나와 중첩할 수 있다.
도 14는 도 13의 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 14를 참조하면, 팬 아웃 배선 영역(FLA)은 표시 영역(DA)과 댐 영역(DMA) 사이에 배치될 수 있다. 팬 아웃 배선 영역(FLA)에는 데이터 팬 아웃 배선(DFL)들과 스캔 팬 아웃 배선(SFL)들이 배치될 수 있다.
데이터 팬 아웃 배선(DFL)들은 제1 게이트 절연막(130) 상에 배치되는 제1 데이터 팬 아웃 배선(DFL1)들과 제1 층간 절연막(141) 상에 배치되는 제2 데이터 팬 아웃 배선(DFL2)들을 포함할 수 있다. 또한, 스캔 팬 아웃 배선(SFL)들은 제1 게이트 절연막(130) 상에 배치되는 제1 스캔 팬 아웃 배선(SFL1)들과 제1 층간 절연막(141) 상에 배치되는 제2 스캔 팬 아웃 배선(SFL2)들을 포함할 수 있다.
제1 데이터 팬 아웃 배선(DFL1)들과 제1 스캔 팬 아웃 배선(SFL1)들은 제1 게이트 전극(G1) 및 제1 커패시터 전극(CAE1)과 동일한 층에 배치되고, 동일한 물질을 포함할 수 있다. 또한, 제2 데이터 팬 아웃 배선(DFL2)들과 제2 스캔 팬 아웃 배선(SFL2)들은 제2 커패시터 전극(CAE2)과 동일한 층에 배치되고, 동일한 물질을 포함할 수 있다.
제1 데이터 팬 아웃 배선(DFL1)들과 제2 데이터 팬 아웃 배선(DFL2)들은 제2 방향(DR2)에서 교번하여 배치될 수 있다. 즉, 제1 데이터 팬 아웃 배선(DFL1)들과 제2 데이터 팬 아웃 배선(DFL2)들은 제2 방향(DR2)에서 제1 데이터 팬 아웃 배선(DFL1), 제2 데이터 팬 아웃 배선(DFL2), 제1 데이터 팬 아웃 배선(DFL1), 및 제2 데이터 팬 아웃 배선(DFL2)의 순서로 배치될 수 있다.
제1 스캔 팬 아웃 배선(SFL1)들과 제2 스캔 팬 아웃 배선(SFL2)들은 제2 방향(DR2)에서 교번하여 배치될 수 있다. 즉, 제1 스캔 팬 아웃 배선(SFL1)들과 제2 스캔 팬 아웃 배선(SFL2)들은 제2 방향(DR2)에서 제1 스캔 팬 아웃 배선(SFL1), 제2 스캔 팬 아웃 배선(SFL2), 제1 스캔 팬 아웃 배선(SFL1), 및 제2 스캔 팬 아웃 배선(SFL2)의 순서로 배치될 수 있다.
댐 영역(DMA)은 적어도 하나의 댐(DAM1, DAM2, DAM3)이 배치되는 영역일 수 있다. 도 14에서는 댐 영역(DMA)이 제1 댐(DAM1), 제2 댐(DAM2), 및 제3 댐(DAM3)이 배치되는 것을 중심으로 설명하였으나, 댐 영역(DMA)에 배치되는 댐의 개수는 이에 한정되지 않는다.
제1 댐(DAM1), 제2 댐(DAM2), 및 제3 댐(DAM3)은 서로 떨어져 배치될 수 있다. 제1 댐(DAM1)은 표시 영역(DA)에 가장 가깝게 배치되고, 제3 댐(DAM3)은 표시 영역(DA)으로부터 가장 멀리 배치될 수 있다. 제2 댐(DAM2)은 제1 댐(DAM1)과 제3 댐(DAM3) 사이에 배치될 수 있다.
제1 댐(DAM1)과 제2 댐(DAM2) 각각은 제1 서브 댐(SDAM1/SDAM1')과 제1 서브 댐(SDAM1/SDAM1') 상에 배치되는 제2 서브 댐(SDAM2/SDAM2')을 포함할 수 있다. 제1 서브 댐(SDAM1/SDAM1')은 뱅크(190)와 동일한 물질을 포함할 수 있다. 제1 서브 댐(SDAM1/SDAM1')의 두께와 뱅크(190)의 두께는 실질적으로 동일할 수 있다. 제2 서브 댐(SDAM2/SDAM2')은 스페이서(191)와 동일한 물질을 포함할 수 있다. 제2 서브 댐(SDAM2/SDAM2')의 두께와 스페이서(191)의 두께는 실질적으로 동일할 수 있다.
제3 댐(DAM3)은 제1 서브 댐(SDAM1"), 제1 서브 댐(SDAM1") 상에 배치되는 제2 서브 댐(SDAM2"), 및 제2 서브 댐(SDAM2") 상에 배치되는 제3 서브 댐(SDAM3")을 포함할 수 있다. 제3 댐(DAM3)의 두께는 제1 댐(DAM1)의 두께 및 제2 댐(DAM2)의 두께보다 클 수 있다.
제1 서브 댐(SDAM1")은 제2 평탄화막(180)과 동일한 물질을 포함할 수 있다. 제2 서브 댐(SDAM2")은 뱅크(190)와 동일한 물질을 포함할 수 있다. 제2 서브 댐(SDAM2")의 두께와 뱅크(190)의 두께는 실질적으로 동일할 수 있다. 제3 서브 댐(SDAM3")은 스페이서(191)와 동일한 물질을 포함할 수 있다. 제3 서브 댐(SDAM3")의 두께와 스페이서(191)의 두께는 실질적으로 동일할 수 있다.
무기 봉지 영역(CVDA)은 댐 영역(DMA)과 마스크 지지 영역(MSA) 사이에 배치될 수 있다. 무기 봉지 영역(CVDA)은 무기막만이 배치되고, 유기막이 배치되지 않는 영역일 수 있다. 즉, 무기 봉지 영역(CVDA)에는 도 14와 같이 배리어막(BR), 제1 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 저전위 배선(VSL2), 제1 봉지 무기막(TFE1), 및 제2 봉지 무기막(TFE3)이 배치될 수 있다. 무기 봉지 영역(CVDA)으로 인해 발광 소자(LEL)들에 산소 또는 수분이 침투하는 것을 방지할 수 있다.
마스크 지지 영역(MSA)은 댐 영역(DMA)과 무기 봉지 영역(CVDA)에 비해 표시 영역(DA)으로부터 멀리 배치될 수 있다. 마스크 지지 영역(MSA)은 마스크 지지 구조물(MSS)을 포함할 수 있다. 마스크 지지 구조물(MSS)은 제1 구조물(MSS1), 제1 구조물(MSS1) 상에 배치되는 제2 구조물(MSS2), 제2 구조물(MSS2) 상에 배치되는 제3 구조물(MSS3), 및 제3 구조물(MSS3) 상에 배치되는 제4 구조물(MSS4)을 포함할 수 있다. 마스크 지지 구조물(MSS)의 두께는 제3 댐(DAM3)의 두께보다 클 수 있다.
제1 구조물(MSS1)은 제1 평탄화막(160)과 동일한 물질을 포함할 수 있다. 제1 구조물(MSS1)의 두께는 제1 평탄화막(160)의 두께와 실질적으로 동일할 수 있다. 제2 구조물(MSS2)은 제2 평탄화막(180)과 동일한 물질을 포함할 수 있다. 제2 구조물(MSS2)의 두께는 제2 평탄화막(180)의 두께와 실질적으로 동일할 수 있다. 제3 구조물(MSS3)은 뱅크(190)와 동일한 물질을 포함할 수 있다. 제3 구조물(MSS3)의 두께와 뱅크(190)의 두께는 실질적으로 동일할 수 있다. 제4 구조물(MSS4)은 스페이서(191)와 동일한 물질을 포함할 수 있다. 제4 구조물(MSS4)의 두께와 스페이서(191)의 두께는 실질적으로 동일할 수 있다.
저전위 배선(VSL)은 제1 저전위 배선(VSL1)과 제2 저전위 배선(VSL2)을 포함할 수 있다. 제1 저전위 배선(VSL1)은 댐 영역(DMA)에 배치되고, 제2 저전위 배선(VSL2)은 팬 아웃 배선 영역(FLA), 댐 영역(DMA), 무기 봉지 영역(CVDA), 및 마스크 지지 영역(MSA)에 배치될 수 있다.
제1 저전위 배선(VSL1)은 댐 영역(DMA)에서 제2 층간 절연막(142) 상에 배치될 수 있다. 제1 저전위 배선(VSL1)은 제1 애노드 연결 전극(ANDE1)과 동일한 물질을 포함할 수 있다.
제2 저전위 배선(VSL2)은 팬 아웃 배선 영역(FLA)에서 제1 평탄화막(160) 상에 배치될 수 있다. 제2 저전위 배선(VSL2)은 댐 영역(DMA)에서 제1 저전위 배선(VSL1)과 제3 댐(DAM3)의 제1 서브 댐(SDAM1") 상에 배치될 수 있다. 제2 저전위 배선(VSL2)은 댐 영역(DMA)에서 제1 저전위 배선(VSL1)과 접촉할 수 있다. 제2 저전위 배선(VSL2)은 무기 봉지 영역(CVDA)에서 제2 층간 절연막(142) 상에 배치될 수 있다. 제2 저전위 배선(VSL2)은 마스크 지지 영역(MSA)에서 제1 구조물(MSS1) 상에 배치될 수 있다. 제2 저전위 배선(VSL2)은 제2 애노드 연결 전극(ANDE2)과 동일한 물질을 포함할 수 있다.
고전위 배선(VDL)은 제1 고전위 배선(VDL1)과 제2 고전위 배선(VDL2)을 포함할 수 있다. 제1 고전위 배선(VDL1)과 제2 고전위 배선(VDL2)은 팬 아웃 배선 영역(FLA)에 배치될 수 있다.
제1 고전위 배선(VDL1)은 팬 아웃 배선 영역(FLA)에서 제2 층간 절연막(142) 상에 배치될 수 있다. 제1 고전위 배선(VDL1)은 제1 저전위 배선(VSL1) 및 제1 애노드 연결 전극(ANDE1)과 동일한 물질을 포함할 수 있다.
제2 고전위 배선(VDL2)은 팬 아웃 배선 영역(FLA)에서 제1 평탄화막(160) 상에 배치될 수 있다. 제2 고전위 배선(VDL2)은 제2 저전위 배선(VSL2) 및 제2 애노드 연결 전극(ANDE2)과 동일한 물질을 포함할 수 있다.
제1 봉지 무기막(TFE1)과 제2 봉지 무기막(TFE3)은 팬 아웃 배선 영역(FLA), 댐 영역(DMA), 무기 봉지 영역(CVDA), 및 마스크 지지 영역(MSA)에 배치될 수 있다. 봉지 유기막(TFE2)은 팬 아웃 배선 영역(FLA)과 댐 영역(DMA)에 배치될 수 있다.
제1 봉지 무기막(TFE1)은 팬 아웃 배선 영역(FLA)에서 제2 평탄화막(180) 상에 배치될 수 있다. 제1 봉지 무기막(TFE1)은 댐 영역(DMA)에서 제1 댐(DAM1), 제2 댐(DAM2), 및 제3 댐(DAM3) 상에 배치될 수 있다. 또한, 제1 봉지 무기막(TFE1)은 댐 영역(DMA)의 제1 댐(DAM1)과 제2 댐(DAM2) 사이, 및 제2 댐(DAM2)과 제3 댐(DAM3) 사이에서 제2 저전위 배선(VSL2) 상에 배치될 수 있다. 제1 봉지 무기막(TFE1)은 무기 봉지 영역(CVDA)에서 제2 저전위 배선(VSL2) 상에 배치될 수 있다. 제1 봉지 무기막(TFE1)은 마스크 지지 영역(MSA)에서 마스크 지지 구조물(MSS) 상에 배치될 수 있다.
봉지 유기막(TFE2)은 팬 아웃 배선 영역(FLA)과 댐 영역(DMA)에서 제1 봉지 무기막(TFE1) 상에 배치될 수 있다. 도 14에서는 봉지 유기막(TFE2)이 댐 영역(DMA)에서 제1 댐(DAM1)과 제2 댐(DAM2)의 일부를 덮고, 제3 댐(DAM3)을 덮지 않도록 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 봉지 유기막(TFE2)은 제1 댐(DAM1), 제2 댐(DAM2), 및 제3 댐(DAM3)의 일부를 덮도록 배치될 수 있다. 또는, 봉지 유기막(TFE2)은 제1 댐(DAM1)의 일부를 덮고, 제2 댐(DAM2)과 제3 댐(DAM3)을 덮지 않도록 배치될 수 있다.
제2 봉지 무기막(TFE3)은 팬 아웃 배선 영역(FLA)에서 봉지 유기막(TFE2) 상에 배치될 수 있다. 제2 봉지 무기막(TFE3)은 댐 영역(DMA)에서 제1 봉지 무기막(TFE1)과 봉지 유기막(TFE3) 상에 배치될 수 있다. 제2 봉지 무기막(TFE3)은 무기 봉지 영역(CVDA)에서 제1 봉지 무기막(TFE1) 상에 배치될 수 있다. 제2 봉지 무기막(TFE3)은 마스크 지지 영역(MSA)에서 제1 봉지 무기막(TFE1) 상에 배치될 수 있다.
터치 배선(SL)들은 팬 아웃 배선 영역(FLA)과 댐 영역(DMA)에서 제2 봉지 무기막(TFE3) 상에 배치될 수 있다.
한편, 도 12 내지 도 14를 참조하면, 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 저전위 배선(VSL)과 고전위 배선(VDL)은 서로 떨어져 배치될 수 있다. 즉, 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 제1 방향(DR1)으로 연장하는 저전위 배선(VSL)과 고전위 배선(VDL)은 서로 중첩하지 않을 수 있다.
터치 배선(SL)들 중 적어도 어느 한 터치 배선(SL)은 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 제1 방향(DR1)으로 연장하는 저전위 배선(VSL)과 고전위 배선(VDL) 사이에 배치될 수 있다. 이로 인해, 상기 터치 배선(SL)과 데이터 팬 아웃 배선(DFL)들 중 적어도 어느 한 데이터 팬 아웃 배선(DFL)은 중첩할 수 있다. 그러므로, 상기 터치 배선(SL)과 상기 데이터 팬 아웃 배선(DFL) 사이에는 기생 용량이 형성될 수 있다. 상기 기생 용량으로 인해, 터치 배선(SL)의 터치 구동 신호 또는 터치 감지 신호는 데이터 팬 아웃 배선(DFL)의 데이터 전압에 의해 영향을 받을 수 있다.
또는, 상기 터치 배선(SL)과 스캔 팬 아웃 배선(SFL)들 중 적어도 어느 한 스캔 팬 아웃 배선(SFL)은 중첩할 수 있다. 그러므로, 상기 터치 배선(SL)과 상기 스캔 팬 아웃 배선(SFL) 사이에는 기생 용량이 형성될 수 있다. 상기 기생 용량으로 인해, 터치 배선(SL)의 터치 구동 신호 또는 터치 감지 신호는 스캔 팬 아웃 배선(SFL)의 스캔 제어 신호에 의해 영향을 받을 수 있다.
그러므로, 터치 배선(SL)의 터치 구동 신호 또는 터치 감지 신호가 데이터 팬 아웃 배선(DFL)의 데이터 전압에 의해 영향을 받거나, 스캔 팬 아웃 배선(SFL)의 스캔 제어 신호에 의해 영향을 받는 경우, 터치 감지 오류가 발생할 수 있다. 예를 들어, 터치 감지 오류는 터치가 발생하였으나 터치를 인식하지 못하는 오류와 터치가 발생하지 않았는데 터치로 인식하는 오류 등을 포함할 수 있다.
도 15는 또 다른 실시예에 따른 표시 패널의 비표시 영역을 보여주는 레이아웃 도이다. 도 16은 도 15의 C 영역의 또 다른 예를 상세히 보여주는 레이아웃 도이다. 도 17은 도 16의 D-D'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 18은 도 16의 D-D'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 15 내지 도 18의 실시예는 저전위 배선(VSL)이 고전위 배선(VDL)과 중첩함으로써, 터치 배선(SL)과 데이터 팬 아웃 배선(DFL) 또는 스캔 팬 아웃 배선(SFL) 사이에 저전위 배선(VSL) 또는 고전위 배선(VDL)이 배치되는 것에서 도 12 내지 도 14의 실시예와 차이가 있다. 도 15 내지 도 18에서는 도 12 내지 도 14와 중복된 설명은 생략한다.
도 15 내지 도 18을 참조하면, 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 저전위 배선(VSL)과 고전위 배선(VDL)은 서로 중첩할 수 있다. 즉, 표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 제1 방향(DR1)으로 연장하는 저전위 배선(VSL)과 고전위 배선(VDL)은 서로 중첩할 수 있다. 예를 들어, 팬 아웃 배선 영역(FLA)에서 제2 저전위 배선(VSL2)과 제1 고전위 배선(VDL1)은 도 17과 같이 서로 중첩할 수 있다. 또는, 팬 아웃 배선 영역(FLA)에서 제1 저전위 배선(VSL1)과 제2 고전위 배선(VDL2)은 도 18과 같이 서로 중첩할 수 있다.
표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 저전위 배선(VSL)과 고전위 배선(VDL)은 서로 중첩하므로, 터치 배선(SL)과 데이터 팬 아웃 배선(DFL) 또는 스캔 팬 아웃 배선(SFL) 사이에는 저전위 배선(VSL) 또는 고전위 배선(VDL)이 배치될 수 있다. 그러므로, 터치 배선(SL)과 데이터 팬 아웃 배선(DFL) 사이와 터치 배선(SL)과 스캔 팬 아웃 배선(SFL) 사이에 기생 용량이 형성되는 것을 방지할 수 있다. 따라서, 터치 배선(SL)의 터치 구동 신호 또는 터치 감지 신호가 데이터 팬 아웃 배선(DFL)의 데이터 전압에 의해 영향을 받거나, 스캔 팬 아웃 배선(SFL)의 스캔 제어 신호에 의해 영향을 받는 것을 방지할 수 있으므로, 터치 감지 오류가 발생하는 것을 방지할 수 있다.
도 19는 도 10의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다. 도 20은 도 16의 D-D'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다. 도 21은 도 16의 D-D'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 19 내지 도 21의 실시예는 표시 패널(100)이 제3 평탄화막(181), 제3 애노드 연결 전극(ANDE3)을 더 포함하는 것에서 도 11, 도 17 및 도 18의 실시예와 차이가 있다. 도 19 내지 도 21에서는 도 11, 도 17 및 도 18의 실시예와 중복된 설명은 생략한다.
도 19 내지 도 21을 참조하면, 제3 애노드 연결 전극(ANDE3)은 제2 평탄화막(180) 상에 배치될 수 있다. 제3 애노드 연결 전극(ANDE3)은 제2 평탄화막(180)을 관통하는 제3 연결 콘택홀(ANCT3)을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다. 제3 애노드 연결 전극(ANDE3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제3 애노드 연결 전극(ANDE3) 상에는 제3 평탄화막(181)이 배치될 수 있다. 제3 평탄화막(181)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
발광 소자(LEL)들과 뱅크(190)는 제3 평탄화막(181) 상에 배치될 수 있다. 발광 소자(LEL)들 각각의 화소 전극(171)은 제3 평탄화막(181) 상에 배치될 수 있다. 화소 전극(171)은 제3 평탄화막(181)을 관통하는 제4 연결 콘택홀(ANCT4)을 통해 제3 애노드 연결 전극(ANDE3)에 연결될 수 있다.
마스크 지지 구조물(MSS)은 제1 구조물(MSS1), 제1 구조물(MSS1) 상에 배치되는 제2 구조물(MSS2), 제2 구조물(MSS2) 상에 배치되는 제3 구조물(MSS3), 및 제3 구조물(MSS3) 상에 배치되는 제4 구조물(MSS4)을 포함할 수 있다. 제1 구조물(MSS1)은 제1 평탄화막(160)과 동일한 물질을 포함할 수 있다. 제1 구조물(MSS1)의 두께는 제1 평탄화막(160)의 두께와 실질적으로 동일할 수 있다. 제2 구조물(MSS2)은 제2 평탄화막(180)과 동일한 물질을 포함할 수 있다. 제2 구조물(MSS2)의 두께는 제2 평탄화막(180)의 두께와 실질적으로 동일할 수 있다. 제3 구조물(MSS3)은 제3 평탄화막(181)과 동일한 물질을 포함할 수 있다. 제3 구조물(MSS3)의 두께는 제3 평탄화막(181)의 두께와 실질적으로 동일할 수 있다. 제4 구조물(MSS4)은 뱅크(190)와 동일한 물질을 포함할 수 있다. 제4 구조물(MSS4)의 두께와 뱅크(190)의 두께는 실질적으로 동일할 수 있다. 제5 구조물(MSS5)은 스페이서(191)와 동일한 물질을 포함할 수 있다. 제5 구조물(MSS5)의 두께와 스페이서(191)의 두께는 실질적으로 동일할 수 있다.
저전위 배선(VSL)은 제1 저전위 배선(VSL1), 제2 저전위 배선(VSL2), 및 제3 저전위 배선(VSL3)을 포함할 수 있다. 제1 저전위 배선(VSL1)과 제2 저전위 배선(VSL2)은 댐 영역(DMA)에 배치되고, 제3 저전위 배선(VSL3)은 팬 아웃 배선 영역(FLA), 댐 영역(DMA), 무기 봉지 영역(CVDA), 및 마스크 지지 영역(MSA)에 배치될 수 있다.
제1 저전위 배선(VSL1)은 댐 영역(DMA)에서 제2 층간 절연막(142) 상에 배치될 수 있다. 제1 저전위 배선(VSL1)은 제1 애노드 연결 전극(ANDE1)과 동일한 물질을 포함할 수 있다.
제2 저전위 배선(VSL2)은 댐 영역(DMA)에서 제1 저전위 배선(VSL1) 상에 배치될 수 있다. 제2 저전위 배선(VSL2)은 제1 저전위 배선(VSL1)을 덮도록 배치될 수 있다. 즉, 제2 저전위 배선(VSL2)은 제1 저전위 배선(VSL1)의 상면과 측면들 상에 배치될 수 있다. 제2 저전위 배선(VSL2)은 제2 애노드 연결 전극(ANDE2)과 동일한 물질을 포함할 수 있다.
제3 저전위 배선(VSL3)은 팬 아웃 배선 영역(FLA)에서 제2 평탄화막(180) 상에 배치될 수 있다. 제3 저전위 배선(VSL3)은 댐 영역(DMA)에서 제2 저전위 배선(VSL2)과 제3 댐(DAM3)의 제1 서브 댐(SDAM1") 상에 배치될 수 있다. 제3 저전위 배선(VSL3)은 댐 영역(DMA)에서 제2 저전위 배선(VSL2)의 상면 및 측면과 접촉할 수 있다. 제3 저전위 배선(VSL3)은 무기 봉지 영역(CVDA)에서 제2 층간 절연막(142) 상에 배치될 수 있다. 제3 저전위 배선(VSL3)은 마스크 지지 영역(MSA)에서 제2 구조물(MSS2) 상에 배치될 수 있다. 제3 저전위 배선(VSL3)은 제3 애노드 연결 전극(ANDE3)과 동일한 물질을 포함할 수 있다.
고전위 배선(VDL)은 제1 고전위 배선(VDL1)과 제2 고전위 배선(VDL2)을 포함할 수 있다. 제1 고전위 배선(VDL1)과 제2 고전위 배선(VDL2)은 팬 아웃 배선 영역(FLA)에 배치될 수 있다.
제1 고전위 배선(VDL1)은 팬 아웃 배선 영역(FLA)에서 제2 층간 절연막(142) 상에 배치될 수 있다. 제1 고전위 배선(VDL1)은 제1 저전위 배선(VSL1) 및 제1 애노드 연결 전극(ANDE1)과 동일한 물질을 포함할 수 있다.
제2 고전위 배선(VDL2)은 팬 아웃 배선 영역(FLA)에서 제1 평탄화막(160) 상에 배치되며, 이 경우 제2 저전위 배선(VSL2) 및 제2 애노드 연결 전극(ANDE2)과 동일한 물질을 포함할 수 있다. 또는, 제2 고전위 배선(VDL2)은 팬 아웃 배선 영역(FLA)에서 제2 평탄화막(180) 상에 배치되며, 이 경우 제3 저전위 배선(VSL3) 및 제3 애노드 연결 전극(ANDE3)과 동일한 물질을 포함할 수 있다.
팬 아웃 배선 영역(FLA)에서 제3 저전위 배선(VSL3)과 제1 고전위 배선(VDL1)은 도 20과 같이 서로 중첩할 수 있다. 도 20과 같이 제3 방향(DR3)에서 제3 저전위 배선(VSL3)과 제1 고전위 배선(VDL1) 사이에는 제1 평탄화막(160)과 제2 평탄화막(180)이 배치되는데 비해, 도 17과 같이 제3 방향(DR3)에서 제2 저전위 배선(VSL2)과 제1 고전위 배선(VDL1) 사이에는 제1 평탄화막(160)이 배치될 수 있다. 도 17과 같이 제3 방향(DR3)에서 제2 저전위 배선(VSL2)과 제1 고전위 배선(VDL1) 사이에 제1 평탄화막(160)만이 배치되는 경우, 제1 고전위 배선(VDL1)과 제2 저전위 배선(VSL2) 사이의 거리가 가깝기 때문에, 제1 고전위 배선(VDL1)의 고전위 전압과 제2 저전위 배선(VSL2)의 저전위 전압 간의 전위 차에 따라 번트 불량이 발생할 수 있다. 하지만, 도 20과 같이 제3 방향(DR3)에서 제3 저전위 배선(VSL3)과 제1 고전위 배선(VDL1) 사이의 거리가 도 17과 같이 제3 방향(DR3)에서 제2 저전위 배선(VSL2)과 제1 고전위 배선(VDL1) 사이의 거리보다 큰 경우, 제1 고전위 배선(VDL1)의 고전위 전압과 제3 저전위 배선(VSL3)의 저전위 전압 간의 전위 차에 따라 번트 불량이 발생하는 것을 줄일 수 있다.
또는, 팬 아웃 배선 영역(FLA)에서 제1 저전위 배선(VSL1)과 제2 고전위 배선(VDL2)은 도 21과 같이 서로 중첩할 수 있다. 도 21과 같이 제3 방향(DR3)에서 제1 저전위 배선(VSL1)과 제2 고전위 배선(VDL2) 사이에는 제1 평탄화막(160)과 제2 평탄화막(180)이 배치되는데 비해, 도 18과 같이 제3 방향(DR3)에서 제1 저전위 배선(VSL1)과 제2 고전위 배선(VDL2) 사이에는 제1 평탄화막(160)이 배치될 수 있다. 도 18과 같이 제3 방향(DR3)에서 제1 저전위 배선(VSL1)과 제2 고전위 배선(VDL2) 사이에 제1 평탄화막(160)만이 배치되는 경우, 제1 저전위 배선(VSL1)과 제2 고전위 배선(VDL2) 사이의 거리가 가깝기 때문에, 제2 고전위 배선(VDL2)의 고전위 전압과 제1 저전위 배선(VSL1)의 저전위 전압 간의 전위 차에 따라 번트 불량이 발생할 수 있다. 하지만, 도 21과 같이 제3 방향(DR3)에서 제1 저전위 배선(VSL1)과 제2 고전위 배선(VDL2) 사이의 거리가 도 18과 같이 제3 방향(DR3)에서 제1 저전위 배선(VSL1)과 제2 고전위 배선(VDL2) 사이의 거리보다 큰 경우, 제1 고전위 배선(VDL1)의 고전위 전압과 제2 저전위 배선(VSL2)의 저전위 전압 간의 전위 차에 따라 번트 불량이 발생하는 것을 줄일 수 있다.
표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 저전위 배선(VSL)과 고전위 배선(VDL)은 서로 중첩하므로, 터치 배선(SL)과 데이터 팬 아웃 배선(DFL) 또는 스캔 팬 아웃 배선(SFL) 사이에는 저전위 배선(VSL) 또는 고전위 배선(VDL)이 배치될 수 있다. 그러므로, 터치 배선(SL)과 데이터 팬 아웃 배선(DFL) 사이와 터치 배선(SL)과 스캔 팬 아웃 배선(SFL) 사이에 기생 용량이 형성되는 것을 방지할 수 있다. 따라서, 터치 배선(SL)의 터치 구동 신호 또는 터치 감지 신호가 데이터 팬 아웃 배선(DFL)의 데이터 전압에 의해 영향을 받거나, 스캔 팬 아웃 배선(SFL)의 스캔 제어 신호에 의해 영향을 받는 것을 방지할 수 있으므로, 터치 감지 오류가 발생하는 것을 방지할 수 있다.
도 22는 도 10의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다. 도 23은 도 16의 D-D'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다. 도 24는 도 16의 D-D'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 22 내지 도 24의 실시예는 표시 패널(100)이 제2 액티브층(ACT2)과 제2 게이트 전극(G2)을 갖는 제2 박막 트랜지스터(TFT2), 제2 게이트 절연막(131), 제3 층간 절연막(150), 제1 연결 전극(BE1), 제2 연결 전극(BE2), 제3 데이터 팬 아웃 배선(DFL3), 및 제3 스캔 팬 아웃 배선(SFL3)을 더 포함하는 것에서 도 11, 도 17 및 도 18의 실시예와 차이가 있다. 도 19 내지 도 21에서는 도 11, 도 17 및 도 18의 실시예와 중복된 설명은 생략한다.
도 22 내지 도 24를 참조하면, 제2 층간 절연막(142) 상에는 제2 박막 트랜지스터(TFT2)가 배치될 수 있다. 제2 박막 트랜지스터(TFT2)는 도 6 내지 도 8에 도시된 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3), 및 도 8에 도시된 제4 트랜지스터(ST4) 중 어느 하나일 수 있다. 제2 박막 트랜지스터(TFT2)는 제2 액티브층(ACT2)과 제2 게이트 전극(G2)을 포함할 수 있다.
제2 층간 절연막(142) 상에는 제2 박막 트랜지스터(TFT2)의 제2 액티브층(ACT2)이 배치될 수 있다. 제2 액티브층(ACT2)은 산화물 반도체를 포함할 수 있다. 예를 들어, 제2 액티브층(ACT2)은 IGZO(인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)), IGZTO(인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)), 또는, IGTO(인듐(In), 갈륨(Ga), 주석(Sn) 및 산소(O))를 포함할 수 있다.
제2 액티브층(ACT2)은 제2 채널 영역(CHA2), 제2 소스 영역(S2), 및 제2 드레인 영역(D2)을 포함할 수 있다. 제2 채널 영역(CHA2)은 제3 방향(DR3)에서 제2 게이트 전극(G2)과 중첩하는 영역일 수 있다. 제2 소스 영역(S2)은 제2 채널 영역(CHA2)의 일 측에 배치되고, 제2 드레인 영역(D2)은 제2 채널 영역(CHA2)의 타 측에 배치될 수 있다. 제2 소스 영역(S2)과 제2 드레인 영역(D2)은 제3 방향(DR3)에서 제2 게이트 전극(G2)과 중첩하지 않는 영역일 수 있다. 제2 소스 영역(S2)과 제2 드레인 영역(D2)은 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
제2 박막 트랜지스터(TFT2)의 제2 액티브층(ACT2) 상에는 제2 게이트 절연막(131)이 배치될 수 있다. 제2 게이트 절연막(131)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제2 게이트 절연막(132) 상에는 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2)이 배치될 수 있다. 제2 게이트 전극(G2)은 제3 방향(DR3)에서 제2 액티브층(ACT2)과 중첩할 수 있다. 제2 게이트 전극(G2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2) 상에는 제3 층간 절연막(150)이 배치될 수 있다. 제3 층간 절연막(150)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제3 층간 절연막(150)은 복수의 무기막으로 형성될 수 있다.
제3 층간 절연막(150) 상에는 제1 애노드 연결 전극(ANDE1), 제1 연결 전극(BE1), 및 제2 연결 전극(BE2)이 배치될 수 있다. 제1 애노드 연결 전극(ANDE1)은 제1 층간 절연막(141), 제2 층간 절연막(142), 제2 게이트 절연막(131), 및 제3 층간 절연막(150)을 관통하는 제1 애노드 콘택홀(ANCT1)을 통해 제1 액티브층(ACT1)의 제1 드레인 영역(D)에 연결될 수 있다. 제1 연결 전극(BE1)은 제3 층간 절연막(150)을 관통하는 제1 연결 콘택홀(BCT1)을 통해 제2 액티브층(ACT2)의 제2 소스 영역(S2)에 연결될 수 있다. 제2 연결 전극(BE2)은 제3 층간 절연막(150)을 관통하는 제2 연결 콘택홀(BCT2)을 통해 제2 액티브층(ACT2)의 제2 드레인 영역(D2)에 연결될 수 있다. 제1 애노드 연결 전극(ANDE1), 제1 연결 전극(BE1), 및 제2 연결 전극(BE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
데이터 팬 아웃 배선(DFL)들은 제1 게이트 절연막(130) 상에 배치되는 제1 데이터 팬 아웃 배선(DFL1)들, 제1 층간 절연막(141) 상에 배치되는 제2 데이터 팬 아웃 배선(DFL2)들, 및 제2 게이트 절연막(131) 상에 배치되는 제3 데이터 팬 아웃 배선(DFL3)들을 포함할 수 있다. 또한, 스캔 팬 아웃 배선(SFL)들은 제1 게이트 절연막(130) 상에 배치되는 제1 스캔 팬 아웃 배선(SFL1)들, 제1 층간 절연막(141) 상에 배치되는 제2 스캔 팬 아웃 배선(SFL2)들, 및 제2 게이트 절연막(131) 상에 배치되는 제3 스캔 팬 아웃 배선(SFL3)들을 포함할 수 있다.
제1 데이터 팬 아웃 배선(DFL1)들과 제1 스캔 팬 아웃 배선(SFL1)들은 제1 게이트 전극(G1) 및 제1 커패시터 전극(CAE1)과 동일한 층에 배치되고, 동일한 물질을 포함할 수 있다. 또한, 제2 데이터 팬 아웃 배선(DFL2)들과 제2 스캔 팬 아웃 배선(SFL2)들은 제2 커패시터 전극(CAE2)과 동일한 층에 배치되고, 동일한 물질을 포함할 수 있다. 또한, 제3 데이터 팬 아웃 배선(DFL3)들과 제3 스캔 팬 아웃 배선(SFL3)들은 제2 게이트 전극(G2)과 동일한 층에 배치되고, 동일한 물질을 포함할 수 있다.
제1 데이터 팬 아웃 배선(DFL1)들, 제2 데이터 팬 아웃 배선(DFL2)들, 및 제3 데이터 팬 아웃 배선(DFL3)들은 제2 방향(DR2)에서 교번하여 배치될 수 있다. 즉, 제1 데이터 팬 아웃 배선(DFL1)들, 제2 데이터 팬 아웃 배선(DFL2)들, 및 제3 데이터 팬 아웃 배선(DFL3)들은 제2 방향(DR2)에서 제1 데이터 팬 아웃 배선(DFL1), 제2 데이터 팬 아웃 배선(DFL2), 제3 데이터 팬 아웃 배선(DFL3), 제1 데이터 팬 아웃 배선(DFL1), 제2 데이터 팬 아웃 배선(DFL2), 및 제3 데이터 팬 아웃 배선(DFL3)의 순서로 배치될 수 있다.
제1 스캔 팬 아웃 배선(SFL1)들, 제2 스캔 팬 아웃 배선(SFL2)들, 및 제3 스캔 팬 아웃 배선(SFL3)들은 제2 방향(DR2)에서 교번하여 배치될 수 있다. 즉, 제1 스캔 팬 아웃 배선(SFL1)들, 제2 스캔 팬 아웃 배선(SFL2)들, 및 제3 스캔 팬 아웃 배선(SFL3)들은 제2 방향(DR2)에서 제1 스캔 팬 아웃 배선(SFL1), 제2 스캔 팬 아웃 배선(SFL2), 제3 스캔 팬 아웃 배선(SFL3), 제1 스캔 팬 아웃 배선(SFL1), 제2 스캔 팬 아웃 배선(SFL2), 및 제3 스캔 팬 아웃 배선(SFL3)의 순서로 배치될 수 있다.
팬 아웃 배선 영역(FLA)에서 제2 저전위 배선(VSL2)과 제1 고전위 배선(VDL1)은 도 23과 같이 서로 중첩할 수 있다. 또는, 팬 아웃 배선 영역(FLA)에서 제1 저전위 배선(VSL1)과 제2 고전위 배선(VDL2)은 도 24와 같이 서로 중첩할 수 있다.
표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 저전위 배선(VSL)과 고전위 배선(VDL)은 서로 중첩하므로, 터치 배선(SL)과 데이터 팬 아웃 배선(DFL) 또는 스캔 팬 아웃 배선(SFL) 사이에는 저전위 배선(VSL) 또는 고전위 배선(VDL)이 배치될 수 있다. 그러므로, 터치 배선(SL)과 데이터 팬 아웃 배선(DFL) 사이와 터치 배선(SL)과 스캔 팬 아웃 배선(SFL) 사이에 기생 용량이 형성되는 것을 방지할 수 있다. 따라서, 터치 배선(SL)의 터치 구동 신호 또는 터치 감지 신호가 데이터 팬 아웃 배선(DFL)의 데이터 전압에 의해 영향을 받거나, 스캔 팬 아웃 배선(SFL)의 스캔 제어 신호에 의해 영향을 받는 것을 방지할 수 있으므로, 터치 감지 오류가 발생하는 것을 방지할 수 있다.
도 25는 도 10의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다. 도 26은 도 16의 D-D'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다. 도 27은 도 16의 D-D'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 25 내지 도 27의 실시예는 표시 패널(100)이 제2 액티브층(ACT2)과 제2 게이트 전극(G2)을 갖는 제2 박막 트랜지스터(TFT2), 제2 게이트 절연막(131), 제3 층간 절연막(150), 제1 연결 전극(BE1), 제2 연결 전극(BE2), 제3 데이터 팬 아웃 배선(DFL3), 및 제3 스캔 팬 아웃 배선(SFL3)을 더 포함하는 것에서 도 19 내지 도 21의 실시예와 차이가 있다. 도 25 내지 도 27에서 제2 액티브층(ACT2)과 제2 게이트 전극(G2)을 갖는 제2 박막 트랜지스터(TFT2), 제2 게이트 절연막(131), 제3 층간 절연막(150), 제1 연결 전극(BE1), 제2 연결 전극(BE2), 제3 데이터 팬 아웃 배선(DFL3), 및 제3 스캔 팬 아웃 배선(SFL3)은 도 22 내지 도 24를 결부하여 설명한 바와 실질적으로 동일할 수 있다.
팬 아웃 배선 영역(FLA)에서 제3 저전위 배선(VSL3)과 제1 고전위 배선(VDL1)은 도 26과 같이 서로 중첩할 수 있다. 도 26과 같이 제3 방향(DR3)에서 제3 저전위 배선(VSL3)과 제1 고전위 배선(VDL1) 사이에는 제1 평탄화막(160)과 제2 평탄화막(180)이 배치되는데 비해, 도 17과 같이 제3 방향(DR3)에서 제2 저전위 배선(VSL2)과 제1 고전위 배선(VDL1) 사이에는 제1 평탄화막(160)이 배치될 수 있다. 도 26과 같이 제3 방향(DR3)에서 제3 저전위 배선(VSL3)과 제1 고전위 배선(VDL1) 사이의 거리가 도 17과 같이 제3 방향(DR3)에서 제2 저전위 배선(VSL2)과 제1 고전위 배선(VDL1) 사이의 거리보다 큰 경우, 제1 고전위 배선(VDL1)의 고전위 전압과 제3 저전위 배선(VSL3)의 저전위 전압 간의 전위 차에 따라 번트 불량이 발생하는 것을 줄일 수 있다.
또는, 팬 아웃 배선 영역(FLA)에서 제1 저전위 배선(VSL1)과 제2 고전위 배선(VDL2)은 도 27과 같이 서로 중첩할 수 있다. 도 27과 같이 제3 방향(DR3)에서 제1 저전위 배선(VSL1)과 제2 고전위 배선(VDL2) 사이에는 제1 평탄화막(160)과 제2 평탄화막(180)이 배치되는데 비해, 도 18과 같이 제3 방향(DR3)에서 제1 저전위 배선(VSL1)과 제2 고전위 배선(VDL2) 사이에는 제1 평탄화막(160)이 배치될 수 있다. 도 27과 같이 제3 방향(DR3)에서 제1 저전위 배선(VSL1)과 제2 고전위 배선(VDL2) 사이의 거리가 도 18과 같이 제3 방향(DR3)에서 제1 저전위 배선(VSL1)과 제2 고전위 배선(VDL2) 사이의 거리보다 큰 경우, 제1 고전위 배선(VDL1)의 고전위 전압과 제2 저전위 배선(VSL2)의 저전위 전압 간의 전위 차에 따라 번트 불량이 발생하는 것을 줄일 수 있다.
표시 패널(100)의 하측에 배치되는 비표시 영역(NDA)에서 저전위 배선(VSL)과 고전위 배선(VDL)은 서로 중첩하므로, 터치 배선(SL)과 데이터 팬 아웃 배선(DFL) 또는 스캔 팬 아웃 배선(SFL) 사이에는 저전위 배선(VSL) 또는 고전위 배선(VDL)이 배치될 수 있다. 그러므로, 터치 배선(SL)과 데이터 팬 아웃 배선(DFL) 사이와 터치 배선(SL)과 스캔 팬 아웃 배선(SFL) 사이에 기생 용량이 형성되는 것을 방지할 수 있다. 따라서, 터치 배선(SL)의 터치 구동 신호 또는 터치 감지 신호가 데이터 팬 아웃 배선(DFL)의 데이터 전압에 의해 영향을 받거나, 스캔 팬 아웃 배선(SFL)의 스캔 제어 신호에 의해 영향을 받는 것을 방지할 수 있으므로, 터치 감지 오류가 발생하는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 표시 구동 회로 300: 회로 보드

Claims (20)

  1. 표시 영역과 비표시 영역을 포함하는 기판;
    상기 표시 영역에 배치되는 터치 전극들;
    상기 비표시 영역에 배치되고, 상기 터치 전극들에 연결되는 터치 배선들;
    상기 비표시 영역에 배치되며, 저전위 전압이 인가되는 저전위 배선; 및
    상기 비표시 영역에 배치되며, 상기 저전위 전압보다 높은 고전위 전압이 인가되는 고전위 배선을 구비하고,
    상기 터치 배선들 중 어느 한 터치 배선은 상기 저전위 배선과 상기 고전위 배선 중 적어도 어느 하나와 중첩하고,
    상기 저전위 배선은 상기 고전위 배선과 중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 터치 배선은 상기 저전위 배선 및 상기 고전위 배선과 중첩하는 표시 장치.
  3. 제1 항에 있어서,
    상기 터치 배선은 상기 저전위 배선과 중첩하는 표시 장치.
  4. 제1 항에 있어서,
    상기 표시 영역에 배치되는 데이터 배선들; 및
    상기 비표시 영역에 배치되며, 상기 데이터 배선들에 연결되는 데이터 팬 아웃 배선들을 더 구비하고,
    상기 데이터 팬 아웃 배선들 중 어느 한 데이터 팬 아웃 배선은 상기 저전위 배선과 상기 고전위 배선 중 적어도 어느 하나와 중첩하는 표시 장치.
  5. 제4 항에 있어서,
    상기 데이터 팬 아웃 배선은 상기 터치 배선과 중첩하는 표시 장치.
  6. 제1 항에 있어서,
    상기 표시 영역에 배치되는 스캔 배선들;
    상기 비표시 영역에 배치되며, 상기 스캔 배선들에 스캔 신호들을 인가하는 스캔 구동부; 및
    상기 비표시 영역에 배치되며, 상기 스캔 구동부에 연결되는 스캔 팬 아웃 배선들을 더 구비하고,
    상기 스캔 팬 아웃 배선들 중 어느 한 스캔 팬 아웃 배선은 상기 저전위 배선과 상기 고전위 배선 중 적어도 어느 하나와 중첩하는 표시 장치.
  7. 제6 항에 있어서,
    상기 스캔 팬 아웃 배선은 상기 터치 배선과 중첩하는 표시 장치.
  8. 제1 항에 있어서,
    상기 저전위 배선은 상기 기판 상에 배치되는 제1 저전위 배선, 및 상기 제1 저전위 배선 상에 배치되는 제2 저전위 배선을 포함하고,
    상기 고전위 배선은 상기 기판 상에 배치되는 제1 고전위 배선, 및 상기 제1 고전위 배선 상에 배치되는 제2 고전위 배선을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제2 저전위 배선은 상기 제1 고전위 배선과 중첩하는 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 저전위 배선은 상기 제2 고전위 배선과 중첩하는 표시 장치.
  11. 제8 항에 있어서,
    상기 제1 저전위 배선과 상기 제1 고전위 배선은 동일한 물질을 포함하고, 상기 제2 저전위 배선과 상기 제2 고전위 배선은 동일한 물질을 포함하는 표시 장치.
  12. 제8 항에 있어서,
    상기 저전위 배선은 상기 제2 저전위 배선 상에 배치되는 제3 저전위 배선을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제3 저전위 배선은 상기 제1 고전위 배선과 중첩하는 표시 장치.
  14. 제12 항에 있어서,
    상기 제1 저전위 배선은 상기 제2 고전위 배선과 중첩하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 저전위 배선과 상기 제1 고전위 배선은 동일한 물질을 포함하고, 상기 제3 저전위 배선과 상기 제2 고전위 배선은 동일한 물질을 포함하는 표시 장치.
  16. 기판;
    상기 기판 상에 배치되며, 채널 영역을 포함하는 제1 액티브층;
    상기 제1 액티브층 상에 배치되는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 배치되며, 상기 제1 액티브층의 채널 영역과 중첩하는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치되는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 배치되며, 상기 제1 게이트 전극과 중첩하는 커패시터 전극;
    상기 커패시터 전극 상에 배치되는 제2 층간 절연막;
    상기 제2 층간 절연막 상에 배치되는 제1 저전위 배선과 제1 고전위 배선;
    상기 제1 저전위 배선 상에 배치되는 제2 저전위 배선; 및
    상기 제1 고전위 배선 상에 배치되는 제2 고전위 배선을 구비하고,
    상기 제1 저전위 배선과 상기 제2 저전위 배선 중 적어도 어느 하나는 상기 제1 고전위 배선과 상기 제2 고전위 배선 중 적어도 어느 하나와 중첩하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 고전위 배선과 상기 제2 고전위 배선 사이에 배치되는 제1 평탄화막; 및
    상기 제2 고전위 배선 상에 배치되는 제2 평탄화막을 더 구비하는 표시 장치.
  18. 기판;
    상기 기판 상에 배치되며, 채널 영역을 포함하는 제1 액티브층;
    상기 제1 액티브층 상에 배치되는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 배치되며, 상기 제1 액티브층의 채널 영역과 중첩하는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치되는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 배치되며, 상기 제1 게이트 전극과 중첩하는 커패시터 전극;
    상기 커패시터 전극 상에 배치되는 제2 층간 절연막;
    상기 제2 층간 절연막 상에 배치되는 제1 저전위 배선과 제1 고전위 배선;
    상기 제1 저전위 배선 상에 배치되는 제2 저전위 배선;
    상기 제1 고전위 배선 상에 배치되는 제2 고전위 배선; 및
    상기 제2 저전위 배선 상에 배치되는 제3 저전위 배선을 구비하고,
    상기 제1 저전위 배선과 상기 제3 저전위 배선 중 적어도 어느 하나는 상기 제1 고전위 배선과 상기 제2 고전위 배선 중 적어도 어느 하나와 중첩하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 고전위 배선과 상기 제2 고전위 배선 사이에 배치되는 제1 평탄화막;
    상기 제2 고전위 배선 상에 배치되는 제2 평탄화막; 및
    상기 제3 저전위 배선 상에 배치되는 제3 평탄화막을 더 구비하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제3 평탄화막 상에 배치되며, 제1 봉지 무기막, 봉지 유기막, 및 제2 봉지 무기막을 포함하는 봉지층; 및
    상기 봉지 유기막의 넘침 방지를 위한 댐을 구비하고,
    상기 제1 저전위 배선, 상기 제2 저전위 배선, 및 상기 제3 저전위 배선은 상기 댐과 중첩하는 표시 장치.
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