KR20200129211A - 표시장치 - Google Patents

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김득종
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이동현
전상미
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Abstract

표시장치는, 표시 영역 및 상기 표시 영역에 인접한 비표시 영역이 정의된 베이스층, 상기 베이스층 상에 배치된 회로 소자층, 상기 표시 영역에 중첩하며 상기 회로 소자층 상에 배치된 표시 소자층, 상기 표시 영역에 중첩하며 상기 표시 소자층 상에 배치된 봉지층, 상기 비표시 영역에 중첩하며 상기 베이스층 상에 배치되고, 제1 방향을 따라 일정 간격 이격되어 나열되며, 상기 회로 소자층에 전기적으로 연결된 복수 개의 신호 패드들, 상기 봉지층 상에 배치된 도전층 및 상기 도전층 및 상기 신호 패드들 각각의 일 부분을 커버하는 입력 절연층을 포함한 입력 감지층을 포함하고, 상기 신호 패드들 각각은 상기 입력 절연층에 중첩한 제1 패드 부분 및 상기 입력 절연층에 비중첩한 제2 패드 부분을 포함한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 보다 상세하게는 입력 감지층을 포함한 표시장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시장치들이 개발되고 있다. 표시장치는 영상을 표시하며 외부의 입력을 감지하는 표시모듈, 표시패널 상에 배치된 편광층, 및 윈도우를 포함할 수 있다. 표시모듈은 영상을 표시하는 표시패널과 외부 입력을 감지하는 입력 감지층을 포함할 수 있다.
본 발명의 목적은 신호 패드들 간의 쇼트를 방지할 수 있는 표시장치를 제공하는 데 있다.
본 발명의 목적을 달성하기 위한 일 실시 예에 따른 표시장치는, 표시 영역 및 상기 표시 영역에 인접한 비표시 영역이 정의된 베이스층, 상기 베이스층 상에 배치된 회로 소자층, 상기 표시 영역에 중첩하며 상기 회로 소자층 상에 배치된 표시 소자층, 상기 표시 영역에 중첩하며 상기 표시 소자층 상에 배치된 봉지층, 상기 비표시 영역에 중첩하며 상기 베이스층 상에 배치되고, 제1 방향을 따라 일정 간격 이격되어 나열되며, 상기 회로 소자층에 전기적으로 연결된 복수 개의 신호 패드들, 상기 봉지층 상에 배치된 도전층 및 상기 도전층 및 상기 신호 패드들 각각의 일 부분을 커버하는 입력 절연층을 포함한 입력 감지층을 포함하고, 상기 신호 패드들 각각은 상기 입력 절연층에 중첩한 제1 패드 부분 및 상기 입력 절연층에 비중첩한 제2 패드 부분을 포함한다.
본 발명의 실시 예에 따르면, 상기 신호 패드들 각각의 상기 제1 패드 부분 및 상기 제2 패드 부분은 상기 제1 방향과 수직한 제2 방향으로 교번적으로 배열되는 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 신호 패드들은 서로 인접한 제1 신호 패드 및 제2 신호 패드를 포함하고, 상기 제1 방향에서, 상기 제1 신호 패드의 상기 제1 패드 부분은 상기 제2 신호 패드의 상기 제2 패드 부분과 중첩하고, 상기 제1 신호 패드의 상기 제2 패드 부분은 상기 제2 신호 패드의 상기 제1 패드 부분과 중첩한다.
본 발명의 실시 예에 따르면, 상기 제1 패드 부분 및 상기 제2 패드 부분은 상기 제2 방향을 따라 반복하여 배열되는 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 입력 절연층은 상기 제1 패드 부분에 전체적으로 중첩한다.
본 발명의 실시 예에 따르면, 표시장치는 상기 신호 패드들에 전기적으로 각각 연결된 복수 개의 연결 패드들을 포함한 회로기판을 더 포함하고, 상기 신호 패드들 각각의 상기 제2 패드 부분은 상기 연결 패드들 중 대응하는 연결 패드에 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 상기 입력 절연층에 상기 제2 패드 부분을 외부 공간에 노출시키는 패드 개구부가 정의되고, 표시장치는 상기 패드 개구부에 배치되어 상기 제2 패드 부분 및 상기 연결 패드를 전기적으로 연결하는 이방성 도전필름을 더 포함한다.
본 발명의 실시 예에 따르면, 상기 신호 패드들 각각은, 상기 표시 소자층과 전기적으로 연결되며 상기 베이스층 상에 배치된 제1 패드 전극, 상기 제1 패드 전극을 커버하며 상기 베이스층 상에 배치되며 복수 개의 컨택홀들이 정의된 제1 패드 절연층, 상기 제1 패드 절연층 상에 배치되고, 상기 컨택홀들을 통해 상기 제1 패드 전극과 전기적으로 연결되는 제2 패드 전극을 포함하고, 상기 제1 패드 부분 및 상기 제2 패드 부분은 상기 제2 패드 전극에 의해 정의된다.
본 발명의 실시 예에 따르면, 상기 제1 패드 부분에 대응하는 상기 제2 패드 전극은 상기 입력 절연층에 의해 전체적으로 커버된다.
본 발명의 실시 예에 따르면, 상기 베이스층의 평면상에서, 상기 컨택홀들은 서로 이격되며 상기 제1 방향과 수직한 제2 방향을 따라 배열된 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 상기 컨택홀들 중 가장 인접한 두 개의 컨택홀들은 상기 제1 패드 부분 및 상기 제2 패드 부분에 각각 중첩한다.
본 발명의 실시 예에 따르면, 상기 컨택홀들은, 각각이 적어도 두 개 이상의 컨택홀들을 포함하는 제1 컨택홀부 및 제2 컨택홀부를 포함하고, 상기 제1 컨택홀부는 상기 제1 패드 부분에 중첩하고, 상기 제2 컨택홀부는 상기 제2 패드 부분에 중첩한다.
본 발명의 실시 예에 따르면, 상기 도전층은 제1 도전 패턴 및 제2 도전 패턴을 포함하고, 상기 입력 절연층은, 상기 봉지층 상에 배치된 상기 제1 도전 패턴을 커버하는 제1 입력 절연층, 상기 제1 입력 절연층 상에 배치된 상기 제2 도전 패턴을 커버하는 제2 입력 절연층을 포함하고, 상기 제2 입력 절연층은 상기 제1 패드 부분을 커버한다.
본 발명의 실시 예에 따르면, 상기 입력 절연층은, 상기 봉지층 및 상기 제1 입력 절연층 사이에 배치된 서브 입력 절연층을 더 포함한다.
본 발명의 실시 예에 따르면, 상기 신호 패드들 각각은 상기 제1 패드 절연층 상에 배치된 제2 패드 절연층을 더 포함하고, 상기 컨택홀들은 상기 제1 패드 절연층 및 상기 제2 패드 절연층을 관통한다.
본 발명의 실시 예에 따르면, 상기 제2 패드 절연층 및 상기 서브 입력 절연층은 서로 연결되며, 동일 공정에 의해 동일 층상에 제공된다.
본 발명의 실시 예에 따르면, 상기 제1 패드 절연층 및 상기 제2 입력 절연층 각각은 유기 물질을 포함하고, 상기 제2 패드 절연층은 무기 물질을 포함한다.
본 발명의 실시 예에 따르면, 상기 제2 도전 패턴 및 상기 제2 패드 전극은 동일한 공정을 통해 상기 제1 입력 절연층 및 상기 제1 패드 절연층 상에 각각 배치된다.
본 발명의 실시 예에 따르면, 상기 회로 소자층은 상기 표시 소자층에 전기적으로 연결된 신호 라인을 포함하고, 상기 신호 라인의 일단은 상기 제1 패드 전극에 직접적으로 접촉된다.
본 발명의 실시 예에 따르면, 상기 베이스층의 상면으로부터 상기 입력 절연층의 상면까지의 제1 최단 길이는 상기 베이스층의 상면으로부터 상기 신호 패드들 각각의 상기 제2 패드 부분의 상면까지의 제2 최단 길이보다 긴 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 신호 패드들 각각의 일 부분을 커버하는 절연층을 통해 신호 패드들 중 인접한 두 개의 신호 패드들에 쇼트가 발생하는 것이 방지될 수 있다. 신호 패드들 간의 쇼트가 방지됨으로써, 표시장치의 전반적인 구동 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 사시도이다.
도 2는 본 발명의 실시 예에 따른 표시장치의 분해 사시도이다.
도 3은 본 발명의 실시 예에 따른 표시모듈의 단면도이다.
도 4는 본 발명의 실시 예에 따른 표시패널의 평면도이다.
도 5a는 본 발명의 실시 예에 따른 표시패널의 확대된 단면도이다.
도 5b는 본 발명의 실시 예에 따른 봉지층의 확대된 단면도이다.
도 6a는 본 발명의 실시 예에 따른 입력 감지층의 단면도이다.
도 6b는 본 발명의 실시 예에 따른 입력 감지층의 평면도이다.
도 6c 및 도 6d는 본 발명의 일 실시예에 따른 입력 감지층의 부분 단면도이다.
도 7a는 본 발명의 실시 예에 따른 도 4에 도시된 패드 영역의 평면도이다.
도 7b는 본 발명의 실시 에에 따른 패드를 보여주는 평면도이다.
도 8은 본 발명의 실시 예에 따른 도 7a에 도시된 I-I'를 따라 절단한 단면도이다.
도 9는 본 발명의 실시 예에 따른 도 7a에 도시된 II-II'를 따라 절단한 단면도이다.
도 10은 본 발명의 실시 예에 따른 도 7a에 도시된 III-III'를 따라 절단한 단면도이다.
도 11은 본 발명의 다른 실시 예에 따른 도 4에 도시된 패드 영역의 평면도이다.
도 12는 본 발명의 다른 실시 예에 따른 표시패널의 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
“및/또는”은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의됩니다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 실시 예에 따른 사시도이다. 도 2는 본 발명의 실시 예에 따른 표시장치의 분해 사시도이다.
도 1을 참조하면, 표시장치(DD)는 표시면(DD-IS)을 통해 이미지(IM)를 표시할 수 있다. 본 발명에 따르면, 평면형 표시면(DD-IS)을 구비한 표시장치(DD)가 도시되었으나, 이에 제한되지 않는다. 표시장치(DD)는 곡면형 표시면 또는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수 개의 표시 영역들을 포함하고, 예컨대, 다각 기둥형 표시면을 포함할 수도 있다.
본 발명의 실시 예에 따르면, 표시장치(DD)는 플렉서블 표시장치로 제공될 수 있다. 그러나 이에 제한되지 않고, 본 발명에 따른 표시장치(DD)는 리지드 표시장치로 제공될 수 있다.
또한, 도시되지 않았으나, 메인보드에 실장된 전자모듈들, 카메라 모듈, 전원모듈 등이 표시장치(DD)과 함께 브라켓/케이스 등에 배치됨으로써 핸드폰 단말기를 구성할 수 있다. 본 발명에 따른 표시장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 테블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
표시면(DD-IS)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행할 수 있다. 표시면(DD-IS)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향(DR3)이 지시한다. 본 명세서 내에서 “평면상에서 보았을 때 또는 평면상에서 또는 평면상 면적”의 의미는 제3 방향(DR3)에서 바라보는 경우를 의미한다. 이하에서 설명되는 각 부재들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 그러나, 본 실시예에서 도시된 제1 내지 제3 방향들(DR1, DR2, DR3)은 예시에 불과하고 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향들은 반대 방향들로 변환될 수 있다.
도 1에 도시된 것과 같이, 표시면(DD-IS)은 이미지(IM)가 표시되는 표시 영역(DD-DA) 및 표시 영역(DD-DA)에 인접한 비표시 영역(DD-NDA)을 포함한다. 비표시 영역(DD-NDA)은 이미지가 표시되지 않는 영역일 수 있다. 도 1에는 이미지(IM)의 일 예로 어플리케이션 아이콘들 및 시계창을 도시하였다.
또한, 표시 영역(DD-DA)은 사각 형상이며, 비표시 영역(DD-NDA)이 표시 영역(DD-DA)을 에워싸는 것으로 도시되었다. 다만, 이에 제한되지 않고, 표시 영역(DD-DA)의 형상과 비표시 영역(DD-NDA)의 형상은 상대적으로 디자인될 수 있다. 예를 들어, 비표시 영역(DD-NDA)은 표시 영역(DD-DA)의 어느 일 측에만 인접하게 배치되거나, 생략될 수도 있다.
도 2를 참조하면, 표시장치(DD)는 윈도우(WM), 표시모듈(DM), 회로기판(FB), 및 수납 부재(BC)를 포함할 수 있다.
윈도우(WM)는 표시모듈(DM) 상부에 배치되고, 표시모듈(DM)로부터 제공되는 영상을 투과 영역(TA)을 통해 투과시킬 수 있다. 윈도우(WM)는 투과 영역(TA) 및 비투과 영역(NTA)을 포함한다. 투과 영역(TA)은 도 1에 도시된 표시 영역(DD-DA)에 대응하는 형상을 가질 수 있다. 즉, 표시장치(DD)의 표시 영역(DD-DA)에 표시되는 이미지(IM)는 윈도우(WM)의 투과 영역(TA)을 통해 외부에서 시인될 수 있다.
비투과 영역(NTA)은 도 1에 도시된 비표시 영역(DD-NDA)에 대응하는 형상을 가질 수 있다. 비투과 영역(NTA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 비투과 영역(NTA)은 생략될 수도 있다.
윈도우(WM)는 유리, 사파이어, 또는 플라스틱 등으로 구성될 수 있다. 또한, 윈도우(WM)가 단일층으로 도시되었지만, 윈도우(WM)는 복수 개의 층들을 포함할 수 있다. 윈도우(WM)는 베이스 층 및 비투과 영역(NTA)에 중첩하며 베이스 층 배면에 배치된 적어도 하나의 인쇄층을 포함할 수 있다. 인쇄층은 소정의 컬러를 가질 수 있다. 일 예로, 인쇄층은 블랙 색상으로 제공되거나, 블랙 색상 외의 다른 컬러로 제공될 수 있다.
표시모듈(DM)은 윈도우(WM) 및 수납 부재(BC) 사이에 배치된다. 표시모듈(DM)은 표시패널(DP) 및 입력 감지층(ISL)을 포함한다.
표시패널(DP)은 영상을 생성하며, 생성된 영상을 윈도우(WM)로 전달할 수 있다. 본 발명의 실시 예에 따르면, 표시패널(DP)은 유기발광 표시패널, 액정 표시패널, 또는 퀀텀닷 발광 표시패널일 수 있으며, 특별히 제한되지 않는다. 예를 들어, 유기발광 표시패널은 유기발광소자들을 포함한다. 액정 표시패널은 액정분자들을 포함한다. 퀀텀닷 발광 표시패널은 퀀텀닷, 또는 퀀텀로드를 포함한다.
이하, 본 발명에 따른 표시패널(DP)은 유기발광 표시패널인 것으로 설명된다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 실시 예에 따라 다양한 표시패널이 본 발명에 적용될 수 있다.
입력 감지층(ISL)은 윈도우(WM)와 표시패널(DP) 사이에 배치될 수 있다. 입력 감지층(ISL)은 외부에서 인가되는 입력을 감지한다. 외부에서 인가되는 입력은 다양한 형태로 제공될 수 있다. 예를 들어, 외부 입력은 사용자 신체의 일부, 스타일러스 펜, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 또한, 사용자의 손 등 신체의 일부가 접촉하는 입력은 물론, 근접하거나 인접하는 공간 터치(예를 들어, 호버링)도 입력의 일 형태일 수 있다.
입력 감지층(ISL)은 표시패널(DP) 상에 직접 배치될 수 있다. 본 명세서에서 "A 구성이 B 구성 상에 직접 배치된다"는 것은 A 구성과 B 구성 사이에 접착층이 배치되지 않는 것을 의미한다. 본 실시예에서 입력 감지층(ISL)은 표시패널(DP)과 연속공정에 의해 제조될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 입력 감지층(ISL)은 개별 패널로 제공되어, 접착층을 통해 표시패널(DP)과 결합될 수 있다. 다른 예로, 입력 감지층(ISL)은 생략될 수 있다.
회로기판(FB)은 표시패널(DP)의 일단에 연결되어 표시패널(DP)에 구동 신호를 전달할 수 있다. 본 발명에 따르면, 회로기판(FB)은 플렉서블 회로기판(Flexible circuit board) 일 수 있으며, 구동 신호는 표시패널(DP)로부터 영상이 표시되기 위한 신호일 수 있다. 또한, 도시되지 않았지만, 회로기판(FB)의 일단에 상기 구동 신호를 제공하는 구동 회로기판이 연결될 수 있다. 회로기판(FB)은 표시패널(DP) 및 구동 회로기판 사이에 배치되어, 구동 회로기판으로부터 제공된 구동 신호를 표시패널(DP)에 전달할 수 있다.
한편, 도 2를 통해, 회로기판(FB)이 표시패널(DP)에 연결된 구조만이 도시되었으나 이에 한정되지 않으며, 표시장치(DD)는 입력 감지층(ISL)에 연결된 터치 회로기판을 더 포함할 수 있다. 터치 회로기판은 입력 감지층(ISL)에 터치 구동 신호를 제공할 수 있다. 또한, 본 발명에 따른 회로기판(FB) 및 표시패널(DP)을 연결하는 본딩 방식은 터치 회로기판 및 입력 감지층을 연결하는 본딩 방식과 실질적으로 동일할 수 있다.
수납 부재(BC)는 윈도우(WM)와 결합될 수 있다. 수납 부재(BC)는 표시장치(DD)의 배면을 제공하며, 윈도우(WM)와 결합되어 내부 공간을 정의한다. 수납 부재(BC)는 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 수납 부재(BC)는 글라스, 플라스틱, 메탈로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 수납 부재(BC)는 내부 공간에 수용된 표시장치(DD)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다.
또한, 수납 부재(BC)가 높은 강성을 가진 물질을 포함하는 것으로 설명되나, 이에 한정되지 않으며 수납 부재(BC)는 플렉서블한 물질을 포함할 수 있다. 도시되지 않았지만, 본 발명의 실시 예에 따른 표시장치(DD)는 폴딩되거나 휘어질 수 있는 특성을 가질 수 있다. 그 결과, 표시장치(DD)에 포함된 구성들 역시 플렉서블한 성질을 가질 수 있다.
도 3은 본 발명의 실시 예에 따른 표시모듈의 단면도이다.
도 3을 참조하면, 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 봉지층(TFL)을 포함한다.
베이스층(BL)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(BL)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 도 1을 참조하여 설명한 표시 영역(DD-DA) 및 비표시 영역(DD-NDA)은 베이스층(BL)에 정의된 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)에 각각 대응될 수 있다. 이하, 베이스층(BL)은 표시기판으로 설명될 수 있다.
회로 소자층(DP-CL)은 적어도 하나의 중간 절연층과 회로 소자를 포함한다. 중간 절연층은 적어도 하나의 중간 무기막과 적어도 하나의 중간 유기막을 포함한다. 상기 회로 소자는 신호 라인들, 화소의 구동 회로 등을 포함한다.
표시 소자층(DP-OLED)은 복수 개의 유기발광 다이오드들을 포함한다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기막을 더 포함할 수 있다. 다른 실시 예에 따르면, 표시패널이 액정 표시패널로 제공될 경우, 표시 소자층은 액정층으로 제공될 수 있다.
봉지층(TFL)은 표시 소자층(DP-OLED)을 밀봉한다. 일 예로, 봉지층(TFL)은 박막 봉지층일 수 있다. 봉지층(TFL)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 표시 소자층(DP-OLED)을 보호한다. 한편, 도 3에 도시된 바에 따르면, 봉지층(TFL)은 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)에 각각 중첩하는 것으로 도시되나, 이에 한정되지 않으며 비표시 영역(DP-NDA)에 비중첩할 수 있다.
도 4는 본 발명의 실시 예에 따른 표시패널의 평면도이다.
도 4를 참조하면, 표시패널(DP)은 구동회로(GDC), 복수 개의 신호 라인들(SGL), 복수 개의 신호 패드들(DP-PD, ISL-PD) 및 복수 개의 화소들(PX)을 포함할 수 있다.
구동회로(GDC)는 주사 구동회로를 포함할 수 있다. 주사 구동회로는 복수 개의 주사 신호들(이하, 주사 신호들)을 생성하고, 주사 신호들을 후술하는 복수 개의 주사 라인들(GL, 이하 주사 라인들)에 순차적으로 출력한다.　주사 구동회로는 화소들(PX)의 구동회로에 또 다른 제어 신호를 더 출력할 수 있다.
주사 구동회로는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 트랜지스터들을 포함할 수 있다.
신호 라인들(SGL)은 주사 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 주사 라인들(GL) 각각은 화소들(PX) 중 대응하는 화소(PX)에 연결되고, 데이터 라인들(DL) 각각은 화소들(PX) 중 대응하는 화소(PX)에 연결된다. 전원 라인(PL)은 화소들(PX)에 연결된다. 제어신호 라인(CSL)은 주사 구동회로에 제어신호들을 제공할 수 있다.
본 실시예에서 신호라인들(SGL)은 보조라인들(SSL)을 더 포함할 수 있다. 보조라인들(SSL)은 입력 감지층(ISL, 도 2 참조)에 연결되는 신호라인일 수 있다. 본 발명의 일 실시예에서 보조라인들(SSL)은 생략될 수 있다.
신호라인들(SGL)은 서로 다른 층 상에 배치된 복수 개의 부분들을 포함할 수 있다. 도 4에는 4개의 부분들(P1 내지 P4)을 포함하는 데이터 라인들(DL) 및 2개의 부분들(P10 및 P20)을 포함하는 보조라인들(SSL)을 예시적으로 도시하였다. 4개의 부분들(P1 내지 P4)은 컨택홀들(CNT)을 통해 연결되고, 2개의 부분들(P10 및 P20)은 컨택홀들(CNT)을 통해 연결될 수 있다. 보조라인들(SSL)의 제1 부분(P10)은 컨택홀들(CNT)을 통해 후술하는 입력 감지층(ISL, 도 6b 참조)의 신호라인과 연결된다.
신호 패드들(DP-PD, ISL-PD)은 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)에 연결되는 제1 신호 패드들(DP-PD) 및 보조라인들(SSL)에 연결되는 제2 신호 패드들(ISL-PD)을 포함할 수 있다. 제1 신호 패드들(DP-PD) 및 제2 신호 패드들(ISL-PD)은 비표시 영역(DP-NDA)의 일부 영역에 정의된 패드 영역(NDA-PA)에 서로 인접하게 배치된다. 패드 영역(NDA-PA)은 표시패널(DP)의 엣지(DP-E)에 인접할 수 있다. 신호 패드들(DP-PD, ISL-PD)의 적층구조 또는 구성물질은 서로 구분되지 않고, 동일한 공정을 통해 형성될 수 있다.
한편, 신호 패드들(DP-PD, ISL-PD) 각각은 추후 설명될 회로기판(PCB)의 연결 패드들(PCB-P)과 본딩되기 위해 외부 공간에 노출될 수 있다. 이 경우, 외부의 도전성 이물질이 인접한 두 개의 신호 패드들 사이에 근접할 경우, 인접한 두 개의 신호 패드들 간에 쇼트가 발생할 수 있다.
본 발명의 실시 예에 따르면, 신호 패드들(DP-PD, ISL-PD) 각각의 일 부분을 커버하는 절연층을 통해 신호 패드들(DP-PD, ISL-PD) 중 인접한 두 개의 신호 패드들에 쇼트 발생이 방지될 수 있다.
자세하게, 신호 패드들(DP-PD, ISL-PD) 각각은 제1 패드 부분 및 제2 패드 부분으로 구획될 수 있다. 예컨대, 신호 패드들(DP-PD, ISL-PD) 각각의 제1 패드 부분은 절연층에 의해 커버될 수 있으며, 신호 패드들(DP-PD, ISL-PD) 각각의 제2 패드 부분은 상기 절연층에 정의된 패드 개구부를 통해 외부에 노출될 수 있다. 상기 패드 개구부를 통해 노출된 신호 패드들(DP-PD, ISL-PD) 각각의 제2 패드 부분을 통해 표시패널(DP)과 회로기판(PCB)이 전기적으로 도통될 수 있다.
특히, 상기 절연층은 신호 패드들(DP-PD, ISL-PD) 각각의 제2 패드 부분 보다 높은 두께를 가질 수 있다. 평면상에서, 신호 패드들(DP-PD, ISL-PD) 각각의 제2 패드 부분은 상기 절연층에 의해 에워싸일 수 있으며, 외부 전도성 이물질이 절연층에 의해 신호 패드들(DP-PD, ISL-PD)에 접촉되지 않을 수 있다. 이에 대해서는, 추후 도 7a를 통해 보다 자세히 설명한다.
표시 영역(DP-DA)은 화소들(PX)이 배치된 영역으로 정의될 수 있다. 표시 영역(DP-DA)에 복수 개의 전자 소자들이 배치된다. 전자 소자들은 화소들(PX) 각각에 구비된 유기발광 다이오드와 그에 연결된 화소 구동회로를 포함한다. 구동회로(GDC), 신호라인들(SGL), 신호 패드들(DP-PD, ISL-PD) 및 화소 구동회로는 도 3에 도시된 회로 소자층(DP-CL)에 포함될 수 있다.
화소(PX)는 예컨대, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 커패시터(CP), 및 유기발광 다이오드(OLED)를 포함할 수 있다. 화소 구동회로는 스위칭 트랜지스터와 구동 트랜지스터를 포함하면 충분하지만, 도 4에 도시된 실시 예에 제한되지 않는다. 제1 트랜지스터(T1)는 주사 라인(GL) 및 데이터 라인(DL)에 연결된다. 유기발광 다이오드(OLED)는 전원 라인(PL)이 제공하는 전원 전압을 수신한다.
도 4에는 표시패널(DP)에 전기적으로 연결되는 회로기판(PCB)을 추가 도시하였다. 회로기판(PCB)은 리지드 회로기판 또는 플렉서블 회로기판일 수 있다.
회로기판(PCB)에는 표시패널(DP)의 동작을 제어하는 타이밍 제어회로(TC)가 배치될 수 있다. 또한, 회로기판(PCB)에는 입력 감지층(ISL)을 제어하는 입력감지회로(ISL-C)가 배치될 수 있다. 타이밍 제어회로(TC)와 입력감지회로(ISL-C) 각각은 집적 칩의 형태로 회로기판(PCB)에 실장될 수 있다.
본 발명의 일 실시예에서 타이밍 제어회로(TC)와 입력감지회로(ISL-C)는 하나의 집적 칩의 형태로 회로기판(PCB)에 실장될 수 있다. 회로기판(PCB)은 신호 패드들(DP-PD, ISL-PD)과 전기적으로 연결되는 연결 패드들(PCB-P)을 포함할 수 있다. 미 도시되었으나, 회로기판(PCB)은 연결 패드들(PCB-P)과 타이밍 제어회로(TC) 및/또는 입력감지회로(ISL-C)를 연결하는 신호라인들을 더 포함한다. 또한, 도 4에 도시된 연결 패드들(PCB-P)은 표시패널(DP)과 전기적으로 연결되는 출력 패드일 수 있고, 회로기판(PCB)은 입력 패드를 더 포함할 수 있다.
이방성 도전필름(ACF)과 같은 도전성 부재를 통해 표시패널(DP)의 신호 패드들(DP-PD, ISL-PD)과 회로기판(PCB)의 연결 패드들(PCB-P)을 전기적으로 연결시킬 수 있다. 일 실시 예에서, 이방성 도전필름(ACF)은 도전볼을 포함할 수 있다.
또한, 도 4에 도시된 표시패널(DP)의 적어도 일 부분이 밴딩될 수 있다. 예컨대, 비표시 영역(DP-NDA)의 일부분이 밴딩될 수 있는데, 제2 방향(DR2)에 평행한 밴딩축을 기준으로 밴딩될 수 있다. 밴딩축은 데이터 라인들(DL)의 제3 부분들(P3) 및 보조라인들(SSL)의 제1 부분들(P10)에 중첩하도록 정의될 수 있다.
도 5a는 본 발명의 실시 예에 따른 표시패널의 확대된 단면도이다. 도 5b는 본 발명의 실시 예에 따른 봉지층의 확대된 단면도이다.
도 5a를 참조하면, 표시패널(DP)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 의해 절연층, 반도체층 및 도전층을 형성한다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층 및 도전층을 선택적으로 패터닝할 수 있다. 이러한 방식으로 회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등을 형성한다.
베이스층(BL)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 베이스층(BL)은 다층구조를 가질 수 있다. 예컨대 베이스층(BL)은 합성수지층, 접착층, 및 합성수지층의 3층 구조를 가질 수도 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BL)의 상면에 적어도 하나의 무기층을 형성한다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 표시패널(DP)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.
버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
버퍼층(BFL) 상에 반도체 패턴이 배치된다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.
도 5a는 일부의 반도체 패턴을 도시한 것일 뿐이고, 평면 상에서 화소(PX)의 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들(PX)에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 반도체 패턴은 도핑영역과 비-도핑영역을 포함할 수 있다. 도핑영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다.
도핑영역은 전도성이 비-도핑영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 비-도핑영역이 실질적으로 트랜지스터의 액티브(또는 채널)에 해당한다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
도 5a에 도시된 것과 같이, 제1 트랜지스터(T1)의 소스(S1), 액티브(A1), 드레인(D1)이 반도체 패턴으로부터 형성되고, 제2 트랜지스터(T2)의 소스(S2), 액티브(A2), 드레인(D2)이 반도체 패턴으로부터 형성된다. 소스(S1, S2) 및 드레인(D1, D2)은 단면 상에서 액티브(A1, A2)로부터 서로 반대 방향으로 연장된다. 도 5a에는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(SCL)은 평면 상에서 제2 트랜지스터(T2)의 드레인(D2)에 연결될 수 있다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 복수 개의 화소들(PX, 도4 참조)에 공통으로 중첩하며, 반도체 패턴을 커버한다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로 소자층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.
제1 절연층(10) 상에 게이트(G1, G2)가 배치된다. 게이트(G1, G2)는 금속패턴의 일부일 수 있다. 게이트(G1, G2)는 액티브(A1, A2)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(G1, G2)는 마스크와 같다.
제1 절연층(10) 상에 게이트(G1, G2)를 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 화소들(PX, 도4 참조)에 공통으로 중첩한다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘옥사이드층일 수 있다.
제2 절연층(20) 상에 상부 전극(UE)이 배치될 수 있다. 상부 전극(UE)은 제2 트랜지스터(T2)의 게이트(G2)와 중첩할 수 있다. 상부 전극(UE)은 금속 패턴의 일부분일 수 있다. 게이트(G2)의 일부분과 그에 중첩하는 상부 전극(UE)은 커패시터(CP, 도4 참조)를 정의할 수 있다. 본 발명의 일 실시예에서 상부 전극(UE)은 생략될 수도 있다.
제2 절연층(20) 상에 상부 전극(UE)을 커버하는 제3 절연층(30)이 배치된다. 본 실시 예에서 제3 절연층(30)은 단층의 실리콘옥사이드층일 수 있다. 제3 절연층(30) 상에 제1 연결 전극(CNE1)이 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제3 절연층(10 내지 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제3 절연층(30) 상에 제1 연결 전극(CNE1)을 커버하는 제4 절연층(40)이 배치된다. 제4 절연층(40)은 단층의 실리콘옥사이드층일 수 있다. 제4 절연층(40) 상에 제5 절연층(50)이 배치된다. 제5 절연층(50)은 유기층일 수 있다. 제5 절연층(50) 상에 제2 연결 전극(CNE2)이 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제5 절연층(50) 상에 제2 연결 전극(CNE2)을 커버하는 제6 절연층(60)이 배치된다. 제6 절연층(60)은 유기층일 수 있다. 제6 절연층(60) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결 전극(CNE2)에 연결된다. 화소 정의막(PDL)에는 개구부(OP)가 정의된다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
도 5a에 도시된 것과 같이, 표시 영역(DP-DA)은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들(PX, 도4 참조)에 공통적으로 배치된다.
도 5a 및 도 5b에 도시된 것과 같이, 제2 전극(CE) 상에 봉지층(TFL)이 배치된다. 봉지층(TFL)은 복수 개의 박막들을 포함할 수 있다. 본 실시예와 같이 봉지층(TFL)은 캡핑층(CPL)과 박막 봉지층(TFE)을 포함할 수 있다. 박막 봉지층(TFE)은 제1 무기층(IOL1), 유기층(IOL2), 및 제 무기층(IOL3)을 포함할 수 있다.
캡핑층(CPL)은 제2 전극(CE) 상에 배치되고 제2 전극(CE)에 접촉한다. 캡핑층(CPL)은 유기물질을 포함할 수 있다. 제1 무기층(IOL1)은 캡핑층(CPL) 상에 배치되고 캡핑층(CPL)에 접촉한다. 유기층(IOL-2)은 제1 무기층(IOL1) 상에 배치되고 제1 무기층(IOL1)에 접촉한다. 제2 무기층(IOL3)은 유기층(IOL2) 상에 배치되고 유기층(IOL2)에 접촉한다.
캡핑층(CPL)은 후속의 공정 예컨대 스퍼터링 공정으로부터 제2 전극(CE)을 보호하고, 유기발광 다이오드(OLED)의 출광효율을 향상시킨다. 캡핑층(CPL)은 제1 무기층(IOL1)보다 큰 굴절률을 가질 수 있다.
제1 무기층(IOL1) 및 제2 무기층(IOL3)은 수분/산소로부터 표시 소자층(DP-OLED)을 보호하고, 유기층(IOL2)은 먼지 입자와 같은 이물질로부터 표시 소자층(DP-OLED)을 보호한다. 제1 무기층(IOL1) 및 제2 무기층(IOL3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층 중 어느 하나일 수 있다. 본 발명의 일 실시예에서 제1 무기층(IOL1) 및 제2 무기층(IOL3)은 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(IOL2)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
본 발명의 일 실시예에서 캡핑층(CPL)과 제1 무기층(IOL1) 사이에 무기층, 예컨대 LiF층이 더 배치될 수 있다. LiF층은 유기발광 다이오드(OLED)의 출광효율을 향상시킬 수 있다.
도 6a는 본 발명의 실시 예에 따른 입력 감지층의 단면도이다. 도 6b는 본 발명의 실시 예에 따른 입력 감지층의 평면도이다. 도 6c 및 도 6d는 본 발명의 일 실시예에 따른 입력 감지층의 부분 단면도이다.
도 6A를 참조하면, 입력 감지층(ISL)은 서브 입력 절연층(ISL-IL1), 제1 도전층(ISL-CL1), 제1 입력 절연층(ISL-IL2), 제2 도전층(ISL-CL2), 및 제2 입력 절연층(ISL-IL3)을 포함할 수 있다. 서브 입력 절연층(ISL-IL1)은 봉지층(TFL) 상에 직접 배치된다. 본 발명의 일 실시예에서 서브 입력 절연층(ISL-IL1)은 생략될 수 있다.
제1 도전층(ISL-CL1) 및 제2 도전층(ISL-CL2) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전층은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 예컨대, 제1 도전층(ISL-CL1) 및 제2 도전층(ISL-CL2) 각각은 3층의 금속층 구조, 예컨대, 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 상대적으로 내구성이 높고 반사율이 낮은 금속을 외층에, 전기전도율이 높은 금속을 내층에 적용할 수 있다.
제1 도전층(ISL-CL1) 및 제2 도전층(ISL-CL2) 각각은 복수 개의 도전 패턴들을 포함한다. 이하, 제1 도전층(ISL-CL1)은 제1 도전 패턴들을 포함하고, 제2 도전층(ISL-CL2)은 제2 도전 패턴들을 포함하는 것으로 설명된다. 제1 도전 패턴들과 제2 도전 패턴들 각각은 감지전극들 및 이에 연결된 신호라인들을 포함할 수 있다.
자세하게, 제1 도전 패턴들은 서브 입력 절연층(ISL-IL1) 상에 배치될 수 있다. 제1 입력 절연층(ISL-IL2)은 제1 도전 패턴들을 커버하며 서브 입력 절연층(ISL-IL1) 상에 배치될 수 있다. 제2 도전 패턴들은 제1 입력 절연층(ISL-IL2) 상에 배치될 수 있다. 제2 입력 절연층(ISL-IL3)은 제2 도전 패턴들을 커버하며 제1 입력 절연층(ISL-IL2) 상에 배치될 수 있다. 제2 입력 절연층(ISL-IL3)은 입력 감지층(ISL)의 최상위 절연층일 수 있다.
본 발명의 실시 예에 따르면, 제2 입력 절연층(ISL-IL3)은 앞서 도 4를 통해 설명된 신호 패드들(DP-PD, ISL-PD) 각각의 제1 패드 부분을 커버하는 절연층과 동일한 층일 수 있다. 즉, 제2 입력 절연층(ISL-IL3) 및 신호 패드들(DP-PD, ISL-PD) 각각의 제2 패드 부분을 커버하는 절연층은 서로 연결되며 한 번의 동일한 공정을 통해 동시에 형성될 수 있다.
이하, 제2 입력 절연층(ISL-IL3)이 표시 영역(DP-DA) 및 비표시 영역(DP-NDA) 각각에 중첩하며, 제2 도전 패턴들 및 신호 패드들(DP-PD, ISL-PD) 각각의 제2 패드 부분을 커버하는 것으로 설명된다.
서브 입력 절연층(ISL-IL1) 내지 제2 입력 절연층(ISL-IL3) 각각은 무기층 또는 유기층을 포함할 수 있다. 본 실시예에서 서브 입력 절연층(ISL-IL1) 및 제1 입력 절연층(ISL-IL2)은 무기층일 수 있다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 제2 입력 절연층(ISL-IL3)은 유기층을 포함할 수 있다. 유기층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 6b에 도시된 것과 같이, 입력 감지층(ISL)은 제1 전극 그룹(EG1), 제2 전극 그룹(EG2), 및 상기 전극그룹들(EG1, EG2)에 연결된 신호라인 그룹들을 포함한다. 본 실시예에서 2개의 신호라인 그룹들(SG1, SG2)을 포함하는 입력 감지층(ISL)을 예시적으로 도시하였다. 입력 감지층(ISL)은 표시패널(DP)의 표시 영역(DP-DA)과 비표시 영역(DP-NDA)에 대응하는 감지 영역(ISL-DA)과 배선 영역(ISL-NDA)을 포함할 수 있다. 감지 영역(ISL-DA)은 제1 전극 그룹(EG1), 제2 전극 그룹(EG2)이 배치된 영역으로 정의될 수 있다. 제1 신호라인 그룹(SG1) 및 제2 신호라인 그룹(SG2)은 배선 영역(ISL-NDA)에 배치된다.
본 실시예에서 입력 감지층(ISL)은 정전용량식 터치센서일 수 있다. 제1 전극 그룹(EG1)과 제2 전극 그룹(EG2) 중 어느 하나는 구동 신호(driving signal)을 수신하고, 다른 하나는 제1 전극 그룹(EG1)과 제2 전극 그룹(EG2) 사이의 정전용량 변화량을 감지신호(sensing signal)로써 출력한다. 구동구간을 나누어 구동할 수 있고, 제1 구동구간에는 상술한 것과 같이 구동하고, 제2 구동구간에는 상술한 것과 반대로 구동할 수 있다.
제1 전극 그룹(EG1)은 복수 개의 제1 감지전극들(IE1-1 내지 IE1-10)을 포함한다. 10개의 제1 감지전극들(IE1-1 내지 IE1-10)을 포함하는 제1 전극 그룹(EG1)을 예시적으로 도시하였다. 제1 감지전극들(IE1-1 내지 IE1-10)은 제2 방향(DR2)으로 연장된 형상을 갖는다. 제2 전극 그룹(EG2)은 복수 개의 제2 감지전극들(IE2-1 내지 IE2-8)을 포함한다. 8개의 제2 감지전극들(IE2-1 내지 IE2-8)을 포함하는 제2 전극 그룹(EG2)을 예시적으로 도시하였다. 제2 감지전극들(IE2-1 내지 IE2-8)은 제1 방향(DR1)으로 연장된 형상을 갖는다. 제2 감지전극들(IE2-1 내지 IE2-8)은 제1 감지전극들(IE1-1 내지 IE1-10)보다 큰 길이를 갖는다.
제1 신호라인 그룹(SG1)은 제1 감지전극들(IE1-1 내지 IE1-10)과 동일한 개수의 신호라인들을 포함할 수 있다. 제1 신호라인 그룹(SG1)의 신호라인들은 제1 감지전극들(IE1-1 내지 IE1-10)의 양쪽 말단 중 적어도 일단에 연결될 수 있다. 제2 신호라인 그룹(SG2)은 제2 감지전극들(IE2-1 내지 IE2-8)과 동일한 개수의 신호라인들을 포함할 수 있다. 제2 신호라인 그룹(SG2)의 신호라인들은 제2 감지전극들(IE2-1 내지 IE2-8)의 양쪽 말단 중 적어도 일단에 연결될 수 있다.
제1 신호라인 그룹(SG1)의 신호라인들은 컨택홀들(CNT)을 통해 패드 영역(NDA-PA)의 일측에 배치된 보조라인들(SSL, 도4 참조)의 일부에 연결될 수 있다. 제2 신호라인 그룹(SG2)의 신호라인들은 컨택홀들(CNT)을 통해 패드영역(NDA-PA)의 타측에 배치된 보조라인들(SSL, 도4 참조)의 일부에 연결될 수 있다.
컨택홀들(CNT)은 제1 신호라인 그룹(SG1)의 신호라인들과 보조라인들(SSL) 사이에 배치된 절연층들을 관통한다. 컨택홀들(CNT)은 제1 내지 제6 절연층(10 내지 60) 중 일부를 관통하고, 입력 감지층(ISL)의 서브 입력 절연층(ISL-IL1) 및 제1 입력 절연층(ISL-IL2)을 관통할 수 있다.
제1 감지전극들(IE1-1 내지 IE1-10) 각각은 복수 개의 제1 센서부들(SP1)과 복수 개의 제1 연결부들(CP1)을 포함할 수 있다. 제2 감지전극들(IE2-1 내지 IE2-8) 각각은 복수 개의 제2 센서부들(SP2)과 복수 개의 제2 연결부들(CP2)을 포함한다.
도 6c는 도 6b의 X-X’에 대응하는 단면을 도시하였다. 도 6c에는 제1 연결부(CP1)와 제2 연결부(CP2)가 교차하는 실시 예를 도시하였다. 본 실시예에서 제1 연결부(CP1)가 브릿지 패턴에 해당할 수 있다. 본 발명의 일 실시예에서 제2 연결부(CP2)가 브릿지 패턴일 수도 있다.
도 6b 및 도 6c를 참조하면, 복수 개의 제1 연결부들(CP1)는 제1 도전층(ISL-CL1)으로부터 형성되고, 복수 개의 제1 센서부들(SP1), 복수 개의 제2 센서부들(SP2), 및 복수 개의 제2 연결부들(CP2)은 제2 도전층(ISL-CL2)으로부터 형성될 수 있다. 제1 입력 절연층(ISL-IL2)을 관통하는 컨택홀들(CNT-IL2)을 통해서 제1 센서부들(SP1)과 제1 연결부(CP1)가 접속될 수 있다.
본 실시예에서 복수 개의 제1 연결부들(CP1)과 복수 개의 제2 연결부들(CP2)이 서로 교차하는 것으로 도시하였으나, 이에 제한되지 않는다. 예컨대, 제1 연결부들(CP1) 각각은 제2 연결부들(CP2)에 비-중첩하도록 "∧"의 굽은선 및/또는 "∨"의 굽은선 형태로 변형될 수 있다. "∧"의 굽은선 및/또는 "∨"의 굽은선 형태의 제1 연결부들(CP1)은 평면 상에서 제2 센서부들(SP2)에 중첩할 수 있다.
본 발명에 따르면, 제1 신호라인 그룹(SG1) 및 제2 신호라인 그룹(SG2)의 신호라인들은 제1 감지전극들(IE1-1 내지 IE1-10)과 동일한 층 상에 배치된 부분과 제2 감지전극들(IE2-1 내지 IE2-8)과 동일한 층 상에 배치된 부분 중 적어도 하나를 포함한다.
도 6d는 도 6b의 XI-XI’에 대응하는 단면을 도시하였다. 제1 신호라인 그룹(SG1)의 열번째 신호라인들(SG1-10)이 예시적으로 도시되었다. 제1 신호라인 그룹(SG1)은 적어도 제2 감지전극들(IE2-1 내지 IE2-8)과 동일한 층 상에 배치된 부분을 포함한다. 제1 신호라인 그룹(SG1) 및 제2 신호라인 그룹(SG2)의 신호라인들은 제1 도전층(ISL-CL1, 도 6a 참조)으로부터 형성된 부분을 더 포함할 수 있다.
도 7a는 본 발명의 실시 예에 따른 도 4에 도시된 패드 영역의 평면도이다. 도 7b는 본 발명의 실시 에에 따른 패드를 보여주는 평면도이다. 도 8은 본 발명의 실시 예에 따른 도 7a에 도시된 I-I’를 따라 절단한 단면도이다. 도 9는 본 발명의 실시 예에 따른 도 7a에 도시된 II-II’를 따라 절단한 단면도이다. 도 10은 본 발명의 실시 예에 따른 도 7a에 도시된 III-III’를 따라 절단한 단면도이다.
도 7a는 도 4에 도시된 패드 영역(NDA-PA)에 배치된 신호 패드들(DP-PD, ISL-PD) 중 4 개의 제1 내지 제4 신호 패드들(PD1~PD4) 및 도 4에 도시된 데이터 라인들(DL) 중 4 개의 제1 내지 제4 데이터 라인들(DL1~DL4)을 예시적으로 도시하였다. 제1 내지 제4 신호 패드들(PD1~PD4)은 제1 내지 제4 데이터 라인들(DL1~DL4)에 전기적으로 각각 연결될 수 있다. 또한, 도 7b는 도 7a에 도시된 제1 내지 제4 신호 패드들(PD1~PD4) 중 제2 신호 패드(PD2)를 예시적으로 도시하였다.
앞서 도 4를 통해 간략히 설명된 바와 같이, 본 발명에 따른 신호 패드들(DP-PD, ISL-PD) 각각의 적어도 일 부분은 제2 입력 절연층(ISL-IL3)에 의해 커버될 수 있다. 이하, 제2 입력 절연층(ISL-IL3)에 의해 커버되는 신호 패드들(DP-PD, ISL-PD)의 구조에 대해 보다 자세히 설명한다.
도 7a 및 도 7b를 참조하면, 제1 내지 제4 신호 패드들(PD1~PD4) 각각은 제2 방향(DR2)으로 연장되며, 제1 방향(DR1)을 따라 일정 간격 이격되어 나열될 수 있다.
본 발명의 실시 예에 따르면, 제1 내지 제4 신호 패드들(PD1-PD4) 각각은 제2 입력 절연층(ISL-IL3)에 중첩한 제1 패드 부분(P1) 및 제2 입력 절연층(ISL-IL3)에 비중첩한 제2 패드 부분(P2)을 포함한다. 제2 입력 절연층(ISL-IL3)은 제1 패드 부분(P1)에 전체적으로 중첩할 수 있다.
제2 입력 절연층(ISL-IL3)에 외부 공간에 제1 내지 제4 신호 패드들(PD1~PD4) 각각의 제2 패드 부분(P2)을 노출시키는 패드 개구부(PD-OP)가 정의될 수 있다. 도 7a에 도시돤 바에 따르면, 패드 개구부(PD-OP)가 제2 패드 부분(P2)에 중첩되는 것으로 설명되나, 패드 개구부(PD-OP)는 제2 패드 부분(P2) 외에 인접한 두 신호 패드들 사이의 일부에도 중첩할 수 있다.
패드 개구부(PD-OP)에 이방성 도전필름(ACF, 도4 참조)이 배치될 수 있다. 제1 내지 제4 신호 패드들(PD1-PD4) 각각의 제2 패드 부분(P2)은 패드 개구부(PD-OP)에 배치된 이방성 도전필름(ACF)을 통해 연결 패드들(PCB-P) 중 대응하는 연결 패드와 전기적으로 연결될 수 있다.
일 실시 예에 따르면, 제1 내지 제4 신호 패드들(PD1-PD4) 각각의 제1 패드 부분(P1) 및 제2 패드 부분(P2)은 제2 방향(DR2)을 따라 교번적으로 배열될 수 있으며, 제1 패드 부분(P1) 및 제2 패드 부분(P2)이 반복하여 배치될 수 있다. 특히, 제1 내지 제4 신호 패드들(PD1-PD4) 중 인접한 두 신호 패드들의 제1 패드 부분(P1) 및 제2 패드 부분(P2)의 배열 구조는 서로 상이할 수 있다.
예를 들어, 제1 신호 패드(PD1)의 경우, 제1 데이터 라인(DL1)에 가장 인접하게 제1 패드 부분(P1)이 배치되고, 제2 방향(DR2)으로 배열된 제2 패드 부분(P2)이 제1 패드 부분(P1)에 연결된다. 즉, 제1 신호 패드(PD1)는 제2 방향(DR2)을 따라 제1 패드 부분(P1) 및 제2 패드 부분(P2)이 교번적으로 반복하여 배치될 수 있다.
제1 신호 패드(PD1)에 가장 인접한 제2 신호 패드(PD2)의 경우, 제2 데이터 라인(DL2)에 가장 인접하게 제2 패드 부분(P2)이 배치되고, 제2 방향(DR2)으로 배열된 제1 패드 부분(P1)이 제2 패드 부분(P2)에 연결된다. 즉, 제2 신호 패드(PD2)는 제2 방향(DR2)을 따라 제2 패드 부분(P2) 및 제1 패드 부분(P1)이 교번적으로 반복하여 배치될 수 있다.
제2 신호 패드(PD2)에 가장 인접한 제3 신호 패드(PD3)의 경우, 제1 신호 패드(PD1)와 실질적으로 동일한 구조를 가질 수 있다. 예컨대, 제3 신호 패드(PD3)는 제2 방향(DR2)을 따라 제1 패드 부분(P1) 및 제2 패드 부분(P2)이 교번적으로 반복하여 배치될 수 있다.
제3 신호 패드(PD3)에 가장 인접한 제4 신호 패드(PD4)의 경우, 제2 신호 패드(PD2)와 실질적으로 동일한 구조를 가질 수 있다. 예컨대, 제4 신호 패드(PD4)는 제2 방향(DR2)을 따라 제2 패드 부분(P2) 및 제1 패드 부분(P1)이 교번적으로 반복하여 배치될 수 있다.
즉, 패드 영역(NDA-PA)에 배치된 제1 방향(DR1)에서 홀수 번째 신호 패드들은 제1 신호 패드(PD1) 및 제3 신호 패드(PD3)와 동일한 구조를 가지며, 짝수 번째 신호 패드들은 제2 신호 패드(PD2) 및 제4 신호 패드(PD4)와 동일한 구조를 가질 수 있다.
또한, 제1 방향(DR1)에서 인접한 두 개의 제1 신호 패드(PD1)의 제1 패드 부분(P1)과 제2 신호 패드(PD2)의 제2 패드 부분(P2)이 서로 중첩하고, 제1 신호 패드(PD1)의 제2 패드 부분(P2)과 제2 신호 패드(PD2)의 제1 패드 부분(P1)이 서로 중첩할 수 있다.
따라서, 외부 전도성 이물질이 두 개의 인접한 제1 신호 패드(PD1) 및 제2 신호 패드(PD2) 사이에 배치될지라도, 제1 신호 패드(PD1) 및 제2 신호 패드(PD2) 간에 쇼트가 방지될 수 있다.
일 예로, 외부 전도성 이물질이 제2 신호 패드(PD2)의 제2 패드 부분(P2)에 접촉될지라도, 제1 방향(DR1)에서 중첩한 제1 신호 패드(PD1) 및 제3 신호 패드(PD3) 각각의 제1 패드 부분(P1)이 제2 입력 절연층(ISL-IL3)에 의해 커버될 수 있다. 그 결과, 제2 신호 패드(PD2) 및 제1 신호 패드(PD1) 또는 제2 신호 패드(PD2) 간의 쇼트가 방지될 수 있다.
또한, 제2 신호 패드(PD2)의 제2 패드 부분(P2)에 접촉된 외부 전도성 이물질이 제1 신호 패드(PD1) 및 제3 신호 패드(PD3) 각각의 제2 패드 부분(P2)에 중첩한 것으로 가정한다. 이 경우에도, 제2 입력 절연층(ISL-IL3)의 두께로 인해 외부 전도성 물질이 제2 패드 부분(P2)에 접촉되는 것이 방지될 수 있다. 외부 전도성 이물질이 제2 입력 절연층(ISL-IL3) 상에 배치됨으로써, 제2 입력 절연층(ISL-IL3) 보다 낮은 두께를 갖는 제2 패드 부분(P2)에 접촉되지 않을 수 있다. 그 결과, 제2 신호 패드(PD2) 및 제1 신호 패드(PD1) 또는 제2 신호 패드(PD2) 간의 쇼트가 방지될 수 있다.
본 발명에 따르면, 제1 내지 제4 신호 패드들(PD1-PD4) 각각에 데이터 라인과 전기적으로 연결되기 위한 복수 개의 패드 컨택홀들(CNT-H)이 정의될 수 있다. 특히, 패드 컨택홀들(CNT-H)은 제2 방향(DR2)을 따라 일정 간격 이격되어 배열될 수 있다.
일 실시 예에 따르면, 제1 패드 부분(P1) 및 제2 패드 부분(P2) 각각은 패드 컨택홀들(CNT-H) 중 대응하는 하나의 컨택홀에 중첩할 수 있다. 즉, 패드 컨택홀들(CNT-H) 중 인접한 두 개의 컨택홀들은 제1 패드 부분(P1) 및 제2 패드 부분(P2)에 각각 중첩할 수 있다.
이하, 도 8 내지 도 10을 통해 제1 내지 제4 신호 패드들(PD1-PD4)의 단면 구조에 대해 자세히 설명한다. 도 8을 통해선 제1 신호 패드(PD1)의 제1 패드 부분(PD1-P1)과 제2 신호 패드(PD2)의 제2 패드 부분(PD2-P2)이 도시되었고, 도 9를 통해선 제1 신호 패드(PD1)의 제2 패드 부분(PD1-P2)과 제2 신호 패드(PD2)의 제1 패드 부분(PD2-P1)이 도시되었다.
먼저, 도 5a 및 도 8을 참조하면, 제1 내지 제4 신호 패드들(PD1-PD4) 각각은 제1 패드 전극(CN1), 제1 서브 전극(EN1), 제2 서브 전극(EN2), 및 제2 패드 전극(CN2)을 포함한다.
제1 패드 전극(CN1)은 제2 절연층(20) 상에 배치된다. 도시되지 않았지만, 제1 신호 패드(PD1)의 제1 패드 전극(CN1) 및 제2 신호 패드(PD2)의 제1 패드 전극(CN1)은 도 7a에 도시된 제1 데이터 라인(DL1)의 일단 및 제2 데이터 라인(DL2)의 일단에 각각 연결될 수 있다. 본 발명에 따르면, 제1 패드 전극(CN1)은 도 5a에 도시된 상부 전극(UE)의 형성 시에 동시에 형성될 수 있다.
제3 절연층(30)은 제1 패드 전극(CN1)을 커버하며 제2 절연층(20) 상에 배치될 수 있다. 제1 서브 전극(EN1)은 제1 패드 전극(CN1)에 중첩하며 제3 절연층(30) 상에 배치될 수 있다. 제2 서브 전극(EN2)은 제4 절연층(40) 상에 배치될 수 있다. 특히, 제2 서브 전극(EN2)은 제4 절연층(40)에 정의된 제1 서브 컨택홀(CNT-A)을 통해 제1 서브 전극(EN1)과 접속될 수 있다.
제6 절연층(60)은 제2 서브 전극(EN2)을 커버하며 제4 절연층(40) 상에 배치될 수 있다. 본 발명에 따르면, 패드 영역(NDA-PA)에서, 제5 절연층(50)은 생략될 수 있다. 즉, 제5 절연층(50)은 패드 영역(NDA-PA)에 비중첩하게 형성될 수 있다. 서브 입력 절연층(ISL-IL1)이 제1 패드 절연층(60) 상에 배치될 수 있다. 이하, 본 명세서에서, 제6 절연층(60)은 제1 패드 절연층으로 설명되고, 서브 입력 절연층(ISL-IL1)은 제2 패드 절연층으로 설명된다.
제2 패드 전극(CN2)은 제2 패드 절연층(ISL-IL1) 상에 배치될 수 있다. 제2 패드 전극(CN2)은 제1 패드 절연층(60) 및 제2 패드 절연층(ISL-IL1)을 관통하는 패드 컨택홀(CNT-H)을 통해 제2 서브 전극(EN2)에 접속될 수 있다.
본 발명에 따르면, 제1 내지 제4 신호 패드들(PD1~PD4) 각각의 제1 패드 부분(P1) 및 제2 패드 부분(P2)은 제2 패드 전극(CN2)에 의해 정의될 수 있다. 예컨대, 제1 패드 절연층(60) 또는 제2 패드 절연층(ISL-IL1) 상에 배치되어, 외부 공간에 노출된 제2 패드 전극(CN2)에 의해 제1 패드 부분(P1) 및 제2 패드 부분(P2)이 구획될 수 있다.
또한, 본 발명에 따른 제2 패드 전극(CN2)은 앞서 도 6c를 통해 설명된 제2 도전 패턴과 동일 공정에 의해 형성될 수 있다.
한편, 본 명세서에서, 표시패널(DP)의 패드 영역(NDA-PA)에 제1 패드 절연층(60) 및 제2 패드 절연층(ISL-IL1)이 배치된 것으로 설명되었으나, 제2 패드 절연층(ISL-IL1)은 생략될 수 있다. 이 경우, 제2 패드 전극(CN2)은 제1 패드 절연층(60) 상에 배치되고, 제1 패드 절연층(60)에 정의된 패드 컨택홀(CNT-H)을 통해 제2 서브 전극(EN2)에 접속될 수 있다.
본 발명에 따르면, 제2 입력 절연층(ISL-IL3)은 제1 신호 패드(PD1)의 제2 패드 전극(CN2)을 전반적으로 커버하며 제2 패드 절연층(ISL-IL1) 상에 배치될 수 있다. 특히, 제3 방향(DR3)에서, 제2 입력 절연층(ISL-IL3)은 제1 두께(DH)를 가질 수 있다. 도 8에 도시된 바와 같이, 제2 입력 절연층(ISL-IL3)에 비중첩한 제2 신호 패드(PD2)의 제2 패드 부분(PD2-P2)은 외부 공간에 노출될 수 있다. 즉, 제2 패드 부분(PD2-P2)은 제2 입력 절연층(ISL-IL3)에 정의된 패드 개구부(PD-OP)에 배치될 수 있다.
특히, 베이스층(BL)의 상면으로부터 제2 입력 절연층(ISL-IL3)의 상면까지의 제1 최단 길이는 베이스층(BL)의 상면으로부터 제2 신호 패드(PD2)의 제2 패드 부분(PD2-P2)의 상면까지의 제2 최단 길이보다 길 수 있다.
도 9를 참조하면, 제1 서브 전극(EN1)은 제3 절연층(30)에 정의된 제2 서브 컨택홀(CNT-B)을 통해 제1 패드 전극(CN1)에 전기적으로 접속될 수 있다. 따라서, 제2 패드 전극(CN2)을 통해 수신된 외부 구동 신호가 데이터 라인(DL)에 전달될 수 있다.
자세하게, 제2 패드 부분(P2)에 대응하는 제2 패드 전극(CN2)은 회로기판(PCB, 도4 참조)의 연결 패드(PCB-P)를 통해 구동 신호를 전달받을 수 있다. 제2 패드 전극(CN2)에 전달된 구동 신호는, 제2 서브 전극(EN2) 및 제1 서브 전극(EN1)을 거쳐 제1 패드 전극(CN1)으로 전달될 수 있다. 제1 패드 전극(CN1)이 데이터 라인(DL)의 일단에 접촉됨으로써, 구동 신호가 제1 패드 전극(CN1)으로부터 데이터 라인(DL)으로 전달될 수 있다.
도 10을 참조하면, 제1 패드 전극(CN1)은 제2 방향(DR2)을 따라 연장된 형상을 가지며, 실제 제1 패드 부분(P1) 및 제2 패드 부분(P2)에 전체적으로 배치될 수 있다. 마찬가지로, 제2 패드 전극(CN2)은 제1 패드 부분(P1) 및 제2 패드 부분(P2)에 전체적으로 중첩하며 서브 입력 절연층(ISL-IL1) 상에 배치될 수 있다.
또한, 본 발명에 따른 제1 내지 제4 신호 패드들(PD1~PD4) 각각의 제1 패드 부분(P1) 및 제2 패드 부분(P2)이 제2 방향(DR2)을 따라 교번적으로 반복하여 배치될 수 있다. 따라서, 제1 내지 제4 신호 패드들(PD1~PD4) 각각은 회로기판(PCB)의 연결 패드들(PCB-P) 중 대응하는 연결 패드와 적어도 두 개 이상의 접속 영역들을 포함할 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 도 4에 도시된 패드 영역의 평면도이다. 도 12는 본 발명의 다른 실시 예에 따른 표시패널의 단면도이다.
도 11에 도시된 패드 영역(NDA-PA)은 도 7a에 도시된 패드 영역(NDA-PA)과 비교하여, 제2 입력 절연층(ISL-IL3)과 중첩한 패드 컨택홀(CNT-H)의 개수가 변형되었을 뿐, 나머지 구조는 실질적으로 동일할 수 있다. 따라서, 설명의 편읠르 위해, 변형된 구조에 대해 중점으로 설명한다.
도 11 및 도 12을 참조하면, 제2 입력 절연층(ISL-IL3)은 제1 내지 제4 신호 패드들(PD1~PD4) 각각의 제1 패드 부분(P1)과 중첩하며, 제2 패드 부분(P2)과 비중첩한다. 특히, 제1 내지 제4 신호 패드들(PD1~PD4) 각각의 제2 패드 부분(P2)은 제2 입력 절연층(ISL-IL3)에 의해 정의된 패드 개구부(PD-OPa)에 의해 외부 공간으로 노출될 수 있다.
본 발명의 다른 실시 예에 따르면, 제1 패드 부분(P1) 및 제2 패드 부분(P2) 각각은 적어도 두 개 이상의 패드 컨택홀들(CNT-H)과 중첩할 수 있다. 패드 컨택홀들(CNT-H)은 도 8을 통해 설명된 제1 패드 절연층(60)에 정의된 컨택홀일 수 있다. 본 명세서에서, 제1 패드 부분(P1)에 중첩한 두 개 이상의 컨택홀들(CNT-H)은 제1 컨택홀부로 설명되고, 제2 패드 부분(P2)에 중첩한 두 개 이상의 컨택홀들(CNT-H)은 제2 컨택홀부로 설명될 수 있다.
상술된 바에 따르면, 본 발명에 따른 제1 내지 제4 신호 패드들(PD1~PD4) 각각의 제2 패드 부분(P2)은 제2 입력 절연층(ISL-IL3)에 의해 정의된 패드 개구부(PD-OPa)를 통해 외부 공간에 노출될 수 있다. 특히, 평면상에서 도 11에 도시된 패드 개구부(PD-OPa)의 면적은 도 7a에 도시된 패드 개구부(PD-OP)의 면적보다 클 수 있다.
도 7a 및 도 11을 통해 제2 입력 절연층(ISL-IL3)에 정의된 패드 개구부에 대해 설명되었으나, 제2 입력 절연층(ISL-IL3)에 정의된 패드 개구부의 형상은 다양하게 변형될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
WM: 윈도우
DP: 표시패널
ISL: 입력 감지층
BC: 수납 부재
BL: 베이스층
DP-CL: 회로 소자층
DP-OLED: 표시 소자층
TFL: 봉지층
PD: 신호 패드
P1: 제1 패드 부분
P2: 제2 패드 부분
ISL-IL1: 서브 입력 절연층
ISL-IL2: 제1 입력 절연층
ISL-IL3: 제2 입력 절연층

Claims (20)

  1. 표시 영역 및 상기 표시 영역에 인접한 비표시 영역이 정의된 베이스층;
    상기 베이스층 상에 배치된 회로 소자층;
    상기 표시 영역에 중첩하며 상기 회로 소자층 상에 배치된 표시 소자층;
    상기 표시 영역에 중첩하며 상기 표시 소자층 상에 배치된 봉지층;
    상기 비표시 영역에 중첩하며 상기 베이스층 상에 배치되고, 제1 방향을 따라 일정 간격 이격되어 나열되며, 상기 회로 소자층에 전기적으로 연결된 복수 개의 신호 패드들; 및
    상기 봉지층 상에 배치된 도전층,및 상기 도전층과 신호 패드들 각각의 일 부분을 커버하는 입력 절연층을 포함한 입력 감지층을 포함하고,
    상기 신호 패드들 각각은 상기 입력 절연층에 중첩한 제1 패드 부분 및 상기 입력 절연층에 비중첩한 제2 패드 부분을 포함하는 표시장치.
  2. 제 1 항에 있어서,
    상기 신호 패드들 각각의 상기 제1 패드 부분 및 상기 제2 패드 부분은 상기 제1 방향과 수직한 제2 방향으로 교번적으로 배열되는 것을 특징으로 하는 표시장치.
  3. 제 2 항에 있어서,
    상기 신호 패드들은 서로 인접한 제1 신호 패드 및 제2 신호 패드를 포함하고,
    상기 제1 방향에서, 상기 제1 신호 패드의 상기 제1 패드 부분은 상기 제2 신호 패드의 상기 제2 패드 부분과 중첩하고, 상기 제1 신호 패드의 상기 제2 패드 부분은 상기 제2 신호 패드의 상기 제1 패드 부분과 중첩하는 표시장치.
  4. 제 2 항에 있어서,
    상기 제1 패드 부분 및 상기 제2 패드 부분은 상기 제2 방향을 따라 반복하여 배열되는 것을 특징으로 하는 표시장치.
  5. 제 2 항에 있어서,
    상기 입력 절연층은 상기 제1 패드 부분에 전체적으로 중첩하는 표시장치.
  6. 제 2 항에 있어서,
    상기 신호 패드들에 전기적으로 각각 연결된 복수 개의 연결 패드들을 포함한 회로기판을 더 포함하고,
    상기 신호 패드들 각각의 상기 제2 패드 부분은 상기 연결 패드들 중 대응하는 연결 패드에 전기적으로 연결되는 표시장치.
  7. 제 6 항에 있어서,
    상기 입력 절연층에 상기 제2 패드 부분을 외부 공간에 노출시키는 패드 개구부가 정의되고,
    상기 패드 개구부에 배치되어 상기 제2 패드 부분 및 상기 연결 패드를 전기적으로 연결하는 이방성 도전필름을 더 포함하는 표시장치.
  8. 제 1 항에 있어서,
    상기 신호 패드들 각각은,
    상기 표시 소자층과 전기적으로 연결되며 상기 베이스층 상에 배치된 제1 패드 전극;
    상기 제1 패드 전극을 커버하며 상기 베이스층 상에 배치되며 복수 개의 컨택홀들이 정의된 제1 패드 절연층; 및
    상기 제1 패드 절연층 상에 배치되고, 상기 컨택홀들을 통해 상기 제1 패드 전극과 전기적으로 연결되는 제2 패드 전극을 포함하고,
    상기 제1 패드 부분 및 상기 제2 패드 부분은 상기 제2 패드 전극에 의해 정의된 표시장치.
  9. 제 8 항에 있어서,
    상기 제1 패드 부분에 대응하는 상기 제2 패드 전극은 상기 입력 절연층에 의해 전체적으로 커버되는 표시장치.
  10. 제 8 항에 있어서,
    상기 베이스층의 평면상에서, 상기 컨택홀들은 서로 이격되며 상기 제1 방향과 수직한 제2 방향을 따라 배열된 것을 특징으로 하는 표시장치.
  11. 제 10 항에 있어서,
    상기 컨택홀들 중 가장 인접한 두 개의 컨택홀들은 상기 제1 패드 부분 및 상기 제2 패드 부분에 각각 중첩하는 표시장치.
  12. 제 10 항에 있어서,
    상기 컨택홀들은, 각각이 적어도 두 개 이상의 컨택홀들을 포함하는 제1 컨택홀부 및 제2 컨택홀부를 포함하고,
    상기 제1 컨택홀부는 상기 제1 패드 부분에 중첩하고, 상기 제2 컨택홀부는 상기 제2 패드 부분에 중첩하는 표시장치.
  13. 제 8 항에 있어서,
    상기 도전층은 제1 도전 패턴 및 제2 도전 패턴을 포함하고,
    상기 입력 절연층은,
    상기 봉지층 상에 배치된 상기 제1 도전 패턴을 커버하는 제1 입력 절연층; 및
    상기 제1 입력 절연층 상에 배치된 상기 제2 도전 패턴을 커버하는 제2 입력 절연층을 포함하고,
    상기 제2 입력 절연층은 상기 제1 패드 부분을 커버하는 표시장치.
  14. 제 13 항에 있어서,
    상기 입력 절연층은,
    상기 봉지층 및 상기 제1 입력 절연층 사이에 배치된 서브 입력 절연층을 더 포함하는 표시장치.
  15. 제 14 항에 있어서,
    상기 신호 패드들 각각은 상기 제1 패드 절연층 상에 배치된 제2 패드 절연층을 더 포함하고,
    상기 컨택홀들은 상기 제1 패드 절연층 및 상기 제2 패드 절연층을 관통하는 표시장치.
  16. 제 15 항에 있어서,
    상기 제2 패드 절연층 및 상기 서브 입력 절연층은 서로 연결되며, 동일 공정에 의해 동일 층상에 제공되는 표시장치.
  17. 제 15 항에 있어서,
    상기 제1 패드 절연층 및 상기 제2 입력 절연층 각각은 유기 물질을 포함하고, 상기 제2 패드 절연층은 무기 물질을 포함하는 표시장치.
  18. 제 13 항에 있어서,
    상기 제2 도전 패턴 및 상기 제2 패드 전극은 동일한 공정을 통해 상기 제1 입력 절연층 및 상기 제1 패드 절연층 상에 각각 배치되는 표시장치.
  19. 제 8 항에 있어서,
    상기 회로 소자층은 상기 표시 소자층에 전기적으로 연결된 신호 라인을 포함하고,
    상기 신호 라인의 일단은 상기 제1 패드 전극에 직접적으로 접촉된 표시장치.
  20. 제 1 항에 있어서,
    상기 베이스층의 상면으로부터 상기 입력 절연층의 상면까지의 제1 최단 길이는 상기 베이스층의 상면으로부터 상기 신호 패드들 각각의 상기 제2 패드 부분의 상면까지의 제2 최단 길이보다 긴 것을 특징으로 하는 표시장치.
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