KR20220051896A - 입력센서를 포함하는 표시장치 및 입력센서의 제조방법 - Google Patents

입력센서를 포함하는 표시장치 및 입력센서의 제조방법 Download PDF

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KR20220051896A
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삼성디스플레이 주식회사
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Abstract

표시장치는 표시패널 및 입력센서를 포함한다. 상기 입력센서는, 베이스 절연층, 상기 베이스 절연층 상에 배치되고, 감지영역에 중첩하는 감지전극, 및 상기 감지전극에 전기적으로 연결되고, 비-감지영역에 중첩하는 신호라인을 포함한다. 상기 신호라인은, 상기 베이스 절연층 상에 배치되고, 제1 반사율, 제1 도전율, 및 제1 두께를 갖는 제1 도전층 및 상기 제1 반사율보다 낮은 제2 반사율을 갖고, 상기 제1 도전율보다 낮은 제2 도전율을 갖고, 상기 제1 두께보다 작은 제2 두께를 가지며, 상기 제1 도전층 상에 배치되고, 상기 제1 도전층에 접촉하는 제2 도전층을 포함한다.

Description

입력센서를 포함하는 표시장치 및 입력센서의 제조방법{DISPLAY DEVICE HAVING INPUT SENSOR AND FABRICATING MATHOD OF THE INPUT SENSOR}
본 발명은 입력센서를 포함하는 표시장치 및 입력센서의 제조방법에 관한 것으로, 좀 더 상세히는 외부광 반사율이 감소되고, 배선불량이 감소된 입력센서를 포함하는 표시장치 및 입력센서의 제조방법에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시장치들이 개발되고 있다. 표시장치들의 입력장치로써 키보드 또는 마우스 등을 포함한다. 또한, 표시장치들은 입력장치로써 패널과 같은 입력센서를 구비한다.
본 발명의 목적은 불량율이 감소된 입력센서를 포함하는 표시장치을 제공하는 것이다.
본 발명의 또 다른 목적은 불량율이 감소된 입력센서의 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 표시장치는 표시패널 및 감지영역 및 상기 감지영역에 인접한 비-감지영역을 포함하고, 상기 표시패널 상에 배치된 입력센서를 포함한다. 상기 입력센서는, 베이스 절연층, 상기 베이스 절연층 상에 배치되고, 상기 감지영역에 중첩하는 감지전극, 및 상기 감지전극에 전기적으로 연결되고, 상기 비-감지영역에 중첩하는 신호라인을 포함한다. 상기 신호라인은 상기 베이스 절연층 상에 배치되고, 제1 반사율, 제1 도전율, 및 제1 두께를 갖는 제1 도전층을 포함한다. 상기 신호라인은 상기 제1 반사율보다 낮은 제2 반사율을 갖고, 상기 제1 도전율보다 낮은 제2 도전율을 갖고, 상기 제1 두께보다 작은 제2 두께를 가지며, 상기 제1 도전층 상에 배치되고, 상기 제1 도전층에 접촉하는 제2 도전층을 포함한다. 상기 신호라인은 상기 베이스 절연층과 상기 제1 도전층 사이에 배치되고, 상기 베이스 절연층과 상기 제1 도전층에 각각 접촉하고, 상기 제2 도전층과 다른 물질을 포함하는 제3 도전층을 포함하는
본 발명의 일 실시예에 따르면, 상기 감지전극은 서로 절연 교차하는 제1 감지전극과 제2 감지전극을 포함할 수 있다. 상기 신호라인은 상기 제1 감지전극에 연결된 제1 신호라인 및 상기 제2 감지전극에 연결된 제2 신호라인을 포함할 수 있다. 상기 제1 감지전극은 일체의 형상을 갖고, 상기 제2 감지전극은 상기 제1 감지전극과 동일한 층에 배치된 감지패턴 및 상기 감지패턴과 다른 층 상에 배치된 브릿지 패턴을 포함할 수 있다. 상기 입력센서는 상기 감지영역에 중첩하는 유기층을 더 포함할 수 있다. 상기 브릿지 패턴은 상기 유기층 하측에 배치되고, 상기 감지패턴은 상기 유기층 상측에 배치되고, 상기 브릿지 패턴은 상기 유기층을 관통하는 컨택홀을 통해 상기 감지패턴에 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 감지전극은 상기 신호라인과 동일한 적층 구조를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 브릿지 패턴은 상기 신호라인과 상이한 적층구조를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 베이스 절연층에 대한 상기 제3 도전층의 결합력은 상기 베이스 절연층에 대한 상기 제1 도전층의 결합력 보다 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 도전층은 구리를 포함하고, 상기 제3 도전층은 IZO(Indium Zinc Oxide), InO(Indium Oxide), ZnO(Zinc Oxide), 또는 구리합금을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 도전층은 티타늄을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 표시패널은, 상기 감지영역에 대응하는 표시영역 및 상기 비-감지영역에 대응하는 비-표시영역을 포함하는 베이스층, 상기 베이스층 상에 배치되고, 상기 표시영역에 중첩하는 트랜지스터, 상기 표시영역에 중첩하고, 상기 트랜지스터에 전기적으로 연결된 표시소자, 및 상기 표시소자 상에 배치된 박막 봉지층을 포함할 수 있다. 상기 박막 봉지층과 상기 베이스 절연층 사이에 접착층이 미-배치될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 표시패널 및 상기 표시패널 상에 배치된 입력센서를 포함한다. 상기 표시패널은 표시영역 및 비표시영역을 포함하는 제1 영역, 상기 제1 영역으로부터 연장되고 벤딩된 제2 영역, 및 상기 제2 영역으로부터 연장되고, 상기 제1 영역의 하측에 배치된 제3 영역을 포함할 수 있다. 상기 입력센서는, 상기 표시영역에 중첩하는 감지전극 및 상기 감지전극에 전기적으로 연결되고, 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 중첩하는 신호라인을 포함할 수 있다. 상기 신호라인은, 상기 제1 영역에 중첩하는 제1 부분, 상기 제2 영역에 중첩하고, 상기 제1 부분과 연결되며, 상기 제1 부분과 다른 층 상에 배치된 제2 부분을 포함할 수 있다. 상기 제1 부분은, 구리를 포함하는 제1 도전층 및 상기 제1 도전층보다 낮은 반사율을 갖고, 상기 제1 도전층 상에 배치되고, 상기 제1 도전층에 접촉하는 제2 도전층을 포함할 수 있다. 상기 제2 부분은 상기 제1 부분과 다른 적층 구조를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 부분은, 상기 제1 도전층 하측에 배치되고, 상기 제1 도전층에 접촉하는 제3 도전층을 더 포함할 수 있다. 상기 제3 도전층은 IZO(Indium Zinc Oxide), InO(Indium Oxide), ZnO(Zinc Oxide), 또는 구리합금을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 감지전극은 상기 제1 부분과 동일한 적층 구조를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 표시패널은, 상기 표시영역에 배치된 표시소자, 상기 표시영역에 배치되고, 상기 표시소자에 전기적으로 연결된 트랜지스터, 및 상기 트랜지스터에 전기적으로 연결되고, 적어도 상기 제1 영역에 중첩하는 데이터 라인을 포함할 수 있다. 상기 제2 부분과 상기 데이터 라인의 적층구조는 동일할 수 있다.
본 발명의 일 실시예에 따르면, 상기 신호라인은, 상기 제3 영역에 중첩하고, 상기 제2 부분과 연결되며, 상기 제2 부분과 다른 층 상에 배치된 제3 부분을 더 포함할 수 있다. 상기 트랜지스터는 제1 도핑농도를 갖는 제1 영역 및 상기 제1 도핑농도보다 높은 제2 도핑농도를 갖는 제2 영역을 포함하는 반도체 패턴 및 상기 제1 영역에 중첩하는 게이트를 포함할 수 있다. 상기 제3 부분은 상기 게이트와 동일한 적층구조를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 신호라인은, 상기 제3 영역에 중첩하고, 상기 제2 부분과 연결되며, 상기 제2 부분과 다른 층 상에 배치된 제3 부분을 더 포함할 수 있다.
본 발명의 일 실시예에 따른, 감지영역 및 상기 감지영역에 인접한 비-감지영역을 포함하는 입력센서의 제조방법은 상기 감지영역에 중첩하도록 베이스 절연층 상에 브릿지 패턴을 형성하는 단계, 상기 베이스 절연층 상에 중간 절연층을 형성하는 단계, 상기 중간 절연층에 상기 브릿지 패턴을 노출시키는 컨택홀을 형성하는 단계, 상기 중간 절연층 상에 상기 컨택홀을 통해서 상기 브릿지 패턴에 연결된 감지패턴을 형성하는 단계를 포함할 수 있다. 상기 감지패턴을 형성하는 단계는, 상기 중간 절연층 상에 제1 반사율, 제1 도전율, 및 제1 두께를 갖는 제1 예비 도전층을 형성하는 단계, 상기 제1 예비 도전층 상에 상기 제1 반사율보다 낮은 제2 반사율을 갖고, 상기 제1 도전율보다 낮은 제2 도전율을 갖고, 상기 제1 두께보다 작은 제2 두께를 갖는 제2 예비 도전층을 형성하는 단계, 상기 제2 예비 도전층의 일부분을 노출시키는 상기 제2 예비 도전층 상에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴으로부터 노출된 상기 제2 예비 도전층을 건식 식각하여 제2 도전패턴을 형성하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 및 상기 제2 도전패턴으로부터 노출된 상기 제1 예비 도전층을 습식 식각하여 상기 제2 도전패턴에 중첩하는 제1 도전패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 도전패턴은 티타늄을 포함하고, 상기 제2 도전패턴에 중첩하는 상기 제1 도전패턴은 구리를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 감지패턴을 형성하는 단계는, 상기 제1 예비 도전층을 형성하기 이전에, 상기 중간 절연층 상에 제3 예비 도전층을 형성하는 단계를 더 포함할 수 있다. 상기 제1 도전패턴을 형성하는 단계에서, 상기 제3 예비 도전층은 상기 제1 도전패턴에 중첩하는 제3 도전패턴으로 습식 식각될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 예비 도전층은 IZO(Indium Zinc Oxide), InO(Indium Oxide), ZnO(Zinc Oxide), 또는 구리합금을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 베이스 절연층 상의 상기 비-감지영역 내에 상기 감지패턴에 전기적으로 연결된 신호라인을 형성하는 단계를 더 포함할 수 있다. 상기 신호라인을 형성하는 단계는 상기 감지패턴을 형성하는 단계와 동일한 단계를 통해 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 브릿지 패턴과 상기 감지패턴은 서로 다른 적층구조를 가질 수 있다.
상술한 바에 따르면, 송신신호와 수신신호의 RC 딜레이가 감소된다. 신호라인의 저항이 낮기 때문이다. 외부광 반사율이 감소되고 반사광의 컬러 시프트 현상이 감소된다.
유기층의 스웰링 불량이 감소된다. 건식 식각 공정에 유기층이 노출되지 않기 때문이다.
신호라인의 쇼트 불량이 감소된다. 밸리 영역에 배치된 포토레지스트 잔여물이 제2 도전층의 건식 식각공정에서 제거될 수 있기 때문이다. 따라서 제2 도전층 하측의 제1 도전층이 복수 개의 신호라인에 대응하게 패터닝 될 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시장치의 개략적인 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 입력센서의 평면도이다.
도 6b 및 도 6c는 본 발명의 일 실시예에 따른 입력센서의 신호라인을 상세히 도시한 평면도이다.
도 7a는 도 6a 내지 도 6c의 I-I'에 대응하는 표시장치의 단면도이다.
도 7b는 도 6a의 II-II'에 대응하는 표시장치의 단면도이다.
도 7c는 도 6a의 III-III'에 대응하는 표시장치의 단면도이다.
도 7d는 도 6a의 IV-IV'에 대응하는 표시장치의 단면도이다.
도 8a 내지 도 8g는 본 발명의 일 실시예에 따른 입력센서의 제조방법을 도시한 단면도이다.
도 9는 입력센서의 신호라인에 발생한 스웰링 현상을 나타낸 사진이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 표시장치(DD)의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다.
도 1a 및 도 1b에 도시된 것과 같이, 이미지가 표시되는 표시면(IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(IS)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향축(DR3)이 지시한다. 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 제1 내지 제3 방향축들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 도시된 것과 다르게 정의될 수 도 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
본 실시예에 따른 표시장치(DD)은 플렉서블 표시모듈일 수 있다. 그러나 이에 제한되지 않고, 본 발명에 따른 표시모듈은 플랫한 리지드 표시장치(DD)일 수 도 있다. 본 실시예에 따른 표시장치(DD)은 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 휴대 전화, 태블릿, 자동차 내비게이션, 게임기, 스마트 워치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
도 1a 및 도 1b에 도시된 것과 같이, 표시장치(DD)은 이미지가 표시되는 표시영역(DA) 및 표시영역(DA)에 인접한 비표시영역(NDA)을 포함한다. 비표시영역(NDA)은 이미지가 표시되지 않는 영역이다. 일 예로써, 표시영역(DA)은 사각형상일 수 있다. 비표시영역(NDA)은 표시영역(DA)을 에워싸을 수 있다. 다만, 이에 제한되지 않고, 표시영역(DA)의 형상과 비표시영역(NDA)의 형상은 변경될 수 있다. 예컨대, 비표시영역(NDA)은 표시영역(DA)의 일부의 영역에만 인접하게 배치될 수 있다.
본 실시예에 따르면, 표시장치(DD) 중 일부 영역이 벤딩될 수 있다. 표시장치(DD)은 제1 비벤딩영역(NBA1, 또는 제1 영역), 제1 비벤딩영역(NBA1)과 제1 방향(DR1)에서 이격된 제2 비벤딩영역(NBA2, 또는 제3 영역), 및 제1 비벤딩영역(NBA1)과 제2 비벤딩영역(NBA2) 사이에 정의된 벤딩영역(BA, 또는 제2 영역)을 포함한다. 제1 비벤딩영역(NBA1)은 표시영역(DA)과 일부의 비표시영역(이하, 제1 비표시영역(NDA1))을 포함할 수 있다. 비표시영역(NDA)은 제2 비벤딩영역(NBA2)에 대응하는 일부(이하, 제2 비표시영역(NDA2))와 벤딩영역(BA)에 대응하는 일부(이하, 제3 비표시영역(NDA3))를 포함할 수 있다.
벤딩영역(BA)은 제2 방향(DR2)으로 정의된 벤딩축(BX)을 따라 벤딩될 수 있다. 제2 비벤딩영역(NBA2)은 제1 비벤딩영역(NBA1)에 마주한다. 벤딩영역(BA)과 제2 비벤딩영역(NBA2)은 제1 비벤딩영역(NBA1)보다 작은 제2 방향(DR2)의 너비를 가질 수 있다.
상술한, 표시영역(DA), 비표시영역(NDA), 제1 비벤딩영역(NBA1), 제2 비벤딩영역(NBA2), 및 벤딩영역(BA)에 대한 정의는 표시장치(DD)의 구성요소인 표시패널(DP)과 입력센서(ISL) 각각에 동일하게 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다. 도 2는 제1 방향축(DR1)과 제3 방향축(DR3)이 정의하는 단면을 도시하였다.
도 2에 도시된 것과 같이, 표시장치(DD)은 표시패널(DP)과 입력센서(ISL)을 포함한다. 별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시장치(DD)은 표시패널(DP)의 하면에 배치된 보호부재, 입력센서(ISL)의 상면 상에 배치된 반사방지부재 및/또는 윈도우 부재를 더 포함할 수 있다.
표시패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시패널(DP)은 유기발광 표시패널 또는 무기 발광 표시패널일 수 있다. 유기발광 표시패널은 발광층이 유기발광물질을 포함한다. 무기 발광 표시패널은 발광층이 퀀텀닷, 퀀텀로드, 또는 마이크로 LED를 포함한다. 이하, 표시패널(DP)은 유기발광 표시패널로 설명된다.
표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 상부 절연층(TFL)을 포함한다. 입력센서(ISL)은 상부 절연층(TFL) 상에 직접 배치될 수 있다. 본 명세서에서 "A 구성이 B 구성 상에 직접 배치된다"는 것은 A 구성과 B 구성 사이에 접착층이 미-배치되는 것을 의미한다.
베이스층(BL)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(BL)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 도 1a 및 도 1b를 참조하여 설명한 표시영역(DA), 비표시영역(NDA), 제1 비벤딩영역(NBA1), 제2 비벤딩영역(NBA2), 및 벤딩영역(BA)은 베이스층(BL)에 동일하게 정의될 수 있다.
회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 절연층은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 상기 회로 소자는 신호라인들, 화소의 구동회로 등을 포함한다. 이에 대한 상세한 설명은 후술한다.
표시 소자층(DP-OLED)은 표시소자를 포함한다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기층을 더 포함할 수 있다.
상부 절연층(TFL)은 복수 개의 박막들을 포함한다. 일부 박막은 광학 효율을 향상시키기 위해 배치되고, 일부 박막은 유기발광 다이오드들을 보호하기 위해 배치된다. 상부 절연층(TFL)에 대한 상세한 설명은 후술한다.
입력센서(ISL)은 외부입력의 좌표정보를 획득한다. 입력센서(ISL)은 다층구조를 가질 수 있다. 입력센서(ISL)은 단층 또는 다층의 도전층을 포함할 수 있다. 입력센서(ISL)는 단층 또는 다층의 절연층을 포함할 수 있다. 입력센서(ISL)은 예컨대, 정전용량 방식으로 외부입력을 감지할 수 있다. 본 발명에서 입력센서(ISL)의 동작방식은 특별히 제한되지 않고, 본 발명의 일 실시예에서 입력센서(ISL)은 전자기 유도방식 또는 압력 감지방식으로 외부입력을 감지할 수도 있다.
도 3은 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다. 도 4는 본 발명의 일 실시예에 따른 표시패널(DP)의 단면도이다. 도 5는 본 발명의 일 실시예에 따른 표시장치(DD)의 개략적인 단면도이다.
도 3에 도시된 것과 같이, 표시패널(DP)은 평면상에서 표시영역(DP-DA)과 비표시영역(DP-NDA)을 포함한다. 본 실시예에서 비표시영역(DP-NDA)은 표시영역(DP-DA)의 테두리를 따라 정의될 수 있다. 표시패널(DP)의 표시영역(DP-DA) 및 비표시영역(DP-NDA)은 도 1a 및 도 1b에 도시된 표시장치(DD)의 표시영역(DA) 및 비표시영역(NDA)에 각각 대응한다.
표시패널(DP)은 도 1a 및 도 1b에 도시된 제1 비벤딩영역(NBA1), 제2 비벤딩영역(NBA2), 및 벤딩영역(BA)에 대응하는 제1 비벤딩영역(DP-N1), 제2 비벤딩영역(DP-N2), 및 벤딩영역(DP-B)을 포함할 수도 있다. 표시패널(DP)과 표시장치(DD)의 대응하는 영역들은 반드시 동일할 필요는 없고, 표시패널(DP)의 구조/디자인에 따라 변경될 수 있다.
표시패널(DP)은 구동회로(GDC), 복수 개의 신호라인들(SGL) 및 복수 개의 화소들(PX)을 포함할 수 있다. 복수 개의 화소들(PX)은 표시영역(DP-DA)에 배치된다. 화소들(PX) 각각은 유기발광 다이오드와 그에 연결된 화소 구동회로를 포함한다. 구동회로(GDC), 복수 개의 신호라인들(SGL), 및 화소 구동회로는 도 2에 도시된 회로 소자층(DP-CL)에 포함될 수 있다.
구동회로(GDC)는 주사 구동회로를 포함할 수 있다. 주사 구동회로(GDC)는 복수 개의 주사 신호들을 생성하고, 복수 개의 주사 신호들을 후술하는 복수 개의 주사 라인들(GL)에 순차적으로 출력한다.　주사 구동회로(GDC)는 화소들(PX)의 구동회로에 또 다른 제어 신호를 더 출력할 수 있다.
주사 구동회로(GDC)는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
복수 개의 신호라인들(SGL)은 주사 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 주사 라인들(GL) 각각은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 연결되고, 데이터 라인들(DL) 각각은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 연결된다. 전원 라인(PL)은 복수 개의 화소들(PX)에 연결된다. 제어신호 라인(CSL)은 주사 구동회로(GDC)에 제어신호들을 제공할 수 있다.
표시패널(DP)은 신호라인들(SGL)의 말단에 연결된 신호패드들(DP-PD)을 포함한다. 비표시영역(DP-NDA) 중 신호패드들(DP-PD)이 배치된 영역은 패드영역(NDA-PD)으로 정의될 수 있다.
표시패널(DP)은 절연 패턴(DMP1, DMP2)을 포함할 수 있다. 도 3은 2개의 절연 패턴(DMP1, DMP2)을 예시적으로 도시하였다. 2개의 절연 패턴(DMP1, DMP2)은 비표시영역(DP-NDA)에 배치되고, 표시영역(DP-DA)을 에워싼다. 2개의 절연 패턴(DMP1, DMP2)의 일부분은 패드영역(NDA-PD)과 나란할 수 있다. 개의 절연 패턴(DMP1, DMP2) 각각은 폐라인 형상을 가질 수 있다. 절연 패턴(DMP1, DMP2)은 표시패널(DP)의 잉크젯 공정에 있어서 액상의 유기물이 넘치는 것을 방지하는 댐 역할을 갖는다.
표시패널(DP)은 뱅크(BNP)를 포함할 수 있다. 뱅크(BNP)는 표시영역(DP-DA)과 패드영역(NDA-PD) 사이에 배치될 수 있다. 뱅크(BNP)는 절연 패턴(DMP1, DMP2)의 일부분 및 패드영역(NDA-PD)과 나란할 수 있다. 본 발명의 일 실시예에서 절연 패턴(DMP1, DMP2)과 뱅크(BNP) 중 어느 하나 이상은 생략될 수 있다.
도 4에는 표시패널(DP)의 부분 단면을 도시하였다. 베이스층(BL) 상에 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 상부 절연층(TFL)이 순차적으로 배치된다.
회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 회로 소자는 신호라인, 화소의 구동회로 등을 포함한다. 코팅, 증착 등에 의한 절연층, 반도체층 및 도전층 형성공정, 포토리소그래피 공정, 및 식각공정에 의한 절연층, 반도체층 및 도전층의 패터닝 공정을 통해 회로 소자층(DP-CL)이 형성될 수 있다.
버퍼층(BFL)은 적층된 복수개의 무기층을 포함할 수 있다. 버퍼층(BFL) 상에 반도체 패턴이 배치된다. 버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 사이의 결합력을 향상시킨다.
반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다. 도 4는 일부의 반도체 패턴을 도시한 것일 뿐이고, 평면 상에서 화소(PX)의 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들(PX)에 걸쳐 특정한 규칙으로 배열될 수 있다.
반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 반도체 패턴은 도핑농도 및 전도율이 낮은 제1 영역(A1)과 상대적으로 도핑농도 및 전도율이 높은 제2 영역(S1, D1)을 포함할 수 있다. 하나의 제2 영역(S1)이 제1 영역(A1)의 일측에 배치되고, 다른 하나의 제2 영역(D1)이 제1 영역(A1)의 타측에 배치될 수 있다. 제2 영역(S1, D1)은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다. 제1 영역(A1)은 비-도핑영역이거나, 제2 영역(S1, D1) 대비 낮은 농도로 도핑될 수 있다.
제2 영역(S1, D1)은 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 하나의 제2 영역(S1)이 트랜지스터의 소스에 해당하고 하나의 제2 영역(D1)이 드레인일 수 있다. 도 4에는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(SCL)은 평면 상에서 트랜지스터(TR)의 드레인에 연결될 수 있다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 복수 개의 화소들(PX, 도 3 참조)에 공통으로 중첩하며, 반도체 패턴을 커버한다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로 소자층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다.
제1 절연층(10) 상에 게이트(G1)가 배치된다. 게이트(G1)는 다층의 금속층을 포함할 수 있다. 게이트(G1)는 제1 영역(A1)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(G1)는 마스크와 같다.
제1 절연층(10) 상에 게이트(G1)를 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 화소들(PX, 도 3 참조)에 공통으로 중첩한다. 제2 절연층(20) 상에 상부전극(UE)이 배치될 수 있다. 상부전극(UE)은 게이트(G1)와 중첩할 수 있다. 상부전극(UE)은 다층의 금속층을 포함할 수 있다. 본 발명의 일 실시예에서 상부전극(UE)은 생략될 수도 있다.
제2 절연층(20) 상에 상부전극(UE)을 커버하는 제3 절연층(30)이 배치된다. 제3 절연층(30) 상에 제1 연결전극(CNE1)이 배치될 수 있다. 제1 연결전극(CNE1)은 제1 내지 제3 절연층(10 내지 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제4 절연층(40)이 제3 절연층(30) 상에 배치된다. 제4 절연층(40) 상에 제5 절연층(50)이 배치된다. 제5 절연층(50)은 유기층일 수 있다. 제5 절연층(50) 상에 제2 연결전극(CNE2)이 배치될 수 있다. 제2 연결전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결전극(CNE1)에 접속될 수 있다.
제5 절연층(50) 상에 제2 연결전극(CNE2)을 커버하는 제6 절연층(60)이 배치된다. 제6 절연층(60)은 유기층일 수 있다. 제6 절연층(60) 상에 표시소자인 유기발광 다이오드(OLED)가 배치된다.
제6 절연층(60) 상에 제1 전극(AE, 또는 애노드)이 배치된다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결전극(CNE2)에 연결된다. 화소 정의막(PDL)에는 개구부(OP)가 정의된다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 화소 정의막(PDL)은 유기층일 수 있다.
도 4에 도시된 것과 같이, 표시영역(DP-DA)은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워싸을 수 있다. 본 실시예에서 발광영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들(PX, 도 3 참조) 각각에 분리되어 형성될 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE, 또는 캐소드)이 배치된다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들(PX, 도 3 참조)에 공통적으로 배치된다. 도 4에 도시된 것과 같이, 제2 전극(CE) 상에 상부 절연층(TFL)이 배치된다.
상부 절연층(TFL)은 복수 개의 박막들을 포함할 수 있다. 본 실시예와 같이 상부 절연층(TFL)은 캡핑층(CPL)과 캡핑층(CPL) 상에 배치된 박막 봉지층(TFE)을 포함할 수 있다. 캡핑층(CPL)은 제2 전극(CE) 상에 배치되고 제2 전극(CE)에 접촉한다. 캡핑층(CPL)은 유기물질을 포함할 수 있다.
박막 봉지층(TFE)은 제1 무기층(IOL1), 유기층(OL), 및 제2 무기층(IOL2)을 포함할 수 있다. 제1 무기층(IOL1) 및 제2 무기층(IOL2)은 수분/산소로부터 표시 소자층(DP-OLED)을 보호하고, 유기층(OL)은 먼지 입자와 같은 이물질로부터 표시 소자층(DP-OLED)을 보호한다
도 5에 도시된 것과 같이, 입력센서(ISL)는 제1 절연층(IS-IL1, 이하, 베이스 절연층), 제1 도전 패턴층(IS-CL1), 중간 절연층(IS-IL2, 이하, 중간 절연층), 제2 도전 패턴층(IS-CL2), 및 제3 절연층(IS-IL3, 이하 보호 절연층)을 포함할 수 있다. 베이스 절연층(IS-IL1)은 상부 절연층(TFL) 상에 직접 배치될 수 있다. 본 발명의 일 실시예에서 베이스 절연층(IS-IL1) 및/또는 보호 절연층(IS-IL3)은 생략될 수 있다. 베이스 절연층(IS-IL1)이 생략될 때 상부 절연층(TFL)이 베이스 절연층에 해당 할 수 있다. 보호 절연층(IS-IL3)은 입력센서(ISL) 상에 배치되는 상측부재를 접착하는 접착층으로 대체될 수도 있다.
제1 도전 패턴층(IS-CL1) 및 제2 도전 패턴층(IS-CL2) 각각은 복수 개의 도전 패턴들을 포함할 수 있다. 상기 도전패턴들은 단층구조를 갖거나, 제3 방향축(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전패턴은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전패턴은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 제1 도전 패턴층(IS-CL1) 및 제2 도전 패턴층(IS-CL2) 각각의 적층구조에 대한 상세한 설명은 후술한다. 제1 도전 패턴층(IS-CL1) 및 제2 도전 패턴층(IS-CL2) 각각은 복수 개의 도전패턴들을 포함한다. 도전패턴들 각각 감지전극들 및 이에 연결된 신호라인들을 포함할 수 있다.
본 실시예에서 베이스 절연층(IS-IL1) 및 보호 절연층(IS-IL3) 각각은 무기층 또는 유기층을 포함할 수 있다. 본 실시예에서 중간 절연층(IS-IL2)은 유기층일 수 있다. 유기층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
본 실시예에서 중간 절연층(IS-IL2)은 후술하는 감지영역(IS-DA)을 커버할 수 있다. 즉, 중간 절연층(IS-IL2)은 감지영역(IS-DA)에 전체적으로 중첩할 수 있다. 본 발명의 일 실시예에서 중간 절연층(IS-IL2)은 비-감지영역(IS-NDA)에 배치된 복수 개의 절연패턴들을 포함할 수 있다.
도 6a는 본 발명의 일 실시예에 따른 입력센서(ISL)의 평면도이다. 도 6b 및 도 6c는 본 발명의 일 실시예에 따른 입력센서(ISL)의 신호라인(SL1, SL2)을 상세히 도시한 평면도이다.
도 6a에 도시된 것과 같이, 입력센서(ISL)는 감지영역(IS-DA) 및 감지영역(IS-DA)에 인접한 비-감지영역(IS-NDA)을 포함한다. 감지영역(IS-DA) 및 비-감지영역(IS-NDA)은 도 3에 도시된 표시영역(DP-DA) 및 비표시영역(DP-NDA)에 각각 대응한다.
감지영역(IS-DA)에 서로 절연 교차하는 제1 전극들(E1-1 내지 E1-5) 및 제2 전극들(E2-1 내지 E2-4)이 배치된다. 비-감지영역(IS-NDA)에 제1 전극들(E1-1 내지 E1-5)에 연결된 제1 신호라인들(SL1) 및 제2 전극들(E2-1 내지 E2-4)에 전기적으로 연결된 제2 신호라인들(SL2)이 배치된다. 제1 신호라인들(SL1)과 제2 신호라인들(SL2) 중 어느 하나는 외부 회로로부터 외부 입력을 감지하기 위한 송신신호를 대응하는 전극들에 전달하고, 다른 하나는 제1 전극들(E1-1 내지 E1-5)과 제2 전극들(E2-1 내지 E2-4) 사이의 정전용량 변화를 수신신호로써 외부 회로에 전달한다.
제1 신호라인들(SL1)과 제2 신호라인들(SL2) 각각은 라인부분(SL-L)과 패드부분(SL-P)을 포함할 수 있다. 제1 신호라인들(SL1)과 제2 신호라인들(SL2) 각각은 일체의 형상을 갖거나, 절연층을 관통하는 컨택홀을 통해 연결된 복수 개의 부분들을 포함할 수 있다. 복수 개의 부분들 중 일부는 서로 다른 층 상에 배치될 수 있다. 일체의 형상을 갖는 신호라인의 라인부분(SL-L)과 패드부분(SL-P)은 동일한 층 상에 배치된다. 동일한 층 상에 배치된 라인부분(SL-L)과 패드부분(SL-P)은 동일한 공정에 의해 형성되어 동일한 적층 구조를 가질 수 있다. 이하, 별도로 명시되지 않은 이상, A 구성과 B 구성이 동일한 층 상에 배치된다면 서로 동일한 공정에 의해 형성되어 서로 동일한 적층 구조를 갖는 것으로 해석된다. 또한, 이하, 별도로 명시되지 않은 이상, A 구성과 B 구성이 다른 층 상에 배치된다면 서로 다른 공정에 의해 형성되어 서로 다른 적층 구조를 갖는 것으로 해석된다. 본 실시예에서 제1 신호라인들(SL1)과 제2 신호라인들(SL2) 각각은 복수 개의 부분들을 포함하고, 이에 대한 상세한 설명은 후술한다.
제1 전극들(E1-1 내지 E1-5) 및 제2 전극들(E2-1 내지 E2-4) 각각은 복수 개의 개구부들이 정의된 메쉬 형상을 가질 수 있다. 복수 개의 개구부들은 표시패널(DP)의 발광영역에 대응하게 정의된다. 제2 전극들(E2-1 내지 E2-4)은 제1 전극들(E1-1 내지 E1-5)과 절연 교차한다. 제1 전극들(E1-1 내지 E1-5) 및 제2 전극들(E2-1 내지 E2-4) 중 어느 하나는 일체의 형상을 가질 수 있다. 본 실시예에서 일체의 형상을 갖는 제1 전극들(E1-1 내지 E1-5)이 예시적으로 되었다. 제1 전극들(E1-1 내지 E1-5)은 감지부분들(SP1)과 중간부분들(CP1)을 포함할 수 있다.
제2 전극들(E2-1 내지 E2-4) 각각은 감지패턴들(SP2)과 브릿지 패턴들(CP2, 또는 연결 패턴들)을 포함할 수 있다. 인접하는 2개의 감지패턴들(SP2)은 2개의 브릿지 패턴들(CP2)로 연결될 수 있으나, 브릿지 패턴들의 개수는 제한되지 않는다.
브릿지 패턴들(CP2)은 도 5에 도시된 제1 도전 패턴층(IS-CL1)을 패터닝하여 형성하고, 복수 개의 제1 전극들(E1-1 내지 E1-5) 및 감지패턴들(SP2)은 제2 도전 패턴층(IS-CL2) 을 패터닝하여 형성할 수 있다. 본 실시예에서 제1 신호라인들(SL1) 및 제2 신호라인들(SL2) 각각은 제1 도전 패턴층(IS-CL1)을 패터닝하여 형성된 라인패턴과 제2 도전 패턴층(IS-CL2) 을 패터닝하여 형성된 라인패턴을 포함할 수 있다. 이에 대한 상세한 설명은 도 7c를 참조하여 후술한다.
입력센서(ISL)에 대한 절연 패턴(DMP1, DMP2)와 뱅크(BNP)의 상대적 위치를 나타내기 위해 표시패널(DP)에 구비된 절연 패턴(DMP1, DMP2)와 뱅크(BNP)이 도 6a에 추가적으로 도시되었다.
도 6b 및 도 6c는 서로 다른 층 상에 배치된 복수 개의 부분들을 포함하는 신호라인들을 예시적으로 도시하였다. 표시패널(DP)의 신호라인들(SGL)과 입력센서(ISL)의 신호라인들(SL1, SL2) 각각이 복수 개의 부분들을 포함할 수 있다.
도 6b에 도시된 데이터 라인(DL)을 참고하면, 표시패널(DP)의 신호라인들(SGL) 중 일부는 제1 내지 제4 부분들(P1 내지 P4)을 포함할 수 있다. 제1 내지 제4 부분들(P1 내지 P4)은 컨택홀들(CNT)을 통해 연결될 수 있다. 제1 내지 제4 부분들(P1 내지 P4) 중 일부는 서로 다른 층상에 배치되고, 일부는 동일한 층 상에 배치될 수도 있다.
도 4를 함께 참조하면, 제1 내지 제4 부분들(P1 내지 P4) 중 일부는 게이트(G1)와 동일한 층 상에 배치되고, 다른 일부는 제1 연결전극(CNE1)과 동일한 층 상에 배치되고, 또 다른 일부는 제2 연결전극(CNE2)과 동일한 층 상에 배치될 수 있다.
컨택홀들(CNT)은 제1 내지 제4 부분들(P1 내지 P4) 중 대응하는 2개의 부분들을 연결하기 위해 2개의 부분들 사이에 배치된 적어도 하나의 절연층을 관통한다. 컨택홀들(CNT)은 도 4에 예시적으로 도시된 컨택홀들(CNT-1, CNT-2) 중 어느 하나와 동일하게 형성될 수 있다.
도 6b 및 도 6c를 참조하면, 제1 내지 제3 부분들(P10 내지 P30)을 포함하는 제1 신호라인들(SL1) 및 제2 신호라인들(SL2)이 예시적으로 도시되었다. 제1 내지 제3 부분들(P10 내지 P30)은 컨택홀들(CNT)을 통해 연결될 수 있다. 제1 내지 제3 부분들(P10 내지 P30)은 서로 다른 층상에 배치될 수도 있다. 제1 내지 제3 부분들(P10 내지 P30) 중 제1 부분(P10)과 제2 부분(P20) 각각은 데이터 라인(DL)의 제1 내지 제4 부분들(P1 내지 P4) 중 대응하는 부분과 동일한 층 상에 배치될 수 있다. 예컨대, 특히, 표시영역(DP-DA)에 중첩하는 제1 부분(P1)과 제2 부분(P20)은 제2 연결전극(CNE2)과 동일한 층 상에 배치되고, 제2 비벤딩영역(DP-N2)에 중첩하는 제4 부분(P4)과 제3 부분(P30)은 게이트(G1)와 동일한 층 상에 배치될 수 있다.
도 7a는 도 6a 내지 도 6c의 I-I'에 대응하는 표시장치(DD)의 단면도이다. 도 7b는 도 6a의 II-II'에 대응하는 표시장치(DD)의 단면도이다. 도 7c는 도 6a의 III-III'에 대응하는 표시장치(DD)의 단면도이다. 도 7d는 도 6a의 IV-IV'에 대응하는 표시장치(DD)의 단면도이다. 도 7b 및 도 7c에서 베이스 절연층(IS-IL1) 하측의 구성은 미-도시되었다. 이하, 도 6a 내지 도 6c를 함께 참조하고, 동일한 구성에 대한 상세한 설명은 생략한다.
표시영역(DP-DA)에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 상부 절연층(TFL)의 적층구조는 도 4를 참조하여 설명한 구성과 동일한 바, 상세한 설명은 생략한다. 도 7a에서 정공 제어층(HCL)과 전자 제어층(ECL)은 미-도시되었다. 입력센서(ISL)의 적층 구조 역시 도 6a 내지 도 6c를 참조하여 설명한 구성과 동일한 바, 상세한 설명은 생략한다. 도 7a에는 메쉬형상의 제1 전극(E1-5)에 정의된 하나의 개구부(E-OP)를 예시적으로 도시하였다.
도 7a에 도시된 것과 같이, 전원 전압(ELVSS)을 제공하는 전원전극(PWE)이 제1 비표시영역(NDA1)에 배치될 수 있다. 전원전극(PWE)은 제5 절연층(50) 상에 배치될 수 있다. 제6 절연층(60) 상에 연결전극(E-CNT)이 배치된다. 연결전극(E-CNT)은 전원전극(PWE)과 제2 전극(CE)을 연결한다. 연결전극(E-CNT)은 제1 전극(AE)과 동일한 층 상에 배치된다.
도 7a에 도시된 것과 같이, 제1 절연 패턴(DMP1)과 제2 절연 패턴(DMP2)은 전원전극(PWE)과 중첩할 수 있다. 제1 절연 패턴(DMP1)은 단층구조를 갖고, 제2 절연 패턴(DMP2)은 복층 구조를 가질 수 있다. 제1 절연 패턴(DMP1)은 화소 정의막(PDL)과 동일한 공정을 통해 형성될 수 있다. 제2 절연 패턴(DMP2)의 하측부분(DM1)은 제6 절연층(60)과 동일한 공정을 통해 형성될 수 있고, 상측부분(DM2)은 화소 정의막(PDL)과 동일한 공정을 통해 형성될 수 있다.
제1 절연 패턴(DMP1)과 제2 절연 패턴(DMP2) 사이에는 밸리 영역(VA)이 정의된다. 밸리 영역(VA) 내에서, 제1 절연 패턴(DMP1)과 제2 절연 패턴(DMP2) 상에 제1 무기층(IOL1), 제2 무기층(IOL2), 베이스 절연층(IS-IL1), 중간 절연층(IS-IL2), 및 보호 절연층(IS-IL3)이 배치될 수 있다. 도 6a 내지 도 6c의 I-I'선을 참조하면, 도 7a에는 제1 부분(P10)이 미-배치된 밸리 영역(VA)의 단면이 도시되었다. 도 6c를 참조하면, 평면 상에서 제1 신호라인들(SL1)의 제1 부분들(P10)은 밸리 영역(VA)에 중첩하도록 제2 방향(DR2)을 따라 이격되어 배치될 수 있다.
밴딩영역(BA)에는 무기층이 미-배치될 수 있다. 밴딩영역(BA) 내에서 무기층인 제1 내지 제4 절연층(10 내지 40)에는 개구부(I-OP)가 정의될 수 있다. 개구부(I-OP)는 버퍼층(BFL)까지 연장될 수 있다. 제1 내지 제4 절연층(10 내지 40)을 적층 후 식각 공정을 통해 개구부(I-OP)를 형성할 수 있다. 개구부(I-OP)의 내측에 제5 절연층(50)의 일부분이 배치된다.
제2 비벤딩영역(NBA2) 내에는 무기층들이 적층될 수 있다. 특히, 패드영역(NDA-PD) 내에는 제1 내지 제4 절연층(10 내지 40) 및 베이스 절연층(IS-IL1)이 배치될 수 있다.
패드영역(NDA-PD) 내에는 제1 신호라인들(SL1)의 패드부분(SL-P) 및 패드부분(SL-P)에 연결된 패드전극(ISL-PD)이 배치된다. 도 7a에는 패드부분(SL-P)에 연결된 제3 부분(P30), 제3 부분(P30)과 다른 층 상에 배치된 제2 부분(P20), 및 제3 부분(P30) 및 제2 부분(P20)과 다른 층 상에 배치된 제1 부분(P10)이 간략히 도시되었다.
패드부분(SL-P)과 제3 부분(P30)은 동일한 층 상에 배치되고 일체의 형상을 갖는다. 제2 부분(P20)은 제5 절연층(50) 상에 배치될 수 있다. 제2 부분(P20)은 제2 연결전극(CNE2)과 동일한 층 상에 배치될 수 있다. 제1 부분(P10), 제2 부분(P20), 및 제3 부분(P30)의 연결관계가 구체적으로 도시되지 않았으나, 상술한 컨택홀(CNT)를 통해 제1 부분(P10), 제2 부분(P20), 및 제3 부분(P30) 중 대응하는 부분들이 연결될 수 있다.
뱅크(BNP)는 유기층의 복층 구조를 가질 수 있다. 하측부분(BN1)은 제6 절연층(60)과 동일한 공정을 통해 형성될 수 있고, 상측부분(BN2)은 화소 정의막(PDL)과 동일한 공정을 통해 형성될 수 있다.
도 7b 내지 도 7d를 참조하여 표시장치(DD)에 대해 좀 더 상세히 설명한다.
도 7b 및 도 7c를 참조하면, 도 5에 도시된 제1 도전 패턴층(IS-CL1)으로부터 형성된 브릿지 패턴(CP2) 및 하측 라인패턴(SL-LL)이 베이스 절연층(IS-IL1) 상에 배치된다. 도 6a 내지 도 6c를 참조하여 간략히 설명한 것과 같이, 제1 신호라인들(SL1) 및 제2 신호라인들(SL2)은 서로 다른층 상에 배치된 라인패턴들을 포함할 수 있고, 라인패턴들의 연결구조가 도 7c에 도시되었다.
서로 다른 층상에 배치된 라인패턴들이 제1 및 제2 신호라인들(SL1, SL2) 각각의 일단부터 타단까지 동일하게 배치될 필요는 없다. 도 6c에 도시된 제3 부분(P30)은 하측 라인패턴(SL-LL)과 상측 라인패턴(SL-LU)를 포함할 수 있다. 물론, 본 발명의 일 실시예에서 하측 라인패턴(SL-LL)과 상측 라인패턴(SL-LU) 중 어느 하나 예컨대, 하측 라인패턴(SL-LL)은 생략될 수도 있다.
브릿지 패턴(CP2)과 하측 라인패턴(SL-LL)은 동일한 적층구조를 갖는다. 이하, 브릿지 패턴(CP2)을 중심으로 적층 구조를 설명한다. 브릿지 패턴(CP2)은 다층 구조를 가질 수 있다. 브릿지 패턴(CP2)은 상대적으로 도전율이 높은 제1 도전층(CL1), 제1 도전층(CL1)의 상측에 배치된 제2 도전층(CL2), 및 제1 도전층(CL1)의 하측에 배치된 제3 도전층(CL3)을 포함할 수 있다. 제3 도전층(CL3)은 제1 도전층(CL1)보다 베이스 절연층(IS-IL1)에 대한 결합력이 클 수 있고, 제2 도전층(CL2)은 제1 도전층(CL1)보다 외부광 반사율이 작을 수 있다. 제2 도전층(CL2)과 제3 도전층(CL3)은 서로 동일한 물질을 포함할 수 있다. 제1 도전층(CL1)은 알루미늄일 수 있고, 제2 도전층(CL2)과 제3 도전층(CL3)은 티타늄일 수 있다. 제1 도전층(CL1), 제2 도전층(CL2), 및 제3 도전층(CL3) 중 일부가 서로 다른 물질을 포함하더라도, 제1 도전층(CL1), 제2 도전층(CL2), 및 제3 도전층(CL3)은 서로 동일한 계열의 식각액으로 식각될 수 있는 물질을 포함할 수 있다. 알루미늄과 티타늄은 불화계 식각액으로 식각될 수 있다. 따라서, 1회의 식각 공정으로 제1 도전층(CL1)의 적층된 티타늄층, 알루미늄층, 티타늄층을 패터닝할 수 있다.
중간 절연층(IS-IL2)이 베이스 절연층(IS-IL1) 상에 배치되고, 브릿지 패턴(CP2) 및 하측 라인패턴(SL-LL)을 커버한다. 중간 절연층(IS-IL2)에는 브릿지 패턴(CP2)을 노출시키는 내측 컨택홀(TH-I) 및 하측 라인패턴(SL-LL)을 노출시키는 외측 컨택홀(TH-O)이 정의된다. 내측 컨택홀(TH-I)과 외측 컨택홀(TH-O)은 동일한 유기층 식각 공정에 의해 형성될 수 있다. 도 6a를 참조하면, 내측 컨택홀(TH-I)은 제1 전극들(E1-1 내지 E1-5)과 제2 전극들(E2-1 내지 E2-4)의 교차영역마다 배치되고, 외측 컨택홀(TH-O)은 소정의 간격을 두고 배치될 수 있다.
중간 절연층(IS-IL2) 상에 내측 컨택홀(TH-I)을 통해 브릿지 패턴(CP2)에 각각 연결된 감지패턴들(SP2)이 배치된다. 중간 절연층(IS-IL2) 상에 외측 컨택홀(TH-O)을 통해 하측 라인패턴(SL-LL)에 연결된 상측 라인패턴(SL-LU)이 배치된다.
감지패턴들(SP2)과 상측 라인패턴(SL-LU)은 동일한 적층구조를 갖는다. 제1 감지부분(SP1) 역시 감지패턴들(SP2)과 동일한 공정에 의해 형성된다. 보호 절연층(IS-IL3)이 중간 절연층(IS-IL2) 상에 배치되고, 감지패턴들(SP2)과 상측 라인패턴(SL-LU)을 커버한다. 도 7b에서 2개의 감지패턴들(SP2) 사이에 1개의 감지부분(SP1)이 도시되었으나, 이는 설명의 편의를 위한 것이고, 2개의 감지패턴들(SP2) 사이에 복수 개의 감지부분(SP1)이 배치될 수 있다.
이하, 상측 라인패턴(SL-LU)을 중심으로 적층 구조를 설명한다. 상측 라인패턴(SL-LU)은 브릿지 패턴(CP2)과 다른 적층구조를 가질 수 있다. 상측 라인패턴(SL-LU)은 제1 도전층(CL10), 제1 도전층(CL10)의 상측에 배치되고, 제1 도전층(CL10)에 접촉하는 제2 도전층(CL20), 및 제1 도전층(CL10)의 하측에 배치되고, 제1 도전층(CL10)에 접촉하는 제3 도전층(CL30)을 포함할 수 있다. 본 발명의 일 실시예에서 제3 도전층(CL30)은 생략될 수도 있다.
제1 도전층(CL10)은 제1 반사율, 제1 도전율, 및 제1 두께를 갖는다. 제2 도전층(CL20)은 제1 반사율보다 낮은 제2 반사율을 갖고, 제1 도전율보다 낮은 제2 도전율을 갖고, 제1 두께보다 작은 제2 두께를 갖는다. 저항이 낮은 제1 도전층(CL10)은 실질적인 신호이동 통로에 해당한다. 두께를 증가시켜 평면상 좁은 면적 내에 복수 개의 신호라인들(SL1, SL2)을 배치시킬 수 있다. 반사율이 낮은 제2 도전층(CL20)이 제1 도전층(CL10)을 커버하여 외부광 반사율을 낮춘다.
제3 도전층(CL30)은 제1 도전층(CL10)보다 베이스 절연층(IS-IL1)에 대해 더 큰 결합력을 가질 수 있다. 제1 도전층(CL10)은 저항이 구리 등을 포함할 수 있다. 제3 도전층(CL30)은 ZIO(Zinc Indium Oxide), InO(Indium Oxide), ZnO(Zinc Oxide) 또는 제1 도전층(CL10)을 구성하는 금속의 합금, 예컨대 구리합금을 포함할 수 있다. ZIO층의 제3 도전층(CL30)에서 인듐 옥사이드의 함량은 제3 도전층(CL30) 전체 대비 30% 이하로 일반적인 IZO(Indium Zinc Oxide) 대비 인듐 옥사이드의 함량이 낮을 수 있다.
제2 도전층(CL20)은 티타늄을 포함할 수 있다. 티타늄층은 100Å 내지 500Å의 두께를 가질 수 있다. 티타늄의 제2 도전층(CL20)이 최상측 도전층으로 적용됨으로써, 외부광의 반사율이 감소되고, 구리의 최상측 도전층의 반사광이 붉은색으로 시프트된 것과 달리, 티타늄층의 반사광은 상대적으로 적은 컬러시프트를 발생시킨다.
후술하는 공정상 이유에서 제1 도전층(CL10) 및 제3 도전층(CL30)은 제2 도전층(CL20)을 식각할 수 있는 식각액에 식각되지 않는 물질로 선택된다. 제1 도전층(CL10)과 제3 도전층(CL30)은 제2 도전층(CL20)과 식각 성질이 다른 물질을 포함한다.
제1 도전층(CL10)의 물질과 제3 도전층(CL30)의 물질은 서로 동일한 계열의 식각액으로 식각될 수 있다. 비-불화계 식각액으로 제1 도전층(CL10)과 제3 도전층(CL30)을 동시에 식각하기 위해 투명 도전성 산화물 중 주석(Sn)을 포함하는 투명 도전성 산화물은 제3 도전층(CL30)을 구성하는 물질에서 제외된다. 주석(Sn)은 비-불화계 식각액에 대한 식각율이 낮기 때문이다.
도 7d를 참조하면, 패드부분(SL-P)은 제1 절연층(10) 상에 배치된다. 패드부분(SL-P)은 상대적으로 도전율이 높은 제1 도전층(CL100), 제1 도전층(CL100)의 상측에 배치된 제2 도전층(CL200), 및 제1 도전층(CL100)의 하측에 배치된 제3 도전층(CL300)을 포함할 수 있다. 패드부분(SL-P)의 적층 구조는 특별히 제한되지 않는다.
제2 절연층 내지 제4 절연층(20 내지 40), 및 베이스 절연층(IS-IL1)을 관통하는 패드 컨택홀(TH-P)을 통해 패드전극(ISL-PD)이 패드부분(SL-P)에 연결된다. 패드전극(ISL-PD)은 상술한 상측 라인패턴(SL-LU)과 동일한 적층구조를 가질 수 있다.
도 6a를 참조하면, 제2 방향(DR2) 내에서 인접한 패드전극들(ISL-PD) 사이의 간격은 패드전극(ISL-PD)의 너비 보다 큰 것이 바람직하다. 도 7d에서 패드전극(ISL-PD)이 단면상에서 직사각형으로 도시되었으나, 공정 상 이슈로, 제2 도전층(CL20)에 팁(Tip)이 발생할 수 있다. 이러한 팁에 의한 패드전극(ISL-PD) 사이의 쇼트를 방지하기 위해 인접한 패드전극들(ISL-PD) 사이의 공간은 충분히 확보될 필요가 있다.
도 8a 내지 도 8g는 본 발명의 일 실시예에 따른 입력센서(ISL)의 제조방법을 도시한 단면도이다. 도 9는 입력센서(ISL)의 라인부분(SL-L)에 발생한 스웰링 현상을 나타낸 사진이다. 도 8a 내지 도 8g 각각은 도 7b 내지 도 7c의 단면과 도 7a의 밸리 영역(VA)의 단면을 기준으로 제조방법의 각 단계를 도시한 것이다. 이하, 도 7a 내지 도 7d를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
본 발명의 일 실시예에 따른 입력센서(ISL)의 제조방법은 적어도 감지영역(IS-DA)에 중첩하도록 베이스 절연층(IS-IL1) 상에 브릿지 패턴(CP2)을 형성하는 단계, 베이스 절연층(IS-IL1) 상에 중간 절연층(IS-IL2)을 형성하는 단계, 중간 절연층(IS-IL2)에 브릿지 패턴(CP2)을 노출시키는 컨택홀(TH-I)을 형성하는 단계, 및 중간 절연층(IS-IL2) 상에 컨택홀(TH-I)을 통해서 브릿지 패턴(CP2)에 연결된 감지패턴(SP2)을 형성하는 단계를 포함한다. 이하, 도 8a 내지 도 8h를 참조하여 좀 더 상세히 설명한다.
도 8a에 도시된 것과 같이, 베이스 절연층(IS-IL1) 상에 브릿지 패턴(CP2) 및 하측 라인패턴(SL-LL)을 형성한다. 베이스 절연층(IS-IL1) 상에 제1 예비 도전층, 제2 예비 도전층, 및 제3 예비 도전층을 순차적으로 형성한다. 제1 예비 도전층, 제2 예비 도전층, 및 제3 예비 도전층은 티타늄, 알루미늄, 티타늄을 각각 포함할 수 있다. 식각 성질이 유사한 물질로 제1 예비 도전층, 제2 예비 도전층, 및 제3 예비 도전층을 형성함으로써 예비 도전층의 적층 구조물은 1회의 습식 식각 공정으로 패터닝될 수 있다. 패터닝 결과, 제1 도전층(CL1), 제2 도전층(CL2), 및 제3 도전층(CL3)을 포함하는 브릿지 패턴(CP2) 및 하측 라인패턴(SL-LL)이 형성된다.
도 8a에 도시된 것과 같이, 베이스 절연층(IS-IL1)에 제1 개구부(OP1)가 형성될 수 있다. 예비 도전층의 적층 구조물의 식각 공정 이전 또는 이후에 포토리소그래피 공정 및 식각 공정을 통해서 제1 개구부(OP1)를 형성할 수 있다. 제1 개구부(OP1)는 하측의 절연층에 형성된 개구부에 대응한다. 따라서 패드부분(SL-P)의 일부분은 외부에 노출될 수 있다.
다음, 도 8b에 도시된 것과 같이, 베이스 절연층(IS-IL1) 상에 브릿지 패턴(CP2) 및 하측 라인패턴(SL-LL)을 커버하는 중간 절연층(IS-IL2)을 형성한다. 유기물 증착공정 또는 잉크젯 공정을 통해서 중간 절연층(IS-IL2)을 형성할 수 있다. 동일한 공정 내에서 브릿지 패턴(CP2)을 노출시키는 내측 컨택홀(TH-I) 및 하측 라인패턴(SL-LL)을 노출시키는 외측 컨택홀(TH-O)을 형성할 수 있다.
중간 절연층(IS-IL2)은 도 6b에 도시된 비벤딩영역(DP-N2)에는 미-배치된다. 마스크를 사용하여 비벤딩영역(DP-N2)에 유기물을 미-증착하거나, 상술한 제2 개구부(OP2) 형성 공정에서 비벤딩영역(DP-N2)에 형성된 중간 절연층(IS-IL2)의 일부분을 제거할 수 있다.
다음, 도 8c 내지 8g에 도시된 것과 같이, 중간 절연층(IS-IL2) 상에 감지패턴(SP2)을 형성한다. 상측 라인패턴(SL-LU)을 감지패턴(SP2)과 동시에 형성할 수 있다. 감지부분(SP1)을 감지패턴(SP2)과 동시에 형성할 수 있다.
도 8c에 도시된 것과 같이, 중간 절연층(IS-IL2) 상에 제3 예비 도전층(CL30-P), 제1 예비 도전층(CL10-P), 및 제2 예비 도전층(CL20-P)을 순차적으로 형성한다. 제1 종의 도전물질, 제2 종의 도전물질, 및 제3 종의 도전물질을 순차적으로 증착하거나, 스퍼터링하여 예비 도전층의 적층 구조물을 형성할 수 있다. 본 발명의 일 실시예에서 제3 예비 도전층(CL30-P)은 미-형성될 수 있다.
도 8c에 도시된 것과 같이, 제2 예비 도전층(CL20-P) 상에 포토레지스트 패턴(PR)을 형성한다. 포토레지스트층을 형성한 후 포토리소그래피 공정 및 식각 공정을 통해 포토레지스트층을 패터닝한다. 포토레지스트 패턴(PR)은 마스크 역할을 하기 때문에 제3 예비 도전층(CL30-P)으로부터 형성될 도전패턴을 고려하여 포토레지스트 패턴(PR)을 패터닝한다. 포토레지스트층이 제거된 영역으로부터 제3 예비 도전층(CL30-P)이 노출된다.
도 8c에 도시된 것과 같이, 브릿지 패턴(CP2) 상에 개구부(PR-OP)가 형성될 수 있다. 밸리 영역(VA)에는 포토레지스트층이 대부분 제거된다. 밸리 영역(VA)에 남은 포토레지스트 잔여물(PR-R)을 예시적으로 도시하였다. 노광량을 충분히 증가시키면, 포토레지스트 잔여물(PR-R)이 남지 않을 수도 있다.
도 8d에 도시된 것과 같이, 포토레지스트 패턴(PR)으로부터 노출된 제2 예비 도전층(CL20-P)을 건식 식각하여 제2 도전패턴(CL20-C)을 형성한다. 이때, 밸리 영역(VA) 내의 포토레지스트 잔여물(PR-R)이 제2 예비 도전층(CL20-P)과 함께 제거될 수 있다. 도 8d의 단계에서 포토레지스트 잔여물(PR-R)은 본 단계에서 보조적으로 제거될 수 있기 때문에, 도 8c의 단계에서 포토레지스트층을 과-노광이 하지 않을 수 있다.
한편, 포토레지스트층의 잔여물이 제거되지 않으면 불량을 발생시킨다. 제2 도전패턴(CL20-C) 중 분리되어야할 패턴들이 서로 연결되는 쇼트불량이 발생될 수 있다. 예컨대 밸리 영역(VA) 내에서, 도 6c에 도시된 제1 부분들(P10) 중 인접한 제1 부분들(P10)이 쇼트되는 것이다.
이후, 도 8e에 도시된 것과 같이, 포토레지스트 패턴(PR)을 제거한다. 애셔(ASHER) 또는 스트리퍼(STIPPER)를 이용하여 포토레지스트 패턴(PR)을 제거한다.
도 9는 포토레지스트 패턴(PR)을 제거하는 과정에서 유기층(도 8e의 중간 절연층(IS-IL2)에 대응할 수 있음)에 스웰링이 발생한 불량을 도시하였다. 애셔(ASHER) 용액이 침투하여 유기층인 중간 절연층(IS-IL2)에 들뜸을 발생시켰다. 도 8e에 도시된 것과 같이, 제2 도전패턴(CL20-C)과 제1 예비 도전층(CL10-P)이 애셔(ASHER) 용액으로부터 유기층인 중간 절연층(IS-IL2)을 충분히 보호하는 경우, 도 9와 같은 불량이 발생하지 않는다. 본 발명과 다르게 포토레지스트 패턴(PR)을 제거하기 이전에 제2 예비 도전층(CL20-P)과 제1 예비 도전층(CL10-P)이 모두 패터닝된 경우 외부에 노출된 중간 절연층(IS-IL2)에서 상술한 불량이 발생할 수 있다.
이후, 도 8f에 도시된 것과 같이, 제2 도전패턴(CL20-C)으로부터 노출된 제1 예비 도전층(CL10-P)을 습식 식각하여 제2 도전패턴(CL20-C)에 중첩하는 제1 도전패턴(CL10-C)을 형성한다. 습식 식각 공정에서 제2 도전패턴(CL20-C)은 마스크 역할을 한다. 식각액은 제2 도전패턴(CL20-C)을 식각하지 않고, 제1 도전패턴(CL10-C)만을 식각하는 용액이 선택될 수 있다. 제2 도전패턴(CL20-C)이 티타늄을 포함하고, 제1 예비 도전층(CL10-P)이 구리를 포함할 때 비-불화계 식각액이 습식 식각 공정에 이용될 수 있다.
도 8f을 참조하면, 습식 식각 후 단면상에서 제1 도전패턴(CL10-C)과 제2 도전패턴(CL20-C)이 정렬된 것으로 도시하였으나, 공정 상 이유로, 구리층 상에 배치된 티타늄층에 Skew에 비례하는 팁(Tip)이 발생할 수 있다. 이러한 팁은 구리층 두께의 0.5 내지 1.5배 길이를 가질 수도 있다.
제1 예비 도전층(CL10-P)을 식각하는 단계에서, 제3 예비 도전층(CL30-P)이 동시에 패터닝될 수 있다. 제3 예비 도전층(CL30-P)의 제1 도전패턴(CL10-C)에 중첩하는 영역으로부터 제3 도전패턴(CL30-C)이 형성될 수 있다. 제1 예비 도전층(CL10-P)이 구리를 포함할 때, 제3 예비 도전층(CL30-P)은 비-불화계 식각액으로 식각될 수 있는 IZO(Indium Zinc Oxide), InO(Indium Oxide), ZnO(Zinc Oxide) 또는 구리-합금을 포함할 수 있다. 구리합금은 구리 이외에 소량의 알루미늄을 포함할 수 있다.
결과적으로 제1 내지 제3 도전패턴(CL10-C 내지 CL30-C)의 적층 구조물을 포함하는 감지패턴(SP2), 감지부분(SP1), 상측 라인패턴(SL-LU), 및 패드전극(ISL-PD)이 형성된다. 또한, 제1 내지 제3 예비 도전층은 밸리 영역(VA) 내에서 도전패턴이 형성되지 않도록 설계된 영역으로부터 모두 제거될 수 있다.
이후, 도 8g에 도시된 것과 같이, 중간 절연층(IS-IL2) 상에 보호 절연층(IS-IL3)을 형성한다. 유기물 증착공정 또는 잉크젯 공정을 통해서 적어도 일부 영역에 보호 절연층(IS-IL3)을 형성할 수 있다. 중간 절연층(IS-IL2) 상에 전면적으로 보호 절연층(IS-IL3)을 형성한 후 포토리소그래피 공정 및 식각 공정을 통해서 보호 절연층(IS-IL3)을 패터닝 할 수도 있다. 도 8g에서 도 8f의 제1 내지 제3 도전패턴(CL10-C 내지 CL30-C)는 제1 내지 제3 도전층(CL10 내지 CL30)으로 도시되었다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
표시패널 DP
감지영역, 비-감지영역 ISL-DA, ISL-NDA
입력센서 ISL
베이스 절연층 IS-IL1
감지전극, 제1 감지전극, 제2 감지전극 E-1, E-2
신호라인 SL1, SL2
제1 도전층 CL10
제2 도전층 CL20
제3 도전층 CL30
감지패턴 SP2
브릿지 패턴 CP2
유기층 IS-IL2
컨택홀 TH-I
베이스층 BL
트랜지스터 TR
표시소자 OLED
박막 봉지층 TFE
신호라인의 제1 부분 P10
신호라인의 제2 부분 P20
데이터 라인 DL
신호라인의 제3 부분 P30
게이트 G1
제1 예비 도전층 CL10-P
제2 예비 도전층 CL20-P
제3 예비 도전층 CL30-P
포토레지스트 패턴 PR
제1 도전패턴 CL10-C
제2 도전패턴 CL20-C
제3 도전패턴 CL30-C

Claims (20)

  1. 표시패널; 및
    감지영역 및 상기 감지영역에 인접한 비-감지영역을 포함하고, 상기 표시패널 상에 배치된 입력센서를 포함하고, 상기 입력센서는,
    베이스 절연층;
    상기 베이스 절연층 상에 배치되고, 상기 감지영역에 중첩하는 감지전극; 및
    상기 감지전극에 전기적으로 연결되고, 상기 비-감지영역에 중첩하는 신호라인을 포함하고,
    상기 신호라인은,
    상기 베이스 절연층 상에 배치되고, 제1 반사율, 제1 도전율, 및 제1 두께를 갖는 제1 도전층;
    상기 제1 반사율보다 낮은 제2 반사율을 갖고, 상기 제1 도전율보다 낮은 제2 도전율을 갖고, 상기 제1 두께보다 작은 제2 두께를 가지며, 상기 제1 도전층 상에 배치되고, 상기 제1 도전층에 접촉하는 제2 도전층; 및
    상기 베이스 절연층과 상기 제1 도전층 사이에 배치되고, 상기 베이스 절연층과 상기 제1 도전층에 각각 접촉하고, 상기 제2 도전층과 다른 물질을 포함하는 제3 도전층을 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 감지전극은 서로 절연 교차하는 제1 감지전극과 제2 감지전극을 포함하고,
    상기 신호라인은 상기 제1 감지전극에 연결된 제1 신호라인 및 상기 제2 감지전극에 연결된 제2 신호라인을 포함하고,
    상기 제1 감지전극은 일체의 형상을 갖고,
    상기 제2 감지전극은 상기 제1 감지전극과 동일한 층에 배치된 감지패턴 및 상기 감지패턴과 다른 층 상에 배치된 브릿지 패턴을 포함하고,
    상기 입력센서는 상기 감지영역에 중첩하는 유기층을 더 포함하고, 상기 브릿지 패턴은 상기 유기층 하측에 배치되고, 상기 감지패턴은 상기 유기층 상측에 배치되고, 상기 브릿지 패턴은 상기 유기층을 관통하는 컨택홀을 통해 상기 감지패턴에 연결된 표시장치.
  3. 제2 항에 있어서,
    상기 제1 감지전극은 상기 신호라인과 동일한 적층 구조를 갖는 표시장치.
  4. 제3 항에 있어서,
    상기 브릿지 패턴은 상기 신호라인과 상이한 적층구조를 갖는 표시장치.
  5. 제1 항에 있어서,
    상기 베이스 절연층에 대한 상기 제3 도전층의 결합력은 상기 베이스 절연층에 대한 상기 제1 도전층의 결합력 보다 큰 표시장치.
  6. 제1 항에 있어서,
    상기 제1 도전층은 구리를 포함하고, 상기 제3 도전층은 IZO(Indium Zinc Oxide), InO(Indium Oxide), ZnO(Zinc Oxide), 또는 구리합금을 포함하는 표시장치.
  7. 제6 항에 있어서,
    상기 제2 도전층은 티타늄을 포함하는 표시장치.
  8. 제1 항에 있어서,
    상기 표시패널은,
    상기 감지영역에 대응하는 표시영역 및 상기 비-감지영역에 대응하는 비-표시영역을 포함하는 베이스층;
    상기 베이스층 상에 배치되고, 상기 표시영역에 중첩하는 트랜지스터;
    상기 표시영역에 중첩하고, 상기 트랜지스터에 전기적으로 연결된 표시소자; 및
    상기 표시소자 상에 배치된 박막 봉지층을 포함하고,
    상기 박막 봉지층과 상기 베이스 절연층 사이에 접착층이 미-배치된 표시장치.
  9. 표시영역 및 비표시영역을 포함하는 제1 영역, 상기 제1 영역으로부터 연장되고 벤딩된 제2 영역, 및 상기 제2 영역으로부터 연장되고, 상기 제1 영역의 하측에 배치된 제3 영역을 포함하는 표시패널; 및
    상기 표시패널 상에 배치된 입력센서를 포함하고, 상기 입력센서는,
    상기 표시영역에 중첩하는 감지전극; 및
    상기 감지전극에 전기적으로 연결되고, 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역에 중첩하는 신호라인을 포함하고,
    상기 신호라인은,
    상기 제1 영역에 중첩하는 제1 부분;
    상기 제2 영역에 중첩하고, 상기 제1 부분과 연결되며, 상기 제1 부분과 다른 층 상에 배치된 제2 부분을 포함하고,
    상기 제1 부분은,
    구리를 포함하는 제1 도전층; 및
    상기 제1 도전층보다 낮은 반사율을 갖고, 상기 제1 도전층 상에 배치되고, 상기 제1 도전층에 접촉하는 제2 도전층을 포함하고,
    상기 제2 부분은 상기 제1 부분과 다른 적층 구조를 갖는 표시장치.
  10. 제9 항에 있어서,
    상기 제1 부분은, 상기 제1 도전층 하측에 배치되고, 상기 제1 도전층에 접촉하는 제3 도전층을 더 포함하고,
    상기 제3 도전층은 IZO(Indium Zinc Oxide), InO(Indium Oxide), ZnO(Zinc Oxide), 또는 구리합금을 포함하는 표시장치.
  11. 제9 항에 있어서,
    상기 감지전극은 상기 제1 부분과 동일한 적층 구조를 갖는 표시장치.
  12. 제9 항에 있어서,
    상기 표시패널은,
    상기 표시영역에 배치된 표시소자;
    상기 표시영역에 배치되고, 상기 표시소자에 전기적으로 연결된 트랜지스터; 및
    상기 트랜지스터에 전기적으로 연결되고, 적어도 상기 제1 영역에 중첩하는 데이터 라인을 포함하고,
    상기 제2 부분과 상기 데이터 라인의 적층구조는 동일한 표시장치.
  13. 제12 항에 있어서,
    상기 신호라인은, 상기 제3 영역에 중첩하고, 상기 제2 부분과 연결되며, 상기 제2 부분과 다른 층 상에 배치된 제3 부분을 더 포함하고,
    상기 트랜지스터는 제1 도핑농도를 갖는 제1 영역 및 상기 제1 도핑농도보다 높은 제2 도핑농도를 갖는 제2 영역을 포함하는 반도체 패턴 및 상기 제1 영역에 중첩하는 게이트를 포함하고,
    상기 제3 부분은 상기 게이트와 동일한 적층구조를 갖는 표시장치.
  14. 제9 항에 있어서,
    상기 신호라인은, 상기 제3 영역에 중첩하고, 상기 제2 부분과 연결되며, 상기 제2 부분과 다른 층 상에 배치된 제3 부분을 더 포함하는 표시장치.
  15. 감지영역 및 상기 감지영역에 인접한 비-감지영역을 포함하는 입력센서의 제조방법에 있어서,
    상기 감지영역에 중첩하도록 베이스 절연층 상에 브릿지 패턴을 형성하는 단계;
    상기 베이스 절연층 상에 중간 절연층을 형성하는 단계;
    상기 중간 절연층에 상기 브릿지 패턴을 노출시키는 컨택홀을 형성하는 단계; 및
    상기 중간 절연층 상에 상기 컨택홀을 통해서 상기 브릿지 패턴에 연결된 감지패턴을 형성하는 단계를 포함하고,
    상기 감지패턴을 형성하는 단계는,
    상기 중간 절연층 상에 제1 반사율, 제1 도전율, 및 제1 두께를 갖는 제1 예비 도전층을 형성하는 단계;
    상기 제1 예비 도전층 상에 상기 제1 반사율보다 낮은 제2 반사율을 갖고, 상기 제1 도전율보다 낮은 제2 도전율을 갖고, 상기 제1 두께보다 작은 제2 두께를 갖는 제2 예비 도전층을 형성하는 단계;
    상기 제2 예비 도전층의 일부분을 노출시키는 상기 제2 예비 도전층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴으로부터 노출된 상기 제2 예비 도전층을 건식 식각하여 제2 도전패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 제2 도전패턴으로부터 노출된 상기 제1 예비 도전층을 습식 식각하여 상기 제2 도전패턴에 중첩하는 제1 도전패턴을 형성하는 단계를 포함하는 입력센서의 제조방법.
  16. 제15 항에 있어서,
    상기 제2 도전패턴은 티타늄을 포함하고, 상기 제2 도전패턴에 중첩하는 상기 제1 도전패턴은 구리를 포함하는 입력센서의 제조방법.
  17. 제15 항에 있어서,
    상기 감지패턴을 형성하는 단계는, 상기 제1 예비 도전층을 형성하기 이전에,
    상기 중간 절연층 상에 제3 예비 도전층을 형성하는 단계를 더 포함하고,
    상기 제1 도전패턴을 형성하는 단계에서, 상기 제3 예비 도전층은 상기 제1 도전패턴에 중첩하는 제3 도전패턴으로 습식 식각되는 입력센서의 제조방법.
  18. 제17 항에 있어서,
    상기 제3 예비 도전층은 IZO(Indium Zinc Oxide), InO(Indium Oxide), ZnO(Zinc Oxide), 또는 구리합금을 포함하는 입력센서의 제조방법.
  19. 제15 항에 있어서,
    상기 베이스 절연층 상의 상기 비-감지영역 내에 상기 감지패턴에 전기적으로 연결된 신호라인을 형성하는 단계를 더 포함하고,
    상기 신호라인을 형성하는 단계는 상기 감지패턴을 형성하는 단계와 동일한 단계를 통해 수행된 입력센서의 제조방법.
  20. 제15 항에 있어서,
    상기 브릿지 패턴과 상기 감지패턴은 서로 다른 적층구조를 갖는 입력센서의 제조방법.
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