KR20230072565A - 표시장치 - Google Patents

표시장치 Download PDF

Info

Publication number
KR20230072565A
KR20230072565A KR1020210158624A KR20210158624A KR20230072565A KR 20230072565 A KR20230072565 A KR 20230072565A KR 1020210158624 A KR1020210158624 A KR 1020210158624A KR 20210158624 A KR20210158624 A KR 20210158624A KR 20230072565 A KR20230072565 A KR 20230072565A
Authority
KR
South Korea
Prior art keywords
electrode
layer
sensing
group
disposed
Prior art date
Application number
KR1020210158624A
Other languages
English (en)
Inventor
이동훈
강동욱
김현준
김혜민
박명훈
유병창
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210158624A priority Critical patent/KR20230072565A/ko
Priority to US18/053,317 priority patent/US20230157107A1/en
Priority to CN202211393746.4A priority patent/CN116137793A/zh
Publication of KR20230072565A publication Critical patent/KR20230072565A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0412—Digitisers structurally integrated in a display
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0416—Control or interface arrangements specially adapted for digitisers
    • G06F3/04164—Connections between sensors and controllers, e.g. routing lines between electrodes and connection pads
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0416—Control or interface arrangements specially adapted for digitisers
    • G06F3/0418—Control or interface arrangements specially adapted for digitisers for error correction or compensation, e.g. based on parallax, calibration or alignment
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0443—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a single layer of sensing electrodes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0446—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a grid-like structure of electrodes in at least two directions, e.g. using row and column electrodes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04107—Shielding in digitiser, i.e. guard or shielding arrangements, mostly for capacitive touchscreens, e.g. driven shields, driven grounds
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04111—Cross over in capacitive digitiser, i.e. details of structures for connecting electrodes of the sensing pattern where the connections cross each other, e.g. bridge structures comprising an insulating layer, or vias through substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/40—OLEDs integrated with touch screens

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시장치는 입력센서의 제1 감지전극에 중첩하는 제1 전극부분, 상기 제1 전극부분과 이격되고, 입력센서의 제2 감지전극에 중첩하는 제2 전극부분, 상기 제1 전극부분에 연결된 제1 그룹의 전압라인, 상기 제2 전극부분에 연결된 제2 그룹의 전압라인을 포함한다. 제1 전극부분 및 제2 전극부분은 발광소자의 전극에 해당한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로 좀 더 상세히는 입력센서를 포함하는 표시장치에 관한 것이다.
스마트 폰, 테블릿, 노트북 컴퓨터, 네비게이션 및 스마트 텔레비젼 등과 같은 전자장치들이 개발되고 있다. 이러한 전자장치들은 정보제공을 위해 표시장치를 구비한다. 전자장치들은 표시장치 이외에 다양한 전자모듈들을 더 포함한다.
표시장치들은 정보 입력장치로써 입력센서를 구비한다.
본 발명은 센싱 감도가 향상된 입력센서를 구비한 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 복수 개의 발광영역들 및 상기 복수 개의 발광영역들에 인접한 비발광영역을 포함하는 표시패널 및 상기 표시패널 상에 직접 배치되고, 제1 감지전극 및 상기 제1 감지전극과 정전결합하는 제2 감지전극을 포함하는 입력센서를 포함한다. 상기 표시패널은, 상기 제1 감지전극에 중첩하는 제1 전극부분, 상기 제1 전극부분과 이격되고, 상기 제2 감지전극에 중첩하는 제2 전극부분, 상기 제1 전극부분에 연결된 제1 그룹의 전압라인, 상기 제2 전극부분에 연결된 제2 그룹의 전압라인, 상기 제1 전극부분 및 상기 제2 전극부분과 상기 제1 그룹의 전압라인 및 상기 제2 그룹의 전압라인 사이에 배치된 절연층, 상기 제1 전극부분 및 상기 제2 전극부분과 상기 절연층 사이에 배치되고, 상기 복수 개의 발광영역들에 각각 중첩하는 복수 개의 제1 전극들 및 각각이, 상기 제1 전극부분 및 상기 제2 전극부분 중 대응하는 전극부분과 상기 복수 개의 제1 전극들 중 대응하는 제1 전극 사이에 배치된 복수 개의 발광층들을 포함한다.
상기 제1 감지전극은 제1 방향으로 연장되고, 상기 제2 감지전극은 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제1 그룹의 전압라인과 상기 제2 그룹의 전압라인 각각은 상기 제2 방향으로 연장될 수 있다.
상기 제1 감지전극은 상기 제1 방향으로 나열된 복수 개의 제1 감지부분들 및 상기 복수 개의 제1 감지부분들 중 인접한 제1 감지부분들을 연결하는 제1 연결부분들을 포함할 수 있다. 상기 제2 감지전극은 상기 제2 방향으로 나열된 복수 개의 제2 감지부분들 및 상기 복수 개의 제2 감지부분들 중 인접한 제2 감지부분들을 연결하는 제2 연결부분들을 포함할 수 있다. 상기 제1 감지부분들과 상기 제2 감지부분들은 서로 다른 층 상에 배치될 수 있다. 상기 제1 그룹의 전압라인은 복수 개의 제1 감지부분들 중 대응하는 제1 감지부분에 연결될 수 있다. 상기 제2 그룹의 전압라인은 복수 개의 제2 감지부분들 각각에 연결될 수 있다.
상기 제1 그룹의 전압라인 및 상기 제2 그룹의 전압라인 각각은 복수 개 제공되고, 상기 복수 개의 제1 그룹의 전압라인들과 상기 복수 개의 제2 그룹의 전압라인들은 상기 제1 방향을 따라 교번하게 배치될 수 있다.
상기 제1 그룹의 전압라인 및 상기 제2 그룹의 전압라인 각각은 상기 제1 전극부분 및 상기 제2 전극부분에 중첩할 수 있다.
상기 제1 그룹의 전압라인과 상기 제2 그룹의 전압라인은 서로 동일한 바이어스 전압을 수신할 수 있다.
상기 표시패널은 평면 상에서 상기 제1 감지전극 및 상기 제2 감지전극의 외측에 배치된 전압 공급 라인을 더 포함할 수 있다. 상기 제1 그룹의 전압라인과 상기 제2 그룹의 전압라인은 상기 전압 공급 라인에 전기적으로 연결될 수 있다.
상기 제1 그룹의 전압라인은 상기 절연층을 관통하는 컨택홀을 통해 상기 제1 전극부분에 연결될 수 있다.
상기 제1 그룹의 전압라인 및 상기 제2 그룹의 전압라인 각각은 상기 제1 전극부분 및 상기 제2 전극부분보다 작은 면저항을 가질 수 있다.
상기 제1 전극부분과 상기 제2 전극부분은 상기 비발광영역 내에서 이격될 수 있다.
상기 표시패널은 전자수송층을 더 포함할 수 있다. 상기 전자수송층은 상기 복수 개의 발광층들 중 대응하는 발광층과 상기 대응하는 전극부분 사이에 배치될 수 있다. 상기 전자수송층은 상기 제1 전극부분과 상기 제2 전극부분이 이격된 영역 내에서 미-배치될 수 있다.
상기 제1 그룹의 전압라인은 제1 층, 상기 제1 층 상에 배치된 제2 층, 및 상기 제2 층 상에 배치된 제3 층을 포함하고, 상기 제2 층은 상기 제1 층 및 상기 제2 층보다 전기전도도가 클 수 있다.
상기 제2 층은 상기 제1 층 및 상기 제2 층보다 큰 두께를 갖고, 상기 제2 층은 경사진 측면을 가질 수 있다.
상기 절연층에는 상기 제1 그룹의 전압라인의 일부분을 노출하는 개구부가 정의되고, 상기 개구부 내에서, 상기 제1 전극부분은 상기 제2 층의 상기 경사진 측면에 접촉할 수 있다.
상기 표시패널은 상기 제3 층 상에 배치된 유기패턴 및 상기 유기패턴 상에 배치된 도전패턴을 더 포함할 수 있다.
상기 표시패널은 트랜지스터 및 상기 트랜지스터와 전기적으로 연결된 연결전극을 더 포함할 수 있다. 상기 제1 그룹의 전압라인 및 상기 제2 그룹의 전압라인은 상기 연결전극과 동일한 층 상에 배치될 수 있다.
상기 표시패널은 트랜지스터 및 상기 트랜지스터와 전기적으로 연결된 데이터 라인을 더 포함할 수 있다. 상기 제1 그룹의 전압라인 및 상기 제2 그룹의 전압라인은 상기 데이터 라인과 동일한 층 상에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 복수 개의 발광영역들과 상기 복수 개의 발광영역들에 인접한 비발광영역을 포함하는 표시패널 및 상기 표시패널 상에 직접 배치되고, 제1 감지전극 및 상기 제1 감지전극과 정전결합하는 제2 감지전극을 포함하는 입력센서를 포함할 수 있다. 상기 표시패널은, 상기 제1 감지전극 및 상기 제2 감지전극 중 적어도 하나의 감지전극에 중첩하는 전압라인, 상기 전압라인 상에 배치된 절연층, 상기 절연층 상에 배치되고, 상기 복수 개의 발광영역들 각각에 배치된 제1 전극, 상기 절연층 상에 배치되고, 상기 제1 전극을 노출시키는 개구부가 정의된 화소정의막, 상기 제1 전극 상에 배치된 발광층, 및 상기 화소정의막 및 상기 발광층 상에 배치되고, 상기 복수 개의 발광영역들에 중첩하는 제2 전극을 포함할 수 있다. 상기 제2 전극은 상기 전압라인에 전기적으로 연결될 수 있다.
상기 제1 감지전극은 제1 방향으로 연장되고, 상기 제2 감지전극은 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 전압라인은 상기 제1 방향으로 연장된 제1 그룹의 전압라인들 및 상기 제2 방향으로 연장된 제2 그룹의 전압라인들 중 적어도 하나를 포함할 수 있다.
상기 전압라인은 경사진 측면을 포함하고, 상기 절연층에는 상기 전압라인의 일부분을 노출하는 제1 개구부가 정의되고, 상기 화소정의막에는 상기 제1 개구부에 대응하는 제2 개구부가 정의되고, 상기 제1 개구부 내에서, 상기 제2 전극은 상기 상기 전압라인의 상기 경사진 측면에 접촉할 수 있다.
상술한 바에 따르면, 감지전극과 발광소자의 제2 전극 사이에 형성된 기생 커패시턴스를 통과하는 전류패스가 제거될 수 있다. 발광소자의 제2 전극에 전압라인이 연결됨으로써 전압라인으로 전류패스가 형성되기 때문이다. 발광소자의 제2 전극과 전압라인이 연결됨으로써 전압강하가 감소될 수 있다.
발광소자의 제2 전극이 제1 감지전극과 제2 감지전극에 대응하는 2개의 부분으로 구분됨으로써 감지전극과 발광소자의 제2 전극 사이에 형성된 기생 커패시턴스를 통과하는 전류패스의 임피던스가 증가된다. 전류패스는 감지전극과 발광소자의 제2 전극 사이에 형성된 기생 커패시턴스를 통과하지 못하고, 발광소자의 제2 전극의 부분들에 연결된 전압라인을 통과한다.
상기 기생 커패시턴스를 통과하는 전류패스가 제거됨으로써 제1 감지전극과 제2 감지전극 사이에 정의된 상호 정전용량(Cm)에 노이즈가 발생하지 않는다. 그에 따라 센싱 감도가 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 4b는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 4c는 본 발명의 일 실시예에 따른 제2 전극의 평면도이다.
도 5a는 본 발명의 일 실시예에 따른 입력센서의 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 입력센서의 평면도이다.
도 5c는 본 발명의 일 실시예에 따른 입력센서의 부분 평면도이다.
도 5d는 도 5c의 I-I'에 대응하는 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 입력센서의 동작 상태를 도시한 단면도
도 6b는 본 발명의 일 실시예에 따른 입력센서의 등가회로도이다.
도 7a는 본 발명의 일 실시예에 따른 제2 전극의 평면도이다.
도 7b는 도 7a의 일부분을 확대한 평면도이다.
도 7c는 교차영역을 확대한 평면도이다.
도 7d는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 입력센서의 동작 상태를 도시한 단면도이다.
도 8b는 본 발명의 일 실시예에 따른 입력센서의 등가회로도이다.
도 9는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 10a는 본 발명의 일 실시예에 따른 입력센서의 평면도이다.
도 10b는 도 10a에 도시된 센싱유닛의 확대된 평면도이다.
도 10c는 도 10b에 도시된 센싱유닛에 대응하는 제2 전극의 확대된 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 개의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안 된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치(DD)의 사시도이다. 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다.
도 1에 도시된 것과 같이, 표시면(DD-IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 본 실시예에서 정사각형상의 표시면(DD-IS)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 표시면(DD-IS)은 제1 방향축(DR1)에 따른 너비가 상대적으로 더 크거나, 제2 방향축(DR2)에 따른 너비가 상대적으로 더 클 수도 있다.
표시면(DD-IS)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향축(DR3)이 지시한다. 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)을 기준으로 구분된다. 그러나, 제1 내지 제3 방향축들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
도 1에 도시된 것과 같이, 표시면(DD-IS)은 이미지(IM)가 표시되는 표시영역(DD-DA) 및 표시영역(DD-DA)에 인접한 비표시영역(DD-NDA)을 포함한다. 비표시영역(DD-NDA)은 이미지가 표시되지 않는 영역이다. 도 1에는 이미지(IM)의 일 예로 아이콘 이미지들을 도시하였다. 일 예로써, 표시영역(DD-DA)은 사각형상일 수 있다. 비표시영역(DD-NDA)은 표시영역(DD-DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시영역(DD-DA)의 형상과 비표시영역(DD-NDA)의 형상은 상대적으로 디자인될 수 있다.
도 1에 도시된 것과 같이, 표시장치(DD)는 리지드 타입일 수 있다. 그러나, 이에 제한되지 않고, 표시장치(DD)는 동작 형태에 따라 정의되는 복수 개의 영역들을 포함할 수 있다. 표시장치(DD)는 폴딩축에 기초하여(on the basis of) 폴딩되는 폴딩영역, 및 폴딩되지 않는 비-폴딩영역을 포함할 수 있다.
본 실시예에서 테블릿에 적용된 표시장치(DD)를 도시하였으나 이에 제한되지 않는다. 본 발명의 일 실시예에서 표시장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 핸드폰, 게임기, 스마트 와치 등과 같은 소형 전자장치 등에 적용될 수 있다.
도 2a 및 도 2b는 표시장치(DD)의 제1 방향축(DR1)과 제3 방향축(DR3)이 정의하는 단면을 도시하였다. 도 2a 및 도 2b에서, 표시장치를 구성하는 기능성 패널 및/또는 기능성 유닛들은 그들의 적층관계를 설명하기 위해 단순하게 도시되었다.
본 발명의 일 실시예에 따른 표시장치(DD)는 표시패널, 입력센서, 반사방지유닛, 및 윈도우를 포함할 수 있다. 표시패널, 입력센서, 반사방지유닛, 및 윈도우 중 적어도 일부의 구성들은 연속공정에 의해 형성되거나, 적어도 일부의 구성들은 접착부재를 통해 서로 결합될 수 있다. 도 2a에는 접착부재로써 감압접착필름(PSA, Pressure Sensitive Adhesive film)이 예시적으로 도시되었다. 이하에서 설명되는 접착부재는 통상의 접착제 또는 점착제를 포함할 수 있고 특별히 제한되지 않는다. 본 발명의 일 실시예에서 반사방지유닛은 다른 구성으로 대체되거나 생략될 수 있다.
도 2a 및 2b에 있어서, 입력센서, 반사방지유닛, 및 윈도우 중 다른 구성과 연속공정을 통해 형성된 해당 구성은 "층"으로 표현된다. 입력센서, 반사방지유닛, 및 윈도우 중 다른 구성과 접착부재를 통해 결합된 구성은 "패널"로 표현된다. 패널은 베이스면을 제공하는 베이스층, 예컨대 합성수지 필름, 복합재료 필름, 유리 기판 등을 포함하지만, "층"은 상기 베이스층이 생략될 수 있다. 다시 말해, "층"으로 표현되는 상기 유닛들은 다른 유닛이 제공하는 베이스면 상에 배치된다.
입력센서, 반사방지유닛, 및 윈도우는 베이스층의 유/무에 따라 입력감지패널, 반사방지패널, 윈도우패널 또는 입력감지층, 반사방지층, 윈도우층으로 지칭될 수 있다.
도 2a에 도시된 것과 같이, 표시장치(DD)는 표시패널(DP), 입력감지층(ISL), 반사방지패널(RPP), 및 윈도우패널(WP)을 포함할 수 있다. 입력감지층(ISL)은 표시패널(DP)에 직접 배치된다. 본 명세서에서 "B1의 구성이 A1의 구성 상에 직접 배치된다"는 것은 A1의 구성과 B1의 구성 사이에 접착부재가 배치되지 않는 것을 의미한다. B1 구성은 A1 구성이 형성된 이후에 A1 구성이 제공하는 베이스면 상에 연속공정을 통해 형성된다.
표시패널(DP)과 표시패널(DP) 상에 직접 배치된 입력감지층(ISL)을 포함하여 표시모듈(DM)로 정의될 수 있다. 표시모듈(DM)과 반사방지패널(RPP) 사이와 반사방지패널(RPP)과 윈도우패널(WP) 사이 각각에 감압접착필름(PSA)이 배치된다.
표시패널(DP)은 이미지를 생성하고, 입력감지층(ISL)은 외부입력(예컨대, 터치 이벤트)의 좌표정보를 획득한다. 본 발명의 일 실시예에 따른 표시패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시패널(DP)은 유기발광 표시패널 또는 무기 발광 표시패널일 수 있다. 유기발광 표시패널의 발광층은 유기발광물질을 포함할 수 있다. 무기 발광 표시패널의 발광층은 마이크로 LED, 나노 LED, 퀀텀닷, 또는 퀀텀로드 등을 포함할 수 있다. 이하, 표시패널(DP)은 유기발광 표시패널로 설명된다.
반사방지패널(RPP)은 윈도우패널(WP)의 상측으로부터 입사되는 자연광(또는 태양광)의 반사율을 감소시킨다. 본 발명의 일 실시예에 따른 반사방지패널(RPP)은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다. 위상지연자(retarder) 및 편광자(polarizer) 자체 또는 보호필름이 반사방지패널(RPP)의 베이스층으로 정의될 수 있다.
본 발명의 일 실시예에 따른 반사방지패널(RPP)은 컬러필터들을 포함할 수 있다. 컬러필터들은 소정의 배열을 갖는다. 표시패널(DP)에 포함된 화소들의 발광컬러들을 고려하여 컬러필터들의 배열이 결정될 수 있다. 반사방지패널(RPP)은 컬러필터들에 인접한 블랙매트릭스를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 윈도우패널(WP)은 베이스층(WP-BS) 및 차광 패턴(WP-BZ)을 포함한다. 베이스층(WP-BS)는 유리 기판 및/또는 합성수지 필름 등을 포함할 수 있다. 베이스층(WP-BS)은 단층으로 제한되지 않는다. 베이스층(WP-BS)은 접착부재로 결합된 2 이상의 필름들을 포함할 수 있다.
차광 패턴(WP-BZ)은 베이스층(WP-BS)에 부분적으로 중첩한다. 차광 패턴(WP-BZ)은 베이스층(WP-BS)의 배면에 배치되어 표시장치(DD)의 베젤영역 즉, 비표시영역(DD-NDA, 도 1 참조)을 정의할 수 있다.
차광 패턴(WP-BZ)은 유색의 유기막으로써 예컨대, 코팅 방식으로 형성될 수 있다. 별도로 도시하지는 않았으나, 윈도우패널(WP)은 베이스층(WP-BS)의 전면에 배치된 기능성 코팅층을 더 포함할 수 있다. 기능성 코팅층은 지문 방지층, 반사 방지층, 및 하드 코팅층 등을 포함할 수 있다.
도 2b에 도시된 것과 같이, 표시장치(DD)는 표시패널(DP), 입력감지층(ISL), 반사방지층(RPL), 및 윈도우층(WL)을 포함할 수 있다. 표시장치(DD)로부터 접착부재들이 생략되고, 표시패널(DP)에 제공하는 베이스면 상에 입력감지층(ISL), 반사방지층(RPL), 및 윈도우층(WL)이 연속공정으로 형성될 수 있다. 이때, 반사방지층(RPL)은 컬러필터들을 포함할 수 있다. 반사방지층(RPL)은 컬러필터들에 인접한 블랙매트릭스를 더 포함할 수 있다.
윈도우층(WL)은 반사방지층(RPL)을 커버하는 보호층을 포합할 수 있다. 윈도우층(WL)은 합성수지층과 차광 패턴을 포함할 수 있다. 도 2b의 표시장치(DD)에 있어서, 윈도우층(WL)은 윈도우패널(WP)로 대체될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시패널(DP)의 단면도이다. 도 4a는 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다. 도 4b는 본 발명의 일 실시예에 따른 표시패널(DP)의 단면도이다. 도 4b는 본 발명의 일 실시예에 따른 제2 전극(CE)의 평면도이다.
도 3에 도시된 것과 같이, 표시패널(DP)은 베이스층(110), 베이스층(110) 상에 배치된 회로 소자층(120), 표시 소자층(130), 및 봉지층(140)을 포함한다.
베이스층(110)은 합성수지 필름을 포함할 수 있다. 표시패널(DP)의 제조시에 이용되는 작업기판 상에 합성수지층을 형성한다. 이후 합성수지층 상에 도전층 및 절연층 등을 형성한다. 작업기판이 제거되면 합성수지층은 베이스층(110)에 대응한다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 그밖에 베이스층(110)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로 소자층(120)은 적어도 하나의 절연층과 회로 소자를 포함한다. 회로 소자는 신호라인, 화소의 구동회로 등을 포함한다. 코팅, 증착 등에 의한 절연층, 반도체층 및 도전층 형성공정과 포토리소그래피 공정에 의한 절연층, 반도체층 및 도전층의 패터닝 공정을 통해 회로 소자층(120)이 형성될 수 있다.
표시 소자층(130)은 발광소자를 포함한다. 표시 소자층(130)은 발광소자로써 유기발광 다이오드들을 포함할 수 있다. 표시 소자층(130)은 화소정의막과 같은 유기막을 포함할 수 있다.
봉지층(140)은 적어도 표시 소자층(130)을 밀봉한다. 봉지층(140)의 하측 또는 상측에 또 다른 기능성 박막이 더 배치될 수 있다. 박막 봉지층은 적어도 하나의 무기막(이하, 봉지 무기막)을 포함할 수 있다. 본 발명의 일 실시예에 따른 박막 봉지층은 적어도 하나의 유기막(이하, 봉지 유기막) 및 적어도 하나의 봉지 무기막을 포함할 수 있다. 봉지 무기막은 수분/산소로부터 표시 소자층(130)을 보호하고, 봉지 유기막은 먼지 입자와 같은 이물질로부터 표시 소자층(130)을 보호한다.
도 4a에 도시된 것과 같이, 표시패널(DP)은 구동회로(GDC), 복수 개의 신호라인들(SGL, 이하 신호라인들), 및 복수 개의 화소들(PX, 이하 화소들)을 포함할 수 있다.
구동회로(GDC)는 주사 구동회로를 포함할 수 있다. 주사 구동회로는 복수 개의 주사 신호들(이하, 주사 신호들)을 생성하고, 주사 신호들을 후술하는 복수 개의 주사 라인들(GL, 이하 주사 라인들)에 순차적으로 출력한다.　주사 구동회로는 화소들(PX)의 구동회로에 또 다른 제어 신호를 더 출력할 수 있다.
주사 구동회로는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 트랜지스터들을 포함할 수 있다.
신호라인들(SGL)은 주사 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 주사 라인들(GL) 각각은 화소들(PX) 중 대응하는 화소(PX)에 연결되고, 데이터 라인들(DL) 각각은 화소들(PX) 중 대응하는 화소(PX)에 연결된다. 전원 라인(PL)은 화소들(PX)에 연결된다. 전원 라인(PL)은 화소들(PX)에 제1 전원전압(ELVDD)을 제공한다. 제어신호 라인(CSL)은 주사 구동회로(GDC)에 제어신호들을 제공할 수 있다.
표시영역(DP-DA)은 화소들(PX)이 배치된 영역으로 정의될 수 있다. 화소들(PX) 각각은 발광소자(OLED)와 그에 연결된 화소 구동회로를 포함한다. 화소 구동회로는 예컨대, 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 커패시터(Cst)를 포함할 수 있다. 화소 구동회로는 스위칭 트랜지스터와 구동 트랜지스터를 포함하면 충분하지만, 도 4a에 도시된 실시예에 제한되지 않는다.
도 4b에는 도 4a의 화소(PX)에 대응하는 표시패널(DP)의 단면이 도시되었다. 별도로 도시하지 않았으나, 도 4a의 화소들(PX)마다 발광영역(PXA)이 배치된다. 비발광영역(NPXA)은 발광영역들(PXA) 주변에 배치되고, 발광영역들(PXA)의 경계를 설정한다. 도 4b에는 화소(PX)의 구성요소 중 일부인 발광소자(OLED) 및 그에 연결된 제2 트랜지스터(TR2)가 도시되었다.
베이스층(110) 상에 배리어층(10br)이 배치될 수 있다. 배리어층(10br)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(10br)은 적어도 하나의 무기층을 포함할 수 있다. 배리어층(10br)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
배리어층(10br) 상에 차폐전극(BMLa)이 배치될 수 있다. 차폐전극(BMLa)은 금속을 포함할 수 있다. 차폐전극(BMLa)은 내열성이 좋은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 또는 티타늄을 함유하는 합금을 포함할 수 있다. 차폐전극(BMLa)은 바이어스 전압을 수신할 수 있다.
차폐전극(BMLa)은 분극현상으로 인한 전기적 포텐셜이 제2 트랜지스터(TR2)에 영향을 미치는 것을 차단할 수 있다. 차폐전극(BMLa)은 외부 광이 제2 트랜지스터(TR2)에 도달하는 것을 차단할 수 있다. 본 발명의 일 실시예에서 차폐전극(BMLa)은 다른 전극 또는 배선과 고립된(isolated) 형태의 플로팅 전극일 수도 있다.
배리어층(10br) 상에 버퍼층(10bf)이 배치될 수 있다. 버퍼층(10bf)은 베이스층(110)으로부터 금속 원자들이나 불순물들이 상측의 반도체 패턴(SC1)으로 확산되는 현상을 방지할 수 있다. 버퍼층(10bf)은 적어도 하나의 무기층을 포함할 수 있다. 버퍼층(10bf)은 실리콘옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다.
버퍼층(10bf) 상에 반도체 패턴(SC1)이 배치될 수 있다. 반도체 패턴(SC1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 반도체 패턴(SC1)은 저온 폴리 실리콘을 포함할 수 있다. 본 실시예에서 제2 트랜지스터(TR2)는 실리콘 트랜지스터로 설명되나, 금속 산화물 트랜지스터일 수도 있다.
반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결전극 또는 연결 신호라인일 수 있다.
제2 트랜지스터(TR2)의 소스 영역(SE, 또는 소스), 액티브 영역(AC, 또는 채널), 및 드레인 영역(DE, 또는 드레인)은 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SE) 및 드레인 영역(DE)은 단면 상에서 액티브 영역(AC)로부터 서로 반대 방향으로 연장될 수 있다.
제1 절연층(10)은 버퍼층(10bf) 상에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들(PX, 도 4a 참조)에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층을 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(120)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 트랜지스터(TR2)의 게이트(GT)는 제1 절연층(10) 상에 배치된다. 게이트(GT)는 금속 패턴의 일부분일 수 있다. 게이트(GT)는 액티브 영역(AC)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(GT)는 마스크로 기능할 수 있다. 게이트(GT)는 티타늄(Ti), 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
스토리지 커패시터(Cst)의 제1 전극(ST10)은 제1 절연층(10) 상에 배치될 수 있다. 제1 전극(ST10)은 게이트(GT)와 동일한 공정을 통해서 형성될 수 있다.
제2 절연층(20)은 제1 절연층(10) 상에 배치되며, 게이트(GT)와 제1 전극(ST10)을 커버할 수 있다. 제2 절연층(20) 상에 제2 전극(ST20)이 배치될 수 있다. 제3 절연층(30)은 제2 전극(ST20)을 커버하면 제2 절연층(20) 상에 배치될 수 있다.
제1 연결전극(CNE1)은 제3 절연층(30) 상에 배치될 수 있다. 제1 연결전극(CNE1)은 제1 내지 제3 절연층들(10, 20, 30)을 관통하는 컨택홀을 통해 제2 트랜지스터(TR2)의 드레인 영역(DE)에 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 상에 배치될 수 있다. 제2 연결전극(CNE2)은 제4 절연층(40) 상에 배치될 수 있다. 제2 연결전극(CNE2)은 제4 절연층(40)을 관통하는 컨택홀을 통해 제1 연결전극(CNE1)에 접속될 수 있다.
제2 연결전극(CNE2)과 동일한 층 상에 제2 연결전극(CNE2)과 동일한 공정에 의해 형성된 신호라인이 배치될 수 있다. 즉, 전압라인(VL) 및 데이터 라인(DL)이 제4 절연층(40) 상에 배치될 수 있다. 데이터 라인(DL)은 도 4a에 도시된 것과 같이, 제1 트랜지스터(TR1)에 데이터 신호를 제공한다.
도 4b에서 데이터 라인(DL)과 제1 트랜지스터(TR1)의 연결관계는 미-도시되었다. 제1 트랜지스터(TR1)는 도 4b에 도시된 제2 트랜지스터(TR2)와 동일한 적층 구조를 갖거나, 다른 적층 구조를 가질 수 있다. 도 4a에 도시된 제1 트랜지스터(TR1)는 반도체 패턴(SC1)과 다른 층 상에 배치된 산화물 반도체 패턴을 포함할 수 있다.
제5 절연층(50)은 제4 절연층(40) 상에 배치되며, 제2 연결전극(CNE2), 전압라인(VL), 및 데이터 라인(DL)을 커버할 수 있다. 제1 절연층(10) 내지 제5 절연층(50)의 적층 구조는 예시적인 것일 뿐이며, 제1 절연층(10) 내지 제5 절연층(50) 이외에 추가적인 도전층과 절연층이 더 배치될 수도 있다.
제4 절연층(40) 및 제5 절연층(50) 각각은 유기층일 수 있다. 예를 들어, 유기층은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
발광소자(OLED)는 제1 전극(AE, 또는 애노드), 제1 전극(AE) 상에 배치된 발광층(EL), 및 발광층(EL) 상에 배치된 제2 전극(CE, 또는 캐소드)을 포함할 수 있다. 제1 전극(AE)은 제5 절연층(50) 상에 배치될 수 있다. 제1 전극(AE)은 (반)투광성 전극 또는 반사 전극일 수 있다. 제1 전극(AE)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 구리(Cu), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 포함할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3), 및 알루미늄 도핑된 아연 산화물(AZO)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 제1 전극(AE)은 ITO/Ag/ITO의 적층 구조물을 포함할 수 있다.
화소정의막(PDL)은 제5 절연층(50) 상에 배치될 수 있다. 일 실시예에 따르면, 화소정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소정의막(PDL)은 차광 특성을 갖는 차광패턴에 해당할 수 있다.
화소정의막(PDL)은 제1 전극(AE)의 일부분을 커버할 수 있다. 예를 들어, 화소정의막(PDL)에는 제1 전극(AE)의 일부분을 노출시키는 개구부(PDL-OP)가 정의될 수 있다. 화소정의막(PDL)의 개구부(PDL-OP)는 발광영역(PXA)을 정의할 수 있다. 화소정의막(PDL)은 제1 전극(AE)의 엣지와 제2 전극(CE) 사이의 거리를 증가시킬 수 있다. 따라서, 화소정의막(PDL)에 의해 제1 전극(AE)의 엣지에서 아크가 발생하는 것을 방지하는 역할을 할 수 있다.
발광층(EL)은 발광소자(OLED)의 발광 컬러에 따라 다른 물질이 선택될 수 있다. 제1 전극(AE)과 발광층(EL)은 도 4a에 도시된 화소들(PX)마다 배치될 수 있다. 즉, 화소들(PX)에 대응하는 발광영역들(PXA)마다 제1 전극(AE)과 발광층(EL)이 배치된다.
제2 전극(CE)은 발광영역들(PXA)과 비발광영역(NPXA)에 중첩하여 배치된다. 제2 전극(CE)은 제2 전원전압(ELVSS, 도 4a 참조)을 수신할 수 있다. 제2 전원전압(ELVSS)은 제1 전원전압(ELVDD, 도 4a 참조)보다 낮은 레벨의 바이어스 전압일 수 있다.
제2 전극(CE)은 일함수가 낮은 금속을 포함할 수 있다. 제2 전극(CE)은 투명 또는 반투명 도전층을 포함할 수 있다. 제2 전극(CE)은 공 증착에 의해 형성될 수 있고, 은(Ag), 마그네슘(Mg), 또는 이들의 혼합물을 포함할 수 있다. 2 전극(CE)은 스퍼터링에 의해 형성될 수 있고, 마그네슘(Mg), 납(Pd), 구리(Cu), 또는 이들의 혼합물을 포함할 수 있다.
도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다.
비발광영역(NPXA) 내에서 제2 전극(CE)은 화소정의막(PDL)과 제5 절연층(50)을 관통하는 컨택홀(TH-V)을 통해서 전압라인(VL)에 연결될 수 있다. 전압라인(VL)은 제2 전원전압(ELVSS)을 수신할 수 있다. 제2 전극(CE)과 전압라인(VL)의 전기적 연결관계는 이에 제한되지 않는다.
봉지층(140)은 표시 소자층(130) 상에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 무기층(141), 유기층(142), 및 무기층(143)을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다. 무기층들(141, 143)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(142)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
도 4c를 참조하면, 비표시영역(DP-NDA)에 전압 공급 라인(VL-S)이 배치된다. 전압 공급 라인(VL-S)은 표시패널(DP)의 외부로부터 제2 전원전압(ELVSS, 도 4a 참조)을 수신한다. 제2 전극(CE)은 표시영역(DP-DA)에 전면적으로 중첩할 수 있다. 제2 전극(CE)의 일부분은 비표시영역(DP-NDA)에 배치될 수 있다. 제2 전극(CE)은 비표시영역(DP-NDA) 내에서 전압 공급 라인(VL-S)에 직접 또는 간접적으로 연결되고, 제2 전원전압(ELVSS)을 수신한다.
전압라인(VL)은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 나열된 복수 개의 제1 그룹의 전압라인들(VL-1) 및 제2 방향(DR2)으로 연장되고 제1 방향(DR1)으로 나열된 복수 개의 제2 그룹의 전압라인들(VL-2)을 포함할 수 있다. 복수 개의 제1 그룹의 전압라인들(VL-1)과 복수 개의 제2 그룹의 전압라인들(VL-2) 중 어느 하나는 생략될 수 있다. 복수 개의 제1 그룹의 전압라인들(VL-1)과 복수 개의 제2 그룹의 전압라인들(VL-2)은 일체의 형상을 가질 수 있고, 서로 다른 층 상에 배치될 수 도 있다. 복수 개의 제1 그룹의 전압라인들(VL-1)과 복수 개의 제2 그룹의 전압라인들(VL-2)은 전압 공급 라인(VL-S)에 연결되어 제2 전원전압(ELVSS)을 제공한다.
복수 개의 제1 그룹의 전압라인들(VL-1)과 복수 개의 제2 그룹의 전압라인들(VL-2)은 컨택홀(TH-V)을 통해서 제2 전극(CE)에 연결될 수 있다. 복수 개의 제1 그룹의 전압라인들(VL-1)과 복수 개의 제2 그룹의 전압라인들(VL-2)은 제2 전극(CE)에 제2 전원전압(ELVSS)을 제공한다.
전압라인(VL)은 제2 전극(CE)보다 작은 면저항을 가질 수 있다. 전압라인(VL)은 면저항이 1Ω/□ 이하, 좀더 구체적으로 0.1 Ω/□ 이하일 수 있고, 제2 전극(CE)의 면저항은 약 10Ω/□ 내지 14Ω/□일 수 있다. 전압라인(VL)이 접속된 제2 전극(CE)의 합성 면저항은 1Ω/□ 내지 2Ω/□ 일 수 있다.
면저항이 낮은 전압라인(VL)을 통해 제2 전극(CE)의 내측의 복수의 지점들에 제2 전원전압(ELVSS)이 제공되므로, 제2 전극(CE)의 외측에서 내측 방향으로 발생하는 전압강하를 감소시킬 수 있다. 이러한 효과는 핸드폰과 같은 소형 표시장치보다 12인치 이상의 중형 표시장치에서 크게 발생할 수 있다. 제2 전극(CE)의 면적이 클수록 전압 강하가 더 많이 발생하기 때문이다.
도 5a는 본 발명의 일 실시예에 따른 입력센서(ISL)의 단면도이다. 도 5b는 본 발명의 일 실시예에 따른 입력센서(ISL)의 평면도이다. 도 5c는 본 발명의 일 실시예에 따른 입력센서(ISL)의 부분 평면도이다. 도 5d는 도 5c의 I-I'에 대응하는 단면도이다.
도 5a에 도시된 것과 같이, 입력센서(ISL)는 제1 절연층(IS-IL1), 제1 도전 패턴층(IS-CL1), 제2 절연층(IS-IL2), 제2 도전 패턴층(IS-CL2), 및 제3 절연층(IS-IL3)을 포함할 수 있다. 제1 절연층(IS-IL1) 및 제2 절연층(IS-IL2) 각각은 적어도 하나의 무기층을 포함할 수 있다. 제1 절연층(IS-IL1)은 박막 봉지층(TFE) 상에 직접 배치될 수 있다. 본 발명의 일 실시예에서 제1 절연층(IS-IL1) 및/또는 제3 절연층(IS-IL3)은 생략될 수 있다.
제1 절연층(IS-IL1) 및 제2 절연층(IS-IL2) 각각은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드, 지르코늄옥사이드, 알루미늄 옥사이드, 티타늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 제3 절연층(IS-IL3)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 일 실시예에서 제3 절연층(IS-IL3)은 유기층으로 제한되지 않고, 제3 절연층(IS-IL3)은 무기층을 포함하거나, 접착층일 수도 있다.
제1 도전 패턴층(IS-CL1) 및 제2 도전 패턴층(IS-CL2) 각각은 복수 개의 도전 패턴들을 포함할 수 있다. 상기 도전패턴들은 단층구조를 갖거나, 제3 방향축(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전패턴은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전패턴은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 제1 도전 패턴층(IS-CL1) 및 제2 도전 패턴층(IS-CL2) 각각은 복수 개의 도전패턴들을 포함한다.
도 5b에 도시된 것과 같이, 입력센서(ISL)는 감지전극과 이에 연결된 신호라인을 포함한다. 본 실시예에서 감지전극은 서로 절연 교차하는 제1 감지전극들(E1-1 내지 E1-5) 및 제2 감지전극들(E2-1 내지 E2-4)을 포함할 수 있다. 제1 감지전극들(E1-1 내지 E1-5) 및 제2 감지전극들(E2-1 내지 E2-4)은 표시영역(DP-DA) 내에 배치된다.
신호라인은 제1 감지전극들(E1-1 내지 E1-5)에 연결된 제1 신호라인들(SL1) 및 제2 감지전극들(E2-1 내지 E2-4)에 연결된 제2 신호라인들(SL2)을 포함한다. 제1 신호라인들(SL1)과 제2 신호라인들(SL2)은 비표시영역(DP-NDA)에 중첩한다. 제1 신호라인들(SL1)과 제2 신호라인들(SL2) 중 어느 하나는 외부 회로로부터 외부 입력을 감지하기 위한 송신신호를 대응하는 전극들에 전달하고, 다른 하나는 제1 감지전극들(E1-1 내지 E1-5)과 제2 감지전극들(E2-1 내지 E2-4) 사이의 정전용량 변화를 수신신호로써 입력센서(ISL)의 감지회로에 전달한다.
표시영역(DP-DA)의 일측에 배치된 제1 신호라인들(SL1)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 제1 신호라인들(SL1)중 대응하는 제1 전극의 일측에 연결된 제1 신호라인들과 제1 신호라인들(SL1) 중 대응하는 제1 전극의 타측에 연결된 제1 신호라인들은 표시영역(DP-DA)을 사이에 두고 배치될 수도 있다. 제1 신호라인들(SL1)을 표시영역(DP-DA)의 양쪽으로 분산시켜 배치시킴으로써 비표시영역(DP-NDA)의 면적을 감소시킬 수 있다. 본 실시예에서 제1 감지전극들(E1-1 내지 E1-5)의 일단에만 제1 신호라인(SL1)이 연결된 것으로 도시하였으나, 이에 제한되지 않는다. 본 발명의 일 실시예에서 제1 감지전극들(E1-1 내지 E1-5)의 양단 각각에 신호라인이 연결될 수도 있다.
제1 신호라인들(SL1)과 제2 신호라인들(SL2) 각각은 서로 다른 층 상에 배치된 제1 층의 라인과 제2 층의 라인을 포함할 수 있다. 제1 층의 라인은 도 5a의 제1 도전 패턴층(IS-CL1)으로부터 형성되고, 제2 층의 라인은 제2 도전 패턴층(IS-CL2)으로부터 형성될 수 있다. 도 5a에는 제1 층의 라인과 제2 층의 라인을 연결하는 컨택홀(TH-O)이 예시적으로 도시되었다. 컨택홀(TH-O)은 제2 절연층(IS-IL2, 도 5a 참조)을 관통할 수 있다. 일 실시예에서 제1 신호라인들(SL1)과 제2 신호라인들(SL2) 각각은 제1 층의 라인 또는 제2 층의 라인만을 포함할 수도 있다.
제1 감지전극들(E1-1 내지 E1-5) 및 제2 감지전극들(E2-1 내지 E2-4) 각각은 복수 개의 개구부들이 정의된 메쉬 형상을 가질 수 있다. 복수 개의 개구부들은 표시패널(DP)의 발광영역(PXA, 도 4b 참조)에 대응하게 정의된다. 제2 감지전극들(E2-1 내지 E2-4)은 제1 감지전극들(E1-1 내지 E1-5)과 절연 교차한다. 제1 감지전극들(E1-1 내지 E1-5) 및 제2 감지전극들(E2-1 내지 E2-4) 중 어느 하나는 일체의 형상을 가질 수 있다. 본 실시예에서 일체의 형상을 갖는 제1 감지전극들(E1-1 내지 E1-5)이 예시적으로 되었다. 제1 감지전극들(E1-1 내지 E1-5)은 제1 감지부분들(SP1)과 제1 중간부분들(CP1)을 포함할 수 있다. 제1 중간부분들(CP1)은 1 감지부분들(SP1) 대비 상대적으로 면적인 작은 영역에 해당한다.
제2 감지전극들(E2-1 내지 E2-4) 각각은 제2 감지부분들(SP2)과 제2 중간부분들(CP2)을 포함할 수 있다. 제2 감지부분들(SP2)은 서로 이격되어 감지패턴들(SP2)으로 정의될 수 있다.
다른 층 상에 배치된 제2 중간부분들(CP2) 각각은 이격된 감지패턴들을 연결하는 브릿지 패턴(CP2)으로 정의될 수 있다. 인접하는 2개의 감지패턴들(SP2)은 2개의 브릿지 패턴들(CP2)로 연결될 수 있으나, 브릿지 패턴들의 개수는 제한되지 않는다. 제2 중간부분들(CP2)은 도 5a에 도시된 제1 도전 패턴층(IS-CL1)을 패터닝하여 형성하고, 복수 개의 제1 감지전극들(E1-1 내지 E1-5) 및 감지패턴들(SP2)은 제2 도전 패턴층(IS-CL2)을 패터닝하여 형성할 수 있다.
도 5b에 도시된 것과 같이, 입력센서(ISL)는 복수 개의 감지유닛 영역들(SU)로 구분될 수 있다. 도 5b에는 3개의 감지유닛 영역들(SU)이 예시적으로 도시되었다. 복수 개의 감지유닛 영역들(SU) 각각은 실질적으로 동일한 면적을 갖는다. 복수 개의 감지유닛 영역들(SU) 각각은 제1 감지전극들(E1-1 내지 E1-5) 중 하나와 제2 감지전극들(E2-1 내지 E2-4) 중 하나의 교차영역을 포함한다.
도 5c 및 도 5d는 하나의 교차영역을 도시하였다. 제1 감지부분(SP1), 제1 중간부분(CP1), 및 제2 감지부분들(SP2)은 메쉬형상을 가질 수 있다1 감지부분(SP1), 제1 중간부분(CP1), 및 제2 감지부분들(SP2)은 도전라인들(MSL1, MSL2)을 포함할 수 있다. 도전라인들(MSL1, MSL2)은 제1 방향(DR1) 및 제2 방향(DR2)에 교차하는 방향으로 연장되고 서로 다른 방향으로 연장된다. 도전라인들(MSL1, MSL2)은 복수 개의 개구부들(OP-M)를 정의할 수 있다. 개구부(OP-M)의 내측에 발광영역(PXA)이 정의된다. 도전라인들(MSL1, MSL2)은 비발광영역(NPXA)에 중첩한다.
도 5c에 도시된 것과 같이, 제2 중간부분(CP2) 은 제1 감지부분들(SP1)에 중첩할 수 있다. 도 5d에 도시된 것과 같이, 제2 중간부분(CP2)은 제2 절연층(IS-IL2)을 관통하는 컨택홀들(TH-I)을 통해서 제2 감지부분들(SP2)을 연결할 수 있다.
도 6a는 본 발명의 일 실시예에 따른 입력센서(ISL)의 동작 상태를 도시한 단면도이다. 도 6b는 본 발명의 일 실시예에 따른 입력센서(ISL)의 등가회로도이다.
도 6a 및 도 6b는 도 5b에 도시된 하나의 감지유닛 영역(SU)을 중심으로 도시하였다. 도 6a에서 입력센서(ISL, 도 5b 참조)와 표시패널(DP, 도 4b 참조)의 구성은 간략히 도시되었다. 도 6a에 도시된 제1 감지전극(E1)과 제2 감지전극(E2)은 실질적으로 도 5b의 제1 감지부분(SP1)과 제2 감지부분(SP2)일 수 있다.
본 실시예에서 제1 감지전극(E1)을 통해 송신신호(DS, 또는 구동신호)가 인가되는 것으로 설명한다. 제1 감지전극(E1)과 제2 감지전극(E2) 사이에는 제1 감지전극(E1)과 제2 감지전극(E2)이 정전결합(capacitively coupled)됨에 따라 상호 정전용량(Cm)이 정의된다. 터치 이벤트에 의해 상호 정전용량(Cm)이 변화되고, 입력센서(ISL)의 감지회로는 제1 패스(PT1)를 통과한 수신신호(SS, 또는 감지신호)로부터 정전용량(Cm)의 변화량을 측정할 수 있다.
제1 감지전극(E1)과 제2 감지전극(E2)은 하측에 배치된 제2 전극(CE, 이하 공통전극)과 제1 기생용량(Cb1) 및 제2 기생용량(Cb2)을 형성한다. 표시영역(DP-DA)에 배치된 전압라인(VL)은 제1 감지전극(E1)과 제2 감지전극(E2) 중 적어도 어느 하나에 중첩한다. 제1 감지전극(E1)과 제2 감지전극(E2)에 각각 중첩하는 2개의 전압라인(VL)을 예시적으로 도시하였다.
도 6b에서 R1은 제1 감지전극(E1)의 등가 저항을 의미하고, R2는 제2 감지전극(E2)의 등가 저항을 의미하고, R3은 공통전극(CE)의 등가 저항을 의미한다. R4는 전압라인(VL)의 등가 저항을 의미한다.
송신신호(DS)는 제1 패스(PT1)뿐만 아니라, 제1 기생용량(Cb1)과 공통전극(CE)의 등가 저항에 의해 형성된 패스로 흐를 수 있다. 다만, 본 실시예에 따르면, 제2 기생용량(Cb2)을 통과하는 제3 패스(PT3) 대비 전압라인(VL)을 따르는 제2 패스(PT2)가 낮은 임피던스를 가질 수 있다. 도 4c를 참조하여 설명한 것과 같이, 전압라인(VL)은 낮은 면저항을 갖기 때문이다.
제3 패스(PT3)를 따르는 전류는 수신신호(SS)를 변화시키고, 이는 터치 이벤트가 발생한 것으로 해석되는 오류를 발생시킬 수 있다. 본 실시예에 따르면, 제2 패스(PT2)가 형성됨으로써 제3 패스(PT3)에 따른 전류 흐름을 억제할 수 있고, 이는 입력센서의 감도를 향상시킬 수 있다.
도 7a는 본 발명의 일 실시예에 따른 제2 전극(CE)의 평면도이다. 도 7b는 도 7a의 일부분을 확대한 평면도이다. 도 7c는 교차영역을 확대한 평면도이다. 도 7d는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다.
도 7a를 참조하면, 제2 전극(CE)은 제1 감지전극들(E1-1 내지 E1-5, 도 5b 참고)에 대응하는 제1 전극부분(CE1) 및 제1 전극부분(CE1)과 이격되고 제2 감지전극들(E2-1 내지 E2-4, 도 5b 참조)에 대응하는 제2 전극부분(CE2)을 포함할 수 있다. 제2 전극(CE)이 이격되어 배치된 제1 전극부분(CE1)과 제2 전극부분(CE2)을 포함하는 이유는 도 6b의 제3 패스(PT3)의 임피던스를 더 증가시키기 위함이고, 이에 대한 상세한 설명은 후술한다.
제1 전극부분(CE1)과 제2 전극부분(CE2) 각각은 복수 개로 제공될 수 있다. 제1 전극부분(CE1)과 제2 전극부분(CE2)은 모두 제2 전원전압(ELVSS, 도 4a 참조)을 수신한다. 제1 전극부분(CE1)과 제2 전극부분(CE2)은 도 4b에 도시된 것과 같이, 발광소자(OLED)의 제2 전극(CE)에 해당하기 때문이다. 제1 전극부분(CE1)과 제2 전극부분(CE2)은 동일한 전압을 수신하더라도 표시영역(DP-DA) 내에서 직접 연결되지 않는다.
도 7b를 참조하면, 제1 전극부분(CE1)은 제1 감지부분(SP1, 도 5b 참조)에 중첩하며, 제1 감지부분(SP1)의 외측 엣지가 정의하는 형상과 유사한 형상을 갖는다. 도 7b에는 도 5b의 마름모 형상의 제1 감지부분(SP1)에 대응하는 마름모 평상의 제1 전극부분(CE1)을 예시적으로 도시하였다. 제2 전극부분(CE2) 역시 제2 감지부분(SP2)에 중첩하며, 제2 감지부분(SP2, 도 5b 참조)의 외측 엣지가 정의하는 형상과 유사한 형상을 갖는다.
본 실시예에서 복수개의 제1 전극부분들(CE1)은 매트릭스 형태로 배열될 수 있다. 복수개의 제2 전극부분들(CE2)은 복수개의 제1 전극부분들(CE1)이 미-배치된 영역 내에서 매트릭스 형태로 배열될 수 있다. 하나의 제1 전극부분(CE1)은 제1 방향(DR1) 및 제2 방향(DR1)과 교차하는 교차방향 내에서 4개의 제2 전극부분들(CE2)로 에워싸일 수 있다.
본 발명의 일 실시예에서 제1 방향(DR1)에서 인접한 제1 전극부분들(CE1)은 서로 연결되고, 일체의 형상을 가질 수 있다. 제1 전극부분(CE1)은 제1 감지부분(SP1, 도 5b 참조)에 대응하는 부분과 제1 중간부분(CP1, 도 5b 참조)에 대응하는 부분을 포함할 수 있다.
전압라인(VL)은 제2 방향(DR2)으로 연장된 복수 개의 제1 그룹의 전압라인들(VL-10)과 복수 개의 제2 그룹의 전압라인들(VL-20)을 포함할 수 있다. 복수 개의 제1 그룹의 전압라인들(VL-10)과 복수 개의 제2 그룹의 전압라인들(VL-20)은 제1 방향(DR1)을 따라 교번하게 배치될 수 있다.
복수 개의 제1 그룹의 전압라인들(VL-10) 각각은 제1 전극부분(CE1) 및 제2 전극부분(CE2)에 중첩할 수 있다. 복수 개의 제2 그룹의 전압라인들(VL-20) 각각은 제1 전극부분(CE1) 및 제2 전극부분(CE2)에 중첩할 수 있다.
복수 개의 제1 그룹의 전압라인들(VL-10) 각각은 제1 전극부분(CE1)에 컨택홀(TH-V)을 통해 연결된다. 컨택홀(TH-V)의 단면 형상은 도 4b를 참조한다. 복수 개의 제1 그룹의 전압라인들(VL-10) 각각은 제2 방향(DR2)으로 나열된 복수 개의 제1 전극부분들(CE1)에 연결될 수 있다. 하나의 제1 그룹의 전압라인(VL-10)에 연결된 복수 개의 제1 전극부분들(CE1)은 제1 감지전극들(E1-1 내지 E1-5)에 각각 중첩한다.
복수 개의 제2 그룹의 전압라인들(VL-20) 각각은 제2 방향(DR2)으로 나열된 제2 전극부분(CE2)을 전기적으로 연결한다. 하나의 제2 그룹의 전압라인(VL-20)에 연결된 제2 부분들(CE2)은 제2 감지전극들(E2-1 내지 E2-4) 중 하나의 제2 감지전극에 중첩한다.
도 7c는 도 5c에 대응하는 교차영역을 확대 도시하였고, 다만, 도 5c 대비 제2 중간부분(CP2)은 미-도시되었다. 도 7c는 도 5c 대비 제1 전극부분(CE1)과 제2 전극부분(CE2)의 경계라인(BL)을 추가 도시하였다. 경계라인(BL)은 제1 전극부분(CE1)과 제2 전극부분(CE2)이 이격된 영역이다.
경계라인(BL)은 비발광영역(NPXA)에 중첩한다. 즉, 제1 전극부분(CE1)과 제2 전극부분(CE2)은 비발광영역(NPXA)에서 이격된다. 발광영역(PXA) 내에 제2 전극(CE)이 배치되어야 발광소자(OLED, 도 4c 참조)가 형성되기 때문이다.
본 실시예에서 제1 전극부분(CE1)은 제1 감지부분(SP1) 및 제1 중간부분(CP1)에 중첩한다. 다만, 이에 제한 되지 않고, 제1 중간부분(CP1)에 중첩하는 영역에서 하나의 제1 감지부분(SP1)에 대응하는 제1 전극부분(CE1)과 다른 하나의 제1 감지부분(SP1)에 대응하는 제1 전극부분(CE1)의 경계라인이 설정될 수도 있다.
제1 감지부분(SP1)과 제2 감지부분(SP2)의 경계영역 내에서 제1 전극부분(CE1)의 일부분은 제2 감지부분(SP2)에 중첩할 수도 있다. 제1 감지부분(SP1)과 제2 감지부분(SP2)의 경계영역에 배치된 발광영역(PXA-B, 이하, 경계 발광영역) 주변을 참조하면 확인 할 수 있다. 경계 발광영역(PXA-B) 상에 제1 전극부분(CE1)과 제2 전극부분(CE2)의 경계라인(BL)이 배치되는 것을 방지하기 위함이다. 동일한 이유에서 제1 감지부분(SP1)과 제2 감지부분(SP2)의 경계영역 내에서 제2 전극부분(CE2)의 일부분은 제1 감지부분(SP1)에 중첩할 수도 있다. 제1 감지부분(SP1)과 제2 감지부분(SP2) 사이에 더미부분(또는 더미패턴)이 배치되는 경우, 경계라인(BL)은 더미부분에 중첩할 수 있다.
경계라인(BL)은 도 4c에 도시된 일체형 제2 전극(CE)을 형성 한 후, 이를 패터닝하여 형성되거나, 후술하는 도 7d의 방식으로 형성될 수 있다. 도 7d를 참조하여 도 4b에 도시된 발광소자(OLED)와의 차이점을 중심으로 설명한다. 도 7d에서 베이스층(110)과 회로 소자층(120)은 미-도시되었다.
제1 전극(AE)와 발광층(EL) 사이에 정공 수송층(HTL)이 더 배치될 수 있다. 정공 수송층(HTL)은 발광층(EL) 및 화소정의막(PDL)에 중첩한다. 정공 수송층(HTL)은 도 7a에 도시된 표시영역(DP-DA)에 전면적으로 중첩할 수 있다.
발광층(EL)과 제2 전극(CE) 사이에 전자 수송층(ETL)이 배치될 수 있다. 전자 수송층(ETL)은 비발광영역(NPXA)에 전면적으로 중첩하지 않고, 비발광영역(NPXA) 내에서 일정한 영역에 미-배치될 수 있다. 실질적으로 전자 수송층(ETL)과 제2 전극(CE)은 평면상에서 볼 때, 동일한 형상을 가질 수 있다.
제2 전극(CE)은 구성하는 물질(예컨대 마그네슘)은 증착될 베이스층의 표면 상태에 따라 증착 여부가 결정될 수 있다. 마그네슘은 전자 수송층(ETL)에는 증착되지만 정공 수송층(HTL)에는 미-증착될 수 있다. 서로 다른 물질의 전자 수송층(ETL)과 정공 수송층(HTL)은 서로 다른 표면 성질을 갖기 때문에 마그네슘은 전자 수송층(ETL) 상에만 선택적으로 증착될 수 있다. 별도의 마스크 없이 전자 수송층(ETL)을 이용하여 제2 전극(CE)의 증착 형성을 결정할 수 있다. 제2 전극(CE)과 전자 수송층(ETL)이 미-배치된 영역이 경계라인(BL)에 해당한다.
도 8a는 본 발명의 일 실시예에 따른 입력센서(ISL)의 동작 상태를 도시한 단면도이다. 도 8b는 본 발명의 일 실시예에 따른 입력센서(ISL)의 등가회로도이다.
도 7a 내지 도 7d를 참조하여 설명한 것과 같이, 제2 전극(CE)이 제1 감지전극들(E1-1 내지 E1-5, 도 6b 참고)에 대응하는 제1 전극부분(CE1)과 제2 감지전극들(E2-1 내지 E2-4)에 대응하는 제2 전극부분(CE2)으로 구분됨에 따라 입력센서(ISL)의 등가회로는 변경될 수 있다.
도 8a 및 도 8b에 도시된 것과 같이, 제1 전극부분(CE1)과 제2 전극부분(CE2) 사이에 제3 기생용량(Ce12)이 추가된다. 제2 패스(PT20)는 도 6a 및 도 6b에 도시된 제2 패스(PT2)와 실질적으로 동일한 임피던스를 갖지만, 제3 패스(PT30)는 도 6a 및 도 6b에 도시된 제3 패스(PT3) 대비 더 큰 임피던스를 갖는다. 따라서 제3 패스(PT30)에 따른 전류 흐름은 더 감소될 수 있다. 도 8b에서 R3-1은 제1 전극부분(CE1)의 등가 저항을 의미하고, R3-2은 제2 전극부분(CE2)의 등가 저항을 의미한다. R4-1은 제1 그룹의 전압라인(VL-10)의 등가 저항을 의미하고, R4-2은 제2 그룹의 전압라인(VL-20)의 등가 저항을 의미한다.
도 9는 본 발명의 일 실시예에 따른 표시패널(DP)의 단면도이다. 도 9는 도 도 4b에 도시된 전압라인(VL)과 제2 전극(CE)의 연결구조와 다른 연결구조를 도시하였다. 도 9의 연결구조는 도 7b에 도시된 제1 그룹의 전압라인(VL-10)과 제1 전극부분(CE1)의 연결구조 및 제2 그룹의 전압라인(VL-20)과 제2 전극부분(CE2)의 연결구조에도 적용될 수 있다.
도 9에는 전압라인(VL, 도 4c 참조)을 대표하여 전압라인(VL)의 접속부분(VL-C)이 도시되었다. 접속부분(VL-C)은 다층구조를 가질 수 있다. 접속부분(VL-C)은 상대적으로 절연층에 대한 결합력이 큰 제1 층(CL1), 상대적으로 전기전도도가 큰 제2 층(CL2), 상대적으로 반사율이 작고, 내식성이 큰 제3 층(CL3)을 포함할 수 있다. 전압라인(VL)은 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 적층구조를 가질 수 있다.
전압라인(VL)의 전기전도율을 높이기 위해 전기전도도가 큰 제2 층(CL2)은 제1 층(CL1) 및 제3 층(CL3)보다 큰 두께를 가질 수 있다. 상술한 기능을 확보하기 위한 제1 층(CL1)과 제3 층(CL3)의 두께는 제한되지 않는다.
제2 층(CL2)은 제1 층(CL1) 및 제3 층(CL3) 대비 식각액에 대한 식각율이 다를 수 있다. 전압라인(VL)을 패터닝하는 공정에서 과식각된 제2 층(CL2)에는 경사면(IS)의 측면이 형성될 수 있다.
제5 절연층(50)에는 접속부분(VL-C)을 노출시키는 개구부(50-OPT)가 정의된다. 화소정의막(PDL)에는 제5 절연층(50)의 개구부(50-OPT)에 대응하는 개구부(PDL-OPT)가 정의된다.
증착공정을 통해 형성된 제2 전극(CE)은 제2 층(CL2)의 경사면(IS)에 접촉될 수 있다. 경사면(IS)은 제2 층(CL2)에 대한 제2 전극(CE)의 접촉면적을 증가시킬 수 있다.
한편, 제2 전극(CE)의 하측에는 유기층(HTL/ETL)이 배치될 수 있다. 유기층(HTL/ETL)은 정공 수송층(HTL)을 포함할 수 있고, 유기층(HTL/ETL)은 전자 수송층(ETL)을 더 포함할 수 있다. 유기층(HTL/ETL) 역시 증착공정을 통해 형성됨으로써 제2 층(CL2)의 경사면(IS)에 접촉될 수 있다.
증착공정에 의해 노출된 제3 층(CL3)의 상면으로 유기패턴(OP) 및 제1 도전패턴(CDP1)이 순차적으로 적층될 수 있다. 유기패턴(OP)은 유기층(HTL/ETL)과 동일한 물질을 포함할 수 있고, 제1 도전패턴(CDP1)은 제2 전극(CE)과 동일한 물질을 포함할 수 있다.
접속부분(VL-C)에는 더미전극(DCP)이 배치될 수 있다. 마스크를 사용하여 접속부분(VL-C)에 대응하는 영역에만 증착 공정이 추가 진행할 수 있다. 더미전극(DCP)은 제2 층(CL2)의 경사면(IS)과 제2 전극(CE)의 상면에 접촉할 수 있다. 더미전극(DCP)은 전압라인(VL)과 제2 전극(CE)의 컨택 저항을 감소시킬 수 있다. 더미전극(DCP)을 형성하는 증착공정에 의해 제1 도전패턴(CDP1) 상에 제2 도전패턴(CDP2)이 형성될 수 있다. 제2 도전패턴(CDP2)은 더미전극(DCP)과 동일한 물질을 포함할 수 있다.
더미전극(DCP)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3), 및 알루미늄 도핑된 아연 산화물(AZO)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 본 발명의 일 실시예에서 더미전극(DCP)은 생략될 수 있다.
도 10a는 본 발명의 일 실시예에 따른 입력센서(ISL)의 평면도이다. 도 10b는 도10a에 도시된 센싱유닛(SU)의 확대된 평면도이다. 도 10b는 도 10b에 도시된 센싱유닛(SU)에 대응하는 제2 전극(CE)의 확대된 평면도이다.
이하, 도 5a 내지 도 5d에 도시된 입력센서(ISL)와 차이점을 중심으로 본 실시예에 다른 입력센서(ISL)에 대해 설명한다. 도 10a에 도시된 입력센서(ISL)는 도 5a 내지 도 5d에 도시된 입력센서(ISL)와 아래의 구성이 다르게 도시되었다.
도 10a를 참조하면, 6개의 제1 감지전극들(E1-1 내지 E1-6)이 예시적으로 도시되었다. 제1 신호라인들(SL1) 중 제1 그룹(SL1-1)은 제1 감지전극들(E1-1 내지 E1-6) 중 일부의 제1 전극들의 일측에 각각 연결된다. 제1 신호라인들(SL1) 중 제2 그룹(SL1-2)은 제1 감지전극들(E1-1 내지 E1-6) 중 남은 일부의 제1 전극들의 타측에 각각 연결된다. 제2 신호라인들(SL2) 중 제1 그룹(SL2-1)은 제2 감지전극들(E2-1 내지 E2-4) 중 일부의 제2 전극들의 일측에 각각 연결된다. 제2 신호라인들(SL2) 중 제2 그룹(SL2-2)은 제2 감지전극들(E2-1 내지 E2-4) 중 남은 일부의 제1 전극들의 일측에 각각 연결된다. 제1 신호라인들(SL1)의 제1 그룹(SL1-1)과 제2 신호라인들(SL2)의 제1 그룹(SL2-1)이 정렬되고, 제1 신호라인들(SL1)의 제2 그룹(SL1-2)과 제2 신호라인들(SL2)의 제2 그룹(SL2-2)이 정렬된다.
본 실시예에 따르면, 제1 감지전극들(E1-1 내지 E1-6)은 브릿지 패턴의 제1 중간부분(CP1)을 포함한다. 제2 감지전극들(E2-1 내지 E2-4) 각각은 일체형상의 제2 감지부분들(SP2)과 제2 중간부분들(CP2)을 포함한다. 제1 감지전극들(E1-1 내지 E1-6)과 제2 감지전극들(E2-1 내지 E2-4) 각각은 메쉬 형상을 가질 수 있다. 다시 말해, 제1 감지전극들(E1-1 내지 E1-6)과 제2 감지전극들(E2-1 내지 E2-4) 각각은 교차하여 메쉬를 형성하는 복수 개의 도전라인들을 포함할 수 있다.
도 10b를 참조하면, 감지유닛 영역들(SU) 각각은 제1 중간부분(CP1)을 사이에 두고 배치된 절반의 제1 감지부분(SP1) 및 또 다른 절반의 제1 감지부분(SP1)를 포함할 수 있고, 제2 중간부분(CP2)를 사이에 두고 배치된 절반의 제2 감지부분(SP2) 및 또 다른 절반의 제2 감지부분(SP2)을 포함할 수 있다.
제2 감지부분들(SP2) 각각은 연장 부분들(SP2a, SP2b) 및 가지 부분들(SP2c1 내지 SP2c4)을 포함할 수 있다. 연장 부분들(SP2a, SP2b)은 제2 방향(DR2)을 따라 나란히 연장된 제1 연장 부분(SP2a) 및 제1 연장 부분(SP2a)으로부터 꺾여서 제2 더미패턴(DUP2)을 사이에 두고 연장되는 제2 연장 부분(SP2b)을 포함할 수 있다. 한편, 이에 한정되지 않고, 일 실시예의 제2 더미패턴(DUP2)은 제2 연장 부분(SP2b) 사이에 배치되지 않을 수 있고, 제2 연장 부분(SP2b)은 제1 연장 부분(SP2a)과 나란한 방향으로 연장될 수 있다.
가지 부분들(SP2c1 내지 SP2c4) 각각은 제2 중간부분(CP2)을 사이에 두고 제2 중간부분(CP2)로부터 멀어지는 방향을 따라 연장될 수 있다. 가지 부분들(SP2c1 내지 SP2c4)은 제1 내지 제4 가지 부분들(SP2c1 내지 SP2c4)을 포함할 수 있다. 제1 가지 부분(SP2c1) 및 제3 가지 부분(SP2c3)은 제1 교차 방향(DRa)을 따라 연장될 수 있고, 제2 가지 부분(SP2c2) 및 제4 가지 부분(SP2c4)은 제2 교차 방향(DRb)을 따라 연장될 수 있다.
제1 교차 방향(DRa)은 제1 방향(DR1) 및 제2 방향(DR2) 각각에 교차하는 방향으로 정의할 수 있다. 제2 교차 방향(DRb)은 제1 방향(DR1) 및 제2 방향(DR2) 각각에 교차함과 동시에 제1 교차 방향(DRa)에 직교하는 방향으로 정의할 수 있다. 제1 교차 방향(DRa) 및 제2 교차 방향(DRb) 각각은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면 상에서 제1 방향(DR1) 및 제2 방향(DR2) 사이의 대각 방향에 대응될 수 있다.
제2 중간부분(CP2)은 제1 감지부분(SP1)의 제1 방향(DR1)에서 서로를 향해 돌출된 부분들 사이에 배치될 수 있다. 제2 중간부분(CP2)은 제2 감지부분들(SP2)의 제1 연장 부분들(SP2a) 사이를 연결할 수 있다. 제2 중간부분(CP2)은 제1 연장 부분들(SP2a)과 동일 층 상에서 일체로 형성될 수 있다.
제1 감지부분들(SP1) 각각은 제1 방향(DR1)을 따라 연장된 제1 부분(SP1b) 및 제1 부분(SP1b)으로부터 연장되며, 제2 감지부분들(SP2)의 일 부분을 둘러싸는 제2 부분(SP1a)을 포함할 수 있다. 제1 감지부분(SP1)의 제2 부분(SP1a)은 인접하게 배치된 제2 감지부분(SP2)의 가지 부분들(SP2c1 내지 SP2c4)을 둘러쌀 수 있다. 도 10b를 참조하면, 센싱유닛(SU) 내에서 좌측에 배치된 제1 감지부분(SP1)의 제2 부분(SP1a)은 제1 및 제3 가지 부분들(SP2c1, SP2c3)을 둘러쌀 수 있고, 우측에 배치된 제1 감지부분(SP1)의 제2 부분(SP1a)은 제2 및 제4 가지 부분들(SP2c2, SP2c4)을 둘러쌀 수 있다.
제1 감지부분(SP1)의 제1 부분들(SP1b)은 제1 방향(DR1)에서 제2 중간부분(CP2)을 사이에 이격될 수 있다. 제1 중간부분(CP1)은 이격된 제1 감지부분들(SP1)을 전기적으로 연결시킬 수 있다. 도 10b는 센싱유닛(SU)내에 배치된 2개의 제1 중간부분들(CP1)을 도시하였다. 그러나, 센싱유닛(SU) 내에 배치되는 제1 중간부분(CP1)의 개수는 이에 한정되지 않고, 더 적거나, 더 많을 수 있다.
도 10b에 도시된 것처럼, 제1 중간부분(CP1)은 평면 상에서 각각 "∧" 또는 "∨"의 굽은선 형태를 가질 수 있다. 굽은선 형태를 갖는 제1 중간부분(CP1)은 제2 감지부분들(SP2)에 중첩할 수 있다. 그러나 이에 한정되지 않고, 제1 중간부분(CP1)은 제1 방향(DR1)을 따라 연장된 직선 라인의 형태를 가질 수 있고, 평면 상에서 제2 중간부분(CP2)에 중첩할 수 있다.
더미패턴들(DUP) 각각은 전기적으로 플로팅된 패턴들일 수 있다. 더미패턴들(DUP) 각각은 제1 감지전극들(E1-1 내지 E1-6) 및 제2 감지전극들(E2-1 내지 E2-4)과 절연된 패턴들일 수 있다. 더미패턴들(DUP)은 배치 위치에 따라 제1 내지 제4 더미패턴들(DUP1 내지 DUP4)을 포함할 수 있다.
제1 더미패턴들(DUP1)은 제1 감지 전극들(E1-1 내지 E1-6)과 제2 감지 전극들(E2-1 내지 E2-4) 사이에 배치될 수 있다. 구체적으로, 제1 더미패턴들(DUP1)은 제1 감지부분들(SP1)과 제2 감지부분들(SP2) 사이에 배치될 수 있다. 예를 들어, 도 10b에 도시된 것처럼, 제1 더미패턴들(DUP1)은 제1 감지부분들(SP1)의 제2 부분들(SP1a)과 제2 감지부분들(SP2)의 가지 부분들(SP2c1 내지 SP2c4) 사이에 배치되어 가지 부분들(SP2c1 내지 SP2c4)을 둘러쌀 수 있다.
제1 더미패턴들(DUP1)은 서로 전기적으로 절연된 복수의 패턴들을 포함할 수 있다. 복수의 패턴들의 크기는 상호 정전용량 및 시인성을 고려하여 센싱유닛(SU)에 따라 달라질 수 있다. 그러나 제1 더미패턴들(DUP1)의 실시예가 이에 한정되는 것은 아니다.
제2 더미패턴들(DUP2)은 상술한 제2 감지부분(SP2)의 제2 연장 부분(SP2b)에 의해 둘러싸일 수 있다. 제3 더미패턴들(DUP3)은 제1 감지부분들(SP1)에 의해 둘러싸일 수 있다. 제4 더미패턴들(DUP4)은 제2 방향(DR2)을 따라 배열된 제1 감지 전극들(E1-1 내지 E1-6) 사이에 배치될 수 있다. 한편, 일 실시예에 따라 제1 내지 제4 더미패턴들(DUP1 내지 DUP4) 중 적어도 일부는 생략될 수 있다.
도 10c를 참조하면, 도 10b에 도시된 감지유닛 영역(SU)에 대응하는 제2 전극(CE)을 도시하였다. 도 10b 및 도 10c를 참조하면, 제2 전극(CE)은 제1 감지부분(SP1)에 대응하는 제1 전극부분(CE1) 및 제1 전극부분(CE1)과 이격되고 제2 감지부분(SP2)에 대응하는 제2 전극부분(CE2)을 포함할 수 있다.
도 10b 및 도 10c를 참조하면, 감지유닛 영역(SU)에 대응하는 영역 내에서, 2개의 제1 전극부분들(CE1)은 제2 전극부분(CE2)을 사이에 두고 배치될 수 있다. 하나의 제1 전극부분(CE1, 이하 좌측의 제1 전극부분)은 제1 감지부분(SP1)의 제2 부분(SP1a)에 대응할 수 있고, 다른 하나의 제1 전극부분(CE1, 이하 우측의 제1 전극부분)은 제1 감지부분(SP1)의 제1 부분(SP1b)에 대응할 수 있다.
복수 개의 제1 그룹의 전압라인들(VL-10) 중 일부는 좌측의 제1 전극부분(CE1)에 연결되고, 복수 개의 제1 그룹의 전압라인들(VL-10) 중 다른 일부는 우측의 제1 전극부분(CE1)에 연결된다. 미-도시되었으나, 복수 개의 제1 그룹의 전압라인들(VL-10) 중 일부는 또 다른 감지유닛 영역(SU)에 대응하는 영역 내에서, 좌측의 제1 전극부분(CE1)에 연결될 수 있다.
감지유닛 영역(SU)에 대응하는 영역 내에서, 제2 전극부분(CE2)은 도 10b의 연장 부분들(SP2a, SP2b) 및 가지 부분들(SP2c1 내지 SP2c4)에 대응하는 부분을 포함할 수 있다. 본 실시예에서 2개의 제2 감지부분들(SP2)과 그 사이에 배치된 제2 중간부분(CP2)에 대응하는 제2 전극부분(CE2)을 예시적으로 도시하였다.
제2 전극부분(CE2)은 복수 개의 제2 그룹의 전압라인들(VL-20) 중 일부에 연결될 수 있다. 연장 부분들(SP2a, SP2b) 및 가지 부분들(SP2c1 내지 SP2c4)은 서로 다른 제2 그룹의 전압라인들(VL-20)에 연결될 수도 있다.
제1 전극부분들(CE1)과 제2 전극부분(CE2)의 경계라인 중 일부는 제1 및 제4 더미패턴들(DUP1 및 DUP4) 상에 정의될 수 있다. 제1 전극부분(CE1)은 제3 더미패턴(DUP3)에 중첩할 수 있다. 제2 전극부분(CE2)은 제2 더미패턴(DUP2)에 중첩할 수 있다. 제1 내지 제4 더미패턴들(DUP1 내지 DUP4)이 미-배치된 영역에서, 제1 전극부분들(CE1)과 제2 전극부분(CE2)의 경계는 도 7c에 도시된 것과 유사하게 정의될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범상에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범상에 의해 정하여져야만 할 것이다.
표시패널 DP
발광영역 PXA
비발광영역 NPXA
입력센서 ISL
제1 감지전극 E1
제2 감지전극 E2
제1 전극부분 CE1
제2 전극부분 CE2
제1 그룹의 전압라인 VL-10
제2 그룹의 전압라인 VL-20
절연층 50
제1 전극 AE
발광층 EL
제1 감지부분 SP1
제1 중간부분 CP1
제2 감지부분 SP2
제2 중간부분 CP2
전압 공급 라인 VS-S
컨택홀 TH-V
경계라인 BL
전자수송층 ETL
제1 층, 제2 층, 제3 층 CL1, CL2, CL3
개구부 50-OP
유기패턴 OP
도전패턴 CDP1
트랜지스터 TR2
연결전극 CNE2
데이터라인 DL

Claims (20)

  1. 복수 개의 발광영역들 및 상기 복수 개의 발광영역들에 인접한 비발광영역을 포함하는 표시패널; 및
    상기 표시패널 상에 직접 배치되고, 제1 감지전극 및 상기 제1 감지전극과 정전결합하는 제2 감지전극을 포함하는 입력센서를 포함하고
    상기 표시패널은,
    상기 제1 감지전극에 중첩하는 제1 전극부분;
    상기 제1 전극부분과 이격되고, 상기 제2 감지전극에 중첩하는 제2 전극부분;
    상기 제1 전극부분에 연결된 제1 그룹의 전압라인;
    상기 제2 전극부분에 연결된 제2 그룹의 전압라인;
    상기 제1 전극부분 및 상기 제2 전극부분과 상기 제1 그룹의 전압라인 및 상기 제2 그룹의 전압라인 사이에 배치된 절연층;
    상기 제1 전극부분 및 상기 제2 전극부분과 상기 절연층 사이에 배치되고, 상기 복수 개의 발광영역들에 각각 중첩하는 복수 개의 제1 전극들; 및
    각각이, 상기 제1 전극부분 및 상기 제2 전극부분 중 대응하는 전극부분과 상기 복수 개의 제1 전극들 중 대응하는 제1 전극 사이에 배치된 복수 개의 발광층들을 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 제1 감지전극은 제1 방향으로 연장되고, 상기 제2 감지전극은 상기 제1 방향과 교차하는 제2 방향으로 연장되고,
    상기 제1 그룹의 전압라인과 상기 제2 그룹의 전압라인 각각은 상기 제2 방향으로 연장된 표시장치.
  3. 제2 항에 있어서,
    상기 제1 감지전극은 상기 제1 방향으로 나열된 복수 개의 제1 감지부분들 및 상기 복수 개의 제1 감지부분들 중 인접한 제1 감지부분들을 연결하는 제1 연결부분들을 포함하고,
    상기 제2 감지전극은 상기 제2 방향으로 나열된 복수 개의 제2 감지부분들 및 상기 복수 개의 제2 감지부분들 중 인접한 제2 감지부분들을 연결하는 제2 연결부분들을 포함하고,
    상기 제1 감지부분들과 상기 제2 감지부분들은 서로 다른 층 상에 배치되고,
    상기 제1 그룹의 전압라인은 복수 개의 제1 감지부분들 중 대응하는 제1 감지부분에 연결되고,
    상기 제2 그룹의 전압라인은 복수 개의 제2 감지부분들 각각에 연결된 표시장치.
  4. 제2 항에 있어서,
    상기 제1 그룹의 전압라인 및 상기 제2 그룹의 전압라인 각각은 복수 개 제공되고,
    상기 복수 개의 제1 그룹의 전압라인들과 상기 복수 개의 제2 그룹의 전압라인들은 상기 제1 방향을 따라 교번하게 배치된 표시장치.
  5. 제1 항에 있어서,
    상기 제1 그룹의 전압라인 및 상기 제2 그룹의 전압라인 각각은 상기 제1 전극부분 및 상기 제2 전극부분에 중첩하는 표시장치.
  6. 제1 항에 있어서,
    상기 제1 그룹의 전압라인과 상기 제2 그룹의 전압라인은 서로 동일한 바이어스 전압을 수신하는 표시장치.
  7. 제1 항에 있어서,
    상기 표시패널은 평면 상에서 상기 제1 감지전극 및 상기 제2 감지전극의 외측에 배치된 전압 공급 라인을 더 포함하고,
    상기 제1 그룹의 전압라인과 상기 제2 그룹의 전압라인은 상기 전압 공급 라인에 전기적으로 연결된 표시장치.
  8. 제1 항에 있어서,
    상기 제1 그룹의 전압라인은 상기 절연층을 관통하는 컨택홀을 통해 상기 제1 전극부분에 연결된 표시장치.
  9. 제1 항에 있어서,
    상기 제1 그룹의 전압라인 및 상기 제2 그룹의 전압라인 각각은 상기 제1 전극부분 및 상기 제2 전극부분보다 작은 면저항을 갖는 표시장치.
  10. 제1 항에 있어서,
    상기 제1 전극부분과 상기 제2 전극부분은 상기 비발광영역 내에서 이격된 표시장치.
  11. 제10 항에 있어서,
    상기 표시패널은 전자수송층을 더 포함하고,
    상기 전자수송층은 상기 복수 개의 발광층들 중 대응하는 발광층과 상기 대응하는 전극부분 사이에 배치되고,,
    상기 전자수송층은 상기 제1 전극부분과 상기 제2 전극부분이 이격된 영역 내에서 미-배치된 표시장치.
  12. 제1 항에 있어서,
    상기 제1 그룹의 전압라인은 제1 층, 상기 제1 층 상에 배치된 제2 층, 및 상기 제2 층 상에 배치된 제3 층을 포함하고,
    상기 제2 층은 상기 제1 층 및 상기 제2 층보다 전기전도도가 큰 표시장치.
  13. 제12 항에 있어서,
    상기 제2 층은 상기 제1 층 및 상기 제2 층보다 큰 두께를 갖고,
    상기 제2 층은 경사진 측면을 갖는 표시장치.
  14. 제13 항에 있어서,
    상기 절연층에는 상기 제1 그룹의 전압라인의 일부분을 노출하는 개구부가 정의되고,
    상기 개구부 내에서, 상기 제1 전극부분은 상기 제2 층의 상기 경사진 측면에 접촉하는 표시장치.
  15. 제12 항에 있어서,
    상기 표시패널은 상기 제3 층 상에 배치된 유기패턴 및 상기 유기패턴 상에 배치된 도전패턴을 더 포함하는 표시장치.
  16. 제1 항에 있어서,
    상기 표시패널은 트랜지스터 및 상기 트랜지스터와 전기적으로 연결된 연결전극을 더 포함하고,
    상기 제1 그룹의 전압라인 및 상기 제2 그룹의 전압라인은 상기 연결전극과 동일한 층 상에 배치된 표시장치.
  17. 제1 항에 있어서,
    상기 표시패널은 트랜지스터 및 상기 트랜지스터와 전기적으로 연결된 데이터 라인을 더 포함하고,
    상기 제1 그룹의 전압라인 및 상기 제2 그룹의 전압라인은 상기 데이터 라인과 동일한 층 상에 배치된 표시장치.
  18. 복수 개의 발광영역들과 상기 복수 개의 발광영역들에 인접한 비발광영역을 포함하는 표시패널; 및
    상기 표시패널 상에 직접 배치되고, 제1 감지전극 및 상기 제1 감지전극과 정전결합하는 제2 감지전극을 포함하는 입력센서를 포함하고,
    상기 표시패널은,
    상기 제1 감지전극 및 상기 제2 감지전극 중 적어도 하나의 감지전극에 중첩하는 전압라인;
    상기 전압라인 상에 배치된 절연층;
    상기 절연층 상에 배치되고, 상기 복수 개의 발광영역들 각각에 배치된 제1 전극;
    상기 절연층 상에 배치되고, 상기 제1 전극을 노출시키는 개구부가 정의된 화소정의막;
    상기 제1 전극 상에 배치된 발광층; 및
    상기 화소정의막 및 상기 발광층 상에 배치되고, 상기 복수 개의 발광영역들에 중첩하는 제2 전극을 포함하고,
    상기 제2 전극은 상기 전압라인에 전기적으로 연결된 표시장치.
  19. 제18 항에 있어서,
    상기 제1 감지전극은 제1 방향으로 연장되고, 상기 제2 감지전극은 상기 제1 방향과 교차하는 제2 방향으로 연장되고,
    상기 전압라인은 상기 제1 방향으로 연장된 제1 그룹의 전압라인들 및 상기 제2 방향으로 연장된 제2 그룹의 전압라인들 중 적어도 하나를 포함하는 표시장치.
  20. 제18 항에 있어서,
    상기 전압라인은 경사진 측면을 포함하고,
    상기 절연층에는 상기 전압라인의 일부분을 노출하는 제1 개구부가 정의되고,
    상기 화소정의막에는 상기 제1 개구부에 대응하는 제2 개구부가 정의되고,
    상기 제1 개구부 내에서, 상기 제2 전극은 상기 상기 전압라인의 상기 경사진 측면에 접촉하는 표시장치.
KR1020210158624A 2021-11-17 2021-11-17 표시장치 KR20230072565A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210158624A KR20230072565A (ko) 2021-11-17 2021-11-17 표시장치
US18/053,317 US20230157107A1 (en) 2021-11-17 2022-11-07 Display device
CN202211393746.4A CN116137793A (zh) 2021-11-17 2022-11-08 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210158624A KR20230072565A (ko) 2021-11-17 2021-11-17 표시장치

Publications (1)

Publication Number Publication Date
KR20230072565A true KR20230072565A (ko) 2023-05-25

Family

ID=86323496

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210158624A KR20230072565A (ko) 2021-11-17 2021-11-17 표시장치

Country Status (3)

Country Link
US (1) US20230157107A1 (ko)
KR (1) KR20230072565A (ko)
CN (1) CN116137793A (ko)

Also Published As

Publication number Publication date
US20230157107A1 (en) 2023-05-18
CN116137793A (zh) 2023-05-19

Similar Documents

Publication Publication Date Title
CN111106143A (zh) 显示装置
KR20200102036A (ko) 표시장치 및 터치센서
KR20210059833A (ko) 표시 장치
KR20200128253A (ko) 표시장치
KR20200129211A (ko) 표시장치
KR102636503B1 (ko) 표시모듈
US20230132240A1 (en) Display device
US11716880B2 (en) Display device
US20220140027A1 (en) Display device
KR20230072565A (ko) 표시장치
KR20230066198A (ko) 표시 패널 및 표시 장치
US11868575B2 (en) Electronic device
KR20210063507A (ko) 표시장치
KR20200031001A (ko) 표시장치
US20240118766A1 (en) Display device including input sensor with multiple sensing areas
US20240122023A1 (en) Display apparatus
US20230350518A1 (en) Display device
US20230006174A1 (en) Display panel and display apparatus
US20240107851A1 (en) Display device and method of manufacturing the same
US11422654B2 (en) Input detection unit and electronic device including same
US20240069661A1 (en) Display device
US20230157115A1 (en) Display device
US20230418399A1 (en) Display device and manufacturing method of the same
US20230329051A1 (en) Display device
KR20220051896A (ko) 입력센서를 포함하는 표시장치 및 입력센서의 제조방법