KR20200128253A - 표시장치 - Google Patents

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KR20200128253A
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김건우
김득종
이동현
최덕영
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삼성디스플레이 주식회사
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Abstract

표시장치의 패드영역은 제1 및 제2 신호라인, 제1 및 제2 신호패드, 및 상기 제1 신호라인 및 상기 제2 신호라인에 중첩하는 패드 절연층을 포함한다. 상기 제1 신호패드는, 상기 제1 신호라인의 말단부에 중첩하고, 상기 제1 신호라인의 상기 말단부에 접속된 중간 도전패턴 및 상기 중간 도전패턴 상에 배치되며, 상기 패드 절연층으로부터 노출된 상부 도전패턴을 포함한다. 상기 중간 도전패턴은 상기 제1 신호라인의 상기 말단부에 중첩하는 제1 부분 및 상기 제1 부분으로부터 연장되고 상기 제1 신호라인의 상기 말단부와 상기 제2 신호라인의 말단부 사이에 배치된 제2 부분을 포함하고, 상기 상부 도전패턴은 상기 제2 부분에 접속된다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 좀 더 상세히는 표시장치의 패드영역에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시장치들이 개발되고 있다. 표시장치들의 입력장치로써 키보드 또는 마우스 등을 포함한다. 또한, 표시장치들은 입력장치로써 터치패널과 같은 입력센서를 구비한다.
표시장치는 표시패널과 회로기판을 포함하다. 표시패널은 회로기판을 통해 메인보드에 연결될 수 있다.
본 발명의 목적은 신호패드들의 불량이 감소된 표시장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시장치는 베이스층, 상기 베이스층 상에 배치된 전자 소자들, 상기 전자 소자들에 전기적으로 연결된 신호라인들, 상기 신호라인들 중 대응하는 신호라인에 각각 연결된 신호패드들 및 패드 절연층을 포함한다. 상기 신호패드들 각각은, 상기 대응하는 신호라인의 말단부에 중첩하고, 상기 대응하는 신호라인의 상기 말단부에 접속된 제1 도전패턴, 상기 제1 도전패턴에 중첩하도록 상기 제1 도전패턴 상에 배치되며, 상기 제1 도전패턴에 접속된 제2 도전패턴, 및 상기 제2 도전패턴에 중첩하도록 상기 제2 도전패턴 상에 배치되며, 상기 제2 도전패턴에 접속된 제3 도전패턴을 포함한다. 상기 제1 도전패턴과 상기 제2 도전패턴 중 어느 하나는, 상기 대응하는 신호라인의 상기 말단부에 중첩하는 제1 부분 및 상기 제1 부분으로부터 연장되고 상기 신호라인들 중 상기 대응하는 신호라인에 가장 인접한 다른 하나의 신호라인의 말단부와 상기 대응하는 신호라인의 상기 말단부 사이에 배치된 제2 부분을 포함할 수 있다. 상기 패드 절연층은 상기 전자 소자들, 상기 신호라인들, 및 상기 제1 도전패턴에 중첩하고, 상기 패드 절연층에는 상기 제2 도전패턴의 적어도 일부분을 노출하는 패드 컨택홀이 정의되며, 상기 제3 도전패턴은 상기 패드 컨택홀을 통해 상기 제2 도전패턴에 접속될 수 있다.
상기 제3 도전패턴은 평면 상에서 상기 패드 컨택홀의 내측에 배치될 수 있다.
상기 대응하는 신호라인의 상기 말단부 상에 배치된 제1 절연층 및 상기 제1 도전패턴 상에 배치된 제2 절연층을 더 포함할 수 있다. 상기 제1 절연층에는 상기 대응하는 신호라인의 상기 말단부를 노출하는 제1 컨택홀이 정의되며, 상기 제1 도전패턴은 상기 제1 컨택홀을 통해 상기 대응하는 신호라인의 상기 말단부에 연결되고, 상기 제2 절연층에는 상기 제1 도전패턴을 노출하는 제2 컨택홀이 정의되며, 상기 제2 도전패턴은 상기 제2 컨택홀을 통해 상기 제1 도전패턴에 연결될 수 있다.
상기 제1 도전패턴은 상기 제1 부분 및 상기 제2 부분을 포함하고, 평면 상에서 상기 제2 컨택홀은 상기 제1 도전패턴의 상기 제2 부분에 중첩할 수 있다.
상기 제2 도전패턴은 상기 제1 부분 및 상기 제2 부분을 포함할 수 있다. 평면 상에서 상기 제2 컨택홀은 상기 제1 도전패턴 및 상기 제2 도전패턴의 상기 제1 부분에 중첩하고, 상기 패드 컨택홀은 상기 제2 도전패턴의 상기 제2 부분에 중첩할 수 있다.
상기 패드 절연층 하측에 배치된 제1 절연층, 제2 절연층, 제3 절연층, 및 제4 절연층을 더 포함하고, 상기 전자 소자들은 상부전극, 트랜지스터 및 상기 트랜지스터와 전기적으로 연결된 발광소자를 포함하고, 상기 트랜지스터는 액티브, 상기 액티브 상에 배치된 게이트, 상기 액티브의 일측로부터 연장된 소스, 및 상기 액티브의 타측으로부터 연장된 드레인을 포함하고, 상기 제1 절연층은 상기 액티브, 상기 소스, 및 상기 드레인을 커버하고, 상기 제2 절연층은 상기 제1 절연층 상에 배치된 상기 게이트를 커버하고, 상기 제3 절연층은 상기 제2 절연층 상에 배치된 상기 상부전극을 커버하고, 상기 제4 절연층은 상기 제3 절연층을 커버할 수 있다.
상기 말단부는 상기 게이트 또는 상기 상부전극과 동일한 층 상에 배치될 수 있다.
상기 제1 도전패턴은 상기 제3 절연층 상에 배치되고, 상기 제2 도전패턴은 상기 제4 절연층 상에 배치될 수 있다.
상기 패드 절연층은 유기층을 포함하고, 상기 유기층의 상기 다른 하나의 신호라인의 상기 말단부와 상기 대응하는 신호라인의 상기 말단부 사이에 배치된 부분의 두께는 상기 유기층의 상기 트랜지스터에 중첩한 부분의 두께의 약 45% 내지 55%일 수 있다.
상기 제1 절연층, 상기 제2 절연층, 상기 제3 절연층, 및 상기 제4 절연층은 무기층을 포함하고, 상기 패드 절연층은 유기층을 포함할 수 있다.
상기 전자 소자들은 발광소자들을 포함할 수 있다. 상기 표시장치는 상기 패드 절연층 상에 배치되고 상기 발광소자들을 커버하는 박막 봉지층 및 상기 박막 봉지층 상에 배치되고 감지전극들을 포함하는 입력센서를 더 포함할 있다.
상기 신호라인들은 상기 발광소자들에 연결된 제1 신호라인들 및 상기 감지전극들에 연결된 제2 신호라인들을 포함할 있다.
상기 신호라인들은 서로 다른 층 상에 배치된 복수 개의 부분들을 포함할 있다.
상기 신호패드들은 제1 신호패드들과 제2 신호패드들을 포함하고, 상기 제1 신호패드들은 제1 패드행을 이루고, 상기 제2 신호패드들은 상기 제1 패드행과 다른 제2 패드행을 이루며, 상기 제2 신호패드들은 상기 제1 신호패드들과 엇갈리게 배치될 수 있다.
상기 제2 신호패드들은 상기 제1 신호패드들보다 상기 베이스층의 엣지에 더 인접하게 배치되고, 상기 신호라인들 중 상기 제2 신호패드들 중 어느 하나에 연결된 신호라인은 상기 제1 신호패드들 중 대응하는 제1 신호패드의 상기 제2 부분에 중첩할 수 있다.
상기 신호라인들 중 상기 제2 신호패드들 중 어느 하나에 연결된 신호라인의 말단부는 상기 제1 신호패드들 중 어느 하나에 연결된 신호라인의 말단부와 다른 층 상에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 상기 신호패드들에 전기적으로 접속되는 회로기판 및 상기 신호패드들과 상기 회로기판을 결합하는 이방성 도전필름을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 제1 신호라인 및 제2 신호라인 상기 제1 신호라인 및 상기 제2 신호라인에 각각 연결된 제1 신호패드 및 제2 신호패드 및 상기 제1 신호라인 및 상기 제2 신호라인에 중첩하는 패드 절연층을 포함할 수 있다.
상기 제1 신호패드는, 상기 제1 신호라인의 말단부에 중첩하고, 상기 제1 신호라인의 상기 말단부에 접속된 중간 도전패턴 및 상기 중간 도전패턴 상에 배치되며, 상기 패드 절연층으로부터 노출된 상부 도전패턴을 포함할 수 있다. 상기 중간 도전패턴은 상기 제1 신호라인의 상기 말단부에 중첩하는 제1 부분 및 상기 제1 부분으로부터 연장되고 상기 제1 신호라인의 상기 말단부와 상기 제2 신호라인의 말단부 사이에 배치된 제2 부분을 포함하고, 상기 상부 도전패턴은 상기 제2 부분에 접속될 수 있다.
상기 상부 도전패턴은 상기 제1 신호라인의 상기 말단부 및 상기 제2 신호라인의 상기 말단부에 비-중첩할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 표시영역과 비표시영역을 포함하는 베이스층, 상기 표시영역 상에 배치된 제1 스위칭 트랜지스터 및 제2 스위칭 트랜지스터, 상기 제1 스위칭 트랜지스터 및 상기 제2 스위칭 트랜지스터에 각각 연결된 제1 신호라인 및 제2 신호라인, 상기 제1 신호라인 및 상기 제2 신호라인에 각각 연결된 제1 신호패드 및 제2 신호패드 및 상기 제1 스위칭 트랜지스터, 상기 제2 스위칭 트랜지스터, 상기 제1 신호라인, 상기 제2 신호라인에 중첩하는 패드 절연층을 포함할 수 있다. 상기 제1 신호패드 및 상기 제2 신호패드 각각은, 상기 제1 신호라인 및 상기 제2 신호라인 중 대응하는 신호라인의 말단부에 중첩하고, 상기 대응하는 신호라인의 상기 말단부에 전기적으로 접속된 중간 도전패턴 및 상기 중간 도전패턴 상에 배치되며, 상기 패드 절연층으로부터 노출된 상부 도전패턴을 포함할 수 있다. 상기 패드 절연층에는 상기 중간 도전패턴의 일부분을 노출하며 상기 대응하는 신호라인의 말단부에 중첩하는 패드 컨택홀이 정의되며, 상기 상부 도전패턴은 상기 패드 컨택홀을 통해 상기 중간 도전패턴에 접속되고, 상기 상부 도전패턴은 평면 상에서 상기 패드 컨택홀의 내측에 배치될 수 있다.
상기 패드 절연층은 유기층을 포함하고, 상기 유기층의 상기 제1 신호패드와 상기 제2 신호패드 사이에 배치된 부분의 두께는 상기 유기층의 상기 제1 스위칭 트랜지스터에 중첩한 부분의 두께의 약 60% 내지 80%일 수 있다.
상기 패드 절연층은 제1 유기층 및 상기 제1 유기층 상에 배치된 적어도 하나의 무기층, 상기 적어도 하나의 무기층 상에 배치된 제2 유기층을 포함하고, 상기 제1 유기층의 상기 제1 신호패드와 상기 제2 신호패드 사이에 배치된 부분의 두께는 상기 제1 유기층의 상기 제1 스위칭 트랜지스터에 중첩한 부분의 두께의 약 45% 내지 55%일 수 있다.
상기 패드 절연층은 적어도 하나의 무기층, 및 상기 적어도 하나의 무기층 상에 배치된 유기층을 포함하고, 상기 유기층의 상기 제1 신호패드와 상기 제2 신호패드 사이에 배치된 부분의 상면은 상기 상부 도전패턴의 최 상단보다 상측에 배치될 수 있다.
본 발명에 따르면, 상부 도전패턴이 해당 신호라인의 말단부와 인접 신호라인의 말단부 사이에 배치됨으로써, 신호패드의 최상측 패턴이 해당 신호라인의 말단부에 비-중첩할 수 있다. 단면 상에서, 상부 도전패턴이 패드 절연층의 상면보다 낮게 위치된다. 해당 신호라인의 말단부에 중첩하는 패드 절연층의 일부분은 상부 도전패턴들의 쇼트를 방지하는 격벽의 기능을 갖는다.
신호라인의 말단부들 사이에 배치된 패드 절연층의 부분의 두께를 조절함으로써 상부 도전패턴들의 쇼트를 방지할 수 있다. 패드 절연층의 일부분은 격벽의 기능을 갖는다. 그밖에 패드 절연층의 적층구조를 제어하거나, 유기층의 두께를 조절하여 패드 절연층으로부터 상부 도전패턴들의 쇼트를 방지하는 격벽을 형성한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 5a는 본 발명의 일 실시예에 따른 표시패널의 확대된 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 상부 절연층의 확대된 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 입력감지층의 단면도이다.
도 6b는 본 발명의 일 실시예에 따른 입력감지층의 평면도이다.
도 6c 및 도 6d는 본 발명의 일 실시예에 따른 입력감지층의 부분 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 패드영역의 부분 평면도이다.
도 7b 내지 도 7d는 도 7a의 I-I'에 대응하는 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 패드영역의 부분 평면도이다.
도 8b는 도 8a의 II-II'에 대응하는 단면도이다.
도 8c는 도 8a의 III-III'에 대응하는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 패드영역의 부분 단면도이다.
도 10a는 본 발명의 일 실시예에 따른 패드영역의 부분 평면도이다.
도 10b 내지 도 10e는 도 10a의 IV-IV'에 대응하는 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치(DD)의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다.
도 1에 도시된 것과 같이, 표시장치(DD)는 표시면(DD-IS)을 통해 이미지(IM)를 표시할 수 있다. 표시면(DD-IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(DD-IS)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향축(DR3)이 지시한다.
이하에서 설명되는 각 부재들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 본 실시예에서 도시된 제1 내지 제3 방향축들(DR1, DR2, DR3)은 예시에 불과하다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3) 각각 이 지시하는 방향으로써 정의되고, 동일한 도면 부호를 참조한다.
본 발명의 일 실시예에서 평면형 표시면을 구비한 표시장치(DD)를 도시하였으나, 이에 제한되지 않는다. 표시장치(DD)는 곡면형 표시면을 더 포함할 수 있다. 표시장치(DD)는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수 개의 표시영역들을 포함하고, 예컨대, 다각 기둥형 표시면을 포함할 수도 있다.
본 실시예에 따른 표시장치(DD)는 리지드 표시장치일 수 있다. 그러나 이에 제한되지 않고, 본 발명에 따른 표시장치(DD)는 플렉서블 표시장치(DD)일 수 있다. 플렉서블 표시장치(DD)는 폴딩 가능한 폴더블 표시장치 또는 일부 영역이 밴딩된 밴딩형 표시장치를 포함할 수 있다.
본 실시예에서 핸드폰 단말기에 적용될 수 있는 표시장치(DD)를 예시적으로 도시하였다. 도시하지 않았으나, 메인보드에 실장된 전자모듈들, 카메라 모듈, 전원모듈 등이 표시장치(DD)과 함께 브라켓/케이스 등에 배치됨으로써 핸드폰 단말기를 구성할 수 있다. 본 발명에 따른 표시장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 테블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
도 1에 도시된 것과 같이, 표시면(DD-IS)은 이미지(IM)가 표시되는 이미지 영역(DD-DA) 및 이미지 영역(DD-DA)에 인접한 베젤 영역(DD-NDA)을 포함한다. 베젤 영역(DD-NDA)은 이미지가 표시되지 않는 영역이다. 도 1에는 이미지(IM)의 일 예로 아이콘 이미지들을 도시하였다.
도 1에 도시된 것과 같이, 이미지 영역(DD-DA)은 실질적으로 사각형상일 수 있다. "실질적으로 사각형상"이란 수학적 의미의 사각형상을 포함할 뿐만 아니라 꼭지점 영역(또는 코너 영역)에 꼭지점이 정의되지 않고 곡선의 경계가 정의된 사각형상을 포함한다.
베젤 영역(DD-NDA)은 이미지 영역(DD-DA)을 에워싸을 수 있다. 다만, 이에 제한되지 않고, 이미지 영역(DD-DA)과 베젤 영역(DD-NDA)은 다른 형상으로 디자인될 수 있다. 베젤 영역(DD-NDA)은 이미지 영역(DD-DA)의 일측에만 배치될 수도 있다. 표시장치(DD)와 전자장치의 다른 구성요소의 결합 형태에 따라 베젤 영역(DD-NDA)은 외부에 노출되지 않을 수도 있다.
도 2는 제2 방향축(DR2)과 제3 방향축(DR3)이 정의하는 단면을 도시하였다. 도 2에 있어서, 표시장치(DD)의 구성요소들은 그들의 적층관계를 설명하기 위해 단순하게 도시되었다.
본 발명의 일 실시예에 따른 표시장치(DD)는 표시패널(DP), 입력센서(ISL), 반사방지부재(RPP, anti-reflector), 및 윈도우(WP)를 포함할 수 있다. 표시패널(DP), 입력센서(ISL), 반사방지부재(RPP), 및 윈도우(WP) 중 적어도 일부의 구성요소들은 연속공정에 의해 형성되거나, 적어도 일부의 구성요소들은 접착부재를 통해 서로 결합될 수 있다. 접착부재(ADS)는 감압접착필름(PSA, Pressure Sensitive Adhesive film), 광학투명접착필름(OCA, Optically Clear Adhesive film) 또는 광학투명접착수지(OCR, Optically Clear Resin)와 같은 투명한 접착부재일 수 있다. 이하에서 설명되는 접착부재는 통상의 접착제 또는 점착제를 포함할 수 있다. 본 발명의 일 실시예에서 반사방지부재(RPP) 및 윈도우(WM)는 다른 구성요소로 대체되거나 생략될 수 있다.
도 2에 있어서, 입력센서(ISL), 반사방지부재(RPP, anti-reflector), 및 윈도우(WP) 중 표시패널(DP)와 연속공정을 통해 형성된 입력센서(ISL)는 표시패널(DP)에 직접 배치된다. 본 명세서에서 "B 구성요소가 A 구성요소 상에 직접 배치된다"는 것은 A 구성요소와 B 구성요소 사이에 별도의 접착층/접착부재가 배치되지 않는 것을 의미한다. B 구성요소는 A 구성요소가 형성된 이후에 A 구성요소가 제공하는 베이스면 상에 연속공정을 통해 형성된다.
본 실시예에서 반사방지부재(RPP, anti-reflector) 및 윈도우(WP)는 "패널"타입이고, 입력센서(ISL)는 "층"타입이다. "패널"타입은 베이스면을 제공하는 베이스층, 예컨대 합성수지 필름, 복합재료 필름, 유리 기판 등을 포함하지만, "층" 타입은 상기 베이스층이 생략될 수 있다. 다시 말해, "층" 타입의 구성요소들은 다른 구성요소가 제공하는 베이스면 상에 배치된다. 본 발명의 일 실시예에서 반사방지부재(RPP, anti-reflector) 및 윈도우(WP)은 "층"타입일 수도 있다.
표시패널(DP)은 이미지를 생성하고, 입력센서(ISL)은 외부입력(예컨대, 터치 이벤트)의 좌표정보를 획득한다. 별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시장치(DD)는 표시패널(DP)의 하면에 배치된 보호부재를 더 포함할 수 있다. 보호부재와 표시패널(DP)은 접착부재를 통해 결합될 수 있다.
본 발명의 일 실시예에 따른 표시패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시패널(DP)은 유기발광 표시패널 또는 퀀텀닷 발광 표시패널일 수 있다. 상기 패널들은 발광소자의 구성물질에 따라 구별된다. 유기발광 표시패널의 발광층은 유기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시패널의 발광층은 퀀텀닷 및/또는 퀀텀로드 등을 포함할 수 있다. 이하, 표시패널(DP)은 유기발광 표시패널로 설명된다.
반사방지부재(RPP)는 윈도우(WP)의 상측으로부터 입사되는 외부광의 반사율을 감소시킨다. 본 발명의 일 실시예에 따른 반사방지부재(RPP)는 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다. 위상지연자(retarder) 및 편광자(polarizer) 자체 또는 보호필름이 반사방지부재(RPP)의 베이스층으로 정의될 수 있다.
본 발명의 일 실시예에 따른 반사방지부재(RPP)는 컬러필터들을 포함할 수 있다. 컬러필터들은 소정의 배열을 갖는다. 표시패널(DP)에 포함된 화소들의 발광컬러들을 고려하여 컬러필터들의 배열이 결정될 수 있다. 반사방지부재(RPP)는 컬러필터들에 인접한 블랙매트릭스를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반사방지부재(RPP)는 상쇄간섭 구조물을 포함할 수 있다. 예컨대, 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1 반사층과 제2 반사층을 포함할 있다. 제1 반사층 및 제2 반사층에서 각각 반사된 제1 반사광과 제2 반사광은 상쇄간섭될 수 있고, 그에 따라 외부광 반사율이 감소된다.
본 발명의 일 실시예에 따른 윈도우(WP)는 베이스층(WP-BS) 및 차광패턴(WP-BZ)을 포함한다. 베이스층(WP-BS)는 유리 기판 및/또는 합성수지 필름 등을 포함할 수 있다. 베이스층(WP-BS)은 단층으로 제한되지 않는다. 베이스층(WP-BS)은 접착부재로 결합된 2 이상의 필름들을 포함할 수 있다.
차광패턴(WP-BZ)은 베이스층(WP-BS)에 부분적으로 중첩한다. 차광패턴(WP-BZ)은 베이스층(WP-BS)의 배면에 배치되고, 차광패턴(WP-BZ)은 실질적으로 표시장치(DD)의 베젤 영역(DD-NDA)을 정의할 수 있다. 차광패턴(WP-BZ)이 미-배치된 영역은 표시장치(DD)의 이미지 영역(DD-DA)을 정의할 수 있다. 윈도우(WP)로 한정하면, 차광패턴(WP-BZ)이 배치된 영역은 윈도우(WP)의 차광영역으로 정의되고, 차광패턴(WP-BZ)이 미-배치된 영역은 윈도우(WP)의 투과영역으로 정의된다.
차광패턴(WP-BZ)은 다층구조를 가질 수 있다. 다층구조는 유채색의 컬러층과 무채색(특히, 검정색)의 차광층을 포함할 수 있다. 유채색의 컬러층과 무채색의 차광층은 증착, 인쇄, 코팅 공정을 통해 형성될 수 있다. 별도로 도시하지는 않았으나, 윈도우(WP)는 베이스층(WP-BS)의 전면에 배치된 기능성 코팅층을 더 포함할 수 있다. 기능성 코팅층은 지문 방지층, 반사 방지층, 및 하드 코팅층 등을 포함할 수 있다.
도 3는 본 발명의 일 실시예에 따른 표시패널(DP)의 단면도이다. 도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다.
도 3에 도시된 것과 같이, 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 상부 절연층(TFL)을 포함한다. 도 1에 도시된 이미지 영역(DD-DA) 및 베젤 영역(DD-NDA)에 대응하는 표시영역(DP-DA)과 비표시영역(DP-NDA)이 표시패널(DP)에 정의될 수 있다. 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 "서로 중첩한다"는 것을 의미하고 동일한 면적 및/또는 동일한 형상을 갖는 것으로 제한되지 않는다.
베이스층(BL)은 적어도 하나의 합성수지 필름을 포함할 수 있다. 베이스층(BL)은 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 절연층은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 상기 회로 소자는 신호라인들 및 화소 구동회로 등을 포함한다.
표시 소자층(DP-OLED)은 발광소자로써 적어도 유기발광 다이오드들을 포함한다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기층을 더 포함할 수 있다.
상부 절연층(TFL)은 복수 개의 박막들을 포함한다. 일부 박막은 광학 효율을 향상시키기 위해 배치되고, 일부 박막은 유기발광 다이오드들을 보호하기 위해 배치된다. 상부 절연층(TFL)에 대한 상세한 설명은 후술한다.
도 4a 및 도 4b에 도시된 것과 같이, 표시패널(DP)은 구동회로(GDC), 복수 개의 신호라인들(SGL, 이하 신호라인들), 복수 개의 신호패드들(DP-PD, ISL-PD, 이하 신호패드들) 및 복수 개의 화소들(PX, 이하 화소들)을 포함할 수 있다.
구동회로(GDC)는 주사 구동회로를 포함할 수 있다. 주사 구동회로는 복수 개의 주사 신호들(이하, 주사 신호들)을 생성하고, 주사 신호들을 후술하는 복수 개의 주사 라인들(GL, 이하 주사 라인들)에 순차적으로 출력한다.　주사 구동회로는 화소들(PX)의 구동회로에 또 다른 제어 신호를 더 출력할 수 있다.
주사 구동회로는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 트랜지스터들을 포함할 수 있다.
신호라인들(SGL)은 주사 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 주사 라인들(GL) 각각은 화소들(PX) 중 대응하는 화소(PX)에 연결되고, 데이터 라인들(DL) 각각은 화소들(PX) 중 대응하는 화소(PX)에 연결된다. 전원 라인(PL)은 화소들(PX)에 연결된다. 제어신호 라인(CSL)은 주사 구동회로에 제어신호들을 제공할 수 있다.
본 실시예에서 신호라인들(SGL)은 보조라인들(SSL)을 더 포함할 수 있다. 보조라인들(SSL)은 입력센서(ISL, 도 2 참조)에 연결되는 신호라인이다. 본 발명의 일 실시예에서 보조라인들(SSL)은 생략될 수 있다.
신호라인들(SGL)은 서로 다른 층 상에 배치된 복수 개의 부분들을 포함할 수 있다. 도 4a에는 4개의 부분들(P1 내지 P4)을 포함하는 데이터 라인들(DL) 및 2개의 부분들(P10 및 P20)을 포함하는 보조라인들(SSL)을 예시적으로 도시하였다. 4개의 부분들(P1 내지 P4)은 컨택홀들(CNT)을 통해 연결되고, 2개의 부분들(P10 및 P20)은 컨택홀들(CNT)을 통해 연결될 수 있다. 보조라인들(SSL)의 제1 부분(P10)은 컨택홀들(CNT)을 통해 후술하는 입력센서(ISL, 도 6b 참조)의 신호라인과 연결된다.
신호패드들(DP-PD, ISL-PD)은 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)에 연결되는 제1 종의 신호패드들(DP-PD) 및 보조라인들(SSL)에 연결되는 제2 종의 신호패드들(ISL-PD)을 포함할 수 있다. 제1 종의 신호패드들(DP-PD) 및 제2 종의 신호패드들(ISL-PD)은 비표시영역(DP-NDA)의 일부영역에 정의된 패드영역(NDA-PA)에 서로 인접하게 배치된다. 신호패드들(DP-PD, ISL-PD)의 적층구조 또는 구성물질은 서로 구분되지 않고, 동일한 공정을 통해 형성될 수 있다.
표시영역(DP-DA)은 화소들(PX)이 배치된 영역으로 정의될 수 있다. 표시영역(DP-DA)에 복수 개의 전자 소자들이 배치된다. 전자 소자들은 화소들(PX) 각각에 구비된 유기발광 다이오드와 그에 연결된 화소 구동회로를 포함한다. 구동회로(GDC), 신호라인들(SGL), 신호패드들(DP-PD, ISL-PD) 및 화소 구동회로는 도 3에 도시된 회로 소자층(DP-CL)에 포함될 수 있다.
화소(PX)는 예컨대, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 커패시터(CP), 및 유기발광 다이오드(OLED)를 포함할 수 있다. 화소 구동회로는 스위칭 트랜지스터와 구동 트랜지스터를 포함하면 충분하지만, 도 2에 도시된 실시예에 제한되지 않는다. 제1 트랜지스터(T1)는 주사 라인(GL) 및 데이터 라인(DL)에 연결된다. 유기발광 다이오드(OLED)는 전원 라인(PL)이 제공하는 전원 전압을 수신한다.
도 4a에는 표시패널(DP)에 전기적으로 연결되는 회로기판(PCB)을 추가 도시하였다. 회로기판(PCB)은 리지드 회로기판 또는 플렉서블 회로기판일 수 있다.
회로기판(PCB)에는 표시패널(DP)의 동작을 제어하는 타이밍 제어회로(TC)가 배치될 수 있다. 또한, 회로기판(PCB)에는 입력센서(ISL)을 제어하는 입력감지회로(ISL-C)가 배치될 수 있다. 타이밍 제어회로(TC)와 입력감지회로(ISL-C) 각각은 집적 칩의 형태로 회로기판(PCB)에 실장될 수 있다. 본 발명의 일 실시예에서 타이밍 제어회로(TC)와 입력감지회로(ISL-C)는 하나의 집적 칩의 형태로 회로기판(PCB)에 실장될 수 있다. 회로기판(PCB)은 신호패드들(DP-PD, ISL-PD)과 전기적으로 연결되는 회로기판 패드들(PCB-P)을 포함할 수 있다. 미 도시되었으나, 회로기판(PCB)은 회로기판 패드들(PCB-P)과 타이밍 제어회로(TC) 및/또는 입력감지회로(ISL-C)를 연결하는 신호라인들을 더 포함한다. 또한, 회로기판 패드들(PCB-P)은 출력패드일 수 있고, 회로기판(PCB)은 입력패드를 더 포함할 수 있다.
이방성 도전필름(ACF)과 같은 도전성 부재를 통해 표시패널(DP)의 신호패드들(DP-PD, ISL-PD)과 회로기판 패드들(PCB-P)을 전기적으로 연결시킬 수 있다. 일 실시예에서, 이방성 도전필름(ACF)은 도전볼 등으로 대체될 수도 있다.
도 4b에 도시된 것과 같이, 본 발명의 일 실시예에 따른 표시패널(DP)은 비표시영역(DP-NDA)에 배치된 칩실장영역(NDA-TC)을 더 포함할 수 있다. 칩실장영역(NDA-TC)에는 칩 형태의 타이밍 제어회로(TC, 도 4a 참조)가 실장된다.
칩실장영역(NDA-TC)에는 제1 칩 패드들(TC-PD1)과 제2 칩 패드들(TC-PD2)이 배치될 수 있다. 제1 칩 패드들(TC-PD1)은 데이터 라인들(DL)에 연결되고, 제2 칩 패드들(TC-PD2)은 입력 신호라인들(SIL)을 통해 제1 종의 신호패드들(DP-PD)에 연결될 수 있다. 타이밍 제어회로(TC)의 단자들은 제1 칩 패드들(TC-PD1)과 제2 칩 패드들(TC-PD2)에 연결될 수 있다. 결과적으로 데이터 라인들(DL)은 타이밍 제어회로(TC)를 거쳐 신호패드들(DP-PD)에 전기적으로 연결될 수 있다. 본 발명의 일 실시예에서 제어신호 라인(CSL) 및 전원 라인(PL) 중 어느 하나 이상의 라인은 타이밍 제어회로(TC)에 연결될 수 있다.
도 4a 및 도 4b에 도시된 표시패널(DP)은 일부분이 밴딩될 수 있다. 비표시영역(DP-NDA)의 일부분이 밴딩될 수 있는데, 제2 방향(DR2)에 평행한 밴딩축을 기준으로 밴딩될 수 있다. 밴딩축은 데이터 라인들(DL)의 제3 부분들(P3) 및 보조라인들(SSL)의 제1 부분들(P10)에 중첩하도록 정의될 수 있다.
도 5a는 본 발명의 일 실시예에 따른 표시패널(DP)의 확대된 단면도이다. 도 5b는 본 발명의 일 실시예에 따른 상부 절연층(TFL)의 확대된 단면도이다.
도 5a를 참조하면, 표시패널(DP)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 의해 절연층, 반도체층 및 도전층을 형성한다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층 및 도전층을 선택적으로 패터닝할 수 있다. 이러한 방식으로 회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등을 형성한다.
베이스층(BL)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 베이스층(BL)은 다층구조를 가질 수 있다. 예컨대 베이스층(BL)은 합성수지층, 접착층, 및 합성수지층의 3층 구조를 가질 수도 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층(BL)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BL)의 상면에 적어도 하나의 무기층을 형성한다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 표시패널(DP)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.
버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
버퍼층(BFL) 상에 반도체 패턴이 배치된다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.
도 5a는 일부의 반도체 패턴을 도시한 것일 뿐이고, 평면 상에서 화소(PX)의 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들(PX)에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 반도체 패턴은 도핑영역과 비-도핑영역을 포함할 수 있다. 도핑영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다.
도핑영역은 전도성이 비-도핑영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 비-도핑영역이 실질적으로 트랜지스터의 액티브(또는 채널)에 해당한다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결전극 또는 연결 신호라인일 수 있다.
도 5a에 도시된 것과 같이, 제1 트랜지스터(T1)의 소스(S1), 액티브(A1), 드레인(D1)이 반도체 패턴으로부터 형성되고, 제2 트랜지스터(T2)의 소스(S2), 액티브(A2), 드레인(D2)이 반도체 패턴으로부터 형성된다. 소스(S1, S2) 및 드레인(D1, D2)은 단면 상에서 액티브(A1, A1)로부터 서로 반대 방향으로 연장된다. 도 5a에는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(SCL)은 평면 상에서 제2 트랜지스터(T2)의 드레인(D2)에 연결될 수 있다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 복수 개의 화소들(PX, 도 4a 및 도 4b 참조)에 공통으로 중첩하며, 반도체 패턴을 커버한다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로 소자층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.
제1 절연층(10) 상에 게이트(G1, G2)가 배치된다. 게이트(G1)는 금속패턴의 일부일 수 있다. 게이트(G1, G2)는 액티브(A1, A2)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(G1, G2)는 마스크와 같다.
제1 절연층(10) 상에 게이트(G1, G2)를 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 화소들(PX, 도 4a 및 도 4b 참조)에 공통으로 중첩한다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘옥사이드층일 수 있다.
제2 절연층(20) 상에 상부전극(UE)이 배치될 수 있다. 상부전극(UE)은 제2 트랜지스터(T2)의 게이트(G2)와 중첩할 수 있다. 상부전극(UE)은 금속 패턴의 일부분일 수 있다. 게이트(G2)의 일부분과 그에 중첩하는 상부전극(UE)은 커패시터(CP, 도 4a 참조)를 정의할 수 있다. 본 발명의 일 실시예에서 상부전극(UE)은 생략될 수도 있다.
제2 절연층(20) 상에 상부전극(UE)을 커버하는 제3 절연층(30)이 배치된다. 본 실시예에서 제3 절연층(30)은 단층의 실리콘옥사이드층일 수 있다. 제3 절연층(30) 상에 제1 연결전극(CNE1)이 배치될 수 있다. 제1 연결전극(CNE1)은 제1 내지 제3 절연층(10 내지 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제4 절연층(40)이 제3 절연층(30) 상에 배치된다. 제4 절연층(40)은 단층의 실리콘옥사이드층일 수 있다. 제4 절연층(40) 상에 제5 절연층(50)이 배치된다. 제5 절연층(50)은 유기층일 수 있다. 제5 절연층(50) 상에 제2 연결전극(CNE2)이 배치될 수 있다. 제2 연결전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결전극(CNE1)에 접속될 수 있다.
제5 절연층(50) 상에 제2 연결전극(CNE2)을 커버하는 제6 절연층(60)이 배치된다. 제6 절연층(60)은 유기층일 수 있다. 제6 절연층(60) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결전극(CNE2)에 연결된다. 화소 정의막(PDL)에는 개구부(OP)가 정의된다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
도 5a에 도시된 것과 같이, 표시영역(DP-DA)은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워싸을 수 있다. 본 실시예에서 발광영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들(PX, 도 4a 참조)에 공통적으로 배치된다.
도 5a 및 도 5b에 도시된 것과 같이, 제2 전극(CE) 상에 상부 절연층(TFL)이 배치된다. 상부 절연층(TFL)은 복수 개의 박막들을 포함할 수 있다. 본 실시예와 같이 상부 절연층(TFL)은 캡핑층(CPL)과 박막 봉지층(TFE)을 포함할 수 있다. 박막 봉지층(TFE)은 제1 무기층(IOL1), 유기층(OL), 및 제2 무기층(IOL2)을 포함할 수 있다.
캡핑층(CPL)은 제2 전극(CE) 상에 배치되고 제2 전극(CE)에 접촉한다. 캡핑층(CPL)은 유기물질을 포함할 수 있다. 제1 무기층(IOL1)은 캡핑층(CPL) 상에 배치되고 캡핑층(CPL)에 접촉한다. 유기층(OL)은 제1 무기층(IOL1) 상에 배치되고 제1 무기층(IOL1)에 접촉한다. 제2 무기층(IOL2)은 유기층(OL) 상에 배치되고 유기층(OL)에 접촉한다.
캡핑층(CPL)은 후속의 공정 예컨대 스퍼터링 공정으로부터 제2 전극(CE)을 보호하고, 유기발광 다이오드(OLED)의 출광효율을 향상시킨다. 캡핑층(CPL)은 제1 무기층(IOL1)보다 큰 굴절률을 가질 수 있다.
제1 무기층(IOL1) 및 제2 무기층(IOL2)은 수분/산소로부터 표시 소자층(DP-OLED)을 보호하고, 유기층(OL)은 먼지 입자와 같은 이물질로부터 표시 소자층(DP-OLED)을 보호한다. 제1 무기층(IOL1) 및 제2 무기층(IOL2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층 중 어느 하나일 수 있다. 본 발명의 일 실시예에서 제1 무기층(IOL1) 및 제2 무기층(IOL2)은 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(OL)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
본 발명의 일 실시예에서 캡핑층(CPL)과 제1 무기층(IOL1) 사이에 무기층, 예컨대 LiF층이 더 배치될 수 있다. LiF층은 유기발광 다이오드(OLED)의 출광효율을 향상시킬 수 있다.
도 6a은 본 발명의 일 실시예에 따른 입력센서(ISL)의 단면도이다. 도 6b은 본 발명의 일 실시예에 따른 입력센서(ISL)의 평면도이다. 도 6c 및 도 6d는 본 발명의 일 실시예에 따른 입력센서(ISL)의 부분 단면도이다.
도 6a에 도시된 것과 같이, 입력센서(ISL)은 제1 입력 절연층(ISL-IL1, 이하 제1 입력 절연층), 제1 도전층(ISL-CL1), 제2 절연층(ISL-IL2, 이하 제2 입력 절연층), 제2 도전층(ISL-CL2), 및 제3 절연층(ISL-IL3, 이하 제3 입력 절연층)을 포함할 수 있다. 제1 입력 절연층(ISL-IL1)은 상부 절연층(TFL) 상에 직접 배치된다. 본 발명의 일 실시예에서 제1 입력 절연층(ISL-IL1)은 생략될 수 있다.
제1 도전층(ISL-CL1) 및 제2 도전층(ISL-CL2) 각각은 단층구조를 갖거나, 제3 방향축(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전층은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 예컨대, 제1 도전층(ISL-CL1) 및 제2 도전층(ISL-CL2) 각각은 3층의 금속층 구조, 예컨대, 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 상대적으로 내구성이 높고 반사율이 낮은 금속을 외층에, 전기전도율이 높은 금속을 내층에 적용할 수 있다.
제1 도전층(ISL-CL1) 및 제2 도전층(ISL-CL2) 각각은 복수 개의 도전패턴들을 포함한다. 이하, 제1 도전층(ISL-CL1)은 제1 도전패턴들을 포함하고, 제2 도전층(ISL-CL2)은 제2 도전패턴들을 포함하는 것으로 설명된다. 제1 도전패턴들과 제2 도전패턴들 각각은 감지전극들 및 이에 연결된 신호라인들을 포함할 수 있다.
제1 입력 절연층(ISL-IL1) 내지 제3 입력 절연층(ISL-IL3) 각각은 무기층 또는 유기층을 포함할 수 있다. 본 실시예에서 제1 입력 절연층(ISL-IL1) 및 제2 입력 절연층(ISL-IL2)은 무기층일 수 있다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 제3 입력 절연층(ISL-IL3)은 유기층을 포함할 수 있다. 유기층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 6b에 도시된 것과 같이, 입력센서(ISL)는 제1 전극 그룹(EG1), 제2 전극 그룹(EG2), 및 상기 전극그룹들(EG1, EG2)에 연결된 신호라인 그룹들을 포함한다. 본 실시예에서 2개의 신호라인 그룹들(SG1, SG2)을 포함하는 입력센서(ISL)을 예시적으로 도시하였다. 입력센서(ISL)는 표시패널(DP)의 표시영역(DP-DA)과 비표시영역(DP-NDA)에 대응하는 감지영역(ISL-DA)과 배선영역(ISL-NDA)을 포함할 수 있다. 감지영역(ISL-DA)은 제1 전극 그룹(EG1), 제2 전극 그룹(EG2)이 배치된 영역으로 정의될 수 있다. 제1 신호라인 그룹(SG1) 및 제2 신호라인 그룹(SG2)은 배선영역(ISL-NDA)에 배치된다.
본 실시예에서 입력센서(ISL)은 정전용량식 터치센서일 수 있다. 제1 전극 그룹(EG1)과 제2 전극 그룹(EG2) 중 어느 하나는 구동 신호(driving signal)을 수신하고, 다른 하나는 제1 전극 그룹(EG1)과 제2 전극 그룹(EG2) 사이의 정전용량 변화량을 감지신호(sensing signal)로써 출력한다. 구동구간을 나누어 구동할 수 있고, 제1 구동구간에는 상술한 것과 같이 구동하고, 제2 구동구간에는 상술한 것과 반대로 구동할 수 있다.
제1 전극 그룹(EG1)은 복수 개의 제1 감지전극들(IE1-1 내지 IE1-10)을 포함한다. 10개의 제1 감지전극들(IE1-1 내지 IE1-10)을 포함하는 제1 전극 그룹(EG1)을 예시적으로 도시하였다. 제1 감지전극들(IE1-1 내지 IE1-10)은 제2 방향(DR2)으로 연장된 형상을 갖는다. 제2 전극 그룹(EG2)은 복수 개의 제2 감지전극들(IE2-1 내지 IE2-8)을 포함한다. 8개의 제2 감지전극들(IE2-1 내지 IE2-8)을 포함하는 제2 전극 그룹(EG2)을 예시적으로 도시하였다. 제2 감지전극들(IE2-1 내지 IE2-8)은 제1 방향(DR1)으로 연장된 형상을 갖는다. 제2 감지전극들(IE2-1 내지 IE2-8)은 제1 감지전극들(IE1-1 내지 IE1-10)보다 큰 길이를 갖는다.
제1 신호라인 그룹(SG1)은 제1 감지전극들(IE1-1 내지 IE1-10)과 동일한 개수의 신호라인들을 포함할 수 있다. 제1 신호라인 그룹(SG1)의 신호라인들은 제1 감지전극들(IE1-1 내지 IE1-10)의 양쪽 말단 중 적어도 일단에 연결될 수 있다. 제2 신호라인 그룹(SG2)은 제2 감지전극들(IE2-1 내지 IE2-8)과 동일한 개수의 신호라인들을 포함할 수 있다. 제2 신호라인 그룹(SG2)의 신호라인들은 제2 감지전극들(IE2-1 내지 IE2-8)의 양쪽 말단 중 적어도 일단에 연결될 수 있다.
제1 신호라인 그룹(SG1)의 신호라인들은 컨택홀들(CNT)을 통해 패드영역(NDA-PA)의 일측에 배치된 보조라인들(SSL, 도 4a 참조)의 일부에 연결될 수 있다. 제2 신호라인 그룹(SG2)의 신호라인들은 컨택홀들(CNT)을 통해 패드영역(NDA-PA)의 타측에 배치된 보조라인들(SSL, 도 4a 참조)의 일부에 연결될 수 있다.
컨택홀들(CNT)은 제1 신호라인 그룹(SG1)의 신호라인들과 보조라인들(SSL) 사이에 배치된 절연층들을 관통한다. 컨택홀들(CNT)은 제1 내지 제6 절연층(10 내지 60) 중 일부를 관통하고, 입력센서(ISL)의 제1 입력 절연층(ISL-IL1) 및 제2 입력 절연층(ISL-IL2)을 관통할 수 있다.
제1 감지전극들(IE1-1 내지 IE1-10) 각각은 복수 개의 제1 센서부들(SP1)과 복수 개의 제1 연결부들(CP1)을 포함할 수 있다. 제2 감지전극들(IE2-1 내지 IE2-8) 각각은 복수 개의 제2 센서부들(SP2)과 복수 개의 제2 연결부들(CP2)을 포함한다.
도 6c는 도 6b의 X-X'에 대응하는 단면을 도시하였다. 도 6c에는 제1 연결부(CP1)와 제2 연결부(CP2)가 교차하는 실시예를 도시하였다. 본 실시예에서 제1 연결부(CP1)가 브릿지 패턴에 해당할 수 있다. 본 발명의 일 실시예에서 제2 연결부(CP2)가 브릿지 패턴일 수도 있다.
도 6b 및 도 6c를 참조하면, 복수 개의 제1 연결부들(CP1)는 제1 도전층(ISL-CL1)으로부터 형성되고, 복수 개의 제1 센서부들(SP1), 복수 개의 제2 센서부들(SP2), 및 복수 개의 제2 연결부들(CP2)은 제2 도전층(ISL-CL2)으로부터 형성될 수 있다. 제2 입력 절연층(ISL-IL2)을 관통하는 컨택홀들(CNT-IL2)을 통해서 제1 센서부들(SP1)과 제1 연결부(CP1)가 접속될 수 있다.
본 실시예에서 복수 개의 제1 연결부들(CP1)과 복수 개의 제2 연결부들(CP2)이 서로 교차하는 것으로 도시하였으나, 이에 제한되지 않는다. 예컨대, 제1 연결부들(CP1) 각각은 제2 연결부들(CP2)에 비-중첩하도록 "∧"의 굽은선 및/또는 "∨"의 굽은선 형태로 변형될 수 있다. "∧"의 굽은선 및/또는 "∨"의 굽은선 형태의 제1 연결부들(CP1)은 평면 상에서 제2 센서부들(SP2)에 중첩할 수 있다.
본 발명에 따르면, 제1 신호라인 그룹(SG1) 및 제2 신호라인 그룹(SG2)의 신호라인들은 제1 감지전극들(IE1-1 내지 IE1-10)과 동일한 층 상에 배치된 부분과 제2 감지전극들(IE2-1 내지 IE2-8)과 동일한 층 상에 배치된 부분 중 적어도 하나를 포함한다.
도 6d는 도 6b의 XI-XI'에 대응하는 단면을 도시하였다. 제1 신호라인 그룹(SG1)의 열번째 신호라인들(SG1-10)이 예시적으로 도시되었다. 제1 신호라인 그룹(SG1)은 적어도 제2 감지전극들(IE2-1 내지 IE2-8)과 동일한 층 상에 배치된 부분을 포함한다. 제1 신호라인 그룹(SG1) 및 제2 신호라인 그룹(SG2)의 신호라인들은 제1 도전층(ISL-CL1, 도 6a 참조)으로부터 형성된 부분을 더 포함할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 표시패널(DP)의 패드영역(NDA-PA)의 부분 평면도이다. 도 7b 내지 도 7d는 도 7a의 I-I'에 대응하는 단면도이다. 이하, 도 1 내지 도 6d를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 7a 내지 도 7d는 제1 종의 신호패드들(DP-PD)을 예시적으로 도시하였으나, 이하의 설명은 제2 종의 신호패드들(ISL-PD)에도 동일하게 적용될 수 있다.
신호패드들(DP-PD)은 제2 방향(DR2)을 따라 일정한 간격으로 나열될 수 있다. 도 7a에 도시된 신호라인(DL)의 일부분은 도 4a에 도시된 신호라인(DL)의 제4 부분(P4)에 대응할 수 있다. 신호라인(DL)의 말단부(DL-E)는 라인부(DL-S) 대비 더 큰 너비를 가질 수 있다. 너비는 제2 방향(DR2) 내의 최단 길이로 정의된다. 본 발명의 일 실시예에서, 말단부(DL-E)는 라인부(DL-S)와 구별되지 않고 서로 동일한 너비를 가질 수 도 있다. 도 7a에서 컨택홀(CNT)은 복수 개의 컨택홀들을 단순하게 1개로 도시하였다.
도 7b를 참조하면, 제2 절연층(20) 상에 신호라인(DL)의 말단부(DL-E)가 배치된다. 신호라인(DL)의 말단부(DL-E)는 도 5a에 도시된 상부전극(UE)과 동일한 층 상에 배치된다. 이것은 도 4a에 도시된 신호라인(DL)의 제4 부분(P4)이 상부전극(UE)과 동일한 층 상에 배치된 것과 같다. 도 4a에 도시된 신호라인(DL)의 제1 부분(P1) 및 제3 부분(P3)은 도 5a에 도시된 제2 연결전극(CNE2)와 같은 층 상에 배치되고, 신호라인(DL)의 제2 부분(P2)이 상부전극(UE)과 동일한 층 상에 배치될 수 도 있다.
제1 도전패턴(CL1)은 제3 절연층(30) 상에 배치되고, 말단부(DL-E)에 중첩한다. 제1 도전패턴(CL1)은 제3 절연층(30)을 관통하는 제1 컨택홀(CNT1)을 통해 말단부(DL-E)에 접속된다.
제1 도전패턴(CL1)은 말단부(DL-E)에 중첩하는 제1 부분(CL-P1) 및 제1 부분(CL-P1)으로부터 연장된 제2 부분(CL-P2)을 포함한다. 제2 부분(CL-P2)은 대응하는 신호라인(DL)의 가장 인접한 다른 하나의 신호라인(DL)의 말단부(DL-E)와 대응하는 신호라인(DL)의 말단부(DL-E) 사이에 배치된다.
도 7a 및 도 7b에 있어서, 제2 부분(CL-P2)은 제1 부분(CL-P1)의 좌측으로 연장된 부분으로 정의되었다. 제1 도전패턴(CL1)은 제1 부분(CL-P1)의 우측으로 연장되어 말단부(DL-E)에 비-중첩하는 부분을 더 포함할 수 있다. 해당 부분이 제3 부분으로 정의될 수 있으나, 컨택홀에 의해 충분한 컨택 면적을 확보할 수 없는 부분은 본 실시예에서 무시될 수 있다.
제2 부분(CL-P2)은 대응하는 신호라인(DL)의 말단부(DL-E)에 비-중첩하는 부분으로 정의될 수 있다. 도 7b에 도시된 우측 신호패드(DP-PD)의 제2 부분(CL-P2)은 도 7b에 도시된 2개의 신호라인(DL)의 말단부(DL-E) 사이에 배치된다.
제4 절연층(40) 상에 제2 도전패턴(CL2)이 배치된다. 제2 도전패턴(CL2)은 제4 절연층(40)을 관통하는 제2 컨택홀(CNT2)을 통해 제2 부분(CL-P2)에 접속된다. 평면 상에서 제2 컨택홀(CNT2)은 말단부(DL-E)에 비-중첩한다.
제4 절연층(40) 상에 제6 절연층(60)이 배치된다. 제6 절연층(60)에 제2 도전패턴(CL2)을 노출시키는 제3 컨택홀(CNT3, CNT30)이 정의된다. 도 7b에는 2 종류의 제3 컨택홀(CNT3, CNT30)이 예시적으로 도시되었다. 좌측의 제3 컨택홀(CNT3)과 우측의 제3 컨택홀(CNT30)은 공정 순서가 상이하다. 좌측의 접속구조는 제3 컨택홀(CNT3)이 형성된 후 제1 입력 절연층(ISL-IL1)을 형성한 것이고, 우측의 접속구조는 제6 절연층(60)과 제1 입력 절연층(ISL-IL1)을 형성한 후, 제1 입력 절연층(ISL-IL1)과 제6 절연층(60)에 제3 컨택홀(CNT3)을 형성한 것이다.
좌측의 접속구조는 제3 컨택홀(CNT3)이 형성된 후, 제1 입력 절연층(ISL-IL1)을 증착하고, 그 후 제1 입력 절연층(ISL-IL1)에 제2 도전패턴(CL2)을 노출시키는 제4 컨택홀(CNT4)을 형성한다.
좌측의 컨택홀(CNT3, CNT4)과 우측의 컨택홀(CNT30)이 하나의 패드영역(NDA-PA)에 동시에 도시되었으나, 이는 설명을 위한 것일 뿐이고, 패드영역(NDA-PA) 내 접속구조는 좌측과 우측 중 어느 하나로 동일하게 형성될 수 있다.
도 7a 및 도 7b에 도시된 패드영역(NDA-PA)의 단면과 도 5a에 도시된 표시영역(DP-DA)의 단면을 참조하면 절연층의 적층 구조가 서로 다른 것을 알 수 있다. 패드영역(NDA-PA)에는 제5 절연층(50)이 배치되지 않을 수 있다. 따라서 제2 도 5a의 연결전극(CNE2)과 도 7b의 제2 도전패턴(CL2)이 동일한 공정에 의해 형성되더라도 다른 층 상에 배치된다.
또한, 도 3 내지 도 5a를 참조하면, 상부 절연층(TFL) 역시 패드영역(NDA-PA)에 형성되지 않을 수 있다. 도 6a를 참조하여 설명한 제1 입력 절연층(ISL-IL1), 제2 입력 절연층(ISL-IL2), 및 제3 입력 절연층(ISL-IL3) 중 제2 입력 절연층(ISL-IL2) 및 제3 입력 절연층(ISL-IL3)은 패드영역(NDA-PA)에 형성되지 않을 수 있다. 패드영역(NDA-PA) 내에서, 제4 절연층(40) 상에 제6 절연층(60) 이 직접 배치되고, 제6 절연층(60) 상에 제1 입력 절연층(ISL-IL1)이 직접 배치된다.
본 실시예에서 제2 도전패턴(CL2) 상에 배치되고, 제2 도전패턴(CL2)을 노출시키는 절연층을 패드 절연층으로 정의할 수 있다. 패드 절연층은 표시영역(DP-DA) 및 패드영역(NDA-PA)에 중첩한다. 본 실시예에서 패드 절연층은 제6 절연층(60) 및 제1 입력 절연층(ISL-IL1)을 포함할 수 있다.
좌측의 컨택홀(CNT3, CNT4)과 우측의 컨택홀(CNT30) 각각은 패드 컨택홀로 정의될 수 있다. 제3 도전패턴(CL3)은 패드 컨택홀(CNT3, CNT4, CNT30)을 통해 제2 도전패턴(CL2)에 접속된다. 제3 도전패턴(CL3)은 도 6a에 도시된 제2 도전층(ISL-CL2)으로부터 형성될 수 있다. 제3 도전패턴(CL3)은 다층 구조를 가질 수 있고, 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다.
제3 도전패턴(CL3)은, 평면 상에서, 패드 컨택홀(CNT3, CNT4, CNT30)의 내측에 배치된다. 제3 도전패턴(CL3)은, 제3 방향(DR3) 내에서, 패드 컨택홀(CNT3, CNT30)의 내측에 배치된다. 좌측의 컨택홀(CNT3, CNT4)을 참조하면, 제3 도전패턴(CL3)은 2개의 패드 컨택홀(CNT3, CNT4) 중 적어도 하나의 패드 컨택홀(CNT3)의 내측에 배치된다. 제3 도전패턴(CL3)은 이방성 도전필름(ACF, 도 4a 참조)에 직접 접속하는 패턴으로 본 실시예에서 상부 도전패턴으로 정의될 수 있다.패드영역(NDA-PA) 내 제6 절연층(60)의 두께(TH61, 도 7a 참조)와 표시영역(DP-DA) 내 제6 절연층(60)의 두께(TH60, 도 5a 참조)는 서로 다를 수 있다. 하프톤 마스크를 이용하여 유기층인 제6 절연층(60)의 두께를 영역에 따라 제어할 수 있다.
패드영역(NDA-PA) 내 제6 절연층(60)의 두께(TH61)를 표시영역(DP-DA) 내 제6 절연층(60)의 두께(TH60)보다 얇게 형성할 수 있다. 패드영역(NDA-PA) 내 제6 절연층(60)의 두께(TH61)는 표시영역(DP-DA) 내 제6 절연층(60)의 두께(TH60)의 약 45% 내지 약 55%일 수 있다. 패드영역(NDA-PA) 내에서 2개의 말단부들(DL-E) 사이에 배치된 영역(60-BP, 이하 격벽 영역)의 두께(TH61)를 측정하였고, 표시영역(DP-DA) 내에서 트랜지스터(T2)에 중첩하는 영역의 제6 절연층(60)의 두께(TH60)를 측정하였다.
패드영역(NDA-PA) 내 제6 절연층(60)의 두께(TH61)를 얇게 하여 제3 도전패턴(CL3)과 이방성 도전필름(ACF, 도 4a 참조)의 본딩 특성을 향상시킬 수 있다. 제3 도전패턴(CL3)이 제6 절연층(60)의 상면 및 제1 입력 절연층(ISL-IL1)의 상면보다 낮게 위치된다. 신호라인(DL)의 말단부들(DL-E)에 중첩하는 패드 절연층의 일부분은 제3 도전패턴(CL3)들의 쇼트를 방지하는 격벽의 기능을 갖는다.
예컨대, 제1 도전층(ISL-CL1)을 제1 입력 절연층(ISL-IL1) 상에 전체적으로 형성한 후, 제1 도전층(ISL-CL1)으로부터 제1 연결부(CP1, 도 6c 참조)를 형성하기 위해 식각 공정을 거친다. 패드영역(NDA-PA) 내 제1 도전층(ISL-CL1)을 식각하는 과정에서 잔여물이 제1 입력 절연층(ISL-IL1) 상에 남을 수 있다. 격벽 영역(60-BP)은 격벽의 기능을 수행함으로써 식각 잔여물이 인접한 신호패드들(DP-PD)의 제3 도전패턴들(CL3)을 쇼트시키는 것을 방지할 수 있다.
도 7c에 도시된 것과 같이, 본 발명의 일 실시예에서 신호라인(DL)의 말단부(DL-E)는 도 5a에 도시된 게이트(G2)와 동일한 층 상에 배치될 수 있다. 제1 컨택홀(CNT1)이 제2 절연층(20)과 제3 절연층(30)을 관통한다. 게이트(G2)와 신호라인(DL)의 말단부(DL-E)는 동일한 공정에 의해 형성될 수 있다.
도 7d에 도시된 것과 같이, 본 발명의 일 실시예에서 제2 도전패턴(CL2)은 말단부(DL-E)에 중첩하는 제1 부분(CL-P1) 및 제1 부분(CL-P1)으로부터 연장된 제2 부분(CL-P2)을 포함할 수도 있다. 평면 상에서 제2 컨택홀(CNT2)이 제1 컨택홀(CNT1)에 중첩할 수 있다. 제2 도전패턴(CL2)의 제1 부분(CL-P1)이 2 컨택홀(CNT2)을 통해서 제1 도전패턴(CL1)에 접속된다.
제3 컨택홀(CNT3, CNT30)이 제2 도전패턴(CL2)의 제2 부분(CL-P2)을 노출시키고, 제2 도전패턴(CL2)의 제2 부분(CL-P2)에서 제3 도전패턴(CL3)과 접속된다.
이때, 제1 도전패턴(CL1)은 제2 도전패턴(CL2)보다 제2 방향(DR2) 내에서 작은 길이를 가질 수 있다. 평면 상에서 제1 도전패턴(CL1)은 제3 컨택홀(CNT3, CNT30)에 비-중첩할 수 있다. 제1 도전패턴(CL1)은 제2 도전패턴(CL2)의 제2 부분(CL-P2)에 대응하는 부분을 더 포함할 수도 있다.
도 8a는 본 발명의 일 실시예에 따른 패드영역(NDA-PA)의 부분 평면도이다. 도 8b는 도 8a의 II-II'에 대응하는 단면도이다. 도 8c는 도 8a의 III-III'에 대응하는 단면도이다. 이하, 도 1 내지 도 7d를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
신호패드들(DP-PD)은 복수 개의 패드행, 예컨대 서로 다른 제1 패드행(PDL1)과 제2 패드행(PDL2)를 이룰 수 있다. 제1 방향(DR1) 내에서 제2 패드행(PDL2)은 제1 패드행(PDL1)보다 표시패널의 엣지(DP-E)에 더 인접하게 배치된다. 제1 패드행(PDL1)의 신호패드들은 제1 신호패드들(DP-PD1)로 정의되고, 제2 패드행(PDL2)의 신호패드들은 제2 신호패드들(DP-PD2)로 정의될 수 있다.
제2 신호패드들(DP-PD2)은 제1 신호패드들(DP-PD1)과 엇갈리게 배치된다. 제1 패드행(PDL1)의 제3 도전패턴(CL3)은 제2 패드행(PDL2)에 연결된 신호라인의 말단부(DL-E)과 제1 방향(DR1) 내에서 정렬될 뿐이고, 제2 패드행(PDL2)의 제3 도전패턴(CL3)에 대하여 대각선 상에 배치된다.
도 7b에 도시된 신호패드들(DP-PD)과 실질적으로 동일한 단면 구조를 갖는 제1 신호패드들(DP-PD1)의 단면 구조를 도 8b에 예시적으로 도시하였다. 도 8b를 참조하면, 좌측과 우측의 제3 컨택홀(CNT3)이 동일한 것을 알 수 있다.
제2 신호패드들(DP-PD2)에 연결된 신호라인(DL)의 라인부(DL-S)가 제1 패드행(PDL1)의 제3 도전패턴(CL3)에 중첩하는 것을 알 수 있다. 제2 신호패드들(DP-PD2)에 연결된 신호라인(DL)은 도 5a에 도시된 게이트(G2)와 동일한 층 상에 배치된다.
도 7c에 도시된 좌측 신호패드(DP-PD)과 실질적으로 동일한 단면 구조를 갖는 제2 신호패드들(DP-PD2)의 단면 구조를 도 8c에 예시적으로 도시하였다. 본 발명의 일 실시예에서 도 8b 및 도 8c에 도시된 제1 신호패드들(DP-PD1) 및 제2 신호패드들(DP-PD2)의 단면 구조는 도 7d의 좌측 신호패드(DP-PD) 또는 우측 신호패드(DP-PD)와 같이 변형될 수도 있다. 다시 말해, 제2 도전패턴(CL2)이 제1 부분(CL-P1)과 제2 부분(CL-P2)을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 패드영역(NDA-PA)의 부분 단면도이다. 이하, 도 1 내지 도 8c를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 9를 참조하면, 도 7b를 참조하여 신호패드(DP-PD) 대비 제2 도전패턴(CL2)이 생략된 것을 알 수 있다. 절연층들(10 내지 40)의 적층구조는 도 7b와 동일하게 도시하였으나, 일부 절연층, 예컨대, 제4 절연층(40)은 삭제될 수도 있다.
다시 말해, 제1 및 제2 신호라인들(DL)에 각각 연결된 신호패드들(DP-PD)은 동일한 적층구조를 가질 수 있다. 이때, 신호패드들(DP-PD)은 중간 도전패턴(CL1)과 상부 도전패턴(CL3)을 포함한다. 중간 도전패턴(CL1)은 신호라인의 말단부들(DL-E)에 중첩하는 제1 부분(CL-P1) 및 제1 부분(CL-P1)으로부터 연장되고, 평면 상에서 2개의 신호라인(DL)의 말단부들(DL-E) 사이에 배치된 제2 부분(CL-P2)을 포함한다. 본 실시예에 따르면 중간 도전패턴(CL1)이 1개의 도전층으로부터 형성된 단층의 도전패턴을 포함하고, 도 7b를 참조하여 설명한 실시예에 따르면 중간 도전패턴(CL1)이 2개의 도전층으로부터 형성된 복층의 도전패턴들을 포함하는 것과 같다.
중간 도전패턴(CL1)의 제1 부분(CL-P1)은 신호라인의 말단부(DL-E)와 직접적으로 접속되거나, 다른 도전패턴을 통해 접속될 수 있다. 중간 도전패턴(CL1)의 제2 부분(CL-P2)은 상부 도전패턴(CL3)과 직접적으로 접속되거나, 다른 도전패턴을 통해 접속될 수 있다. 상부 도전패턴(CL3)은 제1 및 제2 신호라인들(DL)의 말단부들(DL-E)에 비-중첩한다.
도 10a는 본 발명의 일 실시예에 따른 패드영역(NDA-PA)의 부분 평면도이다. 도 10b 내지 도 10e는 도 10a의 IV-IV'에 대응하는 단면도이다. 이하, 도 1 내지 도 9를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 10a에는 제1 패드행(PDL1)과 제2 패드행(PDL2)를 포함하는 패드영역(NDA-PA)이 예시적으로 도시하였다. 본 실시예에 따르면, 앞서 설명한 신호패드들(DP-PD)과 달리, 신호패드들(DP-PD)이 제2 방향(DR2)으로 연장된 도전패턴을 포함하지 않는다.
도 10b 및 도 10c는 도 7b 및 도 7c에 각각 대응하는 단면을 도시하였다. 신호패드(DP-PD)는 제1 도전패턴(CL1), 제2 도전패턴(CL2), 및 제3 도전패턴(CL3)을 포함한다. 제2 컨택홀(CNT2)이 제1 컨택홀(CNT1)에 중첩한다. 제2 컨택홀(CNT2) 및 제1 컨택홀(CNT1)은 말단부(DL-E), 제1 도전패턴(CL1), 제2 도전패턴(CL2), 및 제3 도전패턴(CL3)에 중첩한다. 본 실시예에서 중간 도전패턴은 2층 구조로 설명되었으나, 이에 제한되지 않는다. 본 발명의 일 실시예에서 중간 도전패턴은 제1 도전패턴(CL1)과 제2 도전패턴(CL2) 중 어느 하나 만을 포함할 수 있다.
패드영역(NDA-PA) 내 격벽 영역(60-BP)의 두께(TH62)는 도 5a에 도시된 표시영역(DP-DA) 내 제6 절연층(60)의 두께(TH60)보다 얇게 형성할 수 있다. 격벽 영역(60-BP)의 두께(TH62)는 표시영역(DP-DA) 내 제6 절연층(60)의 두께(TH60)의 약 60% 내지 약 80%일 수 있다. 노광 단계에서 격벽 영역(60-BP)에 조사되는 광량을 조절하여 격벽 영역(60-BP)의 두께를 조절할 수 있다.
본 실시예에서 격벽 영역(60-BP)의 두께(TH62)는 도 7b에 도시된 격벽 영역(60-BP)의 두께(TH61) 대비 상대적으로 크다. 본 실시예에서 말단부(DL-E), 제1 도전패턴(CL1), 제2 도전패턴(CL2), 및 제3 도전패턴(CL3)가 동일한 위치에 적층되었기 때문에, 제3 도전패턴(CL3)의 최 상단이 위치가 도 7b에 도시된 제3 도전패턴(CL3)의 최 상단의 위치 대비 높아졌다. 따라서, 본 실시예에 따른 격벽 영역(60-BP)의 두께가 도 7b에 도시된 격벽 영역(60-BP)의 두께보다 두꺼워야 격벽 영역(60-BP)이 앞서 설명한 격벽의 기능을 가질 수 있다.
도 10d는 도 7b에 대응하는 단면을 도시하였다. 본 실시예에서 격벽 영역(60-BP)의 두께(TH61)는 표시영역(DP-DA) 내 제6 절연층(60)의 두께(TH60)의 약 45% 내지 약 55%일 수 있다. 본 실시예에 따르면, 패드 절연층은 제3 입력 절연층(ISL-IL3)을 더 포함한다. 제3 입력 절연층(ISL-IL3)은 제3 도전패턴(CL3)을 노출하는 개구부(IL3-OP)를 포함한다. 본 발명의 일 실시예에서 패드 절연층은 제2 입력 절연층(ISL-IL2)을 더 포함할 수도 있다. 이때, 제2 입력 절연층(ISL-IL2)에는 제2 도전패턴(CL2)을 노출하는 컨택홀이 정의된다.
제3 입력 절연층(ISL-IL3)은 유기층일 수 있다. 제3 입력 절연층(ISL-IL3)의 2개의 말단부들(DL-E) 사이에 배치된 영역은 격벽의 기능을 갖는다. 제3 입력 절연층(ISL-IL3)의 2개의 신호패드들(DP-PD) 사이에 배치된 부분의 상면(IL3-US)은 상부 도전패턴(CL3)의 최 상단(CL3-UP)보다 상측에 배치된다.
도 10e는 도 10d와 다른 실시예에 따른 패드영역(NDA-PA)의 단면을 도시하였다. 본 실시예에 따르면, 패드 절연층은 제6 절연층(60)을 포함하지 않는다. 패드 절연층은 제1 입력 절연층(ISL-IL1) 내지 제3 입력 절연층(ISL-IL3)을 포함한다. 제1 입력 절연층(ISL-IL1) 및 제2 입력 절연층(ISL-IL2)은 무기층을 포함하고, 제3 입력 절연층(ISL-IL3)은 유기층을 포함할 수 있다.
제3 입력 절연층(ISL-IL3)의 2개의 말단부들(DL-E) 사이에 배치된 영역은 격벽의 기능을 갖는다. 제3 입력 절연층(ISL-IL3)의 2개의 신호패드들(DP-PD) 사이에 배치된 부분의 상면(IL3-US)은 상부 도전패턴(CL3)의 최 상단(CL3-UP)보다 상측에 배치된다.
도 10a 내지 도 10e를 참조하면, 신호라인의 말단부들(DL-E) 사이에 배치된 패드 절연층의 두께를 조절함으로써 제3 도전패턴들(CL3)의 쇼트를 방지할 수 있다. 패드 절연층의 일부분은 격벽의 기능을 갖는다. 그밖에 패드 절연층의 적층구조를 제어하거나, 입력센서(ISL)와 동시에 형성되는 유기층의 두께를 조절하여 격벽을 형성한다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
10 내지 30 제1 내지 제3 절연층
10 내지 40 절연층
10 내지 60 제1 내지 제6 절연층
10 내지 60 제1 내지 제6 절연층
ACF 이방성 도전필름
ADS 접착부재
BFL 버퍼층
BL 베이스층
CL1 제1 도전패턴
CL2 제2 도전패턴, 중간 도전패턴
CL3 제3 도전패턴, 상부 도전패턴
CNE1 제1 연결전극
CNE2 제2 연결전극
CNT 컨택홀
DD 표시장치
DL-E 말단부
DL-S 라인부
DL 데이터 라인, 신호라인
DP-CL 회로 소자층
DP-E 엣지
DP-NDA 비표시영역
DP-OLED 표시 소자층
DP-PD 신호패드
DP-PD1 제1 신호패드
DP-PD2 제2 신호패드
DP 표시패널
ISL-CL1 제1 도전층
ISL-CL2 제2 도전층
ISL-IL1 제1 입력 절연층
ISL-IL2 제2 입력 절연층
ISL-IL3 제3 입력 절연층
NDA-PA 패드영역
NPXA 비발광영역
PCB 회로기판
PDL1 제1 패드행
PDL2 제2 패드행
PX 화소
TFL 상부 절연층
UE 상부전극

Claims (23)

  1. 베이스층;
    상기 베이스층 상에 배치된 전자 소자들;
    상기 전자 소자들에 전기적으로 연결된 신호라인들;
    상기 신호라인들 중 대응하는 신호라인에 각각 연결된 신호패드들; 및
    패드 절연층을 포함하고,
    상기 신호패드들 각각은,
    상기 대응하는 신호라인의 말단부에 중첩하고, 상기 대응하는 신호라인의 상기 말단부에 접속된 제1 도전패턴;
    상기 제1 도전패턴에 중첩하도록 상기 제1 도전패턴 상에 배치되며, 상기 제1 도전패턴에 접속된 제2 도전패턴; 및
    상기 제2 도전패턴에 중첩하도록 상기 제2 도전패턴 상에 배치되며, 상기 제2 도전패턴에 접속된 제3 도전패턴을 포함하고,
    상기 제1 도전패턴과 상기 제2 도전패턴 중 어느 하나는, 상기 대응하는 신호라인의 상기 말단부에 중첩하는 제1 부분 및 상기 제1 부분으로부터 연장되고 상기 신호라인들 중 상기 대응하는 신호라인에 가장 인접한 다른 하나의 신호라인의 말단부와 상기 대응하는 신호라인의 상기 말단부 사이에 배치된 제2 부분을 포함하고,
    상기 패드 절연층은 상기 전자 소자들, 상기 신호라인들, 및 상기 제1 도전패턴에 중첩하고, 상기 패드 절연층에는 상기 제2 도전패턴의 적어도 일부분을 노출하는 패드 컨택홀이 정의되며, 상기 제3 도전패턴은 상기 패드 컨택홀을 통해 상기 제2 도전패턴에 접속된 표시장치.
  2. 제1 항에 있어서,
    상기 제3 도전패턴은 평면 상에서 상기 패드 컨택홀의 내측에 배치된 표시장치.
  3. 제1 항에 있어서,
    상기 대응하는 신호라인의 상기 말단부 상에 배치된 제1 절연층 및 상기 제1 도전패턴 상에 배치된 제2 절연층을 더 포함하고,
    상기 제1 절연층에는 상기 대응하는 신호라인의 상기 말단부를 노출하는 제1 컨택홀이 정의되며, 상기 제1 도전패턴은 상기 제1 컨택홀을 통해 상기 대응하는 신호라인의 상기 말단부에 연결되고,
    상기 제2 절연층에는 상기 제1 도전패턴을 노출하는 제2 컨택홀이 정의되며, 상기 제2 도전패턴은 상기 제2 컨택홀을 통해 상기 제1 도전패턴에 연결된 표시장치.
  4. 제3 항에 있어서,
    상기 제1 도전패턴은 상기 제1 부분 및 상기 제2 부분을 포함하고,
    평면 상에서 상기 제2 컨택홀은 상기 제1 도전패턴의 상기 제2 부분에 중첩하는 표시장치.
  5. 제3 항에 있어서,
    상기 제2 도전패턴은 상기 제1 부분 및 상기 제2 부분을 포함하고,
    평면 상에서 상기 제2 컨택홀은 상기 제1 도전패턴 및 상기 제2 도전패턴의 상기 제1 부분에 중첩하고, 상기 패드 컨택홀은 상기 제2 도전패턴의 상기 제2 부분에 중첩하는 표시장치.
  6. 제1 항에 있어서,
    상기 패드 절연층 하측에 배치된 제1 절연층, 제2 절연층, 제3 절연층, 및 제4 절연층을 더 포함하고,
    상기 전자 소자들은 상부전극, 트랜지스터 및 상기 트랜지스터와 전기적으로 연결된 발광소자를 포함하고,
    상기 트랜지스터는 액티브, 상기 액티브 상에 배치된 게이트, 상기 액티브의 일측로부터 연장된 소스, 및 상기 액티브의 타측으로부터 연장된 드레인을 포함하고,
    상기 제1 절연층은 상기 액티브, 상기 소스, 및 상기 드레인을 커버하고, 상기 제2 절연층은 상기 제1 절연층 상에 배치된 상기 게이트를 커버하고, 상기 제3 절연층은 상기 제2 절연층 상에 배치된 상기 상부전극을 커버하고, 상기 제4 절연층은 상기 제3 절연층을 커버하는 표시장치.
  7. 제6 항에 있어서,
    상기 말단부는 상기 게이트 또는 상기 상부전극과 동일한 층 상에 배치된 표시장치.
  8. 제6 항에 있어서,
    상기 제1 도전패턴은 상기 제3 절연층 상에 배치되고, 상기 제2 도전패턴은 상기 제4 절연층 상에 배치된 표시장치.
  9. 제6 항에 있어서,
    상기 패드 절연층은 유기층을 포함하고,
    상기 유기층의 상기 다른 하나의 신호라인의 상기 말단부와 상기 대응하는 신호라인의 상기 말단부 사이에 배치된 부분의 두께는 상기 유기층의 상기 트랜지스터에 중첩한 부분의 두께의 약 45% 내지 55%인 표시장치.
  10. 제6 항에 있어서,
    상기 제1 절연층, 상기 제2 절연층, 상기 제3 절연층, 및 상기 제4 절연층은 무기층을 포함하고, 상기 패드 절연층은 유기층을 포함하는 표시장치.
  11. 제1 항에 있어서,
    상기 전자 소자들은 발광소자들을 포함하고,
    상기 표시장치는 상기 패드 절연층 상에 배치되고 상기 발광소자들을 커버하는 박막 봉지층 및 상기 박막 봉지층 상에 배치되고 감지전극들을 포함하는 입력센서를 더 포함하는 표시장치.
  12. 제11 항에 있어서,
    상기 신호라인들은 상기 발광소자들에 연결된 제1 신호라인들 및 상기 감지전극들에 연결된 제2 신호라인들을 포함하는 표시장치.
  13. 제1 항에 있어서,
    상기 신호라인들은 서로 다른 층 상에 배치된 복수 개의 부분들을 포함하는 표시장치.
  14. 제1 항에 있어서,
    상기 신호패드들은 제1 신호패드들과 제2 신호패드들을 포함하고,
    상기 제1 신호패드들은 제1 패드행을 이루고, 상기 제2 신호패드들은 상기 제1 패드행과 다른 제2 패드행을 이루며,
    상기 제2 신호패드들은 상기 제1 신호패드들과 엇갈리게 배치된 표시장치.
  15. 제14 항에 있어서,
    상기 제2 신호패드들은 상기 제1 신호패드들보다 상기 베이스층의 엣지에 더 인접하게 배치되고,
    상기 신호라인들 중 상기 제2 신호패드들 중 어느 하나에 연결된 신호라인은 상기 제1 신호패드들 중 대응하는 제1 신호패드의 상기 제2 부분에 중첩하는 표시장치.
  16. 제14 항에 있어서,
    상기 신호라인들 중 상기 제2 신호패드들 중 어느 하나에 연결된 신호라인의 말단부는 상기 제1 신호패드들 중 어느 하나에 연결된 신호라인의 말단부와 다른 층 상에 배치된 표시장치.
  17. 제1 항에 있어서,
    상기 신호패드들에 전기적으로 접속되는 회로기판; 및
    상기 신호패드들과 상기 회로기판을 결합하는 이방성 도전필름을 더 포함하는 표시장치.
  18. 제1 신호라인 및 제2 신호라인;
    상기 제1 신호라인 및 상기 제2 신호라인에 각각 연결된 제1 신호패드 및 제2 신호패드; 및
    상기 제1 신호라인 및 상기 제2 신호라인에 중첩하는 패드 절연층을 포함하고,
    상기 제1 신호패드는,
    상기 제1 신호라인의 말단부에 중첩하고, 상기 제1 신호라인의 상기 말단부에 접속된 중간 도전패턴; 및
    상기 중간 도전패턴 상에 배치되며, 상기 패드 절연층으로부터 노출된 상부 도전패턴을 포함하고,
    상기 중간 도전패턴은 상기 제1 신호라인의 상기 말단부에 중첩하는 제1 부분 및 상기 제1 부분으로부터 연장되고 상기 제1 신호라인의 상기 말단부와 상기 제2 신호라인의 말단부 사이에 배치된 제2 부분을 포함하고,
    상기 상부 도전패턴은 상기 제2 부분에 접속된 표시장치.
  19. 제18 항에 있어서,
    상기 상부 도전패턴은 상기 제1 신호라인의 상기 말단부 및 상기 제2 신호라인의 상기 말단부에 비-중첩하는 표시장치.
  20. 표시영역과 비표시영역을 포함하는 베이스층;
    상기 표시영역 상에 배치된 제1 스위칭 트랜지스터 및 제2 스위칭 트랜지스터;
    상기 제1 스위칭 트랜지스터 및 상기 제2 스위칭 트랜지스터에 각각 연결된 제1 신호라인 및 제2 신호라인;
    상기 제1 신호라인 및 상기 제2 신호라인에 각각 연결된 제1 신호패드 및 제2 신호패드; 및
    상기 제1 스위칭 트랜지스터, 상기 제2 스위칭 트랜지스터, 상기 제1 신호라인, 상기 제2 신호라인에 중첩하는 패드 절연층을 포함하고,
    상기 제1 신호패드 및 상기 제2 신호패드 각각은,
    상기 제1 신호라인 및 상기 제2 신호라인 중 대응하는 신호라인의 말단부에 중첩하고, 상기 대응하는 신호라인의 상기 말단부에 전기적으로 접속된 중간 도전패턴; 및
    상기 중간 도전패턴 상에 배치되며, 상기 패드 절연층으로부터 노출된 상부 도전패턴을 포함하고,
    상기 패드 절연층에는 상기 중간 도전패턴의 일부분을 노출하며 상기 대응하는 신호라인의 말단부에 중첩하는 패드 컨택홀이 정의되며, 상기 상부 도전패턴은 상기 패드 컨택홀을 통해 상기 중간 도전패턴에 접속되고,
    상기 상부 도전패턴은 평면 상에서 상기 패드 컨택홀의 내측에 배치된 표시장치.
  21. 제20 항에 있어서,
    상기 패드 절연층은 유기층을 포함하고,
    상기 유기층의 상기 제1 신호패드와 상기 제2 신호패드 사이에 배치된 부분의 두께는 상기 유기층의 상기 제1 스위칭 트랜지스터에 중첩한 부분의 두께의 약 60% 내지 80%인 표시장치.
  22. 제20 항에 있어서,
    상기 패드 절연층은 제1 유기층 및 상기 제1 유기층 상에 배치된 적어도 하나의 무기층, 상기 적어도 하나의 무기층 상에 배치된 제2 유기층을 포함하고,
    상기 제1 유기층의 상기 제1 신호패드와 상기 제2 신호패드 사이에 배치된 부분의 두께는 상기 제1 유기층의 상기 제1 스위칭 트랜지스터에 중첩한 부분의 두께의 약 45% 내지 55%인 표시장치.
  23. 제20 항에 있어서,
    상기 패드 절연층은 적어도 하나의 무기층, 및 상기 적어도 하나의 무기층 상에 배치된 유기층을 포함하고,
    상기 유기층의 상기 제1 신호패드와 상기 제2 신호패드 사이에 배치된 부분의 상면은 상기 상부 도전패턴의 최 상단보다 상측에 배치된 표시장치.
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