KR20230110404A - 표시장치 - Google Patents

표시장치 Download PDF

Info

Publication number
KR20230110404A
KR20230110404A KR1020220005868A KR20220005868A KR20230110404A KR 20230110404 A KR20230110404 A KR 20230110404A KR 1020220005868 A KR1020220005868 A KR 1020220005868A KR 20220005868 A KR20220005868 A KR 20220005868A KR 20230110404 A KR20230110404 A KR 20230110404A
Authority
KR
South Korea
Prior art keywords
conductive pattern
insulating
pattern
disposed
layer
Prior art date
Application number
KR1020220005868A
Other languages
English (en)
Inventor
육기경
권한범
류승수
우희주
원초롱
임대혁
정선오
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020220005868A priority Critical patent/KR20230110404A/ko
Priority to US18/062,804 priority patent/US11871630B2/en
Priority to CN202310034780.0A priority patent/CN116454091A/zh
Priority to EP23151283.1A priority patent/EP4213606A1/en
Publication of KR20230110404A publication Critical patent/KR20230110404A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/129—Chiplets
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/40—OLEDs integrated with touch screens

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Optics & Photonics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시장치는 베이스층, 상기 베이스층 상에 배치된 화소, 상기 화소에 전기적으로 연결된 신호라인, 상기 신호라인에 연결된 신호패드, 및 상기 베이스층 상에 배치된 복수 개의 절연층들을 포함한다. 상기 신호패드는, 상기 신호라인의 말단부에 연결된 제1 도전패턴, 상기 제1 도전패턴에 연결된 제2 도전패턴, 단면 상에서 상기 신호라인의 상기 말단부와 상기 제2 도전패턴 사이에 배치되고, 평면 상에서 상기 제2 도전패턴에 중첩하는 적어도 하나의 절연패턴을 포함한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 좀 더 상세히는 표시장치의 패드영역에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시장치들이 개발되고 있다. 표시장치들의 입력장치로써 키보드 또는 마우스 등을 포함한다. 또한, 표시장치들은 입력장치로써 터치패널과 같은 입력센서를 구비한다.
표시장치는 표시패널과 회로기판을 포함하다. 표시패널은 회로기판을 통해 메인보드에 연결될 수 있다. 표시패널에는 구동칩이 실장될 수 있다.
본 발명의 목적은 신호패드들의 불량이 감소된 표시장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시장치는 베이스층, 상기 베이스층 상에 배치된 화소, 상기 화소에 전기적으로 연결된 신호라인, 상기 신호라인에 연결된 신호패드, 및 상기 베이스층 상에 배치된 복수 개의 절연층들을 포함할 수 있다. 상기 신호패드는, 상기 신호라인의 말단부에 연결된 제1 도전패턴, 상기 제1 도전패턴에 연결된 제2 도전패턴, 단면 상에서 상기 신호라인의 상기 말단부와 상기 제2 도전패턴 사이에 배치되고, 평면 상에서 상기 제2 도전패턴에 중첩하는 적어도 하나의 절연패턴을 포함할 수 있다. 상기 복수 개의 절연층들 중 제1 그룹의 절연층은 상기 신호라인의 상기 말단부와 상기 제1 도전패턴 사이에 배치되고, 상기 제1 그룹의 절연층에 정의된 제1 컨택홀을 통해 상기 신호라인의 상기 말단부와 상기 제1 도전패턴이 연결될 수 있다. 상기 복수 개의 절연층들 중 제2 그룹의 절연층은 상기 제1 도전패턴과 상기 제2 도전패턴 사이에 배치되고, 상기 제2 그룹의 절연층에 정의된 제2 컨택홀을 통해 상기 제1 도전패턴과 상기 제2 도전패턴이 연결될 수 있다.
평면 상에서 상기 적어도 하나의 절연패턴은 상기 제1 컨택홀의 외측에 배치될 수 있다.
평면 상에서 상기 제1 컨택홀은 상기 제2 컨택홀의 내측에 배치될 수 있다.
상기 적어도 하나의 절연패턴은 상기 제1 그룹의 절연층의 상면에 접촉하고, 단면 상에서 상기 적어도 하나의 절연패턴은 상기 제1 그룹의 절연층과 상기 제2 도전패턴 사이에 배치될 수 있다.
상기 제1 컨택홀은 복수 개 제공될 수 있다.
상기 복수 개의 제1 컨택홀들은 상기 신호라인의 상기 말단부의 연장 방향 내에서 상기 적어도 하나의 절연패턴을 사이에 두고 배치된 일측의 제1 컨택홀 및 타측의 제1 컨택홀을 포함할 수 있다.
상기 적어도 하나의 절연패턴은 복수 개 제공될 수 있다. 상기 복수 개의 절연패턴들과 상기 복수 개의 제1 컨택홀들은 상기 신호라인의 상기 말단부의 연장 방향 내에서 교번하게 배치될 수 있다.
상기 적어도 하나의 절연패턴은 복수 개 제공되고, 상기 복수 개의 절연패턴들은 상기 신호라인의 상기 말단부의 연장 방향 내에서 상기 제1 컨택홀을 사이에 두고 배치된 일측의 절연패턴 및 타측의 절연패턴을 포함할 수 있다.
평면 상에서 상기 적어도 하나의 절연패턴은 상기 신호라인의 상기 말단부의 내측에 배치될 수 있다.
상기 신호라인의 상기 말단부는 제1 방향으로 연장되고, 상기 적어도 하나의 절연패턴의 일부분은 상기 제1 방향에 교차하는 제2 방향 내에서 상기 신호라인의 상기 말단부와 비중첩할 수 있다.
상기 적어도 하나의 절연패턴은 상기 제1 도전패턴의 상면에 접촉하고, 단면 상에서 상기 적어도 하나의 절연패턴은 상기 제1 도전패턴과 상기 제2 도전패턴 사이에 배치될 수 있다.
평면 상에서 상기 적어도 하나의 절연패턴은 상기 제1 컨택홀 및 상기 제2 컨택홀의 내측에 배치될 수 있다.
평면 상에서 상기 적어도 하나의 절연패턴은 상기 제1 컨택홀의 내측에 배치되고, 상기 제2 컨택홀의 외측에 배치될 수 있다.
상기 적어도 하나의 절연패턴은 상기 제2 그룹의 절연층의 상면에 접촉하고, 단면 상에서 상기 적어도 하나의 절연패턴은 상기 제2 그룹의 절연층과 제2 도전패턴 사이에 배치될 수 있다.
상기 제1 도전패턴 및 상기 제2 도전패턴 중 적어도 어느 하나는 상기 적어도 하나의 절연패턴의 상면 및 상기 적어도 하나의 절연패턴의 측면을 에워쌀수 있다.
상기 적어도 하나의 절연패턴의 측면의 적어도 일부분은 상기 제1 도전패턴 및 상기 제2 도전패턴으로부터 노출될 수 있다.
상기 제1 도전패턴 및 상기 제2 도전패턴 각각은 상기 적어도 하나의 절연패턴의 상기 측면에 비-중첩할 수 있다.
상기 제1 도전패턴은 상기 적어도 하나의 절연패턴의 상기 측면의 일부분을 노출시키고, 상기 제2 도전패턴은 상기 적어도 하나의 절연패턴의 상기 측면에 비-중첩할 수 있다.
상기 제1 도전패턴 및 상기 제2 도전패턴을 관통하는 개구부가 정의되고, 평면 상에서, 상기 개구부의 일부 영역은 상기 적어도 하나의 절연패턴의 일부분에 중첩할 수 있다.
상기 화소는, 발광소자, 상기 발광소자에 전기적으로 연결되며, 반도체 패턴 및 상기 반도체 패턴에 중첩하는 게이트를 포함하는 트랜지스터, 상기 게이트 상에 배치된 상부 전극, 상기 트랜지스터에 전기적으로 연결되고, 서로 다른 층 상에 배치된 복수 개의 연결전극들을 포함할 수 있다. 상기 신호라인의 말단부는 상기 게이트 또는 상기 상부 전극과 동일한 물질을 포함할 수 있다. 상기 제1 도전패턴은 복수 개의 연결전극들 중 적어도 하나와 동일한 물질을 포함할 수 있다.
상기 신호라인의 말단부와 상기 제1 도전패턴은 서로 다른 물질을 포함할 수 있다.
상기 화소 상에 배치된 박막 봉지층 및 상기 박막 봉지층 상에 배치된 감지전극을 더 포함할 수 있다.
상기 제2 도전패턴은 상기 감지전극과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 전자장치는 표시패널 및 상기 표시패널 상에 배치된 입력센서를 포함하는 표시모듈, 상기 표시패널에 전기적으로 연결된 전자부품, 및 상기 표시패널과 상기 전자부품 사이에 배치된 접착층을 포함할 수 있다. 상기 표시모듈은, 베이스층, 상기 베이스층 상에 배치된 화소, 상기 화소에 전기적으로 연결된 신호라인, 상기 신호라인에 연결된 신호패드, 및 상기 베이스층 상에 배치된 복수 개의 절연층들을 포함할 수 있다. 상기 신호패드는, 상기 신호라인의 말단부에 연결된 제1 도전패턴, 상기 제1 도전패턴에 연결된 제2 도전패턴, 단면 상에서 상기 신호라인의 상기 말단부와 상기 제2 도전패턴 사이에 배치되고, 평면 상에서 상기 신호라인의 상기 말단부 및 상기 제2 도전패턴에 중첩하는 적어도 하나의 절연패턴을 포함할 수 있다.
상기 전자부품의 범프 또는 신호패드는 상기 제2 도전패턴에 접촉할 수 있다.
상기 복수 개의 절연층들 중 제1 그룹의 절연층은 상기 신호라인의 상기 말단부와 상기 제1 도전패턴 사이에 배치되고, 상기 제1 그룹의 절연층에 정의된 제1 컨택홀을 통해 상기 신호라인의 상기 말단부와 상기 제1 도전패턴이 연결될 수 있다. 상기 복수 개의 절연층들 중 제2 그룹의 절연층은 상기 제1 도전패턴과 상기 제2 도전패턴 사이에 배치되고, 상기 제2 그룹의 절연층에 정의된 제2 컨택홀을 통해 상기 제1 도전패턴과 상기 제2 도전패턴이 연결될 수 있다.
상기 입력센서는 감지전극을 포함할 수 있다. 상기 제2 도전패턴은 상기 감지전극과 동일한 물질을 포함할 수 있다.
상기 제2 도전패턴 및 상기 감지전극은 상기 제2 그룹의 절연층에 접촉할 수 있다.
상기 제2 그룹의 절연층은 복층 구조를 가질 수 있다.
상기 전자부품은 상기 화소에 데이터 신호를 제공하는 구동칩을 포함할 수 있다.
본 발명에 따르면, 이방성 도전필름 없이 표시패널과 전자부품을 본딩시킬 수 있다. 패드영역에 신호패드들이 밀집하더라도 도전볼에 의한 쇼트불량이 감소될 수 있다.
표시패널의 신호패드에 배치된 절연패턴이 신호패드의 도전패턴을 전자부품을 향하여 돌출시킬 수 있다. 그에 따라 표시패널의 신호패드와 전자부품의 범프 또는 패드 사이의 접근성이 향상될 수 있다. 표시패널의 신호패드와 전자부품의 범프 또는 패드가 밀접하게 접촉함으로써 컨택 저항이 감소될 수 있다.
도전볼이 생략되고, 표시패널의 신호패드와 전자부품의 범프 또는 패드 사이의 접근성이 향상됨으로써 본딩 압력이 감소될 수 있다. 본딩 압력이 감소됨으로써 본딩 공정에서 발생하는 표시패널 또는 전자부품의 물리적 손상이 감소될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자장치의 사시도이다.
도 1b은 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 입력센서의 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 입력센서의 평면도이다.
도 5c는 도 5b의 X-X'에 대응하는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시장치의 패드영역에 대한 확대된 분해 사시도이다.
도 7a는 본 발명의 일 실시예에 따른 패드영역의 평면도이다.
도 7b 내지 도 7e는 도 7a에 대응하는 단면도이다.
도 7f 내지 도 7p는 본 발명의 일 실시예에 따른 패드영역의 평면도이다.
도 8은 본 발명의 일 실시예에 따른 전자장치의 본딩구조를 도시한 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 패드영역의 평면도이다.
도 9b는 도 8a에 대응하는 단면도이다.
도 10a는 본 발명의 일 실시예에 따른 패드영역의 평면도이다.
도 10b 및 도 10c는 도 10a에 대응하는 단면도이다.
도 11a는 본 발명의 일 실시예에 따른 패드영역의 평면도이다.
도 11b 내지 도 11d는 도 11a에 대응하는 단면도이다.
도 12a는 본 발명의 일 실시예에 따른 패드영역의 평면도이다.
도 12b 내지 도 12d는 도 12a에 대응하는 단면도이다.
도 12e 내지 도 12l은 도 12d에 대응하는 단면도이다.
도 12m 및 도 12n은 본 발명의 일 실시예에 따른 패드영역의 평면도이다.
도 13a는 본 발명의 일 실시예에 따른 패드영역의 평면도이다.
도 13b 내지 도 13e는 도 13a에 대응하는 단면도이다.
도 13f 내지 도 13i는 본 발명의 일 실시예에 따른 패드영역의 평면도이다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 패드영역의 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 전자장치(ED)의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 전자장치(ED)의 분해 사시도이다.
도 1a 및 도 1b에서 핸드폰 단말기를 전자장치(ED)의 일 예로써 도시하였다. 본 발명에 따른 전자장치(ED)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 태블릿, 자동차 내비게이션, 게임기, 스마트 워치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
도 1a를 참조하면, 전자장치(ED)는 표시면(ED-IS)을 통해 이미지(IM)를 표시할 수 있다. 이미지(IM)의 일 예로 아이콘 이미지들이 도시되었다. 표시면(ED-IS)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행한다. 표시면(ED-IS)의 법선 방향, 즉 전자장치(ED)의 두께 방향은 제3 방향(DR3)이 지시한다. 본 명세서 내에서 "평면상에서 보았을 때 또는 평면상에서"의 의미는 제3 방향(DR3)에서 바라보는 경우를 의미할 수 있다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다.
또한, 표시면(ED-IS)은 이미지(IM)가 표시되는 표시영역(ED-DA) 및 표시영역(ED-DA)에 인접한 비표시영역(ED-NDA)을 포함한다. 비표시영역(ED-NDA)은 이미지가 표시되지 않는 영역이다. 다만, 이에 한정되지 않으며, 비표시영역(ED-NDA)은 표시영역(ED-DA)의 어느 일 측에 인접하거나 생략될 수 있다.
도 1b를 참조하면, 전자장치(ED)는 윈도우(WM), 표시장치(DD) 및 하우징(BC)을 포함할 수 있다. 하우징(BC)은 표시모듈(DM)을 수용하며, 윈도우(WM)와 결합될 수 있다. 미-도시되었으나, 전자장치(ED)는 하우징(BC)에 수용되어 표시장치(DD)와 전기적으로 연결된 또 다른 전자모듈들을 더 포함할 수 있다. 예컨대, 전자장치(ED)는 메인보드, 메인보드에 실장된 회로모듈, 카메라 모듈, 전원모듈 등을 더 포함할 수 있다.
윈도우(WM)는 표시장치(DD) 상부에 배치되고, 표시장치(DD)로부터 제공되는 영상을 외부로 투과시킬 수 있다. 윈도우(WM)는 투과 영역(TA) 및 비투과 영역(NTA)을 포함한다. 투과 영역(TA)은 표시영역(ED-DA)에 중첩하며, 표시영역(ED-DA)에 대응하는 형상을 가질 수 있다.
비투과 영역(NTA)은 비표시영역(ED-NDA)에 중첩하며, 비표시영역(ED-NDA)에 대응하는 형상을 가질 수 있다. 비투과 영역(NTA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베이스층의 일부영역에 베젤패턴이 배치될 수 있고, 베젤패턴이 배치된 영역이 비투과 영역(NTA)이고, 베젤패턴이 미-배치된 영역이 투과 영역(TA)일 수 있다. 윈도우(WM)의 베이스층은 유리, 사파이어, 또는 플라스틱 등으로 구성될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 비투과 영역(NTA)은 생략될 수도 있다.
표시장치(DD)는 이미지를 생성하고, 외부 입력을 감지할 수 있다. 표시장치(DD)는 표시패널(DP) 및 입력센서(ISU)를 포함한다. 미-도시되었으나, 표시장치(DD)는 입력센서(ISU) 상에 배치된 반사방지부재를 더 포함할 수 있다. 반사방지부재는 편광자와 리타더를 포함하거나, 컬러필터와 블랙매트릭스를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 표시패널(DP)은 발광형 표시패널일 수 있고, 특별히 그 종류가 제한되지 않는다. 예컨대, 표시패널(DP)은 유기발광 표시패널 또는 무기발광 표시패널일 수 있다. 유기발광 표시패널의 발광층은 유기발광물질을 포함할 수 있다. 무기발광 표시패널의 발광층은 퀀텀닷, 퀀텀로드, 나노 LED 등을 포함할 수 있다. 이하, 표시패널(DP)은 유기발광 표시패널로 설명된다.
입력센서(ISU)는 정전용량식 센서, 광학방식의 센서, 초음파 방식의 센서, 전자기 유도방식의 센서 중 어느 하나를 포함할 수 있다. 입력센서(ISU)는 연속공정을 통해 표시패널(DP) 상에 형성되거나, 별도로 제조된 후 접착층을 통해 표시패널(DP)의 상측에 부착될 수 있다.
표시장치(DD)는 구동칩(DC) 및 회로기판(PB)을 더 포함할 수 있다. 구동칩(DC)이 표시패널(DP)에 실장된 실시예를 도시하였으나, 이에 제한되지 않는다. 구동칩(DC)은 회로기판(PB)으로부터 전달된 제어 신호에 기반하여 표시패널(DP)의 동작에 필요한 구동 신호를 생성할 수 있다. 표시패널(DP)에 본딩된 회로기판(PB)은 벤딩되어 표시패널(DP)의 배면에 배치될 수 있다. 회로기판(PB)은 베이스층(BL)의 일단에 배치되며, 회로 소자층(DP-CL)에 전기적으로 연결될 수 있다.
도 1b에서 회로기판(PB)이 벤딩되는 실시예를 도시하였으나, 이에 제한되지 않는다. 구동칩(DC)이 하측을 향하도록 표시패널(DP)의 일부분이 벤딩될 수도 있다. 표시패널(DP)의 비표시영역이 벤딩될 수 있다.
이상에서 핸드폰 단말기를 전자장치(ED)로 설명하였으나, 본 명세서에서 전자장치(ED)는 2 이상의 본딩된 전자부품들을 포함하면 충분하다. 표시패널(DP)과 표시패널(DP)에 실장된 구동칩(DC) 각각은 서로 다른 전자부픔에 해당하고, 이들만으로도 전자장치(ED)를 구성할 수 있다. 표시패널(DP)과 표시패널(DP)에 연결된 회로기판(PB)만으로도 전자장치(ED)를 구성할 수 있고, 메인보드 및 메인보드에 실장된 전자모듈만으로도 전자장치(ED)를 구성할 수 있다. 이하, 표시패널(DP)과 표시패널(DP)에 실장된 구동칩(DC)의 본딩 구조를 중심으로 본 발명에 따른 전자장치(ED)를 설명한다.
도 2는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다. 도 3은 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다.
도 2를 참조하면, 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 상부 절연층(TFL)을 포함한다. 입력센서(ISU)는 상부 절연층(TFL) 상에 배치될 수 있다.
표시패널(DP)은 표시영역(DP-DA) 및 비표시영역(DP-NDA)을 포함한다. 표시패널(DP)의 표시영역(DP-DA)은 도 1a에 도시된 표시영역(ED-DA) 또는 도 1b에 도시된 투과 영역(TA)에 대응하며, 비표시영역(DP-NDA)은 도 1a에 도시된 비표시영역(ED-NDA) 또는 도 1b에 도시된 비투과 영역(NTA)에 대응한다.
베이스층(BL)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(BL)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함할 수 있다. 절연층은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함할 수 있다. 상기 회로 소자는 신호라인들, 화소의 구동 회로 등을 포함할 수 있다. 코팅, 증착 등의 공정을 통해 절연층, 반도체층, 및 도전층을 형성한다. 이후, 포토리소그래피 및 식각 공정을 통해 절연층, 반도체층 및 도전층을 선택적으로 패턴닝할 수 있다. 이러한 공정을 통해 반도체 패턴, 도전 패턴, 신호라인 등을 형성한다. 동일한 층상에 배치된 패턴은 동일한 공정을 통해서 형성된다. 이하, 패턴들이 동일한 공정을 통해서 형성되었다는 것은 동일한 물질을 포함하고, 동일한 적층구조를 포함하는 것을 의미한다.
표시 소자층(DP-OLED)은 유기발광소자를 포함할 수 있다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기층을 더 포함할 수 있다.
상부 절연층(TFL)은 표시 소자층(DP-OLED)을 밀봉한다. 일 예로, 상부 절연층(TFL)은 박막 봉지층을 포함할 수 있다. 박막 봉지층은 무기층/유기층/무기층의 적층구조를 포함할 수 있다. 상부 절연층(TFL)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 표시 소자층(DP-OLED)을 보호한다. 다만, 이제 한정되지 않으며, 상부 절연층(TFL)은 박막 봉지층 이외의 추가적인 절연층을 더 포함할 수 있다. 예컨대 굴절률을 제어하기 위한 광학 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상부 절연층(TFL)을 대신하여 봉지기판이 제공될 수 있다. 이 경우, 봉지기판은 베이스층(BL)과 대향하며, 봉지기판과 베이스층(BL) 사이에는 회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)이 배치될 수 있다.
입력센서(ISU)은 표시패널(DP) 상에 직접 배치될 수 있다. 본 명세서에서 "A 구성이 B 구성 상에 직접 배치된다"는 것은 A 구성과 B 구성 사이에 접착층이 배치되지 않는 것을 의미한다. 본 실시예에서 입력센서(ISU)은 표시패널(DP)과 연속공정에 의해 제조될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 입력센서(ISU)은 개별 패널로 제공되어, 접착층을 통해 표시패널(DP)과 결합될 수 있다. 일 실시예에 따르면, 입력센서(ISU)은 생략될 수도 있다.
도 3을 참조하면, 표시패널(DP)은 복수 개의 화소들(PX), 게이트 구동회로(GDC), 복수 개의 신호라인들(SGL), 및 복수 개의 신호패드들(DP-PD)을 포함할 수 있다.
화소들(PX)은 표시영역(DP-DA)에 배치된다. 화소들(PX) 각각은 유기발광소자와 그에 연결된 화소 구동회로를 포함한다. 게이트 구동회로(GDC)는 복수 개의 게이트 라인들(GL)에 게이트 신호들을 순차적으로 출력한다. 게이트 구동회로(GDC)의 트랜지스터는 화소(PX)의 트랜지스터와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성될 수 있다. 표시패널(DP)은 화소들(PX)에 발광 제어신호를 제공하는 또 다른 구동회로를 더 포함할 수도 있다.
신호라인들(SGL)은 게이트 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호라인(CSL)을 포함한다. 게이트 라인들(GL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 전원 라인(PL)은 화소들(PX)에 연결된다. 제어신호라인(CSL)은 주사 구동회로에 제어신호들을 제공할 수 있다.
신호라인들(SGL)은 표시영역(DP-DA) 및 비표시영역(DP-NDA)에 중첩한다. 신호라인들(SGL) 각각은 패드부 및 라인부를 포함할 수 있다. 라인부는 표시영역(DP-DA) 및 비표시영역(DP-NDA)에 중첩한다. 패드부는 라인부의 말단에 연결된다. 패드부는 후술하는 패드영역에 중첩할 수 있다.
복수 개의 신호패드들(DP-PD)은 제1 패드들(PD1), 제2 패드들(PD2) 및 제3 패드들(PD3)을 포함할 수 있다. 제1 패드들(PD1) 및 제2 패드들(PD2)이 배치된 영역은 제1 패드영역(PA1)으로 정의되고, 제3 패드들(PD3)이 배치된 영역은 제2 패드영역(PA2)으로 정의될 수 있다. 제1 패드영역(PA1)은 구동칩(DC, 도 1b 참조)과 본딩되는 영역이고, 제2 패드영역은(PA2)은 회로기판(PB, 도 1b 참조)과 본딩되는 영역이다. 제1 패드영역(PA1)은 제1 패드들(PD1)이 배치된 제1 영역(B1)과 제2 패드들(PD2)이 배치된 제2 영역(B2)을 포함할 수 있다. 제1 패드영역(PA1) 및 제2 패드영역(PA2)은 비표시영역(DP-NDA) 내에 배치된다. 일부의 제1 패드들(PD1) 각각은 대응하는 데이터 라인(DL)에 연결될 수 있다.
제1 패드영역(PA1)과 제2 패드영역(PA2)은 제2 방향(DR2)에서 서로 이격될 수 있다. 제2 패드들(PD2)과 제3 패드들(PD3)은 연결 신호라인들(S-CL)을 통해서 연결될 수 있다. 제1 영역(B1)에는 2개의 패드행이 예시적으로 도시되었으나, 이에 제한되지 않고, 더 많은 패드행이 배치될 수 있다. 제3 패드들(PD3)은 회로기판(PB)의 회로 패드들(PB-PD)과 본딩될 수 있다. 제3 패드들(PD3)과 회로기판(PB)의 회로 패드들(PB-PD)은 후술하는 제1 패드(PD1) 또는 제2 패드(PD2)와 구동칩(DC)의 범프의 본딩구조와 동일하거나 다를 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 4를 참조하면, 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 상부 절연층(TFL)을 포함할 수 있다. 화소의 구동 회로로써 제1 및 제2 트랜지스터(T1, T2)가 예시적으로 도시되었다.
베이스층(BL)의 상면 상에 복수 개의 절연층들이 배치된다. 복수 개의 절연층들은 배리어층(BRL) 및 버퍼층(BFL)을 포함할 수 있다. 배리어층(BRL)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(BRL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 및/또는 도전패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
버퍼층(BFL) 상에 반도체 패턴(ACP)이 배치될 수 있다. 반도체 패턴은 비정질 또는 결정질 실리콘 반도체 또는 금속 산화물 반도체를 포함할 수 있다. 도 4에 도시된 것과 같이, 반도체 패턴(ACP)은 제1 반도체 영역(AC1) 및 제2 반도체 영역(AC2)을 포함할 수 있다. 제1 반도체 영역(AC1)은 제1 트랜지스터(T1)의 소스영역(S1), 채널영역(A1), 및 드레인영역(D1)을 포함하고, 제2 반도체 영역(AC2)은 제2 트랜지스터(T2)의 소스영역(S2), 채널영역(A2), 및 드레인영역(D2)을 포함할 수 있다. 본 발명의 일 실시예에서, 제1 및 제2 트랜지스터(T1, T2)는 서로 다른 반도체를 포함할 수 있다. 제2 트랜지스터(T2)는 제1 반도체 영역(AC1)과 다른 물질을 포함하고, 다른 층 상에 배치될 수도 있다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 반도체 패턴(ACP)을 커버한다. 제1 절연층(10)은 무기층일 수 있으나, 이에 제한되지 않는다. 제1 절연층(10) 상에 제1 도전층(CL1)이 배치된다. 제1 도전층(CL1)은 복수 개의 도전패턴들을 포함할 수 있다. 제1 도전층(CL1)은 제1 트랜지스터(T1)의 게이트(G1) 및 제2 트랜지스터(T2)의 게이트(G2)를 포함할 수 있다. 제1 도전층(CL1)은 내열성이 좋은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 티타늄을 함유하는 합금 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 도전층(CL1)은 단층 또는 다층 구조를 가질 수 있다.
제1 절연층(10) 상에 제1 도전층(CL1)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 무기층일 수 있으나, 이에 제한되지 않는다. 제2 절연층(20) 상에 제2 도전층(CL2)이 배치된다. 제2 도전층(CL2)은 복수 개의 도전패턴들을 포함할 수 있다. 제2 도전층(CL2)은 상부전극(UE)을 포함할 수 있다. 상부전극(UE)은 제1 트랜지스터(T1)의 게이트(G1)에 중첩하고, 개구부(UE-OP)가 형성될 수 있다. 중첩하는 상부전극(UE)과 제1 트랜지스터(T1)의 게이트(G1)는 커패시터를 정의할 수 있다.
제2 절연층(20) 상에 제2 도전층(CL2)을 커버하는 제3 절연층(30)이 배치된다. 제3 절연층(30)은 무기층일 수 있으나, 이에 제한되지 않는다. 제3 절연층(30) 상에 제3 도전층(CL3)이 배치된다. 제3 도전층(CL3)은 복수 개의 도전패턴을 포함할 수 있다. 제3 도전층(CL3)은 연결전극(CNE-G3)을 포함할 수 있다. 하나의 연결전극(CNE-G3)은 제2 절연층(20) 및 제3 절연층(30)을 관통하는 컨택홀(CH10)을 통해 제1 트랜지스터(T1)의 게이트(G1)에 연결된다. 컨택홀(CH10)은 개구부(UE-OP)를 통과한다. 다른 하나의 연결전극(CNE-G3)은 제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30)을 관통하는 컨택홀(CH20)을 통해 제2 트랜지스터(T2)의 소스영역(S2)에 연결될 수 있다. 제3 도전층(CL3)은 미-도시된 복수 개의 연결전극을 더 포함할 수 있다.
제3 절연층(30) 상에 제3 도전층(CL3)을 커버하는 제4 절연층(40)이 배치된다. 제4 절연층(40)은 무기층일 수 있으나, 이에 제한되지 않는다. 제4 절연층(40) 상에 제4 도전층(CL4)이 배치된다. 제4 도전층(CL4)은 복수 개의 도전패턴을 포함할 수 있다. 제4 도전층(CL4)은 연결전극(CNE-D1)을 포함할 수 있다. 연결전극들(CNE-D1)은 제4 절연층(40)을 관통하는 컨택홀(CH11, CH21)을 통해 대응하는 연결전극들(CNE-G3)에 각각 연결될 수 있다.
제4 절연층(40) 상에 제4 도전층(CL4)을 커버하는 제5 절연층(50)이 배치된다. 제5 절연층(50)은 유기층일 수 있으나, 이에 제한되지 않는다. 제5 절연층(50) 상에 제5 도전층(CL5)이 배치된다. 제5 도전층(CL5)은 복수 개의 도전패턴을 포함할 수 있다. 제5 도전층(CL5)은 데이터 라인(DL)을 포함할 수 있다. 데이터 라인(DL)은 제5 절연층(50)을 관통하는 컨택홀(CH22)을 통해 대응하는 연결전극(CNE-D1)에 연결될 수 있다. 제5 도전층(CL5)은 미-도시된 연결전극을 더 포함할 수 있다.
제5 절연층(50) 상에 제5 도전층(CL5)을 커버하는 제6 절연층(60)이 배치된다. 제6 절연층(60)은 유기층일 수 있으나, 이에 제한되지 않는다. 제6 절연층(60) 상에 발광소자(LD)가 배치된다. 발광소자(LD)의 제1 전극(AE)이 제6 절연층(60) 상에 배치된다. 제1 전극(AE)은 애노드일 수 있다 제6 절연층(60) 상에 화소정의막(PDL)이 배치된다.
화소정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 화소정의막(PDL)의 개구부(OP)는 발광영역을 정의할 수 있다. 제1 전극(AE) 상에 발광층(EML)이 배치된다. 본 실시예에서 패터닝된 발광층(EML)을 예시적으로 도시하였으나, 발광층(EML)은 복수 개의 화소들(PX, 도 3 참조)에 공통적으로 배치될 수 있다. 공통적으로 배치된 발광층(EML)은 백색 광 또는 청색 광을 생성할 수 있다. 또한, 발광층(EML)은 다층구조를 가질 수 있다.
미-도시되었으나, 정공 수송층이 제1 전극(AE)과 발광층(EML) 사이에 더 배치될 수 있다. 정공 주입층이 정공 수송층과 제1 전극(AE) 사이에 더 배치될 수 있다. 정공 수송층 또는 정공 주입층은 복수 개의 화소들(PX, 도 3 참조)에 공통적으로 배치될 수 있다.
발광층(EML) 상에 제2 전극(CE)이 배치된다. 미-도시되었으나, 전자 수송층이 제2 전극(CE)과 발광층(EML) 사이에 더 배치될 수 있다. 전자 주입층이 전자 수송층과 제2 전극(CE) 사이에 더 배치될 수 있다. 전자 수송층 또는 전자 주입층은 복수 개의 화소들(PX, 도 3 참조)에 공통적으로 배치될 수 있다.
도 5a는 본 발명의 일 실시예에 따른 입력센서(ISU)의 단면도이다. 도 5b는 본 발명의 일 실시예에 따른 입력센서(ISU)의 평면도이다. 도 5c는 본 발명의 일 실시예에 따른 입력센서(ISU)의 브릿지 패턴의 단면도이다.
입력센서(ISU)는 제1 절연층(IS-IL1, 이하 제1 센싱 절연층), 제1 도전 패턴층(IS-CL1), 제2 절연층(IS-IL2, 이하 제2 센싱 절연층), 제2 도전 패턴층(IS-CL2), 및 제3 절연층(IS-IL3, 이하 제3 센싱 절연층)을 포함할 수 있다. 제1 센싱 절연층(IS-IL1)은 상부 절연층(TFL) 상에 직접 배치될 수 있다.
본 발명의 일 실시예에서 제1 센싱 절연층(IS-IL1) 및/또는 제3 센싱 절연층(IS-IL3)은 생략될 수 있다. 제1 센싱 절연층(IS-IL1)이 생략될 때, 상부 절연층(TFL)의 최상측의 절연층 상에 제1 도전 패턴층(IS-CL1)이 배치될 수 있다. 제3 센싱 절연층(IS-IL3)은 접착층 또는 입력센서(ISU) 상에 배치되는 반사방지부재의 절연층으로 대체될 수도 있다.
제1 도전 패턴층(IS-CL1)은 제1 도전패턴들을 포함하고, 및 제2 도전 패턴층(IS-CL2)은 제2 도전패턴들을 포함할 수 있다. 이하, 제1 도전 패턴층(IS-CL1)과 제1 도전패턴들은 동일한 도면 부호로 지칭되고, 제2 도전 패턴층(IS-CL2)과 제2 도전패턴들은 동일한 도면 부호로 지칭된다.
제1 도전패턴들(IS-CL1) 및 제2 도전패턴들(IS-CL2) 각각은 단층구조를 갖거나, 제3 방향축(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전패턴은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전패턴은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 제1 도전 패턴층(IS-CL1) 및 제2 도전 패턴층(IS-CL2) 각각의 적층구조에 대한 상세한 설명은 후술한다.
본 실시예에서 제1 센싱 절연층(IS-IL1) 내지 제3 센싱 절연층(IS-IL3) 각각은 무기층 또는 유기층을 포함할 수 있다. 본 실시예에서 제1 센싱 절연층(IS-IL1) 내지 제3 센싱 절연층(IS-IL3)은 무기층을 포함할 수 있다. 무기층은 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시 나이트라이드를 포함할 수 있다.
본 발명의 일 실시예에서 제1 센싱 절연층(IS-IL1) 내지 제3 센싱 절연층(IS-IL3) 중 적어도 하나는 유기층일 수 있다. 예컨대, 제3 센싱 절연층(IS-IL3)이 유기층을 포함할 수 있다. 유기층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 5b를 참조하면, 입력센서(ISU)는 감지영역(IS-DA) 및 감지영역(IS-DA)에 인접한 비-감지영역(IS-NDA)을 포함한다. 감지영역(IS-DA) 및 비-감지영역(IS-NDA)은 도 2에 도시된 표시영역(DP-DA) 및 비표시영역(DP-NDA)에 각각 대응할 수 있다.
입력센서(ISU)는 감지영역(IS-DA)에 배치되고, 서로 절연 교차하는 제1 전극들(E1-1 내지 E1-5) 및 제2 전극들(E2-1 내지 E2-4)을 포함할 수 있다. 입력센서(ISU)는 비-감지영역(IS-NDA)에 배치되고, 제1 전극들(E1-1 내지 E1-5)에 전기적으로 연결된 제1 신호라인들(SL1) 및 제2 전극들(E2-1 내지 E2-4)에 전기적으로 연결된 제2 신호라인들(SL2)을 포함한다. 도 5a를 참조하여 설명한 제1 도전패턴들(IS-CL1)과 제2 도전패턴들(IS-CL2)의 조합으로써 제1 전극들(E1-1 내지 E1-5), 제2 전극들(E2-1 내지 E2-4), 제1 신호라인들(SL1), 및 제2 신호라인들(SL2)이 정의될 수 있다.
제1 전극들(E1-1 내지 E1-5) 및 제2 전극들(E2-1 내지 E2-4) 각각은 서로 교차하는 복수 개의 도전라인들을 포함할 수 있다. 복수 개의 도전라인들이 복수 개의 개구부들을 정의하고, 제1 전극들(E1-1 내지 E1-5) 및 제2 전극들(E2-1 내지 E2-4) 각각은 메쉬 형상을 가질 수 있다. 복수 개의 개구부들 각각은 도 4에 도시된 화소정의막(PDL)의 개구부(OP)에 대응하게 정의될 수 있다.
제1 전극들(E1-1 내지 E1-5) 및 제2 전극들(E2-1 내지 E2-4) 중 어느 하나는 일체의 형상을 가질 수 있다. 본 실시예에서 일체의 형상을 갖는 제1 전극들(E1-1 내지 E1-5)이 예시적으로 되었다. 제1 전극들(E1-1 내지 E1-5)은 감지부분들(SP1)과 중간부분들(CP1)을 포함할 수 있다. 상술한 제2 도전패턴들(IS-CL2)의 일부가 제1 전극들(E1-1 내지 E1-5)에 대응할 수 있다.
제2 전극들(E2-1 내지 E2-4) 각각은 감지패턴들(SP2)과 브릿지 패턴들(CP2, 또는 연결 패턴들)을 포함할 수 있다. 도 5b 및 도 5c에 도시된 것과 같이, 인접하는 2개의 감지패턴들(SP2)은 제2 센싱 절연층(IS-IL2)을 관통하는 컨택홀(CH-I)을 통해 2개의 브릿지 패턴들(CP2)로 연결될 수 있으나, 브릿지 패턴들의 개수는 제한되지 않는다. 상술한 제2 도전패턴들(IS-CL2)의 일부가 감지패턴들(SP2)에 대응할 수 있다. 상술한 제1 도전패턴들(IS-CL1)의 일부가 브릿지 패턴들(CP2)에 대응할 수 있다.
본 실시예에서 도 5a에 도시된 제1 도전패턴들(IS-CL1)로부터 브릿지 패턴들(CP2)이 형성 되고, 제2 도전패턴들(IS-CL2)으로부터 제1 전극들(E1-1 내지 E1-5)과 감지패턴들(SP2)이 형성되는 것으로 설명되었으나, 이에 제한되지 않는다. 도 5a에 도시된 제1 도전패턴들(IS-CL1)으로부터 제1 전극들(E1-1 내지 E1-5)과 감지패턴들(SP2)이 형성되고, 제2 도전패턴들(IS-CL2)으로부터 브릿지 패턴들(CP2)이 형성될 수 도 있다.
제1 신호라인들(SL1)과 제2 신호라인들(SL2) 중 어느 하나는 외부 회로로부터 외부 입력을 감지하기 위한 송신신호를 전달하고, 다른 하나는 제1 전극들(E1-1 내지 E1-5)과 제2 전극들(E2-1 내지 E2-4) 사이의 정전용량 변화를 수신신호로써 외부 회로에 전달한다.
상술한 제2 도전패턴들(IS-CL2)의 일부가 제1 신호라인들(SL1)과 제2 신호라인들(SL2)에 대응할 수 있다. 제1 신호라인들(SL1)과 제2 신호라인들(SL2)은 복층 구조를 가질 수 있고, 상술한 제1 도전패턴들(IS-CL1)로부터 형성된 제1 층 라인과 상술한 제2 도전패턴들(IS-CL2)로부터 형성된 제2 층 라인을 포함할 수도 있다. 제1 층 라인과 제2 층 라인은 제2 센싱 절연층(IS-IL2, 도 5a 참조)을 관통하는 컨택홀을 통해 연결될 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시장치의 패드영역(PA1, PA2)에 대한 확대된 분해 사시도이다.
도 6에 도시된 것과 같이, 구동칩(DC)은 제1 접착층(CF1)을 통해 제1 패드영역(PA1)에 본딩되고, 회로기판(PB)은 제2 접착층(CF2)을 통해 제2 패드영역(PA2)에 본딩될 수 있다. 본 실시예에 따르면, 제1 접착층(CF1) 및 제2 접착층(CF2)은 도전볼을 미-포함할 수 있고, 접착성을 갖는 합성수지만을 포함할 수 있다.
도 6에 미-도시되었으나, 구동칩(DC)은 제1 패드들(PD1)에 각각 전기적으로 연결되는 제1 범프들 및 제2 패드들(PD2)에 각각 전기적으로 연결되는 제2 범프들을 포함할 수 있다. 구동칩(DC)은 외부로부터 제2 패드들(PD2) 및 제2 범프들을 통해 제1 신호들을 수신한다. 구동칩(DC)은 제1 신호들에 근거하여 생성된 제2 신호들을 제1 범프들을 통해 제1 패드들(PD1)에 제공한다. 예컨대, 구동칩(DC)은 데이터 구동회로를 포함할 수 있다. 제1 신호는 외부에서 인가된 디지털 신호인 영상 신호일 수 있고, 제2 신호는 아날로그 신호인 데이터 신호일 수 있다. 구동칩(DC)은 영상 신호의 계조값에 대응하는 아날로그 전압을 생성한다. 데이터 신호는 도 3에 도시된 데이터 라인(DL)을 통해 화소(PX)에 제공된다.
회로기판(PB)은 제3 패드들(PD3)에 각각 전기적으로 연결되는 신호패드들을 포함할 수 있다. 회로기판(PB)은 구동칩(DC)에 영상 신호, 구동 전압, 기타 제어 신호를 제공할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 패드영역의 평면도이다. 도 7b 내지 도 7e는 도 7a에 대응하는 단면도이다. 도 7f 내지 도 7p는 본 발명의 일 실시예에 따른 패드영역의 평면도이다. 도 8은 본 발명의 일 실시예에 따른 전자장치의 본딩구조를 도시한 단면도이다.
도 7a에 도시된 신호패드(DP-PD)는 도 6을 참조하여 설명한 제1 내지 제3 패드들(PD1 내지 PD3) 중 어느 하나 일 수 있다. 도 7a에는 너비가 상이한 말단부(DL-E)와 라인부(DL-S)를 포함하는 데이터 라인(DL)을 신호라인의 일예로 도시하였으나, 이에 제한되지 않는다. 신호라인은 데이터 라인(DL) 이외의 다른 신호라인일 수 있고, 말단부(DL-E)와 라인부(DL-S)의 구분 없이 균일한 너비를 가질 수도 있다.
도 7a 내지 도 7d를 참조하면, 신호패드(DP-PD)는 데이터 라인(DL)에 연결된 제1 도전패턴(CL1), 제1 도전패턴(CL1)에 연결된 제2 도전패턴(CL2), 및 평면 상에서 제2 도전패턴(CL2)에 중첩하는 적어도 하나의 절연패턴(SP)을 포함한다. 도 7a에는 4개의 절연패턴들(SP)을 포함하는 신호패드(DP-PD)를 예시적으로 도시하였다.
평면 상 직사각형상의 절연패턴들(SP)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 원형, 타원형 등으로 절연패턴들(SP)의 형상은 변경될 수 있다. 절연패턴들(SP)의 형상이 동일한 것으로 제한되지 않는다.
도 7a 내지 도 7d를 참조하면, 말단부(DL-E)는 제1 절연층(10) 상에 배치된다. 말단부(DL-E)는 도 4에 도시된 게이트(G1, G2)와 동일한 층 상에 배치된다. 말단부(DL-E)는 게이트(G1, G2)와 동일한 공정을 통해 형성될 수 있다.
다만, 말단부(DL-E)의 위치는 이에 제한되지 않는다. 말단부(DL-E)는 도 4에 도시된 상부전극(UE) 또는 제3 도전층(CL3)의 연결전극(CNE-G3)과 동일한 층 상에 배치되고, 동일한 물질을 포함하며, 동일한 적층구조를 가질 수 도 있다. 복수 개의 신호라인들 중에 일부는 게이트(G1, G2)와 동일한 공정을 통해 형성되고, 다른 일부는 상부전극(UE) 또는 제3 도전층(CL3)의 연결전극(CNE-G3)과 동일한 공정을 통해 형성될 수 도 있다.
데이터 라인(DL)은 하나의 층 상에 배치되어 일체의 형상을 가질 수 있으나, 이에 제한되지 않는다. 하나의 데이터 라인(DL)은 서로 다른 층 상에 배치된 복수 개의 부분들을 포함할 수 있다. 예컨대, 라인부(DL-S)는 2개 이상의 부분들을 포함할 수 있다.
신호패드(DP-PD)는 말단부(DL-E)에 연결된 제1 도전패턴(CL1) 및 제1 도전패턴(CL1)에 연결된 제2 도전패턴(CL2)을 포함할 수 있다. 말단부(DL-E), 제1 도전패턴(CL1), 제2 도전패턴(CL2)은 이들 사이에 절연층(20 내지 IS-IL2)이 배치되었는지에 따라 구분되거나, 컨택홀(OP1, OP2)에 의해 연결되었는지에 따라 구분될 수 있다. 이에 좀 더 상세히 설명한다.
제1 도전패턴(CL1)은 제4 절연층(40) 상에 배치된다. 제1 도전패턴(CL1)은 제2 절연층(20) 내지 제4 절연층(40)을 관통하는 제1 컨택홀(OP1)을 통해 말단부(DL-E)에 연결될 수 있다. 제2 절연층(20) 내지 제4 절연층(40)은 도 4에 도시된 표시영역(DP-DA)의 제2 절연층(20) 내지 제4 절연층(40)과 동일한 공정을 통해 형성된다. 회로 소자층(DP-CL)의 적층구조에 따라 제1 컨택홀(OP1)이 관통하는 절연층의 적층구조는 변경될 수 있다. 일 실시예에서 제1 컨택홀(OP1)은 제2 절연층(20) 내지 제4 절연층(40)보다 더 많은 개수의 절연층을 관통할 수 있다.
제1 도전패턴(CL1)과 말단부(DL-E)는 이들 사이에 배치된 제2 절연층(20) 내지 제4 절연층(40)에 의해 구별될 수 있다. 본 실시예에서 제2 절연층(20) 내지 제4 절연층(40)은 제1 그룹의 절연층으로 정의될 수 있다. 제1 그룹의 절연층의 적층구조는 변경될 수 있다.
제1 도전패턴(CL1)은 제1 층(CL11)과 제2 층(CL12)을 포함할 수 있다. 제1 층(CL11)과 제2 층(CL12) 사이에는 절연층이 미-배치되기 때문에 하나의 도전패턴으로 정의될 수 있다. 제1 층(CL11)과 제2 층(CL12)은 컨택홀을 통해 연결되는 것이 아니다. 제1 층(CL11)은 도 4의 제4 도전층(CL4)과 동일한 공정을 통해 형성되고, 제2 층(CL12)은 도 4의 제5 도전층(CL5)과 동일한 공정을 통해 형성될 수 있다. 도 4에 도시된 제5 절연층(50)과 제6 절연층(60)은 패드영역(PA1, PA2)에 미-배치된다. 본 발명의 일 실시예에서 제1 층(CL11)과 제2 층(CL12) 중 어느 하나는 생략될 수 있다. 본 발명의 일 실시예에서 제1 도전패턴(CL1)은 생략될 수 도 있다.
제2 도전패턴(CL2)은 입력센서(ISU)의 제2 센싱 절연층(IS-IL2) 상에 배치된다. 제2 도전패턴(CL2)은 도 5a의 제2 도전패턴층(IS-CL2) 및 도 5c의 감지패턴들(SP2)과 동일한 공정을 통해 형성될 수 있다. 평면상에서 제1 도전패턴(CL1)보다 면적이 큰 제2 도전패턴(CL2)이 도시되었으나, 이에 제한되지 않는다. 제2 도전패턴(CL2)과 제1 도전패턴(CL1)은 동일한 면적을 갖고, 제2 도전패턴(CL2)과 제1 도전패턴(CL1)의 엣지들은 정렬될 수도 있다.
제2 도전패턴(CL2)은 입력센서(ISU)의 제1 센싱 절연층(IS-IL1) 및 입력센서(ISU)의 제2 센싱 절연층(IS-IL2)을 관통하는 제2 컨택홀(OP2)을 통해 제1 도전패턴(CL1)에 연결될 수 있다. 제1 센싱 절연층(IS-IL1) 및 제2 센싱 절연층(IS-IL2)은 도 5에 도시된 감지영역(IS-DA) 및 비-감지영역(IS-NDA)에 중첩할 수 있다. 그에 따라 제1 센싱 절연층(IS-IL1) 및 제2 센싱 절연층(IS-IL2)은 패드영역(PA1, PA2)에 중첩한다.
제2 도전패턴(CL2)과 제1 도전패턴(CL1)은 이들 사이에 배치된 제1 센싱 절연층(IS-IL1) 및 제2 센싱 절연층(IS-IL2)에 의해 구별될 수 있다. 본 실시예에서 제2 제1 센싱 절연층(IS-IL1) 및 제2 센싱 절연층(IS-IL2)은 제2 그룹의 절연층(IS-IL)으로 정의될 수 있다. 본 발명의 일 실시예에서 제1 센싱 절연층(IS-IL1) 및 제2 센싱 절연층(IS-IL2) 중 어느 하나는 생략될 수 있다.
도 7a를 참조하면, 평면 상에서 제1 컨택홀(OP1)은 말단부(DL-E)의 일부 영역에 중첩할 수 있다. 말단부(DL-E)는 제1 방향(DR1)으로 연장되고, 절연패턴들(SP)은 제1 컨택홀(OP1)과 제1 방향(DR1) 내에서 정렬될 수 있다. 평면 상에서 절연패턴들(SP)은 제1 컨택홀(OP1)의 외측에 배치되고, 제2 컨택홀(OP2)의 내측에 배치될 수 있다. 평면 상에서 제1 컨택홀(OP1)은 제2 컨택홀(OP2)의 내측에 배치될 수 있다.
도 7a 및 도 7b에 도시된 것과 같이, 제1 컨택홀(OP1)을 통해 제1 도전패턴(CL1)은 말단부(DL-E)에 접촉될 수 있다. 제1 컨택홀(OP1)의 면적이 제1 도전패턴(CL1)과 말단부(DL-E)의 접촉 면적을 결정할 수 있다.
도 7a 및 도 7c에 도시된 것과 같이, 제1 컨택홀(OP1)에 비-중첩하는 제1 도전패턴(CL1)의 일부분은 제4 절연층(40) 상에 배치될 수 있다. 제1 컨택홀(OP1)에 비-중첩하는 제2 도전패턴(CL2)의 일부분은 제1 도전패턴(CL1) 상에 배치되고, 제2 컨택홀(OP2)을 통해 제1 도전패턴(CL1)에 접촉할 수 있다.
제2 도전패턴(CL2)의 일부분은 제2 센싱 절연층(IS-IL2) 상에 배치될 수 있다. 제2 도전패턴(CL2)의 일부분과 제1 도전패턴(CL1)의 일부분 사이에 제2 센싱 절연층(IS-IL2)이 배치될 수 있다.
도 7a 및 도 7d에 도시된 것과 같이, 제1 컨택홀(OP1)에 비-중첩하는 제2 도전패턴(CL2)의 또 다른 일부분은 절연패턴(SP)에 중첩할 수 있다. 제2 도전패턴(CL2)의 일부분과 절연패턴(SP) 사이에 제1 도전패턴(CL1)의 일부분이 배치될 수 있다. 절연패턴(SP)의 상면(SP-US) 및 측면(SP-SS)은 제1 도전패턴(CL1)에 의해 에워싸일 수 있다.
절연패턴(SP)은 고분자를 포함할 수 있다. 절연패턴(SP)은 열경화성 고분자를 포함할 수 있다. 다만, 이에 제한되지 않고, 절연패턴(SP)은 열가소성 고분자를 포함할 수도 있다. 본 실시예에서 제2 센싱 절연층(IS-IL2) 상에 배치되고, 제2 센싱 절연층(IS-IL2)에 접촉하는 절연패턴(SP)을 예시적으로 도시하였다.
도 7e에 도시된 것과 같이, 절연패턴(SP)은 제1 도전패턴(CL1)과 제2 도전패턴(CL2) 사이에 배치될 수도 있다. 절연패턴(SP)의 상면(SP-US) 및 측면(SP-SS)은 제2 도전패턴(CL2)에 의해 에워싸일 수 있다. 본 실시예에 따르면, 절연패턴(SP)은 도 4에 도시된 제6 절연층(60) 및 화소정의막(PDL) 중 적어도 어느 하나와 동일한 공정을 통해 형성될 수 있다. 절연패턴(SP)은 도 4에 도시된 화소정의막(PDL)와 동일한 공정을 통해 형성될 수 있다. 본 실시예에 따르면, 절연패턴(SP) 형성을 위한 추가적 공정이 요구되지 않는다.
도 7d 및 도 7e를 참조하면, 제2 도전패턴(CL2)의 컨택부분(CL2-C)은 절연패턴(SP)에 의해 제2 도전패턴(CL2)의 다른 부분 대비 제2 센싱 절연층(IS-IL2)으로부터 돌출되어 있다.
도 8은 전자부품으로서 구동칩(DC)을 예시적으로 도시하였다. 도 8은 구동칩의 범프(BP)가 제2 도전패턴(CL2)의 컨택부분(CL2-C)에 접촉된 상태를 도시하였다.
본딩 압력에 의해 구동칩(DC)의 범프(BP)가 제1 접착층(CF1)을 관통하여 제2 도전패턴(CL2)의 컨택부분(CL2-C)에 접촉된다. 경화되기 이전의 제1 접착층(CF1)은 이방성 도전 필름 대비 낮은 점도를 가질 수 있다. 도전볼들의 정렬을 유기하기 위해 이방성 도전 필름은 상대적으로 큰 점도를 갖는다.
제2 도전패턴(CL2)의 컨택부분(CL2-C)이 범프(BP)를 향하여 돌출되기 때문에 이들은 밀접하게 접촉할 수 있고, 이들 사이의 컨택 저항이 감소될 수 있다. 도전볼이 생략되고, 신호패드(DP-PD)와 범프(BP) 사이의 접근성이 향상됨으로써 본딩 압력이 감소될 수 있다. 본딩 압력이 감소됨으로써 본딩 공정에서 발생하는 표시패널 또는 전자부품의 물리적 손상이 감소될 수 있다.
도 7f 내지 도 7p는 도 7a과 평면 상 배치가 상이한 패드영역(PA1, PA2)을 도시하였다. 이하, 도 7a 내지 도 7e에서 설명한 패드영역(PA1, PA2)과 상이한 구성만을 간략히 설명한다.
도 7f에 도시된 것과 같이, 제1 컨택홀(OP1)은 복수 개 제공될 수 있다. 2개의 제1 컨택홀(OP1) 사이에 절연패턴들(SP)이 배치될 수 있다. 도 7g에 도시된 것과 같이, 제1 방향(DR1) 내에서 일측에 배치된 제1 컨택홀(OP1)과 타측에 배치된 제1 컨택홀(OP1) 사이에 1개의 절연패턴(SP)이 배치될 수도 있다. 도 7h 및 도 7i에 도시된 것과 같이, 제1 컨택홀(OP1)은 절연패턴들(SP) 사이에 배치될 수 있다. 제1 방향(DR1) 내에서 제1 컨택홀(OP1)은 일측(또는 상측)의 절연패턴들(SP)과 타측(또는 하측)의 절연패턴들(SP) 사이에 배치될 수 있다. 미-도시되었으나, 절연패턴들(SP) 사이에 복수 개의 제1 컨택홀들(OP1)이 배치될 수도 있다.
7j에 도시된 것과 같이, 제1 컨택홀들(OP1)은 절연패턴들(SP)과 제1 방향(DR1) 내에서 교번하게 배치될 수 있다. 제1 컨택홀들(OP1)과 절연패턴들(SP)의 개수는 제한되지 않는다.
도 7k 내지 도 7o에 도시된 것과 같이, 절연패턴(SP)은 다양한 형상을 가질 수 있다. 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분을 포함할 수 있다. 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 일체의 형상을 가질 수 있다.
도 7n에 도시된 것과 같이, 제1 방향(DR1)으로 연장된 복수개의 부분들은 제2 방향(DR2)으로 연장된 부분을 통해 연결될 수 있다. 도 7o에 도시된 것과 같이, 절연패턴(SP)은 복수 개의 도트 패턴들을 포함할 수 있다.
도 7p에 도시된 것과 같이, 제1 컨택홀(OP1)과 제2 컨택홀(OP2)은 비-중첩할 수 있다. 제2 컨택홀(OP2)은 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. 제2 방향(DR2) 내에서 절연패턴(SP)은 제2 컨택홀(OP2)의 일측에 배치될 수 있다.
도 9a는 본 발명의 일 실시예에 따른 패드영역(PA1, PA2)의 평면도이다. 도 9b는 도 9a에 대응하는 단면도이다. 이하, 도 7a 내지 도 8을 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 9a 및 도 9b를 참조하면, 제2 방향(DR2) 내에서 절연패턴들(SP)의 길이는 말단부(DL-E)의 너비 보다 클 수 있다. 절연패턴들(SP)의 일부분은 말단부(DL-E)에 비-중첩할 수 도 있다. 본 실시예에 따르면 도 7d 및 도 7e를 참조하여 설명한 제2 도전패턴(CL2)의 컨택부분(CL2-C)보다 컨택부분(CL2-C)의 면적이 증가될 수 있다.
도 9a 및 도 9b에서 제1 도전패턴(CL1)은 단층으로 도시되었으나, 다층 구조를 가질 수 있다. 제2 그룹의 절연층(IS-IL)은 단층으로 도시되었으나, 다층 구조를 가질 수 있다. 이러한 설명은 이하에서 설명되는 다른 실시예들에 있어서도 동일하게 적용될 수 있다.
도 10a는 본 발명의 일 실시예에 따른 패드영역(PA1, PA2)의 평면도이다. 도 10b 및 도 10c는 도 10a에 대응하는 단면도이다. 도 11a는 본 발명의 일 실시예에 따른 패드영역(PA1, PA2)의 평면도이다. 도 11b 내지 도 11d는 도 11a에 대응하는 단면도이다. 이하, 도 7a 내지 도 9b를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 10a 내지 도 10c에 따르면, 평면 상에서 제1 컨택홀(OP1)은 제2 컨택홀(OP2)의 내측에 배치된다. 평면 상에서 절연패턴들(SP)은 제1 컨택홀(OP1)의 내측에 배치된다. 절연패턴(SP)은 제1 컨택홀(OP1) 및 제2 컨택홀(OP2)의 내측에 배치된다. 도 10c에 도시된 것과 같이 절연패턴(SP)은 말단부(DL-E)와 제1 도전패턴(CL1) 사이에 배치될 수 있다. 미-도시되었으나, 절연패턴(SP)은 제1 도전패턴(CL1)과 제2 도전패턴(CL2) 사이에 배치될 수 있다.
도 10a 내지 도 10c에 따르면, 말단부(DL-E)와 제1 도전패턴(CL1)의 접촉면적이 증가하고, 제1 도전패턴(CL1)과 제2 도전패턴(CL2)의 접촉면적이 증가될 수 있다.
도 11a 내지 도 11d에 따르면, 평면 상에서 제1 컨택홀(OP1)은 제2 컨택홀(OP2)의 내측에 배치된다. 평면 상에서 절연패턴들(SP)은 제1 컨택홀(OP1) 및 제2 컨택홀(OP2)의 외측에 배치된다. 도 11c에 도시된 것과 같이, 일부 영역에서는 제1 도전패턴(CL1)과 제2 도전패턴(CL2) 사이에 제2 그룹의 절연층(IS-IL)이 배치될 수 있다. 도 11d에 도시된 것과 같이, 절연패턴(SP)은 제2 그룹의 절연층(IS-IL)과 제2 도전패턴(CL2) 사이에 배치될 수 있다. 미-도시되었으나, 절연패턴(SP)은 제1 도전패턴(CL1)과 제2 그룹의 절연층(IS-IL) 사이에 배치될 수 있다.
도 12a는 본 발명의 일 실시예에 따른 패드영역(PA1, PA2)의 평면도이다. 도 12b 내지 도 12d는 도 12a에 대응하는 단면도이다. 도 12e 내지 도 12l은 도 12d에 대응하는 단면도이다. 도 12m 및 도 12n은 본 발명의 일 실시예에 따른 패드영역(PA1, PA2)의 평면도이다. 이하, 도 7a 내지 도 11d를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
본 실시예에 따르면, 도 7a 내지 도 7d를 참조하여 설명한 패드영역(PA1, PA2)과 신호패드(DP-PD)의 형상이 상이하다. 도 12a 내지 도 12d를 참조하면, 본 실시예에서 평면상 동일한 형상의 제1 도전패턴(CL1)과 제2 도전패턴(CL2)을 예시적으로 도시하였으나, 이제 제한되지 않는다.
절연패턴들(SP)의 측면(SP-SS)의 적어도 일부분은 제1 도전패턴(CL1)과 제2 도전패턴(CL2)으로부터 노출될 수 있다. 도 7a 내지 도 11d를 참조하여 설명한 실시예에서 절연패턴들(SP)의 측면(SP-SS)이 제1 도전패턴(CL1)과 제2 도전패턴(CL2) 중 적어도 어느 하나로부터 에워싸인 것과 다르다.
도 12a에 도시된 것과 같이, 신호패드(DP-PD)는 제1 컨택홀(OP1)에 중첩하는 제1 부분(PD-1A)과 제1 부분(PD-1A)보다 제2 방향(DR2)의 너비가 작고 절연패턴들(SP)에 중첩하는 제2 부분(PD-2A)을 포함할 수 있다. 제2 부분(PD-2A)은 제1 방향(DR1)으로 연장되고, 균일한 너비를 가질 수 있다.
도 12c에 도시된 것과 같이, 신호패드(DP-PD)의 일부분은 제4 절연층(40) 상에 배치되고, 도 12d에 도시된 것과 같이, 신호패드(DP-PD)의 일부분은 절연패턴(SP)의 상면(SP-US) 상에 배치된다. 신호패드(DP-PD)는 절연패턴(SP)의 측면(SP-SS)에 비-중첩할 수 있다. 절연패턴(SP)의 측면이 신호패드(DP-PD)로부터 노출됨으로써 도 8을 참조하여 설명한 본딩 공정에서 절연패턴(SP)의 변형이 발생할 수 있고, 절연패턴(SP)은 본딩 압력의 일부를 흡수할 수 있다. 신호패드(DP-PD)는 절연패턴(SP) 대비 상대적으로 모듈러스가 크기 때문에 변형이 용이하지 않다. 본 실시예에 따르면, 본딩 공정에서 신호패드(DP-PD)에 크랙이 발생할 위험이 감소될 수 있다.
도 12e 내지 도 12l는 다양한 형태의 신호패드(DP-PD)의 일부분의 단면을 도시하였다. 도 12e에 도시된 것과 같이, 제2 도전패턴(CL2) 대비 제1 도전패턴(CL1)의 폭이 더 크거나, 도 12f 및 도 12i에 도시된 것과 같이, 제2 도전패턴(CL2) 대비 제1 도전패턴(CL1)의 폭이 더 작을 수 있다. 도 12f 및 도 12i에 도시된 것과 같이, 제2 도전패턴(CL2)의 일부분은 절연패턴(SP)의 측면(SP-SS)의 일부분에 접촉할 수도 있다. 도 12j 및 도 12k에 도시된 것과 같이, 제1 도전패턴(CL1)의 일부분은 절연패턴(SP)의 측면(SP-SS)의 일부분에 접촉하고 일부분을 노출시킬수 있다. 제2 도전패턴(CL2)은 절연패턴(SP)의 측면(SP-SS)에 비-중첩할 수 있다. 도 12l에 도시된 것과 같이, 제1 도전패턴(CL1)의 일부분 및 제2 도전패턴(CL2)의 일부분은 절연패턴(SP)의 측면(SP-SS)의 일부분에 접촉할 수도 있다. 제2 도전패턴(CL2)의 일부분은 제1 도전패턴(CL1)의 일부분을 에워싸을 수도 있다.
도 12m 및 도 12n는 12a와 평면상 형상이 상이한 신호패드(DP-PD)를 도시하였다. 제2 부분(PD-2A)은 영역에 따라 다른 너비를 가질 수 있다. 도 12m과 같이 제2 부분(PD-2A) 중 절연패턴(SP)에 중첩하는 영역의 너비는 절연패턴(SP)에 비-중첩하는 영역의 너비보다 클 수 있다. 도 12n과 같이 제2 부분(PD-2A) 중 절연패턴(SP)에 중첩하는 영역의 너비는 절연패턴(SP)에 비-중첩하는 영역의 너비보다 작을 수 있다.
도 13a는 본 발명의 일 실시예에 따른 패드영역(PA1, PA2)의 평면도이다. 도 13b 내지 도 13e는 도 13a에 대응하는 단면도이다. 도 13f 내지 도 13i는 본 발명의 일 실시예에 따른 패드영역(PA1, PA2)의 평면도이다. 이하, 도 7a 내지 도 12n를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
본 실시예에 따르면, 도 7a 내지 도 7d를 참조하여 설명한 패드영역(PA1, PA2)과 신호패드(DP-PD)의 형상이 상이하다. 도 13a 내지 도 13e에 도시된 것과 같이, 본 실시예에 따르면, 신호패드(DP-PD)에 개구부(OP-PD)가 정의된다. 도 13c에 도시된 것과 같이, 개구부(OP-PD)는 제1 도전패턴(CL1)과 제2 도전패턴(CL2)를 관통할 수 있다.
도 13a에 도시된 것과 같이, 평면 상에서 개구부(OP-PD)는 일부 영역은 절연패턴(SP)의 일부분에 중첩한다. 개구부(OP-PD)는 적어도 하나의 절연패턴(SP)의 일부분에 중첩할 수 있고, 인접한 2개의 절연패턴들(SP) 각각의 일부분에 중첩할 수 있다.
도 13a 및 도 13d에 도시된 것과 같이, 개구부(OP-PD)는 절연패턴(SP)의 측면(SP-SS) 중 적어도 일부분을 노출시킬 수 있다. 도 12a 내지 도 12n을 참조하여 설명한 패드영역(PA1, PA2)과 유사하게, 본딩 공정에서 절연패턴(SP)의 변형이 발생할 수 있고, 절연패턴(SP)은 본딩 압력의 일부를 흡수할 수 있다.
도 13f 내지 도 13i는 다양한 형태의 신호패드(DP-PD)의 평면을 도시하였다. 도 13f에 도시된 것과 같이, 제2 방향(DR2) 내에서 마주하는 2개의 개구부들(OP-PD)이 신호패드(DP-PD)에 정의될 수 있다. 2개의 개구부들(OP-PD) 각각은 절연패턴들(SP)의 일부분에 중첩한다.
도 13g에 도시된 것과 같이, 개구부(OP-PD)는 평면 상에서 절연패턴들(SP)에 비-중첩한다. 다만, 개구부(OP-PD)는 절연패턴들(SP)의 측면(SP-SS, 도 13e 참조) 중 일부분을 노출시킬 수 있다.
도 13h에 도시된 것과 같이, 복수 개의 개구부들(OP-PD)이 신호패드(DP-PD)에 정의될 수 있다. 복수 개의 개구부들(OP-PD) 각각은 평면상에서 절연패턴들(SP)의 코너 부분에 중첩한다. 도 13i에 도시된 것과 같이, 개구부(OP-PD)는 평면 상에서 절연패턴들(SP)에 비-중첩하고, 절연패턴들(SP)의 측면(SP-SS, 도 13e 참조) 중 일부분을 노출시킬 수 있다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 패드영역(PA1, PA2)의 평면도이다. 이하, 도 7a 내지 도 13i를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 14a는 도 7j와 유사한 패드영역(PA1, PA2)을 도시하였다. 본 실시예에 따르면 도 7j의 패드영역(PA1, PA2) 대비 신호패드(DP-PD)에 개구부(OP-PD)가 정의된다. 개구부(OP-PD)는 절연패턴들(SP)의 측면(SP-SS, 도 13e 참조) 중 일부분을 노출시킬 수 있다.
평면 상에서 볼 때, 제1 방향(DR1) 내에서 마주하는 절연패턴(SP)의 2개의 엣지 각각에 개구부(OP-PD)가 중첩하도록 배치된다. 절연패턴(SP)의 상면의 일부분과 절연패턴(SP)의 측면의 일부분이 개구부(OP-PD)에 의해 노출된다.
도 14b는 도 10a와 유사한 패드영역(PA1, PA2)을 도시하였다. 본 실시예에 따르면 도 10a의 패드영역(PA1, PA2) 대비 신호패드(DP-PD)에 개구부(OP-PD)가 정의된다. 개구부(OP-PD)는 절연패턴들(SP)의 측면(SP-SS, 도 13e 참조) 중 일부분을 노출시킬 수 있다.
도 12a 내지 도 12n을 참조하여 설명한 패드영역(PA1, PA2)과 유사하게, 본딩 공정에서 절연패턴(SP)의 변형이 발생할 수 있고, 절연패턴(SP)은 본딩 압력의 일부를 흡수할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
베이스층 BL
화소 PX
신호라인 DL
신호패드 DP-PD
복수 개의 절연층들 10-60, IS-IL1, IS-IL2, IS-IL3
말단부 DL-E
제1 도전패턴 CL1
제2 도전패턴 CL2
절연패턴 SP
제1 그룹의 절연층 20 내지 40
제2 그룹의 절연층 IS-IL
제1 컨택홀 OP1
제2 컨택홀 OP2
절연패턴의 측면 SP-SS
발광소자 LD
트랜지스터 T1
상부전극 US
연결전극 CNE-G3, CNE-D1
박막 봉지층 TFL
감지전극 E1-1, E2-1

Claims (29)

  1. 베이스층;
    상기 베이스층 상에 배치된 화소;
    상기 화소에 전기적으로 연결된 신호라인;
    상기 신호라인에 연결된 신호패드; 및
    상기 베이스층 상에 배치된 복수 개의 절연층들을 포함하고,
    상기 신호패드는,
    상기 신호라인의 말단부에 연결된 제1 도전패턴;
    상기 제1 도전패턴에 연결된 제2 도전패턴;
    단면 상에서 상기 신호라인의 상기 말단부와 상기 제2 도전패턴 사이에 배치되고, 평면 상에서 상기 제2 도전패턴에 중첩하는 적어도 하나의 절연패턴을 포함하고,
    상기 복수 개의 절연층들 중 제1 그룹의 절연층은 상기 신호라인의 상기 말단부와 상기 제1 도전패턴 사이에 배치되고, 상기 제1 그룹의 절연층에 정의된 제1 컨택홀을 통해 상기 신호라인의 상기 말단부와 상기 제1 도전패턴이 연결되며,
    상기 복수 개의 절연층들 중 제2 그룹의 절연층은 상기 제1 도전패턴과 상기 제2 도전패턴 사이에 배치되고, 상기 제2 그룹의 절연층에 정의된 제2 컨택홀을 통해 상기 제1 도전패턴과 상기 제2 도전패턴이 연결되는 표시장치.
  2. 제1 항에 있어서,
    평면 상에서 상기 적어도 하나의 절연패턴은 상기 제1 컨택홀의 외측에 배치된 표시장치.
  3. 제1 항에 있어서,
    평면 상에서 상기 제1 컨택홀은 상기 제2 컨택홀의 내측에 배치된 표시장치.
  4. 제1 항에 있어서,
    상기 적어도 하나의 절연패턴은 상기 제1 그룹의 절연층의 상면에 접촉하고,
    단면 상에서 상기 적어도 하나의 절연패턴은 상기 제1 그룹의 절연층과 상기 제2 도전패턴 사이에 배치된 표시장치.
  5. 제1 항에 있어서,
    상기 제1 컨택홀은 복수 개 제공된 표시장치.
  6. 제5 항에 있어서,
    상기 복수 개의 제1 컨택홀들은 상기 신호라인의 상기 말단부의 연장 방향 내에서 상기 적어도 하나의 절연패턴을 사이에 두고 배치된 일측의 제1 컨택홀 및 타측의 제1 컨택홀을 포함하는 표시장치.
  7. 제5 항에 있어서,
    상기 적어도 하나의 절연패턴은 복수 개 제공되고,
    상기 복수 개의 절연패턴들과 상기 복수 개의 제1 컨택홀들은 상기 신호라인의 상기 말단부의 연장 방향 내에서 교번하게 배치된 표시장치.
  8. 제1 항에 있어서,
    상기 적어도 하나의 절연패턴은 복수 개 제공되고,
    상기 복수 개의 절연패턴들은 상기 신호라인의 상기 말단부의 연장 방향 내에서 상기 제1 컨택홀을 사이에 두고 배치된 일측의 절연패턴 및 타측의 절연패턴을 포함하는 표시장치.
  9. 제1 항에 있어서,
    평면 상에서 상기 적어도 하나의 절연패턴은 상기 신호라인의 상기 말단부의 내측에 배치된 표시장치.
  10. 제1 항에 있어서,
    상기 신호라인의 상기 말단부는 제1 방향으로 연장되고,
    상기 적어도 하나의 절연패턴의 일부분은 상기 제1 방향에 교차하는 제2 방향 내에서 상기 신호라인의 상기 말단부와 비중첩하는 표시장치.
  11. 제1 항에 있어서,
    상기 적어도 하나의 절연패턴은 상기 제1 도전패턴의 상면에 접촉하고,
    단면 상에서 상기 적어도 하나의 절연패턴은 상기 제1 도전패턴과 상기 제2 도전패턴 사이에 배치된 표시장치.
  12. 제1 항에 있어서,
    평면 상에서 상기 적어도 하나의 절연패턴은 상기 제1 컨택홀 및 상기 제2 컨택홀의 내측에 배치된 표시장치.
  13. 제1 항에 있어서,
    평면 상에서 상기 적어도 하나의 절연패턴은 상기 제1 컨택홀의 내측에 배치되고, 상기 제2 컨택홀의 외측에 배치된 표시장치.
  14. 제13 항에 있어서,
    상기 적어도 하나의 절연패턴은 상기 제2 그룹의 절연층의 상면에 접촉하고,
    단면 상에서 상기 적어도 하나의 절연패턴은 상기 제2 그룹의 절연층과 상기 제2 도전패턴 사이에 배치된 표시장치.
  15. 제1 항에 있어서,
    상기 제1 도전패턴 및 상기 제2 도전패턴 중 적어도 어느 하나는 상기 적어도 하나의 절연패턴의 상면 및 상기 적어도 하나의 절연패턴의 측면을 에워싸는 표시장치.
  16. 제1 항에 있어서,
    상기 적어도 하나의 절연패턴의 측면의 적어도 일부분은 상기 제1 도전패턴 및 상기 제2 도전패턴으로부터 노출된 표시장치.
  17. 제15 항에 있어서,
    상기 제1 도전패턴 및 상기 제2 도전패턴 각각은 상기 적어도 하나의 절연패턴의 상기 측면에 비-중첩하는 표시장치.
  18. 제17 항에 있어서,
    상기 제1 도전패턴은 상기 적어도 하나의 절연패턴의 상기 측면의 일부분을 노출시키고,
    상기 제2 도전패턴은 상기 적어도 하나의 절연패턴의 상기 측면에 비-중첩하는 표시장치.
  19. 제17 항에 있어서,
    상기 제1 도전패턴 및 상기 제2 도전패턴을 관통하는 개구부가 정의되고,
    평면 상에서, 상기 개구부의 일부 영역은 상기 적어도 하나의 절연패턴의 일부분에 중첩하는 표시장치.
  20. 제1 항에 있어서,
    상기 화소는
    발광소자;
    상기 발광소자에 전기적으로 연결되며, 반도체 패턴 및 상기 반도체 패턴에 중첩하는 게이트를 포함하는 트랜지스터;
    상기 게이트 상에 배치된 상부 전극;
    상기 트랜지스터에 전기적으로 연결되고, 서로 다른 층 상에 배치된 복수 개의 연결전극들을 포함하고,
    상기 신호라인의 말단부는 상기 게이트 또는 상기 상부 전극과 동일한 물질을 포함하고,
    상기 제1 도전패턴은 복수 개의 연결전극들 중 적어도 하나와 동일한 물질을 포함하는 표시장치.
  21. 제20 항에 있어서,
    상기 신호라인의 말단부와 상기 제1 도전패턴은 서로 다른 물질을 포함하는 표시장치.
  22. 제21 항에 있어서,
    상기 화소 상에 배치된 박막 봉지층; 및
    상기 박막 봉지층 상에 배치된 감지전극을 더 포함하는 표시장치.
  23. 제22 항에 있어서,
    상기 제2 도전패턴은 상기 감지전극과 동일한 물질을 포함하는 표시장치.
  24. 표시패널 및 상기 표시패널 상에 배치된 입력센서를 포함하는 표시모듈;
    상기 표시패널에 전기적으로 연결된 전자부품; 및
    상기 표시패널과 상기 전자부품 사이에 배치된 접착층을 포함하고,
    상기 표시모듈은,
    베이스층;
    상기 베이스층 상에 배치된 화소;
    상기 화소에 전기적으로 연결된 신호라인;
    상기 신호라인에 연결된 신호패드; 및
    상기 베이스층 상에 배치된 복수 개의 절연층들을 포함하고,
    상기 신호패드는,
    상기 신호라인의 말단부에 연결된 제1 도전패턴;
    상기 제1 도전패턴에 연결된 제2 도전패턴;
    단면 상에서 상기 신호라인의 상기 말단부와 상기 제2 도전패턴 사이에 배치되고, 평면 상에서 상기 신호라인의 상기 말단부 및 상기 제2 도전패턴에 중첩하는 적어도 하나의 절연패턴을 포함하고,
    상기 전자부품의 범프 또는 신호패드는 상기 제2 도전패턴에 접촉하는 표시장치.
  25. 제24 항에 있어서,
    상기 복수 개의 절연층들 중 제1 그룹의 절연층은 상기 신호라인의 상기 말단부와 상기 제1 도전패턴 사이에 배치되고, 상기 제1 그룹의 절연층에 정의된 제1 컨택홀을 통해 상기 신호라인의 상기 말단부와 상기 제1 도전패턴이 연결되며,
    상기 복수 개의 절연층들 중 제2 그룹의 절연층은 상기 제1 도전패턴과 상기 제2 도전패턴 사이에 배치되고, 상기 제2 그룹의 절연층에 정의된 제2 컨택홀을 통해 상기 제1 도전패턴과 상기 제2 도전패턴이 연결된 표시장치.
  26. 제25 항에 있어서,
    상기 입력센서는 감지전극을 포함하고,
    상기 제2 도전패턴은 상기 감지전극과 동일한 물질을 포함하는 표시장치.
  27. 제26 항에 있어서,
    상기 제2 도전패턴 및 상기 감지전극은 상기 제2 그룹의 절연층에 접촉하는 표시장치.
  28. 제25 항에 있어서,
    상기 제2 그룹의 절연층은 복층 구조를 갖는 표시장치.
  29. 제24 항에 있어서,
    상기 전자부품은 상기 화소에 데이터 신호를 제공하는 구동칩을 포함하는 표시장치.
KR1020220005868A 2022-01-14 2022-01-14 표시장치 KR20230110404A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020220005868A KR20230110404A (ko) 2022-01-14 2022-01-14 표시장치
US18/062,804 US11871630B2 (en) 2022-01-14 2022-12-07 Display device
CN202310034780.0A CN116454091A (zh) 2022-01-14 2023-01-10 显示装置
EP23151283.1A EP4213606A1 (en) 2022-01-14 2023-01-12 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220005868A KR20230110404A (ko) 2022-01-14 2022-01-14 표시장치

Publications (1)

Publication Number Publication Date
KR20230110404A true KR20230110404A (ko) 2023-07-24

Family

ID=84943016

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220005868A KR20230110404A (ko) 2022-01-14 2022-01-14 표시장치

Country Status (4)

Country Link
US (1) US11871630B2 (ko)
EP (1) EP4213606A1 (ko)
KR (1) KR20230110404A (ko)
CN (1) CN116454091A (ko)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6663249B2 (ja) 2016-02-26 2020-03-11 株式会社ジャパンディスプレイ 表示装置
KR102557140B1 (ko) * 2016-06-16 2023-07-20 삼성디스플레이 주식회사 표시장치
KR102311316B1 (ko) * 2017-04-24 2021-10-13 삼성디스플레이 주식회사 표시장치 및 그 제조방법
JP7109982B2 (ja) 2018-04-27 2022-08-01 株式会社ジャパンディスプレイ 表示装置
KR102511074B1 (ko) 2018-05-10 2023-03-16 삼성디스플레이 주식회사 표시 장치
KR20200128253A (ko) * 2019-05-02 2020-11-12 삼성디스플레이 주식회사 표시장치
KR20200129211A (ko) 2019-05-07 2020-11-18 삼성디스플레이 주식회사 표시장치
KR20210016786A (ko) 2019-08-05 2021-02-17 엘지디스플레이 주식회사 표시 장치
CN110970484B (zh) * 2019-12-20 2022-08-26 京东方科技集团股份有限公司 显示基板及显示装置
KR20210094195A (ko) 2020-01-20 2021-07-29 삼성디스플레이 주식회사 접착 부재, 이를 포함한 표시장치, 및 표시장치의 제조 방법

Also Published As

Publication number Publication date
CN116454091A (zh) 2023-07-18
US20230247874A1 (en) 2023-08-03
US11871630B2 (en) 2024-01-09
EP4213606A1 (en) 2023-07-19

Similar Documents

Publication Publication Date Title
US10725353B2 (en) Display device
KR20170142243A (ko) 표시장치
US11194432B2 (en) Display device
CN112181192A (zh) 传感器模块和包括传感器模块的显示设备
US11275474B2 (en) Electronic panel and display device including the same
CN113540180A (zh) 显示装置
CN113161391A (zh) 显示装置
US20230280855A1 (en) Touch detection device, display device including the same, and method for manufacturing the same
KR20210101359A (ko) 전자패널 및 이를 포함한 표시장치
KR20210054619A (ko) 접착 부재 및 이를 포함한 표시장치
KR20230110404A (ko) 표시장치
CN115513255A (zh) 显示装置
KR20240048065A (ko) 표시장치
KR20210052757A (ko) 표시 장치
KR20210043790A (ko) 접착 부재, 이를 포함한 표시장치, 및 표시장치의 제조 방법
EP4355061A1 (en) Display device
KR20220016364A (ko) 전자장치
KR20220162232A (ko) 전자 장치 및 이의 제조 방법
US20240057414A1 (en) Display device and manufacturing method for the same
KR20220169981A (ko) 표시 장치 및 이의 제조 방법
KR20230026595A (ko) 표시 장치
KR20240094219A (ko) 표시 모듈 및 이를 포함하는 전자 장치
KR20230098402A (ko) 전자 장치
KR20230167775A (ko) 표시장치
KR20240108912A (ko) 표시 장치