KR20220162232A - 전자 장치 및 이의 제조 방법 - Google Patents

전자 장치 및 이의 제조 방법 Download PDF

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KR20220162232A
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최하영
변상철
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Abstract

전자 장치는, 제1 패드들을 포함하는 표시 패널, 상기 제1 패드들과 대응되는 제2 패드들을 포함하는 회로 기판, 및 상기 표시 패널과 상기 회로 기판 사이에 배치되어 상기 제1 패드들 및 상기 제1 패드들을 연결시키는 도전성 접착 부재를 포함하고, 상기 도전성 접착 부재는, 상기 표시 패널과 인접한 제1 수지층, 상기 제1 수지층과 상기 회로 기판 사이에 배치되고, 상기 제1 수지층과 서로 다른 경화제를 포함하는 제2 수지층, 상기 제1 수지층 내에 배치된 도전 입자들을 포함하고, 상기 제1 패드들 중 적어도 어느 하나는, 상기 제2 수지층을 관통하여 상기 도전 입자들과 접촉한다.

Description

전자 장치 및 이의 제조 방법{ELECTRONIC DEVICE AND METHOD OF THE MANUFACTURING OF THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 전기적으로 연결된 전자부품들을 포함하는 전자 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 전자 장치들이 개발되고 있다. 이러한 전자 장치들은 복수 개의 전자부품들을 포함한다. 복수 개의 전자부품들은 표시 패널, 구동칩, 회로 기판 등을 포함할 수 있다. 이러한 전자부품들은 다양한 방식을 통해서 전기적으로 연결된다.
본 발명의 목적은 전기적 본딩의 신뢰성이 향상된 전자 장치 제공 및 본딩 신뢰성이 향상된 제조 방법을 제공하는 데 있다.
본 발명에 따른 전자 장치는, 제1 패드들을 포함하는 표시 패널, 상기 제1 패드들과 대응되는 제2 패드들을 포함하는 회로 기판, 및 상기 표시 패널과 상기 회로 기판 사이에 배치되어 상기 제1 패드들 및 상기 제2 패드들을 연결시키는 도전성 접착 부재를 포함하고, 상기 도전성 접착 부재는, 상기 표시 패널과 인접한 제1 수지층, 상기 제1 수지층과 상기 회로 기판 사이에 배치되고, 상기 제1 수지층과 서로 다른 경화제를 포함하는 제2 수지층, 및 상기 제1 수지층 내에 배치된 도전 입자들을 포함하고, 상기 제2 패드들 중 적어도 어느 하나는 상기 제2 수지층을 관통하여 돌출되고, 상기 도전 입자들과 접촉한다.
상기 제1 수지층은 광경화제를 포함하고, 상기 제2 수지층은 열경화제를 포함하는 것을 특징으로 할 수 있다.
상기 도전 입자들의 최소 직경은, 상기 제1 수지층의 두께보다 큰 것을 특징으로 할 수 있다.
상기 도전 입자들 중 적어도 어느 하나의 일 부분은, 상기 제1 패드들의 내부에 배치되는 것을 특징으로 할 수 있다.
상기 도전 입자들 중 적어도 어느 하나의 다른 부분은, 상기 제2 패드들의 내부에 배치되는 것을 특징으로 할 수 있다.
상기 도전 입자들 중, 상기 제1 패드들과 비중첩하는 도전 입자들 중 어느 하나는, 상기 제1 수지층 중 상기 표시 패널과 인접한 면으로부터 돌출되는 것을 특징으로 할 수 있다.
상기 제1 수지층과 상기 표시 패널 사이에 빈 공간의 갭이 형성되고, 상기 제1 패드들의 측면의 적어도 일부는 상기 제1 수지층으로부터 노출되는 것을 특징으로 할 수 있다.
상기 제2 수지층의 최대 두께는, 상기 제2 패드들의 두께보다 작은 것을 특징으로 할 수 있다.
상기 표시 패널은 화소 및 구동칩을 포함하고, 상기 제1 패드들은, 제1 방향을 따라 배열된 제1 서브 패드들, 상기 제1 서브 패드들과 이격된 제2 서브 패드들을 포함하고, 상기 구동칩은 제1 서브 패드들과 연결되고, 상기 회로 기판은 제2 서브 패드들과 연결되는 것을 특징으로 할 수 있다.
상기 제1 서브 패드들은, 상기 제1 방향을 따라 배열된 복수의 제1 행 패드들, 및 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 행 패드들과 이격되고, 상기 제1 방향을 따라 배열된 제2 행 패드들을 포함하는 것을 특징으로 할 수 있다.
상기 제1 수지층은 상기 표시 패널과 접촉하는 것을 특징으로 할 수 있다.
본 발명에 따른 전자 장치는, 제1 패드들을 포함하는 표시 패널, 상기 제1 패드들과 대응되는 제2 패드들을 포함하는 회로 기판, 및 상기 표시 패널과 상기 회로 기판 사이에 배치되어 상기 제1 패드들 및 상기 제2 패드들을 연결시키는 도전성 접착 부재를 포함하고, 상기 도전성 접착 부재는, 광경화제를 포함하는 제1 수지층, 상기 제1 수지층과 상기 회로 기판 사이에 배치되고, 열경화제를 포함하는 제2 수지층, 상기 제1 수지층 내에 배치된 도전 입자들을 포함하고, 상기 도전 입자들의 최소 직경은 상기 제1 수지층의 두께보다 크다.
상기 제2 패드들 중 적어도 어느 하나는, 상기 제2 수지층을 관통하여 돌출되고, 상기 도전 입자들과 접촉하는 것을 특징으로 할 수 있다.
상기 제2 수지층의 최대 두께는, 상기 제2 패드들의 두께보다 작은 것을 특징으로 할 수 있다.
상기 도전 입자들 중 적어도 어느 하나의 일 부분은, 상기 제1 패드들의 내부에 배치되는 것을 특징으로 할 수 있다.
제15 항에 있어서, 상기 도전 입자들 중 적어도 어느 하나의 다른 부분은, 상기 제2 패드들의 내부에 배치되는 것을 특징으로 할 수 있다.
상기 도전 입자들 중, 상기 제1 패드들과 비중첩하는 도전 입자들 중 어느 하나는, 상기 제1 수지층 중 상기 표시 패널과 인접한 면으로부터 돌출되는 것을 특징으로 할 수 있다.
상기 제1 수지층과 상기 표시 패널 사이에 빈 공간의 갭이 형성되고, 상기 제1 패드들의 측면의 적어도 일부는 상기 제1 수지층으로부터 노출되는 것을 특징으로 할 수 있다.
본 발명에 따른 전자 장치 제조 방법은, 커버 필름, 제1 수지층, 상기 제1 수지층 내에 배치된 도전 입자들, 및 상기 커버 필름 및 상기 제1 수지층 사이에 배치된 제2 수지층을 포함하는 예비 도전성 접착 부재를 제공하는 단계, 상기 제1 수지층을 제1차 경화시키는 단계, 상기 예비 도전성 접착 부재를 표시 패널에 포함된 패드들 상에 제공하는 단계, 상기 예비 도전성 접착 부재에서 상기 커버 필름을 제거하는 단계, 회로 기판에 포함된 패드들을 상기 표시 패널의 상기 패드들과 정렬시키는 단계, 및 히팅 바를 통해 상기 회로 기판을 가압하여 상기 제2 수지층을 제2차 경화 시키는 단계를 포함한다.
상기 제1 수지층은 광경화제를 포함하고, 상기 제2 수지층은 열경화제를 포함하는 것을 특징으로 할 수 있다.
본 발명에 따르면 광경화제를 포함하는 수지층을 선 경화 후, 열경화제를 포함하는 수지층을 본 경화 시킴에 따라, 서로 다른 신호를 제공받는 두 개의 패드들 사이에 쇼트가 발생하는 것이 방지될 수 있다.
따라서, 인접한 패드들간 피치가 감소하더라도 본 발명의 도전성 접착 부재를 통해 패드들을 용이하게 결합시킬 수 있다. 이에 따라, 전기적 연결 특성이 향상된 전자 장치를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 1c는 본 발명의 일 실시예에 따른 표시 장치와 연결된 회로 기판의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 입력센서의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 전자 장치의 본딩영역의 분해 사시도이다.
도 7은 본 발명의 일 실시예에 따른 도전성 접착 부재를 통해 본딩된 패드들의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 도전성 접착 부재를 통해 본딩된 패드들의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 도전성 접착 부재를 통해 본딩된 패드들의 단면도이다.
도 10a 내지 도 10e는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 도시한 단면도들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 1c는 본 발명의 일 실시예에 따른 표시 장치와 연결된 회로 기판의 단면도이다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치(ED)의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 전자 장치(ED)의 분해 사시도이다.
본 명세서에서, 핸드폰 단말기를 전자 장치(ED)를 예시적으로 도시하였다. 본 발명에 따른 전자 장치(ED)는 텔레비전, 모니터 등과 같은 대형 전자 장치를 비롯하여, 테블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자 장치 등에 적용될 수 있다.
도 1a를 참조하면, 전자 장치(ED)는 표시면(ED-IS)을 통해 이미지(IM)를 표시할 수 있다. 이미지(IM)의 일 예로 아이콘 이미지들이 도시되었다. 표시면(ED-IS)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행한다. 표시면(ED-IS)의 법선 방향, 즉 전자 장치(ED)의 두께 방향은 제3 방향(DR3)이 지시한다.
표시면(ED-IS)은 이미지(IM)가 표시되는 표시 영역(ED-DA) 및 표시 영역(ED-DA)에 인접한 비표시 영역(ED-NDA)을 포함한다. 비표시 영역(ED-NDA)은 이미지가 표시되지 않는 영역이다. 다만, 이에 한정되지 않으며, 비표시 영역(ED-NDA)은 표시 영역(ED-DA)의 어느 일 측에 인접하거나 생략될 수 있다.
본 명세서 내에서 "평면상에서 보았을 때 또는 평면상에서"의 의미는 제3 방향(DR3)에서 바라보는 경우를 의미할 수 있다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 그러나, 제1 내지 제3 방향들(DR1, DR2, DR3)의 조합은 다른 조합으로 변경될 수 있다.
도 1b를 참조하면, 전자 장치(ED)는 윈도우(WM), 표시 장치(DD) 및 수납 부재(BC)를 포함할 수 있다. 미-도시되었으나, 전자 장치(ED)는 윈도우(WM)와 표시 장치(DD) 사이에 배치된 광학부재를 더 포함할 수 있다. 광학부재는 편광자를 포함할 수 있다.
윈도우(WM)는 표시 장치(DD) 상부에 배치되고, 표시 장치(DD)로부터 제공되는 영상을 외부로 투과시킬 수 있다. 윈도우(WM)는 투과 영역(TA) 및 비투과 영역(NTA)을 포함한다. 투과 영역(TA)은 표시 영역(ED-DA)에 중첩하며, 표시 영역(ED-DA)에 대응하는 형상을 가질 수 있다. 윈도우(WM)은 베이스층 및 베이스층 상에 배치된 기능층들을 포함할 수 있다. 기능층들은, 보호층, 지문 방지층 등을 포함할 수 있다. 윈도우(WM)의 베이스층은 유리, 사파이어, 또는 플라스틱 등으로 구성될 수 있다.
비투과 영역(NTA)은 비표시 영역(ED-NDA)에 중첩하며, 비표시 영역(ED-NDA)에 대응하는 형상을 가질 수 있다. 비투과 영역(NTA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 비투과 영역(NTA)은 윈도우(WM)의 베이스층의 일부 영역에 베젤패턴이 배치되어 정의될 수 있고, 베젤패턴이 미-배치된 영역이 투과 영역(TA)으로 정의될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 비투과 영역(NTA)은 생략될 수도 있다.
본 발명의 일 실시예에 따르면, 표시 패널(DP)은 액정 표시 패널(liquid crystal display panel), 전기영동 표시 패널(electrophoretic display panel), MEMS 표시 패널(microelectromechanical system display panel), 일렉트로웨팅 표시 패널(electrowetting display panel), 유기발광 표시 패널(organic light emitting display panel), 무기 발광 표시 패널(inorganic light emitting display panel), 및 퀀텀닷 발광 표시 패널(quantum dot light emitting display panel) 중 어느 하나 일 수 있고, 특별히 제한되지 않는다. 이하, 표시 패널(DP)은 유기발광 표시 패널로 설명된다.
입력센서(ISU)는 정전용량식 센서, 광학방식의 센서, 초음파 방식의 센서, 전자기 유도방식의 센서 중 어느 하나를 포함할 수 있다. 입력센서(ISU)는 연속공정을 통해 표시 패널(DP) 상에 형성되거나, 별도로 제조된 후 접착층을 통해 표시 패널(DP)의 상측에 부착될 수 있으며 어느 실시예로 한정되지 않는다.
표시 장치(DD)은 구동칩(DC), 회로 기판(CF)을 더 포함할 수 있다. 구동칩(DC)이 표시 패널(DP)에 실장된 실시예를 도시하였으나, 이에 제한되지 않는다. 구동칩(DC)은 회로 기판(CF)으로부터 전달된 제어 신호에 기반하여 표시 패널(DP)의 동작에 필요한 구동 신호를 생성할 수 있다.
표시 패널(DP)에 전기적으로 본딩된 회로 기판(CF)은 밴딩되어 표시 패널(DP)의 배면에 배치될 수 있다. 수납 부재(BC)는 표시 장치(DD)를 수용하며, 윈도우(WM)와 결합될 수 있다. 회로 기판(CF)은 베이스 기판(SUB)의 일단에 배치되며, 회로 소자층(DP-CL)에 전기적으로 연결될 수 있다. 도시하지 않았으나, 전자 장치(ED)는 메인보드, 메인보드에 실장된 전자모듈들, 카메라 모듈, 전원모듈 등을 더 포함할 수 있다.
도 1c를 참조하면, 일 실시예에 따른 표시 패널(DP)은 벤딩 영역(BA) 및 벤딩 영역(BA)을 사이에 두고 제1 방향(DR1)으로 이격 배열된 제1 비벤딩 영역(NBA1) 및 제2 비벤딩 영역(NBA2)을 포함할 수 있다.
벤딩 영역(BA)은 제2 방향(DR2)으로 연장된 가상의 벤딩 축(BX)을 따라 표시 패널(DP)이 벤딩되는 영역으로 정의될 수 있다. 제1 비벤딩 영역(NBA1)은 투과 영역(TA)과 중첩하는 영역이고, 제2 비벤딩 영역(NBA2)은 회로 기판(CF)이 접속되는 영역으로 정의될 수 있다.
벤딩 영역(BA)이 벤딩 축(BX)을 기준으로 벤딩될 때, 회로 기판(CF) 및 구동 회로(DC)는 표시 패널(DP)의 배면을 향하는 방향으로 벤딩되어 표시 패널(DP)의 배면 상에 배치될 수 있다.
도시되지 않았으나, 벤딩 영역(BA)으로 생긴 회로 기판(CF)과 표시 패널(DP)의 배면 사이의 단차를 보상하기 위한 추가 구성들이 배치될 수 있다.
일 실시예에 따르면, 제2 방향(DR2)에서 제1 비벤딩 영역(NBA1)의 폭은, 벤딩 영역(BA) 및 제2 비벤딩 영역(NBA2)의 폭보다 클 수 있다. 다만, 이에 한정되는 것은 아니며, 벤딩 영역(BA)의 제2 방향(DR2)에서의 폭은 제1 비벤딩 영역(NBA1)에서 제2 비벤딩 영역(NBA2)으로 갈수록 좁아지는 형상으로 제공될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
이상에서 전자 장치(ED)의 일 예시를 핸드폰 단말기로 설명하였으나, 본 명세서에서 전자 장치(ED)는 2 이상의 전기적으로 본딩된 전자부품을 포함하면 충분하다. 표시 패널(DP)과 표시 패널(DP)에 실장된 구동칩(DC) 각각은 서로 다른 전자부픔에 해당하고, 이들만으로도 전자 장치(ED)를 구성할 수 있으며 어느 하나의 실시예로 한정되지 않는다.
예를 들어, 표시 패널(DP)과 표시 패널(DP)에 연결된 회로 기판(CF)만으로도 전자 장치(ED)를 구성할 수 있고, 메인보드 및 메인보드에 실장된 전자모듈만으로도 전자 장치(ED)를 구성할 수 있다. 이하, 표시 패널(DP)과 표시 패널(DP)에 실장된 구동칩(DC)의 본딩 구조를 중심으로 본 발명에 따른 전자 장치(ED)를 설명한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치(DD)의 단면도이다. 도 3은 본 발명의 일 실시예에 따른 표시 패널(DP)의 평면도이다. 도 4는 본 발명의 일 실시예에 따른 표시 패널(DP)의 단면도이다. 도 5는 본 발명의 일 실시예에 따른 입력센서(ISU)의 단면도이다. 도 2에는 도 1c에서 설명한 표시 패널(DP)의 벤딩 영역(BA) 및 제2 비벤딩 영역(NBA2)과 대응되는 영역을 생략하고 도시하였다.
도 2를 참조하면, 표시 패널(DP)은 베이스 기판(SUB), 베이스 기판(SUB) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 상부 절연층(TFL)을 포함한다. 입력센서(ISU)는 상부 절연층(TFL) 상에 배치될 수 있다.
표시 패널(DP)은 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)을 포함한다. 표시 패널(DP)의 표시 영역(DP-DA)은 도 1a에 도시된 표시 영역(ED-DA) 또는 도 1b에 도시된 투과 영역(TA)에 대응하며, 비표시 영역(DP-NDA)은 도 1a에 도시된 비표시 영역(ED-NDA) 또는 도 1b에 도시된 비투과 영역(NTA)에 대응한다.
베이스 기판(SUB)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스 기판(SUB)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로 소자층(DP-CL)은 적어도 하나의 중간 절연층과 회로 소자를 포함한다. 중간 절연층은 적어도 하나의 중간 무기층과 적어도 하나의 중간 유기층을 포함한다. 상기 회로 소자는 신호 라인들, 화소의 구동 회로 등을 포함한다.
표시 소자층(DP-OLED)은 복수 개의 유기발광 다이오드들을 포함한다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기층을 더 포함할 수 있다. 상부 절연층(TFL)은 표시 소자층(DP-OLED)을 밀봉한다. 일 예로, 상부 절연층(TFL)은 박막 봉지층을 포함할 수 있다. 박막 봉지층은 무기층/유기층/무기층의 적층구조를 포함할 수 있다. 상부 절연층(TFL)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 표시 소자층(DP-OLED)을 보호한다. 다만, 이제 한정되지 않으며, 상부 절연층(TFL)은 박막 봉지층 이외의 추가적인 절연층을 더 포함할 수 있다. 예컨대 굴절률을 제어하기 위한 광학 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상부 절연층(TFL)을 대신하여 봉지기판이 제공될 수 있다. 이 경우, 봉지기판은 베이스 기판(SUB)과 대향하고 별도의 접착부재로 베이스 기판(SUB)와 결합될 수 있다. 봉지기판 및 베이스 기판(SUB) 사이에 회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)이 배치될 수 있다.
입력센서(ISU)는 표시 패널(DP) 상에 직접 배치될 수 있다. 본 명세서에서 "A 구성이 B 구성 상에 직접 배치된다"는 것은 A 구성과 B 구성 사이에 접착층이 배치되지 않는 것을 의미한다. 본 실시예에서 입력센서(ISU)는 표시 패널(DP)과 연속공정에 의해 제조될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 입력센서(ISU)는 개별 패널로 제공되어, 접착층을 통해 표시 패널(DP)과 결합될 수 있다. 다른 예로, 입력센서(ISU)는 생략될 수 있다.
도 3을 참조하면, 표시 패널(DP)은 복수 개의 화소들(PX), 게이트 구동회로(GDC), 복수 개의 신호 라인들(SGL), 및 복수 개의 패드들(DP-PD, DP-CPD)을 포함할 수 있다.
화소들(PX)은 표시 영역(DP-DA)에 배치된다. 화소들(PX) 각각은 유기발광 다이오드와 그에 연결된 화소 구동회로를 포함한다. 게이트 구동회로(GDC) 및 신호 라인들(SGL)은 도 2에 도시된 회로 소자층(DP-CL)에 포함될 수 있다.
게이트 구동회로(GDC)는 복수 개의 게이트 라인들(GL)에 게이트 신호들을 순차적으로 출력한다. 게이트 구동회로(GDC)는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다. 표시 패널(DP)은 화소들(PX)에 발광 제어신호를 제공하는 또 다른 구동회로를 더 포함할 수도 있다.
신호 라인들(SGL)은 게이트 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 게이트 라인들(GL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 전원 라인(PL)은 화소들(PX)에 연결된다. 제어신호 라인(CSL)은 주사 구동회로에 제어신호들을 제공할 수 있다.
신호 라인들(SGL)은 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)에 중첩한다. 신호 라인들(SGL) 각각은 패드부 및 라인부를 포함할 수 있다. 라인부는 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)에 중첩한다. 패드부는 라인부의 말단에 연결된다. 패드부는 후술하는 패드 영역에 중첩할 수 있다.
표시 패널(DP)은 표시 패드들(청구항 상의 제1 패드들)을 포함할 수 있다. 표시 패드들은 제1 패드들(DP-PD, 청구항 상의 제1 서브 패드들) 및 제2 패드들(DP-CPD, 청구항 상의 제2 서브 패드들)을 포함할 수 있다. 일 실시예에 따른 제1 패드들(DP-PD) 및 제2 패드들(DP-CPD)은 제2 비벤딩 영역(NBA2) 상에 배치될 수 있다.
이하, 본 명세서에서, 비표시 영역(DP-NDA) 중 제1 패드들(DP-PD)이 배치된 영역은 칩 영역(DCA)으로 정의되고, 제2 패드들(DP-CPD)이 배치된 영역은 제1 패드 영역(PCA1)으로 정의될 수 있다.
칩 영역(DCA)에는 제1 패드들(DP-PD)이 배치될 수 있다. 칩 영역(DCA) 상에는 구동칩(DC, 도 1b 참조)이 실장될 수 있다. 제1 패드들(DP-PD)은 구동칩(DC)과 전기적으로 연결되어, 구동칩(DC)으로부터 수신된 전기적 신호를 신호 라인들(SGL)에 전달한다.
제1 패드들(DP-PD)은 제2 방향(DR2)을 따라 배열된 제1 행 패드들(DP-PD1) 및 제1 행 패드들(DP-CP1)과 제1 방향(DR1)에서 이격되고, 제2 방향(DR2)을 따라 배열된 제2 행 패드들(DP-PD2)을 포함한다. 다만, 이에 한정되지 않으며, 제1 패드들(DP-PD)은 제2 방향(DR2)을 따라 한 행에 배열되거나, 복수 개의 행들에 배열될 수 있다.
제1 패드 영역(PCA1)에는 제2 패드들(DP-CPD)이 배치될 수 있다. 제2 패드들(DP-CPD)은 제1 방향(DR1)을 따라 배열될 수 있다. 제1 패드들(DP-PD)과 제2 패드들(DP-CPD)은 브릿지 신호라인들(S-CL)을 통해서 연결될 수 있다.
제2 패드들(DP-CPD)_또한 제1 패드들(DP-PD)과 같이 제1 방향(DR1)을 따라 배열된 행 패드들을 포함할 수 있다. 하나의 행 패드들에는 제2 방향(DR2)으로 이격 배열된 제2 패드들(DP-CPD)을 포함할 수 있다. 서로 다른 행 패드들에 포함된 배열된 제2 패드들(DP-CPD)은 제1 방향(DR1)에서 보았을 때, 서로 중첩하거나 이격된 배열 형태를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
회로 기판(CF)은 표시 패널(DP)과 전기적으로 연결되는 기판 패드들(CF-PD, 청구항 상의 제2 패드들)을 포함할 수 있다. 기판 패드들(CF-PD)은 회로 기판(CF)에 정의된 제2 패드 영역(PCA2)에 배치될 수 있다. 기판 패드들(CF-PD)은 제2 방향(DR2)을 따라 배열될 수 있다.
또한, 제2 패드들(DP-CPD)이 제1 방향(DR1)으로 배열된 행 패드들 형태로 제공될 경우, 회로 기판(CF)에 포함된 기판 패드들(CF-PD)들 또한 제2 패드들(DP-CPD)과 1:1로 대응되는 배열 형태를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 패드 영역(PCA1) 상에 회로 기판(CF)의 제2 패드 영역(PCA2)이 배치될 수 있다. 제2 패드들(DP-CPD)은 회로 기판(CF)에 포함된 기판 패드들(CF-PD)과 전기적으로 연결되어, 회로 기판(CF)으로부터 수신된 전기적 신호를 제1 패드들(DP-PD)에 전달한다. 회로 기판(CF)은 리지드하거나 플렉서블할 수 있다. 예를 들어, 회로 기판(CF)이 플렉서블할 경우, 플렉서블 인쇄회로 기판(Flexible printed circuit board)으로 제공될 수 있다.
회로 기판(CF)은 표시 패널(DP)의 동작을 제어하는 타이밍 제어회로를 포함할 수 있다. 타이밍 제어회로는 집적 칩의 형태로 회로 기판(CF)에 실장될 수 있다. 또한, 도시되지 않았지만, 회로 기판(CF)은 입력센서(ISU)을 제어하는 입력감지회로를 포함할 수 있다.
한편, 표시 패널(DP)이 도 1b에 도시된 구동칩(DC)을 실장하기 위한 제1 패드들(DP-PD)을 포함하는 구조로 설명되나, 이에 한정되지 않는다. 구동칩(DC)은 회로 기판(CF) 상에 실장될 수 있으며, 이 경우, 제1 패드들(DP-PD)은 생략될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 5는 본 발명의 일 실시예에 따른 입력센서의 단면도이다.
도 4를 참조하면, 표시 영역(DP-DA)은 발광영역(PXA)과 비발광영역(NPXA)을 포함할 수 있다. 화소들(PX) 각각은 유기발광 다이오드(OLED)와 그에 연결된 화소 구동회로를 포함한다. 자세하게, 화소(PX)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 유기발광 다이오드(OLED)를 포함할 수 있다. 화소 구동회로 중 일부의 트랜지스터(TR1, TR2)가 도시되었다.
표시 패널(DP)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 의해 절연층, 반도체층 및 도전층을 형성한다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층 및 도전층을 선택적으로 패터닝할 수 있다. 이러한 방식으로 회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등을 형성한다.
베이스 기판(SUB)은 합성수지 필름을 포함할 수 있다. 베이스 기판(SUB)은 다층구조를 가질 수 있다. 예컨대 베이스 기판(SUB)은 합성수지층, 무기층, 및 합성수지층의 3층 구조를 가질 수도 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 그밖에 베이스 기판(SUB)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스 기판(SUB)의 상면에 적어도 하나의 무기층을 형성한다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 표시 패널(DP)은 버퍼층(BFL)을 포함하는 것으로 도시 되었다.
버퍼층(BFL) 상에 반도체 패턴이 배치된다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.
도 4는 일부의 반도체 패턴을 도시한 것일 뿐이고, 평면상에서 화소(PX)의 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 반도체 패턴은 제1 영역과 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다.
제1 영역은 전도성이 제2 영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 제2 영역은 도핑농도가 낮거나, 비-도핑영역일 수 있고, 실질적으로 트랜지스터의 액티브(또는 채널)에 해당한다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결전극 또는 연결 신호라인일 수 있다.
도 4에 도시된 것과 같이, 제1 트랜지스터(TR1)의 소스(S1), 액티브(A1), 드레인(D1)이 반도체 패턴으로부터 형성되고, 제2 트랜지스터(TR2)의 소스(S2), 액티브(A2), 드레인(D2)이 반도체 패턴으로부터 형성된다.
도 4에는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(SCL)은 평면상에서 제2 트랜지스터(TR2)의 드레인(D2)에 전기적으로 연결될 수 있다. 연결 신호 라인(SCL)과 제2 트랜지스터(TR2)의 드레인(D2) 사이에 또 다른 트랜지스터가 배치될 수 있다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 복수 개의 화소들(PX)에 공통으로 중첩하며, 반도체 패턴을 커버한다. 제1 절연층(10) 상에 게이트(G1, G2)가 배치된다. 게이트(G1, G2)는 금속패턴의 일부일 수 있다. 게이트(G1, G2)는 액티브(A1, A2)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(G1, G2)는 마스크와 같다.
제1 절연층(10) 상에 게이트(G1, G2)를 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 화소들(PX)에 공통으로 중첩한다. 제2 절연층(20) 상에 상부 전극(UE)이 배치될 수 있다. 상부 전극(UE)은 제2 트랜지스터(TR2)의 게이트(G2)와 중첩할 수 있다. 상부 전극(UE)은 금속 패턴의 일부분일 수 있다. 게이트(G2)의 일부분과 그에 중첩하는 상부 전극(UE)은 커패시터를 정의할 수 있다.
제2 절연층(20) 상에 상부 전극(UE)을 커버하는 제3 절연층(30)이 배치된다. 제3 절연층(30) 상에 배치된 제1 연결전극(CNE1)은 제1 내지 제3 절연층(10 내지 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제3 절연층(30) 상에 제1 연결전극(CNE1)을 커버하는 제4 절연층(40)이 배치된다. 제1 절연층(10) 내지 제4 절연층(40)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
제4 절연층(40) 상에 제5 절연층(50)이 배치된다. 제5 절연층(50)은 유기층일 수 있다. 제5 절연층(50) 상에 제2 연결전극(CNE2)이 배치될 수 있다. 제2 연결전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결전극(CNE1)에 접속될 수 있다.
제5 절연층(50) 상에 제2 연결전극(CNE2)을 커버하는 제6 절연층(60)이 배치된다. 제6 절연층(60)은 유기층일 수 있다. 제6 절연층(60) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결전극(CNE2)에 연결된다.
화소 정의막(PDL)에는 개구부(OP)가 정의된다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 본 실시예에서 발광영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들(PX)에 공통적으로 배치된다. 제2 전극(CE) 상에 상부 절연층(TFL)이 배치된다. 상부 절연층(TFL)은 복수 개의 박막들을 포함할 수 있다.
도 5에 도시된 것과 같이, 입력센서(ISU)는 상부 절연층(TFL) 상에 직접 배치된다. 입력센서(ISU)는 제1 감지 절연층(ISU-IL1), 제1 도전층(ISU-CL1), 제2 감지 절연층(ISU-IL2), 제2 도전층(ISU-CL2), 및 제3 감지 절연층(ISU-IL3)을 포함할 수 있다. 제1 감지 절연층(ISU-IL1)은 상부 절연층(TFL) 상에 직접 배치된다. 본 발명의 일 실시예에서 제1 감지 절연층(ISU-IL1)은 생략될 수 있다.
제1 도전층(ISU-CL1) 및 제2 도전층(ISU-CL2) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전층은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다.
투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다.
예컨대, 제1 도전층(ISU-CL1) 및 제2 도전층(ISU-CL2) 중 적어도 어느 하나는 3층의 금속층 구조, 예컨대, 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 상대적으로 내구성이 높고 반사율이 낮은 금속을 외층에, 전기전도율이 높은 금속을 내층에 적용할 수 있다.
제1 도전층(ISU-CL1) 및 제2 도전층(ISU-CL2) 각각은 복수 개의 도전패턴들을 포함한다. 이하, 제1 도전층(ISU-CL1)은 제1 도전패턴들을 포함하고, 제2 도전층(ISU-CL2)은 제2 도전패턴들을 포함하는 것으로 설명된다. 제1 도전패턴들과 제2 도전패턴들 각각은 감지전극들 및 이에 연결된 신호라인들을 포함할 수 있다. 제1 도전패턴들의 감지전극들과 제2 도전패턴들의 감지전극들은 서로 절연 교차할 수 있다.
또한, 일 실시예에 따른, 입력센서(ISU)는 제1 도전층(ISU-CL1) 및 제2 도전층(ISU-CL2) 중 어느 하나가 생략될 수 있으며, 단 층의 도전층 만을 포함할 수 있으며, 어느 하나로 한정되지 않는다.
제1 감지 절연층(ISU-IL1) 내지 제3 감지 절연층(ISU-IL3) 각각은 무기층 또는 유기층을 포함할 수 있다. 본 실시예에서 제1 감지 절연층(ISU-IL1) 및 제2 감지 절연층(ISU-IL2)은 무기층일 수 있다. 제3 감지 절연층(ISU-IL3)은 유기층을 포함할 수 있다.
또한, 입력센서(ISU)는 제1 감지 절연층(ISU-IL1) 내지 제3 감지 절연층(ISU-IL3)
중 어느 하나가 생략될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 6은 본 발명의 일 실시예에 따른 전자 장치의 본딩영역의 분해 사시도이다. 도 7은 본 발명의 일 실시예에 따른 도전성 접착 부재를 통해 본딩된 패드들의 단면도이다.
도 6을 참조하면, 표시 패널(DP)은 회로 기판(CF) 및 베이스 기판(SUB) 사이에 배치된 제1 도전성 접착 부재(AF-C)와, 구동칩(DC) 및 베이스 기판(SUB) 사이에 배치된 제2 도전성 접착 부재(AF-D)를 포함한다. 제1 도전성 접착 부재(AF-C)는 회로 기판(CF) 및 표시 패널(DP)을 전기적으로 연결하고, 제2 도전성 접착 부재(AF-D)는 구동칩(DC) 및 표시 패널(DP)을 전기적으로 연결한다.
회로 기판(CF)은 상면(CF-US) 및 하면(CF-DS)을 포함한다. 회로 기판(CF)의 하면(CF-DS)은 표시 패널(DP)과 마주하는 면일 수 있다. 기판 패드들(CF-PD)은 회로 기판(CF)의 하면(CF-DS) 상에 배치되고, 표시 패널(DP)의 제2 패드들(DP-CPD)과 전기적으로 각각 연결될 수 있다. 기판 패드들(CF-PD) 및 제2 패드들(DP-CPD)은 제1 도전성 접착 부재(AF-C)를 통해 전기적으로 각각 연결될 수 있다.
구동칩(DC)은 상면(DC-US) 및 하면(DC-DS)을 포함한다. 구동칩(DC)의 하면(DC-DS)은 표시 패널(DP)과 마주하는 면일 수 있다. 구동칩(DC)은 베이스 기판(SUB) 상에 배치된 제1 패드들(DP-PD)과 전기적으로 각각 연결되는 칩 패드들(DC-PD)을 포함한다.
칩 패드들(DC-PD)은 제2 방향(DR2)을 따라 배열된 제1 행 칩 패드들(DC-PD1) 및 제1 행 칩 패드들(DC-PD1)과 제1 방향(DR1)에서 이격되고, 제2 방향(DR2)을 따라 배열된 제2 행 칩 패드들(DC-PD2) 을 포함한다. 제1 행 칩 패드들(DC-PD1) 및 제2 행 칩 패드들(DC-PD2)은 구동칩(DC)의 하면으로부터 외부에 노출된 형상을 가질 수 있다.
도 6에는 칩 패드들(DC-PD)이 두 개의 행들에 배열된 것으로 설명되나, 칩 패드들(DC-PD)은 제1 패드들(DP-PD)이 배열된 구조에 기반하여 단일 행 또는 복수 개의 행들에 배열될 수 있다. 칩 패드들(DC-PD) 및 제1 패드들(DP-PD)은 제2 도전성 접착 부재(AF-D)를 통해 전기적으로 각각 연결될 수 있다.
도 7를 참조하면, 회로 기판(CF) 및 표시 패널(DP)의 베이스 기판(SUB) 사이에 배치된 도전성 접착 부재(AF)가 도시 되었다. 이하, 도전성 접착 부재(AF)를 통해 접속된 표시 패널(DP)과 회로 기판(CF)의 단면도는 도 6에서 설명한 제1 도전성 접착 부재(AF-C) 및 제2 도전성 접착 부재(AF-D)에 의해 접속된 구성들에 적용될 수 있다.
도 7에는 표시 패널(DP)에 포함된 제2 패드들(DP-CPD)이 절연층(IL) 상에 배치된 것을 도시하였다. 절연층(IL)은 도 4에서 설명한 절연층들(10-50) 중 어느 하나일 수 있으며, 제2 패드들(DP-CPD)은 각각의 절연층들(10-50) 상에 배치된 도전 패턴들 중 어느 하나의 층으로부터 분기되어 형성된 것일 수 있으며 어느 하나의 실시예로 한정되지 않는다.
회로 기판(CF)은 베이스층(CF-BS) 및 베이스층(CF-BS) 상에 배치된 기판 패드들(CF-PD)을 포함할 수 있다. 기판 패드들(CF-PD)은 제1 회로 패드(CF-P1) 및 제1 회로 패드(CF-P1)를 커버하는 2 회로 패드(CF-P2)를 포함한다. 제2 회로 패드(CF-P2)는 제1 회로 패드(CF-P1)에 비해 낮은 두께를 가질 수 있다. 본 명세서에서, 제1 회로 패드(CF-P1)는 구리일 수 있으며, 제2 회로 패드(CF-P2)는 주석(Sn)일 수 있다. 제2 회로 패드(CF-P2)는 구리로 이뤄진 제1 회로 패드(CF-P1)가 외부와 산화 반응되는 것을 방지할 수 있다.
다만, 이에 한정되는 것은 아니며, 회로 기판(CF)에 포함된 기판 패드들(CF-PD)은 단층으로 제공되거나, 3개 이상의 층으로 제공될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도전성 접착 부재(AF)는 제1 수지층(AD1), 제2 수지층(AD2), 및 도전 입자들(CB)을 포함할 수 있다. 도전 입자들(CB)은 제1 수지층(AD1) 내에 배치될 수 있다. 즉, 도전 입자들(CB)은 제1 수지층(AD1) 내부에 분산 배치될 수 있다. 기판 패드들(CF-PD) 및 제2 패드들(DP-CPD)이 도전 입자들(CB)에 각각 접촉됨으로써, 기판 패드들(CF-PD) 및 제2 패드들(DP-CPD)이 전기적으로 각각 연결될 수 있다.
제1 수지층(AD1)은 표시 패널(DP)과 제2 수지층(AD2) 사이에 배치된다. 본 실시예에서 제1 수지층(AD1)은 제2 패드들(DP-CPD)의 상면(PP-E) 및 측면(PP-S)을 커버할 수 있다. 또한, 제1 수지층(AD1)은 표시 패널(DP)의 절연층(IL)과 접촉할 수 있다.
제2 수지층(AD2)은 제1 수지층(AD1) 및 회로 기판(CF) 사이에 배치될 수 있다. 제2 수지층(AD2)은 기판 패드들(CF-PD)의 측면(FP-S)을 커버할 수 있다.
기판 패드들(CF-PD)은 본딩된 상태에서 제2 수지층(AD2)을 관통하여 기판 패드들(CF-PD) 각각의 접속면(FP-E)이 제2 수지층(AD2)으로부터 노출되고, 도전 입자들(CB)과 접촉할 수 있다. 따라서, 기판 패드들(CF-PD) 각각은, 제3 방향(DR3)으로 제1 두께(T1)를 가지고, 제2 수지층(AD2)은 제1 두께(T1) 보다 작은 제2 두께(T2)를 포함할 수 있다.
본 발명에 따른 도전성 접착 부재(AF)는, 기판 패드들(CF-PD)의 제1 두께(T1) 보다 작은 제2 두께(T2)를 갖는 제2 수지층(AD2)을 포함함에 따라, 압착 공정 진행 시, 기판 패드들(CF-PD)이 도전 입자들(CB)와 용이하게 접속될 수 있다. 이에 따라, 전기적 연결 특성이 향상된 도전성 접착 부재(AF)를 제공할 수 있다.
일반적으로 도전 입자들(CB)은 패드들 사이에 배치되어 패드들을 전기적으로 연결 시킨다. 전기적 연결은 도전성 접착 부재(AF)의 상면 또는 하면을 가압하는 공정으로 진행될 수 있다. 이때, 수지층에 포함된 도전 입자들(CB) 또한 수지층에 가해진 압에 의해 수지층 내에서 정렬된 배열이 달라질 수 있다. 이에 따라, 인접한 두 개의 패드들 사이에 배치된 도전 입자들(CB)이 서로 근접하게 이동될 수 있고, 이 경우, 서로 다른 신호를 제공받는 두 개의 패드들 사이에 쇼트가 유발될 수 있다.
본 발명에 따른 제1 수지층(AD1) 및 제2 수지층(AD2)은 서로 다른 개시제를 포함한 접착 수지일 수 있다. 예를 들어, 제1 수지층(AD1)은 광경화제를 포함하고, 제2 수지층(AD2)은 열경화제를 포함한 것일 수 있다. 광개시제를 포함한 제1 수지층(AD1)은 자외선 광(UV)에 의해 활성화될 수 있고, 열개시제를 포함한 제2 수지층(AD2)은 외부 열에 의해 활성화될 수 있다.
광경화제를 포함하는 제1 수지층(AD1)은 패드들간 압착 공정이 진행되기 전, UV에 의해 선 경화(제1차 경화)될 수 있다. 이때, 제1 수지층(AD1)이 광경화됨에 따라 제1 수지층(AD1) 내에 배치된된 도전 입자들(CB)은 소정의 배열 상태를 가지고 제1 수지층(AD1) 내부에 배치될 수 있다.
이후, 열경화제를 가진 제2 수지층(AD2)을 히팅 바를 통해 강압하여 본 경화(제2차에 따경화)를 진행시킬 수 있다. 이때, 수지층들(AD1, AD2)에 소정의 압력이 가해지더라도, 광경화가 진행된 제1 수지층(AD1)에 포함된 도전 입자들(CB)은 제1 수지층(AD1) 내에서 유동성이 감소함에 따라, 초기 배열을 유지한 상태로 기판 패드들(CF-PD)과 제2 패드들(DP-CPD)을 연결시킬 수 있다.
그 결과, 서로 다른 신호를 제공받는 두 개의 기판 패드들 또는 두 개의 제2 패드들 사이에 쇼트가 발생하는 것이 방지될 수 있다. 따라서, 인접한 패드들간 피치가 감소하더라도 본 발명의 도전성 접착 부재(AF)를 통해 패드들을 용이하게 결합시킬 수 있다. 이에 따라, 전기적 연결 특성이 향상된 전자 장치(ED)를 제공할 수 있다.
도 8은 본 발명의 일 실시예에 따른 도전성 접착 부재를 통해 본딩된 패드들의 단면도이다. 도 9는 본 발명의 일 실시예에 따른 도전성 접착 부재를 통해 본딩된 패드들의 단면도이다.
도 7에서 설명한 구성들과 동일/유사한 구성에 대해 동일/유사한 참조부호를 사용하며, 중복된 설명은 생략한다. 도 7에서 설명한 회로 기판(CF)과 표시 패널(DP)은 도 8 및 도 9에서 설명할 회로 기판(CF)과 표시 패널(DP)과 동일하게 적용될 수 있으며, 중복된 설명은 생략한다.
도 8을 참조하면, 본 실시예에 따른 도전성 접착 부재(AF-A)는 광경화제를 포함하는 제1 수지층(AD1) 및 열경화제를 포함하는 제2 수지층(AD2)을 포함할 수 있다. 도전 입자들(CB)은 제1 수지층(AD1) 내에 배치될 수 있다.
본 실시예에서 도전 입자들(CB)은 최소 직경(H1)을 갖고, 제1 수지층(AD1)은 최대 두께(H2)를 가질 수 있다. 도전 입자들(CB)은 최소 직경(H1)은 제1 수지층(AD1)은 최대 두께(H2)보다 클 수 있다. 따라서, 도전 입자들(CB) 중 일 부분은 제1 수지층(AD1)의 일 면(AD1-B)으로부터 돌출될 수 있다.
본 실시예에 따르면, 광개시제를 포함하는 제1 수지층(AD1)이 압착 공정 진행 전, 광경화에 의해 선 경화된다. 이때, 제1 수지층(AD1) 내에 배치된된 도전 입자들(CB)이 제1 수지층(AD1) 내에서의 유동성이 감소되더라도, 도전 입자들(CB) 중 일 부분이 제1 수지층(AD1)의 일 면(AD1-B)으로부터 돌출됨에 따라, 도전성 접착 부재(AF-A)는 제2 패드들(DP-CPD)과 기판 패드들(CF-PD)를 용이하게 연결시킬 수 있다.
도전 입자들(CB) 중 제2 패드들(DP-CPD)과 중첩하는 도전 입자들의 일 부분(CI)은 압착 공정으로 인해 제2 패드들(DP-CPD) 내부로 삽입될 수 있다. 이에 따라, 도전 입자들(DB)은 제2 패드들(DP-CPD)과 안정적으로 연결될 수 있다.
본 실시예에 따르면, 제1 수지층(AD1)의 최대 두께(H2)가 도전 입자들(CB)은 최소 직경(H1)보다 작음에 따라, 압착 공정 진행 시, 제1 수지층(AD1)과 표시 패널(DP) 사이, 보다 상세하게는 제1 수지층(AD1) 중 도전 입자들(CB)의 일부가 노출된 일 면(AD1-B)과 절연층(IL) 사이에는 소정의 갭(GAP)이 형성될 수 있다. 따라서, 제2 패드들(DP-CPD)의 측면(PP-S)의 적어도 일부는 제1 수지층(AD1)으로부터 노출될 수 있다.
도 8에는 갭(GAP)이 전 영역에 걸쳐 형성된 것을 도시하였으나, 이에 한정된 것은 아니고, 압착 공정 진행 환경에 따라, 일 영역은 절연층(IL)과 제1 수지층(AD1)이 접촉하는 부분이 형성될 수 있고, 다른 영역은 소정의 갭(GAP)이 형성되는 영역이 제공될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 9을 참조하면, 본 실시예에 따른 도전성 접착 부재(AF-B)는 광경화제를 포함하는 제1 수지층(AD1) 및 열경화제를 포함하는 제2 수지층(AD2)을 포함할 수 있다. 도전 입자들(CB)은 제1 수지층(AD1) 내에 배치될 수 있다.
본 실시예에서 도전 입자들(CB)은 최소 직경(H1)을 갖고, 제1 수지층(AD1)은 최대 두께(H2)를 가질 수 있다. 도전 입자들(CB)은 최소 직경(H1)은 제1 수지층(AD1)은 최대 두께(H2)보다 클 수 있다. 따라서, 도전 입자들(CB) 중 일 부분은 제1 수지층(AD1)의 일 면(AD1-B)으로부터 돌출될 수 있다.
본 실시예에 따르면, 도전 입자들(CB) 중 제2 패드들(DP-CPD) 및 기판 패드들(CF-PD)과 중첩하는 도전 입자들의 제1 부분(CI1)은 제2 패드들(DP-CPD)의 내부에 삽입되고, 제2 부분(CI2)은 기판 패드들(CF-PD)기판 패드들 내부로 삽입될 수 있다. 이에 따라, 도전 입자들(CB)은 제2 패드들(DP-CPD)과 기판 패드들(CF-PD)를 안정적으로 연결할 수 있다.
본 실시예에 따르면, 제1 수지층(AD1)의 최대 두께(H2)가 도전 입자들(CB)은 최소 직경(H1)보다 작음에 따라, 압착 공정 진행 시, 제1 수지층(AD1)과 표시 패널(DP) 사이, 보다 상세하게는 제1 수지층(AD1) 중 도전 입자들(CB)의 일부가 노출된 일 면(AD1-B)과 절연층(IL) 사이에는 소정의 갭(GAP)이 형성될 수 있다.
도 10a 내지 도 10e는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 도시한 단면도들이다. 도 7에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며 중복된 설명은 생략한다.
도 10a를 참조하면, 본 발명에 따른 전자 장치 제조 방법은, 예비 도전성 접착 부재(AF-S)를 제공하는 단계를 포함한다.
예비 도전성 접착 부재(AF-S)는 커버 필름(BF), 제1 수지층(AD1), 제2 수지층(AD2), 및 도전 입자들(CB)을 포함할 수 있다. 도전 입자들(CB)은 제1 수지층(AD1) 내에 배치될 수 있다. 제1 수지층(AD1)은 광개시제를 포함하고, 제2 수지층(AD2)은 열개시제를 포함할 수 있다.
이후, 예비 도전성 접착 부재(AF-S)의 제1 수지층(AD1)을 제1차 경화 시키는 단계를 포함할 수 있다. 제1차 경화는 광개시제를 포함한 제1 수지층(AD1)을 자외선 광(UV)에 의해 활성화시켜 경화시킬 수 있다. 도전 입자들(CB)은 제1 수지층(AD1)이 경화됨에 따라, 제1 수지층(AD1) 내부에서 소정의 배열 형태를 가지고 배치될 수 있다. 도전 입자들(CB)의 제1차 경화 후 제1 수지층(AD1) 내부에서의 유동성은, 제1차 경화 전 제1 수지층(AD1) 내부에서의 유동성보다 감소될 수 있다.
이후, 도 10b 및 도 10c를 참조하면, 본 발명에 따른 전자 장치 제조 방법은, 예비 도전성 접착 부재(AF-S)를 표시 패널(DP)의 패드들(DP-CPD, 도 3의 제2 패드들(DP-CDP)) 상에 제공하는 단계를 포함할 수 있다. 표시 패널(DP)은 베이스 기판(SUB), 절연층(IL), 및 패드들(DP-CPD)을 포함할 수 있다.
이후, 예비 도전성 접착 부재(AF-S)에서 커버 필름(BF)을 제거하는 단계를 포함할 수 있다. 커버 필름(BF)은 이형 필름 형태로 제공될 수 있다.
이후, 회로 기판(CF)에 포함된 기판 패드들(CF-PD)을 표시 패널(DP)에 포함된 패드들(DP-CPD)과 정렬시키는 단계를 포함할 수 있다. 압착 전, 기판 패드들(CF-PD)은 제2 수지층(AD2) 상에 배치될 수 있다.
이후, 도 10d를 참조하면, 본 발명에 따른 전자 장치 제조 방법은, 히팅 바(TB)를 통해 회로 기판(CF)를 가압하여 제2 수지층(AD2)을 제2차 경화 시키는 단계를 포함할 수 있다. 제2 수지층(AD2)은 열개시제를 포함함에 따라, 소정의 온도를 갖는 히팅 바(TB)를 가압함에 따라, 기판 패드들(CF-PD)이 제2 수지층(AD2)을 관통하여 도전 입자들(CB)과 접촉하면서, 제2 수지층(AD2)은 열에 의해 활성화 되어 경화될 수 있다.
이후, 도 10e를 참조하면, 본 발명의 표시 장치 제조 방법에 따르면, 도전 입자들(CB)이 배치되고 광개시제를 포함하는 제1 수지층(AD1)을 제1차 경화 시킨 후, 히팅 바(TB)를 통해 제2차 경화를 진행함에 따라, 수지층들(AD1, AD2)에 소정의 압력이 가해지더라도, 광경화가 진행된 제1 수지층(AD1)에 포함된 도전 입자들(CB)은 제1 수지층(AD1) 내에서 유동성이 감소하여, 초기 배열을 유지한 상태로 기판 패드들(CF-PD)과 패드들(DP-CPD)을 연결시킬 수 있다.
그 결과, 서로 다른 신호를 제공받는 두 개의 기판 패드들 또는 두 개의 제2 패드들 사이에 쇼트가 발생하는 것이 방지될 수 있다. 따라서, 인접한 패드들간 피치가 감소하더라도 본 발명의 도전성 접착 부재(AF)를 통해 패드들을 용이하게 결합시킬 수 있다. 이에 따라, 전기적 연결 특성이 향상된 전자 장치(ED)를 제공할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
ED: 전자 장치
DD: 표시 장치
DP: 표시 패널
DC: 구동칩
CF: 회로 기판
AF: 도전성 접착 부재
AD1: 제1 수지층
AD2: 제2 수지층
CB: 도전 입자들
TB: 압착 바

Claims (20)

  1. 제1 패드들을 포함하는 표시 패널;
    상기 제1 패드들과 대응되는 제2 패드들을 포함하는 회로 기판; 및
    상기 표시 패널과 상기 회로 기판 사이에 배치되어 상기 제1 패드들 및 상기 제2 패드들을 연결시키는 도전성 접착 부재를 포함하고,
    상기 도전성 접착 부재는,
    상기 표시 패널과 인접한 제1 수지층;
    상기 제1 수지층과 상기 회로 기판 사이에 배치되고, 상기 제1 수지층과 서로 다른 경화제를 포함하는 제2 수지층; 및
    상기 제1 수지층 내에 배치된 도전 입자들을 포함하고,
    상기 제2 패드들 중 적어도 어느 하나는 상기 제2 수지층을 관통하여 돌출되고, 상기 도전 입자들과 접촉하는 전자 장치.
  2. 제1 항에 있어서,
    상기 제1 수지층은 광경화제를 포함하고,
    상기 제2 수지층은 열경화제를 포함하는 것을 특징으로 하는 전자 장치.
  3. 제1 항에 있어서,
    상기 도전 입자들의 최소 직경은,
    상기 제1 수지층의 두께보다 큰 것을 특징으로 하는 전자 장치.
  4. 제3 항에 있어서,
    상기 도전 입자들 중 적어도 어느 하나의 일 부분은,
    상기 제1 패드들의 내부에 배치되는 것을 특징으로 하는 전자 장치.
  5. 제4 항에 있어서,
    상기 도전 입자들 중 적어도 어느 하나의 다른 부분은,
    상기 제2 패드들의 내부에 배치되는 것을 특징으로 하는 전자 장치.
  6. 제3 항에 있어서,
    상기 도전 입자들 중, 상기 제1 패드들과 비중첩하는 도전 입자들 중 어느 하나는,
    상기 제1 수지층 중 상기 표시 패널과 인접한 면으로부터 돌출되는 것을 특징으로 하는 전자 장치.
  7. 제3 항에 있어서,
    상기 제1 수지층과 상기 표시 패널 사이에 빈 공간의 갭이 형성되고,
    상기 제1 패드들의 측면의 적어도 일부는 상기 제1 수지층으로부터 노출되는 것을 특징으로 하는 전자 장치.
  8. 제1 항에 있어서,
    상기 제2 수지층의 최대 두께는,
    상기 제2 패드들의 두께보다 작은 것을 특징으로 하는 전자 장치.
  9. 제1 항에 있어서,
    상기 표시 패널은 화소 및 구동칩을 포함하고,
    상기 제1 패드들은,
    제1 방향을 따라 배열된 제1 서브 패드들;
    상기 제1 서브 패드들과 이격된 제2 서브 패드들을 포함하고,
    상기 구동칩은 제1 서브 패드들과 연결되고,
    상기 회로 기판은 제2 서브 패드들과 연결되는 것을 특징으로 하는 전자 장치.
  10. 제9 항에 있어서,
    상기 제1 서브 패드들은,
    상기 제1 방향을 따라 배열된 복수의 제1 행 패드들; 및
    상기 제1 방향과 교차하는 제2 방향에서 상기 제1 행 패드들과 이격되고, 상기 제1 방향을 따라 배열된 제2 행 패드들을 포함하는 것을 특징으로 하는 전자 장치.
  11. 제1 항에 있어서,
    상기 제1 수지층은 상기 표시 패널과 접촉하는 것을 특징으로 하는 전자 장치.
  12. 제1 패드들을 포함하는 표시 패널;
    상기 제1 패드들과 대응되는 제2 패드들을 포함하는 회로 기판; 및
    상기 표시 패널과 상기 회로 기판 사이에 배치되어 상기 제1 패드들 및 상기 제2 패드들을 연결시키는 도전성 접착 부재를 포함하고,
    상기 도전성 접착 부재는,
    광경화제를 포함하는 제1 수지층;
    상기 제1 수지층과 상기 회로 기판 사이에 배치되고, 열경화제를 포함하는 제2 수지층;
    상기 제1 수지층 내에 배치된 도전 입자들을 포함하고,
    상기 도전 입자들의 최소 직경은 상기 제1 수지층의 두께보다 큰 전자 장치.
  13. 제12 항에 있어서,
    상기 제2 패드들 중 적어도 어느 하나는,
    상기 제2 수지층을 관통하여 돌출되고, 상기 도전 입자들과 접촉하는 것을 특징으로 하는 전자 장치.
  14. 제13 항에 있어서,
    상기 제2 수지층의 최대 두께는,
    상기 제2 패드들의 두께보다 작은 것을 특징으로 하는 전자 장치.
  15. 제12 항에 있어서,
    상기 도전 입자들 중 적어도 어느 하나의 일 부분은,
    상기 제1 패드들의 내부에 배치되는 것을 특징으로 하는 전자 장치.
  16. 제15 항에 있어서,
    상기 도전 입자들 중 적어도 어느 하나의 다른 부분은,
    상기 제2 패드들의 내부에 배치되는 것을 특징으로 하는 전자 장치.
  17. 제12 항에 있어서,
    상기 도전 입자들 중, 상기 제1 패드들과 비중첩하는 도전 입자들 중 어느 하나는,
    상기 제1 수지층 중 상기 표시 패널과 인접한 면으로부터 돌출되는 것을 특징으로 하는 전자 장치.
  18. 제12 항에 있어서,
    상기 제1 수지층과 상기 표시 패널 사이에 빈 공간의 갭이 형성되고,
    상기 제1 패드들의 측면의 적어도 일부는 상기 제1 수지층으로부터 노출되는 것을 특징으로 하는 전자 장치.
  19. 커버 필름, 제1 수지층, 상기 제1 수지층 내에 배치된 도전 입자들, 및 상기 커버 필름 및 상기 제1 수지층 사이에 배치된 제2 수지층을 포함하는 예비 도전성 접착 부재를 제공하는 단계;
    상기 제1 수지층을 제1차 경화시키는 단계;
    상기 예비 도전성 접착 부재를 표시 패널에 포함된 패드들 상에 제공하는 단계;
    상기 예비 도전성 접착 부재에서 상기 커버 필름을 제거하는 단계; 및
    회로 기판에 포함된 패드들을 상기 표시 패널의 상기 패드들과 정렬시키는 단계;
    히팅 바를 통해 상기 회로 기판을 가압하여 상기 제2 수지층을 제2차 경화 시키는 단계를 포함하는 전자 장치 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 수지층은 광경화제를 포함하고,
    상기 제2 수지층은 열경화제를 포함하는 것을 특징으로 하는 전자 장치 제조 방법.
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