KR20240043832A - 표시장치 - Google Patents

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KR20240043832A
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조영민
김홍암
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삼성디스플레이 주식회사
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Abstract

표시장치는 표시영역 및 비-표시영역을 포함하는 전면 및 상기 전면과 대향되는 배면을 포함하는 베이스층, 상기 전면 상에 배치되고 각각이 반도체 패턴들 및 도전 패턴들을 포함하는 화소 회로들을 포함하는 회로층, 대응되는 상기 화소 회로들 연결된 발광소자들을 포함하는 발광소자층, 대응되는 상기 화소 회로들과 연결되고 상기 표시영역과 중첩하는 상기 배면에 노출된 표시 패드들을 포함하는 표시패널; 및 상기 표시영역과 중첩하는 상기 배면에 배치되고 대응되는 상기 표시 패드들과 연결된 기판 패드들을 포함하는 회로기판을 포함하고, 상기 표시 패드들 중 인접한 제1 표시 패드 및 제2 표시 패드는 상기 화소 회로들과 중첩하는 면적이 실질적으로 동일하다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 좀 더 상세히 표시패널의 배면에서 본딩되는 회로기판을 포함하는 표시장치에 관한 것이다.
스마트 폰, 태블릿, 노트북 컴퓨터, 자동차용 내비게이션 및 스마트 텔레비전 등과 같은 전자장치들이 개발되고 있다. 이러한 전자장치들은 정보제공을 위해 표시장치를 구비한다.
표시장치의 시인성 및 심미성을 향상시키기 위해 베젤영역이 감소된 베젤리스 표시장치의 개발이 활성화되었다.
본 발명은 베젤영역이 감소된 표시장치를 제공하는 것을 목적으로 한다.
일 실시예에 따른 표시장치는, 표시영역 및 비-표시영역을 포함하는 전면 및 상기 전면과 대향되는 배면을 포함하는 베이스층, 상기 전면 상에 배치되고 각각이 반도체 패턴들 및 도전 패턴들을 포함하는 화소 회로들을 포함하는 회로층, 대응되는 상기 화소 회로들 연결된 발광소자들을 포함하는 발광소자층, 대응되는 상기 화소 회로들과 연결되고 상기 표시영역과 중첩하는 상기 배면에 노출된 표시 패드들을 포함하는 표시패널; 및 상기 표시영역과 중첩하는 상기 배면에 배치되고 대응되는 상기 표시 패드들과 연결된 기판 패드들을 포함하는 회로기판을 포함하고, 상기 표시 패드들 중 인접한 제1 표시 패드 및 제2 표시 패드는 대응되는 상기 반도체 패턴들 및 대응되는 상기 도전 패턴들과 중첩하는 면적이 실질적으로 동일한 표시장치.
상기 제1 표시 패드가 상기 화소 회로들과 중첩하는 영역들은 상기 제2 표시 패드가 상기 화소 회로들과 중첩하는 영역들과 서로 대칭인 것을 특징으로 할 수 있다.
상기 제1 표시 패드 중 일 부분은 상기 화소 회로들 중 제1 화소 회로와 일 부분이 중첩하고, 상기 제2 표시 패드 중 일 부분은 상기 제1 화소 회로와 다른 부분이 중첩하는 것을 특징으로 할 수 있다.
상기 제1 표시 패드 중 다른 부분은 상기 화소 회로들 중 제2 화소 회로와 일부분이 중첩하고,
상기 제2 표시 패드 중 다른 부분은 상기 화로 회로들 중 제3 화소 회로와 일 부분이 중첩하는 것을 특징으로 할 수 있다.
상기 제1 화소 회로에 연결된 상기 발광소자는 제1 색 광을 제공하고, 상기 제2 화소 회로에 연결된 상기 발광소자는 상기 제1 색 광과 상이한 제2 색 광을 제공하고, 상기 제3 화소 회로에 연결된 상기 발광소자는 상기 제2 색 광을 제공하는 것을 특징으로 할 수 있다.
상기 제1 표시 패드 및 상기 제2 표시 패드 각각은 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향을 따라 이격되고, 상기 제1 표시 패드는 상기 화소 회로들 중 상기 제1 방향을 따라 이격된 제1 화소 회로 및 제2 화소 회로와 중첩하고, 상기 제2 표시 패드는 상기 화소 회로들 중 상기 제1 화소 회로와 상기 제2 방향을 따라 이격된 제3 화소 회로 및 상기 제2 화소 회로와 상기 제2 방향을 따라 이격되고 상기 제3 화소 회로와 상기 제1 방향을 따라 이격된 제4 회로 회로와 중첩하는 것을 특징으로 할 수 있다.
상기 제1 화소 회로에 연결된 상기 발광소자 및 상기 제4 화소 회로에 연결된 상기 발광소자는 제1 색 광을 제공하고, 상기 제2 화소 회로에 연결된 상기 발광소자 및 상기 제3 화소 회로에 연결된 상기 발광소자는 상기 제1 색 광과 상이한 제2 색 광을 제공하는 것을 특징으로 할 수 있다.
상기 제1 표시 패드 및 상기 제2 표시 패드는 하나의 패드 그룹으로 정의되고, 상기 패드 그룹은 복수로 제공되어 일 방향을 따라 이격 배열된 것을 특징으로 할 수 있다.
상기 제1 표시 패드 및 상기 제2 표시 패드는 서로 동일한 면적을 갖는 것을 특징으로 할 수 있다.
상기 제1 표시 패드 및 상기 제2 표시 패드는 서로 동일한 형상을 갖는 것을 특징으로 할 수 있다.
상기 회로층은 복수의 절연층들을 포함하고, 상기 반도체 패턴들 및 상기 도전 패턴들은 상기 절연층들 사이에 배치된 것을 특징으로 할 수 있다.
상기 표시패널과 상기 회로기판 사이에 배치되는 하부필름을 더 포함하고, 상기 회로기판의 일 부분은 상기 하부필름의 배면 상에 배치된 것을 특징으로 할 수 있다.
상기 표시 패드들과 상기 기판 패드들은 이방성 도전필름에 의해 연결되는 것을 특징으로 할 수 있다.
상기 표시패널 상에 직접 배치되고, 적어도 하나의 도전층 및 적어도 하나의 감지 절연층을 포함하는 입력센서를 더 포함하는 것을 특징으로 할 수 있다.
상기 입력센서 상에 배치되는 반사 방지층을 더 포함하는 것을 특징으로 할 수 있다.
싱기 반사 방지층 상에 배치된 윈도우를 더 포함하고, 상기 윈도우는 베이스 기판, 및 상기 베이스 기판 하면에 배치되고, 상기 비-표시영역과 중첩하는 베젤패턴을 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따른 표시장치는, 표시영역 및 비-표시영역을 포함하는 전면 및 상기 전면과 대향되는 배면을 포함하는 베이스층; 반도체 패턴들 및 도전 패턴들을 포함하는 화소 회로 및 상기 화소 회로에 연결된 발광소자를 포함하고 상기 전면 상에 배치된 화소; 상기 화소 회로과 연결되고 상기 표시영역과 중첩하는 상기 배면에 노출된 표시 패드; 및 상기 표시영역과 중첩하는 상기 배면과 마주하고 대응되는 상기 표시 패드와 연결된 기판 패드들을 포함하는 회로기판을 포함하고, 상기 표시 패드들 중 인접한 제1 표시 패드 및 제2 표시 패드는 상기 화소 회로들과 중첩하는 면적이 실질적으로 동일한 표시장치.
상기 화소는 각각이 상기 반도체 패턴들 중 일부인 액티브 패턴, 상기 액티브 패턴과 중첩하는 게이트를 포함하는 적어도 하나의 트랜지스터들을 포함하고, 상기 트랜지스터들은 상기 발광소자와 연결된 것을 특징으로 할 수 있다.
상기 화소에 연결되고 상기 도전 패턴들 중 일부인 신호 라인을 더 포함하고, 상기 신호 라인은, 주사 라인들, 데이터 라인들, 발광 라인들, 제어 라인들, 및 전원 라인을 포함하는 것을 특징으로 할 수 있다.
상기 제1 표시 패드가 상기 화소 회로들과 중첩하는 영역들은 상기 제2 표시 패드가 상기 화소 회로들과 중첩하는 영역들과 서로 대칭인 것을 특징으로 할 수 있다.
본 발명의 실시예에 따르면, 회로기판과 표시패널이 표시패널의 배면 중 표시영역과 중첩하는 영역에서 본딩됨에 따라, 베젤영역의 면적이 감소된 표시장치를 제공할 수 있다.
또한, 인접한 패드들 각각이 화소 회로들과 평면상에서 중첩하는 면적이 서로 동일함에 따라, 패드를 압착하는 공정에서 본딩 품질이 개선된 표시장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 전자장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 5b는 도 5a의 표시영역을 확대한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 화소 회로들의 평면도이다.
도 7b는 본 발명의 일 실시예에 따른 화소 회로들과 패드들의 배치 관계를 도시한 평면도이다.
도 8은 본 발명의 일 실시예에 따른 화소 회로들과 패드들의 배치 관계를 간략하게 도시한 평면도이다.
도 9는 본 발명의 일 실시예에 따른 화소 회로들과 패드들의 배치 관계를 간략하게 도시한 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자장치의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다. 도 3은 본 발명의 일 실시예에 따른 전자장치의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 전자장치(ED)는 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 표시면(DS)을 포함할 있다. 전자장치(ED)는 표시면(DS)을 통해 이미지(IM)를 사용자에게 제공할 수 있다.
표시면(DS)은 표시영역(DA) 및 표시영역(DA) 주변의 비-표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 이미지(IM)를 표시하고, 비-표시영역(NDA)은 이미지(IM)를 표시하지 않을 수 있다. 비-표시영역(NDA)은 표시영역(DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시영역(DA)의 형상과 비-표시영역(NDA)의 형상은 변형될 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 제3 방향(DR3)은 각 부재들의 전면과 배면을 구분하는 기준이 된다. 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다.
일 실시예에 따른 전자장치(ED)는 폴딩축을 중심으로 폴딩 가능한 폴더블 전자장치일 수도 있다. 폴딩축은 제1 방향(DR1) 또는 제2 방향(DR2)에 평행할 수 있으며, 표시영역(DA)의 일부에 폴딩영역이 정의될 수 있다. 전자장치(ED)는 표시영역(DA)이 마주하도록 폴딩되는 인-폴딩 또는 표시영역(DA)이 멀어지도록 폴딩되는 아웃-폴딩 될 수 있다.
전자장치(ED)는 표시장치(DD), 전자모듈(EM), 전원모듈(PSM) 및 하우징(HM)을 포함할 수 있다. 도 2에는 전자장치(ED)를 간략히 도시하였으며, 전자장치(ED)는 표시장치(DD)의 동작(예컨대, 폴딩 또는 롤링)을 제어하기 위한 기구 구조물을 더 포함할 수 있다.
표시장치(DD)는 이미지를 생성하고 외부입력을 감지한다. 표시장치(DD)는 윈도우(WM), 상측부재(UM), 표시모듈(DM), 하측부재(LM), 회로기판(FCB) 및 구동칩(DIC)을 포함한다. 상측부재(UM)는 표시모듈(DM)의 상측에 배치된 부재들을 포함하고, 하측부재(LM)는 표시모듈(DM)의 하측에 배치된 부재들을 포함한다.
윈도우(WM)는 전자장치(ED)의 전면을 제공한다. 윈도우(WM)는 투과영역(TA) 및 베젤영역(BA)을 포함한다. 도 1에 도시된 표시면(DS)의 표시영역(DA) 및 비-표시영역(NDA)은 투과영역(TA) 및 베젤영역(BA)에 의해 정의된다. 투과영역(TA)은 이미지가 통과하는 영역이고, 베젤영역(BA)은 윈도우(WM)의 하측에 배치된 구조물/부재를 커버하는 영역이다.
표시모듈(DM)은 표시패널(DP)을 포함할 수 있다. 도 2에서 표시모듈(DM)의 적층 구조물 중 표시패널(DP)만을 도시하였으나, 실질적으로 표시모듈(DM)은 표시패널(DP)뿐만 아니라 표시패널(DP)의 상측에 배치된 복수 개의 구성들을 더 포함할 수 있다. 표시모듈(DM)의 적층 구조에 대한 상세한 설명은 후술한다.
표시패널(DP)은 유기발광 표시 패널, 무기발광 표시 패널, 유기-무기발광 표시 패널, 퀀텀닷 표시 패널, 마이크로 엘이디 표시 패널, 또는 나노 엘이디 표시 패널 중 어느 하나일 수 있다. 표시패널(DP)은 영상이 제공되는 전면(DP-U) 및 전면(DP-U)와 대향되는 배면(DP-B)을 포함할 수 있다. 전면(DP-U)은 도 1에 도시된 표시영역(DA) 및 비-표시영역(NDA)에 대응하는 표시영역(DA) 및 비-표시영역(NDA)을 포함한다. 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 중첩한다는 것을 의미하며 동일한 면적으로 제한되지 않는다.
본 발명에 따르면, 표시영역(NDA)과 중첩하는 배면(DP-B)의 일측에는 표시패널(DP)의 표시 패드영역(D-PA)이 배치된다. 표시 패드영역(D-PA)에는 복수의 표시 패드들(D-PD)이 배치될 수 있다. 표시 패드영역(D-PA)은 후술하는 회로기판(FCB)과 전기적으로 본딩(또는 연결)되는 부분일 수 있다.
상측부재(UM)는 보호필름 또는 광학필름을 포함할 수 있다. 광학필름은 외부광 반사를 감소시키기 위해 편광자 및 리타더를 포함할 수 있다. 하측부재(LM)는 표시패널(DP)을 보호하는 보호필름, 표시패널(DP)을 지지하는 지지부재, 디지타이저 등을 포함할 수 있다.
회로기판(FCB)은 표시패널(DP)의 하측에 배치된다. 회로기판(FCB)은 표시패널(DP)의 배면에 본딩될 수 있고, 표시패널(DP)과 미-도시된 메인회로기판을 전기적으로 연결한다. 회로기판(FCB)은 적어도 하나의 절연층과 적어도 하나의 도전층을 포함한다. 도전층은 복수 개의 신호라인들을 포함할 수 있다. 회로기판(FCB)은 표시 패드영역(D-PA)과 본딩되는 기판 패드영역(F-PA)을 포함할 수 있다. 기판 패드영역(F-PA)에는 표시 패드들(D-PD)과 일대일로 본딩되는 기판 패드들(F-PD)이 배치될 수 있다. 본 발명에 따르면, 기판 패드들(F-PD)과 표시 패드들(D-PD)은 표시영역(NDA)과 중첩하는 배면(DP-B)에서 본딩될 수 있다.
구동칩(DIC)은 회로기판(FCB)에 실장될 수 있다. 구동칩(DIC)은 표시패널(DP)의 화소를 구동하기 위한 구동 회로 예를 들어, 데이터 구동회로를 포함할 수 있다. 도 2에서는 구동칩(DIC)이 회로기판(FCB) 상에 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동칩(DIC)은 표시패널(DP) 또는 메인회로기판 상에 실장될 수도 있다.
전자모듈(EM)은 제어 모듈, 무선통신 모듈, 영상입력 모듈, 음향입력 모듈, 음향출력 모듈, 메모리, 및 외부 인터페이스 모듈 등을 포함할 수 있다. 전자모듈(EM)은 메인 회로기판을 포함할 수 있고, 상기 모듈들은 메인 회로기판에 실장되거나, 플렉서블 회로기판을 통해 메인 회로기판에 전기적으로 연결될 수 있다. 전자모듈(EM)은 전원모듈(PSM)과 전기적으로 연결된다.
별도로 도시하지 않았으나, 전자장치(ED)는 전자광학모듈을 더 포함할 수 있다. 전자광학모듈은 광신호를 출력하거나 수신하는 전자부품일 수 있다. 전자광학모듈은 카메라 모듈 및/또는 근접센서를 포함할 수 있다. 카메라 모듈은 표시패널(DP)의 일부 영역을 통해 외부의 이미지를 촬영할 수 있다.
하우징(HM)은 특히 윈도우(WM)와 결합되어 전자장치(ED)에 포함된 다른 구성들을 수납한다. 하우징(HM)은 일체형상을 갖는 것으로 도시하였으나 이에 제한되지 않는다. 하우징(HM)은 서로 결합되는 복수 개의 부분들(예컨대, 측면 테두리부분 및 바텀부분)을 포함할 수 있다.
도 3에는 도 2에서 미-도시된 접착층들(AL1 내지 AL4)을 추가적으로 도시하였다.
도 3을 참조하면, 윈도우(WM)는 베이스 기판(BS) 및 베이스 기판(BS)의 하면에 배치된 베젤패턴(BM)을 포함할 수 있다. 베이스 기판(BS)은 합성수지 필름 또는 유리기판을 포함할 수 있다. 베이스 기판(BS)은 다층 구조를 가질 수 있다. 베이스 기판(BS)은 박막 유리기판, 박막 유리기판 상에 배치된 보호필름, 및 박막 유리기판과 보호필름을 결합하는 접착층을 포함할 수 있다.
베젤패턴(BM)은 유색의 차광막으로써 예컨대, 코팅 방식으로 형성될 수 있다. 베젤패턴(BM)은 베이스 물질 및 베이스 물질에 혼합된 염료 또는 안료를 포함할 수 있다. 베젤패턴(BM)은 비-표시영역(NDA)과 중첩하고 도 2에 도시된 윈도우(WM)의 베젤영역(BA)을 정의할 수 있다. 베젤패턴(BM)은 베이스 기판(BS)의 하면 상에 배치될 수 있다. 베이스 기판(BS)이 다층 구조를 갖는 경우, 베젤패턴(BM)은 복수 개의 층들이 정의하는 계면 사이에 배치될 수도 있다. 예컨대, 베젤패턴(BM)은 박막 유리기판과 보호필름 사이에 배치될 수 있다. 별도로 도시하지 않았으나, 윈도우(WM)는 베이스 기판(BS)의 상면 상에는 하드코팅층, 지문방지층, 및 반사방지층 중 적어도 하나를 더 포함할 수 있다.
상측부재(UM)는 표시장치(DD)의 전면으로 인가되는 외부충격을 흡수하는 상부필름을 포함할 수 있다. 상부필름은 합성수지 필름을 포함할 수 있다. 합성수지 필름은 폴리이미드(Polyimide), 폴리 카보네이트(Polycarbonate), 폴리아미드(Polyamide), 트리아세틸셀루로오스(Triacetylcellulose), 또는 폴리 메틸메타크릴레이트(Polymethylmethacrylate), 또는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)를 포함할 수 있다.
본 발명의 일 실시예에서 표시모듈(DM)은 반사방지부재로써 편광필름을 대체하는 컬러필터를 포함할 수 있는데, 이로 인해 표시장치(DD)의 전면 충격 강도가 감소될 수 있다. 상부필름은 컬러필터를 적용하여 감소된 충격 강도를 보상할 수 있다.
윈도우(WM)과 상측부재(UM)는 제1 접착층(AL1)에 의해 결합될 수 있다. 제1 접착층(AL1)은 감압접착필름(PSA, Pressure Sensitive Adhesive film) 또는 광학 투명 접착부재(OCA, Optically Clear Adhesive)일 수 있다. 이하에서 설명되는 접착층들 역시 제1 접착층(AL1)과 동일한 접착제를 포함할 수 있다.
상측부재(UM)와 표시모듈(DM)은 제2 접착층(AL2)에 의해 결합될 수 있다. 제2 접착층(AL2)은 표시패널(DP, 도 2 참조)의 전면(DP-U)에 배치될 수 있다. 표시모듈(DM)과 하측부재(LM)는 제3 접착층(AL3)에 의해 결합될 수 있다. 제3 접착층(AL3)은 표시패널(DP, 도 2 참조)의 배면(DP-B)에 배치될 수 있다.
하측부재(LM)는 하부필름(PF) 및 커버패널(CP)을 포함할 수 있다. 하부필름(PF)은 표시모듈(DM)의 하부를 보호할 수 있다. 하부필름(PF)은 가요성 합성수지 필름을 포함할 수 있다. 예를 들어, 하부필름(PF)은 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 또는 폴리 이미드를 포함할 수 있으며, 이에 제한되지 않는다.
하부필름(PF)은 표시패널(DP, 도 2 참조)와 회로기판(FCB)이 본딩되는 본딩영역(BDA)과 이격될 수 있다. 따라서, 하부필름(PF)은 표시모듈(DM)보다 작은 면적을 가질 수 있다. 예컨대, 하부필름(PF)은 표시영역(DA)에만 중첩할 수도 있다. 다만, 이에 한정되는 것은 아니고, 하부필름(PF)은 표시모듈(DM)과 실질적으로 동일한 면적을 가질 수도 있다. 이때, 하부필름(PF)에는 본딩영역(BDA)과 중첩하는 표시패널(DP)의 배면(DP-B)을 노출시키는 오픈영역이 정의될 수 있다.
하부필름(PF)과 커버패널(CP)은 제4 접착층(AL4) 에 의해 결합될 수 있다. 커버패널(CP)은 외부의 눌림에 발생하는 압축력에 대한 저항력을 높일 수 있다. 따라서, 커버패널(CP)은 표시패널(DP)의 변형을 막아주는 역할을 할 수 있다. 커버패널(CP)은 폴리 이미드 또는 폴리에틸렌 테레프탈레이트와 같은 가요성 플라스틱 물질을 포함할 수 있다. 또한, 커버패널(CP)은 광투과율이 낮은 유색의 필름일 수 있다. 커버패널(CP)은 외부로부터 입사되는 광을 흡수할 수 있다. 예를 들어, 커버패널(CP)은 검정색 합성수지 필름일 수 있다. 윈도우(WM)의 상측으로부터 표시장치(DD)를 바라봤을 때, 커버패널(CP)의 하측에 배치된 구성 요소들은 사용자에게 시인되지 않을 수 있다.
회로기판(FCB)의 일측은 본딩영역(BDA)에서 표시패널(DP, 도 2 참조)의 배면(DP-B)과 접촉하고 타측은 커버패널(CP)과 마주할 수 있다. 이때, 일측 및 타측 사이 부분은 벤딩되어 제2 방향(DR2)에서 보았을 때, 하측부재(LM)의 측면을 커버할 수 있다.
구동칩(DIC)은 회로기판(FCB)의 타측에 배치되어 커버패널(CP)과 마주할 수 있다. 일 실시예에 따르면, 커버패널(CP)에는 구동칩(DIC)의 적어도 일부가 삽입될 수 있는 홈부가 정의될 수 있다. 홈부는 구동칩(DIC)의 두께에 의해 형성되는 굴곡을 제거할 수 있다.
커버패널(CP)의 하측에는 지지플레이트가 배치될 수 있다. 지지플레이트는 강도가 높은 금속 재료를 포함할 수 있다. 지지플레이트는 강화 섬유 복합재를 포함할 수도 있다. 지지플레이트는 매트릭스부의 내측에 배치된 강화 섬유를 포함할 수 있다. 강화 섬유는 탄소 섬유 또는 유리 섬유일 수 있다. 매트릭스부는 고분자 수지를 포함할 수 있다. 매트릭스부는 열가소성 수지를 포함할 수 있다. 예를 들어, 매트릭스부는 폴리아미드계 수지 또는 폴리프로필렌계 수지를 포함할 수 있다. 예를 들어, 강화 섬유 복합재는 탄소 섬유 강화 플라스틱(CFRP: Carbon fiber reinforced plastic) 또는 유리 섬유 강화 플라스틱(GFRP: Glass fiber reinforced plastic)일 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다. 도 5a는 본 발명의 일 실시예에 따른 표시패널의 평면도이다. 도 5b는 도 5a의 표시영역을 확대한 평면도이다. 도 6은 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 4를 참조하면, 표시모듈(DM)은 표시패널(DP), 입력센서(ISP) 및 반사 방지층(ARL)을 포함할 수 있다. 표시패널(DP)은 베이스층(110), 회로층(120), 발광소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공할 수 있다. 베이스층(110)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 본 발명의 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층 또는 복합재료층일 수 있다.
베이스층(110)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 제1 합성 수지층, 제2 합성 수지층, 및 이들 사이에 배치된 무기층들을 포함할 수 있다. 상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(Polyimide)계 수지를 포함할 수 있으며, 특별히 제한되지 않는다. 도 2에서 설명한 표시 패드들(D-PD)은 최 하측에 배치된 제1 합성 수지층으로부터 외부로 노출된 것일 수 있다.
회로층(120)은 베이스층(110) 상에 배치될 수 있다. 회로층(120)은 절연층들, 반도체 패턴들, 도전 패턴들을 포함할 수 있다. 도전 패턴들 중 일부는 "신호 라인"일 수 있다. 본 발명에서 신호 라인은 도 5a에서 설명할 복수 개의 주사 라인들(SL1~SLm), 복수 개의 데이터 라인들(DL1~DLn), 복수 개의 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL)을 포함하는 것일 수 있다.
표시 패드들(D-PD)은 회로층(120)에 포함된 반도체 패턴들 및 도전 패턴들 중 어느 하나와 연결된 것일 수 있다.
발광소자층(130)은 회로층(120) 상에 배치될 수 있다. 발광소자층(130)은 발광소자를 포함할 수 있다. 예를 들어, 발광소자는 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(140)은 발광소자층(130) 상에 배치될 수 있다. 봉지층(140)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광소자층(130)을 보호할 수 있다. 봉지층(140)은 적어도 하나의 무기층을 포함할 수 있다. 봉지층(140)은 무기층/유기층/무기층의 적층 구조물을 포함할 수 있다.
입력센서(ISP)는 표시패널(DP) 상에 직접 배치될 수 있다. 입력센서(ISP)는 정전용량 방식으로 사용자의 입력을 감지할 수 있다. 표시패널(DP)과 입력센서(ISP)는 연속된 공정을 통해 형성될 수 있다. 여기서 "직접 배치된다는 것"은 입력센서(ISP)와 표시패널(DP) 사이에 제3의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 입력센서(ISP)와 표시패널(DP) 사이에는 별도의 접착층이 배치되지 않을 수 있다.
반사 방지층(ARL)은 입력센서(ISP) 상에 직접 배치될 수 있다. 반사 방지층(ARL)은 표시장치(DD)의 외부로부터 입사되는 외부광의 반사율을 감소시킬 수 있다. 반사 방지층(ARL)은 컬러 필터들을 포함할 수 있다. 상기 컬러 필터들은 소정의 배열을 가질 수 있다. 예를 들어, 상기 컬러 필터들은 표시패널(DP)에 포함된 화소들의 발광 컬러들을 고려하여 배열될 수 있다. 또한, 반사 방지층(ARL)은 상기 컬러 필터들에 인접한 블랙 매트릭스를 더 포함할 수 있다. 본 발명의 일 실시예에서, 반사 방지층(ARL)은 편광필름으로 대체될 수 있다. 편광필름은 접착층을 통해 입력센서(ISP)에 결합될 수 있다.
도 5a를 참조하면, 표시패널(DP)은 표시영역(DA) 및 표시영역(DA) 주변의 비-표시영역(NDA)을 포함할 수 있다. 표시영역(DA)에 복수의 화소들(PX)이 배치될 수 있다. 화소(PX)는 화소 회로(PC, 도 6 참조) 및 발광소자(LD, 도 6 참조)를 포함하는 것으로 정의될 수 있다. 비-표시영역(NDA)에 주사 구동부(SDV), 데이터 구동부, 및 발광 구동부(EDV)가 배치될 수 있다. 데이터 구동부는 도 3에 도시된 구동칩(DIC)을 구성하는 일부 회로일 수 있다.
표시패널(DP)은 복수 개의 화소들(PX), 복수 개의 주사 라인들(SL1~SLm), 복수 개의 데이터 라인들(DL1~DLn), 복수 개의 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL)을 포함할 수 있다. 여기서, m 및 n은 자연수이다. 화소들(PX)은 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 및 발광 라인들(EL1~ELm)에 연결될 수 있다. 복수 개의 주사 라인들(SL1~SLm), 복수 개의 데이터 라인들(DL1~DLn), 복수 개의 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL)은 "신호 라인"으로 정의될 수 있다.
주사 라인들(SL1~SLm)은 제2 방향(DR2)으로 연장되어 주사 구동부(SDV)에 연결될 수 있다. 발광 라인들(EL1~ELm)은 제1 방향(DR1)으로 연장되어 발광 구동부(EDV)에 연결될 수 있다.
전원 라인(PL)은 제2 방향(DR2)으로 연장된 부분과 제1 방향(DR1)으로 연장된 부분을 포함할 수 있다. 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 서로 다른 층 상에 배치될 수 있다. 전원 라인(PL)은 제1 전압을 화소들(PX)에 제공할 수 있다.
데이터 라인들(DL1~DLn)은 제2 방향(DR2)으로 연장되고, 각각의 말단이 패드영역(PA)에 배치된다. 데이터 라인들(DL1~DLn)은 구동칩(DIC)에 전기적으로 연결될 수 있다. 제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 말단이 패드영역(PA)에 배치된다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 말단이 패드영역(PA)에 배치된다.
본 발명에 따르면, 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL)은 도 4에서 설명한 회로층(120)에 포함된 "도전 패턴들"로 정의될 수 있다. 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL) 중 적어도 어느 하나는 회로층(120, 도 4 참조)에 포함된 도전층들에 의해 절연되고 서로 다른층 상에 배치된 것일 수 있다.
데이터 라인들(DL1~DLn), 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL)는 대응되는 표시 패드들(D-DP)에 연결될 수 있다. 데이터 라인들(DL1~DLn), 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL)은 회로층(120, 도 4 참조)에 포함된 절연층들을 관통하여 표시패널(DP)의 배면(DP-B)에 배치된 표시 패드들(D-DP)과 연결될 수 있다.
도 5b를 참조하면, 표시패널(DP)의 표시영역(DA)에 배치된 화소영역들(PXA1, PXA2, PXA3)을 도시하였다. 화소영역들(PXA1, PXA2, PXA3) 각각은 화소(PX)에서 생성된 광이 제공되는 영역으로 정의될 수 있다.
일 실시예에 따른 표시영역(DA)에는 서로 다른 색의 광을 제공하는 화소영역들(PXA1, PXA2, PXA3)을 포함할 수 있다. 도 5b에는 예시적으로 제1 내지 제6 화소 행(PXL1-PXL6)을 도시하였다. 하나의 화소 행은 제1 방향(DR1)으로 배열된 화소영역들을 포함한 것으로 정의될 수 있으며, 제1 내지 제7 화소 행(PXL1-PXL6) 각각은 제2 방향(DR2)을 따라 이격될 수 있다.
홀수 화소 행들(PXL1, PXL3, PXL5) 각각에는 제1 색 광을 제공하는 제1 화소영역(PXA1), 상기 제1 색 광과 상이한 제2 색 광을 제공하는 제2 화소영역(PXA2)이 제1 방향(DR1)을 따라 교번하여 배치될 수 있다. 제1 색 광은 레드일 수 있고, 제2 색 광은 블루일 수 있다. 제1 화소 행(PXL1)에서 제1 화소영역(PXA1)과 제2 화소영역(PXA2)의 교번 배열 형태는 제5 화소 행(PXL5)에서 제1 화소영역(PXA1)과 제2 화소영역(PXA2)의 교번 배열 형태와 동일할 수 있다.
제3 화소 행(PXL3)의 제1 화소영역(PXA1)은 제1 화소 행(PXL1)의 제2 화소영역(PXA2)과 제2 방향(DR2)을 따라 이격되고, 제1 화소 행(PXL1)의 제1 화소영역(PXA1)과 제1 방향(DR1) 및 제2 방향(DR2) 각각의 사선 방향을 따라 이격될 수 있다.
짝수 화소 행들(PXL2, PXL4, PXL6) 각각에는 상기 제1 색 광 및 상기 제2 색 광과 상이한 제3 색 광을 제공하는 제3 화소영역들(PXA3)이 제1 방향(DR1)을 따라 이격 배열될 수 있다.
도 6을 참조하면, 본 발명에 따른 발광소자(LD)를 구동하는 화소 회로(PC)는 복수 개의 트랜지스터들 및 상술한 도전 패턴들을 포함할 수 있다. 도 6에는 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)을 도시하였으나, 이는 예시적으로 도시한 것이고, 화소 회로(PC)는 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT) 중 1종의 트랜지스터만을 포함할 수도 있다.
베이스층(110)은 단층으로 도시되었다. 베이스층(110)은 폴리이미드와 같은 합성수지를 포함할 수 있다. 캐리어 기판 상에 합성수지층을 코팅하여 베이스층(110)을 형성할 수 있다. 후속공정을 진행하여 표시모듈(DM)이 완성되면 캐리어 기판을 제거할 수 있다. 또한, 도 6에는 베이스층(110)의 하측에 제3 접착층(AL3)으로 결합된 하부필름(PF)이 추가적으로 도시되었다. 캐리어 기판이 제거된 후 베이스층(110)의 하면에 하부필름(PF)이 부착될 수 있다. 이때, 도 2에서 설명한 표시 패드들(D-PD)은 베이스층(110)으로부터 외부로 노출된 것일 수 있다. 다만, 이에 한정되는 것은 아니며, 베이스층(110)은 다층으로 제공될 수 있다. 예를 들어, 제1 합성 수지층, 제2 합성 수지층, 및 이들 사이에 배치된 무기층들을 포함할 수 있다. 도 2에서 설명한 표시 패드들(D-PD)은 최 하측에 배치된 제1 합성 수지층으로부터 외부로 노출된 것일 수 있다.
베이스층(110) 상에 배리어층(10br)이 배치될 수 있다. 배리어층(10br)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(10br)은 적어도 하나의 무기층을 포함할 수 있다. 배리어층(10br)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
배리어층(10br) 상에 제1 차폐전극(BMLa)이 배치될 수 있다. 제1 차폐전극(BMLa)은 금속을 포함할 수 있다. 제1 차폐전극(BMLa)은 내열성이 좋은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 또는 티타늄을 함유하는 합금을 포함할 수 있다. 제1 차폐전극(BMLa)은 바이어스 전압을 수신할 수 있다. 제1 차폐전극(BMLa)은 제1 전원 전압(ELVDD)을 수신할 수도 있다. 제1 차폐전극(BMLa)은 분극현상으로 인한 전기적 포텐셜이 실리콘 트랜지스터(S-TFT)에 영향을 미치는 것을 차단할 수 있다. 제1 차폐전극(BMLa)은 외부 광이 실리콘 트랜지스터(S-TFT)에 도달하는 것을 차단할 수 있다. 본 발명의 일 실시예에서 제1 차폐전극(BMLa)은 다른 전극 또는 배선과 고립된(isolated) 형태의 플로팅 전극일 수도 있다.
배리어층(10br) 상에 버퍼층(10bf)이 배치될 수 있다. 버퍼층(10bf)은 베이스층(110)으로부터 금속 원자들이나 불순물들이 상측의 제1 반도체 패턴(SC1)으로 확산되는 현상을 방지할 수 있다. 버퍼층(10bf)은 적어도 하나의 무기층을 포함할 수 있다. 버퍼층(10bf)은 실리콘옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다.
버퍼층(10bf) 상에 제1 반도체 패턴(SC1)이 배치될 수 있다. 제1 반도체 패턴(SC1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SC1)은 저온 폴리 실리콘을 포함할 수 있다.
제1 반도체 패턴(SC1)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴(SC1)은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 채널영역(또는 액티브영역)에 해당할 수 있다. 다시 말해, 제1 반도체 패턴(SC1)의 일부분은 트랜지스터의 채널일 수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 트랜지스터(S-TFT)의 소스 영역(SE1), 채널영역(AC1, 또는 액티브 영역), 및 드레인 영역(DE1)은 제1 반도체 패턴(SC1)으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 채널영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
버퍼층(10bf) 상에 제1 절연층(10)이 배치될 수 있다. 제1 절연층(10)은 제1 반도체 패턴(SC1)을 커버할 수 있다. 제1 절연층(10)은 무기층일 수 있다. 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10) 뿐만 아니라 후술하는 회로층(120)의 무기층은 단층 또는 다층 구조를 가질 수 있고, 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 절연층(10) 상에 실리콘 트랜지스터(S-TFT)의 게이트(GT1)가 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 채널영역(AC1)에 중첩한다. 제1 반도체 패턴(SC1)을 도핑하는 공정에서 게이트(GT1)는 마스크일 수 있다. 제1 절연층(10) 상에 스토리지 커패시터(Cst)의 제1 전극(CE10)이 배치된다. 도 6에 도시된 것과 다르게 제1 전극(CE10)는 게이트(GT1)와 일체의 형상을 가질 수 있다.
제1 절연층(10) 상에 제2 절연층(20)이 배치되며, 게이트(GT1)를 커버할 수 있다. 미-도시되었으나, 제2 절연층(20) 상에 게이트(GT1)와 중첩하는 상부전극이 배치될 수도 있다. 제2 절연층(20) 상에 제1 전극(CE10)와 중첩하는 제2 전극(CE20)이 배치될 수 있다.
제2 절연층(20) 상에 제2 차폐전극(BMLb)이 배치된다. 제2 차폐전극(BMLb)은 산화물 트랜지스터(O-TFT)의 하부에 대응하여 배치될 수 있다. 본 발명의 일 실시예에서 제2 차폐전극(BMLb)은 생략될 수도 있다. 본 발명의 일 실시예에 따르면, 제1 차폐전극(BMLa)이 산화물 트랜지스터(O-TFT) 하부까지 연장되어 제2 차폐전극(BMLb)을 대체할 수도 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치될 수 있다. 제2 반도체 패턴(SC2)은 제3 절연층(30) 상에 배치될 수 있다. 제2 반도체 패턴(SC2)은 산화물 트랜지스터(O-TFT)의 채널영역(AC2)을 포함할 수 있다. 제2 반도체 패턴(SC2)은 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(SC2)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연산화물(ZnOx) 또는 인듐산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다.
산화물 반도체는 투명 도전성 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 투명 도전성 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비-환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비-환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 채널)에 해당한다. 다시 말해, 제2 반도체 패턴(SC2)의 일부 영역은 트랜지스터의 반도체 영역일 수 있고, 다른 일부 영역은 트랜지스터의 소스 영역/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
제3 절연층(30) 상에 제4 절연층(40)이 배치될 수 있다. 도 6에 도시된 것과 같이, 제4 절연층(40)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)에 중첩하고, 산화물 트랜지스터(O-TFT)의 소스 영역(SE2) 및 드레인 영역(DE2)이 노출시키는 절연 패턴일 수 있다. 본 발명의 일 실시예에서. 제4 절연층(40)은 복수 개의 화소들에 공통으로 중첩하며, 제2 반도체 패턴(SC2)을 커버할 수 있다.
제4 절연층(40) 상에 산화물 트랜지스터(O-TFT)의 게이트(GT2)가 배치된다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 채널영역(AC2)에 중첩한다.
제4 절연층(40) 상에 제5 절연층(50)이 배치되며, 제5 절연층(50)은 게이트(GT2)를 커버할 수 있다. 제1 절연층(10) 내지 제5 절연층(50) 각각은 무기층일 수 있다.
제1 연결 전극(CNE1)은 제5 절연층(50) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 컨택홀을 통해 실리콘 트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다. 제6 절연층(60) 상에 데이터 라인(DL)이 배치될 수 있다. 제7 절연층(70)은 제6 절연층(60) 상에 배치되며, 제2 연결 전극(CNE2) 및 데이터 라인(DL)을 커버할 수 있다. 제6 절연층(60) 및 제7 절연층(70) 각각은 유기층일 수 있다.
본 명세서에서 화소 회로들(PC) 각각은 "반도체 패턴들" 및 "도전 패턴들"을 포함하는 것으로 정의될 수 있다. "도전 패턴들"은 상술한 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL)을 포함할 수 있으며, 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 커패시터(Cst)의 제1 전극(CE10) 및 제2 전극(CE20), 제1 폐전극(BMLa) 및 제2 차폐전극(BMLb)을 포함하는 것일 수 있다.
"반도체 패턴들"은 실리콘 트랜지스터(S-TFT)에 포함된 게이트(GT1), 소스 영역(SE1), 채널영역(AC1), 및 드레인 영역(DE1), 산화물 트랜지스터(O-TFT)에 포함된 게이트(GT2), 소스 영역(SE2), 채널영역(AC2) 및 드레인 영역(DE2)을 포함할 수 있다. 뿐만 아니라 발광소자(LD)의 동작에 필요한 트랜지스터들 각각에 포함된 게이트, 소스 영역, 채널영역, 및 드레인 영역을 포함하는 것으로 정의될 수 있다.
발광소자(LD)는 애노드(AE, 또는 제1 전극), 발광층(EL), 및 캐소드(CE, 또는 제2 전극)을 포함할 수 있다. 발광소자(LD)의 애노드(AE)는 제7 절연층(70) 상에 배치될 수 있다. 애노드(AE)는 (반)투광성 전극 또는 반사 전극일 수 있다. 화소 정의막(PDL)은 제7 절연층(70) 상에 배치될 수 있다. 화소 정의막(PDL)은 동일한 물질을 포함하며, 동일한 공정을 통해 형성될 수 있다. 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소 정의막(PDL)은 차광 특성을 갖는 차광패턴에 해당할 수 있다.
화소 정의막(PDL)은 애노드(AE)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 애노드(AE)의 일부분을 노출시키는 개구부(PDL-OP)가 정의될 수 있다.
도시되지 않았으나, 애노드(AE)와 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 캐소드(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 표시영역(DA, 도 5 참조)에 공통으로 형성될 수 있다.
봉지층(140)은 발광소자층(130) 상에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 봉지 무기층(141), 봉지 유기층(142), 및 봉지 무기층(143)을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다.
봉지 무기층들(141, 143)은 수분 및 산소로부터 발광소자층(130)을 보호하고, 봉지 유기층(142)은 먼지 입자와 같은 이물질로부터 발광소자층(130)을 보호할 수 있다. 봉지 무기층들(141, 143)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 봉지 유기층(142)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
입력센서(ISP)는 표시패널(DP) 상에 배치될 수 있다. 입력센서(ISP)는 적어도 하나의 도전층과 적어도 하나의 절연층을 포함할 수 있다. 본 실시예에서 입력센서(ISP)는 제1 감지 절연층(210), 제1 도전층(220), 제2 감지 절연층(230) 및 제2 도전층(240)을 포함할 수 있다.
제1 감지 절연층(210)은 표시패널(DP) 상에 직접 배치될 수 있다. 제1 감지 절연층(210)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 제1 도전층(220) 및 제2 도전층(240) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 제1 도전층(220) 및 제2 도전층(240)은 메쉬 형상의 전극을 정의하는 도전라인들을 포함할 수 있다. 제1 도전층(220)의 도전라인과 제2 도전층(240)의 도전라인은 제2 감지 절연층(230)을 관통하는 컨택홀을 통해 연결될 수도 있고, 연결되지 않을 수도 있다. 입력센서(ISP)으로 형성하는 센서의 종류에 따라 제1 도전층(220)의 도전라인과 제2 도전층(240)의 도전라인의 연결관계는 결정될 수 있다.
단층구조의 제1 도전층(220) 및 제2 도전층(240)은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnOx), 또는 인듐아연주석산화물(IZTO) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 제1 도전층(220) 및 제2 도전층(240)은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다. 제2 감지 절연층(230)은 제1 도전층(220)과 제2 도전층(240) 사이에 배치될 수 있다.
반사 방지층(ARL)은 입력센서(ISP) 상에 배치될 수 있다. 반사 방지층(ARL)은 분할층(310), 컬러 필터(320), 및 평탄화층(330)를 포함할 수 있다.
분할층(310)을 구성하는 물질은 광을 흡수하는 물질이라면 특별히 한정되지 않는다. 분할층(310)은 블랙컬러를 갖는 층으로, 일 실시예에서 분할층(310)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
분할층(310)은 입력센서(ISP)의 제2 도전층(240)을 커버할 수 있다. 분할층(310)은 제2 도전층(240)에 의한 외부광 반사를 방지할 수 있다. 분할층(310)에는 개구부(310-OP)가 정의될 수 있다. 개구부(310-OP)는 애노드(AE)와 중첩할 수 있다. 컬러 필터(320)는 개구부(310-OP)과 중첩할 수 있다. 컬러 필터(320)는 분할층(310)과 접촉할 수 있다.
평탄화층(330)은 분할층(310) 및 컬러 필터(320)를 커버할 수 있다. 평탄화층(330)은 유기물을 포함할 수 있으며, 평탄화층(330)의 상면에 평탄면을 제공할 수 있다. 본 발명의 일 실시예에서, 평탄화층(330)은 생략될 수도 있다.
도 7a는 본 발명의 일 실시예에 따른 화소 회로들의 평면도이다. 도 7b는 본 발명의 일 실시예에 따른 화소 회로들과 패드들의 배치 관계를 도시한 평면도이다.
도 7a에는 도 6에서 설명한 제1 내지 제6 화소 행들(PXL1-PLX6) 중 제1 내지 제4 화소 행들(PXL1-PLX4)에 배치된 화소들(PX, 도 5a 참조)의 반도체 패턴들 및 도전 패턴들의 평면상에서의 적층관계를 도시하였다. 도 7a에는 화소 정의막(PDL), 개구부(PDL-OP)에 노출된 애노드(AE), 및 발광층(EL)을 예시적으로 도시하였다.
일 실시예에 따르면, 화소들(PX, 도 5a 참조)에 포함된 반도체 패턴들 및 도전 패턴들의 평면상에서의 배치관계는 일정한 규칙을 가지고 서로 대칭되는 구조를 가질 수 있다. 일 예시로, 제1 화소 행(PXL1)의 제1 화소영역(PXA1), 제2 화소 행(PXL2)의 제3-1 화소영역(PXA3-1) 및 제3-2 화소영역(PXA3-2), 및 제3 화소 행(PXL3)의 제2 화소영역(PXA2)을 발광시키기 위한 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)은, 제1 화소 행(PXL1)의 제2 화소영역(PXA2), 제2 화소 행(PXL2)의 제3-1 화소영역(PXA3-1) 및 제3-2 화소영역(PXA3-2), 및 제3 화소 행(PXL3)의 제1 화소영역(PXA1)을 발광시키기 위한 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)과 서로 대칭되는 구조를 가질 수 있다. 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)은 대응되는 컨택홀들(CNT)을 통해 연결될 수 있다.
반도체 패턴들(AD1, AD2)은 도 6에서 설명한 실리콘 트랜지스터(S-TFT)에 포함된 게이트(GT1), 소스 영역(SE1), 채널영역(AC1), 및 드레인 영역(DE1), 산화물 트랜지스터(O-TFT)에 포함된 게이트(GT2), 소스 영역(SE2), 채널영역(AC2) 및 드레인 영역(DE2) 중 적어도 일부를 평면상에서 보았을 때 하나의 패턴으로 도시한 것일 수 있다.
도전 패턴들(CL1, CL2)은 도 6에서 설명한 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL), 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 커패시터(Cst)의 제1 전극(CE10)과 제2 전극(CE20), 제1 폐전극(BMLa) 및 제2 차폐전극(BMLb) 중 적어도 일부를 평면상에서 보았을 때 하나의 패턴으로 도시한 것일 수 있다.
도 7b에는 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)과 본 발명에 따른 표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2)의 평면상에서의 배치관계를 도시하였다. 표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2) 각각은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)을 따라 이격될 수 있다. 표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2)의 면적 및 평면상에서의 형상은 서로 동일할 수 있다. 본 발명에 따른 표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2) 각각은 도 5a에서 설명한 표시영역(DA)과 중첩할 수 있다.
도 7b에는 설명의 편의를 위하여 제1 방향(DR1)에서 인접한 두 개의 패드들을 하나의 패드 그룹으로 정의하였다. 따라서, 제1 패드 그룹(D-PD1)은 제1-1 및 제1-2 표시 패드들(PD1-1, PD1-2)을 포함하고, 제2 패드 그룹(D-PD2)은 제2-1 및 제2-2 표시 패드들(PD2-1, PD2-2)을 포함할 수 있다. 제1 패드 그룹(D-PD1)에 대한 설명은 제2 패드 그룹(D-PD2)에 동일하게 적용될 수 있다.
표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2)은 도 6에서 설명한 베이스층(110)의 배면(DP-B)에 노출되어 도 2에서 설명한 기판 패드들(F-PD)과 일대일로 연결될 수 있다. 표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2)과 기판 패드들(F-PD)은 이방성 도전필름을 사이에 두고 표시패널(DP, 도 5a 참조)의 배면(DP-B)에서 압착 공정을 통해 서로 본딩될 수 있다.
표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2)과 기판 패드들(F-PD)을 압착하는 본딩 공정에서 툴 바 등을 통해 압착 시 표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2)을 지지하는 구조물이 없을 경우, 패드들이 지지를 받지 못한 상태에서 가압되게 되며, 이때, 단차 등으로 인해 패드들간 본딩 품질이 저하되게 될 수 있다.
본 발명에 따르면, 제1 패드 그룹(D-PD1)의 제1-1 표시 패드(PD1-1) 및 제1-2 표시 패드(PD1-2)는 평면상에서 대응되는 반도체 패턴들(AD1, AD2) 및 대응되는 도전 패턴들(CL1, CL2)과 중첩하는 면적이 서로 동일할 수 있다.
즉, 평면상에서 보았을 때, 제1-1 표시 패드(PD1-1) 및 제1-2 표시 패드(PD1-2)은 일정 규칙을 가지고 배치된 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)과 중첩하는 면적이 동일함에 따라, 본딩 공정에서 패드들을 압착 시, 제1-1 표시 패드(PD1-1) 및 제1-2 표시 패드(PD1-2)는 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)에 의해 실질적으로 동일한 면적으로 지지를 받을 수 있다.
이에 따라, 표시패널(DP, 도 5a 참조)의 배면(DP-B)에서 패드들을 가압하더라도, 인접한 패드들(PD1-1, PD1-2)간 균일한 압력으로 패드들을 가압할 수 있으며, 이에 따라 본딩 품질이 개선된 표시장치(DD, 도 3 참조)를 제공할 수 있다. 상술한 설명은 제2 패드 그룹(D-PD2)에 포함된 제2-1 표시 패드(PD2-1) 및 제1-2 표시 패드(PD2-2)에도 동일하게 적용될 수 있다.
본 발명에 따르면, 본딩 공정에서 패드들 간 압착을 화소(PX, 도 5a 참조)에 포함된 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)과 중첩하는 영역에서 진행됨에 따라, 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)이 가압 공정에서 훼손되는 불량이 발행할 수 있다. 따라서, 툴 바 등을 통한 압착 시 패드들에 가해지는 압력은 1Mpa 이상 6Mpa 이하의 저압 공정으로 가압 공정이 전행될 수 있다.
도 8은 본 발명의 일 실시예에 따른 화소 회로들과 패드들의 배치 관계를 간략하게 도시한 평면도이다. 도 9는 본 발명의 일 실시예에 따른 화소 회로들과 패드들의 배치 관계를 간략하게 도시한 평면도이다. 도 8 및 도 9에는 도 7b에서 설명한 표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2)과 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)의 평면상에서의 중첩 관계를 간략하게 도시한 것이다. 또한, 도 7b에서 설명한 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)을 "화소 회로"로 표현하였다.
도 8을 참조하면, 제1 패드 그룹(D-PD1)은 제1-1 및 제1-2 표시 패드들(PD1-1, PD1-2)을 포함하고, 제2 패드 그룹(D-PD2)은 제2-1 및 제2-2 표시 패드들(PD2-1, PD2-2)을 포함할 수 있다.
제1-1 표시 패드(PD1-1) 중 일 부분은 제1 색의 광을 제공하는 제1 화소 회로(PCA1)의 일 부분에 제1-1 영역(OA1-1)이 중첩할 수 있다. 제1-2 표시 패드(PD1-2) 중 일 부분은 상기 제1 화소 회로(PCA1)의 다른 부분에 제2-1 영역(OA2-1)이 중첩할 수 있다. 제1-1 영역(OA1-1) 및 제2-1 영역(OA2-1)은 제2 방향(DR2)으로 연장되고 제1-1 영역(OA1-1) 및 제2-1 영역(OA2-1) 사이를 가로지르는 가상의 축을 기준으로 서로 대칭일 수 있다. 따라서, 제1-1 영역(OA1-1) 및 제2-1 영역(OA2-1)의 면적은 서로 동일할 수 있다.
제1-1 표시 패드(PD1-1) 중 다른 부분은 제3 색의 광을 제공하는 제3-1 화소 회로(PCA3-1)의 일 부분에 제1-2 영역(OA1-2)이 중첩할 수 있다. 제1-2 표시 패드(PD1-2) 중 다른 부분은 제3 색의 광을 제공하는 제3-2 화소 회로(PCA3-2)의 일 부분에 제2-2 영역(OA2-2)이 중첩할 수 있다. 제3-1 화소 회로(PCA3-1)와 연결된 발광소자(LD, 도 6 참조) 및 제3-2 화소 회로(PCA3-2)와 연결된 발광소자(LD, 도 6 참조)는 서로 동일한 광을 생성할 수 있다. 제1-2 영역(OA1-2) 및 제2-2 영역(OA2-2)의 면적은 서로 동일할 수 있다.
제1-1 표시 패드(PD1-1) 중 나미저 일 부분은 제2 색의 광을 제공하는 제2 화소 회로(PCA2)의 일 부분에 제1-3 영역(OA1-3)이 중첩할 수 있다. 제1-2 표시 패드(PD1-2) 중 나마지 일 부분은 상기 제2 화소 회로(PCA2)의 다른 부분에 제2-3 영역(OA2-3)이 중첩할 수 있다. 제1-3 영역(OA1-3) 및 제2-3 영역(OA2-3)은 제2 방향(DR2)으로 연장되고 제1-3 영역(OA1-3) 및 제2-3 영역(OA2-3) 사이를 가로지르는 가상의 축을 기준으로 서로 대칭일 수 있다. 따라서, 제1-3 영역(OA1-3) 및 제2-3 영역(OA2-3)의 면적은 서로 동일할 수 있다. 상술한 제1 패드 그룹(D-PD1)에 관한 설명은 제2 패드 그룹(D-PD2)에 동일하게 적용될 수 있다.
인접한 제1-1 표시 패드(PD1-1) 및 제1-2 표시 패드(PD1-2)는 대응되는 화소 회로들(PCA1, PCA2, PCA3)과 중첩하는 면적이 동일함에 따라, 균일한 압력으로 패드들을 가압할 수 있으며, 이에 따라 본딩 품질이 개선된 표시장치(DD, 도 3 참조)를 제공할 수 있다.
도 9를 참조하면, 표시 패드들(PD1, PD2) 각각은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)을 따라 서로 이격될 수 있다.
제1 표시 패드(PD1) 중 일 부분은 제1 색의 광을 제공하는 제1 화소 회로(PCA1)의 일 부분에 제1-1 영역(OA1-1)이 중첩하고, 제1 색과 상이한 제2 색의 광을 제공하는 제2 화소 회로(PCA2)의 일 부분에 제1-2 영역(OA1-2)이 중첩할 수 있다.
제2 표시 패드(PD2) 중 일 부분은 제2 색의 광을 제공하는 제2 화소 회로(PCA2)의 일 부분에 제2-1 영역(OA2-1)이 중첩하고, 제1 색의 광을 제공하는 제1 화소 회로(PCA1)의 일 부분에 제2-2 영역(OA2-2)이 중첩할 수 있다.
본 실시예에 따르면, 제1-1 영역(OA1-1)은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제1 사선 방향에서 제2-2 영역(OA2-2)과 서로 대칭일 수 있다. 따라서, 제1-1 영역(OA1-1)과 제2-2 영역(OA2-2)의 면적은 서로 동일할 수 있다.
제1-2 영역(OA1-2)은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제2 사선 방향에서 제2-1 영역(OA2-1)과 서로 대칭일 수 있다. 따라서, 제1-2 영역(OA1-2)과 제2-1 영역(OA2-1)의 면적은 서로 동일할 수 있다. 제2 사선 방향은 제1 사선 방향과 직교할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
ED: 전자장치 DD: 표시장치
EM: 전자모듈 PSM: 전원모듈
HM: 하우징 WM: 윈도우
UM: 상측부재 LM: 하측부재
FCB: 회로기판 DIC: 구동칩
D-PD: 표시 패드들 F-PD: 기판 패드들

Claims (20)

  1. 표시영역 및 비-표시영역을 포함하는 전면 및 상기 전면과 대향되는 배면을 포함하는 베이스층, 상기 전면 상에 배치되고 각각이 반도체 패턴들 및 도전 패턴들을 포함하는 화소 회로들을 포함하는 회로층, 대응되는 상기 화소 회로들 연결된 발광소자들을 포함하는 발광소자층, 대응되는 상기 화소 회로들과 연결되고 상기 표시영역과 중첩하는 상기 배면에 노출된 표시 패드들을 포함하는 표시패널; 및
    상기 표시영역과 중첩하는 상기 배면에 배치되고 대응되는 상기 표시 패드들과 연결된 기판 패드들을 포함하는 회로기판을 포함하고,
    상기 표시 패드들 중 인접한 제1 표시 패드 및 제2 표시 패드는 대응되는 상기 반도체 패턴들 및 대응되는 상기 도전 패턴들과 중첩하는 면적이 실질적으로 동일한 표시장치.
  2. 제1 항에 있어서,
    상기 제1 표시 패드가 상기 화소 회로들과 중첩하는 영역들은 상기 제2 표시 패드가 상기 화소 회로들과 중첩하는 영역들과 서로 대칭인 표시장치.
  3. 제2 항에 있어서,
    상기 제1 표시 패드 중 일 부분은 상기 화소 회로들 중 제1 화소 회로와 일 부분이 중첩하고,
    상기 제2 표시 패드 중 일 부분은 상기 제1 화소 회로와 다른 부분이 중첩하는 표시장치.
  4. 제3 항에 있어서,
    상기 제1 표시 패드 중 다른 부분은 상기 화소 회로들 중 제2 화소 회로와 일부분이 중첩하고,
    상기 제2 표시 패드 중 다른 부분은 상기 화로 회로들 중 제3 화소 회로와 일 부분이 중첩하는 표시장치.
  5. 제4 항에 있어서,
    상기 제1 화소 회로에 연결된 상기 발광소자는 제1 색 광을 제공하고,
    상기 제2 화소 회로에 연결된 상기 발광소자는 상기 제1 색 광과 상이한 제2 색 광을 제공하고,
    상기 제3 화소 회로에 연결된 상기 발광소자는 상기 제2 색 광을 제공하는 표시장치.
  6. 제2 항에 있어서,
    상기 제1 표시 패드 및 상기 제2 표시 패드 각각은 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향을 따라 이격되고,
    상기 제1 표시 패드는 상기 화소 회로들 중 상기 제1 방향을 따라 이격된 제1 화소 회로 및 제2 화소 회로와 중첩하고,
    상기 제2 표시 패드는 상기 화소 회로들 중 상기 제1 화소 회로와 상기 제2 방향을 따라 이격된 제3 화소 회로 및 상기 제2 화소 회로와 상기 제2 방향을 따라 이격되고 상기 제3 화소 회로와 상기 제1 방향을 따라 이격된 제4 회로 회로와 중첩하는 표시장치.
  7. 제6 항에 있어서,
    상기 제1 화소 회로에 연결된 상기 발광소자 및 상기 제4 화소 회로에 연결된 상기 발광소자는 제1 색 광을 제공하고,
    상기 제2 화소 회로에 연결된 상기 발광소자 및 상기 제3 화소 회로에 연결된 상기 발광소자는 상기 제1 색 광과 상이한 제2 색 광을 제공하는 표시장치.
  8. 제1 항에 있어서,
    상기 제1 표시 패드 및 상기 제2 표시 패드는 하나의 패드 그룹으로 정의되고,
    상기 패드 그룹은 복수로 제공되어 일 방향을 따라 이격 배열된 표시장치.
  9. 제1 항에 있어서,
    상기 제1 표시 패드 및 상기 제2 표시 패드는 서로 동일한 면적을 갖는 표시장치.
  10. 제1 항에 있어서,
    상기 제1 표시 패드 및 상기 제2 표시 패드는 서로 동일한 형상을 갖는 표시장치.
  11. 제1 항에 있어서,
    상기 회로층은 복수의 절연층들을 포함하고,
    상기 반도체 패턴들 및 상기 도전 패턴들은 상기 절연층들 사이에 배치된 표시장치.
  12. 제1 항에 있어서,
    상기 표시패널과 상기 회로기판 사이에 배치되는 하부필름을 더 포함하고,
    상기 회로기판의 일 부분은 상기 하부필름의 배면 상에 배치된 표시장치.
  13. 제1 항에 있어서,
    상기 표시 패드들과 상기 기판 패드들은 이방성 도전필름에 의해 연결되는 표시장치.
  14. 제1 항에 있어서,
    상기 표시패널 상에 직접 배치되고, 적어도 하나의 도전층 및 적어도 하나의 감지 절연층을 포함하는 입력센서를 더 포함하는 표시장치.
  15. 제14 항에 있어서,
    상기 입력센서 상에 배치되는 반사 방지층을 더 포함하는 표시장치.
  16. 제15 항에 있어서,
    싱기 반사 방지층 상에 배치된 윈도우를 더 포함하고,
    상기 윈도우는 베이스 기판, 및 상기 베이스 기판 하면에 배치되고, 상기 비-표시영역과 중첩하는 베젤패턴을 포함하는 표시장치.
  17. 표시영역 및 비-표시영역을 포함하는 전면 및 상기 전면과 대향되는 배면을 포함하는 베이스층;
    반도체 패턴들 및 도전 패턴들을 포함하는 화소 회로 및 상기 화소 회로에 연결된 발광소자를 포함하고 상기 전면 상에 배치된 화소;
    상기 화소 회로과 연결되고 상기 표시영역과 중첩하는 상기 배면에 노출된 표시 패드; 및
    상기 표시영역과 중첩하는 상기 배면과 마주하고 대응되는 상기 표시 패드와 연결된 기판 패드들을 포함하는 회로기판을 포함하고,
    상기 표시 패드들 중 인접한 제1 표시 패드 및 제2 표시 패드는 상기 화소 회로들과 중첩하는 면적이 실질적으로 동일한 표시장치.
  18. 제17 항에 있어서,
    상기 화소는 각각이 상기 반도체 패턴들 중 일부인 액티브 패턴, 상기 액티브 패턴과 중첩하는 게이트를 포함하는 적어도 하나의 트랜지스터들을 포함하고, 상기 트랜지스터들은 상기 발광소자와 연결된 표시장치.
  19. 제18 항에 있어서,
    상기 화소에 연결되고 상기 도전 패턴들 중 일부인 신호 라인을 더 포함하고,
    상기 신호 라인은,
    주사 라인들, 데이터 라인들, 발광 라인들, 제어 라인들, 및 전원 라인을 포함하는 표시장치.
  20. 제17 항에 있어서,
    상기 제1 표시 패드가 상기 화소 회로들과 중첩하는 영역들은 상기 제2 표시 패드가 상기 화소 회로들과 중첩하는 영역들과 서로 대칭인 표시장치.
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JP2002278483A (ja) * 2001-03-19 2002-09-27 Sankyo Kk 平面型画像表示装置
KR102200258B1 (ko) * 2014-09-30 2021-01-08 엘지디스플레이 주식회사 플렉서블 디스플레이 장치 및 그의 제조 방법
KR102527303B1 (ko) * 2017-10-31 2023-04-27 엘지디스플레이 주식회사 발광 표시 장치
US11600240B2 (en) * 2018-02-28 2023-03-07 Kyocera Corporation Display apparatus with pixel structure on glass substrate and glass substrate
KR20220021966A (ko) * 2020-08-13 2022-02-23 삼성디스플레이 주식회사 표시 패널, 이의 제조 방법 및 표시 패널을 포함하는 표시 장치

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