WO2024071889A1 - 표시장치 - Google Patents

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WO2024071889A1
WO2024071889A1 PCT/KR2023/014619 KR2023014619W WO2024071889A1 WO 2024071889 A1 WO2024071889 A1 WO 2024071889A1 KR 2023014619 W KR2023014619 W KR 2023014619W WO 2024071889 A1 WO2024071889 A1 WO 2024071889A1
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display
layer
pixel
pad
pads
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PCT/KR2023/014619
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English (en)
French (fr)
Inventor
조영민
김홍암
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삼성디스플레이 주식회사
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
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Definitions

  • the present invention relates to a display device, and more specifically to a display device including a circuit board bonded to the back of a display panel.
  • Electronic devices such as smart phones, tablets, laptop computers, car navigation systems, and smart televisions are being developed. These electronic devices are equipped with a display device to provide information.
  • the purpose of the present invention is to provide a display device with a reduced bezel area.
  • a display device includes a base layer including a front surface including a display area and a non-display area and a back surface opposite the front surface, and a base layer disposed on the front surface and each including semiconductor patterns and conductive patterns.
  • a display including a circuit layer including pixel circuits, a light-emitting device layer including light-emitting devices connected to the corresponding pixel circuits, and display pads exposed on the rear surface connected to the corresponding pixel circuits and overlapping the display area. panel; and a circuit board including substrate pads disposed on the rear surface overlapping the display area and connected to corresponding display pads, wherein adjacent first display pads and second display pads among the display pads correspond to the corresponding display pads.
  • the areas overlapping with the semiconductor patterns and the corresponding conductive patterns are substantially the same.
  • Areas where the first display pad overlaps the pixel circuits may be symmetrical to areas where the second display pad overlaps the pixel circuits.
  • a portion of the first display pad may overlap a portion of a first pixel circuit among the pixel circuits, and a portion of the second display pad may overlap a portion of the first pixel circuit. there is.
  • Another portion of the first display pad partially overlaps with a second pixel circuit among the pixel circuits, and another portion of the second display pad partially overlaps with a third pixel circuit among the pixel circuits. You can do this.
  • the light emitting element connected to the first pixel circuit provides light of a first color
  • the light emitting element connected to the second pixel circuit provides light of a second color different from the first color light
  • the third pixel circuit The light emitting device connected to may provide the second color light.
  • Each of the first display pad and the second display pad extends in a first direction and is spaced apart along a second direction intersecting the first direction, and the first display pad extends in the first direction among the pixel circuits. overlaps a first pixel circuit and a second pixel circuit spaced apart from each other along the second direction, and the second display pad includes a third pixel circuit and a second pixel circuit spaced apart from the first pixel circuit along the second direction among the pixel circuits.
  • the circuit may be spaced apart from the second direction and overlap the third pixel circuit with a fourth circuit spaced apart from the first direction.
  • the light emitting element connected to the first pixel circuit and the light emitting element connected to the fourth pixel circuit provide first color light
  • the light emitting element connected to the second pixel circuit and the light emitting element connected to the third pixel circuit emit light.
  • the device may be characterized in that it provides light of a second color different from the light of the first color.
  • the first display pad and the second display pad may be defined as one pad group, the pad group may be provided in plurality, and the plurality of pad groups may be arranged to be spaced apart in one direction.
  • the first display pad and the second display pad may have the same area.
  • the first display pad and the second display pad may have the same shape.
  • the circuit layer may include a plurality of insulating layers, and the semiconductor patterns and the conductive patterns may be disposed between the insulating layers.
  • It may further include a lower film disposed between the display panel and the circuit board, and a portion of the circuit board may be disposed on a rear surface of the lower film.
  • the display pads and the substrate pads may be connected to each other by an anisotropic conductive film.
  • It may further include an input sensor disposed directly on the display panel and including at least one conductive layer and at least one sensing insulating layer.
  • It may further include an anti-reflection layer disposed on the input sensor.
  • It may further include a window disposed on the anti-reflection layer, wherein the window includes a base substrate and a bezel pattern disposed on a lower surface of the base substrate and overlapping the non-display area.
  • a display device includes a base layer including a front surface including a display area and a non-display area and a back surface opposing the front surface; a pixel disposed on the front surface and including a pixel circuit including semiconductor patterns and conductive patterns and a light emitting element connected to the pixel circuit; a display pad exposed on the rear surface connected to the pixel circuit and overlapping the display area; and a circuit board facing the rear surface overlapping the display area and including substrate pads, wherein the display pads are provided in plurality, and each of the substrate pads is connected to a corresponding display pad among the display pads, Among the display pads, adjacent first and second display pads have substantially the same area overlapping with the pixel circuits.
  • the pixel may include at least one transistor each including an active pattern that is part of the semiconductor patterns and a gate overlapping the active pattern, and the at least one transistor may be connected to the light emitting device.
  • It may further include a signal line connected to the pixel and part of the conductive patterns, wherein the signal line includes scan lines, data lines, light emission lines, control lines, and a power line. there is.
  • Areas where the first display pad overlaps the pixel circuits may be symmetrical to areas where the second display pad overlaps the pixel circuits.
  • a display device with a reduced bezel area can be provided as the circuit board and the display panel are bonded in an area on the back of the display panel that overlaps the display area.
  • each of the adjacent pads has the same area overlapping with the pixel circuits on a plane, a display device with improved bonding quality in the process of pressing the pads can be provided.
  • FIG. 1 is a perspective view of an electronic device according to an embodiment of the present invention.
  • Figure 2 is an exploded perspective view of an electronic device according to an embodiment of the present invention.
  • Figure 3 is a cross-sectional view of an electronic device according to an embodiment of the present invention.
  • Figure 4 is a cross-sectional view of a display module according to an embodiment of the present invention.
  • Figure 5A is a plan view of a display panel according to an embodiment of the present invention.
  • Figure 5b is an enlarged plan view of the display area of Figure 5a.
  • Figure 6 is a cross-sectional view of a display module according to an embodiment of the present invention.
  • FIG. 7A is a plan view of pixel circuits according to an embodiment of the present invention.
  • Figure 7b is a plan view showing the arrangement relationship between pixel circuits and pads according to an embodiment of the present invention.
  • Figure 8 is a plan view briefly showing the arrangement relationship between pixel circuits and pads according to an embodiment of the present invention.
  • Figure 9 is a plan view briefly showing the arrangement relationship between pixel circuits and pads according to an embodiment of the present invention.
  • first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, a first component may be named a second component, and similarly, the second component may also be named a first component without departing from the scope of the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise.
  • FIG. 1 is a perspective view of an electronic device according to an embodiment of the present invention.
  • Figure 2 is an exploded perspective view of an electronic device according to an embodiment of the present invention.
  • Figure 3 is a cross-sectional view of an electronic device according to an embodiment of the present invention.
  • the electronic device ED has a display surface defined by a first direction DR1 and a second direction DR2 intersecting the first direction DR1.
  • DS may be included.
  • the electronic device (ED) can provide an image (IM) to the user through the display surface (DS).
  • the display surface DS may include a display area DA and a non-display area NDA surrounding the display area DA.
  • the display area (DA) may display the image (IM), and the non-display area (NDA) may not display the image (IM).
  • the non-display area (NDA) may surround the display area (DA).
  • the present invention is not limited thereto, and the shape of the display area DA and the shape of the non-display area NDA may be changed.
  • the third direction DR3 may be a thickness direction of the electronic device ED.
  • the third direction (DR3) serves as a standard for distinguishing the front and back surfaces of each member. In this specification, “on a plane” may be defined as viewed in the third direction DR3.
  • the electronic device ED may be a foldable electronic device that can be folded around a folding axis.
  • the folding axis may be parallel to the first direction DR1 or the second direction DR2, and a folding area may be defined in a portion of the display area DA.
  • the electronic device ED may be folded in-folded so that the display area DA faces each other, or out-folded, in which the display area DA is folded away from the display area.
  • the electronic device may include a display device (DD), an electronic module (EM), a power module (PSM), and a housing (HM).
  • FIG. 2 briefly illustrates the electronic device ED, which may further include a mechanical structure for controlling the operation (eg, folding or rolling) of the display device DD.
  • the display device (DD) creates images and detects external input.
  • the display device (DD) includes a window (WM), an upper member (UM), a display module (DM), a lower member (LM), a circuit board (FCB), and a driving chip (DIC).
  • the upper member UM includes members disposed above the display module DM
  • the lower member LM includes members disposed below the display module DM.
  • the window (WM) provides a front view of the electronic device (ED).
  • the window (WM) includes a transmission area (TA) and a bezel area (BA).
  • the display area (DA) and non-display area (NDA) of the display surface DS shown in FIG. 1 are defined by the transmission area (TA) and the bezel area (BA).
  • the transmission area (TA) is an area through which an image passes
  • the bezel area (BA) is an area that covers the structure/member disposed below the window WM.
  • the display module (DM) may include a display panel (DP). Although only the display panel (DP) is shown in FIG. 2 among the stacked structures of the display module (DM), the display module (DM) actually includes not only the display panel (DP) but also a plurality of components arranged on the upper side of the display panel (DP). More may be included. A detailed description of the stacked structure of the display module (DM) will be described later.
  • the display panel DP may be one of an organic light emitting display panel, an inorganic light emitting display panel, an organic-inorganic light emitting display panel, a quantum dot display panel, a micro LED display panel, or a nano LED display panel.
  • the display panel DP may include a front surface (DP-U) where an image is provided and a rear surface (DP-B) opposite the front surface (DP-U).
  • the front surface DP-U includes a display area DA and a non-display area NDA corresponding to the display area DA and the non-display area NDA shown in FIG. 1 .
  • region/part and region/part correspond means overlapping and is not limited to the same area.
  • the display pad area (D-PA) of the display panel (DP) is disposed on one side of the back surface (DP-B) overlapping the display area (NDA).
  • a plurality of display pads D-PD may be disposed in the display pad area D-PA.
  • the display pad area (D-PA) may be a part that is electrically bonded (or connected) to a circuit board (FCB), which will be described later.
  • the upper member (UM) may include a protective film or optical film.
  • Optical films may include polarizers and retarders to reduce external light reflection.
  • the lower member LM may include a protective film that protects the display panel DP, a support member that supports the display panel DP, a digitizer, etc.
  • the circuit board (FCB) is disposed below the display panel (DP).
  • the circuit board (FCB) may be bonded to the back of the display panel (DP) and electrically connects the display panel (DP) and a main circuit board (not shown).
  • the circuit board (FCB) includes at least one insulating layer and at least one conductive layer.
  • the conductive layer may include a plurality of signal lines.
  • the circuit board (FCB) may include a display pad area (D-PA) and a substrate pad area (F-PA) bonded thereto.
  • Substrate pads (F-PD) that are one-to-one bonded to the display pads (D-PD) may be disposed in the substrate pad area (F-PA).
  • the substrate pads (F-PD) and the display pads (D-PD) may be bonded at the back surface (DP-B) overlapping the display area (NDA).
  • the driving chip (DIC) may be mounted on a circuit board (FCB).
  • the driving chip DIC may include a driving circuit for driving pixels of the display panel DP, for example, a data driving circuit.
  • FIG. 2 shows a structure in which the driving chip (DIC) is mounted on the circuit board (FCB), the present invention is not limited to this.
  • the driving chip (DIC) may be mounted on the display panel (DP) or the main circuit board.
  • the electronic module (EM) may include a control module, wireless communication module, video input module, audio input module, audio output module, memory, and external interface module.
  • An electronic module (EM) may include a main circuit board, and the modules may be mounted on the main circuit board or electrically connected to the main circuit board through a flexible circuit board.
  • the electronic module (EM) is electrically connected to the power module (PSM).
  • the electronic device may further include an electro-optical module.
  • An electro-optical module may be an electronic component that outputs or receives optical signals.
  • the electro-optical module may include a camera module and/or a proximity sensor. The camera module can capture external images through some areas of the display panel (DP).
  • the housing HM is particularly coupled with the window WM to accommodate other components included in the electronic device ED.
  • the housing (HM) is shown as having an integrated shape, but it is not limited thereto.
  • the housing HM may include a plurality of parts (eg, a side edge part and a bottom part) that are coupled to each other.
  • the window WM may include a base substrate BS and a bezel pattern BM disposed on the bottom of the base substrate BS.
  • the base substrate BS may include a synthetic resin film or a glass substrate.
  • the base substrate BS may have a multilayer structure.
  • the base substrate BS may include a thin glass substrate, a protective film disposed on the thin glass substrate, and an adhesive layer that bonds the thin glass substrate and the protective film.
  • the bezel pattern BM is a colored light blocking film and may be formed, for example, by a coating method.
  • the bezel pattern (BM) may include a base material and a dye or pigment mixed with the base material.
  • the bezel pattern BM may overlap the non-display area NDA and define the bezel area BA of the window WM shown in FIG. 2 .
  • the bezel pattern BM may be disposed on the lower surface of the base substrate BS.
  • the bezel pattern BM may be disposed between interfaces defined by a plurality of layers.
  • the bezel pattern BM may be disposed between the thin glass substrate and the protective film.
  • the window WM may further include at least one of a hard coating layer, an anti-fingerprint layer, and an anti-reflection layer on the upper surface of the base substrate BS.
  • the upper member UM may include an upper film that absorbs external shock applied to the front of the display device DD.
  • the upper film may include a synthetic resin film.
  • Synthetic resin films include polyimide, polycarbonate, polyamide, triacetylcellulose, polymethylmethacrylate, or polyethylene terephthalate. can do.
  • the display module DM may include a color filter that replaces the polarizing film as an anti-reflection member, which may reduce the front impact strength of the display device DD.
  • the upper film can compensate for the reduced impact strength by applying a color filter.
  • the window WM and the upper member UM may be coupled by the first adhesive layer AL1.
  • the first adhesive layer (AL1) may be a pressure sensitive adhesive film (PSA) or an optically clear adhesive (OCA).
  • PSA pressure sensitive adhesive film
  • OCA optically clear adhesive
  • the adhesive layers described below may also include the same adhesive as the first adhesive layer AL1.
  • the upper member UM and the display module DM may be coupled by the second adhesive layer AL2.
  • the second adhesive layer AL2 may be disposed on the front surface DP-U of the display panel DP (see FIG. 2).
  • the display module DM and the lower member LM may be coupled by the third adhesive layer AL3.
  • the third adhesive layer AL3 may be disposed on the rear surface DP-B of the display panel DP (see FIG. 2).
  • the lower member (LM) may include a lower film (PF) and a cover panel (CP).
  • the lower film (PF) can protect the lower part of the display module (DM).
  • the lower film (PF) may include a flexible synthetic resin film.
  • the lower film (PF) may include, but is not limited to, polyethylene terephthalate or polyimide.
  • the lower film PF may be spaced apart from the bonding area BDA where the display panel DP (see FIG. 2) and the circuit board FCB are bonded. Accordingly, the lower film PF may have a smaller area than the display module DM. For example, the lower film PF may overlap only the display area DA. However, the present invention is not limited to this, and the lower film PF may have substantially the same area as the display module DM. At this time, an open area exposing the back surface (DP-B) of the display panel (DP) overlapping the bonding area (BDA) may be defined in the lower film (PF).
  • the lower film (PF) and the cover panel (CP) may be joined by the fourth adhesive layer (AL4).
  • the cover panel (CP) can increase resistance to compressive force generated from external pressure. Accordingly, the cover panel CP may serve to prevent deformation of the display panel DP.
  • the cover panel (CP) may include a flexible plastic material such as polyimide or polyethylene terephthalate. Additionally, the cover panel (CP) may be a colored film with low light transmittance.
  • the cover panel (CP) can absorb light incident from the outside.
  • the cover panel (CP) may be a black synthetic resin film.
  • FCB circuit board
  • DP-B back surface of the display panel
  • BDA bonding area
  • CP cover panel
  • the driving chip (DIC) may be disposed on the other side of the circuit board (FCB) and face the cover panel (CP).
  • a groove portion into which at least a portion of the driving chip (DIC) can be inserted may be defined in the cover panel (CP). The groove portion can eliminate curves formed by the thickness of the driving chip (DIC).
  • a support plate may be disposed on the lower side of the cover panel (CP).
  • the support plate may include a high-strength metal material.
  • the support plate may also include a reinforcing fiber composite.
  • the support plate may include reinforcing fibers disposed inside the matrix portion. Reinforcing fibers may be carbon fibers or glass fibers.
  • the matrix portion may include a polymer resin.
  • the matrix portion may include a thermoplastic resin.
  • the matrix portion may include polyamide-based resin or polypropylene-based resin.
  • the reinforced fiber composite may be carbon fiber reinforced plastic (CFRP) or glass fiber reinforced plastic (GFRP).
  • Figure 4 is a cross-sectional view of a display module according to an embodiment of the present invention.
  • Figure 5A is a plan view of a display panel according to an embodiment of the present invention.
  • Figure 5b is an enlarged plan view of the display area of Figure 5a.
  • Figure 6 is a cross-sectional view of a display module according to an embodiment of the present invention.
  • the display module (DM) may include a display panel (DP), an input sensor (ISP), and an anti-reflection layer (ARL).
  • the display panel DP may include a base layer 110, a circuit layer 120, a light emitting device layer 130, and an encapsulation layer 140.
  • the base layer 110 may provide a base surface on which the circuit layer 120 is disposed.
  • the base layer 110 may be a flexible substrate capable of bending, folding, rolling, etc.
  • the base layer 110 may be a glass substrate, a metal substrate, or a polymer substrate.
  • the embodiment of the present invention is not limited to this, and the base layer 110 may be an inorganic layer, an organic layer, or a composite material layer.
  • the base layer 110 may have a multi-layer structure.
  • the base layer 110 may include a first synthetic resin layer, a second synthetic resin layer, and inorganic layers disposed between them.
  • Each of the first and second synthetic resin layers may include polyimide-based resin, but is not particularly limited.
  • the display pads D-PD described in FIG. 2 may be exposed to the outside from the first synthetic resin layer disposed on the lowermost side.
  • the circuit layer 120 may be disposed on the base layer 110.
  • the circuit layer 120 may include insulating layers, semiconductor patterns, and conductive patterns. Some of the conductive patterns may be “signal lines”.
  • the signal line includes a plurality of scan lines (SL1 to SLm), a plurality of data lines (DL1 to DLn), a plurality of light emission lines (EL1 to ELm), and first and second control lines to be described in FIG. 5A. It may include lines CSL1 and CSL2, and a power line PL.
  • the display pads D-PD may be connected to one of the semiconductor patterns and conductive patterns included in the circuit layer 120.
  • the light emitting device layer 130 may be disposed on the circuit layer 120.
  • the light emitting device layer 130 may include a light emitting device.
  • the light emitting device may include an organic light emitting material, an inorganic light emitting material, an organic-inorganic light emitting material, a quantum dot, a quantum rod, a micro LED, or a nano LED.
  • the encapsulation layer 140 may be disposed on the light emitting device layer 130.
  • the encapsulation layer 140 can protect the light emitting device layer 130 from foreign substances such as moisture, oxygen, and dust particles.
  • the encapsulation layer 140 may include at least one inorganic layer.
  • the encapsulation layer 140 may include a stacked structure of an inorganic layer/organic layer/inorganic layer.
  • the input sensor (ISP) may be placed directly on the display panel (DP).
  • the input sensor (ISP) can detect the user's input using a capacitive method.
  • the display panel (DP) and input sensor (ISP) can be formed through continuous processes.
  • directly placed may mean that a third component is not placed between the input sensor (ISP) and the display panel (DP). That is, a separate adhesive layer may not be disposed between the input sensor (ISP) and the display panel (DP).
  • the anti-reflection layer (ARL) may be placed directly on the input sensor (ISP).
  • the anti-reflection layer ARL may reduce the reflectance of external light incident from the outside of the display device DD.
  • the anti-reflection layer (ARL) may include color filters.
  • the color filters may have a predetermined arrangement. For example, the color filters may be arranged taking into account the emission colors of pixels included in the display panel DP. Additionally, the anti-reflection layer (ARL) may further include a black matrix adjacent to the color filters.
  • the anti-reflection layer (ARL) may be replaced with a polarizing film. The polarizing film can be coupled to the input sensor (ISP) through an adhesive layer.
  • the display panel DP may include a display area DA and a non-display area NDA surrounding the display area DA.
  • a plurality of pixels PX may be arranged in the display area DA.
  • the pixel PX may be defined as including a pixel circuit (PC, see FIG. 6) and a light emitting element (LD, see FIG. 6).
  • a scan driver (SDV), a data driver, and an emission driver (EDV) may be disposed in the non-display area (NDA).
  • the data driver may be a part of a circuit that constitutes the driving chip (DIC) shown in FIG. 3.
  • the display panel DP includes a plurality of pixels PX, a plurality of scan lines SL1 to SLm, a plurality of data lines DL1 to DLn, a plurality of emission lines EL1 to ELm, first and It may include second control lines (CSL1, CSL2) and a power line (PL).
  • m and n are natural numbers.
  • the pixels PX may be connected to scan lines SL1 to SLm, data lines DL1 to DLn, and emission lines EL1 to ELm.
  • a plurality of scan lines (SL1 to SLm), a plurality of data lines (DL1 to DLn), a plurality of light emission lines (EL1 to ELm), first and second control lines (CSL1, CSL2), and a power line (PL) can be defined as “signal line”.
  • the scan lines SL1 to SLm may extend in the second direction DR2 and be connected to the scan driver SDV.
  • the light emission lines EL1 to ELm may extend in the first direction DR1 and be connected to the light emission driver EDV.
  • the power line PL may include a portion extending in the second direction DR2 and a portion extending in the first direction DR1.
  • the portion extending in the first direction DR1 and the portion extending in the second direction DR2 may be disposed on different layers.
  • the power line PL may provide the first voltage to the pixels PX.
  • the data lines DL1 to DLn extend in the second direction DR2, and each end is disposed in the pad area PA.
  • the data lines DL1 to DLn may be electrically connected to the driving chip (DIC).
  • the first control line (CSL1) is connected to the scan driver (SDV), and its end is disposed in the pad area (PA).
  • the second control line (CSL2) is connected to the light emission driver (EDV), and its end is disposed in the pad area (PA).
  • scan lines (SL1 to SLm), data lines (DL1 to DLn), light emission lines (EL1 to ELm), first and second control lines (CSL1, CSL2), and power lines ( PL) may be defined as “conductive patterns” included in the circuit layer 120 described in FIG. 4. At least one of the scan lines (SL1 to SLm), data lines (DL1 to DLn), emission lines (EL1 to ELm), first and second control lines (CSL1, CSL2), and power line (PL) One may be insulated by conductive layers included in the circuit layer 120 (see FIG. 4) and disposed on different layers.
  • the data lines DL1 to DLn, the light emission lines EL1 to ELm, the first and second control lines CSL1 and CSL2, and the power line PL are connected to the corresponding display pads D-DP.
  • Data lines DL1 to DLn, light emission lines EL1 to ELm, first and second control lines CSL1 and CSL2, and power line PL are included in the circuit layer 120 (see FIG. 4). It may be connected to the display pads (D-DP) disposed on the rear surface (DP-B) of the display panel (DP) through the insulating layers.
  • pixel areas (PXA1, PXA2, and PXA3) arranged in the display area (DA) of the display panel (DP) are shown.
  • Each of the pixel areas PXA1, PXA2, and PXA3 may be defined as an area where light generated from the pixel PX is provided.
  • the display area DA may include pixel areas PXA1, PXA2, and PXA3 that provide light of different colors.
  • FIG. 5B shows the first to sixth pixel rows (PXL1-PXL6) among the plurality of pixel rows.
  • One pixel row can be defined as a row of pixels including pixel regions arranged in the first direction DR1, and each of the first to seventh pixel rows PXL1-PXL6 is aligned in the second direction DR2. may be separated.
  • Each of the odd pixel rows PXL1, PXL3, and PXL5 includes a first pixel area PXA1 providing first color light, and a second pixel area PXA2 providing second color light different from the first color light. They may be arranged alternately along one direction (DR1). The first color light may be red, and the second color light may be blue.
  • the alternating arrangement form of the first pixel area (PXA1) and the second pixel area (PXA2) in the first pixel row (PXL1) is the first pixel area (PXA1) and the second pixel area (PXA2) in the fifth pixel row (PXL5). ) may be the same as the alternating arrangement form.
  • the first pixel area PXA1 of the third pixel row PXL3 is spaced apart from the second pixel area PXA2 of the first pixel row PXL1 along the second direction DR2, and the first pixel row PXL1 may be spaced apart from the first pixel area PXA1 along diagonal directions in each of the first direction DR1 and the second direction DR2.
  • third pixel areas PXA3 providing a third color light different from the first color light and the second color light are spaced apart along the first direction DR1. can be arranged.
  • the pixel circuit (PC) driving the light emitting device (LD) according to the present invention may include a plurality of transistors and the above-described conductive patterns.
  • a silicon transistor (S-TFT) and an oxide transistor (O-TFT) are shown, but this is shown as an example, and the pixel circuit (PC) is a silicon transistor (S-TFT) and an oxide transistor (O-TFT). ) may include only one type of transistor.
  • base layer 110 may be a single layer.
  • the base layer 110 may include synthetic resin such as polyimide.
  • the base layer 110 can be formed by coating a synthetic resin layer on the carrier substrate.
  • the carrier substrate can be removed.
  • FIG. 6 shows a lower film PF bonded to the lower side of the base layer 110 with a third adhesive layer AL3.
  • a lower film PF may be attached to the lower surface of the base layer 110.
  • the display pads D-PD described in FIG. 2 may be exposed to the outside from the base layer 110.
  • the present invention is not limited to this, and the base layer 110 may be provided in multiple layers.
  • the base layer 110 may include a first synthetic resin layer, a second synthetic resin layer, and inorganic layers disposed between them.
  • the display pads D-PD described in FIG. 2 may be exposed to the outside from the first synthetic resin layer disposed on the lowermost side.
  • a barrier layer 10br may be disposed on the base layer 110.
  • the barrier layer 10br prevents foreign substances from entering from the outside.
  • the barrier layer 10br may include at least one inorganic layer.
  • the barrier layer 10br may include a silicon oxide layer and a silicon nitride layer. Each of these may be provided in plural numbers, and the silicon oxide layers and silicon nitride layers may be alternately stacked.
  • a first shielding electrode (BMLa) may be disposed on the barrier layer (10br).
  • the first shielding electrode (BMLa) may include metal.
  • the first shielding electrode (BMLa) may include molybdenum (Mo), an alloy containing molybdenum, titanium (Ti), or an alloy containing titanium with good heat resistance.
  • the first shielding electrode (BMLa) may receive a bias voltage.
  • the first shielding electrode (BMLa) may receive the first power voltage (ELVDD).
  • the first shielding electrode (BMLa) can block the electrical potential due to polarization from affecting the silicon transistor (S-TFT).
  • the first shielding electrode (BMLa) can block external light from reaching the silicon transistor (S-TFT).
  • the first shielding electrode (BMLa) may be a floating electrode that is isolated from other electrodes or wiring.
  • a buffer layer 10bf may be disposed on the barrier layer 10br, and the buffer layer 10bf may cover the first shielding electrode BMLa.
  • the buffer layer 10bf can prevent metal atoms or impurities from diffusing from the base layer 110 into the upper first semiconductor pattern SC1.
  • the buffer layer 10bf may include at least one inorganic layer.
  • the buffer layer 10bf may include a silicon oxide layer and a silicon nitride layer.
  • the first semiconductor pattern SC1 may be disposed on the buffer layer 10bf.
  • the first semiconductor pattern SC1 may include a silicon semiconductor.
  • silicon semiconductors may include amorphous silicon, polycrystalline silicon, etc.
  • the first semiconductor pattern SC1 may include low-temperature polysilicon.
  • the first semiconductor pattern SC1 may have different electrical properties depending on whether or not it is doped.
  • the first semiconductor pattern SC1 may include a first region with high conductivity and a second region with low conductivity.
  • the first region may be doped with an N-type dopant or a P-type dopant.
  • a P-type transistor may include a doped region doped with a P-type dopant, and an N-type transistor may include a doped region doped with an N-type dopant.
  • the second region may be a non-doped region or a region doped at a lower concentration than the first region.
  • the conductivity of the first region is greater than that of the second region, and the first region may substantially serve as an electrode or a signal line.
  • the second area may substantially correspond to the channel area (or active area) of the transistor.
  • a part of the first semiconductor pattern SC1 may be a channel of a transistor, another part may be a source or drain of a transistor, and another part may be a connection electrode or a connection signal line.
  • the source region (SE1), channel region (AC1, or active region), and drain region (DE1) of the silicon transistor (S-TFT) may be formed from the first semiconductor pattern (SC1).
  • the source region SE1 and the drain region DE1 may extend in opposite directions from the channel region AC1 in a cross-section.
  • the first insulating layer 10 may be disposed on the buffer layer 10bf.
  • the first insulating layer 10 may cover the first semiconductor pattern SC1.
  • the first insulating layer 10 may be an inorganic layer.
  • the first insulating layer 10 may be a single layer of silicon oxide.
  • the inorganic layer of the first insulating layer 10 as well as the circuit layer 120 to be described later may have a single-layer or multi-layer structure and may include at least one of the above-described materials, but is not limited thereto.
  • a gate (GT1) of a silicon transistor (S-TFT) is disposed on the first insulating layer 10.
  • the gate GT1 may be part of a metal pattern.
  • the gate (GT1) overlaps the channel area (AC1).
  • the gate GT1 may be a mask.
  • the first electrode (CE10) of the storage capacitor (Cst) is disposed on the first insulating layer 10. Unlike what is shown in FIG. 6, the first electrode CE10 may have an integrated shape with the gate GT1.
  • the second insulating layer 20 is disposed on the first insulating layer 10 and may cover the gate GT1. Although not shown, an upper electrode that overlaps the gate GT1 may be disposed on the second insulating layer 20.
  • a second electrode (CE20) may be disposed on the second insulating layer (20) and overlaps the first electrode (CE10).
  • a second shielding electrode (BMLb) is disposed on the second insulating layer 20.
  • the second shielding electrode (BMLb) may be disposed correspondingly to the lower part of the oxide transistor (O-TFT).
  • the second shielding electrode (BMLb) may be omitted.
  • the first shielding electrode (BMLa) may extend to the bottom of the oxide transistor (O-TFT) and replace the second shielding electrode (BMLb).
  • a third insulating layer 30 may be disposed on the second insulating layer 20 .
  • the second semiconductor pattern SC2 may be disposed on the third insulating layer 30 .
  • the second semiconductor pattern SC2 may include the channel region AC2 of the oxide transistor (O-TFT).
  • the second semiconductor pattern SC2 may include an oxide semiconductor.
  • the second semiconductor pattern (SC2) is a transparent conductive oxide such as indium tin oxide (ITO), indium zinc oxide (IZO), indium gallium zinc oxide (IGZO), zinc oxide (ZnOx), or indium oxide (In2O3). , TCO).
  • the oxide semiconductor may include a plurality of regions divided depending on whether or not the transparent conductive oxide has been reduced.
  • a region in which the transparent conductive oxide is reduced (hereinafter referred to as a reduced region) has greater conductivity than a region in which the transparent conductive oxide is not reduced (hereinafter referred to as a non-reduced region).
  • the reduction region essentially functions as the source/drain or signal line of the transistor.
  • the non-reducing region substantially corresponds to the semiconductor region (or channel) of the transistor.
  • a portion of the second semiconductor pattern SC2 may be a semiconductor region of the transistor, another portion may be a source/drain region of the transistor, and another portion may be a signal transmission region.
  • a fourth insulating layer 40 may be disposed on the third insulating layer 30 . As shown in FIG. 6, the fourth insulating layer 40 overlaps the gate (GT2) of the oxide transistor (O-TFT) and the source region (SE2) and drain region (DE2) of the oxide transistor (O-TFT). ) may be an exposed insulating pattern. In one embodiment of the present invention.
  • the fourth insulating layer 40 commonly overlaps a plurality of pixels and may cover the second semiconductor pattern SC2.
  • the gate (GT2) of the oxide transistor (O-TFT) is disposed on the fourth insulating layer 40.
  • the gate (GT2) of the oxide transistor (O-TFT) may be part of a metal pattern.
  • the gate (GT2) of the oxide transistor (O-TFT) overlaps the channel region (AC2).
  • the fifth insulating layer 50 is disposed on the fourth insulating layer 40, and the fifth insulating layer 50 may cover the gate GT2.
  • Each of the first to fifth insulating layers 10 to 50 may be an inorganic layer.
  • the first connection electrode CNE1 may be disposed on the fifth insulating layer 50 .
  • the first connection electrode (CNE1) is connected to the drain region (DE1) of the silicon transistor (S-TFT) through a contact hole penetrating the first to fifth insulating layers (10, 20, 30, 40, and 50). You can.
  • the sixth insulating layer 60 may be disposed on the fifth insulating layer 50 .
  • the second connection electrode CNE2 may be disposed on the sixth insulating layer 60 .
  • the second connection electrode (CNE2) may be connected to the first connection electrode (CNE1) through a contact hole penetrating the sixth insulating layer 60.
  • a data line DL may be disposed on the sixth insulating layer 60 .
  • the seventh insulating layer 70 is disposed on the sixth insulating layer 60 and may cover the second connection electrode CNE2 and the data line DL.
  • Each of the sixth insulating layer 60 and the seventh insulating layer 70 may be an organic layer.
  • each of the pixel circuits may be defined as including “semiconductor patterns” and “conductive patterns.”
  • “Conductive patterns” include the above-described scanning lines (SL1 to SLm), data lines (DL1 to DLn), emission lines (EL1 to ELm), first and second control lines (CSL1, CSL2), and It may include a power line (PL), a first connection electrode (CNE1), a second connection electrode (CNE2), a first electrode (CE10) and a second electrode (CE20) of the capacitor (Cst), and a first closed electrode. It may include (BMLa) and a second shielding electrode (BMLb).
  • “Semiconductor patterns” include the gate (GT1), source region (SE1), channel region (AC1), and drain region (DE1) included in the silicon transistor (S-TFT), and the oxide transistor (O-TFT). It may include a gate (GT2), source region (SE2), channel region (AC2), and drain region (DE2). In addition, it can be defined as including a gate, source region, channel region, and drain region included in each of the transistors necessary for the operation of the light emitting device (LD).
  • the light emitting device (LD) may include an anode (AE, or first electrode), a light emitting layer (EL), and a cathode (CE, or second electrode).
  • the anode (AE) of the light emitting device (LD) may be disposed on the seventh insulating layer (70).
  • the anode (AE) can be a (semi)transmissive electrode or a reflective electrode.
  • the pixel defining layer (PDL) may be disposed on the seventh insulating layer 70 .
  • the pixel defining layer (PDL) contains the same material and may be formed through the same process.
  • the pixel defining layer (PDL) may have the property of absorbing light. For example, the pixel defining layer (PDL) may have a black color.
  • the pixel defining layer (PDL) may include a black coloring agent. Black ingredients may include black dye and black pigment.
  • the black component may include metals such as carbon black and chromium, or oxides thereof.
  • the pixel defining layer (PDL) may correspond to a light blocking pattern with light blocking characteristics.
  • the pixel defining layer may cover a portion of the anode (AE).
  • an opening (PDL-OP) that exposes a portion of the anode (AE) may be defined in the pixel defining layer (PDL).
  • a hole control layer may be disposed between the anode (AE) and the light emitting layer (EL).
  • the hole control layer may include a hole transport layer and may further include a hole injection layer.
  • An electronic control layer may be disposed between the light emitting layer (EL) and the cathode (CE).
  • the electronic control layer includes an electron transport layer and may further include an electron injection layer.
  • the hole control layer and the electronic control layer may be formed in common in the display area (DA, see FIG. 5) using an open mask.
  • the encapsulation layer 140 may be disposed on the light emitting device layer 130.
  • the encapsulation layer 140 may include a sequentially stacked inorganic encapsulation layer 141, an organic encapsulation layer 142, and an inorganic encapsulation layer 143.
  • the layers constituting the encapsulation layer 140 are not limited to this. no.
  • the inorganic encapsulation layers 141 and 143 may protect the light emitting device layer 130 from moisture and oxygen, and the organic encapsulation layer 142 may protect the light emitting device layer 130 from foreign substances such as dust particles.
  • the encapsulation inorganic layers 141 and 143 may include a silicon nitride layer, a silicon oxynitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • the encapsulation organic layer 142 may include an acrylic-based organic layer, but is not limited thereto.
  • the input sensor (ISP) may be placed on the display panel (DP).
  • the input sensor (ISP) may include at least one conductive layer and at least one insulating layer.
  • the input sensor (ISP) may include a first sensing insulating layer 210, a first conductive layer 220, a second sensing insulating layer 230, and a second conductive layer 240.
  • the first sensing insulating layer 210 may be directly disposed on the display panel DP.
  • the first sensing insulating layer 210 may be an inorganic layer containing at least one of silicon nitride, silicon oxynitride, and silicon oxide.
  • Each of the first conductive layer 220 and the second conductive layer 240 may have a single-layer structure or a multi-layer structure stacked along the third direction DR3.
  • the first conductive layer 220 and the second conductive layer 240 may include conductive lines defining mesh-shaped electrodes.
  • the conductive line of the first conductive layer 220 and the conductive line of the second conductive layer 240 may or may not be connected through a contact hole penetrating the second sensing insulating layer 230.
  • the connection relationship between the conductive lines of the first conductive layer 220 and the conductive lines of the second conductive layer 240 may be determined depending on the type of sensor formed as the input sensor (ISP).
  • the first conductive layer 220 and the second conductive layer 240 of a single-layer structure may include a metal layer or a transparent conductive layer.
  • the metal layer may include molybdenum, silver, titanium, copper, aluminum, or alloys thereof.
  • the transparent conductive layer may include a transparent conductive oxide such as indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnOx), or indium zinc tin oxide (IZTO).
  • the transparent conductive layer may include conductive polymers such as PEDOT, metal nanowires, graphene, etc.
  • the first conductive layer 220 and the second conductive layer 240 of the multi-layer structure may include metal layers.
  • the metal layers may have, for example, a three-layer structure of titanium/aluminum/titanium.
  • the multi-layered conductive layer may include at least one metal layer and at least one transparent conductive layer.
  • the second sensing insulating layer 230 may be disposed between the first conductive layer 220 and the second conductive layer 240.
  • the anti-reflection layer (ARL) may be disposed on the input sensor (ISP).
  • the anti-reflection layer (ARL) may include a split layer 310, a color filter 320, and a planarization layer 330.
  • the material constituting the split layer 310 is not particularly limited as long as it is a material that absorbs light.
  • the split layer 310 is a black-colored layer.
  • the split layer 310 may include a black coloring agent.
  • Black ingredients may include black dye and black pigment.
  • the black component may include metals such as carbon black and chromium, or oxides thereof.
  • the split layer 310 may cover the second conductive layer 240 of the input sensor (ISP).
  • the split layer 310 can prevent reflection of external light by the second conductive layer 240.
  • An opening 310-OP may be defined in the split layer 310.
  • the opening (310-OP) may overlap the anode (AE).
  • the color filter 320 may overlap the opening 310-OP.
  • the color filter 320 may contact the split layer 310 .
  • the planarization layer 330 may cover the split layer 310 and the color filter 320.
  • the planarization layer 330 may include an organic material and may provide a flat surface on the top of the planarization layer 330. In one embodiment of the present invention, the planarization layer 330 may be omitted.
  • FIG. 7A is a plan view of pixel circuits according to an embodiment of the present invention.
  • Figure 7b is a plan view showing the arrangement relationship between pixel circuits and pads according to an embodiment of the present invention.
  • FIG. 7A shows semiconductor patterns and conductivity of the pixels (PX, see FIG. 5A) arranged in the first to fourth pixel rows (PXL1-PLX4) among the first to sixth pixel rows (PXL1-PLX6) illustrated in FIG. 6.
  • PX pixel defining layer
  • AE anode
  • EL light emitting layer
  • the arrangement relationship on the plane of the semiconductor patterns and conductive patterns included in the pixels may have a structure that is symmetrical to each other according to a certain rule.
  • the first pixel area (PXA1) of the first pixel row (PXL1), the 3-1 pixel area (PXA3-1), and the 3-2 pixel area (PXA3-2) of the second pixel row (PXL2) ), and the semiconductor patterns (AD1, AD2) and conductive patterns (CL1, CL2) for emitting light in the second pixel area (PXA2) of the third pixel row (PXL3) are the first pixel row (PXL1) 2 pixel area (PXA2), the 3-1st pixel area (PXA3-1) and the 3-2nd pixel area (PXA3-2) of the second pixel row (PXL2), and the first of the third pixel row (PXL3) It may have a structure that is symmetrical to the semiconductor patterns (AD1, AD2) and conductive patterns (CL1, CL2) for emitting light
  • the semiconductor patterns (AD1, AD2) include the gate (GT1), source region (SE1), channel region (AC1), drain region (DE1), and oxide transistor ( At least some of the gate (GT2), source region (SE2), channel region (AC2), and drain region (DE2) included in the O-TFT may be shown as one pattern when viewed on a planar surface.
  • the conductive patterns CL1 and CL2 include the scan lines SL1 to SLm, data lines DL1 to DLn, emission lines EL1 to ELm, and first and second control lines CSL1 described in FIG. 6. , CSL2), and the power line (PL), the first connection electrode (CNE1), the second connection electrode (CNE2), the first electrode (CE10) and the second electrode (CE20) of the capacitor (Cst), and the first closed electrode.
  • At least a portion of (BMLa) and the second shielding electrode (BMLb) may be shown as one pattern when viewed on a plane.
  • FIG. 7B shows the arrangement of the semiconductor patterns AD1 and AD2, the conductive patterns CL1 and CL2, and the display pads PD1-1, PD1-2, PD2-1, and PD2-2 according to the present invention on a plane.
  • the relationship is shown.
  • Each of the display pads PD1-1, PD1-2, PD2-1, and PD2-2 may extend in the second direction DR2 and be spaced apart along the first direction DR1.
  • the area and planar shape of the display pads PD1-1, PD1-2, PD2-1, and PD2-2 may be the same.
  • Each of the display pads PD1-1, PD1-2, PD2-1, and PD2-2 according to the present invention may overlap the display area DA described in FIG. 5A.
  • the first pad group D-PD1 includes the 1-1 and 1-2 display pads PD1-1 and PD1-2
  • the second pad group D-PD2 includes the 2- 1 and 2-2 display pads PD2-1 and PD2-2.
  • the description of the first pad group (D-PD1) can be equally applied to the second pad group (D-PD2).
  • the display pads (PD1-1, PD1-2, PD2-1, and PD2-2) are exposed to the back surface (DP-B) of the base layer 110 illustrated in FIG. 6 and are exposed to the substrate pads (F-) illustrated in FIG. PD) can be connected one-on-one.
  • the display pads (PD1-1, PD1-2, PD2-1, and PD2-2) and the substrate pads (F-PD) are formed on the back surface (DP) of the display panel (DP, see FIG. 5A) with an anisotropic conductive film in between. -B) can be bonded to each other through a pressing process.
  • the display pads (PD1-1, PD1-2, PD2-1, PD2-2) and the substrate pads (F-PD)
  • the display pads (PD1-1, If there is no structure to support PD1-2, PD2-1, and PD2-2), the pads are pressed without support, and at this time, the quality of bonding between the pads may deteriorate due to differences in steps, etc.
  • the 1-1 display pad (PD1-1) and the 1-2 display pad (PD1-2) of the first pad group (D-PD1) have corresponding semiconductor patterns (AD1, AD2) on a plane. ) and the areas overlapping with the corresponding conductive patterns CL1 and CL2 may be the same.
  • the 1-1 display pad (PD1-1) and the 1-2 display pad (PD1-2) include semiconductor patterns (AD1, AD2) and conductive patterns (AD1, AD2) arranged with a certain rule. Since the area overlapping with CL1 and CL2 is the same, when the pads are pressed in the bonding process, the 1-1 display pad PD1-1 and the 1-2 display pad PD1-2 are formed into semiconductor patterns AD1. , AD2) and the conductive patterns CL1 and CL2 can be supported in substantially the same area.
  • the pads can be pressed with uniform pressure between the adjacent pads PD1-1 and PD1-2, and thus Accordingly, a display device (DD, see FIG. 3) with improved bonding quality can be provided.
  • the above description may be equally applied to the 2-1 display pad PD2-1 and the 1-2 display pad PD2-2 included in the second pad group D-PD2.
  • the pressure applied to the pads during compression using a tool bar, etc. may be carried out as a low pressure process of 1Mpa or more and 6Mpa or less.
  • Figure 8 is a plan view briefly showing the arrangement relationship between pixel circuits and pads according to an embodiment of the present invention.
  • Figure 9 is a plan view briefly showing the arrangement relationship between pixel circuits and pads according to an embodiment of the present invention.
  • 8 and 9 show plane surfaces of the display pads PD1-1, PD1-2, PD2-1, and PD2-2, the semiconductor patterns AD1, AD2, and the conductive patterns CL1 and CL2 illustrated in FIG. 7B. This is a brief illustration of the overlapping relationship in the image. Additionally, the semiconductor patterns (AD1, AD2) and conductive patterns (CL1, CL2) described in FIG. 7B are expressed as “pixel circuits.”
  • the first pad group (D-PD1) includes 1-1 and 1-2 display pads (PD1-1 and PD1-2), and the second pad group (D-PD2) may include 2-1 and 2-2 display pads PD2-1 and PD2-2.
  • a portion of the 1-1 display pad PD1-1 may define a 1-1 area OA1-1 by overlapping a portion of the first pixel circuit PCA1 that provides light of the first color. there is.
  • One part of the 1-2 display pad PD1-2 may overlap another part of the first pixel circuit PCA1 to define the 2-1 area OA2-1.
  • the 1-1 area (OA1-1) and the 2-1 area (OA2-1) extend in the second direction (DR2), and the 1-1 area (OA1-1) and the 2-1 area (OA2-1) extend in the second direction (DR2). 1) They may be symmetrical to each other based on the virtual axis that runs between them. Accordingly, the areas of the 1-1 area (OA1-1) and the 2-1 area (OA2-1) may be the same.
  • the light emitting element (LD, see FIG. 6) connected to the 3-1 pixel circuit (PCA3-1) and the light emitting element (LD, see FIG. 6) connected to the 3-2 pixel circuit (PCA3-2) emit the same light.
  • the areas of the 1-2 area (OA1-2) and the 2-2 area (OA2-2) may be the same.
  • the remaining part of the 1-1 display pad PD1-1 overlaps a part of the second pixel circuit PCA2 that provides light of the second color to define the 1-3 area OA1-3. You can.
  • the remaining portion of the 1-2 display pad PD1-2 may overlap another portion of the second pixel circuit PCA2 to define the 2-3 area OA2-3.
  • the 1-3 area (OA1-3) and the 2-3 area (OA2-3) extend in the second direction (DR2), and the 1-3 area (OA1-3) and the 2-3 area (OA2-3) extend in the second direction (DR2). 3) They may be symmetrical to each other based on the virtual axis that runs between them. Accordingly, the areas of the 1-3 area (OA1-3) and the 2-3 area (OA2-3) may be the same.
  • the description of the first pad group D-PD1 described above may be equally applied to the second pad group D-PD2.
  • the adjacent 1-1 display pad PD1-1 and 1-2 display pad PD1-2 have the same overlapping area with the corresponding pixel circuits PCA1, PCA2, and PCA3, and thus are applied with uniform pressure.
  • the pads can be pressed, and thus a display device (DD, see FIG. 3) with improved bonding quality can be provided.
  • the display pads PD1 and PD2 may each extend in the first direction DR1 and be spaced apart from each other along the second direction DR2.
  • a portion of the first display pad PD1 overlaps a portion of the first pixel circuit PCA1 that provides light of the first color to define a 1-1 area OA1-1, and the first color and The 1-2 area OA1-2 may be defined by overlapping a portion of the second pixel circuit PCA2 that provides light of a different second color.
  • a portion of the second display pad PD2 overlaps a portion of the second pixel circuit PCA2 that provides light of the second color to define a 2-1 area OA2-1, and
  • the 2-2 area OA2-2 may be defined by overlapping a portion of the first pixel circuit PCA1 that provides light.
  • the 1-1 area (OA1-1) is connected to the 2-2 area (OA2-2) in a first diagonal direction that intersects the first direction (DR1) and the second direction (DR2). It can be symmetrical. Accordingly, the areas of the 1-1 area (OA1-1) and the 2-2 area (OA2-2) may be the same.
  • the 1-2 area OA1-2 may be symmetrical with the 2-1 area OA2-1 in a second diagonal direction that intersects the first direction DR1 and the second direction DR2. Accordingly, the areas of the 1-2 area OA1-2 and the 2-1 area OA2-1 may be the same.
  • the second diagonal direction may be perpendicular to the first diagonal direction.
  • a display device with a reduced bezel area can be provided as the circuit board and the display panel are bonded in an area on the back of the display panel that overlaps the display area.
  • each of the adjacent pads has the same area overlapping with the pixel circuits on a plane, a display device with improved bonding quality in the process of pressing the pads can be provided.
  • the present invention can provide a display device with a reduced bezel area. Accordingly, the display device according to the present invention has high industrial applicability.

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Abstract

표시장치는 표시영역 및 비-표시영역을 포함하는 전면 및 상기 전면과 대향되는 배면을 포함하는 베이스층, 상기 전면 상에 배치되고 각각이 반도체 패턴들 및 도전 패턴들을 포함하는 화소 회로들을 포함하는 회로층, 대응되는 상기 화소 회로들 연결된 발광소자들을 포함하는 발광소자층, 대응되는 상기 화소 회로들과 연결되고 상기 표시영역과 중첩하는 상기 배면에 노출된 표시 패드들을 포함하는 표시패널; 및 상기 표시영역과 중첩하는 상기 배면에 배치되고 대응되는 상기 표시 패드들과 연결된 기판 패드들을 포함하는 회로기판을 포함하고, 상기 표시 패드들 중 인접한 제1 표시 패드 및 제2 표시 패드는 상기 화소 회로들과 중첩하는 면적이 실질적으로 동일하다.

Description

표시장치
본 발명은 표시장치에 관한 것으로, 좀 더 상세히 표시패널의 배면에서 본딩되는 회로기판을 포함하는 표시장치에 관한 것이다.
스마트 폰, 태블릿, 노트북 컴퓨터, 자동차용 내비게이션 및 스마트 텔레비전 등과 같은 전자장치들이 개발되고 있다. 이러한 전자장치들은 정보제공을 위해 표시장치를 구비한다.
표시장치의 시인성 및 심미성을 향상시키기 위해 베젤영역이 감소된 베젤리스 표시장치의 개발이 활성화되었다.
본 발명은 베젤영역이 감소된 표시장치를 제공하는 것을 목적으로 한다.
일 실시예에 따른 표시장치는, 표시영역 및 비-표시영역을 포함하는 전면 및 상기 전면과 대향되는 배면을 포함하는 베이스층, 상기 전면 상에 배치되고 각각이 반도체 패턴들 및 도전 패턴들을 포함하는 화소 회로들을 포함하는 회로층, 대응되는 상기 화소 회로들 연결된 발광소자들을 포함하는 발광소자층, 대응되는 상기 화소 회로들과 연결되고 상기 표시영역과 중첩하는 상기 배면에 노출된 표시 패드들을 포함하는 표시패널; 및 상기 표시영역과 중첩하는 상기 배면에 배치되고 대응되는 상기 표시 패드들과 연결된 기판 패드들을 포함하는 회로기판을 포함하고, 상기 표시 패드들 중 인접한 제1 표시 패드 및 제2 표시 패드는 대응되는 상기 반도체 패턴들 및 대응되는 상기 도전 패턴들과 중첩하는 면적이 실질적으로 동일하다.
상기 제1 표시 패드가 상기 화소 회로들과 중첩하는 영역들은 상기 제2 표시 패드가 상기 화소 회로들과 중첩하는 영역들과 서로 대칭인 것을 특징으로 할 수 있다.
상기 제1 표시 패드 중 일 부분은 상기 화소 회로들 중 제1 화소 회로와 일 부분이 중첩하고, 상기 제2 표시 패드 중 일 부분은 상기 제1 화소 회로와 다른 부분이 중첩하는 것을 특징으로 할 수 있다.
상기 제1 표시 패드 중 다른 부분은 상기 화소 회로들 중 제2 화소 회로와 일부분이 중첩하고, 상기 제2 표시 패드 중 다른 부분은 상기 화로 회로들 중 제3 화소 회로와 일 부분이 중첩하는 것을 특징으로 할 수 있다.
상기 제1 화소 회로에 연결된 상기 발광소자는 제1 색 광을 제공하고, 상기 제2 화소 회로에 연결된 상기 발광소자는 상기 제1 색 광과 상이한 제2 색 광을 제공하고, 상기 제3 화소 회로에 연결된 상기 발광소자는 상기 제2 색 광을 제공하는 것을 특징으로 할 수 있다.
상기 제1 표시 패드 및 상기 제2 표시 패드 각각은 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향을 따라 이격되고, 상기 제1 표시 패드는 상기 화소 회로들 중 상기 제1 방향을 따라 이격된 제1 화소 회로 및 제2 화소 회로와 중첩하고, 상기 제2 표시 패드는 상기 화소 회로들 중 상기 제1 화소 회로와 상기 제2 방향을 따라 이격된 제3 화소 회로 및 상기 제2 화소 회로와 상기 제2 방향을 따라 이격되고 상기 제3 화소 회로와 상기 제1 방향을 따라 이격된 제4 회로 회로와 중첩하는 것을 특징으로 할 수 있다.
상기 제1 화소 회로에 연결된 상기 발광소자 및 상기 제4 화소 회로에 연결된 상기 발광소자는 제1 색 광을 제공하고, 상기 제2 화소 회로에 연결된 상기 발광소자 및 상기 제3 화소 회로에 연결된 상기 발광소자는 상기 제1 색 광과 상이한 제2 색 광을 제공하는 것을 특징으로 할 수 있다.
상기 제1 표시 패드 및 상기 제2 표시 패드는 하나의 패드 그룹으로 정의되고, 상기 패드 그룹은 복수로 제공되고, 복수 개의 패드 그룹들은 일 방향을 따라 이격 배열된 것을 특징으로 할 수 있다.
상기 제1 표시 패드 및 상기 제2 표시 패드는 서로 동일한 면적을 갖는 것을 특징으로 할 수 있다.
상기 제1 표시 패드 및 상기 제2 표시 패드는 서로 동일한 형상을 갖는 것을 특징으로 할 수 있다.
상기 회로층은 복수의 절연층들을 포함하고, 상기 반도체 패턴들 및 상기 도전 패턴들은 상기 절연층들 사이에 배치된 것을 특징으로 할 수 있다.
상기 표시패널과 상기 회로기판 사이에 배치되는 하부필름을 더 포함하고, 상기 회로기판의 일 부분은 상기 하부필름의 배면 상에 배치된 것을 특징으로 할 수 있다.
상기 표시 패드들과 상기 기판 패드들은 이방성 도전필름에 의해 연결되는 것을 특징으로 할 수 있다.
상기 표시패널 상에 직접 배치되고, 적어도 하나의 도전층 및 적어도 하나의 감지 절연층을 포함하는 입력센서를 더 포함하는 것을 특징으로 할 수 있다.
상기 입력센서 상에 배치되는 반사 방지층을 더 포함하는 것을 특징으로 할 수 있다.
싱기 반사 방지층 상에 배치된 윈도우를 더 포함하고, 상기 윈도우는 베이스 기판, 및 상기 베이스 기판 하면에 배치되고, 상기 비-표시영역과 중첩하는 베젤패턴을 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따른 표시장치는, 표시영역 및 비-표시영역을 포함하는 전면 및 상기 전면과 대향되는 배면을 포함하는 베이스층; 반도체 패턴들 및 도전 패턴들을 포함하는 화소 회로 및 상기 화소 회로에 연결된 발광소자를 포함하고 상기 전면 상에 배치된 화소; 상기 화소 회로와 연결되고 상기 표시영역과 중첩하는 상기 배면에 노출된 표시 패드; 및 상기 표시영역과 중첩하는 상기 배면과 마주하고 기판 패드들을 포함하는 회로기판을 포함하고, 상기 표시 패드는 복수로 제공되고, 상기 기판 패드들 각각은 표시 패드들 중 대응되는 표시 패드에 연결되고, 상기 표시 패드들 중 인접한 제1 표시 패드 및 제2 표시 패드는 상기 화소 회로들과 중첩하는 면적이 실질적으로 동일하다.
상기 화소는 각각이 상기 반도체 패턴들 중 일부인 액티브 패턴, 상기 액티브 패턴과 중첩하는 게이트를 포함하는 적어도 하나의 트랜지스터들을 포함하고, 상기 적어도 하나의 트랜지스터들은 상기 발광소자와 연결된 것을 특징으로 할 수 있다.
상기 화소에 연결되고 상기 도전 패턴들 중 일부인 신호 라인을 더 포함하고, 상기 신호 라인은, 주사 라인들, 데이터 라인들, 발광 라인들, 제어 라인들, 및 전원 라인을 포함하는 것을 특징으로 할 수 있다.
상기 제1 표시 패드가 상기 화소 회로들과 중첩하는 영역들은 상기 제2 표시 패드가 상기 화소 회로들과 중첩하는 영역들과 서로 대칭인 것을 특징으로 할 수 있다.
본 발명의 실시예에 따르면, 회로기판과 표시패널이 표시패널의 배면 중 표시영역과 중첩하는 영역에서 본딩됨에 따라, 베젤영역의 면적이 감소된 표시장치를 제공할 수 있다.
또한, 인접한 패드들 각각이 화소 회로들과 평면상에서 중첩하는 면적이 서로 동일함에 따라, 패드를 압착하는 공정에서 본딩 품질이 개선된 표시장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 전자장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 5b는 도 5a의 표시영역을 확대한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 화소 회로들의 평면도이다.
도 7b는 본 발명의 일 실시예에 따른 화소 회로들과 패드들의 배치 관계를 도시한 평면도이다.
도 8은 본 발명의 일 실시예에 따른 화소 회로들과 패드들의 배치 관계를 간략하게 도시한 평면도이다.
도 9는 본 발명의 일 실시예에 따른 화소 회로들과 패드들의 배치 관계를 간략하게 도시한 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자장치의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다. 도 3은 본 발명의 일 실시예에 따른 전자장치의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 전자장치(ED)는 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 표시면(DS)을 포함할 있다. 전자장치(ED)는 표시면(DS)을 통해 이미지(IM)를 사용자에게 제공할 수 있다.
표시면(DS)은 표시영역(DA) 및 표시영역(DA) 주변의 비-표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 이미지(IM)를 표시하고, 비-표시영역(NDA)은 이미지(IM)를 표시하지 않을 수 있다. 비-표시영역(NDA)은 표시영역(DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시영역(DA)의 형상과 비-표시영역(NDA)의 형상은 변형될 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 제3 방향(DR3)은 전자 장치(ED)의 두께 방향일 수 있다. 제3 방향(DR3)은 각 부재들의 전면과 배면을 구분하는 기준이 된다. 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다.
일 실시예에 따른 전자장치(ED)는 폴딩축을 중심으로 폴딩 가능한 폴더블 전자장치일 수도 있다. 폴딩축은 제1 방향(DR1) 또는 제2 방향(DR2)에 평행할 수 있으며, 표시영역(DA)의 일부에 폴딩영역이 정의될 수 있다. 전자장치(ED)는 표시영역(DA)이 마주하도록 폴딩되는 인-폴딩 또는 표시영역(DA)이 멀어지도록 폴딩되는 아웃-폴딩 될 수 있다.
전자장치(ED)는 표시장치(DD), 전자모듈(EM), 전원모듈(PSM) 및 하우징(HM)을 포함할 수 있다. 도 2에는 전자장치(ED)를 간략히 도시하였으며, 전자장치(ED)는 표시장치(DD)의 동작(예컨대, 폴딩 또는 롤링)을 제어하기 위한 기구 구조물을 더 포함할 수 있다.
표시장치(DD)는 이미지를 생성하고 외부입력을 감지한다. 표시장치(DD)는 윈도우(WM), 상측부재(UM), 표시모듈(DM), 하측부재(LM), 회로기판(FCB) 및 구동칩(DIC)을 포함한다. 상측부재(UM)는 표시모듈(DM)의 상측에 배치된 부재들을 포함하고, 하측부재(LM)는 표시모듈(DM)의 하측에 배치된 부재들을 포함한다.
윈도우(WM)는 전자장치(ED)의 전면을 제공한다. 윈도우(WM)는 투과영역(TA) 및 베젤영역(BA)을 포함한다. 도 1에 도시된 표시면(DS)의 표시영역(DA) 및 비-표시영역(NDA)은 투과영역(TA) 및 베젤영역(BA)에 의해 정의된다. 투과영역(TA)은 이미지가 통과하는 영역이고, 베젤영역(BA)은 윈도우(WM)의 하측에 배치된 구조물/부재를 커버하는 영역이다.
표시모듈(DM)은 표시패널(DP)을 포함할 수 있다. 도 2에서 표시모듈(DM)의 적층 구조물 중 표시패널(DP)만을 도시하였으나, 실질적으로 표시모듈(DM)은 표시패널(DP)뿐만 아니라 표시패널(DP)의 상측에 배치된 복수 개의 구성들을 더 포함할 수 있다. 표시모듈(DM)의 적층 구조에 대한 상세한 설명은 후술한다.
표시패널(DP)은 유기발광 표시 패널, 무기발광 표시 패널, 유기-무기발광 표시 패널, 퀀텀닷 표시 패널, 마이크로 엘이디 표시 패널, 또는 나노 엘이디 표시 패널 중 어느 하나일 수 있다. 표시패널(DP)은 영상이 제공되는 전면(DP-U) 및 전면(DP-U)와 대향되는 배면(DP-B)을 포함할 수 있다. 전면(DP-U)은 도 1에 도시된 표시영역(DA) 및 비-표시영역(NDA)에 대응하는 표시영역(DA) 및 비-표시영역(NDA)을 포함한다. 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 중첩한다는 것을 의미하며 동일한 면적으로 제한되지 않는다.
본 발명에 따르면, 표시영역(NDA)과 중첩하는 배면(DP-B)의 일측에는 표시패널(DP)의 표시 패드영역(D-PA)이 배치된다. 표시 패드영역(D-PA)에는 복수의 표시 패드들(D-PD)이 배치될 수 있다. 표시 패드영역(D-PA)은 후술하는 회로기판(FCB)과 전기적으로 본딩(또는 연결)되는 부분일 수 있다.
상측부재(UM)는 보호필름 또는 광학필름을 포함할 수 있다. 광학필름은 외부광 반사를 감소시키기 위해 편광자 및 리타더를 포함할 수 있다. 하측부재(LM)는 표시패널(DP)을 보호하는 보호필름, 표시패널(DP)을 지지하는 지지부재, 디지타이저 등을 포함할 수 있다.
회로기판(FCB)은 표시패널(DP)의 하측에 배치된다. 회로기판(FCB)은 표시패널(DP)의 배면에 본딩될 수 있고, 표시패널(DP)과 미-도시된 메인회로기판을 전기적으로 연결한다. 회로기판(FCB)은 적어도 하나의 절연층과 적어도 하나의 도전층을 포함한다. 도전층은 복수 개의 신호라인들을 포함할 수 있다. 회로기판(FCB)은 표시 패드영역(D-PA)과 본딩되는 기판 패드영역(F-PA)을 포함할 수 있다. 기판 패드영역(F-PA)에는 표시 패드들(D-PD)과 일대일로 본딩되는 기판 패드들(F-PD)이 배치될 수 있다. 본 발명에 따르면, 기판 패드들(F-PD)과 표시 패드들(D-PD)은 표시영역(NDA)과 중첩하는 배면(DP-B)에서 본딩될 수 있다.
구동칩(DIC)은 회로기판(FCB)에 실장될 수 있다. 구동칩(DIC)은 표시패널(DP)의 화소를 구동하기 위한 구동 회로 예를 들어, 데이터 구동회로를 포함할 수 있다. 도 2에서는 구동칩(DIC)이 회로기판(FCB) 상에 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동칩(DIC)은 표시패널(DP) 또는 메인회로기판 상에 실장될 수도 있다.
전자모듈(EM)은 제어 모듈, 무선통신 모듈, 영상입력 모듈, 음향입력 모듈, 음향출력 모듈, 메모리, 및 외부 인터페이스 모듈 등을 포함할 수 있다. 전자모듈(EM)은 메인 회로기판을 포함할 수 있고, 상기 모듈들은 메인 회로기판에 실장되거나, 플렉서블 회로기판을 통해 메인 회로기판에 전기적으로 연결될 수 있다. 전자모듈(EM)은 전원모듈(PSM)과 전기적으로 연결된다.
별도로 도시하지 않았으나, 전자장치(ED)는 전자광학모듈을 더 포함할 수 있다. 전자광학모듈은 광신호를 출력하거나 수신하는 전자부품일 수 있다. 전자광학모듈은 카메라 모듈 및/또는 근접센서를 포함할 수 있다. 카메라 모듈은 표시패널(DP)의 일부 영역을 통해 외부의 이미지를 촬영할 수 있다.
하우징(HM)은 특히 윈도우(WM)와 결합되어 전자장치(ED)에 포함된 다른 구성들을 수납한다. 도 2에는 하우징(HM)이 일체형상을 갖는 것으로 도시하였으나 이에 제한되지 않는다. 하우징(HM)은 서로 결합되는 복수 개의 부분들(예컨대, 측면 테두리부분 및 바텀부분)을 포함할 수 있다.
도 3에는 도 2에서 미-도시된 접착층들(AL1 내지 AL4)을 추가적으로 도시하였다.
도 3을 참조하면, 윈도우(WM)는 베이스 기판(BS) 및 베이스 기판(BS)의 하면에 배치된 베젤패턴(BM)을 포함할 수 있다. 베이스 기판(BS)은 합성수지 필름 또는 유리기판을 포함할 수 있다. 베이스 기판(BS)은 다층 구조를 가질 수 있다. 베이스 기판(BS)은 박막 유리기판, 박막 유리기판 상에 배치된 보호필름, 및 박막 유리기판과 보호필름을 결합하는 접착층을 포함할 수 있다.
베젤패턴(BM)은 유색의 차광막으로써 예컨대, 코팅 방식으로 형성될 수 있다. 베젤패턴(BM)은 베이스 물질 및 베이스 물질에 혼합된 염료 또는 안료를 포함할 수 있다. 베젤패턴(BM)은 비-표시영역(NDA)과 중첩하고 도 2에 도시된 윈도우(WM)의 베젤영역(BA)을 정의할 수 있다. 베젤패턴(BM)은 베이스 기판(BS)의 하면 상에 배치될 수 있다. 베이스 기판(BS)이 다층 구조를 갖는 경우, 베젤패턴(BM)은 복수 개의 층들이 정의하는 계면 사이에 배치될 수도 있다. 예컨대, 베젤패턴(BM)은 박막 유리기판과 보호필름 사이에 배치될 수 있다. 별도로 도시하지 않았으나, 윈도우(WM)는 베이스 기판(BS)의 상면 상에는 하드코팅층, 지문방지층, 및 반사방지층 중 적어도 하나를 더 포함할 수 있다.
상측부재(UM)는 표시장치(DD)의 전면으로 인가되는 외부충격을 흡수하는 상부필름을 포함할 수 있다. 상부필름은 합성수지 필름을 포함할 수 있다. 합성수지 필름은 폴리이미드(Polyimide), 폴리 카보네이트(Polycarbonate), 폴리아미드(Polyamide), 트리아세틸셀루로오스(Triacetylcellulose), 또는 폴리 메틸메타크릴레이트(Polymethylmethacrylate), 또는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)를 포함할 수 있다.
본 발명의 일 실시예에서 표시모듈(DM)은 반사방지부재로써 편광필름을 대체하는 컬러필터를 포함할 수 있는데, 이로 인해 표시장치(DD)의 전면 충격 강도가 감소될 수 있다. 상부필름은 컬러필터를 적용하여 감소된 충격 강도를 보상할 수 있다.
윈도우(WM)과 상측부재(UM)는 제1 접착층(AL1)에 의해 결합될 수 있다. 제1 접착층(AL1)은 감압접착필름(PSA, Pressure Sensitive Adhesive film) 또는 광학 투명 접착부재(OCA, Optically Clear Adhesive)일 수 있다. 이하에서 설명되는 접착층들 역시 제1 접착층(AL1)과 동일한 접착제를 포함할 수 있다.
상측부재(UM)와 표시모듈(DM)은 제2 접착층(AL2)에 의해 결합될 수 있다. 제2 접착층(AL2)은 표시패널(DP, 도 2 참조)의 전면(DP-U)에 배치될 수 있다. 표시모듈(DM)과 하측부재(LM)는 제3 접착층(AL3)에 의해 결합될 수 있다. 제3 접착층(AL3)은 표시패널(DP, 도 2 참조)의 배면(DP-B)에 배치될 수 있다.
하측부재(LM)는 하부필름(PF) 및 커버패널(CP)을 포함할 수 있다. 하부필름(PF)은 표시모듈(DM)의 하부를 보호할 수 있다. 하부필름(PF)은 가요성 합성수지 필름을 포함할 수 있다. 예를 들어, 하부필름(PF)은 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 또는 폴리 이미드를 포함할 수 있으며, 이에 제한되지 않는다.
하부필름(PF)은 표시패널(DP, 도 2 참조)와 회로기판(FCB)이 본딩되는 본딩영역(BDA)과 이격될 수 있다. 따라서, 하부필름(PF)은 표시모듈(DM)보다 작은 면적을 가질 수 있다. 예컨대, 하부필름(PF)은 표시영역(DA)에만 중첩할 수도 있다. 다만, 이에 한정되는 것은 아니고, 하부필름(PF)은 표시모듈(DM)과 실질적으로 동일한 면적을 가질 수도 있다. 이때, 하부필름(PF)에는 본딩영역(BDA)과 중첩하는 표시패널(DP)의 배면(DP-B)을 노출시키는 오픈영역이 정의될 수 있다.
하부필름(PF)과 커버패널(CP)은 제4 접착층(AL4) 에 의해 결합될 수 있다. 커버패널(CP)은 외부의 눌림에 발생하는 압축력에 대한 저항력을 높일 수 있다. 따라서, 커버패널(CP)은 표시패널(DP)의 변형을 막아주는 역할을 할 수 있다. 커버패널(CP)은 폴리 이미드 또는 폴리에틸렌 테레프탈레이트와 같은 가요성 플라스틱 물질을 포함할 수 있다. 또한, 커버패널(CP)은 광투과율이 낮은 유색의 필름일 수 있다. 커버패널(CP)은 외부로부터 입사되는 광을 흡수할 수 있다. 예를 들어, 커버패널(CP)은 검정색 합성수지 필름일 수 있다. 윈도우(WM)의 상측으로부터 표시장치(DD)를 바라봤을 때, 커버패널(CP)의 하측에 배치된 구성 요소들은 사용자에게 시인되지 않을 수 있다.
회로기판(FCB)의 일측은 본딩영역(BDA)에서 표시패널(DP, 도 2 참조)의 배면(DP-B)과 접촉하고 타측은 커버패널(CP)과 마주할 수 있다. 이때, 일측 및 타측 사이 부분은 벤딩되어 제2 방향(DR2)에서 보았을 때, 하측부재(LM)의 측면을 커버할 수 있다.
구동칩(DIC)은 회로기판(FCB)의 타측에 배치되어 커버패널(CP)과 마주할 수 있다. 일 실시예에 따르면, 커버패널(CP)에는 구동칩(DIC)의 적어도 일부가 삽입될 수 있는 홈부가 정의될 수 있다. 홈부는 구동칩(DIC)의 두께에 의해 형성되는 굴곡을 제거할 수 있다.
커버패널(CP)의 하측에는 지지플레이트가 배치될 수 있다. 지지플레이트는 강도가 높은 금속 재료를 포함할 수 있다. 지지플레이트는 강화 섬유 복합재를 포함할 수도 있다. 지지플레이트는 매트릭스부의 내측에 배치된 강화 섬유를 포함할 수 있다. 강화 섬유는 탄소 섬유 또는 유리 섬유일 수 있다. 매트릭스부는 고분자 수지를 포함할 수 있다. 매트릭스부는 열가소성 수지를 포함할 수 있다. 예를 들어, 매트릭스부는 폴리아미드계 수지 또는 폴리프로필렌계 수지를 포함할 수 있다. 예를 들어, 강화 섬유 복합재는 탄소 섬유 강화 플라스틱(CFRP: Carbon fiber reinforced plastic) 또는 유리 섬유 강화 플라스틱(GFRP: Glass fiber reinforced plastic)일 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다. 도 5a는 본 발명의 일 실시예에 따른 표시패널의 평면도이다. 도 5b는 도 5a의 표시영역을 확대한 평면도이다. 도 6은 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 4를 참조하면, 표시모듈(DM)은 표시패널(DP), 입력센서(ISP) 및 반사 방지층(ARL)을 포함할 수 있다. 표시패널(DP)은 베이스층(110), 회로층(120), 발광소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공할 수 있다. 베이스층(110)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 본 발명의 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층 또는 복합재료층일 수 있다.
베이스층(110)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 제1 합성 수지층, 제2 합성 수지층, 및 이들 사이에 배치된 무기층들을 포함할 수 있다. 상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(Polyimide)계 수지를 포함할 수 있으며, 특별히 제한되지 않는다. 도 2에서 설명한 표시 패드들(D-PD)은 최 하측에 배치된 제1 합성 수지층으로부터 외부로 노출된 것일 수 있다.
회로층(120)은 베이스층(110) 상에 배치될 수 있다. 회로층(120)은 절연층들, 반도체 패턴들, 도전 패턴들을 포함할 수 있다. 도전 패턴들 중 일부는 "신호 라인"일 수 있다. 본 발명에서 신호 라인은 도 5a에서 설명할 복수 개의 주사 라인들(SL1~SLm), 복수 개의 데이터 라인들(DL1~DLn), 복수 개의 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL)을 포함하는 것일 수 있다.
표시 패드들(D-PD)은 회로층(120)에 포함된 반도체 패턴들 및 도전 패턴들 중 어느 하나와 연결된 것일 수 있다.
발광소자층(130)은 회로층(120) 상에 배치될 수 있다. 발광소자층(130)은 발광소자를 포함할 수 있다. 예를 들어, 발광소자는 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(140)은 발광소자층(130) 상에 배치될 수 있다. 봉지층(140)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광소자층(130)을 보호할 수 있다. 봉지층(140)은 적어도 하나의 무기층을 포함할 수 있다. 봉지층(140)은 무기층/유기층/무기층의 적층 구조물을 포함할 수 있다.
입력센서(ISP)는 표시패널(DP) 상에 직접 배치될 수 있다. 입력센서(ISP)는 정전용량 방식으로 사용자의 입력을 감지할 수 있다. 표시패널(DP)과 입력센서(ISP)는 연속된 공정을 통해 형성될 수 있다. 여기서 "직접 배치된다는 것"은 입력센서(ISP)와 표시패널(DP) 사이에 제3의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 입력센서(ISP)와 표시패널(DP) 사이에는 별도의 접착층이 배치되지 않을 수 있다.
반사 방지층(ARL)은 입력센서(ISP) 상에 직접 배치될 수 있다. 반사 방지층(ARL)은 표시장치(DD)의 외부로부터 입사되는 외부광의 반사율을 감소시킬 수 있다. 반사 방지층(ARL)은 컬러 필터들을 포함할 수 있다. 상기 컬러 필터들은 소정의 배열을 가질 수 있다. 예를 들어, 상기 컬러 필터들은 표시패널(DP)에 포함된 화소들의 발광 컬러들을 고려하여 배열될 수 있다. 또한, 반사 방지층(ARL)은 상기 컬러 필터들에 인접한 블랙 매트릭스를 더 포함할 수 있다. 본 발명의 일 실시예에서, 반사 방지층(ARL)은 편광필름으로 대체될 수 있다. 편광필름은 접착층을 통해 입력센서(ISP)에 결합될 수 있다.
도 5a를 참조하면, 표시패널(DP)은 표시영역(DA) 및 표시영역(DA) 주변의 비-표시영역(NDA)을 포함할 수 있다. 표시영역(DA)에 복수의 화소들(PX)이 배치될 수 있다. 화소(PX)는 화소 회로(PC, 도 6 참조) 및 발광소자(LD, 도 6 참조)를 포함하는 것으로 정의될 수 있다. 비-표시영역(NDA)에 주사 구동부(SDV), 데이터 구동부, 및 발광 구동부(EDV)가 배치될 수 있다. 데이터 구동부는 도 3에 도시된 구동칩(DIC)을 구성하는 일부 회로일 수 있다.
표시패널(DP)은 복수 개의 화소들(PX), 복수 개의 주사 라인들(SL1~SLm), 복수 개의 데이터 라인들(DL1~DLn), 복수 개의 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL)을 포함할 수 있다. 여기서, m 및 n은 자연수이다. 화소들(PX)은 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 및 발광 라인들(EL1~ELm)에 연결될 수 있다. 복수 개의 주사 라인들(SL1~SLm), 복수 개의 데이터 라인들(DL1~DLn), 복수 개의 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL)은 "신호 라인"으로 정의될 수 있다.
주사 라인들(SL1~SLm)은 제2 방향(DR2)으로 연장되어 주사 구동부(SDV)에 연결될 수 있다. 발광 라인들(EL1~ELm)은 제1 방향(DR1)으로 연장되어 발광 구동부(EDV)에 연결될 수 있다.
전원 라인(PL)은 제2 방향(DR2)으로 연장된 부분과 제1 방향(DR1)으로 연장된 부분을 포함할 수 있다. 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 서로 다른 층 상에 배치될 수 있다. 전원 라인(PL)은 제1 전압을 화소들(PX)에 제공할 수 있다.
데이터 라인들(DL1~DLn)은 제2 방향(DR2)으로 연장되고, 각각의 말단이 패드영역(PA)에 배치된다. 데이터 라인들(DL1~DLn)은 구동칩(DIC)에 전기적으로 연결될 수 있다. 제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결되고, 말단이 패드영역(PA)에 배치된다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결되고, 말단이 패드영역(PA)에 배치된다.
본 발명에 따르면, 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL)은 도 4에서 설명한 회로층(120)에 포함된 "도전 패턴들"로 정의될 수 있다. 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL) 중 적어도 어느 하나는 회로층(120, 도 4 참조)에 포함된 도전층들에 의해 절연되고 서로 다른층 상에 배치된 것일 수 있다.
데이터 라인들(DL1~DLn), 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL)는 대응되는 표시 패드들(D-DP)에 연결될 수 있다. 데이터 라인들(DL1~DLn), 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL)은 회로층(120, 도 4 참조)에 포함된 절연층들을 관통하여 표시패널(DP)의 배면(DP-B)에 배치된 표시 패드들(D-DP)과 연결될 수 있다.
도 5b를 참조하면, 표시패널(DP)의 표시영역(DA)에 배치된 화소영역들(PXA1, PXA2, PXA3)을 도시하였다. 화소영역들(PXA1, PXA2, PXA3) 각각은 화소(PX)에서 생성된 광이 제공되는 영역으로 정의될 수 있다.
일 실시예에 따른 표시영역(DA)에는 서로 다른 색의 광을 제공하는 화소영역들(PXA1, PXA2, PXA3)을 포함할 수 있다. 도 5b에는 설명의 편의를 위해 복수의 화소 행 중 제1 내지 제6 화소 행(PXL1-PXL6)을 도시하였다. 하나의 화소 행은 제1 방향(DR1)으로 배열된 화소영역들을 포함하는 화소들의 행으로 정의될 수 있으며, 제1 내지 제7 화소 행(PXL1-PXL6) 각각은 제2 방향(DR2)을 따라 이격될 수 있다.
홀수 화소 행들(PXL1, PXL3, PXL5) 각각에는 제1 색 광을 제공하는 제1 화소영역(PXA1), 상기 제1 색 광과 상이한 제2 색 광을 제공하는 제2 화소영역(PXA2)이 제1 방향(DR1)을 따라 교번하여 배치될 수 있다. 제1 색 광은 레드일 수 있고, 제2 색 광은 블루일 수 있다. 제1 화소 행(PXL1)에서 제1 화소영역(PXA1)과 제2 화소영역(PXA2)의 교번 배열 형태는 제5 화소 행(PXL5)에서 제1 화소영역(PXA1)과 제2 화소영역(PXA2)의 교번 배열 형태와 동일할 수 있다.
제3 화소 행(PXL3)의 제1 화소영역(PXA1)은 제1 화소 행(PXL1)의 제2 화소영역(PXA2)과 제2 방향(DR2)을 따라 이격되고, 제1 화소 행(PXL1)의 제1 화소영역(PXA1)과 제1 방향(DR1) 및 제2 방향(DR2) 각각의 사선 방향을 따라 이격될 수 있다.
짝수 화소 행들(PXL2, PXL4, PXL6) 각각에는 상기 제1 색 광 및 상기 제2 색 광과 상이한 제3 색 광을 제공하는 제3 화소영역들(PXA3)이 제1 방향(DR1)을 따라 이격 배열될 수 있다.
도 6을 참조하면, 본 발명에 따른 발광소자(LD)를 구동하는 화소 회로(PC)는 복수 개의 트랜지스터들 및 상술한 도전 패턴들을 포함할 수 있다. 도 6에는 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)을 도시하였으나, 이는 예시적으로 도시한 것이고, 화소 회로(PC)는 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT) 중 1종의 트랜지스터만을 포함할 수도 있다.
일 실시예에서, 베이스층(110)은 단층일 수 있다. 베이스층(110)은 폴리이미드와 같은 합성수지를 포함할 수 있다. 캐리어 기판 상에 합성수지층을 코팅하여 베이스층(110)을 형성할 수 있다. 후속공정을 진행하여 표시모듈(DM)이 완성되면 캐리어 기판을 제거할 수 있다. 또한, 도 6에는 베이스층(110)의 하측에 제3 접착층(AL3)으로 결합된 하부필름(PF)이 추가적으로 도시되었다. 캐리어 기판이 제거된 후 베이스층(110)의 하면에 하부필름(PF)이 부착될 수 있다. 이때, 도 2에서 설명한 표시 패드들(D-PD)은 베이스층(110)으로부터 외부로 노출된 것일 수 있다. 다만, 이에 한정되는 것은 아니며, 베이스층(110)은 다층으로 제공될 수 있다. 예를 들어, 베이스층(110)은 제1 합성 수지층, 제2 합성 수지층, 및 이들 사이에 배치된 무기층들을 포함할 수 있다. 도 2에서 설명한 표시 패드들(D-PD)은 최 하측에 배치된 제1 합성 수지층으로부터 외부로 노출된 것일 수 있다.
베이스층(110) 상에 배리어층(10br)이 배치될 수 있다. 배리어층(10br)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(10br)은 적어도 하나의 무기층을 포함할 수 있다. 배리어층(10br)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
배리어층(10br) 상에 제1 차폐전극(BMLa)이 배치될 수 있다. 제1 차폐전극(BMLa)은 금속을 포함할 수 있다. 제1 차폐전극(BMLa)은 내열성이 좋은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 또는 티타늄을 함유하는 합금을 포함할 수 있다. 제1 차폐전극(BMLa)은 바이어스 전압을 수신할 수 있다. 제1 차폐전극(BMLa)은 제1 전원 전압(ELVDD)을 수신할 수도 있다. 제1 차폐전극(BMLa)은 분극현상으로 인한 전기적 포텐셜이 실리콘 트랜지스터(S-TFT)에 영향을 미치는 것을 차단할 수 있다. 제1 차폐전극(BMLa)은 외부 광이 실리콘 트랜지스터(S-TFT)에 도달하는 것을 차단할 수 있다. 본 발명의 일 실시예에서 제1 차폐전극(BMLa)은 다른 전극 또는 배선과 고립된(isolated) 형태의 플로팅 전극일 수도 있다.
배리어층(10br) 상에 버퍼층(10bf)이 배치될 수 있고, 버퍼층(10bf)은 제1 차폐전극(BMLa)을 커버할 수 있다. 버퍼층(10bf)은 베이스층(110)으로부터 금속 원자들이나 불순물들이 상측의 제1 반도체 패턴(SC1)으로 확산되는 현상을 방지할 수 있다. 버퍼층(10bf)은 적어도 하나의 무기층을 포함할 수 있다. 버퍼층(10bf)은 실리콘옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다.
버퍼층(10bf) 상에 제1 반도체 패턴(SC1)이 배치될 수 있다. 제1 반도체 패턴(SC1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SC1)은 저온 폴리 실리콘을 포함할 수 있다.
제1 반도체 패턴(SC1)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴(SC1)은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 채널영역(또는 액티브영역)에 해당할 수 있다. 다시 말해, 제1 반도체 패턴(SC1)의 일부분은 트랜지스터의 채널일 수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 트랜지스터(S-TFT)의 소스 영역(SE1), 채널영역(AC1, 또는 액티브 영역), 및 드레인 영역(DE1)은 제1 반도체 패턴(SC1)으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 채널영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
버퍼층(10bf) 상에 제1 절연층(10)이 배치될 수 있다. 제1 절연층(10)은 제1 반도체 패턴(SC1)을 커버할 수 있다. 제1 절연층(10)은 무기층일 수 있다. 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10) 뿐만 아니라 후술하는 회로층(120)의 무기층은 단층 또는 다층 구조를 가질 수 있고, 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 절연층(10) 상에 실리콘 트랜지스터(S-TFT)의 게이트(GT1)가 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 채널영역(AC1)에 중첩한다. 제1 반도체 패턴(SC1)을 도핑하는 공정에서 게이트(GT1)는 마스크일 수 있다. 제1 절연층(10) 상에 스토리지 커패시터(Cst)의 제1 전극(CE10)이 배치된다. 도 6에 도시된 것과 다르게 제1 전극(CE10)는 게이트(GT1)와 일체의 형상을 가질 수 있다.
제1 절연층(10) 상에 제2 절연층(20)이 배치되며, 게이트(GT1)를 커버할 수 있다. 미-도시되었으나, 제2 절연층(20) 상에 게이트(GT1)와 중첩하는 상부전극이 배치될 수도 있다. 제2 절연층(20) 상에 제1 전극(CE10)와 중첩하는 제2 전극(CE20)이 배치될 수 있다.
제2 절연층(20) 상에 제2 차폐전극(BMLb)이 배치된다. 제2 차폐전극(BMLb)은 산화물 트랜지스터(O-TFT)의 하부에 대응하여 배치될 수 있다. 본 발명의 일 실시예에서 제2 차폐전극(BMLb)은 생략될 수도 있다. 본 발명의 일 실시예에 따르면, 제1 차폐전극(BMLa)이 산화물 트랜지스터(O-TFT) 하부까지 연장되어 제2 차폐전극(BMLb)을 대체할 수도 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치될 수 있다. 제2 반도체 패턴(SC2)은 제3 절연층(30) 상에 배치될 수 있다. 제2 반도체 패턴(SC2)은 산화물 트랜지스터(O-TFT)의 채널영역(AC2)을 포함할 수 있다. 제2 반도체 패턴(SC2)은 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(SC2)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연산화물(ZnOx) 또는 인듐산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다.
산화물 반도체는 투명 도전성 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 투명 도전성 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비-환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비-환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 채널)에 해당한다. 다시 말해, 제2 반도체 패턴(SC2)의 일부 영역은 트랜지스터의 반도체 영역일 수 있고, 다른 일부 영역은 트랜지스터의 소스 영역/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
제3 절연층(30) 상에 제4 절연층(40)이 배치될 수 있다. 도 6에 도시된 것과 같이, 제4 절연층(40)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)에 중첩하고, 산화물 트랜지스터(O-TFT)의 소스 영역(SE2) 및 드레인 영역(DE2)이 노출시키는 절연 패턴일 수 있다. 본 발명의 일 실시예에서. 제4 절연층(40)은 복수 개의 화소들에 공통으로 중첩하며, 제2 반도체 패턴(SC2)을 커버할 수 있다.
제4 절연층(40) 상에 산화물 트랜지스터(O-TFT)의 게이트(GT2)가 배치된다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 채널영역(AC2)에 중첩한다.
제4 절연층(40) 상에 제5 절연층(50)이 배치되며, 제5 절연층(50)은 게이트(GT2)를 커버할 수 있다. 제1 절연층(10) 내지 제5 절연층(50) 각각은 무기층일 수 있다.
제1 연결 전극(CNE1)은 제5 절연층(50) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 컨택홀을 통해 실리콘 트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다. 제6 절연층(60) 상에 데이터 라인(DL)이 배치될 수 있다. 제7 절연층(70)은 제6 절연층(60) 상에 배치되며, 제2 연결 전극(CNE2) 및 데이터 라인(DL)을 커버할 수 있다. 제6 절연층(60) 및 제7 절연층(70) 각각은 유기층일 수 있다.
본 명세서에서 화소 회로들(PC) 각각은 "반도체 패턴들" 및 "도전 패턴들"을 포함하는 것으로 정의될 수 있다. "도전 패턴들"은 상술한 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL)을 포함할 수 있으며, 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 커패시터(Cst)의 제1 전극(CE10) 및 제2 전극(CE20), 제1 폐전극(BMLa) 및 제2 차폐전극(BMLb)을 포함하는 것일 수 있다.
"반도체 패턴들"은 실리콘 트랜지스터(S-TFT)에 포함된 게이트(GT1), 소스 영역(SE1), 채널영역(AC1), 및 드레인 영역(DE1), 산화물 트랜지스터(O-TFT)에 포함된 게이트(GT2), 소스 영역(SE2), 채널영역(AC2) 및 드레인 영역(DE2)을 포함할 수 있다. 뿐만 아니라 발광소자(LD)의 동작에 필요한 트랜지스터들 각각에 포함된 게이트, 소스 영역, 채널영역, 및 드레인 영역을 포함하는 것으로 정의될 수 있다.
발광소자(LD)는 애노드(AE, 또는 제1 전극), 발광층(EL), 및 캐소드(CE, 또는 제2 전극)을 포함할 수 있다. 발광소자(LD)의 애노드(AE)는 제7 절연층(70) 상에 배치될 수 있다. 애노드(AE)는 (반)투광성 전극 또는 반사 전극일 수 있다. 화소 정의막(PDL)은 제7 절연층(70) 상에 배치될 수 있다. 화소 정의막(PDL)은 동일한 물질을 포함하며, 동일한 공정을 통해 형성될 수 있다. 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소 정의막(PDL)은 차광 특성을 갖는 차광패턴에 해당할 수 있다.
화소 정의막(PDL)은 애노드(AE)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 애노드(AE)의 일부분을 노출시키는 개구부(PDL-OP)가 정의될 수 있다.
도시되지 않았으나, 애노드(AE)와 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 캐소드(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 표시영역(DA, 도 5 참조)에 공통으로 형성될 수 있다.
봉지층(140)은 발광소자층(130) 상에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 봉지 무기층(141), 봉지 유기층(142), 및 봉지 무기층(143)을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다.
봉지 무기층들(141, 143)은 수분 및 산소로부터 발광소자층(130)을 보호하고, 봉지 유기층(142)은 먼지 입자와 같은 이물질로부터 발광소자층(130)을 보호할 수 있다. 봉지 무기층들(141, 143)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 봉지 유기층(142)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
입력센서(ISP)는 표시패널(DP) 상에 배치될 수 있다. 입력센서(ISP)는 적어도 하나의 도전층과 적어도 하나의 절연층을 포함할 수 있다. 본 실시예에서 입력센서(ISP)는 제1 감지 절연층(210), 제1 도전층(220), 제2 감지 절연층(230) 및 제2 도전층(240)을 포함할 수 있다.
제1 감지 절연층(210)은 표시패널(DP) 상에 직접 배치될 수 있다. 제1 감지 절연층(210)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 제1 도전층(220) 및 제2 도전층(240) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 제1 도전층(220) 및 제2 도전층(240)은 메쉬 형상의 전극을 정의하는 도전라인들을 포함할 수 있다. 제1 도전층(220)의 도전라인과 제2 도전층(240)의 도전라인은 제2 감지 절연층(230)을 관통하는 컨택홀을 통해 연결될 수도 있고, 연결되지 않을 수도 있다. 입력센서(ISP)으로 형성하는 센서의 종류에 따라 제1 도전층(220)의 도전라인과 제2 도전층(240)의 도전라인의 연결관계는 결정될 수 있다.
단층구조의 제1 도전층(220) 및 제2 도전층(240)은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnOx), 또는 인듐아연주석산화물(IZTO) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 제1 도전층(220) 및 제2 도전층(240)은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다. 제2 감지 절연층(230)은 제1 도전층(220)과 제2 도전층(240) 사이에 배치될 수 있다.
반사 방지층(ARL)은 입력센서(ISP) 상에 배치될 수 있다. 반사 방지층(ARL)은 분할층(310), 컬러 필터(320), 및 평탄화층(330)를 포함할 수 있다.
분할층(310)을 구성하는 물질은 광을 흡수하는 물질이라면 특별히 한정되지 않는다. 분할층(310)은 블랙컬러를 갖는 층으로, 일 실시예에서 분할층(310)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
분할층(310)은 입력센서(ISP)의 제2 도전층(240)을 커버할 수 있다. 분할층(310)은 제2 도전층(240)에 의한 외부광 반사를 방지할 수 있다. 분할층(310)에는 개구부(310-OP)가 정의될 수 있다. 개구부(310-OP)는 애노드(AE)와 중첩할 수 있다. 컬러 필터(320)는 개구부(310-OP)과 중첩할 수 있다. 컬러 필터(320)는 분할층(310)과 접촉할 수 있다.
평탄화층(330)은 분할층(310) 및 컬러 필터(320)를 커버할 수 있다. 평탄화층(330)은 유기물을 포함할 수 있으며, 평탄화층(330)의 상면에 평탄면을 제공할 수 있다. 본 발명의 일 실시예에서, 평탄화층(330)은 생략될 수도 있다.
도 7a는 본 발명의 일 실시예에 따른 화소 회로들의 평면도이다. 도 7b는 본 발명의 일 실시예에 따른 화소 회로들과 패드들의 배치 관계를 도시한 평면도이다.
도 7a에는 도 6에서 설명한 제1 내지 제6 화소 행들(PXL1-PLX6) 중 제1 내지 제4 화소 행들(PXL1-PLX4)에 배치된 화소들(PX, 도 5a 참조)의 반도체 패턴들 및 도전 패턴들의 평면상에서의 적층관계를 도시하였다. 도 7a에는 화소 정의막(PDL), 개구부(PDL-OP)에 노출된 애노드(AE), 및 발광층(EL)을 예시적으로 도시하였다.
일 실시예에 따르면, 화소들(PX, 도 5a 참조)에 포함된 반도체 패턴들 및 도전 패턴들의 평면상에서의 배치관계는 일정한 규칙을 가지고 서로 대칭되는 구조를 가질 수 있다. 일 예시로, 제1 화소 행(PXL1)의 제1 화소영역(PXA1), 제2 화소 행(PXL2)의 제3-1 화소영역(PXA3-1) 및 제3-2 화소영역(PXA3-2), 및 제3 화소 행(PXL3)의 제2 화소영역(PXA2)을 발광시키기 위한 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)은, 제1 화소 행(PXL1)의 제2 화소영역(PXA2), 제2 화소 행(PXL2)의 제3-1 화소영역(PXA3-1) 및 제3-2 화소영역(PXA3-2), 및 제3 화소 행(PXL3)의 제1 화소영역(PXA1)을 발광시키기 위한 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)과 서로 대칭되는 구조를 가질 수 있다. 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)은 대응되는 컨택홀들(CNT)을 통해 연결될 수 있다.
반도체 패턴들(AD1, AD2)은 도 6에서 설명한 실리콘 트랜지스터(S-TFT)에 포함된 게이트(GT1), 소스 영역(SE1), 채널영역(AC1), 및 드레인 영역(DE1), 산화물 트랜지스터(O-TFT)에 포함된 게이트(GT2), 소스 영역(SE2), 채널영역(AC2) 및 드레인 영역(DE2) 중 적어도 일부를 평면상에서 보았을 때 하나의 패턴으로 도시한 것일 수 있다.
도전 패턴들(CL1, CL2)은 도 6에서 설명한 주사 라인들(SL1~SLm), 데이터 라인들(DL1~DLn), 발광 라인들(EL1~ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL), 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 커패시터(Cst)의 제1 전극(CE10)과 제2 전극(CE20), 제1 폐전극(BMLa) 및 제2 차폐전극(BMLb) 중 적어도 일부를 평면상에서 보았을 때 하나의 패턴으로 도시한 것일 수 있다.
도 7b에는 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)과 본 발명에 따른 표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2)의 평면상에서의 배치관계를 도시하였다. 표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2) 각각은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)을 따라 이격될 수 있다. 표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2)의 면적 및 평면상에서의 형상은 서로 동일할 수 있다. 본 발명에 따른 표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2) 각각은 도 5a에서 설명한 표시영역(DA)과 중첩할 수 있다.
도 7b에는 설명의 편의를 위하여 제1 방향(DR1)에서 인접한 두 개의 패드들을 하나의 패드 그룹으로 정의하였다. 따라서, 제1 패드 그룹(D-PD1)은 제1-1 및 제1-2 표시 패드들(PD1-1, PD1-2)을 포함하고, 제2 패드 그룹(D-PD2)은 제2-1 및 제2-2 표시 패드들(PD2-1, PD2-2)을 포함할 수 있다. 제1 패드 그룹(D-PD1)에 대한 설명은 제2 패드 그룹(D-PD2)에 동일하게 적용될 수 있다.
표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2)은 도 6에서 설명한 베이스층(110)의 배면(DP-B)에 노출되어 도 2에서 설명한 기판 패드들(F-PD)과 일대일로 연결될 수 있다. 표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2)과 기판 패드들(F-PD)은 이방성 도전필름을 사이에 두고 표시패널(DP, 도 5a 참조)의 배면(DP-B)에서 압착 공정을 통해 서로 본딩될 수 있다.
표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2)과 기판 패드들(F-PD)을 압착하는 본딩 공정에서 툴 바 등을 통해 압착 시 표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2)을 지지하는 구조물이 없을 경우, 패드들이 지지를 받지 못한 상태에서 가압되게 되며, 이때, 단차 등으로 인해 패드들간 본딩 품질이 저하되게 될 수 있다.
본 발명에 따르면, 제1 패드 그룹(D-PD1)의 제1-1 표시 패드(PD1-1) 및 제1-2 표시 패드(PD1-2)는 평면상에서 대응되는 반도체 패턴들(AD1, AD2) 및 대응되는 도전 패턴들(CL1, CL2)과 중첩하는 면적이 서로 동일할 수 있다.
즉, 평면상에서 보았을 때, 제1-1 표시 패드(PD1-1) 및 제1-2 표시 패드(PD1-2)은 일정 규칙을 가지고 배치된 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)과 중첩하는 면적이 동일함에 따라, 본딩 공정에서 패드들을 압착 시, 제1-1 표시 패드(PD1-1) 및 제1-2 표시 패드(PD1-2)는 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)에 의해 실질적으로 동일한 면적으로 지지를 받을 수 있다.
이에 따라, 표시패널(DP, 도 5a 참조)의 배면(DP-B)에서 패드들을 가압하더라도, 인접한 패드들(PD1-1, PD1-2)간 균일한 압력으로 패드들을 가압할 수 있으며, 이에 따라 본딩 품질이 개선된 표시장치(DD, 도 3 참조)를 제공할 수 있다. 상술한 설명은 제2 패드 그룹(D-PD2)에 포함된 제2-1 표시 패드(PD2-1) 및 제1-2 표시 패드(PD2-2)에도 동일하게 적용될 수 있다.
본 발명에 따르면, 본딩 공정에서 패드들 간 압착을 화소(PX, 도 5a 참조)에 포함된 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)과 중첩하는 영역에서 진행됨에 따라, 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)이 가압 공정에서 훼손되는 불량이 발행할 수 있다. 따라서, 툴 바 등을 통한 압착 시 패드들에 가해지는 압력은 1Mpa 이상 6Mpa 이하의 저압 공정으로 가압 공정이 전행될 수 있다.
도 8은 본 발명의 일 실시예에 따른 화소 회로들과 패드들의 배치 관계를 간략하게 도시한 평면도이다. 도 9는 본 발명의 일 실시예에 따른 화소 회로들과 패드들의 배치 관계를 간략하게 도시한 평면도이다. 도 8 및 도 9에는 도 7b에서 설명한 표시 패드들(PD1-1, PD1-2, PD2-1, PD2-2)과 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)의 평면상에서의 중첩 관계를 간략하게 도시한 것이다. 또한, 도 7b에서 설명한 반도체 패턴들(AD1, AD2) 및 도전 패턴들(CL1, CL2)을 "화소 회로"로 표현하였다.
도 8을 참조하면, 제1 패드 그룹(D-PD1)은 제1-1 및 제1-2 표시 패드들(PD1-1, PD1-2)을 포함하고, 제2 패드 그룹(D-PD2)은 제2-1 및 제2-2 표시 패드들(PD2-1, PD2-2)을 포함할 수 있다.
제1-1 표시 패드(PD1-1) 중 일 부분은 제1 색의 광을 제공하는 제1 화소 회로(PCA1)의 일 부분에 중첩하여 제1-1 영역(OA1-1)을 정의할 수 있다. 제1-2 표시 패드(PD1-2) 중 일 부분은 상기 제1 화소 회로(PCA1)의 다른 부분에 중첩하여 제2-1 영역(OA2-1)을 정의할 수 있다. 제1-1 영역(OA1-1) 및 제2-1 영역(OA2-1)은 제2 방향(DR2)으로 연장되고 제1-1 영역(OA1-1) 및 제2-1 영역(OA2-1) 사이를 가로지르는 가상의 축을 기준으로 서로 대칭일 수 있다. 따라서, 제1-1 영역(OA1-1) 및 제2-1 영역(OA2-1)의 면적은 서로 동일할 수 있다.
제1-1 표시 패드(PD1-1) 중 다른 부분은 제3 색의 광을 제공하는 제3-1 화소 회로(PCA3-1)의 일 부분에 중첩하여 제1-2 영역(OA1-2)을 정의할 수 있다. 제1-2 표시 패드(PD1-2) 중 다른 부분은 제3 색의 광을 제공하는 제3-2 화소 회로(PCA3-2)의 일 부분에 중첩하여 제2-2 영역(OA2-2)을 정의할 수 있다. 제3-1 화소 회로(PCA3-1)와 연결된 발광소자(LD, 도 6 참조) 및 제3-2 화소 회로(PCA3-2)와 연결된 발광소자(LD, 도 6 참조)는 서로 동일한 광을 생성할 수 있다. 제1-2 영역(OA1-2) 및 제2-2 영역(OA2-2)의 면적은 서로 동일할 수 있다.
제1-1 표시 패드(PD1-1) 중 나머지 일 부분은 제2 색의 광을 제공하는 제2 화소 회로(PCA2)의 일 부분에 중첩하여 제1-3 영역(OA1-3)을 정의할 수 있다. 제1-2 표시 패드(PD1-2) 중 나머지 일 부분은 상기 제2 화소 회로(PCA2)의 다른 부분에 중첩하여 제2-3 영역(OA2-3)을 정의할 수 있다. 제1-3 영역(OA1-3) 및 제2-3 영역(OA2-3)은 제2 방향(DR2)으로 연장되고 제1-3 영역(OA1-3) 및 제2-3 영역(OA2-3) 사이를 가로지르는 가상의 축을 기준으로 서로 대칭일 수 있다. 따라서, 제1-3 영역(OA1-3) 및 제2-3 영역(OA2-3)의 면적은 서로 동일할 수 있다. 상술한 제1 패드 그룹(D-PD1)에 관한 설명은 제2 패드 그룹(D-PD2)에 동일하게 적용될 수 있다.
인접한 제1-1 표시 패드(PD1-1) 및 제1-2 표시 패드(PD1-2)는 대응되는 화소 회로들(PCA1, PCA2, PCA3)과 중첩하는 면적이 동일함에 따라, 균일한 압력으로 패드들을 가압할 수 있으며, 이에 따라 본딩 품질이 개선된 표시장치(DD, 도 3 참조)를 제공할 수 있다.
도 9를 참조하면, 표시 패드들(PD1, PD2) 각각은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)을 따라 서로 이격될 수 있다.
제1 표시 패드(PD1) 중 일 부분은 제1 색의 광을 제공하는 제1 화소 회로(PCA1)의 일 부분에 중첩하여 제1-1 영역(OA1-1)을 정의하고, 제1 색과 상이한 제2 색의 광을 제공하는 제2 화소 회로(PCA2)의 일 부분에 중첩하여 제1-2 영역(OA1-2)을 정의할 수 있다.
제2 표시 패드(PD2) 중 일 부분은 제2 색의 광을 제공하는 제2 화소 회로(PCA2)의 일 부분에 중첩하여 제2-1 영역(OA2-1)을 정의하고, 제1 색의 광을 제공하는 제1 화소 회로(PCA1)의 일 부분에 중첩하여 제2-2 영역(OA2-2)을 정의할 수 있다.
본 실시예에 따르면, 제1-1 영역(OA1-1)은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제1 사선 방향에서 제2-2 영역(OA2-2)과 서로 대칭일 수 있다. 따라서, 제1-1 영역(OA1-1)과 제2-2 영역(OA2-2)의 면적은 서로 동일할 수 있다.
제1-2 영역(OA1-2)은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제2 사선 방향에서 제2-1 영역(OA2-1)과 서로 대칭일 수 있다. 따라서, 제1-2 영역(OA1-2)과 제2-1 영역(OA2-1)의 면적은 서로 동일할 수 있다. 제2 사선 방향은 제1 사선 방향과 직교할 수 있다.
본 발명의 실시예에 따르면, 회로기판과 표시패널이 표시패널의 배면 중 표시영역과 중첩하는 영역에서 본딩됨에 따라, 베젤영역의 면적이 감소된 표시장치가 제공될 수 있다.
또한, 인접한 패드들 각각이 화소 회로들과 평면상에서 중첩하는 면적이 서로 동일함에 따라, 패드를 압착하는 공정에서 본딩 품질이 개선된 표시장치가 제공될 수 있다
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
본 발명은 베젤영역이 감소된 표시장치를 제공할 수 있다. 이에 따라, 본 발명에 따른 표시장치는 산업상 이용가능성이 높다.

Claims (20)

  1. 표시영역 및 비-표시영역을 포함하는 전면 및 상기 전면과 대향되는 배면을 포함하는 베이스층, 상기 전면 상에 배치되고 각각이 반도체 패턴들 및 도전 패턴들을 포함하는 화소 회로들을 포함하는 회로층, 대응되는 상기 화소 회로들 연결된 발광소자들을 포함하는 발광소자층, 대응되는 상기 화소 회로들과 연결되고 상기 표시영역과 중첩하는 상기 배면에 노출된 표시 패드들을 포함하는 표시패널; 및
    상기 표시영역과 중첩하는 상기 배면에 배치되고 대응되는 상기 표시 패드들과 연결된 기판 패드들을 포함하는 회로기판을 포함하고,
    상기 표시 패드들 중 인접한 제1 표시 패드 및 제2 표시 패드는 대응되는 상기 반도체 패턴들 및 대응되는 상기 도전 패턴들과 중첩하는 면적이 실질적으로 동일한 표시장치.
  2. 제1 항에 있어서,
    상기 제1 표시 패드가 상기 화소 회로들과 중첩하는 영역들은 상기 제2 표시 패드가 상기 화소 회로들과 중첩하는 영역들과 서로 대칭인 표시장치.
  3. 제2 항에 있어서,
    상기 제1 표시 패드 중 일 부분은 상기 화소 회로들 중 제1 화소 회로와 일 부분이 중첩하고,
    상기 제2 표시 패드 중 일 부분은 상기 제1 화소 회로와 다른 부분이 중첩하는 표시장치.
  4. 제3 항에 있어서,
    상기 제1 표시 패드 중 다른 부분은 상기 화소 회로들 중 제2 화소 회로와 일부분이 중첩하고,
    상기 제2 표시 패드 중 다른 부분은 상기 화로 회로들 중 제3 화소 회로와 일 부분이 중첩하는 표시장치.
  5. 제4 항에 있어서,
    상기 제1 화소 회로에 연결된 상기 발광소자는 제1 색 광을 제공하고,
    상기 제2 화소 회로에 연결된 상기 발광소자는 상기 제1 색 광과 상이한 제2 색 광을 제공하고,
    상기 제3 화소 회로에 연결된 상기 발광소자는 상기 제2 색 광을 제공하는 표시장치.
  6. 제2 항에 있어서,
    상기 제1 표시 패드 및 상기 제2 표시 패드 각각은 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향을 따라 이격되고,
    상기 제1 표시 패드는 상기 화소 회로들 중 상기 제1 방향을 따라 이격된 제1 화소 회로 및 제2 화소 회로와 중첩하고,
    상기 제2 표시 패드는 상기 화소 회로들 중 상기 제1 화소 회로와 상기 제2 방향을 따라 이격된 제3 화소 회로 및 상기 제2 화소 회로와 상기 제2 방향을 따라 이격되고 상기 제3 화소 회로와 상기 제1 방향을 따라 이격된 제4 회로 회로와 중첩하는 표시장치.
  7. 제6 항에 있어서,
    상기 제1 화소 회로에 연결된 상기 발광소자 및 상기 제4 화소 회로에 연결된 상기 발광소자는 제1 색 광을 제공하고,
    상기 제2 화소 회로에 연결된 상기 발광소자 및 상기 제3 화소 회로에 연결된 상기 발광소자는 상기 제1 색 광과 상이한 제2 색 광을 제공하는 표시장치.
  8. 제1 항에 있어서,
    상기 제1 표시 패드 및 상기 제2 표시 패드는 하나의 패드 그룹으로 정의되고,
    상기 패드 그룹은 복수로 제공되고, 복수 개의 패드 그룹들은 일 방향을 따라 이격 배열된 표시장치.
  9. 제1 항에 있어서,
    상기 제1 표시 패드 및 상기 제2 표시 패드는 서로 동일한 면적을 갖는 표시장치.
  10. 제1 항에 있어서,
    상기 제1 표시 패드 및 상기 제2 표시 패드는 서로 동일한 형상을 갖는 표시장치.
  11. 제1 항에 있어서,
    상기 회로층은 복수의 절연층들을 포함하고,
    상기 반도체 패턴들 및 상기 도전 패턴들은 상기 절연층들 사이에 배치된 표시장치.
  12. 제1 항에 있어서,
    상기 표시패널과 상기 회로기판 사이에 배치되는 하부필름을 더 포함하고,
    상기 회로기판의 일 부분은 상기 하부필름의 배면 상에 배치된 표시장치.
  13. 제1 항에 있어서,
    상기 표시 패드들과 상기 기판 패드들은 이방성 도전필름에 의해 연결되는 표시장치.
  14. 제1 항에 있어서,
    상기 표시패널 상에 직접 배치되고, 적어도 하나의 도전층 및 적어도 하나의 감지 절연층을 포함하는 입력센서를 더 포함하는 표시장치.
  15. 제14 항에 있어서,
    상기 입력센서 상에 배치되는 반사 방지층을 더 포함하는 표시장치.
  16. 제15 항에 있어서,
    싱기 반사 방지층 상에 배치된 윈도우를 더 포함하고,
    상기 윈도우는 베이스 기판, 및 상기 베이스 기판 하면에 배치되고, 상기 비-표시영역과 중첩하는 베젤패턴을 포함하는 표시장치.
  17. 표시영역 및 비-표시영역을 포함하는 전면 및 상기 전면과 대향되는 배면을 포함하는 베이스층;
    반도체 패턴들 및 도전 패턴들을 포함하는 화소 회로 및 상기 화소 회로에 연결된 발광소자를 포함하고 상기 전면 상에 배치된 화소;
    상기 화소 회로와 연결되고 상기 표시영역과 중첩하는 상기 배면에 노출된 표시 패드; 및
    상기 표시영역과 중첩하는 상기 배면과 마주하고 기판 패드들을 포함하는 회로기판을 포함하고,
    상기 표시 패드는 복수로 제공되고, 상기 기판 패드들 각각은 표시 패드들 중 대응되는 표시 패드에 연결되고,
    상기 표시 패드들 중 인접한 제1 표시 패드 및 제2 표시 패드는 상기 화소 회로들과 중첩하는 면적이 실질적으로 동일한 표시장치.
  18. 제17 항에 있어서,
    상기 화소는 각각이 상기 반도체 패턴들 중 일부인 액티브 패턴, 상기 액티브 패턴과 중첩하는 게이트를 포함하는 적어도 하나의 트랜지스터들을 포함하고, 상기 적어도 하나의 트랜지스터들은 상기 발광소자와 연결된 표시장치.
  19. 제18 항에 있어서,
    상기 화소에 연결되고 상기 도전 패턴들 중 일부인 신호 라인을 더 포함하고,
    상기 신호 라인은,
    주사 라인들, 데이터 라인들, 발광 라인들, 제어 라인들, 및 전원 라인을 포함하는 표시장치.
  20. 제17 항에 있어서,
    상기 제1 표시 패드가 상기 화소 회로들과 중첩하는 영역들은 상기 제2 표시 패드가 상기 화소 회로들과 중첩하는 영역들과 서로 대칭인 표시장치.
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