WO2023146148A1 - 표시 장치 - Google Patents

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WO2023146148A1
WO2023146148A1 PCT/KR2023/000167 KR2023000167W WO2023146148A1 WO 2023146148 A1 WO2023146148 A1 WO 2023146148A1 KR 2023000167 W KR2023000167 W KR 2023000167W WO 2023146148 A1 WO2023146148 A1 WO 2023146148A1
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WO
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insulating layer
inorganic insulating
layer
disposed
fan
Prior art date
Application number
PCT/KR2023/000167
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English (en)
French (fr)
Inventor
민준영
곽원규
윤희경
최준원
가지현
김양완
서명희
Original Assignee
삼성디스플레이주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
    • H—ELECTRICITY
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    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements

Definitions

  • the present invention relates to a display device.
  • the display device is a device that visually displays data.
  • the display device may be used as a display for a small product such as a mobile phone or the like or a display for a large product such as a television. Also, the display device may be used as a display of a product such as a PC, tablet PC, or notebook.
  • the display device may include a light emitting element and a pixel circuit that emit light to display an image to the outside.
  • the pixel circuit may be electrically connected to a signal line extending in a first direction or in a second direction crossing the first direction, for example, a gate line, and may receive an electrical signal.
  • the light emitting element may be electrically connected to the pixel circuit to emit light according to a signal transmitted from the pixel circuit.
  • Embodiments of the present invention are intended to improve display quality and provide a highly reliable display device.
  • a substrate including a display area and a non-display area disposed outside the display area and including a pad area; an inorganic insulating layer disposed on the substrate and including a first inorganic insulating layer, a second inorganic insulating layer, and a third inorganic insulating layer sequentially stacked; a light emitting element layer disposed on the inorganic insulating layer and including a light emitting element overlapping the display area in a plan view; a gate line overlapping the display area in a plan view, extending in a first direction, and disposed between the first inorganic insulating layer and the second inorganic insulating layer; and a fanout wiring extending in a direction from the pad area to the display area in a plan view and disposed between the second inorganic insulating layer and the third inorganic insulating layer, wherein the sheet resistance of the gate wiring is the fanout wiring.
  • a display device lower than the sheet resistance of wiring.
  • the sheet resistance of the gate line may be less than about half of the sheet resistance of the fan-out line.
  • the gate wiring may include a first layer including aluminum and a second layer disposed on the first layer and including titanium, and the fan-out wiring may include molybdenum.
  • the gate wiring may further include an intermediate layer disposed between the first layer and the second layer and including titanium nitride.
  • a semiconductor layer overlapping the display area in a plan view and disposed between the substrate and the first inorganic insulating layer; and a gate electrode overlapping the semiconductor layer in plan view and disposed between the first inorganic insulating layer and the second inorganic insulating layer, wherein the gate wiring and the gate electrode form one single and indivisible part. can be formed integrally with
  • the inorganic insulating layer further includes a fourth inorganic insulating layer disposed on the third inorganic insulating layer, disposed between the third inorganic insulating layer and the fourth inorganic insulating layer, and the fan Additional fan-out wiring including the same material as the out-wiring may be further included.
  • the substrate includes a first edge extending in the first direction and a second edge extending in a second direction crossing the first direction, and the length of the first edge is the second edge. It can be longer than the length of the edge.
  • the fan-out wiring includes adjacent fan-out wirings, and the adjacent fan-out wirings may be disposed between the second inorganic insulating layer and the third inorganic insulating layer, respectively.
  • the sealing substrate disposed on the light emitting element layer; and a sealing member disposed between the substrate and the sealing substrate and enclosing the display area in a plan view, wherein the fan-out wiring extends across the sealing member in a plan view, and the fan-out wiring included in the fan-out wiring includes:
  • a melting point of a material may be higher than a melting point of a material included in the gate line.
  • an encapsulation layer disposed on the light emitting element layer and including an inorganic encapsulation layer and an organic encapsulation layer; may further include.
  • Another embodiment of the present invention is a substrate including a display area and a non-display area disposed outside the display area and including a pad area; an inorganic insulating layer disposed on the substrate; a gate line overlapping the display area in a plan view, extending in a first direction, and disposed within the inorganic insulating layer; a fan-out wiring extending in a direction from the pad area to the display area in a plan view, disposed in the inorganic insulating layer, and including a material different from that of the gate wiring; and a light emitting device layer including a light emitting device disposed on the inorganic insulating layer and overlapping the display area in a plan view, wherein the gate line has a lower sheet resistance than the fan-out line.
  • the sheet resistance of the gate line may be less than about half of the sheet resistance of the fan-out line.
  • the gate wiring may include aluminum and at least one selected from titanium nitride and titanium, and the fan-out wiring may include molybdenum.
  • the inorganic insulating layer includes a first inorganic insulating layer, a second inorganic insulating layer, and a third inorganic insulating layer sequentially stacked
  • the gate wiring includes the first inorganic insulating layer and the second inorganic insulating layer. It may be disposed between inorganic insulating layers, and the fan-out wiring may be disposed between the second inorganic insulating layer and the third inorganic insulating layer.
  • the inorganic insulating layer further includes a fourth inorganic insulating layer disposed on the third inorganic insulating layer, disposed between the third inorganic insulating layer and the fourth inorganic insulating layer, and the fan Additional fan-out wiring including the same material as the out-wiring may be further included.
  • the inorganic insulating layer includes a buffer layer, a first inorganic insulating layer, and a second inorganic insulating layer sequentially stacked, and overlaps the display area in a plan view and has a lower portion disposed between the substrate and the buffer layer.
  • metal layer and a semiconductor layer overlapping the lower metal layer in plan view and disposed between the buffer layer and the first inorganic insulating layer and including an oxide semiconductor, wherein the gate wiring comprises the first inorganic insulating layer and the second inorganic insulating layer. It may be disposed between insulating layers, and the fan-out wiring may be disposed between the substrate and the buffer layer.
  • the substrate includes a first edge extending in the first direction and a second edge extending in a second direction crossing the first direction, and the length of the first edge is the second edge. It can be longer than the length of the edge.
  • the fan-out wiring includes adjacent fan-out wirings, and the adjacent fan-out wirings may be disposed on the same layer.
  • the sealing substrate disposed on the light emitting element layer; and a sealing member disposed between the substrate and the sealing substrate and enclosing the display area in a plan view, wherein in a plan view, the fan-out wiring extends across the sealing member, and the fan-out wiring included in the fan-out wiring includes:
  • a melting point of a material may be higher than a melting point of a material included in the gate line.
  • an encapsulation layer disposed on the light emitting element layer and including an inorganic encapsulation layer and an organic encapsulation layer; may further include.
  • the display device may include a gate line disposed between the first inorganic insulating layer and the second inorganic insulating layer, overlapping the display area in a plan view, and having a low resistance. Accordingly, since the response speed of the display device is increased, display quality of the display device may be improved.
  • a gate line and a fan-out line may include different materials.
  • the gate wiring may include a material providing low sheet resistance
  • the fan-out wiring may include a material having a high melting point. Accordingly, reliability of the display device may be increased.
  • FIG. 1 is a perspective view schematically illustrating a display device according to an exemplary embodiment of the present invention.
  • FIG. 2A and 2B are cross-sectional views schematically illustrating the display device of FIG. 1 along line AA′ according to an exemplary embodiment.
  • FIG. 3 is a plan view schematically illustrating a display device according to an exemplary embodiment of the present invention.
  • FIG. 4 is an equivalent circuit diagram schematically illustrating one pixel of a display device according to an exemplary embodiment of the present invention.
  • FIG. 5 is an enlarged view of portion B of the display device of FIG. 3 .
  • FIG. 6 is an enlarged view of portion C of the display device of FIG. 3 .
  • FIG. 7 is a schematic cross-sectional view of a display device according to an exemplary embodiment taken along line D-D' in FIG. 5 and line E-E' in FIG. 6 .
  • FIG. 8A and 8B are cross-sectional views showing an enlarged portion F of FIG. 7 according to an embodiment of the present invention.
  • FIG. 9 is a cross-sectional view schematically illustrating a display device according to another exemplary embodiment of the present invention taken along line D-D' in FIG. 5 and line E-E' in FIG. 6 .
  • FIG. 10 is a cross-sectional view schematically illustrating a display device according to another exemplary embodiment of the present invention taken along line D-D' in FIG. 5 and line E-E' in FIG. 6 .
  • FIG. 11 is a plan view schematically illustrating a display device according to another exemplary embodiment of the present invention.
  • FIG. 12 is a cross-sectional view schematically illustrating a display device according to an exemplary embodiment taken along lines G-G' and H-H' of FIG. 11 .
  • FIG. 13 is a schematic cross-sectional view of a display device according to another exemplary embodiment taken along lines G-G' and H-H' of FIG. 11 .
  • films, regions, components, etc. when films, regions, components, etc. are connected, not only when the films, regions, and components are directly connected, but also when other films, regions, and components are interposed between the films, regions, and components. It also includes cases where it is intervened and connected indirectly.
  • a film, region, component, etc. is electrically connected in this specification, not only is the film, region, component, etc. directly electrically connected, but another film, region, component, etc. is interposed therebetween. Including cases of indirect electrical connection.
  • FIG. 1 is a perspective view schematically illustrating a display device 1 according to an exemplary embodiment.
  • a display device 1 may display an image.
  • the display device 1 may include a display area DA and a non-display area NDA.
  • a pixel PX may be disposed in the display area DA.
  • the non-display area NDA may enclose at least a portion of the display area DA.
  • the pixels PX may not be disposed in the non-display area NDA.
  • the display area DA of the display device 1 may have a rectangular shape.
  • the display area DA may be a circle, an ellipse, or a polygon such as a triangle or a pentagon.
  • the display device 1 may be a flat panel display device, but the display device 1 may be implemented in various forms such as a flexible, foldable, or rollable display device. there is.
  • a plurality of pixels PX may be disposed in the display area DA.
  • the plurality of pixels PX can emit light, and the display device 1 can display an image in the display area DA.
  • any one of the plurality of pixels PX may emit red light, green light, or blue light.
  • any one of the plurality of pixels PX may emit red light, green light, blue light, or white light.
  • the first length LT1 of the display device 1 in the first direction may be longer than the second length LT2 of the display device 1 in the second direction.
  • the number of the plurality of pixels PXs arranged in the first direction may be greater than the number of the plurality of pixels PXs arranged in the second direction.
  • the first direction and the second direction may cross each other. In one embodiment, the first direction and the second direction may be orthogonal to each other.
  • the first direction may be an x direction (x-axis direction) and the second direction may be a y-direction (y-axis direction).
  • the first direction and the second direction may form an acute angle or an obtuse angle with each other.
  • the third direction ie, the z-direction or the z-axis direction
  • the third direction may be perpendicular to a plane defined by the first and second directions, or may be a thickness direction of the display device 1.
  • first length LT1 may be shorter than the second length LT2. In another embodiment, the first length LT1 and the second length LT2 may be equal to each other.
  • FIG. 2A and 2B are cross-sectional views schematically illustrating the display device 1 of FIG. 1 along the line A-A', respectively, according to an exemplary embodiment of the present invention.
  • the display device 1 may include a substrate 100 , an inorganic insulating layer 200 , a light emitting device layer 300 , and a sealing structure.
  • the display device 1 may include a display area DA and a non-display area NDA.
  • the display area DA and the non-display area NDA may be defined on the substrate 100 .
  • the substrate 100 may include a display area DA and a non-display area NDA.
  • substrate 100 may include glass.
  • the substrate 100 is polyethersulfone, polyarylate, polyetherimide, polyethylene naphthalate, polyethylene terephthalate, polyphenyl Polymer resins such as polyphenylene sulfide, polyimide, polycarbonate, cellulose triacetate, and cellulose acetate propionate may be included.
  • the substrate 100 may have a multilayer structure including a base layer and a barrier layer (not shown) including the polymer resin described above.
  • a barrier layer not shown
  • the inorganic insulating layer 200 may be disposed on the substrate 100 .
  • the inorganic insulating layer 200 may overlap the display area DA and the non-display area NDA.
  • the meaning that the first component and the second component overlap each other means that the first component and the second component overlap each other in a plan view (eg, xy plane) or in a third direction.
  • the inorganic insulating layer 200 includes aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), tantalum oxide (Ta 2 O 5 ), zinc oxide (ZnO x ), silicon oxide (SiO 2 ), and silicon nitride (SiN). x ), and at least one inorganic material selected from silicon oxynitride (SiON).
  • zinc oxide (ZnO x ) may be zinc oxide (ZnO) and/or zinc peroxide (ZnO 2 ).
  • the light emitting device layer 300 may be disposed on the inorganic insulating layer 200 .
  • the light emitting device layer 300 may overlap the display area DA.
  • the light emitting device layer 300 may include a light emitting device.
  • the light emitting device may be an organic light emitting diode including an organic light emitting layer.
  • the light emitting device may be a light emitting diode (LED) including an inorganic light emitting layer.
  • the size of the light emitting diode (LED) may be a micro scale or a nano scale.
  • the light emitting diode may be a micro light emitting diode.
  • the light emitting diode may be a nanorod light emitting diode.
  • the nanorod light emitting diode may include gallium nitride (GaN).
  • a color conversion layer may be disposed on the nanorod light emitting diode.
  • the color conversion layer may include quantum dots.
  • the light emitting device may be a quantum dot light emitting diode including a quantum dot light emitting layer.
  • the sealing structure may include a sealing substrate 400 and a sealing member 500 .
  • the sealing substrate 400 may be disposed on the light emitting device layer 300 .
  • the light emitting device layer 300 may be disposed between the substrate 100 and the sealing substrate 400 .
  • the sealing substrate 400 may be a transparent member.
  • the sealing substrate 400 may include glass.
  • the sealing member 500 may be disposed between the substrate 100 and the sealing substrate 400 .
  • the sealing member 500 may be disposed between the inorganic insulating layer 200 and the sealing substrate 400 .
  • the sealing member 500 may surround the display area DA in a plan view.
  • the sealing member 500 may overlap the non-display area NDA in a plan view. Therefore, the inner space between the light emitting element layer 300 and the sealing substrate 400 may be sealed, and a moisture absorbent and/or a filler may be disposed in the inner space.
  • the sealing member 500 may be a sealant. In another embodiment, the sealing member 500 may include a material cured by a laser. In one embodiment, the sealing member 500 may be a frit. In this embodiment, the sealing member 500 may include an organic sealant such as a urethane-based resin, an epoxy-based resin, or an acrylic-based resin, or an inorganic sealant. In one embodiment, the sealing member 500 may include silicone. As the urethane-based resin, for example, urethane acrylate or the like can be used. As acrylic resin, butyl acrylate, ethylhexyl acrylate, etc. can be used, for example. Meanwhile, the sealing member 500 may include a material cured by heat.
  • the sealing structure may include an encapsulation layer 600 .
  • the encapsulation layer 600 may include at least one inorganic encapsulation layer and at least one organic encapsulation layer. At least one inorganic encapsulation layer and at least one organic encapsulation layer may be alternately laminated.
  • the encapsulation layer 600 may include a first inorganic encapsulation layer 610, an organic encapsulation layer 620, and a second inorganic encapsulation layer 630 sequentially stacked. The first inorganic encapsulation layer 610 and the second inorganic encapsulation layer 630 may contact each other in the non-display area NDA.
  • the inorganic encapsulation layer includes aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), tantalum oxide (Ta 2 O 5 ), zinc oxide (ZnO x ), silicon oxide (SiO 2 ), silicon nitride (SiN x ), and at least one inorganic material selected from silicon oxynitride (SiON).
  • zinc oxide (ZnO x ) may be zinc oxide (ZnO) and/or zinc peroxide (ZnO 2 ).
  • the organic encapsulation layer may include a polymer-based material.
  • the polymer-based material may include acrylic resin, epoxy resin, polyimide, or polyethylene.
  • the organic encapsulation layer may include acrylate.
  • the sealing structure may include the sealing substrate 400 and the sealing member 500 of FIG. 2A and the sealing layer 600 of FIG. 2B.
  • a touch sensor layer (not shown) may be disposed on the sealing structure.
  • the touch sensor layer may obtain coordinate information according to an external input, for example, a touch event.
  • an antireflection layer (not shown) may be disposed on the touch sensor layer.
  • the antireflection layer may reduce reflectance of light incident toward the display device 1 .
  • the antireflection layer may include a retarder and/or a polarizer.
  • the phase retarder may be a film type or a liquid crystal coating type, and may include a ⁇ /2 phase retarder and/or a ⁇ /4 phase retarder.
  • a polarizer may also be a film type or a liquid crystal coating type.
  • the film type may include a stretchable synthetic resin film, and the liquid crystal coating type may include liquid crystals arranged in a predetermined arrangement.
  • the phase retarder and the polarizer may further include a protective film.
  • the antireflection layer may include a black matrix and color filters.
  • the color filters may be arranged in consideration of the color of light emitted from the light emitting device of the display device 1 .
  • Each of the color filters may include a red, green, or blue pigment or dye.
  • each of the color filters may further include quantum dots in addition to the aforementioned pigments or dyes.
  • some of the color filters may not include the aforementioned pigment or dye, and may include scattering particles such as titanium oxide.
  • the anti-reflection layer may include destructive interference structures.
  • the destructive interference structure may include a first reflective layer and a second reflective layer disposed on different layers. The first reflection light and the second reflection light reflected from the first reflection layer and the second reflection layer, respectively, may cause destructive interference, and thus external light reflectance may be reduced.
  • FIG. 3 is a plan view schematically illustrating a display device 1 according to an exemplary embodiment.
  • a display device 1 includes a substrate 100, a pixel PX, a gate line, a data line DL, a fan-out line FWL, a sealing member 500, and a driving unit. (700).
  • the substrate 100 may have a first edge ED1 and a second edge ED2.
  • the first edge ED1 may extend in a first direction (eg, an x direction).
  • the second edge ED2 may extend in a second direction (eg, y direction).
  • the length EDL1 of the first edge ED1 may be longer than the length EDL2 of the second edge ED2.
  • the number of pixels PXs arranged in the first direction (eg, x direction) may be greater than the number of pixels PXs arranged in the second direction (eg, y direction).
  • the substrate 100 may include a display area DA and a non-display area NDA.
  • the display area DA may be an area where the display device 1 displays an image.
  • the non-display area NDA may be adjacent to the display area DA. In one embodiment, the non-display area NDA may surround the display area DA.
  • the non-display area NDA may be an area in which the display device 1 does not display an image.
  • the non-display area NDA may include a pad area PADA.
  • the pad area PADA may be disposed outside the display area DA. In one embodiment, a plurality of pad areas PADA may be provided. In this embodiment, the pad area PADA may include a plurality of pad areas PADA.
  • the pad areas PADA may be arranged side by side in a first direction (eg, x direction).
  • FIG. 3 shows a plurality of pad areas PADA
  • the display device 1 may include one pad area PADA.
  • FIG. 3 shows that the pad area PADA is disposed outside the display area DA in the -y direction
  • the pad area PADA extends from the display area DA in the y direction, -x direction. It can be placed outside in the x-direction or in the x-direction.
  • the pixel PX may be disposed in the display area DA.
  • a plurality of pixels PX may be provided in the display area DA.
  • the pixel PX may be electrically connected to the gate line and the data line DL.
  • the gate wiring may extend in a first direction (eg, an x direction).
  • the gate wiring may overlap the display area DA in a plan view.
  • the gate wiring may be, for example, a scan line SL.
  • the data line DL may extend in the second direction (eg, y direction). In a plan view, the data line DL may overlap the display area DA.
  • the fan-out wiring FWL may extend in a direction from the pad area PADA to the display area DA.
  • the fan-out wiring FWL may overlap the non-display area NDA in a plan view.
  • the fan-out wiring (FWL) may be a signal line.
  • the fan-out wiring FWL may be electrically connected to the data line DL.
  • the fan-out wiring (FWL) may be a power supply line.
  • the fan-out wiring FWL may extend from the plurality of pad areas PADA to the display area DA.
  • the sealing member 500 may be disposed in the non-display area NDA.
  • the sealing member 500 may surround the display area DA in a plan view.
  • the fan-out wiring FWL may extend to cross or overlap the sealing member 500 in a plan view.
  • the driver 700 may be disposed in the pad area PADA. Although not shown, a pad may be disposed in the pad area PADA, and the driver 700 may be electrically connected to the pad.
  • the driver 700 may generate and output signals and voltages for driving the display device 1 . Signals and/or voltages generated by the driver 700 may be transferred to the pixels PX disposed in the display area DA through the fan-out wiring FWL.
  • the driving unit 700 may include an integrated circuit (IC).
  • the driver 700 may be electrically connected to the pad through an anisotropic conductive film.
  • the driver 700 may include a printed circuit board.
  • the printed circuit board may be a flexible printed circuit board or a rigid printed circuit board.
  • the driver 700 may include a composite printed circuit board including both a rigid printed circuit board and a flexible printed circuit board according to circumstances. In this embodiment, an integrated circuit may be disposed on the printed circuit board.
  • a material included in the gate line and a material included in the fan-out line (FWL) may be different from each other.
  • the gate wiring may include a material providing relatively low sheet resistance.
  • the gate line may include aluminum (Al). Therefore, the sheet resistance (unit: ⁇ /sq) of the gate line may be lower than that of the fan-out line (FWL).
  • the sheet resistance of the gate line may be twice or more lower than the sheet resistance of the fan-out line (FWL). That is, the sheet resistance of the gate line may be less than about half (ie, about 50%) of the sheet resistance of the fan-out line FWL. In one embodiment, for example, the sheet resistance of the gate line may be about 30% of the sheet resistance of the fan-out line FWL.
  • the gate line may extend in a first direction (eg, an x direction). Since the length EDL1 of the first edge ED1 is longer than the length EDL2 of the second edge ED2, the sheet resistance of the gate wire extending in the first direction (eg, x direction) needs to be small. .
  • the gate line may have low sheet resistance because it includes a material providing low sheet resistance. Accordingly, the response speed of the display device 1 can be increased and the display quality of the display device 1 can be improved.
  • the fan-out line (FWL) may include a material having a higher melting point than the gate line.
  • the melting point of the material included in the fan-out line (FWL) may be higher than the melting point of the material included in the gate line.
  • the fan-out wiring (FWL) may include molybdenum (Mo).
  • the fan-out wiring FWL may extend while crossing the sealing member 500 in a plan view. A laser may be used in a process of bonding the sealing substrate and the sealing member 500 together. If the fan-out wiring FWL includes aluminum (Al), since the melting point of aluminum (Al) is relatively low, it can be melted by a laser.
  • the fan-out wiring FWL including aluminum (Al) may be damaged or the sheet resistance of the fan-out wiring FWL may increase.
  • the fan-out wiring (FWL) may include, for example, molybdenum (Mo). Therefore, even if a laser is used in the process of bonding the sealing substrate and the sealing member 500, damage to the fan-out wiring (FWL) can be effectively prevented and significantly reduced.
  • FIG. 4 is an equivalent circuit diagram schematically illustrating one pixel PX of a display device according to an exemplary embodiment of the present invention.
  • the pixel PX may include a pixel circuit PC and a light emitting element LE electrically connected to the pixel circuit PC.
  • the pixel circuit PC may include a first transistor T1, a second transistor T2, and a storage capacitor Cst.
  • the pixel PX may emit, for example, red, green, or blue light or red, green, blue, or white light through the light emitting element LE.
  • the second transistor T2 may be a switching transistor.
  • the second transistor T2 is connected to the scan line SL and the data line DL, and the scan voltage input from the scan line SL or the data voltage input from the data line DL according to the scan signal Sn.
  • the data signal Dm may be transferred to the first transistor T1.
  • the storage capacitor Cst is connected to the second transistor T2 and the driving voltage line PL, and the difference between the voltage received from the second transistor T2 and the first power voltage ELVDD supplied to the driving voltage line PL The corresponding voltage can be stored.
  • the first transistor T1 may be a driving transistor.
  • the first transistor T1 is connected to the driving voltage line PL and the storage capacitor Cst, and generates a driving current flowing from the driving voltage line PL to the light emitting element LE in response to a voltage value stored in the storage capacitor Cst. You can control it.
  • the light emitting element LE may emit light having luminance corresponding to the driving current.
  • a counter electrode (eg, a cathode) of the light emitting element LE may receive the second power voltage ELVSS.
  • the pixel circuit PC includes two transistors and one storage capacitor, but in another embodiment, the pixel circuit PC may include three or more transistors.
  • FIG. 5 is an enlarged view of portion B of the display device 1 of FIG. 3 .
  • an exemplary embodiment of the display device 1 may include a substrate 100 , a pixel circuit PC, a gate line GL, and a data line DL.
  • the substrate 100 may include a display area DA.
  • the pixel circuit PC may be disposed in the display area DA.
  • the pixel circuit PC may overlap the display area DA in a plan view.
  • a plurality of pixels PX may be disposed on a substrate.
  • a plurality of pixel circuits PC may be provided.
  • the plurality of pixel circuits PCs may be arranged in a first direction (eg, x direction) and/or a second direction (eg, y direction).
  • the gate line GL may overlap the display area DA in a plan view.
  • the gate line GL may extend in a first direction (eg, an x direction).
  • the gate line GL may overlap the plurality of pixel circuits PCs arranged in the first direction (eg, x direction) in a plan view.
  • the gate line GL may include a plurality of gate lines GL, and the plurality of gate lines GL may be spaced apart from each other in the second direction (eg, the y direction). there is.
  • the pixel circuit PC may include a gate electrode GE.
  • the gate line GL and the gate electrode GE may be integrally formed as one single and indivisible part.
  • some of the gate lines GL protruding in the second direction (eg, y direction) may define the gate electrode GE.
  • some of the gate lines GL protruding in the -y direction may define a gate electrode GE.
  • some of the gate lines GL extending in the first direction (eg, x direction) may define the gate electrode GE.
  • the gate line GL and the gate electrode GE may interact with each other through the contact hole of the insulating layer. can be electrically connected. In this case, the area occupied by the pixel circuit PC may increase. In one embodiment, since the gate line GL and the gate electrode GE are integrally formed as one single and indivisible part, the area of the substrate 100 can be efficiently utilized.
  • the data line DL may overlap the display area DA in a plan view.
  • the data line DL may extend in the second direction (eg, y direction).
  • the data line DL may cross the gate line GL in a plan view.
  • the data line DL may overlap a plurality of pixel circuits PCs arranged in the second direction (eg, y direction) in a plan view.
  • a plurality of data lines DL may be provided, and the plurality of data lines DL may be spaced apart from each other in a first direction (eg, an x direction).
  • the plurality of data lines DL may overlap each of the plurality of pixel circuits PCs arranged in the first direction (eg, x direction) in a plan view.
  • FIG. 6 is an enlarged view of portion C of the display device 1 of FIG. 3 .
  • an exemplary embodiment of the display device 1 may include a substrate 100 , a fan-out line (FWL), and a sealing member 500 .
  • the substrate 100 may include a non-display area NDA.
  • the fan-out wiring FWL may be disposed in the non-display area NDA.
  • the fan-out wiring FWL may extend in a direction from the pad area to the display area in a plan view.
  • the fan-out wiring FWL may extend in the second direction (eg, y direction).
  • the fan-out wiring FWL may extend in a direction crossing the first direction (eg, x direction) and the second direction (eg, y direction).
  • the fan-out wiring (FWL) may include a material having a higher melting point than the gate wiring.
  • a plurality of fan-out lines (FWL) may be provided.
  • the sealing member 500 may be disposed in the non-display area NDA.
  • the fan-out wiring (FWL) may extend across the sealing member 500 in a plan view.
  • the fan-out wiring (FWL) may include, for example, molybdenum (Mo). Therefore, even if a laser is used in the process of bonding the sealing substrate and the sealing member 500, damage to the fan-out wiring (FWL) can be prevented or reduced.
  • FIG. It is a cross-sectional view schematically illustrating the display device 1 according to an exemplary embodiment along the line E-E' of .
  • an exemplary embodiment of a display device 1 includes a substrate 100, an inorganic insulating layer 200, a pixel circuit (PC), a gate wiring (GL), a data line (DL), an organic insulating layer ( OIL), a light emitting device layer 300, a sealing substrate 400, a fan-out wiring (FWL), and a sealing member 500.
  • the display device 1 or the substrate 100 may include a display area DA and a non-display area NDA.
  • the inorganic insulating layer 200 may be disposed on the substrate 100 .
  • the inorganic insulating layer 200 may overlap the display area DA and the non-display area NDA.
  • the inorganic insulating layer 200 may include a buffer layer 211 , a first inorganic insulating layer 213 , a second inorganic insulating layer 215 , and a third inorganic insulating layer 217 .
  • the buffer layer 211 , the first inorganic insulating layer 213 , the second inorganic insulating layer 215 , and the third inorganic insulating layer 217 may be sequentially stacked on the substrate 100 .
  • the pixel circuit PC may include at least one transistor and at least one storage capacitor Cst.
  • the pixel circuit PC may include a first transistor T1, a second transistor T2, and a storage capacitor Cst.
  • the first transistor T1 may include a first semiconductor layer Act1, a first gate electrode GE1, a first source electrode SE1, and a first drain electrode DE1.
  • the second transistor T2 may include a second semiconductor layer Act2, a second gate electrode GE2, a second source electrode SE2, and a second drain electrode DE2.
  • the storage capacitor Cst may include a first capacitor electrode CE1 and a second capacitor electrode CE2.
  • the buffer layer 211 may be disposed on the substrate 100 .
  • the buffer layer 211 may overlap the display area DA and the non-display area NDA in a plan view.
  • the buffer layer 211 may include an inorganic insulator such as silicon nitride (SiN x ), silicon oxynitride (SiON), or silicon oxide (SiO 2 ), and may have a single layer or multiple layers including the aforementioned inorganic insulator.
  • the first semiconductor layer Act1 and the second semiconductor layer Act2 may be disposed on the buffer layer 211 .
  • the first semiconductor layer Act1 and the second semiconductor layer Act2 may be disposed between the substrate 100 and the first inorganic insulating layer 213 .
  • the first semiconductor layer Act1 and the second semiconductor layer Act2 may overlap the display area DA in a plan view.
  • At least one selected from the first semiconductor layer Act1 and the second semiconductor layer Act2 may include polysilicon.
  • at least one selected from the first semiconductor layer Act1 and the second semiconductor layer Act2 may include amorphous silicon, an oxide semiconductor, or an organic semiconductor.
  • each of the first semiconductor layer Act1 and the second semiconductor layer Act2 may include a channel region and a source region and a drain region respectively disposed on both sides of the channel region.
  • the first inorganic insulating layer 213 may be disposed on the buffer layer 211 , the first semiconductor layer Act1 , and the second semiconductor layer Act2 .
  • the first inorganic insulating layer 213 may be a first gate insulating layer.
  • the first inorganic insulating layer 213 may include silicon oxide (SiO 2 ), silicon nitride (SiN x ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), and tantalum oxide (Ta 2 O 5 ), hafnium oxide (HfO 2 ), or zinc oxide (ZnO x ).
  • the first gate electrode GE1 and the second gate electrode GE2 may be disposed on the first inorganic insulating layer 213 . In one embodiment, the first gate electrode GE1 and the second gate electrode GE2 may be disposed between the first inorganic insulating layer 213 and the second inorganic insulating layer 215 .
  • the first gate electrode GE1 may overlap the first semiconductor layer Act1. In one embodiment, the first gate electrode GE1 may overlap the channel region of the first semiconductor layer Act1.
  • the second gate electrode GE2 may overlap the second semiconductor layer Act2. In one embodiment, the second gate electrode GE2 may overlap the channel region of the second semiconductor layer Act2.
  • the gate line GL may be inserted into the inorganic insulating layer 200 or disposed within the inorganic insulating layer 200 .
  • the gate line GL may be disposed between the first inorganic insulating layer 213 and the second inorganic insulating layer 215 .
  • the gate line GL and the gate electrode may be integrally formed as one single and indivisible part.
  • the gate line GL may be formed integrally with the first gate electrode GE1 and/or the second gate electrode GE2 as a single and indivisible part.
  • the first capacitor electrode CE1 may be disposed on the first inorganic insulating layer 213 .
  • the first capacitor electrode CE1 may be disposed between the first inorganic insulating layer 213 and the second inorganic insulating layer 215 .
  • the first capacitor electrode CE1 and the first gate electrode GE1 may be spaced apart from each other.
  • the first capacitor electrode CE1 and the first gate electrode GE1 may be integrally formed as a single and indivisible part.
  • the gate line GL, the first gate electrode GE1, the second gate electrode GE2, and the first capacitor electrode CE1 may be disposed on the same layer (or immediately above) and may include the same material. there is.
  • the gate line GL, the first gate electrode GE1, the second gate electrode GE2, and the first capacitor electrode CE1 include a material providing a relatively low sheet resistance, for example, aluminum (Al). can do.
  • the second inorganic insulating layer 215 is formed on the gate wiring GL, the first gate electrode GE1, the second gate electrode GE2, the first capacitor electrode CE1, and the first inorganic insulating layer 213. can be placed.
  • the second inorganic insulating layer 215 may be a second gate insulating layer.
  • the second inorganic insulating layer 215 may include silicon oxide (SiO 2 ), silicon nitride (SiN x ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), and tantalum oxide (Ta 2 O 5 ), hafnium oxide (HfO 2 ), or zinc oxide (ZnO x ).
  • the second capacitor electrode CE2 may be disposed on the second inorganic insulating layer 215 .
  • the second capacitor electrode CE2 may overlap the first capacitor electrode CE1 in a plan view.
  • the first capacitor electrode CE1 and the second capacitor electrode CE2 may configure or define the storage capacitor Cst.
  • the second capacitor electrode CE2 may include a conductive material such as molybdenum (Mo).
  • the third inorganic insulating layer 217 may be disposed on the second capacitor electrode CE2 and the second inorganic insulating layer 215 .
  • the third inorganic insulating layer 217 may be an interlayer insulating layer.
  • the third inorganic insulating layer 217 may include silicon oxide (SiO 2 ), silicon nitride (SiN x ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), and tantalum oxide (Ta 2 O 5 ), hafnium oxide (HfO 2 ), or zinc oxide (ZnO x ).
  • the first source electrode SE1, the first drain electrode DE1, the second source electrode SE2, the second drain electrode DE2, and the data line DL are disposed on the third inorganic insulating layer 217. It can be.
  • each of the first source electrode SE1 and the first drain electrode DE1 includes a first inorganic insulating layer 213 , a second inorganic insulating layer 215 , and a third inorganic insulating layer 217 . It may be electrically connected to the first semiconductor layer Act1 through the provided or defined contact hole.
  • Each of the second source electrode SE2 and the second drain electrode DE2 is provided or defined in the first inorganic insulating layer 213, the second inorganic insulating layer 215, and the third inorganic insulating layer 217. It may be electrically connected to the second semiconductor layer Act2 through the contact hole.
  • the data line DL and the first source electrode SE1 or the second source electrode SE2 may be integrally formed as a single and indivisible part.
  • the first source electrode SE1, the first drain electrode DE1, the second source electrode SE2, the second drain electrode DE2, and the data line DL may be disposed on the same layer. and may contain the same substances as each other. At least one selected from the first source electrode SE1, the first drain electrode DE1, the second source electrode SE2, the second drain electrode DE2, and the data line DL is molybdenum (Mo), aluminum ( It may include a conductive material including Al), copper (Cu), or titanium (Ti), and may be provided in a multi-layer or single layer including the above material. In an embodiment, at least one selected from the first source electrode SE1, the first drain electrode DE1, the second source electrode SE2, the second drain electrode DE2, and the data line DL is Ti/ It may have a multilayer structure of Al/Ti.
  • Mo molybdenum
  • Al aluminum
  • Cu copper
  • Ti titanium
  • the organic insulating layer OIL may be disposed on the inorganic insulating layer 200, the first source electrode SE1, the first drain electrode DE1, the second source electrode SE2, and the second drain electrode DE2.
  • the organic insulating layer (OIL) may include an organic material.
  • the organic insulating layer (OIL) is composed of a general purpose polymer such as polymethylmethacrylate (PMMA) or polystyrene (PS), a polymer derivative having a phenolic group, an acrylic polymer, an imide polymer, an aryl ether polymer, an amide polymer, a fluorine polymer, p -Can include an organic insulator such as a xylene-based polymer, a vinyl alcohol-based polymer, or a blend thereof.
  • PMMA polymethylmethacrylate
  • PS polystyrene
  • a polymer derivative having a phenolic group an acrylic polymer, an imide polymer, an aryl ether polymer, an amide polymer,
  • the light emitting device layer 300 may be disposed on the organic insulating layer (OIL). In one embodiment, the light emitting device layer 300 may be disposed on the inorganic insulating layer 200 .
  • the light emitting device layer 300 may include a light emitting device LE and a pixel defining layer 340 (pixel defining layer).
  • the light emitting element LE may be an organic light emitting diode.
  • the light emitting element LE may include a pixel electrode 310 , a light emitting layer 320 , and a counter electrode 330 .
  • the pixel electrode 310 may be disposed on the organic insulating layer OIL.
  • the pixel electrode 310 may be electrically connected to the pixel circuit PC.
  • a contact hole may be defined in the organic insulating layer (OIL).
  • the pixel electrode 310 may be electrically connected to the pixel circuit PC through a contact hole of the organic insulating layer OIL.
  • the pixel electrode 310 may be electrically connected to the first source electrode SE1 or the first drain electrode DE1.
  • the pixel electrode 310 may be directly connected to the first source electrode SE1 or the first drain electrode DE1 through a contact hole of the organic insulating layer OIL.
  • the pixel electrode 310 is indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium oxide (In 2 O 3 : indium oxide), indium gallium oxide (A conductive oxide such as indium gallium oxide (IGO) or aluminum zinc oxide (AZO) may be included.
  • the pixel electrode 310 may include silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), or neodymium (Nd). , iridium (Ir), chromium (Cr), or a reflective film including a compound thereof.
  • the pixel electrode 310 may further include a layer formed of ITO, IZO, ZnO, or In 2 O 3 above/below the reflective layer.
  • a pixel-defining layer 340 having an opening 340OP exposing a central portion of the pixel electrode 310 may be disposed on the pixel electrode 310 .
  • the pixel-defining layer 340 may include an organic insulator and/or an inorganic insulator.
  • the pixel defining layer 340 may include a light blocking material.
  • the opening 340OP of the pixel defining layer 340 may define a light emitting area of light emitted from the light emitting element LE.
  • the pixel defining layer 340 may include spacers SPC protruding in the thickness direction of the substrate 100 .
  • the spacer SPC may protrude from the pixel defining layer 340 in a third direction (eg, z direction).
  • the pixel defining layer 340 having the spacers SPC may be formed using a halftone mask.
  • the spacer SPC includes a material different from that of the pixel defining layer 340 and may be disposed on the pixel defining layer 340 .
  • An emission layer 320 may be disposed in the opening 340OP of the pixel defining layer 340 .
  • the light emitting layer 320 may include a polymer or a low molecular weight organic material that emits light of a predetermined color.
  • a first functional layer and a second functional layer may be respectively disposed below and above the light emitting layer 320 .
  • the first functional layer may include, for example, a hole transport layer (HTL) or a hole transport layer and a hole injection layer (HIL).
  • the second functional layer is a component disposed on the light emitting layer 320 and is optional.
  • the second functional layer may include an electron transport layer (ETL) and/or an electron injection layer (EIL).
  • ETL electron transport layer
  • EIL electron injection layer
  • the first functional layer and/or the second functional layer may be a common layer formed to entirely cover the substrate 100 .
  • the counter electrode 330 may be disposed on the light emitting layer 320 .
  • the counter electrode 330 may be made of a conductive material having a low work function.
  • the counter electrode 330 is silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium ( Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), or a (semi)transparent layer including an alloy thereof.
  • the counter electrode 330 may further include a layer such as ITO, IZO, ZnO, or In 2 O 3 on the (semi)transparent layer containing the aforementioned material.
  • the non-display area NDA may be an area in which the display device 1 does not display an image.
  • the inorganic insulating layer 200 may overlap the non-display area NDA.
  • the fan-out wiring FWL may be disposed in the non-display area NDA.
  • the fan-out wiring FWL may extend in a direction from the pad area to the display area DA in a plan view.
  • the fan-out wiring FWL may be inserted into the inorganic insulating layer 200 or disposed within the inorganic insulating layer 200 .
  • the fan-out wiring FWL may be disposed between the second inorganic insulating layer 215 and the third inorganic insulating layer 217 .
  • the fan-out wiring FWL may be disposed on the same layer as the second capacitor electrode CE2 and may include the same material.
  • a plurality of fan-out lines (FWL) may be provided.
  • fan-out lines may be disposed on the same layer.
  • fan-out lines (FWLs) may include adjacent fan-out lines (FWLs).
  • Adjacent fanout lines FWL may be disposed between the second inorganic insulating layer 215 and the third inorganic insulating layer 217 , respectively.
  • Adjacent fan-out lines (FWL) may include the same material as each other.
  • the fan-out line FWL may include a material having a higher melting point than the gate line GL.
  • the fan-out wiring FWL may include, for example, molybdenum (Mo).
  • Mo molybdenum
  • the sealing substrate 400 may be disposed on the light emitting device layer 300 .
  • the light emitting device layer 300 may be disposed between the substrate 100 and the sealing substrate 400 .
  • the sealing substrate 400 may be a transparent member.
  • the sealing member 500 may be disposed between the substrate 100 and the sealing substrate 400 .
  • the sealing member 500 may be disposed between the inorganic insulating layer 200 and the sealing substrate 400 .
  • the sealing member 500 may overlap the non-display area NDA in a plan view. Therefore, the inner space between the light emitting element layer 300 and the sealing substrate 400 may be sealed, and a moisture absorbent and/or a filler may be disposed in the inner space.
  • a material included in the gate line GL and a material included in the fan-out line FWL may be different from each other.
  • the gate line GL may include a material providing relatively low sheet resistance.
  • the gate line GL may include aluminum (Al). Accordingly, the gate line GL can maintain a low resistance, the response speed of the display device 1 can be increased, and the display quality of the display device 1 can be improved.
  • the gate line GL and the fan-out line FWL may be disposed on different layers.
  • the gate line GL is disposed between the first inorganic insulating layer 213 and the second inorganic insulating layer 215, and the fan-out wiring FWL is disposed between the second inorganic insulating layer 215 ) and the third inorganic insulating layer 217.
  • the gate line GL may maintain a low resistance by including a material providing a relatively low sheet resistance.
  • the fan-out wiring (FWL) may include a material with a high melting point. Even if a laser is used in the process of bonding the sealing substrate 400 and the sealing member 500, damage to the fan-out wiring FWL can be effectively prevented or significantly reduced.
  • FIG. 8A and 8B are cross-sectional views showing an enlarged portion F of FIG. 7 according to an embodiment of the present invention.
  • the gate line GL may be disposed between the first inorganic insulating layer 213 and the second inorganic insulating layer 215 .
  • the gate line GL may include aluminum (Al) and at least one selected from titanium (Ti) and titanium nitride (TiN).
  • the gate line GL may include a first layer L1 and a second layer L2.
  • the first layer L1 may include aluminum (Al).
  • the second layer L2 may be disposed on the first layer L1.
  • the second layer L2 may include titanium (Ti).
  • the second layer L2 may prevent or reduce a hillock defect of the first layer L1 including aluminum (Al).
  • the gate line GL may include a first layer L1, a second layer L2, and an intermediate layer ML.
  • the first layer L1 may include aluminum (Al).
  • the second layer L2 may be disposed on the first layer L1.
  • the second layer L2 may include titanium (Ti).
  • the intermediate layer ML may be disposed between the first layer L1 and the second layer L2.
  • the intermediate layer ML may include titanium nitride (TiN). In this embodiment, the resistance of the gate line GL can be kept low.
  • FIG. 9 is a cross-sectional view schematically illustrating a display device 1 according to another exemplary embodiment of the present invention along lines D-D' in FIG. 5 and lines E-E' in FIG. 6 .
  • FIG. 9 since the same reference numerals as those in FIG. 7 denote the same members, duplicate descriptions will be omitted.
  • an exemplary embodiment of a display device 1 includes a substrate 100, an inorganic insulating layer 200, a pixel circuit (PC), a gate wiring (GL), a data line (DL), an organic insulating layer ( OIL), a light emitting device layer 300, a sealing substrate 400, a fan-out wiring (FWL), an additional fan-out wiring (AFWL), and a sealing member 500.
  • the substrate 100 may include a display area DA and a non-display area NDA.
  • the inorganic insulating layer 200 may be disposed on the substrate 100 .
  • the inorganic insulating layer 200 may overlap the display area DA and the non-display area NDA.
  • the inorganic insulating layer 200 includes a buffer layer 211, a first inorganic insulating layer 213, a second inorganic insulating layer 215, a third inorganic insulating layer 217, and a fourth inorganic insulating layer 219. can do.
  • the buffer layer 211, the first inorganic insulating layer 213, the second inorganic insulating layer 215, the third inorganic insulating layer 217, and the fourth inorganic insulating layer 219 are sequentially stacked on the substrate 100. It can be.
  • the embodiment described with reference to FIG. 9 is characterized by further including a fourth inorganic insulating layer 219 and an additional fan-out wiring (AFWL).
  • AFWL additional fan-out wiring
  • the fourth inorganic insulating layer 219 may be disposed on the third inorganic insulating layer 217 .
  • the fourth inorganic insulating layer 219 may include silicon oxide (SiO 2 ), silicon nitride (SiN x ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), and tantalum oxide (Ta 2 O 5 ), hafnium oxide (HfO 2 ), or zinc oxide (ZnO x ).
  • the pixel circuit PC may include at least one transistor and at least one storage capacitor Cst.
  • the pixel circuit PC may include a first transistor T1, a second transistor T2, and a storage capacitor Cst.
  • the first transistor T1 may include a first semiconductor layer Act1, a first gate electrode GE1, a first source electrode SE1, and a first drain electrode DE1.
  • the second transistor T2 may include a second semiconductor layer Act2, a second gate electrode GE2, a second source electrode SE2, and a second drain electrode DE2.
  • the storage capacitor Cst may include a first capacitor electrode CE1 and a second capacitor electrode CE2.
  • the first source electrode SE1, the first drain electrode DE1, the second source electrode SE2, the second drain electrode DE2, and the data line DL are disposed on the fourth inorganic insulating layer 219. It can be.
  • the additional fan-out wiring AFWL may be arranged in the non-display area NDA.
  • the additional fan-out wiring AFWL may be disposed between the third inorganic insulating layer 217 and the fourth inorganic insulating layer 219 .
  • the additional fan-out wiring AFWL may extend from the pad area to the display area DA in a plan view.
  • the additional fan-out wiring (AFWL) may be arranged alternately with the fan-out wiring (FWL) in a plan view.
  • the additional fan-out wires (AFWL) may be disposed between adjacent fan-out wires (FWL) in a plan view.
  • the additional fan-out wiring AFWL may include a material having a higher melting point than the gate wiring GL.
  • the additional fan-out wiring may include, for example, molybdenum (Mo).
  • Mo molybdenum
  • FIG. 10 is a cross-sectional view schematically illustrating a display device 1 according to another exemplary embodiment of the present invention along lines D-D' in FIG. 5 and lines E-E' in FIG. 6 .
  • FIG. 10 since the same reference numerals as those in FIG. 7 denote the same members, duplicate descriptions will be omitted.
  • a display device 1 includes a substrate 100, an inorganic insulating layer 200, a lower metal layer (BML), a pixel circuit (PC), a gate line (GL), and a data line (DL). ), an organic insulating layer (OIL), a light emitting device layer 300, a sealing substrate 400, a fan-out wiring (FWL), and a sealing member 500.
  • BML lower metal layer
  • PC pixel circuit
  • GL gate line
  • DL data line
  • OIL organic insulating layer
  • a light emitting device layer 300 a sealing substrate 400, a fan-out wiring (FWL), and a sealing member 500.
  • the inorganic insulating layer 200 may be disposed on the substrate 100 .
  • the inorganic insulating layer 200 may overlap the display area DA and the non-display area NDA.
  • the inorganic insulating layer 200 includes a first barrier layer 201, a second barrier layer 203, a buffer layer 211, a first inorganic insulating layer 213, a second inorganic insulating layer 215, and a third inorganic insulating layer.
  • An insulating layer 217 may be included.
  • the first barrier layer 201, the second barrier layer 203, the buffer layer 211, the first inorganic insulating layer 213, the second inorganic insulating layer 215, and the third inorganic insulating layer 217 are formed on the substrate (100) can be stacked in turn.
  • the embodiment described with reference to FIG. 10 is characterized by including a first barrier layer 201, a second barrier layer 203, and a lower metal layer (BML) when compared to the embodiment described with reference to FIG. .
  • BML lower metal layer
  • the position of the fan-out wiring (FWL) is different.
  • the first barrier layer 201 may be disposed on the substrate 100 .
  • the first barrier layer 201 may include an inorganic insulator such as silicon nitride (SiN x ), silicon oxynitride (SiON), or silicon oxide (SiO 2 ), and may be a single layer or multi-layer structure including the aforementioned inorganic insulator.
  • an inorganic insulator such as silicon nitride (SiN x ), silicon oxynitride (SiON), or silicon oxide (SiO 2 .
  • the second barrier layer 203 may be disposed on the first barrier layer 201 .
  • the second barrier layer 203 may include an inorganic insulator such as silicon nitride (SiN x ), silicon oxynitride (SiON), and silicon oxide (SiO 2 ), and may be a single layer or multilayer including the aforementioned inorganic insulator.
  • the buffer layer 211 may be disposed on the second barrier layer 203 . In some embodiments, at least one selected from the first barrier layer 201 and the second barrier layer 203 may be omitted.
  • the lower metal layer BML may be disposed between the substrate 100 and the buffer layer 211 .
  • the lower metal layer (BML) may be disposed between the first barrier layer 201 and the second barrier layer 203 .
  • the lower metal layer BML may overlap at least one of the first semiconductor layer Act1 and the second semiconductor layer Act2 in a plan view.
  • a constant voltage or signal may be applied to the lower metal layer BML.
  • the lower metal layer BML may include molybdenum (Mo).
  • the pixel circuit PC may include at least one transistor and at least one storage capacitor Cst.
  • the pixel circuit PC may include a first transistor T1, a second transistor T2, and a storage capacitor Cst.
  • the first transistor T1 may include a first semiconductor layer Act1, a first gate electrode GE1, a first source electrode SE1, and a first drain electrode DE1.
  • the second transistor T2 may include a second semiconductor layer Act2, a second gate electrode GE2, a second source electrode SE2, and a second drain electrode DE2.
  • the storage capacitor Cst may include a first capacitor electrode CE1 and a second capacitor electrode CE2.
  • At least one selected from the first semiconductor layer Act1 and the second semiconductor layer Act2 may include an oxide semiconductor.
  • the first semiconductor layer Act1 and the second semiconductor layer Act2 may be disposed between the buffer layer 211 and the first inorganic insulating layer 213 .
  • the lower metal layer (BML) overlaps in plan view with at least one selected from the first semiconductor layer (Act1) and the second semiconductor layer (Act2) including an oxide semiconductor, the first transistor (T1) and the second transistor At least one characteristic selected from (T2) may be improved.
  • the fan-out wiring FWL may be disposed in the non-display area NDA.
  • the fan-out wiring FWL may extend in a direction from the pad area to the display area DA in a plan view.
  • the fan-out wiring FWL may be inserted into the inorganic insulating layer 200 .
  • the fan-out wiring FWL may be disposed between the substrate 100 and the buffer layer 211 .
  • the fan-out wiring FWL may be disposed between the first barrier layer 201 and the second barrier layer 203 .
  • the fan-out wiring FWL may be disposed on the same layer as the lower metal layer BML and may include the same material.
  • the fan-out line FWL may include a material having a higher melting point than the gate line GL.
  • the fan-out wiring FWL may include, for example, molybdenum (Mo).
  • Mo molybdenum
  • FIG. 11 is a plan view schematically illustrating a display device 1 according to another exemplary embodiment of the present invention.
  • the same reference numerals as those in FIG. 3 denote the same members, and duplicate descriptions will be omitted.
  • a display device 1 includes a substrate 100, a pixel PX, a gate line, a data line DL, a fan-out line FWL, a driver 700, and an encapsulation layer.
  • the substrate 100 may have a first edge ED1 and a second edge ED2.
  • the first edge ED1 may extend in a first direction (eg, an x direction).
  • the second edge ED2 may extend in a second direction (eg, y direction).
  • the length EDL1 of the first edge ED1 may be longer than the length EDL2 of the second edge ED2.
  • the substrate 100 may include a display area DA and a non-display area NDA.
  • the display area DA may be an area where the display device 1 displays an image.
  • the non-display area NDA may be adjacent to the display area DA. In one embodiment, the non-display area NDA may surround the display area DA.
  • the encapsulation layer may overlap the display area DA in a plan view.
  • the encapsulation layer may include at least one inorganic encapsulation layer and at least one organic encapsulation layer.
  • the encapsulation layer may encapsulate the light emitting device disposed in the display area DA. The embodiment of FIG. 11 will be described in detail with reference to FIG. 12 .
  • FIG. 12 is a schematic cross-sectional view of the display device 1 according to an exemplary embodiment taken along lines G-G' and H-H' of FIG. 11 .
  • FIG. 12 since the same reference numerals as those in FIG. 7 denote the same members, duplicate descriptions will be omitted.
  • an exemplary embodiment of a display device 1 includes a substrate 100, an inorganic insulating layer 200, a pixel circuit (PC), a gate wiring (GL), a data line (DL), an organic insulating layer ( OIL), a light emitting device layer 300, an encapsulation layer 600, and a fan-out wiring (FWL).
  • the substrate 100 may include a display area DA and a non-display area NDA.
  • the embodiment described with reference to FIG. 12 has a difference including the encapsulation layer 600 when compared to the embodiment described with reference to FIG. 7 .
  • the encapsulation layer 600 may be disposed on the light emitting device layer 300 .
  • the encapsulation layer 600 may include at least one inorganic encapsulation layer and at least one organic encapsulation layer. At least one inorganic encapsulation layer and at least one organic encapsulation layer may be alternately laminated.
  • the encapsulation layer 600 may include a first inorganic encapsulation layer 610, an organic encapsulation layer 620, and a second inorganic encapsulation layer 630 sequentially stacked.
  • the first inorganic encapsulation layer 610 , the organic encapsulation layer 620 , and the second inorganic encapsulation layer 630 may overlap the display area DA in a plan view.
  • the first inorganic encapsulation layer 610 , the organic encapsulation layer 620 , and the second inorganic encapsulation layer 630 may be sequentially stacked in the display area DA and may encapsulate the light emitting element LE.
  • the first inorganic encapsulation layer 610 and the second inorganic encapsulation layer 630 may extend from the display area DA to the non-display area NDA.
  • the first inorganic encapsulation layer 610 and the second inorganic encapsulation layer 630 may overlap the non-display area NDA in a plan view.
  • the gate line GL may include a first layer and a second layer.
  • the first layer may include aluminum (Al).
  • a second layer may be disposed on top of the first layer.
  • the second layer may include titanium (Ti).
  • the gate line GL may include a first layer, a second layer, and an intermediate layer.
  • the first layer may include aluminum (Al).
  • a second layer may be disposed on top of the first layer.
  • the second layer may include titanium (Ti).
  • An intermediate layer may be disposed between the first layer and the second layer.
  • the intermediate layer may include titanium nitride (TiN).
  • the inorganic insulating layer 200 may further include a fourth inorganic insulating layer disposed on the third inorganic insulating layer 217 as in the embodiment described with reference to FIG. 9 .
  • the display device 1 may further include an additional fan-out wire as in the embodiment described with reference to FIG. 9 .
  • the inorganic insulating layer 200 may further include a first barrier layer and a second barrier layer as in the embodiment described with reference to FIG. 10 .
  • the display device 1 may further include a lower metal layer as in the embodiment described with reference to FIG. 10 .
  • the fan-out wiring (FWL) may be disposed between the substrate 100 and the buffer layer 211 .
  • FIG. 13 is a schematic cross-sectional view of a display device 1 according to another exemplary embodiment taken along lines G-G' and H-H' of FIG. 11 .
  • FIG. 13 since the same reference numerals as those in FIG. 12 denote the same members, duplicate descriptions will be omitted.
  • a display device 1 includes a substrate 100, an inorganic insulating layer 200, a pixel circuit (PC), a gate line (GL), a data line (DL), an organic insulating layer ( OIL), a light emitting device layer 300, an encapsulation layer 600, a fan-out wiring (FWL) and a lower fan-out wiring (LFWL).
  • the substrate 100 may include a display area DA and a non-display area NDA.
  • the embodiment described with reference to FIG. 13 further includes a lower fan-out wiring (LFWL).
  • the lower fan-out wiring LFWL may be disposed in the non-display area NDA.
  • the lower fan-out wiring LFWL may extend in a direction from the pad area to the display area DA in a plan view.
  • the lower fan-out wiring LFWL may be disposed alternately with the fan-out wiring FWL in a plan view.
  • the lower fan-out wires (LFWL) may be disposed between adjacent fan-out wires (FWL) in a plan view.
  • the lower fan-out line LFWL may include the same material as the gate line GL.
  • the lower fan-out wiring (LFWL) may include aluminum (Al).
  • a process of bonding the encapsulation substrate and the encapsulation member may be omitted.
  • the lower fan-out wiring (LFWL) includes a material with a low melting point, it may not be damaged.
  • embodiments of the display device according to the present invention may include a gate line disposed between the first inorganic insulating layer and the second inorganic insulating layer, overlapping the display area in a plan view, and having a low resistance. Accordingly, since the response speed of the display device is increased, display quality of the display device may be improved.
  • the gate line and the fan-out line may include different materials.
  • the gate wiring may include a material providing low sheet resistance
  • the fan-out wiring may include a material having a high melting point. Therefore, the reliability of the display device can be increased.

Landscapes

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Abstract

본 발명의 일 실시예는, 표시영역 및 패드영역을 포함하는 비표시영역을 포함하는 기판; 상기 기판 상에 배치되며, 제1무기절연층, 제2무기절연층, 및 제3무기절연층을 포함하는 무기절연층; 상기 무기절연층 상에 배치되고 평면도에서 상기 표시영역과 중첩하는 발광소자를 포함하는 발광소자층; 평면도에서 상기 표시영역과 중첩하며 제1방향으로 연장되고 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치된 게이트배선; 및 평면도에서 상기 패드영역으로부터 상기 표시영역으로의 방향으로 연장되고 상기 제2무기절연층 및 상기 제3무기절연층 사이에 배치된 팬아웃배선;을 포함하고, 상기 게이트배선의 면저항은 상기 팬아웃배선의 면저항보다 낮은, 표시 장치를 개시한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다. 또한, 표시 장치는 PC, 테블릿 PC 또는 노트북과 같은 제품의 디스플레이로 사용될 수 있다.
표시 장치는 외부로 화상을 표시하기 위해 발광하는 발광소자 및 화소회로를 포함할 수 있다. 화소회로는 제1방향 또는 제1방향과 교차하는 제2방향으로 연장된 신호선, 예를 들어, 게이트배선과 전기적으로 연결될 수 있으며 전기적 신호를 전달받을 수 있다. 발광소자는 화소회로와 전기적으로 연결되어 화소회로로부터 전달된 신호에 따라 발광할 수 있다.
본 발명의 실시예들은 표시 품질을 개선하고 신뢰성이 높은 표시 장치를 제공하고자 한다.
본 발명의 일 실시예는, 표시영역 및 상기 표시영역의 외측에 배치되고 패드영역을 포함하는 비표시영역을 포함하는 기판; 상기 기판 상에 배치되며, 차례로 적층된 제1무기절연층, 제2무기절연층, 및 제3무기절연층을 포함하는 무기절연층; 상기 무기절연층 상에 배치되고 평면도에서 상기 표시영역과 중첩하는 발광소자를 포함하는 발광소자층; 평면도에서 상기 표시영역과 중첩하며 제1방향으로 연장되고 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치된 게이트배선; 및 평면도에서 상기 패드영역으로부터 상기 표시영역으로의 방향으로 연장되고 상기 제2무기절연층 및 상기 제3무기절연층 사이에 배치된 팬아웃배선;을 포함하고, 상기 게이트배선의 면저항은 상기 팬아웃배선의 면저항보다 낮은, 표시 장치를 개시한다.
일 실시예에 있어서, 상기 게이트배선의 면저항은 상기 팬아웃배선의 면저항의 약 절반 이하일 수 있다.
일 실시예에 있어서, 상기 게이트배선은 알루미늄을 포함하는 제1층 및 상기 제1층 상에 배치되고 티타늄을 포함하는 제2층을 포함하고, 상기 팬아웃배선은 몰리브덴을 포함할 수 있다.
일 실시예에 있어서, 상기 게이트배선은 상기 제1층 및 상기 제2층 사이에 배치되고 티타늄나이트라이드를 포함하는 중간층을 더 포함할 수 있다.
일 실시예에 있어서, 평면도에서 상기 표시영역과 중첩하고 상기 기판 및 상기 제1무기절연층 사이에 배치된 반도체층; 및 평면도에서 상기 반도체층과 중첩하고 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치된 게이트전극;을 더 포함하고, 상기 게이트배선 및 상기 게이트전극은 하나의 단일하고 나눌 수 없는 부분으로 일체로 형성될 수 있다.
일 실시예에 있어서, 상기 무기절연층은 상기 제3무기절연층 상에 배치된 제4무기절연층을 더 포함하고, 상기 제3무기절연층 및 상기 제4무기절연층 사이에 배치되고 상기 팬아웃배선과 동일한 물질을 포함하는 추가팬아웃배선;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 기판은 상기 제1방향으로 연장된 제1가장자리 및 상기 제1방향과 교차하는 제2방향으로 연장된 제2가장자리를 포함하며, 상기 제1가장자리의 길이는 상기 제2가장자리의 길이보다 길 수 있다.
일 실시예에 있어서, 상기 팬아웃배선은 인접한 팬아웃배선들을 포함하고, 상기 인접한 팬아웃배선들은 각각 상기 제2무기절연층 및 상기 제3무기절연층 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 발광소자층 상에 배치된 밀봉기판; 및 상기 기판 및 상기 밀봉기판 사이에 배치되고 평면도에서 상기 표시영역을 둘러싸는 밀봉부재;를 더 포함하고, 평면도에서 상기 팬아웃배선은 상기 밀봉부재를 교차하여 연장되며, 상기 팬아웃배선에 포함된 물질의 녹는점은 상기 게이트배선에 포함된 물질의 녹는점보다 높을 수 있다.
일 실시예에 있어서, 상기 발광소자층 상에 배치되며 무기봉지층 및 유기봉지층을 포함하는 봉지층;을 더 포함할 수 있다.
본 발명의 다른 실시예는, 표시영역 및 상기 표시영역의 외측에 배치되고 패드영역을 포함하는 비표시영역을 포함하는 기판; 상기 기판 상에 배치된 무기절연층; 평면도에서 상기 표시영역과 중첩하고 제1방향으로 연장되며 상기 무기절연층 내에 배치된 게이트배선; 평면도에서 상기 패드영역으로부터 상기 표시영역으로의 방향으로 연장되고 상기 무기절연층 내에 배치되며 상기 게이트배선과 상이한 물질을 포함하는 팬아웃배선; 및 상기 무기절연층 상에 배치되고 평면도에서 상기 표시영역과 중첩하는 발광소자를 포함하는 발광소자층;을 포함하고, 상기 게이트배선의 면저항은 상기 팬아웃배선의 면저항보다 낮은, 표시 장치를 개시한다.
일 실시예에 있어서, 상기 게이트배선의 면저항은 상기 팬아웃배선의 면저항의 약 절반 이하일 수 있다.
일 실시예에 있어서, 상기 게이트배선은 티타늄나이트라이드와 티타늄으로부터 선택된 적어도 하나와 알루미늄을 포함하고, 상기 팬아웃배선은 몰리브덴을 포함할 수 있다.
일 실시예에 있어서, 상기 무기절연층은 차례로 적층된 제1무기절연층, 제2무기절연층, 및 제3무기절연층을 포함하고, 상기 게이트배선은 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치되며, 상기 팬아웃배선은 상기 제2무기절연층 및 상기 제3무기절연층 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 무기절연층은 상기 제3무기절연층 상에 배치된 제4무기절연층을 더 포함하고, 상기 제3무기절연층 및 상기 제4무기절연층 사이에 배치되고 상기 팬아웃배선과 동일한 물질을 포함하는 추가팬아웃배선;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 무기절연층은 차례로 적층된 버퍼층, 제1무기절연층, 및 제2무기절연층을 포함하고, 평면도에서 상기 표시영역과 중첩하고 상기 기판 및 상기 버퍼층 사이에 배치된 하부금속층; 및 평면도에서 상기 하부금속층과 중첩하고 상기 버퍼층 및 상기 제1무기절연층 사이에 배치되며 산화물 반도체를 포함하는 반도체층;을 더 포함하며, 상기 게이트배선은 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치되고, 상기 팬아웃배선은 상기 기판 및 상기 버퍼층 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 기판은 상기 제1방향으로 연장된 제1가장자리 및 상기 제1방향과 교차하는 제2방향으로 연장된 제2가장자리를 포함하며, 상기 제1가장자리의 길이는 상기 제2가장자리의 길이보다 길 수 있다.
일 실시예에 있어서, 상기 팬아웃배선은 인접한 팬아웃배선들을 포함하고, 상기 인접한 팬아웃배선들은 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 발광소자층 상에 배치된 밀봉기판; 및 상기 기판 및 상기 밀봉기판 사이에 배치되고 평면도에서 상기 표시영역을 둘러싸는 밀봉부재;를 더 포함하고, 평면도에서 상기 팬아웃배선은 상기 밀봉부재를 교차하여 연장되고, 상기 팬아웃배선에 포함된 물질의 녹는점은 상기 게이트배선에 포함된 물질의 녹는점보다 높을 수 있다.
일 실시예에 있어서, 상기 발광소자층 상에 배치되며 무기봉지층 및 유기봉지층을 포함하는 봉지층;을 더 포함할 수 있다.
상기한 바와 같이 본 발명의 실시예에서 표시 장치는 제1무기절연층 및 제2무기절연층 사이에 배치되고, 표시영역과 평면도에서 중첩하며, 낮은 저항을 가진 게이트배선을 포함할 수 있다. 따라서, 표시 장치의 응답 속도가 높아지므로 표시 장치의 표시 품질이 높아질 수 있다.
또한, 본 발명의 실시예인 표시 장치는 게이트배선과 팬아웃배선이 서로 다른 물질을 포함할 수 있다. 예를 들어, 게이트배선은 낮은 면저항을 제공하는 물질을 포함할 수 있으며, 팬아웃배선은 녹는점이 높은 물질을 포함할 수 있다. 따라서, 표시 장치의 신뢰성이 높아질 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따라 도 1의 표시 장치를 A-A'선에 따라 개략적으로 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 어느 한 화소를 개략적으로 나타낸 등가회로도이다.
도 5는 도 3의 표시 장치의 B 부분을 확대한 확대도이다.
도 6은 도 3의 표시 장치의 C 부분을 확대한 확대도이다.
도 7은 도 5의 D-D'선 및 도 6의 E-E'선에 따라 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 8a 및 도 8b는 각각 본 발명의 일 실시예에 따라 도 7의 F 부분을 확대하여 나타낸 단면도이다.
도 9는 도 5의 D-D'선 및 도 6의 E-E'선에 따라 본 발명의 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 10은 도 5의 D-D'선 및 도 6의 E-E'선에 따라 본 발명의 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 12는 도 11의 G-G'선 및 H-H'선에 따라 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 13은 도 11의 G-G'선 및 H-H'선에 따라 본 발명의 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라, 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(1)를 개략적으로 나타낸 사시도이다.
도 1을 참조하면, 일 실시예의 표시 장치(1)는 화상을 표시할 수 있다. 표시 장치(1)는 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다. 표시영역(DA)에는 화소(PX)가 배치될 수 있다. 비표시영역(NDA)은 표시영역(DA)을 적어도 일부 둘러쌀 수 있다. 비표시영역(NDA)에는 화소(PX)가 배치되지 않을 수 있다.
일 실시예에서, 도 1에 도시된 것과 같이 표시 장치(1)의 표시영역(DA)은 사각형 형상을 가질 수 있다. 그러나, 다른 실시예에서, 표시영역(DA)은 원형, 타원, 또는 삼각형이나 오각형 등과 같은 다각형일 수 있다. 일 실시예에서, 도 1에 도시된 것처럼 표시 장치(1)는 편평한 형태의 평판 표시 장치일 수 있으나, 표시 장치(1)는 플렉서블, 폴더블, 또는 롤러블 표시 장치 등 다양한 형태로 구현될 수 있다.
복수의 화소(PX)들은 표시영역(DA)에 배치될 수 있다. 복수의 화소(PX)들은 빛을 방출할 수 있으며 표시 장치(1)는 표시영역(DA)에서 화상을 표시할 수 있다. 일 실시예에서, 복수의 화소(PX)들 중 어느 하나는 적색 빛을 방출하거나, 녹색 빛을 방출하거나, 청색 빛을 방출할 수 있다. 다른 실시예에서, 복수의 화소(PX)들 중 어느 하나는 적색 빛을 방출하거나, 녹색 빛을 방출하거나, 청색 빛을 방출하거나, 백색 빛을 방출할 수 있다.
일 실시예에서, 표시 장치(1)의 제1방향으로의 제1길이(LT1)는 표시 장치(1)의 제2방향으로의 제2길이(LT2)보다 길 수 있다. 제1방향으로 배열된 복수의 화소(PX)들의 개수는 제2방향으로 배열된 복수의 화소(PX)들의 개수보다 많을 수 있다. 제1방향 및 제2방향은 서로 교차할 수 있다. 일 실시예에서, 제1방향 및 제2방향은 서로 직교할 수 있다. 제1방향은 x 방향(x축 방향)이고 제2방향은 y 방향(y축 방향)일 수 있다. 다른 실시예로서, 예를 들어, 제1방향 및 제2방향은 서로 예각을 이루거나 서로 둔각을 이룰 수 있다. 이하에서는 제1방향 및 제2방향이 서로 직교하는 경우를 중심으로 상세히 설명하기로 한다. 여기서, 제3 방향(즉, z 방향 또는 z축 방향)은 제1 방향 및 제2 방향이 정의하는 평면에 대해 수직일 수도 있고, 표시 장치(1)의 두께 방향일 수도 있다
다른 실시예에서, 제1길이(LT1)는 제2길이(LT2)보다 짧을 수 있다. 또 다른 실시예에서, 제1길이(LT1) 및 제2길이(LT2)는 서로 동일할 수 있다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따라 도 1의 표시 장치(1)를 A-A'선에 따라 개략적으로 나타낸 단면도이다.
도 2a 및 도 2b를 참조하면, 표시 장치(1)는 기판(100), 무기절연층(200), 발광소자층(300), 및 밀봉구조를 포함할 수 있다. 표시 장치(1)는 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다. 표시영역(DA) 및 비표시영역(NDA)은 기판(100)에 정의될 수 있다. 이러한 실시예에서, 기판(100)은 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다.
일 실시예에서, 기판(100)은 유리를 포함할 수 있다. 다른 실시예에서, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아릴레이트(polyarylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등과 같은 고분자 수지를 포함할 수 있다. 일 실시예에서, 기판(100)은 전술한 고분자 수지를 포함하는 베이스층 및 배리어층(미도시)을 포함하는 다층 구조일 수 있다. 이하에서는 기판(100)이 유리를 포함하는 경우를 중심으로 상세히 설명하기로 한다.
무기절연층(200)은 기판(100) 상에 배치될 수 있다. 무기절연층(200)은 표시영역(DA) 및 비표시영역(NDA)과 중첩할 수 있다. 본 명세서에서 제1구성요소 및 제2구성요소가 서로 중첩한다는 것의 의미는 제1구성요소 및 제2구성요소가 평면도에서(예를 들어, xy 평면) 또는 제3방향에서 서로 중첩한다는 의미이다. 무기절연층(200)은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 징크산화물(ZnOx), 실리콘산화물(SiO2), 실리콘질화물(SiNx), 및 실리콘산질화물(SiON)로부터 선택된적어도 하나의 무기물을 포함할 수 있다. 일 실시예에서, 징크산화물(ZnOx)은 산화아연(ZnO) 및/또는 과산화아연(ZnO2)일 수 있다.
발광소자층(300)은 무기절연층(200) 상에 배치될 수 있다. 발광소자층(300)은 표시영역(DA)과 중첩할 수 있다. 발광소자층(300)은 발광소자를 포함할 수 있다. 발광소자는 유기 발광층을 포함하는 유기발광다이오드(organic light emitting diode)일 수 있다. 또는, 발광소자는 무기 발광층을 포함하는 발광 다이오드(LED)일 수 있다. 발광 다이오드(LED)의 크기는 마이크로(micro) 스케일 또는 나노(nano) 스케일일 수 있다. 일 실시예에서, 발광 다이오드는 마이크로(micro) 발광 다이오드일 수 있다. 또는, 발광 다이오드는 나노로드(nanorod) 발광 다이오드일 수 있다. 나노로드 발광 다이오드는 갈륨나이트라이드(GaN)를 포함할 수 있다. 일 실시예에서, 나노로드 발광 다이오드 상에 색변환층을 배치할 수 있다. 상기 색변환층은 양자점을 포함할 수 있다. 또는, 발광소자는 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot Light Emitting Diode)일 수 있다.
도 2a를 참조하면, 일 실시예에서, 밀봉구조는 밀봉기판(400) 및 밀봉부재(500)를 포함할 수 있다. 밀봉기판(400)은 발광소자층(300) 상에 배치될 수 있다. 이러한 실시예에서, 발광소자층(300)은 기판(100) 및 밀봉기판(400) 사이에 배치될 수 있다. 밀봉기판(400)은 투명한 부재일 수 있다. 일 실시예에서, 밀봉기판(400)은 유리를 포함할 수 있다.
밀봉부재(500)는 기판(100) 및 밀봉기판(400) 사이에 배치될 수 있다. 일 실시예에서, 밀봉부재(500)는 무기절연층(200) 및 밀봉기판(400) 사이에 배치될 수 있다. 밀봉부재(500)는 평면도에서 표시영역(DA)을 둘러쌀 수 있다. 밀봉부재(500)는 평면도에서 비표시영역(NDA)과 중첩할 수 있다. 따라서, 발광소자층(300) 및 밀봉기판(400) 사이의 내부공간은 밀봉될 수 있으며, 상기 내부공간에는 흡습재 및/또는 충진재가 배치될 수 있다.
일 실시예에서, 밀봉부재(500)는 실런트일 수 있다. 다른 실시예에서, 밀봉부재(500)는 레이저에 의해서 경화되는 물질을 포함할 수 있다. 일 실시예에서, 밀봉부재(500)는 프릿(frit)일 수 있다. 이러한 실시예에서, 밀봉부재(500)는 우레탄계 수지, 에폭시계 수지, 또는 아크릴계 수지와 같은 유기 실런트, 또는 무기 실런트를 포함할 수 있다. 일 실시예에서, 밀봉부재(500)는 실리콘(silicone)을 포함할 수 있다. 우레탄계 수지로서는, 예를 들어, 우레탄 아크릴레이트 등을 사용할 수 있다. 아크릴계 수지로는, 예를 들어, 부틸아크릴레이트, 에틸헥실아크레이트 등을 사용할 수 있다. 한편, 밀봉부재(500)는 열에 의해서 경화되는 물질을 포함할 수 있다.
도 2b를 참조하면, 다른 실시예에서, 밀봉구조는 봉지층(600)을 포함할 수 있다. 봉지층(600)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층은 교대로 적층될 수 있다. 일 실시예에서, 봉지층(600)은 차례로 적층된 제1무기봉지층(610), 유기봉지층(620), 및 제2무기봉지층(630)을 포함할 수 있다. 제1무기봉지층(610) 및 제2무기봉지층(630)은 비표시영역(NDA)에서 서로 접촉할 수 있다. 무기봉지층은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 징크산화물(ZnOx), 실리콘산화물(SiO2), 실리콘질화물(SiNx), 및 실리콘산질화물(SiON)로부터 선택된적어도 하나의 무기물을 포함할 수 있다. 일 실시예에서, 징크산화물(ZnOx)은 산화아연(ZnO) 및/또는 과산화아연(ZnO2)일 수 있다. 유기봉지층은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 또는 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 유기봉지층은 아크릴레이트(acrylate)를 포함할 수 있다.
또 다른 실시예에서, 밀봉구조는 도 2a의 밀봉기판(400)과 밀봉부재(500) 및 도 2b의 봉지층(600)을 포함할 수 있다.
일 실시예에서, 밀봉구조 상에는 터치센서층(미도시)이 배치될 수 있다. 터치센서층은 외부의 입력, 예를 들어, 터치 이벤트에 따른 좌표정보를 획득할 수 있다.
일 실시예에서, 상기 터치센서층 상에는 반사방지층(미도시)이 배치될 수 있다. 반사방지층은 표시 장치(1)를 향해 입사하는 빛의 반사율을 감소시킬 수 있다. 일 실시예에서, 반사방지층은 위상지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다.
다른 실시예에서, 반사방지층은 블랙매트릭스와 컬러필터들을 포함할 수 있다. 컬러필터들은 표시 장치(1)의 발광소자에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 컬러필터들 각각은 적색, 녹색, 또는 청색의 안료나 염료를 포함할 수 있다. 또는, 컬러필터들 각각은 전술한 안료나 염료 외에 양자점을 더 포함할 수 있다. 또는, 컬러필터들 중 일부는 전술한 안료나 염료를 포함하지 않을 수 있으며, 산화티타늄과 같은 산란입자들을 포함할 수 있다.
다른 실시예에서, 반사방지층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1반사층과 제2반사층을 포함할 있다. 제1반사층 및 제2반사층에서 각각 반사된 제1반사광과 제2반사광은 상쇄 간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치(1)를 개략적으로 나타낸 평면도이다.
도 3을 참조하면, 표시 장치(1)의 일 실시예는 기판(100), 화소(PX), 게이트배선, 데이터선(DL), 팬아웃배선(FWL), 밀봉부재(500), 및 구동부(700)를 포함할 수 있다. 기판(100)은 제1가장자리(ED1) 및 제2가장자리(ED2)를 가질 수 있다. 제1가장자리(ED1)는 제1방향(예를 들어, x 방향)으로 연장될 수 있다. 제2가장자리(ED2)는 제2방향(예를 들어, y 방향)으로 연장될 수 있다. 일 실시예에서, 제1가장자리(ED1)의 길이(EDL1)는 제2가장자리(ED2)의 길이(EDL2)보다 길 수 있다. 제1방향(예를 들어, x 방향)으로 배열된 화소(PX)들의 개수는 제2방향(예를 들어, y 방향)으로 배열된 화소(PX)들의 개수보다 많을 수 있다.
기판(100)은 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 표시 장치(1)가 화상을 표시하는 영역일 수 있다. 비표시영역(NDA)은 표시영역(DA)과 인접할 수 있다. 일 실시예에서, 비표시영역(NDA)은 표시영역(DA)을 둘러쌀 수 있다. 비표시영역(NDA)은 표시 장치(1)가 화상을 표시하지 않는 영역일 수 있다. 비표시영역(NDA)은 패드영역(PADA)을 포함할 수 있다. 패드영역(PADA)은 표시영역(DA)의 외측에 배치될 수 있다. 일 실시예에서, 패드영역(PADA)은 복수개로 구비될 수 있다. 이러한 실시예에서, 패드영역(PADA)은 복수의 패드영역(PADA)들을 포함할 수 있다. 일 실시예에서, 패드영역(PADA)은 제1방향(예를 들어, x 방향)으로 나란히 배열될 수 있다. 도 3에서 패드영역(PADA)이 복수개인 것을 도시하고 있으나, 다른 실시예에서, 표시 장치(1)는 하나의 패드영역(PADA)을 포함할 수 있다. 도 3에서 패드영역(PADA)이 표시영역(DA)으로부터 -y 방향으로 외측에 배치된 것을 도시하고 있으나, 다른 실시예에서, 패드영역(PADA)은 표시영역(DA)으로부터 y 방향, -x 방향 또는 x 방향으로 외측에 배치될 수 있다.
화소(PX)는 표시영역(DA)에 배치될 수 있다. 화소(PX)는 표시영역(DA)에 복수개로 구비될 수 있다. 화소(PX)는 게이트배선 및 데이터선(DL)과 전기적으로 연결될 수 있다. 게이트배선은 제1방향(예를 들어, x 방향)으로 연장될 수 있다. 게이트배선은 평면도에서 표시영역(DA)과 중첩할 수 있다. 게이트배선은 예를 들어, 스캔선(SL)일 수 있다. 데이터선(DL)은 제2방향(예를 들어, y 방향)으로 연장될 수 있다. 평면도에서 데이터선(DL)은 표시영역(DA)과 중첩할 수 있다.
팬아웃배선(FWL)은 패드영역(PADA)으로부터 표시영역(DA)으로의 방향으로 연장될 수 있다. 팬아웃배선(FWL)은 평면도에서 비표시영역(NDA)과 중첩할 수 있다. 일 실시예에서, 팬아웃배선(FWL)은 신호선일 수 있다. 팬아웃배선(FWL)은 데이터선(DL)과 전기적으로 연결될 수 있다. 다른 실시예에서, 팬아웃배선(FWL)은 전원공급선일 수 있다. 일 실시예에서, 팬아웃배선(FWL)은 복수의 패드영역(PADA)들로부터 표시영역(DA)으로 연장될 수 있다.
밀봉부재(500)는 비표시영역(NDA)에 배치될 수 있다. 밀봉부재(500)는 평면도에서 표시영역(DA)을 둘러쌀 수 있다. 일 실시예에서, 팬아웃배선(FWL)은 평면도에서 밀봉부재(500)를 교차하거나 밀봉부재(500)와 중첩하여 연장될 수 있다.
구동부(700)는 패드영역(PADA)에 배치될 수 있다. 도시하지 않았으나, 패드영역(PADA)에는 패드가 배치될 수 있으며, 구동부(700)는 패드와 전기적으로 연결될 수 있다. 구동부(700)는 표시 장치(1)를 구동하기 위한 신호들과 전압들을 생성하여 출력할 수 있다. 구동부(700)에서 생성된 신호들 및/또는 전압들은 팬아웃배선(FWL)을 통해 표시영역(DA)에 배치된 화소(PX)로 전달될 수 있다. 구동부(700)는 집적회로(integrated circuit, IC)를 포함할 수 있다. 구동부(700)는 이방성 도전 필름(anisotropic conductive film)에 의해 패드와 전기적으로 연결될 수 있다. 일부 실시예에서, 구동부(700)는 인쇄 회로 보드를 포함할 수 있다. 인쇄 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board)이거나, 강성 인쇄 회로 보드(rigid printed circuit board)일 수 있다. 또는 구동부(700)는 경우에 따라 강성 인쇄 회로 보드와 연성 인쇄 회로 보드를 모두 포함하는 복합 인쇄 회로 보드를 포함할 수 있다. 이러한 실시예에서, 인쇄 회로 보드에는 집적회로가 배치될 수 있다.
일 실시예에서, 게이트배선이 포함하는 물질 및 팬아웃배선(FWL)이 포함하는 물질은 서로 상이할 수 있다. 게이트배선은 상대적으로 낮은 면저항을 제공하는 물질을 포함할 수 있다. 일 실시예에서, 게이트배선은 알루미늄(Al)을 포함할 수 있다. 따라서, 게이트배선의 면저항(sheet resistance, 단위: Ω/sq)은 팬아웃배선(FWL)의 면저항보다 낮을 수 있다. 게이트배선의 면저항은 팬아웃배선(FWL)의 면저항보다 2배 이상 낮을 수 있다. 즉, 게이트배선의 면저항은 팬아웃배선(FWL)의 면저항의 약 절반(즉, 약 50%) 이하일 수 있다. 일 실시예에서, 예를 들어, 게이트배선의 면저항의 값은 팬아웃배선(FWL)의 면저항의 값의 약 30% 일 수 있다. 일 실시예에서, 게이트배선은 제1방향(예를 들어, x 방향)으로 연장될 수 있다. 제1가장자리(ED1)의 길이(EDL1)는 제2가장자리(ED2)의 길이(EDL2)보다 길기 때문에, 제1방향(예를 들어, x 방향)으로 연장된 게이트배선의 면저항은 작을 필요가 있다. 일 실시예에서, 게이트배선은 낮은 면저항을 제공하는 물질을 포함하기 때문에 면저항이 낮을 수 있다. 따라서, 표시 장치(1)의 응답 속도가 높아질 수 있으며 표시 장치(1)의 표시 품질이 높아질 수 있다.
일 실시예에서, 팬아웃배선(FWL)은 게이트배선보다 높은 녹는점을 가진 물질을 포함할 수 있다. 이러한 실시예에서, 팬아웃배선(FWL)에 포함된 물질의 녹는점은 게이트배선에 포함된 물질의 녹는점보다 높일 수 있다. 일 실시예에서, 예를 들어, 팬아웃배선(FWL)은 몰리브덴(Mo)을 포함할 수 있다. 팬아웃배선(FWL)은 평면도에서 밀봉부재(500)를 교차하여 연장될 수 있다. 밀봉기판과 밀봉부재(500)를 합착시키는 공정에서 레이저가 사용될 수 있다. 만약, 팬아웃배선(FWL)이 알루미늄(Al)을 포함하는 경우, 알루미늄(Al)의 녹는점은 상대적으로 낮으므로 레이저에 의해 녹을 수 있다. 이러한 경우, 알루미늄(Al)을 포함하는 팬아웃배선(FWL)은 손상되거나 팬아웃배선(FWL)의 면저항이 높아질 수 있다. 일 실시예에서, 팬아웃배선(FWL)은 예를 들어, 몰리브덴(Mo)을 포함할 수 있다. 따라서, 밀봉기판과 밀봉부재(500)를 합착시키는 공정에서 레이저가 사용되더라도 팬아웃배선(FWL)이 손상되는 것이 효과적으로 방지 상당히 감소될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 어느 한 화소(PX)를 개략적으로 나타낸 등가회로도이다.
도 4를 참조하면, 화소(PX)는 화소회로(PC) 및 화소회로(PC)와 전기적으로 연결된 발광소자(LE)를 포함할 수 있다. 화소회로(PC)는 제1트랜지스터(T1), 제2트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 화소(PX)는 발광소자(LE)를 통해 예를 들어, 적색, 녹색, 또는 청색의 빛을 방출하거나, 적색, 녹색, 청색, 또는 백색의 빛을 방출할 수 있다.
제2트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 제2트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)으로부터 입력되는 스캔 전압 또는 스캔 신호(Sn)에 따라 데이터선(DL)으로부터 입력된 데이터 전압 또는 데이터 신호(Dm)를 제1트랜지스터(T1)로 전달할 수 있다.
스토리지 커패시터(Cst)는 제2트랜지스터(T2)와 구동전압선(PL)에 연결되며, 제2트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1전원전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
제1트랜지스터(T1)는 구동 트랜지스터일 수 있다. 제1트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 발광소자(LE)를 흐르는 구동 전류를 제어할 수 있다. 발광소자(LE)는 구동 전류에 대응되는 휘도를 갖는 빛을 방출할 수 있다. 발광소자(LE)의 대향전극(예를 들어, 캐소드)는 제2전원전압(ELVSS)을 공급받을 수 있다.
도 4는 화소회로(PC)가 2개의 트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 도시하고 있으나, 다른 실시예에서, 화소회로(PC)는 3개 또는 그 이상의 트랜지스터를 포함할 수 있다.
도 5는 도 3의 표시 장치(1)의 B 부분을 확대한 확대도이다.
도 3 및 도 5를 참조하면, 표시 장치(1)의 일 실시예는 기판(100), 화소회로(PC), 게이트배선(GL), 및 데이터선(DL)을 포함할 수 있다. 기판(100)은 표시영역(DA)을 포함할 수 있다. 화소회로(PC)는 표시영역(DA)에 배치될 수 있다. 이러한 실시예에서, 화소회로(PC)는 평면도에서 표시영역(DA)과 중첩할 수 있다. 일 실시예에서, 복수의 화소(PX)들은 기판 상에 배치될 수 있다. 화소회로(PC)는 복수개로 구비될 수 있다. 이러한 실시예에서, 복수의 화소회로(PC)들은 제1방향(예를 들어, x 방향) 및/또는 제2방향(예를 들어, y 방향)으로 배열될 수 있다.
게이트배선(GL)은 평면도에서 표시영역(DA)과 중첩할 수 있다. 게이트배선(GL)은 제1방향(예를 들어, x 방향)으로 연장될 수 있다. 게이트배선(GL)은 제1방향(예를 들어, x 방향)으로 배열된 복수의 화소회로(PC)들과 평면도에서 중첩할 수 있다. 도 5에 도시하지 않았으나, 게이트배선(GL)은 복수의 게이트배선(GL)들을 포함할 수 있으며, 복수의 게이트배선(GL)들은 제2방향(예를 들어, y 방향)으로 서로 이격될 수 있다.
화소회로(PC)는 게이트전극(GE)을 포함할 수 있다. 게이트배선(GL) 및 게이트전극(GE)은 하나의 단일하고 나눌 수 없는 부분으로 일체로 형성될 수 있다. 일 실시예에서, 제2방향(예를 들어, y 방향)으로 돌출된 게이트배선(GL) 중 일부는 게이트전극(GE)을 정의할 수 있다. 일 실시예에서, 도 5에 도시된 것처럼 -y 방향으로 돌출된 게이트배선(GL) 중 일부는 게이트전극(GE)을 정의할 수 있다. 다른 실시예에서, 제1방향(예를 들어, x 방향)으로 연장된 게이트배선(GL) 중 일부는 게이트전극(GE)을 정의할 수 있다. 만약, 게이트배선(GL) 및 게이트전극(GE)이 하나의 단일하고 나눌 수 없는 부분으로 일체로 형성되지 않는 경우, 게이트배선(GL) 및 게이트전극(GE)은 절연층의 컨택홀을 통해 서로 전기적으로 연결될 수 있다. 이러한 경우, 화소회로(PC)가 차지하는 영역이 늘어날 수 있다. 일 실시예에서, 게이트배선(GL) 및 게이트전극(GE)이 하나의 단일하고 나눌 수 없는 부분으로 일체로 형성되므로 기판(100)의 영역이 효율적으로 활용될 수 있다.
데이터선(DL)은 평면도에서 표시영역(DA)과 중첩할 수 있다. 데이터선(DL)은 제2방향(예를 들어, y 방향)으로 연장될 수 있다. 데이터선(DL)은 평면도에서 게이트배선(GL)과 서로 교차할 수 있다. 도 5에 도시하지 않았으나, 데이터선(DL)은 제2방향(예를 들어, y 방향)으로 배열된 복수의 화소회로(PC)들과 평면도에서 중첩할 수 있다. 데이터선(DL)은 복수개로 구비될 수 있으며, 복수의 데이터선(DL)들은 제1방향(예를 들어, x 방향)으로 서로 이격될 수 있다. 복수의 데이터선(DL)들은 제1방향(예를 들어, x 방향)으로 배열된 복수의 화소회로(PC)들과 평면도에서 각각 중첩할 수 있다.
도 6은 도 3의 표시 장치(1)의 C 부분을 확대한 확대도이다.
도 3 및 도 6을 참조하면, 표시 장치(1)의 일 실시예는 기판(100), 팬아웃배선(FWL), 및 밀봉부재(500)를 포함할 수 있다. 기판(100)은 비표시영역(NDA)을 포함할 수 있다. 팬아웃배선(FWL)은 비표시영역(NDA)에 배치될 수 있다. 팬아웃배선(FWL)은 평면도에서 패드영역으로부터 표시영역으로의 방향으로 연장될 수 있다. 일 실시예에서, 팬아웃배선(FWL)은 제2방향(예를 들어, y 방향)으로 연장될 수 있다. 다른 실시예에서, 팬아웃배선(FWL)은 제1방향(예를 들어, x 방향) 및 제2방향(예를 들어, y 방향)과 교차하는 방향으로 연장될 수 있다. 팬아웃배선(FWL)은 게이트배선보다 높은 녹는점을 가진 물질을 포함할 수 있다. 팬아웃배선(FWL)은 복수개로 구비될 수 있다.
밀봉부재(500)는 비표시영역(NDA)에 배치될 수 있다. 일 실시예에서, 팬아웃배선(FWL)은 평면도에서 밀봉부재(500)를 교차하여 연장될 수 있다. 일 실시예에서, 팬아웃배선(FWL)은 예를 들어, 몰리브덴(Mo)을 포함할 수 있다. 따라서, 밀봉기판과 밀봉부재(500)를 합착시키는 공정에서 레이저가 사용되더라도 팬아웃배선(FWL)이 손상되는 것이 방지 또는 감소될 수 있다.도 7은 도 5의 D-D'선 및 도 6의 E-E'선에 따라 본 발명의 일 실시예에 따른 표시 장치(1)를 개략적으로 나타낸 단면도이다.
도 7을 참조하면, 표시 장치(1)의 일 실시예는 기판(100), 무기절연층(200), 화소회로(PC), 게이트배선(GL), 데이터선(DL), 유기절연층(OIL), 발광소자층(300), 밀봉기판(400), 팬아웃배선(FWL), 및 밀봉부재(500)를 포함할 수 있다. 표시 장치(1) 또는 기판(100)은 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다.
무기절연층(200)은 기판(100) 상에 배치될 수 있다. 무기절연층(200)은 표시영역(DA) 및 비표시영역(NDA)과 중첩할 수 있다. 무기절연층(200)은 버퍼층(211), 제1무기절연층(213), 제2무기절연층(215), 및 제3무기절연층(217)을 포함할 수 있다. 버퍼층(211), 제1무기절연층(213), 제2무기절연층(215), 및 제3무기절연층(217)은 기판(100) 상에 차례로 적층될 수 있다.
화소회로(PC)는 적어도 하나의 트랜지스터 및 적어도 하나의 스토리지 커패시터(Cst)를 포함할 수 있다. 일 실시예에서, 화소회로(PC)는 제1트랜지스터(T1), 제2트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 제1트랜지스터(T1)는 제1반도체층(Act1), 제1게이트전극(GE1), 제1소스전극(SE1), 및 제1드레인전극(DE1)을 포함할 수 있다. 제2트랜지스터(T2)는 제2반도체층(Act2), 제2게이트전극(GE2), 제2소스전극(SE2), 및 제2드레인전극(DE2)을 포함할 수 있다. 스토리지 커패시터(Cst)는 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)을 포함할 수 있다.
버퍼층(211)은 기판(100) 상에 배치될 수 있다. 버퍼층(211)은 평면도에서 표시영역(DA) 및 비표시영역(NDA)과 중첩할 수 있다. 버퍼층(211)은 실리콘질화물(SiNx), 실리콘산질화물(SiON), 또는 실리콘산화물(SiO2)과 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
제1반도체층(Act1) 및 제2반도체층(Act2)은 버퍼층(211) 상에 배치될 수 있다. 일 실시예에서, 제1반도체층(Act1) 및 제2반도체층(Act2)은 기판(100) 및 제1무기절연층(213) 사이에 배치될 수 있다. 제1반도체층(Act1) 및 제2반도체층(Act2)은 평면도에서 표시영역(DA)과 중첩할 수 있다. 제1반도체층(Act1) 및 제2반도체층(Act2)로부터 선택된 적어도 하나는 폴리 실리콘을 포함할 수 있다. 또는, 제1반도체층(Act1) 및 제2반도체층(Act2)로부터 선택된 적어도 하나는 비정질(amorphous) 실리콘을 포함하거나, 산화물 반도체를 포함하거나, 유기 반도체 등을 포함할 수 있다. 일 실시예에서, 각각의 제1반도체층(Act1) 및 제2반도체층(Act2)은 채널영역 및 채널영역의 양측에 각각 배치된 소스영역 및 드레인영역을 포함할 수 있다.
제1무기절연층(213)은 버퍼층(211), 제1반도체층(Act1), 및 제2반도체층(Act2) 상에 배치될 수 있다. 일 실시예에서, 제1무기절연층(213)은 제1게이트절연층일 수 있다. 제1무기절연층(213)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnOx)등과 같은 무기 절연물을 포함할 수 있다.
제1게이트전극(GE1) 및 제2게이트전극(GE2)은 제1무기절연층(213) 상에 배치될 수 있다. 일 실시예에서, 제1게이트전극(GE1) 및 제2게이트전극(GE2)은 제1무기절연층(213) 및 제2무기절연층(215) 사이에 배치될 수 있다. 제1게이트전극(GE1)은 제1반도체층(Act1)과 중첩할 수 있다. 일 실시예에서, 제1게이트전극(GE1)은 제1반도체층(Act1)의 채널영역과 중첩할 수 있다. 제2게이트전극(GE2)은 제2반도체층(Act2)과 중첩할 수 있다. 일 실시예에서, 제2게이트전극(GE2)은 제2반도체층(Act2)의 채널영역과 중첩할 수 있다.
게이트배선(GL)은 무기절연층(200)에 삽입되거나, 무기절연층(200) 내에 배치될 수 있다. 이러한 실시예에서, 게이트배선(GL)은 제1무기절연층(213) 및 제2무기절연층(215) 사이에 배치될 수 있다. 일 실시예에서, 게이트배선(GL) 및 게이트전극은 하나의 단일하고 나눌 수 없는 부분으로 일체로 형성될 수 있다. 일 실시예에서, 게이트배선(GL)은 제1게이트전극(GE1) 및/또는 제2게이트전극(GE2)과 하나의 단일하고 나눌 수 없는 부분으로 일체로 형성될 수 있다.
제1커패시터전극(CE1)은 제1무기절연층(213) 상에 배치될 수 있다. 제1커패시터전극(CE1)은 제1무기절연층(213) 및 제2무기절연층(215) 사이에 배치될 수 있다. 일 실시예에서, 제1커패시터전극(CE1)은 제1게이트전극(GE1)과 서로 이격될 수 있다. 다른 실시예에서, 제1커패시터전극(CE1)은 제1게이트전극(GE1)과 하나의 단일하고 나눌 수 없는 부분으로 일체로 형성될 수 있다.
게이트배선(GL), 제1게이트전극(GE1), 제2게이트전극(GE2), 및 제1커패시터전극(CE1)은 동일한 층에(또는 바로 위에) 배치될 수 있으며 서로 동일한 물질을 포함할 수 있다. 게이트배선(GL), 제1게이트전극(GE1), 제2게이트전극(GE2), 및 제1커패시터전극(CE1)은 상대적으로 낮은 면저항을 제공하는 물질, 예를 들어, 알루미늄(Al)을 포함할 수 있다.
제2무기절연층(215)은 게이트배선(GL), 제1게이트전극(GE1), 제2게이트전극(GE2), 제1커패시터전극(CE1), 및 제1무기절연층(213) 상에 배치될 수 있다. 일 실시예에서, 제2무기절연층(215)은 제2게이트절연층일 수 있다. 제2무기절연층(215)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnOx) 등과 같은 무기 절연물을 포함할 수 있다.
제2커패시터전극(CE2)은 제2무기절연층(215) 상에 배치될 수 있다. 제2커패시터전극(CE2)은 평면도에서 제1커패시터전극(CE1)과 중첩할 수 있다. 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)은 스토리지 커패시터(Cst)를 구성하거나 정의할 수 있다. 제2커패시터전극(CE2)은 몰리브덴(Mo) 등 도전 물질을 포함할 수 있다.
제3무기절연층(217)은 제2커패시터전극(CE2) 및 제2무기절연층(215) 상에 배치될 수 있다. 일 실시예에서, 제3무기절연층(217)은 층간절연층일 수 있다. 제3무기절연층(217)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnOx) 등과 같은 무기 절연물을 포함할 수 있다.
제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 제2드레인전극(DE2), 및 데이터선(DL)은 제3무기절연층(217) 상에 배치될 수 있다. 일 실시예에서, 각각의 제1소스전극(SE1) 및 제1드레인전극(DE1)은 제1무기절연층(213), 제2무기절연층(215), 및 제3무기절연층(217)에 구비 또는 정의된 컨택홀을 통해 제1반도체층(Act1)과 전기적으로 연결될 수 있다. 각각의 제2소스전극(SE2) 및 제2드레인전극(DE2)은 제1무기절연층(213), 제2무기절연층(215), 및 제3무기절연층(217)에 구비 또는 정의된 컨택홀을 통해 제2반도체층(Act2)과 전기적으로 연결될 수 있다. 일 실시예에서, 데이터선(DL)은 제1소스전극(SE1) 또는 제2소스전극(SE2)과 하나의 단일하고 나눌 수 없는 부분으로 일체로 형성될 수 있다.
일 실시예에서, 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 제2드레인전극(DE2), 및 데이터선(DL)은 동일한 층에 배치될 수 있으며 서로 동일한 물질을 포함할 수 있다. 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 제2드레인전극(DE2), 및 데이터선(DL)으로부터 선택된 적어도 하나는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 또는 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 구비될 수 있다. 일 실시예에서, 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 제2드레인전극(DE2), 및 데이터선(DL)으로부터 선택된 적어도 하나는 Ti/Al/Ti의 다층 구조를 가질 수 있다.
유기절연층(OIL)은 무기절연층(200), 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2) 상에 배치될 수 있다. 유기절연층(OIL)은 유기물질을 포함할 수 있다. 유기절연층(OIL)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 또는 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
발광소자층(300)은 유기절연층(OIL) 상에 배치될 수 있다. 일 실시예에서, 발광소자층(300)은 무기절연층(200) 상에 배치될 수 있다. 발광소자층(300)은 발광소자(LE) 및 화소정의막(340, Pixel Defining Layer)을 포함할 수 있다. 일 실시예에서, 발광소자(LE)는 유기발광다이오드일 수 있다. 발광소자(LE)는 화소전극(310), 발광층(320), 및 대향전극(330)을 포함할 수 있다.
화소전극(310)은 유기절연층(OIL) 상에 배치될 수 있다. 화소전극(310)은 화소회로(PC)와 전기적으로 연결될 수 있다. 일 실시예에서, 유기절연층(OIL)에는 컨택홀이 정의될 수 있다. 화소전극(310)은 유기절연층(OIL)의 컨택홀을 통해 화소회로(PC)와 전기적으로 연결될 수 있다. 일 실시예에서, 화소전극(310)은 제1소스전극(SE1) 또는 제1드레인전극(DE1)과 전기적으로 연결될 수 있다. 일 실시예에서, 화소전극(310)은 유기절연층(OIL)의 컨택홀을 통해 제1소스전극(SE1) 또는 제1드레인전극(DE1)과 직접적으로 연결될 수 있다. 화소전극(310)은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 산화아연(ZnO), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 다른 실시예로, 화소전극(310)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 다른 실시예로, 화소전극(310)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다.
화소전극(310) 상에는 화소전극(310)의 중앙부를 노출시키는 개구부(340OP)가 정의된 화소정의막(340)이 배치될 수 있다. 화소정의막(340)은 유기절연물 및/또는 무기절연물을 포함할 수 있다. 일부 실시예에서, 화소정의막(340)은 광차단물질을 포함할 수 있다. 화소정의막(340)의 개구부(340OP)는 발광소자(LE)에서 방출되는 빛의 발광영역을 정의할 수 있다.
일 실시예에서, 화소정의막(340)은 기판(100)의 두께 방향으로 돌출된 스페이서(SPC)를 구비할 수 있다. 스페이서(SPC)는 화소정의막(340)에서 제3방향(예를 들어, z 방향)으로 돌출될 수 있다. 스페이서(SPC)를 구비한 화소정의막(340)을 하프톤 마스크를 이용하여 형성될 수 있다. 일부 실시예에서, 스페이서(SPC)는 화소정의막(340)과 상이한 물질을 포함하며, 화소정의막(340) 상에 배치될 수 있다.
화소정의막(340)의 개구부(340OP)에는 발광층(320)이 배치될 수 있다. 발광층(320)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 도시되지는 않았으나, 발광층(320)의 아래와 위에는 각각 제1기능층 및 제2기능층이 배치될 수 있다. 제1기능층은 예컨대, 홀 수송층(HTL: Hole Transport Layer)을 포함하거나, 홀 수송층 및 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2기능층은 발광층(320) 위에 배치되는 구성요소로서, 선택적(optional)이다. 제2기능층은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제1기능층 및/또는 제2기능층은 후술할 대향전극(330)과 마찬가지로 기판(100)을 전체적으로 커버하도록 형성되는 공통층일 수 있다.
대향전극(330)은 발광층(320) 상에 배치될 수 있다. 대향전극(330)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 일 실시예에서, 예컨대, 대향전극(330)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(330)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
비표시영역(NDA)은 표시 장치(1)가 화상을 표시하지 않는 영역일 수 있다. 무기절연층(200)은 평면도에서 비표시영역(NDA)과 중첩할 수 있다.
팬아웃배선(FWL)은 비표시영역(NDA)에 배치될 수 있다. 팬아웃배선(FWL)은 평면도에서 패드영역으로부터 표시영역(DA)으로의 방향으로 연장될 수 있다. 팬아웃배선(FWL)은 무기절연층(200)에 삽입되거나 무기절연층(200) 내에 배치될 수 있다. 팬아웃배선(FWL)은 제2무기절연층(215) 및 제3무기절연층(217) 사이에 배치될 수 있다. 일 실시예에서, 팬아웃배선(FWL)은 제2커패시터전극(CE2)과 동일한 층에 배치될 수 있으며 동일한 물질을 포함할 수 있다. 팬아웃배선(FWL)은 복수개로 구비될 수 있다.
복수의 팬아웃배선(FWL)들은 동일한 층에 배치될 수 있다. 일 실시예에서, 예를 들어, 팬아웃배선(FWL)들은 인접한 팬아웃배선(FWL)들을 포함할 수 있다. 인접한 팬아웃배선(FWL)들은 각각 제2무기절연층(215) 및 제3무기절연층(217) 사이에 배치될 수 있다. 인접한 팬아웃배선(FWL)들은 서로 동일한 물질을 포함할 수 있다.
팬아웃배선(FWL)은 게이트배선(GL)보다 높은 녹는점을 가진 물질을 포함할 수 있다. 팬아웃배선(FWL)은 예를 들어, 몰리브덴(Mo)을 포함할 수 있다. 이러한 실시예에서, 밀봉기판(400)과 밀봉부재(500)를 합착시키는 공정에서 레이저가 사용되더라도 팬아웃배선(FWL)이 손상되는 것이 효과적으로 방지 또는 상당히 감소될 수 있다.
밀봉기판(400)은 발광소자층(300) 상에 배치될 수 있다. 이를 다시 말하면, 발광소자층(300)은 기판(100) 및 밀봉기판(400) 사이에 배치될 수 있다. 밀봉기판(400)은 투명한 부재일 수 있다.
밀봉부재(500)는 기판(100) 및 밀봉기판(400) 사이에 배치될 수 있다. 일 실시예에서, 밀봉부재(500)는 무기절연층(200) 및 밀봉기판(400) 사이에 배치될 수 있다. 밀봉부재(500)는 평면도에서 비표시영역(NDA)과 중첩할 수 있다. 따라서, 발광소자층(300) 및 밀봉기판(400) 사이의 내부공간은 밀봉될 수 있으며, 상기 내부공간에는 흡습재 및/또는 충진재가 배치될 수 있다.
게이트배선(GL)이 포함하는 물질 및 팬아웃배선(FWL)이 포함하는 물질은 서로 상이할 수 있다. 게이트배선(GL)은 상대적으로 낮은 면저항을 제공하는 물질을 포함할 수 있다. 일 실시예에서, 예를 들어, 게이트배선(GL)은 알루미늄(Al)을 포함할 수 있다. 따라서, 게이트배선(GL)은 낮은 저항을 유지할 수 있고, 표시 장치(1)의 응답 속도가 높아질 수 있으며, 표시 장치(1)의 표시 품질이 높아질 수 있다.
게이트배선(GL) 및 팬아웃배선(FWL)은 서로 상이한 층에 배치될 수 있다. 일 실시예에서, 예를 들어, 게이트배선(GL)은 제1무기절연층(213) 및 제2무기절연층(215) 사이에 배치되고 팬아웃배선(FWL)은 제2무기절연층(215) 및 제3무기절연층(217) 사이에 배치될 수 있다. 게이트배선(GL)은 상대적으로 낮은 면저항을 제공하는 물질을 포함하여 낮은 저항을 유지할 수 있다. 팬아웃배선(FWL)은 높은 녹는점을 가진 물질을 포함할 수 있다. 밀봉기판(400)과 밀봉부재(500)를 합착시키는 공정에서 레이저가 사용되더라도 팬아웃배선(FWL)이 손상되는 것이 효과적으로 방지 또는 상당히 감소될 수 있다.
도 8a 및 도 8b는 각각 본 발명의 일 실시예에 따라 도 7의 F 부분을 확대하여 나타낸 단면도이다.
도 8a 및 도 8b를 참조하면, 게이트배선(GL)은 제1무기절연층(213) 및 제2무기절연층(215) 사이에 배치될 수 있다. 게이트배선(GL)은 티타늄(Ti) 및 티타늄나이트라이드(TiN)로부터 선택된 적어도 하나 및 알루미늄(Al)을 포함할 수 있다.
도 8a를 참조하면, 일 실시예에서, 게이트배선(GL)은 제1층(L1) 및 제2층(L2)을 포함할 수 있다. 제1층(L1)은 알루미늄(Al)을 포함할 수 있다. 제2층(L2)은 제1층(L1) 상에 배치될 수 있다. 제2층(L2)은 티타늄(Ti)을 포함할 수 있다. 제2층(L2)은 알루미늄(Al)을 포함하는 제1층(L1)의 힐락(hillock) 불량을 방지 또는 감소시킬 수 있다.
도 8b를 참조하면, 일 실시예에서, 게이트배선(GL)은 제1층(L1), 제2층(L2), 및 중간층(ML)을 포함할 수 있다. 제1층(L1)은 알루미늄(Al)을 포함할 수 있다. 제2층(L2)은 제1층(L1) 상에 배치될 수 있다. 제2층(L2)은 티타늄(Ti)을 포함할 수 있다. 중간층(ML)은 제1층(L1) 및 제2층(L2) 사이에 배치될 수 있다. 중간층(ML)은 티타늄나이트라이드(TiN)를 포함할 수 있다. 이러한 실시예에서, 게이트배선(GL)의 저항이 낮게 유지될 수 있다.
도 9는 도 5의 D-D'선 및 도 6의 E-E'선에 따라 본 발명의 다른 실시예에 따른 표시 장치(1)를 개략적으로 나타낸 단면도이다. 도 9에 있어서, 도 7과 동일한 참조부호는 동일부재를 의미하므로 중복된 설명은 생략하기로 한다.
도 9를 참조하면, 표시 장치(1)의 일 실시예는 기판(100), 무기절연층(200), 화소회로(PC), 게이트배선(GL), 데이터선(DL), 유기절연층(OIL), 발광소자층(300), 밀봉기판(400), 팬아웃배선(FWL), 추가팬아웃배선(AFWL), 및 밀봉부재(500)를 포함할 수 있다. 기판(100)은 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다.
무기절연층(200)은 기판(100) 상에 배치될 수 있다. 무기절연층(200)은 표시영역(DA) 및 비표시영역(NDA)과 중첩할 수 있다. 무기절연층(200)은 버퍼층(211), 제1무기절연층(213), 제2무기절연층(215), 제3무기절연층(217), 및 제4무기절연층(219)을 포함할 수 있다. 버퍼층(211), 제1무기절연층(213), 제2무기절연층(215), 제3무기절연층(217), 및 제4무기절연층(219)은 기판(100) 상에 차례로 적층될 수 있다. 도 9를 참조하여 설명하는 실시예는 도 7을 참조하여 설명한 실시예와 비교하였을 때 제4무기절연층(219) 및 추가팬아웃배선(AFWL)을 더 포함하는 특징이 있다.
일 실시예에서, 도 9에 도시된 것처럼, 제4무기절연층(219)은 제3무기절연층(217) 상에 배치될 수 있다. 제4무기절연층(219)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 징크산화물(ZnOx) 등과 같은 무기 절연물을 포함할 수 있다.
화소회로(PC)는 적어도 하나의 트랜지스터 및 적어도 하나의 스토리지 커패시터(Cst)를 포함할 수 있다. 일 실시예에서, 화소회로(PC)는 제1트랜지스터(T1), 제2트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 제1트랜지스터(T1)는 제1반도체층(Act1), 제1게이트전극(GE1), 제1소스전극(SE1), 및 제1드레인전극(DE1)을 포함할 수 있다. 제2트랜지스터(T2)는 제2반도체층(Act2), 제2게이트전극(GE2), 제2소스전극(SE2), 및 제2드레인전극(DE2)을 포함할 수 있다. 스토리지 커패시터(Cst)는 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)을 포함할 수 있다. 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 제2드레인전극(DE2), 및 데이터선(DL)은 제4무기절연층(219) 상에 배치될 수 있다.
추가팬아웃배선(AFWL)은 비표시영역(NDA)에 배치될 수 있다. 추가팬아웃배선(AFWL)은 제3무기절연층(217) 및 제4무기절연층(219) 사이에 배치될 수 있다. 추가팬아웃배선(AFWL)은 평면도에서 패드영역으로부터 표시영역(DA)으로의 방향으로 연장될 수 있다. 추가팬아웃배선(AFWL)은 평면도에서 팬아웃배선(FWL)과 교번하여 배치될 수 있다. 일 실시예에서, 예를 들어, 추가팬아웃배선(AFWL)은 평면도에서 인접한 팬아웃배선(FWL)들 사이에 배치될 수 있다. 추가팬아웃배선(AFWL)은 게이트배선(GL)보다 높은 녹는점을 가진 물질을 포함할 수 있다. 추가팬아웃배선(AFWL)은 예를 들어, 몰리브덴(Mo)을 포함할 수 있다. 이러한 실시예에서, 밀봉기판(400)과 밀봉부재(500)를 합착시키는 공정에서 레이저가 사용되더라도 추가팬아웃배선(AFWL)이 손상되는 것이 효과적으로 방지 또는 상당히 감소될 수 있다.
도 10은 도 5의 D-D'선 및 도 6의 E-E'선에 따라 본 발명의 또 다른 실시예에 따른 표시 장치(1)를 개략적으로 나타낸 단면도이다. 도 10에 있어서, 도 7과 동일한 참조부호는 동일부재를 의미하므로 중복된 설명은 생략하기로 한다.
도 10을 참조하면, 표시 장치(1)의 일 실시예는 기판(100), 무기절연층(200), 하부금속층(BML), 화소회로(PC), 게이트배선(GL), 데이터선(DL), 유기절연층(OIL), 발광소자층(300), 밀봉기판(400), 팬아웃배선(FWL), 및 밀봉부재(500)를 포함할 수 있다.
무기절연층(200)은 기판(100) 상에 배치될 수 있다. 무기절연층(200)은 표시영역(DA) 및 비표시영역(NDA)과 중첩할 수 있다. 무기절연층(200)은 제1배리어층(201), 제2배리어층(203), 버퍼층(211), 제1무기절연층(213), 제2무기절연층(215), 및 제3무기절연층(217)을 포함할 수 있다. 제1배리어층(201), 제2배리어층(203), 버퍼층(211), 제1무기절연층(213), 제2무기절연층(215), 및 제3무기절연층(217)은 기판(100) 상에 차례로 적층될 수 있다. 도 10을 참조하여 설명하는 실시예는 도 7을 참조하여 설명한 실시예와 비교하였을 때 제1배리어층(201), 제2배리어층(203), 및 하부금속층(BML)을 포함하는 특징이 있다. 또한, 팬아웃배선(FWL)의 위치가 상이한 특징이 있다.
제1배리어층(201)은 기판(100) 상에 배치될 수 있다. 제1배리어층(201)은 실리콘질화물(SiNx), 실리콘산질화물(SiON), 또는 실리콘산화물(SiO2)과 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
제2배리어층(203)은 제1배리어층(201) 상에 배치될 수 있다. 제2배리어층(203)은 실리콘질화물(SiNx), 실리콘산질화물(SiON), 및 실리콘산화물(SiO2)과 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다. 버퍼층(211)은 제2배리어층(203) 상에 배치될 수 있다. 일부 실시예에서, 제1배리어층(201) 및 제2배리어층(203)으로부터 선택된 적어도 하나는 생략될 수 있다.
하부금속층(BML)은 기판(100) 및 버퍼층(211) 사이에 배치될 수 있다. 일 실시예에서, 하부금속층(BML)은 제1배리어층(201) 및 제2배리어층(203) 사이에 배치될 수 있다. 하부금속층(BML)은 평면도에서 제1반도체층(Act1) 및 제2반도체층(Act2) 중 적어도 하나와 중첩할 수 있다. 일부 실시예에서, 하부금속층(BML)에 정전압 또는 신호가 인가될 수 있다. 하부금속층(BML)은 몰리브덴(Mo)을 포함할 수 있다.
화소회로(PC)는 적어도 하나의 트랜지스터 및 적어도 하나의 스토리지 커패시터(Cst)를 포함할 수 있다. 일 실시예에서, 화소회로(PC)는 제1트랜지스터(T1), 제2트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 제1트랜지스터(T1)는 제1반도체층(Act1), 제1게이트전극(GE1), 제1소스전극(SE1), 및 제1드레인전극(DE1)을 포함할 수 있다. 제2트랜지스터(T2)는 제2반도체층(Act2), 제2게이트전극(GE2), 제2소스전극(SE2), 및 제2드레인전극(DE2)을 포함할 수 있다. 스토리지 커패시터(Cst)는 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)을 포함할 수 있다.
제1반도체층(Act1) 및 제2반도체층(Act2)으로부터 선택된 적어도 하나는 산화물 반도체를 포함할 수 있다. 제1반도체층(Act1) 및 제2반도체층(Act2)은 버퍼층(211) 및 제1무기절연층(213) 사이에 배치될 수 있다. 하부금속층(BML)이 산화물 반도체를 포함하는 제1반도체층(Act1) 및 제2반도체층(Act2)으로부터 선택된 적어도 하나와 평면도에서 중첩하는 이러한 실시예에서, 제1트랜지스터(T1) 및 제2트랜지스터(T2)로부터 선택된 적어도 하나의 특성이 개선될 수 있다.
팬아웃배선(FWL)은 비표시영역(NDA)에 배치될 수 있다. 팬아웃배선(FWL)은 평면도에서 패드영역으로부터 표시영역(DA)으로의 방향으로 연장될 수 있다. 팬아웃배선(FWL)은 무기절연층(200)에 삽입될 수 있다. 팬아웃배선(FWL)은 기판(100) 및 버퍼층(211) 사이에 배치될 수 있다. 일 실시예에서, 팬아웃배선(FWL)은 제1배리어층(201) 및 제2배리어층(203) 사이에 배치될 수 있다. 팬아웃배선(FWL)은 하부금속층(BML)과 동일한 층에 배치될 수 있으며 동일한 물질을 포함할 수 있다.
팬아웃배선(FWL)은 게이트배선(GL)보다 높은 녹는점을 가진 물질을 포함할 수 있다. 팬아웃배선(FWL)은 예를 들어, 몰리브덴(Mo)을 포함할 수 있다. 이러한 실시예에서, 밀봉기판(400)과 밀봉부재(500)를 합착시키는 공정에서 레이저가 사용되더라도 팬아웃배선(FWL)이 손상되는 것이 효과적으로 방지 또는 상당히 감소될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치(1)를 개략적으로 나타낸 평면도이다. 도 11에 있어서, 도 3과 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다.
도 11을 참조하면, 표시 장치(1)의 일 실시예는 기판(100), 화소(PX), 게이트배선, 데이터선(DL), 팬아웃배선(FWL), 구동부(700), 및 봉지층을 포함할 수 있다. 기판(100)은 제1가장자리(ED1) 및 제2가장자리(ED2)를 가질 수 있다. 제1가장자리(ED1)는 제1방향(예를 들어, x 방향)으로 연장될 수 있다. 제2가장자리(ED2)는 제2방향(예를 들어, y 방향)으로 연장될 수 있다. 일 실시예에서, 제1가장자리(ED1)의 길이(EDL1)는 제2가장자리(ED2)의 길이(EDL2)보다 길 수 있다.
기판(100)은 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 표시 장치(1)가 화상을 표시하는 영역일 수 있다. 비표시영역(NDA)은 표시영역(DA)과 인접할 수 있다. 일 실시예에서, 비표시영역(NDA)은 표시영역(DA)을 둘러쌀 수 있다.
일 실시예에서, 봉지층은 평면도에서 표시영역(DA)과 중첩할 수 있다. 봉지층은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 봉지층은 표시영역(DA)에 배치된 발광소자를 밀봉할 수 있다. 이하 도 11의 실시예를 도 12를 참조하여 상세히 설명하기로 한다.
도 12는 도 11의 G-G'선 및 H-H'선에 따라 본 발명의 일 실시예에 따른 표시 장치(1)를 개략적으로 나타낸 단면도이다. 도 12에 있어서, 도 7과 동일한 참조부호는 동일부재를 의미하므로 중복된 설명은 생략하기로 한다.
도 12를 참조하면, 표시 장치(1)의 일 실시예는 기판(100), 무기절연층(200), 화소회로(PC), 게이트배선(GL), 데이터선(DL), 유기절연층(OIL), 발광소자층(300), 봉지층(600), 및 팬아웃배선(FWL)을 포함할 수 있다. 기판(100)은 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다. 도 12를 참조하여 설명하는 실시예는 도 7을 참조하여 설명하는 실시예와 비교하였을 때 봉지층(600)을 포함하는 차이가 있다.
봉지층(600)은 발광소자층(300) 상에 배치될 수 있다. 봉지층(600)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층은 교대로 적층될 수 있다. 일 실시예에서, 봉지층(600)은 차례로 적층된 제1무기봉지층(610), 유기봉지층(620), 및 제2무기봉지층(630)을 포함할 수 있다.
제1무기봉지층(610), 유기봉지층(620), 및 제2무기봉지층(630)은 표시영역(DA)과 평면도에서 중첩할 수 있다. 제1무기봉지층(610), 유기봉지층(620), 및 제2무기봉지층(630)은 표시영역(DA)에서 차례로 적층될 수 있으며 발광소자(LE)를 밀봉할 수 있다.
제1무기봉지층(610) 및 제2무기봉지층(630)은 표시영역(DA)으로부터 비표시영역(NDA)으로 연장될 수 있다. 제1무기봉지층(610) 및 제2무기봉지층(630)은 비표시영역(NDA)과 평면도에서 중첩할 수 있다.
일 실시예에서, 게이트배선(GL)은 제1층 및 제2층을 포함할 수 있다. 제1층은 알루미늄(Al)을 포함할 수 있다. 제2층은 제1층 상에 배치될 수 있다. 제2층은 티타늄(Ti)을 포함할 수 있다.
일 실시예에서, 게이트배선(GL)은 제1층, 제2층, 및 중간층을 포함할 수 있다. 제1층은 알루미늄(Al)을 포함할 수 있다. 제2층은 제1층 상에 배치될 수 있다. 제2층은 티타늄(Ti)을 포함할 수 있다. 중간층은 제1층 및 제2층 사이에 배치될 수 있다. 중간층은 티타늄나이트라이드(TiN)를 포함할 수 있다.
일 실시예에서, 무기절연층(200)은 도 9를 참조하여 설명한 실시예와 같이 제3무기절연층(217) 상에 배치된 제4무기절연층을 더 포함할 수 있다. 일 실시예에서, 표시 장치(1)는 도 9를 참조하여 설명한 실시예와 같이 추가팬아웃배선을 더 포함할 수 있다.
일 실시예에서, 무기절연층(200)은 도 10을 참조하여 설명한 실시예와 같이 제1배리어층 및 제2배리어층을 더 포함할 수 있다. 표시 장치(1)는 도 10을 참조하여 설명한 실시예와 같이 하부금속층을 더 포함할 수 있다. 이러한 실시예에서, 팬아웃배선(FWL)은 기판(100) 및 버퍼층(211) 사이에 배치될 수 있다.
도 13은 도 11의 G-G'선 및 H-H'선에 따라 본 발명의 다른 실시예에 따른 표시 장치(1)를 개략적으로 나타낸 단면도이다. 도 13에 있어서, 도 12와 동일한 참조부호는 동일부재를 의미하므로 중복된 설명은 생략하기로 한다.
도 13을 참조하면, 표시 장치(1)의 일 실시예는 기판(100), 무기절연층(200), 화소회로(PC), 게이트배선(GL), 데이터선(DL), 유기절연층(OIL), 발광소자층(300), 봉지층(600), 팬아웃배선(FWL) 및 하부팬아웃배선(LFWL)을 포함할 수 있다. 기판(100)은 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다. 도 13을 참조하여 설명하는 실시예는 도 12를 참조하여 설명하는 실시예와 비교하였을 때 하부팬아웃배선(LFWL)을 더 포함하는 특징이 있다.
하부팬아웃배선(LFWL)은 비표시영역(NDA)에 배치될 수 있다. 하부팬아웃배선(LFWL)은 평면도에서 패드영역으로부터 표시영역(DA)으로의 방향으로 연장될 수 있다. 하부팬아웃배선(LFWL)은 평면도에서 팬아웃배선(FWL)과 교번하여 배치될 수 있다. 일 실시예에서, 예를 들어, 하부팬아웃배선(LFWL)은 평면도에서 인접한 팬아웃배선(FWL)들 사이에 배치될 수 있다. 하부팬아웃배선(LFWL)은 게이트배선(GL)과 동일한 물질을 포함할 수 있다. 일 실시예에서, 예를 들어, 하부팬아웃배선(LFWL)은 알루미늄(Al)을 포함할 수 있다. 표시 장치(1)가 봉지층(600)을 포함하는 실시예에서, 밀봉기판과 밀봉부재를 합착시키는 공정이 생략될 수 있다. 이러한 실시예에서, 하부팬아웃배선(LFWL)이 녹는점이 낮은 물질을 포함하더라도 손상되지 않을 수 있다.
전술한 바와 같이 본 발명에 따른 표시 장치의 실시예들은 제1무기절연층 및 제2무기절연층 사이에 배치되고, 표시영역과 평면도에서 중첩하며, 낮은 저항을 가진 게이트배선을 포함할 수 있다. 따라서, 표시 장치의 응답 속도가 높아지므로 표시 장치의 표시 품질이 높아질 수 있다.
이러한 실시예들에서, 게이트배선과 팬아웃배선이 서로 다른 물질을 포함할 수 있다. 일 실시예에서, 예를 들어, 게이트배선은 낮은 면저항을 제공하는 물질을 포함할 수 있으며, 팬아웃배선은 녹는점이 높은 물질을 포함할 수 있다. 따라서, 표시 장치의 신뢰성이 높아질 수 있다.이와 같은 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 표시영역 및 상기 표시영역의 외측에 배치되고 패드영역을 포함하는 비표시영역을 포함하는 기판;
    상기 기판 상에 배치되며, 차례로 적층된 제1무기절연층, 제2무기절연층, 및 제3무기절연층을 포함하는 무기절연층;
    상기 무기절연층 상에 배치되고 평면도에서 상기 표시영역과 중첩하는 발광소자를 포함하는 발광소자층;
    평면도에서 상기 표시영역과 중첩하며 제1방향으로 연장되고 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치된 게이트배선; 및
    평면도에서 상기 패드영역으로부터 상기 표시영역으로의 방향으로 연장되고 상기 제2무기절연층 및 상기 제3무기절연층 사이에 배치된 팬아웃배선;을 포함하고,
    상기 게이트배선의 면저항은 상기 팬아웃배선의 면저항보다 낮은, 표시 장치.
  2. 제1항에 있어서,
    상기 게이트배선의 면저항은 상기 팬아웃배선의 면저항의 약 절반 이하인, 표시 장치.
  3. 제1항에 있어서,
    상기 게이트배선은 알루미늄을 포함하는 제1층 및 상기 제1층 상에 배치되고 티타늄을 포함하는 제2층을 포함하고,
    상기 팬아웃배선은 몰리브덴을 포함하는, 표시 장치.
  4. 제3항에 있어서,
    상기 게이트배선은 상기 제1층 및 상기 제2층 사이에 배치되고 티타늄나이트라이드를 포함하는 중간층을 더 포함하는, 표시 장치.
  5. 제1항에 있어서,
    평면도에서 상기 표시영역과 중첩하고 상기 기판 및 상기 제1무기절연층 사이에 배치된 반도체층; 및
    평면도에서 상기 반도체층과 중첩하고 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치된 게이트전극;을 더 포함하고,
    상기 게이트배선 및 상기 게이트전극은 하나의 단일하고 나눌 수 없는 부분으로 일체로 형성된, 표시 장치.
  6. 제1항에 있어서,
    상기 무기절연층은 상기 제3무기절연층 상에 배치된 제4무기절연층을 더 포함하고,
    상기 제3무기절연층 및 상기 제4무기절연층 사이에 배치되고 상기 팬아웃배선과 동일한 물질을 포함하는 추가팬아웃배선;을 더 포함하는, 표시 장치.
  7. 제1항에 있어서,
    상기 기판은 상기 제1방향으로 연장된 제1가장자리 및 상기 제1방향과 교차하는 제2방향으로 연장된 제2가장자리를 포함하며,
    상기 제1가장자리의 길이는 상기 제2가장자리의 길이보다 긴, 표시 장치.
  8. 제1항에 있어서,
    상기 팬아웃배선은 인접한 팬아웃배선들을 포함하고,
    상기 인접한 팬아웃배선들은 각각 상기 제2무기절연층 및 상기 제3무기절연층 사이에 배치된, 표시 장치.
  9. 제1항에 있어서,
    상기 발광소자층 상에 배치된 밀봉기판; 및
    상기 기판 및 상기 밀봉기판 사이에 배치되고 평면도에서 상기 표시영역을 둘러싸는 밀봉부재;를 더 포함하고,
    평면도에서 상기 팬아웃배선은 상기 밀봉부재를 교차하여 연장되며,
    상기 팬아웃배선에 포함된 물질의 녹는점은 상기 게이트배선에 포함된 물질의 녹는점보다 높은, 표시 장치.
  10. 제1항에 있어서,
    상기 발광소자층 상에 배치되며 무기봉지층 및 유기봉지층을 포함하는 봉지층;을 더 포함하는, 표시 장치.
  11. 표시영역 및 상기 표시영역의 외측에 배치되고 패드영역을 포함하는 비표시영역을 포함하는 기판;
    상기 기판 상에 배치된 무기절연층;
    평면도에서 상기 표시영역과 중첩하고 제1방향으로 연장되며 상기 무기절연층 내에 배치된 게이트배선;
    평면도에서 상기 패드영역으로부터 상기 표시영역으로의 방향으로 연장되고 상기 무기절연층 내에 배치되며 상기 게이트배선과 상이한 물질을 포함하는 팬아웃배선; 및
    상기 무기절연층 상에 배치되고 평면도에서 상기 표시영역과 중첩하는 발광소자를 포함하는 발광소자층;을 포함하고,
    상기 게이트배선의 면저항은 상기 팬아웃배선의 면저항보다 낮은, 표시 장치.
  12. 제11항에 있어서,
    상기 게이트배선의 면저항은 상기 팬아웃배선의 면저항의 약 절반 이하인, 표시 장치.
  13. 제11항에 있어서,
    상기 게이트배선은 티타늄나이트라이드와 티타늄으로부터 선택된 적어도 하나와 알루미늄을 포함하고,
    상기 팬아웃배선은 몰리브덴을 포함하는, 표시 장치.
  14. 제11항에 있어서,
    상기 무기절연층은 차례로 적층된 제1무기절연층, 제2무기절연층, 및 제3무기절연층을 포함하고,
    상기 게이트배선은 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치되며,
    상기 팬아웃배선은 상기 제2무기절연층 및 상기 제3무기절연층 사이에 배치된, 표시 장치.
  15. 제14항에 있어서,
    상기 무기절연층은 상기 제3무기절연층 상에 배치된 제4무기절연층을 더 포함하고,
    상기 제3무기절연층 및 상기 제4무기절연층 사이에 배치되고 상기 팬아웃배선과 동일한 물질을 포함하는 추가팬아웃배선;을 더 포함하는, 표시 장치.
  16. 제11항에 있어서,
    상기 무기절연층은 차례로 적층된 버퍼층, 제1무기절연층, 및 제2무기절연층을 포함하고,
    평면도에서 상기 표시영역과 중첩하고 상기 기판 및 상기 버퍼층 사이에 배치된 하부금속층; 및
    평면도에서 상기 하부금속층과 중첩하고 상기 버퍼층 및 상기 제1무기절연층 사이에 배치되며 산화물 반도체를 포함하는 반도체층;을 더 포함하며,
    상기 게이트배선은 상기 제1무기절연층 및 상기 제2무기절연층 사이에 배치되고,
    상기 팬아웃배선은 상기 기판 및 상기 버퍼층 사이에 배치된, 표시 장치.
  17. 제11항에 있어서,
    상기 기판은 상기 제1방향으로 연장된 제1가장자리 및 상기 제1방향과 교차하는 제2방향으로 연장된 제2가장자리를 포함하며,
    상기 제1가장자리의 길이는 상기 제2가장자리의 길이보다 긴, 표시 장치.
  18. 제11항에 있어서,
    상기 팬아웃배선은 인접한 팬아웃배선들을 포함하고,
    상기 인접한 팬아웃배선들은 동일한 층에 배치된, 표시 장치.
  19. 제11항에 있어서,
    상기 발광소자층 상에 배치된 밀봉기판; 및
    상기 기판 및 상기 밀봉기판 사이에 배치되고 평면도에서 상기 표시영역을 둘러싸는 밀봉부재;를 더 포함하고,
    평면도에서 상기 팬아웃배선은 상기 밀봉부재를 교차하여 연장되고,
    상기 팬아웃배선에 포함된 물질의 녹는점은 상기 게이트배선에 포함된 물질의 녹는점보다 높은, 표시 장치.
  20. 제11항에 있어서,
    상기 발광소자층 상에 배치되며 무기봉지층 및 유기봉지층을 포함하는 봉지층;을 더 포함하는, 표시 장치.
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