WO2022220476A1 - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
WO2022220476A1
WO2022220476A1 PCT/KR2022/004939 KR2022004939W WO2022220476A1 WO 2022220476 A1 WO2022220476 A1 WO 2022220476A1 KR 2022004939 W KR2022004939 W KR 2022004939W WO 2022220476 A1 WO2022220476 A1 WO 2022220476A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
disposed
contact
wire
contact pattern
Prior art date
Application number
PCT/KR2022/004939
Other languages
English (en)
French (fr)
Inventor
김태훈
곽민채
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to EP22788332.9A priority Critical patent/EP4325575A1/en
Priority to CN202280026688.3A priority patent/CN117158128A/zh
Publication of WO2022220476A1 publication Critical patent/WO2022220476A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/353—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels characterised by the geometrical arrangement of the RGB subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/871—Self-supporting sealing arrangements
    • H10K59/8723—Vertical spacers, e.g. arranged between the sealing arrangement and the OLED

Definitions

  • the present invention relates to a display device.
  • the display device is applied to various electronic devices such as a smart phone, a digital camera, a notebook computer, a navigation system, a smart television, and a vehicle instrument panel.
  • an organic light emitting diode display displays an image using an organic light emitting diode that generates light by recombination of electrons and holes.
  • the organic light emitting diode display includes a plurality of transistors that provide a driving current to the organic light emitting diode.
  • a non-display area (or a bezel area) excluding the display area is minimized.
  • the width of the power wiring disposed in the non-display area (or the bezel area) may be reduced. In this case, the resistance of the power wiring is increased, and the current is concentrated in the bottleneck section of the power wiring, so that heat may be generated in the power wiring.
  • An object of the present invention is to provide a display device capable of preventing or reducing heat generation in power wiring.
  • a display device is a display device including a display area for displaying a screen, and an inner wire surrounding the display area from the outside of the display area, and an outer side disposed outside the inner wire wiring, a contact pattern overlapping the inner wiring and the outer wiring and electrically connecting the inner wiring and the outer wiring, and electrically connecting the inner wiring and the outer wiring between the inner wiring and the outer wiring a contact area including a connection line, wherein the contact pattern physically makes contact while overlapping the outer line, and a non-contact area where the contact pattern overlaps with the outer line and does not physically make contact; is disposed within the non-contact area.
  • the outer wiring includes a first outer wiring having a first width and a second outer wiring having a second width smaller than the first width, and the first outer wiring and the inner wiring are electrically connected by the contact pattern. connected, and the second outer wiring and the inner wiring may be electrically connected by the connection wiring.
  • the first outer wiring and the second outer wiring may have different curvatures.
  • the first outer wiring may have an open curved shape in plan view, and the second outer wiring may extend toward each other from one end and the other end of the first outer wiring.
  • the inner wiring includes a first inner wiring having an open curved shape in plan view, and a second inner wiring connecting one end and the other end of the first inner wiring, and the first inner wiring includes the contact pattern. may be electrically connected to the first outer wiring through the first outer wiring, and the second inner wiring may be electrically connected to the second outer wiring through the connecting wiring.
  • first insulating layer disposed between the outer wiring and the contact pattern based on the thickness direction, wherein the outer surface of the contact pattern in the contact region is disposed outside the outer surface of the first insulating layer, In the non-contact region, an outer surface of the first insulating layer may be disposed outside an outer surface of the contact pattern.
  • a recess pattern defined by the first insulating layer and exposing the inner wiring may be further included, wherein the contact pattern may be in contact with the inner wiring through the recess pattern.
  • the first insulating layer may include an organic insulating material.
  • It is disposed in the display area and further includes a pixel including an anode electrode, a light emitting layer, and a cathode electrode, wherein the cathode electrode is in physical contact with the outer line in the contact area, and is physically connected to the outer line in the non-contact area may not be contacted.
  • the contact pattern and the anode electrode may be formed of the same conductive layer.
  • the display device further includes at least one of a horizontal wire and a vertical wire connected to the inner wire and disposed in a region surrounded by the inner wire, wherein the horizontal wire extends in a first direction, and the vertical wire extends in the first direction may extend in a second direction intersecting the , and the horizontal wiring and the vertical wiring may cross the display area.
  • the display device may further include a second power voltage pad electrically connected to the outer line, wherein the outer line may receive a second power voltage through the second power voltage pad.
  • the display area may include a portion of a circular shape in plan view.
  • the display may further include a non-display area disposed around the display area, wherein the inner wiring, the outer wiring, the contact pattern, and the connection line may be disposed in the non-display area.
  • a display device includes a substrate, an outer wiring disposed on the substrate and to which a second power voltage is applied, an inner wiring disposed on the substrate and disposed inside the outer wiring; A first insulating layer disposed on the outer wiring and the inner wiring, a contact pattern disposed on the first insulating layer, an anode electrode disposed on the first insulating layer and separated from the contact pattern, the anode electrode a pixel defining layer exposing the anode electrode, a light emitting layer disposed on the anode electrode exposed by the pixel defining layer, and a cathode electrode disposed on the light emitting layer and electrically connected to the outer wiring a first region in which the outer surface of the contact pattern is disposed outside the outer surface of the first insulating layer, and the outer surface of the first insulating layer is disposed outside the outer surface of the contact pattern It may further include 2 areas.
  • the contact pattern overlaps the outer wiring and makes physical contact
  • the contact pattern overlaps the outer wiring and makes no physical contact
  • connection wire disposed in the second region and electrically connecting the outer wire and the inner wire may be further included.
  • the outer wiring includes a first outer wiring having a first width and a second outer wiring having a second width smaller than the first width, and the first outer wiring and the inner wiring are electrically connected by the contact pattern. connected, and the second outer wiring and the inner wiring may be electrically connected by the connection wiring.
  • the first insulating layer may include an organic insulating material.
  • the display device may further include a display area displaying a screen and a non-display area disposed around the display area, wherein the outer wiring, the inner wiring, and the contact pattern may be disposed in the non-display area.
  • a display device for solving the above problem is a display device including a display area for displaying a screen, an inner wiring disposed outside the display area, and electrically connected to the inner wiring, and comprising: At least one of a transverse wiring and a vertical wiring, which is disposed outside the inner wiring and includes a first outer wiring having a first width and a second outer wiring having a second width smaller than the first width a wiring, a contact pattern electrically connecting the first outer wiring and the inner wiring, and a connection wiring electrically connecting the second outer wiring and the inner wiring, wherein the inner wiring and the outer wiring are the contacts It may be connected in parallel through the pattern and the connection wiring.
  • connection line is in the non-contact area.
  • the display device may further include a second power voltage pad electrically connected to the outer line, wherein the outer line may receive a second power voltage through the second power voltage pad.
  • the display device According to the display device according to the exemplary embodiment, it is possible to prevent or reduce heat generation in the power wiring.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II' of FIG. 1 .
  • FIG. 2 is a schematic cross-sectional view of a display device according to an exemplary embodiment.
  • FIG. 3 is a circuit diagram of one pixel of a display device according to an exemplary embodiment.
  • FIG. 4 is a cross-sectional view of one pixel of a display panel according to an exemplary embodiment.
  • FIG. 5 is a schematic plan layout view of a second power supply voltage line according to an exemplary embodiment.
  • FIG. 6 is an enlarged view of a periphery of a point where a first outer wire and a second outer wire are connected according to an exemplary embodiment
  • FIG. 7 is a plan view illustrating an overlapping relationship between an outer wiring, an inner wiring, a contact pattern, and a fifth insulating layer according to an exemplary embodiment.
  • FIG. 8 is an enlarged view of area A of FIG. 7 .
  • FIG. 9 is a cross-sectional view taken along line IX-IX' of FIG. 8 .
  • FIG. 10 is a cross-sectional view taken along line X-X' of FIG. 8 .
  • FIG. 11 is a plan view of a display device according to another exemplary embodiment.
  • FIG. 12 is a cross-sectional view of a display device according to another exemplary embodiment.
  • FIG. 13 is a cross-sectional view of a display device according to another exemplary embodiment.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II' of FIG. 1 .
  • 2 is a schematic cross-sectional view of a display device according to an exemplary embodiment.
  • the first direction DR1 and the second direction DR2 are mutually intersecting directions in different directions, for example, perpendicularly intersecting directions in a plan view.
  • the third direction DR3 is a direction crossing the plane on which the first direction DR1 and the second direction DR2 are placed, for example, a direction perpendicular to both the first direction DR1 and the second direction DR2 . indicates In the illustrated drawing, the first direction DR1 represents the horizontal direction of the display device 1 , the second direction DR2 represents the vertical direction of the display device 1 , and the third direction DR3 represents the display device 1 . ) indicates the thickness direction.
  • one side of the first direction DR1 is a right direction in a plan view
  • the other side of the first direction DR1 is a left direction in a plan view
  • one side of the second direction DR2 is an upper direction in a plan view
  • the second The other side of the direction DR2 indicates a downward direction in a plan view
  • one side of the third direction DR3 indicates an upward direction in a cross-sectional view
  • the other side of the third direction DR3 indicates a downward direction in a cross-sectional view.
  • the display device 1 displays a moving image or a still image.
  • the display direction of the main screen may be one side of the third direction DR3 (eg, a top emission type display device), but is not limited thereto.
  • the display device 1 may refer to any electronic device that provides a display screen.
  • the display device 1 may include not only portable electronic devices such as game machines and digital cameras, but also televisions, notebook computers, monitors, billboards, Internet of Things, and vehicle display devices. ) is not limited thereto.
  • a planar shape of at least a portion of the display device 1 may be a part of a circular shape.
  • the display device 1 may include at least a portion of a circular shape in plan view.
  • the present invention is not limited thereto, and the display device 1 may include an overall shape of a circle on a plane or a polygonal shape such as a quadrangle.
  • the display device 1 includes a display area DA and a non-display area NDA.
  • the display area DA may display a screen, and the non-display area NDA may not display a screen.
  • a touch area that is an area in which a touch input is sensed may be included in the display area DA.
  • the display area DA and the touch area may overlap.
  • the display area DA may be an area in which a display is made and a touch input is sensed.
  • the display area DA may include a plurality of pixels.
  • the plurality of pixels may be arranged in a matrix direction.
  • the shape of each pixel may be a rectangular or square shape in a plan view (ie, when viewed in a plan view), but is not limited thereto, and each side may have a rhombus shape inclined with respect to the second direction DR2 .
  • the pixel may include a light emitting area ('EMA' in FIG. 4 ) and a non-emission area ('NEM' in FIG. 4 ).
  • the display area DA may include a portion of a circular shape in plan view.
  • the display area DA may include a shape in which a portion of the other side of the second direction DR2 having a circular shape in plan view is removed.
  • the other side of the edge of the display area DA in the second direction DR2 may extend in the first direction DR1 , and the remaining edge portion may have an open-curved shape in plan view.
  • at least a portion of the edge of the display area DA may include an open circular shape, and the remaining portions of the edge of the display area DA may connect both ends of the partially opened circular shape.
  • the present invention is not limited thereto, and the display area DA may include a circular shape in plan view, or a polygonal shape such as a triangle or a quadrangle.
  • the non-display area NDA is disposed around the display area DA.
  • the non-display area NDA may be a bezel area.
  • the non-display area NDA may overlap a printed layer (refer to '22' of FIG. 2 ) of a window member (refer to '20' of FIG. 2 ) to be described later.
  • the non-display area NDA may surround the display area DA.
  • the non-display area NDA may be disposed outside the display area DA.
  • the present invention is not limited thereto, and the non-display area NDA may not be disposed near the outer side of the partial area of the display area DA.
  • Signal wires or driving circuits for applying a signal to the display area DA may be disposed in the non-display area NDA.
  • the display device 1 includes a display panel 10 providing a display screen, a touch member TSP, an anti-reflection member POL, and a window member 20 .
  • the display panel 10 includes an organic light emitting display panel, an inorganic light emitting display panel, a micro LED display panel, a nano LED display panel, a quantum dot light emitting display panel, a liquid crystal display panel, a plasma display panel, a field emission display panel, an electrophoretic display panel, and an electric display panel.
  • a wet display panel etc. are mentioned.
  • a case in which an organic light emitting display panel is applied is exemplified as an example of the display panel 10 , but the present invention is not limited thereto, and the same technical idea may be applied to other display panels if applicable.
  • the display panel 10 may include a main region MR and a sub region SR protruding from the main region MR.
  • the main region MR may have a shape substantially similar to a planar shape of the display device 1 .
  • the planar main region MR may include a portion of a circular shape.
  • the main area MR may include the display area DA.
  • the display area DA may be disposed in the main area MR.
  • the peripheral edge portion of the display area DA and the entire sub area SR may be the non-display area.
  • the present invention is not limited thereto, and at least a portion of the sub-region SR may also include the display area DA.
  • the sub region SR may protrude from the main region MR to the other side in the second direction DR2 .
  • the sub-region SR may have a rectangular shape in plan view, but is not limited thereto.
  • the planar display panel 10 may have a circular shape, and the main region MR and the sub-region SR may form a planar circular shape together.
  • the sub-region SR may include a part of a circular shape in plan view.
  • the driving chip IC may be disposed in the non-display area NDA.
  • the driving chip IC may be disposed in the sub region SR.
  • the driving chip IC may be directly mounted on the protruding region of the first substrate 11 protruding from the second substrate 12 .
  • the driving chip IC may include an integrated circuit that drives the display panel 10 .
  • the integrated circuit may include an integrated circuit for a display and/or an integrated circuit for a touch member.
  • the display panel 10 may further include a first substrate 11 , a second substrate 12 , an active element layer ATL, an anti-reflection member AR, and a sealing member SEAL.
  • the first substrate 11 may support the active element layer ATL disposed thereon.
  • the first substrate 11 may be substantially transparent and may have high light transmittance.
  • the first substrate 11 is not limited thereto, but may include, for example, an inorganic material such as glass and/or quartz.
  • the inorganic material is not limited thereto, but may include, for example, silicon oxide (SiO 2 ).
  • the present invention is not limited thereto, and the first substrate 11 may be a transparent plate or a transparent film.
  • the second substrate 12 may face the first substrate 11 and may be disposed to be spaced apart from the first substrate 11 .
  • the second substrate 12 may protect the active element layer ATL from external moisture and air.
  • the second substrate 12 is generally transparent, and thus may have high light transmittance.
  • the second substrate 12 may include, but is not limited to, for example, an inorganic material such as glass and/or quartz.
  • the inorganic material is not limited thereto, but may include, for example, silicon oxide (SiO 2 ).
  • the present invention is not limited thereto, and the second substrate 12 may be a transparent plate or a transparent film.
  • the second substrate 12 may include at least one inorganic layer and at least one organic layer, and at least one inorganic layer and at least one organic layer are formed together with the first substrate 11 as an active element layer (ATL). ) may be sealed, and the sealing member SEAL may be omitted.
  • ATL active element layer
  • the active element layer ATL may be disposed between the first substrate 11 and the second substrate 12 .
  • the active element layer ATL may be disposed on the upper surface (or one surface) of the first substrate 11 .
  • the active element layer ATL may include a light emitting element and a thin film transistor driving the light emitting element. Although not limited thereto, the active element layer ATL may be spaced apart from the upper second substrate 12 . A detailed description of the active element layer ATL will be described later.
  • the sealing member SEAL may be disposed between the first substrate 11 and the second substrate 12 .
  • the sealing member SEAL may be disposed in the non-display area NDA of the display device 1 to surround the display area DA.
  • the sealing member SEAL may couple the first substrate 11 and the second substrate 12 to each other, and may seal the active element layer ATL together with the first substrate 11 and the second substrate 12 .
  • the sealing member SEAL may include a frit, but is not limited thereto.
  • An active element layer ATL may be disposed in an inner region of the display panel 10 defined by the first substrate 11 , the second substrate 12 , and the sealing member SEAL.
  • the inner region may be in a vacuum state or may be filled with a gas or the like.
  • the gas is not limited thereto, but may include, for example, an inert gas or a general atmosphere.
  • a touch member TSP may be disposed on the display panel 10 .
  • the touch member TSP may sense a touch input.
  • the touch member TSP may be disposed on the upper surface (or one surface) of the second substrate 12 .
  • the touch member TSP may be provided integrally with the display panel 10 in the form of a touch layer as exemplified in the following embodiments, but is not limited thereto. shape may be positioned on the display panel 10 .
  • the touch member TSP may include a plurality of touch electrodes. The touch member TSP may be omitted.
  • An anti-reflective member POL may be disposed on the touch member TSP.
  • the anti-reflection member POL may be attached in the form of a polarizing film.
  • the anti-reflection member POL polarizes the passing light.
  • the anti-reflection member POL may serve to reduce reflection of external light.
  • the present invention is not limited thereto, and the anti-reflection member POL may be stacked inside the display panel 10 in the form of an anti-reflection layer.
  • the anti-reflection member POL may include a color filter that selectively transmits light of a specific wavelength or the like.
  • the anti-reflection member POL may be attached on the second substrate 12 .
  • the window member 20 is disposed on the anti-reflection member POL.
  • the window member 20 serves to cover and protect the display panel 10 .
  • the window member 20 may include a window substrate 21 and a printed layer 22 disposed on the window substrate 21 .
  • the window member 20 may be attached to one surface of the display panel 10 through a transparent bonding layer TRL including an optical clear adhesive (OCA) or an optical clear resin (OCR).
  • OCA optical clear adhesive
  • OCR optical clear resin
  • the window substrate 21 may be made of a transparent material.
  • the window substrate 21 may include, for example, glass or plastic.
  • the planar shape of the window substrate 21 corresponds to the shape of the applied display device 1 .
  • the window substrate 21 also has a circular partial shape.
  • the window substrate 21 may also have a substantially rectangular shape.
  • a printed layer 22 may be disposed on the window substrate 21 .
  • the printed layer 22 may be disposed on one surface and/or the other surface of the window substrate 21 .
  • the print layer 22 is disposed on the edge of the window substrate 21 and may be disposed in the non-display area NDA.
  • the printed layer 22 may be a light blocking layer or a decorative layer that imparts an aesthetic feeling.
  • FIG. 3 is a circuit diagram of one pixel of a display device according to an exemplary embodiment.
  • the pixel circuit may include a first transistor TR1 , a second transistor TR2 , a capacitor Cst, and an organic light emitting diode (OLED, or a light emitting device).
  • a scan line SL, a data line DL, and a first power voltage line ELVDDL are connected to each pixel circuit.
  • the light emitting device of the display panel 10 will be described as an organic light emitting diode (OLED), but is not limited thereto.
  • various light emitting devices such as inorganic light emitting diodes may be applied.
  • the first transistor TR1 may be a driving transistor
  • the second transistor TR2 may be a switching transistor.
  • the case where both the first transistor TR1 and the second transistor TR2 are PMOS transistors is illustrated, but any one or all of the first transistor TR1 and the second transistor TR2 may be NMOS transistors.
  • the first electrode (source electrode) of the first transistor TR1 may be connected to the first power voltage line ELVDDL to receive the first power voltage ELVDD.
  • the second electrode (drain electrode) of the first transistor TR1 is connected to the anode electrode of the organic light emitting diode OLED.
  • a first electrode (source electrode) of the second transistor TR2 is connected to the data line DL, and a second electrode (drain electrode) of the second transistor TR2 is connected to the gate electrode of the first transistor TR1 .
  • the capacitor Cst is connected between the gate electrode of the first transistor TR1 and the first electrode.
  • the cathode electrode of the organic light emitting diode OLED is connected to the second power voltage line ELVSSL to receive the second power voltage ELVSS.
  • the second power voltage ELVSS may be lower than the first power voltage ELVDD provided from the first power voltage line ELVDDL.
  • the second power voltage line ELVSSL may be disposed to cross the display area DA. A detailed description thereof will be given later.
  • the second transistor TR2 may output a data signal applied to the data line DL in response to the scan signal applied to the scan line GL.
  • the capacitor Cst may be charged with a voltage corresponding to the data signal received from the second transistor TR2 .
  • the first transistor TR1 may control the driving current flowing through the organic light emitting diode OLED in response to the amount of charge stored in the capacitor Cst.
  • the equivalent circuit of FIG. 3 is only one exemplary embodiment, and the pixel circuit may include a larger number (eg, 7) of transistors and capacitors.
  • FIG. 4 is a cross-sectional view of one pixel of a display panel according to an exemplary embodiment.
  • the active element layer ATL includes a semiconductor layer 110 , a first insulating layer 121 , a first conductive layer 130 , a second insulating layer 122 , and a second gate conductive layer 130 .
  • each of the layers may be sequentially stacked in the order described above.
  • each layer may be formed of a single film, but may also be formed of a laminated film including a plurality of films. Another layer may be further disposed between each layer.
  • the semiconductor layer 110 is disposed on the first substrate 11 .
  • the semiconductor layer 110 forms a channel of the thin film transistor of the pixel.
  • the semiconductor layer 110 may include polycrystalline silicon.
  • the present invention is not limited thereto, and the semiconductor layer 110 may include single crystal silicon, low-temperature polycrystalline silicon, amorphous silicon, or an oxide semiconductor.
  • the oxide semiconductor is a binary compound (ABx), a ternary compound (ABxCy) containing, for example, indium, zinc, gallium, tin, titanium, aluminum, hafnium (Hf), zirconium (Zr), magnesium (Mg), etc. , and a four-component compound (ABxCyDz).
  • the first insulating layer 121 is disposed on the semiconductor layer 110 .
  • the first insulating layer 121 may be a first gate insulating layer having a gate insulating function.
  • the first insulating layer 121 may include a silicon compound, a metal oxide, or the like.
  • the first insulating layer 121 may include silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, tantalum oxide, hafnium oxide, zirconium oxide, titanium oxide, or the like.
  • the first conductive layer 130 is disposed on the first insulating layer 121 .
  • the first conductive layer 130 may include a gate electrode GAT of the thin film transistor of the pixel, a scan line connected thereto, and a storage capacitor first electrode CE1 .
  • the first conductive layer 130 may include molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium ( Nd), iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and may include one or more metals selected from copper (Cu).
  • the second insulating layer 122 may be disposed on the first conductive layer 130 .
  • the second insulating layer 122 may be an interlayer insulating layer or a second gate insulating layer.
  • the second insulating layer 122 may include an inorganic insulating material such as silicon oxide, silicon nitride, silicon oxynitride, hafnium oxide, aluminum oxide, titanium oxide, tantalum oxide, or zinc oxide.
  • the second conductive layer 140 is disposed on the second insulating layer 122 .
  • the second conductive layer 140 may include a storage capacitor second electrode CE2 .
  • the second conductive layer 140 includes molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium ( Nd), iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and may include one or more metals selected from copper (Cu).
  • the second conductive layer 140 may be made of the same material as the first conductive layer 130 , but is not limited thereto.
  • the third insulating layer 123 is disposed on the second conductive layer 140 .
  • the third insulating layer 123 may be an interlayer insulating layer.
  • the third insulating layer 123 may include an inorganic insulating material such as silicon oxide, silicon nitride, silicon oxynitride, hafnium oxide, aluminum oxide, titanium oxide, tantalum oxide, or zinc oxide.
  • the third conductive layer 150 is disposed on the third insulating layer 123 .
  • the third conductive layer 150 may include the first electrode SD1 and the second electrode SD2 of the thin film transistor of the pixel.
  • the first electrode SD1 and the second electrode SD2 of the thin film transistor are connected to a semiconductor layer ( 110) may be electrically connected to the source region and the drain region.
  • the first power voltage line ELVDDL of the pixel may also be formed of the third conductive layer 150 .
  • the first power voltage line ELVDDL may be electrically connected to the storage capacitor second electrode CE2 through a contact hole passing through the third insulating layer 123 .
  • the third conductive layer 150 includes aluminum (Al), molybdenum (Mo), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium ( Nd), iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and may include one or more metals selected from copper (Cu).
  • the third conductive layer 150 may be a single layer or a multilayer layer.
  • the third conductive layer 150 may be formed in a stacked structure of Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu, or the like.
  • the fourth insulating layer 124 is disposed on the third conductive layer 150 .
  • the fourth insulating layer 124 covers the third conductive layer 150 .
  • the fourth insulating layer 124 may be a via layer.
  • the fourth insulating layer 124 includes acrylic resin, epoxy resin, phenolic resin, polyamides resin, polyimides rein, and unsaturated polyester. It may include an organic insulating material such as unsaturated polyesters resin, polyphenyleneethers resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the fourth conductive layer 150 is disposed on the fourth insulating layer 124 .
  • the fourth conductive layer 150 may include an anode connection electrode CNE.
  • the anode connection electrode CNE may be electrically connected to the second electrode SD2 of the thin film transistor through a contact hole penetrating the fourth insulating layer 124 .
  • the anode electrode ANO and the second electrode SD2 of the thin film transistor may be electrically connected through the anode connection electrode CNE.
  • the fourth conductive layer 150 includes aluminum (Al), molybdenum (Mo), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium ( Nd), iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and may include one or more metals selected from copper (Cu).
  • the third conductive layer 150 may be a single layer or a multilayer layer.
  • the fourth conductive layer 150 may be formed in a stacked structure of Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu, or the like.
  • the fourth conductive layer 150 may include the same material as the third conductive layer 140 or may include the same stacked structure, but is not limited thereto.
  • the fifth insulating layer 125 is disposed on the fourth conductive layer 150 .
  • the fifth insulating layer 125 covers the fourth conductive layer 160 .
  • the fifth insulating layer 125 may be a via layer.
  • the fifth insulating layer 125 includes acrylic resin, epoxy resin, phenolic resin, polyamides resin, polyimides rein, and unsaturated polyester. It may include an organic insulating material such as unsaturated polyesters resin, polyphenyleneethers resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the anode electrode ANO is disposed on the fifth insulating layer 125 .
  • the anode electrode ANO may be a pixel electrode provided for each pixel.
  • the anode electrode ANO may be connected to the anode connection electrode CNE through a contact hole passing through the fifth insulating layer 125 .
  • the anode electrode ANO may at least partially overlap the emission area EMA of the pixel.
  • the anode electrode includes, but is not limited to, Indium-Tin-Oxide (ITO), Indium-Zinc-Oxide (IZO), Zinc Oxide (ZnO), A material layer with a high work function of indium oxide (In2O3) and silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), lead (Pb), palladium (Pd), gold (Au) , nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca) or a mixture thereof may have a laminated structure in which reflective material layers are stacked.
  • ITO Indium-Tin-Oxide
  • IZO Indium-Zinc-Oxide
  • ZnO Zinc Oxide
  • a layer having a high work function may be disposed above the reflective material layer and disposed close to the emission layer EML.
  • the anode electrode ANO may have a multi-layer structure of ITO/Mg, ITO/MgF, ITO/Ag, and ITO/Ag/ITO, but is not limited thereto.
  • the pixel defining layer PDL may be disposed on the anode electrode ANO.
  • the pixel defining layer PDL may include an opening exposing the anode electrode ANO.
  • the emission area EMA and the non-emission area NEM may be divided by the pixel defining layer PDL and the opening thereof.
  • the pixel defining layer (PDL) is made of polyacrylates resin, epoxy resin, phenolic resin, polyamides resin, polyimides rein, and unsaturated polyester. It may include an organic insulating material such as unsaturated polyesters resin, polyphenyleneethers resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the pixel defining layer PDL may include an inorganic material.
  • the display device 1 may further include a spacer SC.
  • the spacer SC may be disposed on the pixel defining layer PDL.
  • the spacer SC may be disposed directly on the pixel defining layer PDL.
  • the spacer SC may serve to maintain a distance from a structure disposed thereon.
  • the emission layer EML is disposed on the anode electrode ANO exposed by the pixel defining layer PDL.
  • the emission layer EML may include an organic material layer.
  • the organic material layer of the emission layer includes an organic emission layer, and may further include a hole injection/transport layer and/or an electron injection/transport layer.
  • the present invention is not limited thereto, and the emission layer EML is disposed in a portion of the non-emission region NEM, and the emission layer EML is disposed between the cathode electrode CAT and the pixel defining layer PDL in the non-emission region NEM. may be placed.
  • the cathode electrode CAT may be disposed on the emission layer EML.
  • the cathode electrode CAT may be a common electrode that is entirely disposed without distinguishing pixels.
  • the anode electrode ANO, the emission layer EML, and the cathode electrode CAT may each constitute an organic light emitting device.
  • the cathode electrode CAT may contact the emission layer EML as well as the upper surface of the pixel defining layer PDL. Also, in the region where the spacer SC is formed, the cathode electrode CAT may contact the surface of the spacer SC and cover the surface of the spacer SC. The cathode electrode CAT may be conformally formed with respect to the lower structure to reflect the step difference of the lower structure.
  • Cathode electrode is Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba or a compound or mixture thereof (for example, , a mixture of Ag and Mg, etc.) may include a material layer having a small work function.
  • the cathode electrode CAT may further include a transparent metal oxide layer disposed on the material layer having a small work function.
  • the second substrate 12 is disposed on the cathode electrode CAT.
  • a second power voltage ELVSS may be applied to the cathode electrode CAT through a second power voltage line ELVSSL (refer to FIG. 3 ).
  • the second power voltage line ELVSSL (refer to FIG. 3 ) may include an inner wire and an outer wire including a mesh pattern.
  • the inner wiring and the outer wiring may be in contact in some areas and may not be in contact in the remaining areas. Accordingly, current flowing through the inner wiring and the outer wiring may be controlled, and heat generated in the second power voltage line (ELVSSL, see FIG. 3 ) may be suppressed or prevented.
  • FIG. 5 is a schematic plan layout view of a second power supply voltage line according to an exemplary embodiment.
  • the display device 1 may include a second power supply voltage line ELVSSL and second power supply voltage pads PD1 and PD2 disposed in the sub region SR.
  • the second power voltage line ELVSSL may receive the second power voltage ELVSS (refer to FIG. 3 ) through the second power voltage pads PD1 and PD2 .
  • the second power voltage line ELVSSL may include an inner line IL, a horizontal line CR1 , a vertical line CR2 , an outer line OL, and a connection line CL. Each wiring may be electrically connected to each other.
  • the inner wiring IL may be disposed in the non-display area NDA.
  • the inner wiring IL may surround the display area DA.
  • the display area DA may be disposed in an area surrounded by the inner wiring IL.
  • a planar shape in which the inner wiring IL is disposed may correspond to a planar shape of the display area DA.
  • the inner wiring IL is a first inner wiring IL1 having an open-curved shape in plan view, and a second inner wiring IL2 connecting one end and the other end of the first inner wiring IL1.
  • the first inner wiring IL1 may include a portion of a circular shape in plan view, and the second inner wiring IL2 may have a linear shape in plan view, but is not limited thereto.
  • the first inner interconnection IL1 and the second inner interconnection IL2 may have different curvatures.
  • the first inner wiring IL1 may include a round shape as a part of a circular shape on a plane, but the second inner wiring IL2 may include a substantially linear shape and have infinite curvature.
  • the present invention is not limited thereto.
  • Each of the horizontal wiring CR1 and the vertical wiring CR2 may cross the display area DA and may be disposed in the inner wiring IL. That is, at least a portion of each of the horizontal line CR1 and the vertical line CR2 may be disposed in the display area DA.
  • the horizontal wiring CR1 and the vertical wiring CR2 may be disposed in a region surrounded by the inner wiring IL.
  • the horizontal wiring CR1 and the vertical wiring CR2 may connect respective regions of the inner wiring IL that face each other.
  • the horizontal wiring CR1 extends from the inner wiring IL disposed on one side in the first direction DR1 to the other side in the first direction DR1, and the inner wiring CR1 disposed on the other side in the first direction DR1.
  • IL can be extended.
  • the horizontal line CR1 may extend across the display area DA.
  • the vertical line CR2 extends from the inner line IL disposed on one side of the second direction DR2 to the other side of the second direction DR2 and extends to the inner line IL disposed on the other side in the second direction DR2 .
  • the vertical line CR2 may extend across the display area DA.
  • the present invention is not limited thereto, and at least one of the horizontal wiring CR1 and the vertical wiring CR2 may be disposed.
  • Each of the horizontal wiring CR1 and the vertical wiring CR2 may be provided in plurality.
  • the horizontal wiring CR1 may extend in the first direction DR1 and may be repeatedly disposed along the second direction DR2 .
  • the vertical wiring CR2 may extend in the second direction DR2 and may be repeatedly disposed along the first direction DR1 .
  • the second power voltage line ELVSSL may include a mesh pattern MSH.
  • the mesh pattern MSH may be disposed in the display area DA.
  • the mesh pattern MSH may include a horizontal line CR1 and a vertical line CR2 .
  • As the second power voltage line ELVSSL includes the mesh pattern MSH current flowing through the second power voltage line ELVSSL may be dispersed, so that the heat issue may be improved.
  • IR drop voltage drop
  • the outer wiring OL is disposed in the non-display area NDA and may be disposed outside the inner wiring IL.
  • the outer wiring OL includes a first outer wiring OL1 having an open-curved shape in plan view, a second outer wiring OL2 extending from one side and an end of the first outer wiring OL1, respectively; and a third outer wiring OL3 connecting the second outer wiring OL2 and the second power voltage pads PD1 and PD2.
  • the first outer wiring OL1 includes a portion of a circular shape in plan view, and the second outer wiring OL2 extends from one end and the other end of the first outer wiring OL1 toward the inside of the display device 1 .
  • the second outer wirings OL2 extending from one end and the other end of the first outer wiring OL1 may face each other and extend in a direction toward each other.
  • the third outer line OL3 may extend from the second outer line OL2 to the second power voltage pads PD1 and PD2 .
  • the third outer line OL3 may extend from the second outer line OL2 toward the other side in the second direction DR2 .
  • the first outer line OL1 and the second outer line OL2 may have different curvatures.
  • the first outer wiring OL1 may have a round shape as a part of a circular shape in plan view, but the second outer wiring OL2 may include a substantially linear shape and have infinite curvature.
  • the present invention is not limited thereto.
  • the first outer line OL1 and the second outer line OL2 may have different line widths.
  • FIG. 6 is an enlarged view of a periphery of a point where a first outer wire and a second outer wire are connected according to an exemplary embodiment
  • the first outer wiring OL1 may include a wiring width having a first width TH1
  • the second outer wiring OL2 may include a wiring width having a second width TH2 .
  • the wiring width may refer to a width in a direction perpendicular to a direction in which each wiring extends on a plane.
  • the first width TH1 may be greater than the second width TH2. Accordingly, the non-display area NDA in which the second outer wiring OL2 is disposed may be reduced, and further, a bezel may be reduced.
  • the current flowing from the first outer line OL1 to the second outer line OL2 may become a bottleneck at a point where the first outer line OL1 and the second outer line OL2 meet, and the corresponding point may cause overheating issues.
  • the outer wiring OL and the inner wiring IL may not be electrically connected to each other in at least some regions, and accordingly, the amount of current flowing through the outer wiring OL may be reduced, and the first outer wiring OL1 may not be electrically connected to each other. It is possible to suppress or prevent a heat issue that may occur at a point where the second outer wiring OL2 and the second outer wiring OL2 meet. A detailed description thereof will be given later.
  • the inner wiring IL may include a wiring width having a third width TH3 .
  • the third width TH3 may be smaller than the first width TH1 and smaller than the second width TH2, but is not limited thereto.
  • connection line CL may be disposed between the outer line OL and the inner line IL.
  • the connection line CL may electrically connect the outer line OL and the inner line IL.
  • the connection line CL is not limited thereto, but may be disposed between the second outer line OL2 and the second inner line IL2 to electrically connect both components.
  • the connection line CL may be connected between one end and the other end of the second outer line OL2 .
  • the connection line CL may be disposed between the first outer line OL1 and the third outer line OL3 .
  • FIG. 7 is a plan view illustrating an overlapping relationship between an outer wiring, an inner wiring, a contact pattern, and a fifth insulating layer according to an exemplary embodiment.
  • FIG. 8 is an enlarged view of area A of FIG. 7 .
  • the display device 1 may further include a first area CA and a second area NCA that do not overlap each other.
  • the contact pattern CPL may contact the outer line OL
  • the contact pattern CPL may not contact the outer line OL.
  • the first area will be referred to as a contact area CA
  • the second area will be referred to as a non-contact area NCA.
  • the outer wiring OL and the inner wiring IL may be electrically connected by a contact pattern CPL.
  • the outer wiring OL and the inner wiring IL may not be electrically connected or may be electrically connected to each other by the connection line CL.
  • the connecting line CL is disposed in the non-contact area NCA, but the outer line OL and the inner line IL may be electrically connected to each other in a portion where the connecting line CL is disposed.
  • the display panel 10 may further include a contact pattern CPL.
  • the contact pattern CPL may electrically connect the outer wiring OL and the inner wiring IL.
  • the contact pattern CPL may electrically connect the first outer wiring OL1 and the first inner wiring IL1.
  • the outer wiring OL and the inner wiring IL are electrically connected to each other by the connection wiring CL, and in the contact area CA, by the contact pattern CPL. can be electrically connected. That is, in the non-contact area NCA, the second outer line OL2 and the second inner line IL2 are electrically connected by the connection line CL, and in the contact area CA, the first outer line OL1 . and the first inner wiring IL1 may be electrically connected to each other by a contact pattern CPL.
  • the connected regions may be separated and spaced apart. That is, the outer line OL and the inner line IL2 may be connected in parallel by the connection line CL and the contact pattern CPL.
  • the fifth insulating layer 125 may be disposed outside the contact area CA in the non-contact area NCA.
  • the outer surface of the fifth insulating layer 125 of the non-contact area NCA protrudes outward than the outer surface of the fifth insulating layer 125 of the contact area CA, so that the non-contact area NCA is formed.
  • the outer surface of the fifth insulating layer 125 may be located outside the outer surface of the fifth insulating layer 125 of the contact area CA.
  • the contact area CA may be disposed in at least a portion of an area where the outer wiring OL and the inner wiring IL are adjacent to each other.
  • the contact area CA may be disposed in at least a portion of an area where the first outer wiring OL1 and the first inner wiring IL1 are adjacent to each other.
  • the display device 1 When the planar shape of the display device 1 includes at least a part of a circular shape, the display device 1 has a center point CP and a virtual vertical line extending in the second direction DR2 passing through the center point CP ( PL) may be further included.
  • the center point CP may refer to a center point of the circular shape of the display panel 10 including a part of the circular shape.
  • an angle rotating in a clockwise direction on a plane is referred to as a first angle ⁇ 1, and is rotated in a counterclockwise direction.
  • the angle may be referred to as a second angle ⁇ 2.
  • the first angle ⁇ 1 and the second angle ⁇ 2 are each within a range between 0° and 90°, or within a range between 0° and 45°, It may be in a region within a range between 0° and 30°, but is not limited thereto.
  • the first angle ⁇ 1 and the second angle ⁇ 2 at which the contact area CA is disposed may be the same, but is not limited thereto.
  • the non-contact area NCA may be disposed in the remaining area where the contact area CA is not disposed.
  • the contact area CA and the non-contact area NCA may have different cross-sectional structures.
  • a cross-sectional structure of each region will be described with reference to FIGS. 9 and 10 .
  • FIG. 9 is a cross-sectional view taken along line IX-IX' of FIG. 8 .
  • FIG. 10 is a cross-sectional view taken along line X-X' of FIG. 8 .
  • 9 illustrates a cross-sectional view of the contact area CA
  • FIG. 10 illustrates a cross-sectional view of the non-contact area NCA.
  • 9 and 10 show the pixel defining layer PDL and the cathode electrode CAT together.
  • the contact pattern CPL may overlap the first outer wiring OL1 in a thickness direction.
  • the contact pattern CPL may directly contact the first outer line OL1 in a region overlapping the first outer line OL1 in the thickness direction. Accordingly, in the contact area CA, the contact pattern CPL may physically and/or electrically contact the first outer wiring OL1 .
  • the cathode electrode CAT may overlap the contact pattern CPL in a thickness direction. In a region where the cathode electrode CAT overlaps the contact pattern CPL, the cathode electrode CAT may directly contact the contact pattern CPL. Accordingly, in the contact area CA, the cathode electrode CAT may physically and/or electrically contact the contact pattern CPL. The cathode electrode CAT may be electrically connected to the first outer wiring OL1 through the contact pattern CPL.
  • the outer wiring OL may have a plurality of stacked structures.
  • the first outer wiring OL1 may include a first stacked conductive layer ST1 and a second stacked conductive layer ST2 that are sequentially stacked.
  • the first stacked conductive layer ST1 includes the second conductive layer 140 and may be disposed on the third insulating layer 123 .
  • the second stacked conductive layer ST2 may include the third conductive layer 150 , and at least a portion may be disposed on the first stacked conductive layer ST1 .
  • a portion of the second stacked conductive layer ST2 may be disposed on the fourth insulating layer 124 .
  • the present invention is not limited thereto, and the outer wiring OL may have a single-layer structure.
  • the first stacked conductive layer ST1 and the second stacked conductive layer ST2 may be in physical and/or electrical contact.
  • the fourth insulating layer 124 may expose at least a portion of the first laminated conductive layer ST1
  • the second laminated conductive layer ST2 is a first laminated conductive layer that does not overlap the fourth insulating layer 124 . (ST1) can be contacted.
  • a side surface (or an outer surface) of the first outer wiring OL1 may protrude outward than a side surface (or an outer surface) of the fifth insulating layer 125 .
  • the fifth insulating layer 125 may expose at least a portion of the first outer interconnection OL1 .
  • the fifth insulating layer 125 may expose an outer portion of the first outer wiring OL1 .
  • the fifth insulating layer 125 may not overlap the first outer line OL1 in the thickness direction or may cover only a partial area inside the first outer line OL1 even though it overlaps the first outer line OL1 .
  • the inner wiring IL may have a plurality of stacked structures.
  • the first inner wiring IL1 may include a third stacked conductive layer ST3 and a fourth stacked conductive layer ST4 that are sequentially stacked.
  • the third stacked conductive layer ST3 includes the second conductive layer 140 and may be disposed on the third insulating layer 123 .
  • the fourth stacked conductive layer ST4 may include the third conductive layer 150 , and at least a portion may be disposed on the third stacked conductive layer ST3 .
  • the present invention is not limited thereto, and the inner wiring IL may have a single-layer structure.
  • a portion of the fourth stacked conductive layer ST4 may be disposed on the fourth insulating layer 124 .
  • the third stacked conductive layer ST3 and the fourth stacked conductive layer ST4 may be in physical and/or electrical contact.
  • the fourth insulating layer 124 may expose at least a portion of the third stacked conductive layer ST3
  • the fourth conductive layer ST4 may be a third conductive layer that does not overlap the fourth insulating layer 124 . It may be in contact with the layer ST3.
  • the first inner wiring IL1 may be electrically connected to the first outer wiring OL1 through the contact pattern CPL.
  • the first inner wiring IL1 may be electrically connected to the first outer wiring OL1 through the contact pattern CPL over the contact area CA and the non-contact area NCA.
  • the contact pattern CPL is disposed on the fifth insulating layer 125 and may include the fourth conductive layer 160 .
  • the fifth insulating layer 125 may define a recess pattern RC exposing the first inner wiring IL1 .
  • the recess pattern RC may be disposed over the contact area CA and the non-contact area NCA.
  • the recess pattern RC may penetrate the fifth insulating layer 125 in the thickness direction.
  • the contact pattern CPL may contact the first inner wiring IL1 through the recess pattern RC. Accordingly, the contact pattern CPL may be physically and/or electrically connected to the first inner wiring IL1 .
  • the first inner wiring IL1 may be electrically connected to the first outer wiring OL1 by the contact pattern CPL.
  • the outer surface of the contact pattern CPL may be disposed outside the outer surface of the fifth insulating layer 125 .
  • at least a portion of the contact pattern CPL is disposed on the side surface of the fifth insulating layer 125 , and further extends to the outside, and the first outer wiring OL1 does not overlap the fifth insulating layer 125 . may be placed on the Accordingly, the contact pattern CPL may make contact with the first outer wiring OL1 .
  • the outer surface of the pixel defining layer PDL may be disposed inside the outer surface of the cathode electrode CAT. The entire area of the pixel defining layer PDL may overlap the cathode electrode CAT, but is not limited thereto. An outer surface of the pixel defining layer PDL may be disposed on an inner side than an outer surface of the first outer interconnection OL1 . The pixel defining layer PDL may expose a partial region of the first outer interconnection OL1 . An outer surface of the pixel defining layer PDL may be disposed on an inner side than an outer surface of the fifth insulating layer 125 . The pixel defining layer PDL may expose the contact pattern CPL, and the contact pattern CPL exposed by the pixel defining layer PDL may contact the cathode electrode CAT.
  • the cathode electrode CAT may be disposed on the pixel defining layer PDL, may extend outside the display device 1 , and may be disposed on the contact pattern CPL that does not overlap the pixel defining layer PDL. Accordingly, the cathode electrode CAT may be physically and/or electrically connected to the contact pattern CPL.
  • a cross-sectional structure of the non-contact area NCA is substantially similar to a cross-sectional structure of the contact area CA. Accordingly, a description of a point similar to the cross-sectional structure of the contact area CA will be omitted or simplified, and a different point will be mainly described.
  • the contact pattern CPL may overlap the first outer wiring OL1 in a thickness direction. Although the contact pattern CPL overlaps the first outer line OL1 in the thickness direction in the non-contact area NCA, the contact pattern CPL may be electrically insulated from the first outer line OL1 . The contact pattern CPL may not physically contact the first outer line OL1 in a region overlapping the first outer line OL1 . In the non-contact area NCA, the contact pattern CPL may contact the cathode electrode CAT.
  • the outer surface of the fifth insulating layer 125 may be located outside the outer surface of the contact pattern CPL. Accordingly, in the non-contact area NCA, the contact pattern CPL does not contact the first outer wiring OL1 and is not physically and/or electrically connected to the first outer wiring OL1 .
  • the fifth insulating layer 125 is disposed between the first outer interconnection OL1 and the contact pattern CPL, and is disposed before the first external interconnection OL1 and the contact pattern CPL overlap each other in the non-contact area NCA. It can be spread over an area.
  • the fifth insulating layer 125 and the pixel defining layer PDL can be patterned through exposure and development. Accordingly, as the fifth insulating layer 125 and the pixel defining layer PDL are patterned, it is possible to control whether the first outer wiring OL1 and the contact pattern CPL are in contact.
  • the connecting line CL and the contact pattern CPL may overlap in the thickness direction in the region where the connecting line CL is disposed, the connecting line CL and the contact pattern CPL may overlap in the area where the connecting line CL and the contact pattern CPL overlap.
  • a fifth insulating layer 125 may be disposed between the CL and the contact pattern CPL. Accordingly, the connection line CL and the contact pattern CPL may be electrically insulated from each other.
  • the contact pattern CPL may be disposed only in a region where the first outer wiring OL1 and the first inner wiring IL1 are disposed. In this case, the contact pattern CPL may include an open curved shape in plan view.
  • a portion of the first outer wiring OL1 and the first inner wiring IL1 is electrically connected to each other by the contact pattern CPL, and at least a partial region of the first outer wiring OL1 and the first inner wiring IL1 is are not electrically connected to each other, the amount of current flowing through the outer wiring OL may decrease and the amount of current flowing through the inner wiring IL may increase.
  • the current flowing through the second power voltage line ELVSSL has a relatively large width of the wiring, resulting in electrical resistance. It may be concentrated on the lower outer wiring OL.
  • the width of the second outer line OL2 is smaller than the width of the first outer line OL1 , heat is generated due to a bottleneck at a portion where the first outer line OL1 and the second outer line OL2 meet. This could get worse.
  • the amount of current flowing through the outer wiring OL decreases, and the amount of current flowing through the inner wiring IL is reduced.
  • the amount of current may increase.
  • ELVSS second power voltage
  • the outer wiring OL and the inner wiring IL may be connected in parallel. In this case, the concentration of current in the outer wiring OL may be more suppressed than when the first outer wiring OL1 and the first inner wiring IL1 are electrically connected in the entire region.
  • the comparative example shows a case in which the first outer wiring OL1 and the first inner wiring IL1 are electrically connected over the entire region, and in the embodiment, the first outer wiring OL1 and the first inner wiring IL1 are electrically connected over the entire region.
  • the wiring OL1 and the first inner wiring IL1 are not electrically connected to each other in at least some regions.
  • the first angle ⁇ 1 and the second angle ⁇ 2 of the contact area CA are respectively 45°.
  • the same second power supply voltage ELVSS (refer to FIG. 3 ) is applied in both the comparative example and the embodiment.
  • the amount of current of the outer wiring OL is decreased in the case of the embodiment than in the case of the comparative example.
  • the amount of current of the inner wiring IL increases in the case of the embodiment than in the case of the comparative example. That is, when the first outer wiring OL1 and the first inner wiring IL1 are not electrically connected to each other in at least some regions, the amount of current flowing through the outer wiring OL decreases.
  • Table 2 in Comparative Examples and Examples, all pixels were allowed to emit full white light and maintained for 15 minutes, and then the temperature of the point with the highest temperature was measured. In the comparative example and the example, the point with the highest temperature was located around the second outer wiring OL2. Comparing the comparative example and the example, in the case of heat generated in the second outer wiring OL2, the case of the example decreased compared to the case of the comparative example.
  • the amount of current flowing through the outer wiring OL decreases, heat generated in the outer wiring OL may be suppressed or prevented. Furthermore, the reliability of the display device 1 may be improved.
  • 11 is a plan view of a display device according to another exemplary embodiment. 11 illustrates the arrangement of the outer wiring OL, the inner wiring IL, the contact pattern CPL_1 and the fifth insulating layer 125 .
  • the contact pattern CPL_1 of the display device 1_1 according to the present exemplary embodiment is different from the exemplary embodiment of FIG. 7 in that it is disposed only in the contact area CA. Even in this case, as the first outer wiring OL1 and the first inner wiring IL1 are not electrically connected to each other in at least some regions, the amount of current flowing through the outer wiring OL is reduced, and the outer wiring OL is not electrically connected to each other. It is possible to suppress or prevent the heat generated in the In addition, as the contact pattern CPL_1 is disposed only in the contact area CA, contact between the first outer wiring OL1 and the first inner wiring IL1 in the non-contact area NCA can be more smoothly prevented. can
  • 12 is a cross-sectional view of a display device according to another exemplary embodiment. 12 illustrates an outer portion of the non-contact area NCA of the display device 1_2 .
  • the outer surface of the fifth insulating layer 125_2 of the display device 1_2 according to the present exemplary embodiment is located outside the outer surface of the first outer wiring OL1 in the non-contact area NCA. It is different from the embodiment of FIG. 10 in that respect. In this case, the fifth insulating layer 125_2 may not expose the first outer wiring OL1 . The fifth insulating layer 125_2 may overlap the entire area of the first outer wiring OL1 .
  • the contact pattern CPL and the first outer wiring OL1 can be insulated more smoothly.
  • 13 is a cross-sectional view of a display device according to another exemplary embodiment. 13 illustrates an outer portion of the contact area CA of the display device 1_3.
  • the contact pattern CPL of the display device 1_3 is different from the exemplary embodiment of FIG. 9 in that the contact pattern CPL is in contact with the first inner wiring IL1 through the contact hole CNT_3 .
  • the contact hole CNT_3 is disposed in the contact area CA and may be provided in plurality. Even in this case, as the first outer wiring OL1 and the first inner wiring IL1 are not electrically connected to each other in at least some regions, the amount of current flowing through the outer wiring OL is reduced, and the outer wiring OL is not electrically connected to each other. It is possible to suppress or prevent the heat generated in the In addition, as the first outer wiring OL1 and the first inner wiring IL1 are connected in various ways, various designs may be possible if necessary.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치가 제공된다. 표시 장치는 화면을 표시하는 표시 영역을 포함하는 표시 장치로서, 상기 표시 영역의 외측에서 상기 표시 영역을 둘러싸는 내측 배선, 상기 내측 배선의 외측에 배치되는 외측 배선, 상기 내측 배선 및 상기 외측 배선과 중첩하며, 상기 내측 배선과 상기 외측 배선을 전기적으로 연결하는 컨택 패턴, 및 상기 내측 배선과 상기 외측 배선 사이에서 상기 내측 배선과 상기 외측 배선을 전기적으로 연결하는 연결 배선을 포함하되, 상기 컨택 패턴이 상기 외측 배선과 중첩하면서 물리적으로 컨택하는 컨택 영역, 및 상기 컨택 패턴이 상기 외측 배선과 중첩하면서 물리적으로 컨택하지 않는 비컨택 영역을 더 포함하며, 상기 연결 배선은 상기 비컨택 영역 내에 배치되는 표시 장치.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 스마트 텔레비전 및 차량용 계기판 등과 같이 다양한 전자기기에 적용되고 있다.
표시 장치로서, 액정 표시 장치(Liquid Crystal Display), 유기 발광 표시 장치(Organic Light Emitting Display) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 그 중 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 소자를 이용하여 영상을 표시한다. 유기 발광 표시 장치는 유기 발광 소자에 구동 전류를 제공하는 복수의 트랜지스터를 포함한다.
최근에 표시 장치는 화상을 표시하는 발광부들이 배치되는 표시 영역을 넓히기 위해, 표시 영역을 제외한 비표시 영역(또는 베젤 영역)은 최소화된다. 비표시 영역(또는 베젤 영역)이 최소화됨에 따라, 비표시 영역(또는 베젤 영역)에 배치되는 전원 배선의 폭이 줄어들 수 있다. 이 경우, 전원 배선의 저항이 높아지며, 전원 배선의 병목 구간에 전류가 집중됨으로써 전원 배선에 열이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 전원 배선에서 열이 발생하는 것을 방지하거나 줄일 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 화면을 표시하는 표시 영역을 포함하는 표시 장치로서, 상기 표시 영역의 외측에서 상기 표시 영역을 둘러싸는 내측 배선, 상기 내측 배선의 외측에 배치되는 외측 배선, 상기 내측 배선 및 상기 외측 배선과 중첩하며, 상기 내측 배선과 상기 외측 배선을 전기적으로 연결하는 컨택 패턴, 및 상기 내측 배선과 상기 외측 배선 사이에서 상기 내측 배선과 상기 외측 배선을 전기적으로 연결하는 연결 배선을 포함하되, 상기 컨택 패턴이 상기 외측 배선과 중첩하면서 물리적으로 컨택하는 컨택 영역, 및 상기 컨택 패턴이 상기 외측 배선과 중첩하면서 물리적으로 컨택하지 않는 비컨택 영역을 더 포함하며, 상기 연결 배선은 상기 비컨택 영역 내에 배치된다.
상기 외측 배선은 제1 폭을 갖는 제1 외측 배선 및 상기 제1 폭보다 작은 제2 폭을 갖는 제2 외측 배선을 포함하고, 상기 제1 외측 배선과 상기 내측 배선은 상기 컨택 패턴에 의해 전기적으로 연결되며, 상기 제2 외측 배선과 상기 내측 배선은 상기 연결 배선에 의해 전기적으로 연결될 수 있다.
상기 제1 외측 배선과 상기 제2 외측 배선은 서로 다른 곡률을 포함할 수 있다.
상기 제1 외측 배선은 평면상 개곡선 형상을 포함하며, 상기 제2 외측 배선은 상기 제1 외측 배선의 일측 끝단 및 타측 끝단으로부터 서로를 향해 연장될 수 있다.
상기 내측 배선은 평면상 개곡선 형상을 포함하는 제1 내측 배선, 및 상기 제1 내측 배선의 일측 끝단 및 타측 끝단을 연결하는 제2 내측 배선을 포함하고, 상기 제1 내측 배선은 상기 컨택 패턴을 통해 상기 제1 외측 배선과 전기적으로 연결되며, 상기 제2 내측 배선은 상기 연결 배선을 통해 상기 제2 외측 배선과 전기적으로 연결될 수 있다.
두께 방향을 기준으로 상기 외측 배선과 상기 컨택 패턴 사이에 배치되는 제1 절연층을 더 포함하되, 상기 컨택 영역에서 상기 컨택 패턴의 외측면은 상기 제1 절연층의 외측면보다 외측에 배치되며, 상기 비컨택 영역에서 상기 제1 절연층의 외측면은 상기 컨택 패턴의 외측면보다 외측에 배치될 수 있다.
상기 제1 절연층에 의해 정의되며 상기 내측 배선을 노출하는 리세스 패턴을 더 포함하고, 상기 컨택 패턴은 상기 리세스 패턴을 통해 상기 내측 배선과 컨택할 수 있다.
상기 제1 절연층은 유기 절연 물질을 포함할 수 있다.
상기 표시 영역 내에 배치되며, 애노드 전극, 발광층 및 캐소드 전극을 포함하는 화소를 더 포함하되, 상기 캐소드 전극은 상기 컨택 영역에서 상기 외측 배선과 물리적으로 컨택하며, 상기 비컨택 영역에서 상기 외측 배선과 물리적으로 컨택하지 않을 수 있다.
상기 컨택 패턴과 상기 애노드 전극은 동일한 도전층으로 이루어질 수 있다.
상기 내측 배선과 연결되어 상기 내측 배선에 의해 둘러싸이는 영역 내에 배치되는 가로 배선 및 세로 배선 중 적어도 어느 하나를 더 포함하되, 상기 가로 배선은 제1 방향으로 연장되며, 상기 세로 배선은 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 가로 배선과 상기 세로 배선은 상기 표시 영역을 가로지를 수 있다.
상기 외측 배선과 전기적으로 연결된 제2 전원 전압 패드를 더 포함하고, 상기 외측 배선은 상기 제2 전원 전압 패드를 통해 제2 전원 전압을 인가받을 수 있다.
상기 표시 영역은 평면상 원 형상의 일부를 포함할 수 있다.
상기 표시 영역의 주변에 배치되는 비표시 영역을 더 포함하되, 상기 내측 배선, 상기 외측 배선, 상기 컨택 패턴 및 상기 연결 배선은 상기 비표시 영역에 배치될 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 제2 전원 전압이 인가되는 외측 배선, 상기 기판 상에 배치되며, 상기 외측 배선의 내측에 배치되는 내측 배선, 상기 외측 배선 및 상기 내측 배선 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되는 컨택 패턴, 상기 제1 절연층 상에 배치되며, 상기 컨택 패턴과 분리된 애노드 전극, 상기 애노드 전극 상에 배치되며, 상기 애노드 전극을 노출하는 화소 정의막, 상기 화소 정의막에 의해 노출된 상기 애노드 전극 상에 배치된 발광층, 및 상기 발광층 상에 배치되며, 상기 외측 배선과 전기적으로 연결되는 캐소드 전극을 포함하되, 상기 컨택 패턴의 외측면이 상기 제1 절연층의 외측면보다 외측에 배치되는 제1 영역, 및 상기 제1 절연층의 외측면이 상기 컨택 패턴의 외측면보다 외측에 배치되는 제2 영역을 더 포함할 수 있다.
상기 제1 영역에서 상기 컨택 패턴은 상기 외측 배선과 중첩하면서 물리적으로 컨택하며, 상기 제2 영역에서 상기 컨택 패턴은 상기 외측 배선과 중첩하면서 물리적으로 컨택하지 않을 수 있다.
상기 제2 영역에 배치되며, 상기 외측 배선과 상기 내측 배선을 전기적으로 연결하는 연결 배선을 더 포함할 수 있다.
상기 외측 배선은 제1 폭을 갖는 제1 외측 배선 및 상기 제1 폭보다 작은 제2 폭을 갖는 제2 외측 배선을 포함하고, 상기 제1 외측 배선과 상기 내측 배선은 상기 컨택 패턴에 의해 전기적으로 연결되며, 상기 제2 외측 배선과 상기 내측 배선은 상기 연결 배선에 의해 전기적으로 연결될 수 있다.
상기 제1 절연층은 유기 절연 물질을 포함할 수 있다.
화면을 표시하는 표시 영역 및 상기 표시 영역의 주변에 배치되는 비표시 영역을 더 포함하되, 상기 외측 배선, 상기 내측 배선 및 상기 컨택 패턴은 상기 비표시 영역에 배치될 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 화면을 표시하는 표시 영역을 포함하는 표시 장치로서, 상기 표시 영역의 외측에 배치되는 내측 배선, 상기 내측 배선과 전기적으로 연결되며, 상기 표시 영역을 가로지르는 가로 배선 및 세로 배선 중 적어도 어느 하나, 상기 내측 배선의 외측에 배치되며, 제1 폭을 갖는 제1 외측 배선 및 상기 제1 폭보다 작은 제2 폭을 갖는 제2 외측 배선을 포함하는 외측 배선, 상기 제1 외측 배선과 상기 내측 배선을 전기적으로 연결하는 컨택 패턴, 및 상기 제2 외측 배선과 상기 내측 배선을 전기적으로 연결하는 연결 배선을 포함하되, 상기 내측 배선과 상기 외측 배선은 상기 컨택 패턴 및 상기 연결 배선을 통해 병렬 연결될 수 있다.
상기 컨택 패턴이 상기 외측 배선과 중첩하면서 물리적으로 컨택하는 컨택 영역, 및 상기 컨택 패턴이 상기 외측 배선과 중첩하면서 물리적으로 컨택하지 않는 비컨택 영역을 더 포함하며, 상기 연결 배선은 상기 비컨택 영역 내에 배치될 수 있다.
상기 외측 배선과 전기적으로 연결된 제2 전원 전압 패드를 더 포함하고, 상기 외측 배선은 상기 제2 전원 전압 패드를 통해 제2 전원 전압을 인가받을 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 전원 배선에서 열이 발생하는 것을 방지하거나 줄일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다.
도 2는 일 실시예에 따른 표시 장치의 단면도를 개략적으로 도시하였다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 회로도이다.
도 4는 일 실시예에 따른 표시 패널의 일 화소의 단면도이다.
도 5는 일 실시예에 따른 제2 전원 전압 라인의 개략적인 평면 배치도이다.
도 6은 일 실시예에 따른 제1 외측 배선과 제2 외측 배선이 연결되는 지점의 주변을 확대한 확대도이다.
도 7은 일 실시예에 따른 외측 배선, 내측 배선, 컨택 패턴 및 제5 절연층의 중첩 관계를 나타내는 평면도이다.
도 8은 도 7의 A 영역을 확대한 확대도이다.
도 9는 도 8의 Ⅸ-Ⅸ' 선을 따라 자른 단면도이다.
도 10은 도 8의 Ⅹ-Ⅹ' 선을 따라 자른 단면도이다.
도 11은 다른 실시예에 따른 표시 장치의 평면도이다.
도 12는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 13은 또 다른 실시예에 따른 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다. 도 2는 일 실시예에 따른 표시 장치의 단면도를 개략적으로 도시하였다.
실시예들에서, 제1 방향(DR1)과 제2 방향(DR2)은 서로 다른 방향으로 상호 교차하는 방향으로, 예컨대 평면도상 수직으로 교차하는 방향을 나타낸다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 놓이는 평면에 교차하는 방향으로, 예컨대 제1 방향(DR1)과 제2 방향(DR2)에 모두 수직으로 교차하는 방향을 나타낸다. 예시된 도면에서 제1 방향(DR1)은 표시 장치(1)의 가로 방향을, 제2 방향(DR2)은 표시 장치(1)의 세로 방향을 나타내고, 제3 방향(DR3)은 표시 장치(1)의 두께 방향을 나타낸다.
이하의 실시예들에서 제1 방향(DR1) 일측은 평면도상 우측 방향을, 제1 방향(DR1) 타측은 평면도상 좌측 방향을, 제2 방향(DR2) 일측은 평면도상 상측 방향을, 제2 방향(DR2) 타측은 평면도상 하측 방향을, 제3 방향(DR3) 일측은 단면도상 상측 방향을, 제3 방향(DR3) 타측은 단면도상 하측 방향을 각각 지칭하는 것으로 한다. 아울러, 다른 정의가 없는 한, 본 명세서에서 제3 방향(DR3)을 기준으로 표현된 “상부”, “상면”, "상측"은 표시 패널(10)을 기준으로 표시면 측을 의미하고, “하부”, “하면”, "하측"은 표시 패널(10)을 기준으로 표시면의 반대측을 의미하는 것으로 한다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 언급한 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시한다. 주된 화면의 표시 방향은 제3 방향(DR3) 일측(예컨대, 전면 발광형 표시 장치)일 수 있지만, 이에 제한되는 것은 아니다.
표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia player), 네비게이션, 게임기, 디지털 카메라 등과 같은 휴대용 전자 기기 뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 및 차량용 표시 장치 등이 표시 장치(1)에 포함될 수 있으나, 본 발명의 기술적 사상이 적용될 수 잇는 표시 장치(1)의 종류는 이에 제한되는 것은 아니다.
표시 장치(1)의 적어도 일부분의 평면상 형상은 원 형상의 일부로 이루어질 수 있다. 다시 말해서, 표시 장치(1)는 평면상 원 형상의 적어도 일부를 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 표시 장치(1)는 평면상 원의 전체 형상을 포함하거나, 사각형 등의 다각형 형상을 포함할 수도 있다.
표시 장치(1)는 표시 영역(DA)과 비표시 영역(NDA)을 포함한다. 표시 영역(DA)은 화면을 표시하며, 비표시 영역(NDA)은 화면을 표시하지 않을 수 있다. 표시 장치(1)가 터치 기능을 갖는 경우, 터치 입력의 감지가 이루어지는 영역인 터치 영역은 표시 영역(DA)에 포함될 수 있다. 표시 영역(DA)과 터치 영역은 중첩할 수 있다. 표시 영역(DA)은 표시도 이루어지고 터치 입력의 감지도 이루어지는 영역일 수 있다.
표시 영역(DA)은 복수의 화소를 포함할 수 있다. 복수의 화소는 행렬 방향으로 배열될 수 있다. 각 화소의 형상은 평면도상(즉, 평면도 상태로 바라볼 때) 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 제2 방향(DR2)에 대해 기울어진 마름모 형상일 수도 있다. 화소는 발광 영역(도 4의 'EMA')과 비발광 영역(도 4의 'NEM')을 포함할 수 있다.
표시 영역(DA)은 평면상 원 형상의 일부를 포함할 수 있다. 다시 말해서, 표시 영역(DA)은 평면상 원 형상의 제2 방향(DR2) 타측 일부가 제거된 형상을 포함할 수 있다. 표시 영역(DA)의 테두리 중 제2 방향(DR2) 타측은 제1 방향(DR1)으로 연장되며, 나머지 테두리 부분은 평면상 개곡선(open-curved) 형상을 포함할 수 있다. 예를 들어, 표시 영역(DA)의 테두리의 적어도 일부는 일부가 개방된 원 형상을 포함하며, 표시 영역(DA)의 테두리의 나머지 부분은 상기 일부가 개방된 원 형상의 양 끝단을 연결할 수 있다. 다만, 이에 제한되는 것은 아니고, 표시 영역(DA)은 평면상 원 형상을 포함하거나, 삼각형, 사각형 등 다각형 형상을 포함할 수도 있다.
비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치된다. 비표시 영역(NDA)은 베젤 영역일 수 있다. 비표시 영역(NDA)은 후술하는 윈도우 부재(도 2의 '20' 참조)의 인쇄층(도 2의 '22' 참조)과 중첩할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 외측에 배치될 수 있다. 그러나, 이에 제한되는 것은 아니며, 표시 영역(DA)의 일부 영역의 외측 부근에는 비표시 영역(NDA)이 배치되지 않을 수도 있다. 비표시 영역(NDA)에는 표시 영역(DA)에 신호를 인가하기 위한 신호 배선이나 구동 회로들이 배치될 수 있다.
표시 장치(1)는 표시 화면을 제공하는 표시 패널(10), 터치 부재(TSP), 반사 방지 부재(POL), 및 윈도우 부재(20)를 포함한다.
표시 패널(10)은 유기발광 표시 패널, 무기발광 표시 패널, 마이크로 LED 표시 패널, 나노 LED 표시 패널, 양자점 발광 표시 패널, 액정 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널, 전기영동 표시 패널, 전기습윤 표시 패널 등을 들 수 있다. 이하에서는 표시 패널(10)의 일 예로서, 유기발광 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 패널(10)은 메인 영역(MR) 및 메인 영역(MR)으로부터 돌출된 서브 영역(SR)을 포함할 수 있다. 메인 영역(MR)은 대체로 표시 장치(1)의 평면상 외형과 유사한 형상을 가질 수 있다. 평면상 메인 영역(MR)은 원 형상의 일부를 포함할 수 있다.
메인 영역(MR)은 표시 영역(DA)을 포함할 수 있다. 표시 영역(DA)은 메인 영역(MR) 내에 배치될 수 있다. 일 실시예에서 메인 영역(MR)에서 표시 영역(DA)의 주변 에지 부분, 및 서브 영역(SR) 전체가 비표시 영역이 될 수 있다. 그러나, 이에 제한되는 것은 아니고, 서브 영역(SR)의 적어도 일부 영역도 표시 영역(DA)을 포함할 수도 있다.
서브 영역(SR)은 메인 영역(MR)으로부터 제2 방향(DR2) 타측으로 돌출될 수 있다. 서브 영역(SR)은 평면상 직사각형 형상을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 평면상 표시 패널(10)은 원 형상을 포함할 수도 있고, 메인 영역(MR)과 서브 영역(SR)은 함께 평면상 원 형상을 이룰 수 있다. 이 경우, 서브 영역(SR)은 평면상 원 형상의 일부를 포함할 수 있다.
일 실시예에서, 비표시 영역(NDA)에는 구동칩(IC)이 배치될 수 있다. 구동칩(IC)은 서브 영역(SR)에 배치될 수 있다. 구동칩(IC)은 제2 기판(12)을 기준으로 돌출된 제1 기판(11)의 돌출 영역 상에 직접 실장될 수 있다. 구동칩(IC)은 표시 패널(10)을 구동하는 집적 회로를 포함할 수 있다. 상기 집적 회로는 디스플레이용 집적 회로 및/또는 터치 부재용 집적 회로를 포함할 수 있다.
표시 패널(10)은 제1 기판(11), 제2 기판(12), 활성 소자층(ATL), 반사 방지 부재(AR) 및 밀봉 부재(SEAL)를 더 포함할 수 있다.
제1 기판(11)은 상부에 위치하는 활성 소자층(ATL)을 지지할 수 있다. 제1 기판(11)은 대체로 투명하여, 높은 광 투과율을 가질 수 있다. 제1 기판(11)은 이에 제한되는 것은 아니지만, 예를 들어, 유리 및/또는 석영 등과 같은 무기 물질을 포함할 수 있다. 상기 무기 물질은 이에 제한되는 것은 아니지만, 예를 들어, 산화 규소(SiO2)를 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 제1 기판(11)은 투명한 플레이트 또는 투명한 필름일 수 있다.
제2 기판(12)은 제1 기판(11)과 대향하고, 제1 기판(11)과 이격되어 배치될 수 있다. 제2 기판(12)은 외부의 수분 및 공기 등으로부터 활성 소자층(ATL)을 보호할 수 있다. 제2 기판(12)은 대체로 투명하여, 높은 광 투과율을 가질 수 있다. 제2 기판(12)은 이에 제한되는 것은 아니지만, 예를 들어, 유리 및/또는 석영 등과 같은 무기 물질을 포함할 수 있다. 상기 무기 물질은 이에 제한되는 것은 아니지만, 예를 들어, 산화 규소(SiO2)를 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 제2 기판(12)은 투명한 플레이트 또는 투명한 필름일 수 있다. 이 경우, 제2 기판(12)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있고, 적어도 하나의 무기막과 적어도 하나의 유기막이 제1 기판(11)과 함께 활성 소자층(ATL)을 밀봉할 수 있으며, 밀봉 부재(SEAL)은 생략될 수 있다.
활성 소자층(ATL)은 제1 기판(11)과 제2 기판(12) 사이에 배치될 수 있다. 활성 소자층(ATL)은 제1 기판(11)의 상면(또는, 일면) 상에 배치될 수 있다. 활성 소자층(ATL)은 발광 소자 및 이를 구동하는 박막 트랜지스터를 포함할 수 있다. 이에 제한되는 것은 아니지만, 활성 소자층(ATL)은 상부의 제2 기판(12)과 이격될 수 있다. 활성 소자층(ATL)에 대한 상세한 설명은 후술한다.
밀봉 부재(SEAL)는 제1 기판(11)과 제2 기판(12) 사이에 배치될 수 있다. 예를 들어, 밀봉 부재(SEAL)는 표시 장치(1)의 비표시 영역(NDA)에 배치되어 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 밀봉 부재(SEAL)는 제1 기판(11)과 제2 기판(12)을 상호 결합시키며, 제1 기판(11) 및 제2 기판(12)과 함께 활성 소자층(ATL)을 밀봉할 수 있다. 일 실시예에서, 밀봉 부재(SEAL)는 프릿(Frit)을 포함하여 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 기판(11), 제2 기판(12) 및 밀봉 부재(SEAL)로 정의되는 표시 패널(10)의 내부 영역에는 활성 소자층(ATL)이 배치될 수 있다. 상기 내부 영역은 진공 상태이거나, 기체 등에 의해 충진될 수 있다. 상기 기체는 이에 제한되지 않으나, 예를 들어, 불활성 기체 또는 일반 대기 등을 포함할 수 있다.
표시 패널(10) 상에는 터치 부재(TSP)가 배치될 수 있다. 터치 부재(TSP)는 터치 입력을 감지할 수 있다. 터치 부재(TSP)는 제2 기판(12)의 상면(또는 일면) 상에 배치될 수 있다. 터치 부재(TSP)는 이하의 실시예에서 예시되는 바와 같이 터치 부재(TSP)는 터치층의 형태로 표시 패널(10)과 일체화되어 제공될 수도 있지만, 이에 제한되는 것은 아니고 터치 패널이나 터치 필름의 형태로 표시 패널(10) 상에 위치할 수 있다. 터치 부재(TSP)는 복수의 터치 전극을 포함할 수 있다. 터치 부재(TSP)는 생략될 수도 있다.
터치 부재(TSP) 상에는 반사 방지 부재(POL)가 배치될 수 있다. 반사 방지 부재(POL)는 편광 필름의 형태로 부착될 수 있다. 반사 방지 부재(POL)는 통과하는 빛을 편광시킨다. 반사 방지 부재(POL)는 외광 반사를 감소시키는 역할을 할 수 있다. 다만, 이에 제한되는 것은 아니고, 반사 방지 부재(POL)는 표시 패널(10) 내부에 반사 방지층의 형태로 적층될 수도 있다. 이 경우, 반사 방지 부재(POL)는 특정 파장의 빛을 선택적으로 투광하는 컬러 필터 등을 포함할 수도 있다. 또한, 터치 부재(TSP)가 생략된 경우, 반사 방지 부재(POL)는 제2 기판(12) 상에 부착될 수도 있다.
반사 방지 부재(POL) 상에는 윈도우 부재(20)가 배치된다. 윈도우 부재(20)는 표시 패널(10)을 커버하여 보호하는 역할을 한다. 윈도우 부재(20)는 윈도우 기재(21) 및 윈도우 기재(21) 상에 배치된 인쇄층(22)을 포함할 수 있다. 윈도우 부재(20)는 광학 투명 접착제(Optical clear adhesive, OCA)나 광학 투명 수지(Optical clear resin, OCR) 등을 포함하는 투명 결합층(TRL)을 통해 표시 패널(10)의 일면 상에 부착될 수 있다. 표시 장치(1)가 반사 방지 부재(POL)를 포함하는 경우, 윈도우 부재(20)는 반사 방지 부재(POL)의 상면(또는 일면) 상에 부착될 수 있다.
윈도우 기재(21)는 투명한 물질로 이루어질 수 있다. 윈도우 기재(21)는 예를 들어, 유리나 플라스틱을 포함하여 이루어질 수 있다.
윈도우 기재(21)의 평면 형상은 적용되는 표시 장치(1)의 형상에 상응한다. 예를 들어, 표시 장치(1)가 평면도상 원형의 일부 형상일 경우, 윈도우 기재(21) 또한 원형의 일부 형상을 갖는다. 다른 예로, 표시 장치(1)가 실질적인 직사각형인 경우, 윈도우 기재(21) 또한 실질적인 직사각형 형상을 가질 수 있다.
윈도우 기재(21) 상에는 인쇄층(22)이 배치될 수 있다. 인쇄층(22)은 윈도우 기재(21)의 일면 및/또는 타면에 배치될 수 있다. 인쇄층(22)은 윈도우 기재(21)의 테두리 부위에 배치되며, 비표시 영역(NDA)에 배치될 수 있다. 인쇄층(22)은 차광층이거나 심미감을 부여하는 장식층일 수 있다.
계속해서, 상술한 표시 장치(1)의 화소 회로와 구체적인 단면 구조에 대해 설명한다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 회로도이다.
도 3을 참조하면, 화소 회로는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 커패시터(Cst), 및 유기발광 다이오드(OLED, 또는 발광 소자)를 포함할 수 있다. 각 화소 회로에는 주사 라인(SL), 데이터 라인(DL), 제1 전원 전압 라인(ELVDDL)이 연결된다. 이하에서, 표시 패널(10)의 발광 소자는 유기발광 다이오드(OLED)인 것으로 설명하나, 이에 제한되는 것은 아니다. 발광 소자는 예를 들어, 무기 발광 다이오드 등의 다양한 발광 소자가 적용될 수도 있다.
제1 트랜지스터(TR1)는 구동 트랜지스터이고, 제2 트랜지스터(TR2)는 스위칭 트랜지스터일 수 있다. 도면에서는 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)가 모두 PMOS 트랜지스터인 경우를 예시하였지만, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2) 중 어느 하나 또는 전부는 NMOS 트랜지스터일 수도 있다.
제1 트랜지스터(TR1)의 제1 전극(소스 전극)은 제1 전원 전압 라인(ELVDDL)에 연결되어 제1 전원 전압(ELVDD)을 제공받을 수 있다. 제1 트랜지스터(TR1)의 제2 전극(드레인 전극)은 유기발광 다이오드(OLED)의 애노드 전극에 연결된다. 제2 트랜지스터(TR2)의 제1 전극(소스 전극)은 데이터 라인(DL)에 연결되고, 제2 전극(드레인 전극)은 제1 트랜지스터(TR1)의 게이트 전극에 연결된다. 커패시터(Cst)는 제1 트랜지스터(TR1)의 게이트 전극과 제1 전극 사이에 연결된다. 유기발광 다이오드(OLED)의 캐소드 전극은 제2 전원 전압 라인(ELVSSL)에 연결되어 제2 전원 전압(ELVSS)을 제공받는다. 제2 전원 전압(ELVSS)은 제1 전원 전압 라인(ELVDDL)으로부터 제공되는 제1 전원 전압(ELVDD)보다 낮은 전압일 수 있다.
제2 전원 전압 라인(ELVSSL)은 표시 영역(DA)을 가로지르도록 배치될 수 있다. 이에 대한 자세한 설명은 후술한다.
제2 트랜지스터(TR2)는 주사 라인(GL)에 인가된 주사 신호에 응답하여 데이터 라인(DL)에 인가된 데이터 신호를 출력할 수 있다. 커패시터(Cst)는 제2 트랜지스터(TR2)로부터 수신한 데이터 신호에 대응하는 전압을 충전할 수 있다. 제1 트랜지스터(TR1)는 커패시터(Cst)에 저장된 전하량에 대응하여 유기발광 다이오드(OLED)에 흐르는 구동전류를 제어할 수 있다.
도 3의 등가 회로는 하나의 예시적인 실시예에 불과하며, 화소 회로는 더 많은 수(예컨대 7개)의 트랜지스터와 커패시터를 포함할 수 있다.
도 4는 일 실시예에 따른 표시 패널의 일 화소의 단면도이다.
도 4를 참조하면, 활성 소자층(ATL)은 반도체층(110), 제1 절연층(121), 제1 도전층(130), 제2 절연층(122), 제2 게이트 도전층(130), 제3 절연층(123), 제3 도전층(150), 제4 절연층(124), 제4 도전층(160), 제5 절연층(125), 애노드 전극(ANO), 애노드 전극(ANO)을 노출하는 개구부를 포함하는 화소 정의막(PDL), 화소 정의막(PDL)의 개구부 내에 배치된 발광층(EML), 및 발광층(EML)과 화소 정의막(PDL) 상에 배치된 캐소드 전극(CAT)을 포함할 수 있다. 각 층들은 상술한 순서대로 순차적으로 적층될 수 있다. 아울러, 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
반도체층(110)은 제1 기판(11) 상에 배치된다. 반도체층(110)은 화소의 박막 트랜지스터의 채널을 이룬다. 반도체층(110)은 다결정 실리콘을 포함할 수 있다. 그러나, 이에 제한되는 것은 아니고, 반도체층(110)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘이나, 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다.
제1 절연층(121)은 반도체층(110) 상에 배치된다. 제1 절연층(121)은 게이트 절연 기능을 갖는 제1 게이트 절연막일 수 있다. 제1 절연층(121)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(121)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다.
제1 도전층(130)은 제1 절연층(121) 상에 배치된다. 제1 도전층(130)은 화소의 박막 트랜지스터의 게이트 전극(GAT)과 그에 연결된 스캔 라인, 및 유지 커패시터 제1 전극(CE1)을 포함할 수 있다.
제1 도전층(130)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 절연층(122)은 제1 도전층(130) 상에 배치될 수 있다. 제2 절연층(122)은 층간 절연막 또는 제2 게이트 절연막일 수 있다. 제2 절연층(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다.
제2 도전층(140)은 제2 절연층(122) 상에 배치된다. 제2 도전층(140)은 유지 커패시터 제2 전극(CE2)을 포함할 수 있다.
제2 도전층(140)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(140)은 제1 도전층(130)과 동일한 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제3 절연층(123)은 제2 도전층(140) 상에 배치된다. 제3 절연층(123)은 층간 절연막일 수 있다. 제3 절연층(123)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다.
제3 도전층(150)은 제3 절연층(123) 상에 배치된다. 제3 도전층(150)은 화소의 박막 트랜지스터의 제1 전극(SD1)과 제2 전극(SD2)을 포함할 수 있다. 박막 트랜지스터의 제1 전극(SD1)과 제2 전극(SD2)은 제3 절연층(123), 제2 절연층(122) 및 제1 절연층(121)을 관통하는 컨택홀을 통해 반도체층(110)의 소스 영역 및 드레인 영역과 전기적으로 연결될 수 있다. 화소의 제1 전원 전압 라인(ELVDDL)도 제3 도전층(150)으로 이루어질 수 있다. 제1 전원 전압 라인(ELVDDL)은 제3 절연층(123)을 관통하는 컨택홀을 통해 유지 커패시터 제2 전극(CE2)과 전기적으로 연결될 수 있다.
제3 도전층(150)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(150)은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층(150)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.
제4 절연층(124)은 제3 도전층(150) 상에 배치된다. 제4 절연층(124)은 제3 도전층(150)을 덮는다. 제4 절연층(124)은 비아층일 수 있다. 제4 절연층(124)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제4 도전층(150)은 제4 절연층(124) 상에 배치된다. 제4 도전층(150)은 애노드 연결 전극(CNE)을 포함할 수 있다. 애노드 연결 전극(CNE)은 제4 절연층(124)을 관통하는 컨택홀을 통해 박막 트랜지스터의 제2 전극(SD2)과 전기적으로 연결될 수 있다. 애노드 연결 전극(CNE)을 통해, 애노드 전극(ANO)과 박막 트랜지스터의 제2 전극(SD2)이 전기적으로 연결될 수 있다.
제4 도전층(150)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(150)은 단일막 또는 다층막일 수 있다. 제4 도전층(150)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다. 제4 도전층(150)은 제3 도전층(140)과 동일한 물질을 포함하거나, 동일한 적층 구조를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제5 절연층(125)은 제4 도전층(150) 상에 배치된다. 제5 절연층(125)은 제4 도전층(160)을 덮는다. 제5 절연층(125)은 비아층일 수 있다. 제5 절연층(125)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
애노드 전극(ANO)은 제5 절연층(125) 상에 배치된다. 애노드 전극(ANO)은 화소마다 마련된 화소 전극일 수 있다. 애노드 전극(ANO)은 제5 절연층(125)을 관통하는 컨택홀을 통해 애노드 연결 전극(CNE)과 연결될 수 있다. 애노드 전극(ANO)은 화소의 발광 영역(EMA)과 적어도 부분적으로 중첩될 수 있다.
애노드 전극(ANO)은 이에 제한되는 것은 아니지만 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 발광층(EML)에 가깝게 배치될 수 있다. 애노드 전극(ANO)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
화소 정의막(PDL)은 애노드 전극(ANO) 상에 배치될 수 있다. 화소 정의막(PDL)은 애노드 전극(ANO)을 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL) 및 그 개구부에 의해 발광 영역(EMA)과 비발광 영역(NEM)이 구분될 수 있다. 화소 정의막(PDL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 화소 정의막(PDL)은 무기 물질을 포함할 수도 있다.
표시 장치(1)는 스페이서(SC)를 더 포함할 수 있다. 스페이서(SC)는 화소 정의막(PDL) 상에 배치될 수 있다. 스페이서(SC)는 화소 정의막(PDL)의 바로 위에 배치될 수 있다. 스페이서(SC)는 상부에 배치되는 구조물과의 간격을 유지시키는 역할을 할 수 있다.
발광층(EML)은 화소 정의막(PDL)이 노출하는 애노드 전극(ANO) 상에 배치된다. 발광층(EML)은 유기 물질층을 포함할 수 있다. 발광층의 유기 물질층은 유기 발광층을 포함하며, 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 발광층(EML)은 비발광 영역(NEM) 일부에 배치되어, 발광층(EML)은 비발광 영역(NEM)에서 캐소드 전극(CAT)과 화소 정의막(PDL) 사이에 배치될 수도 있다.
캐소드 전극(CAT)은 발광층(EML) 상에 배치될 수 있다. 캐소드 전극(CAT)은 화소의 구별없이 전면적으로 배치된 공통 전극일 수 있다. 애노드 전극(ANO), 발광층(EML) 및 캐소드 전극(CAT)은 각각 유기 발광 소자를 구성할 수 있다.
캐소드 전극(CAT)은 발광층(EML)과 접할 뿐만 아니라, 화소 정의막(PDL)의 상면에도 접할 수 있다. 또한, 스페이서(SC)가 형성된 영역에서 캐소드 전극(CAT)은 스페이서(SC)의 표면과 접하고, 스페이서(SC)의 표면을 덮을 수 있다. 캐소드 전극(CAT)은 하부 구조물의 단차를 반영하도록 하부 구조물에 대해 컨포말하게 형성될 수 있다.
캐소드 전극(CAT)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 캐소드 전극(CAT)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
제2 기판(12)은 캐소드 전극(CAT) 상부에 배치된다.
캐소드 전극(CAT)에는 제2 전원 전압 라인(ELVSSL, 도 3 참조)을 통해, 제2 전원 전압(ELVSS, 도 3 참조)이 인가될 수 있다. 제2 전원 전압 라인(ELVSSL, 도 3 참조)은 매쉬(mesh) 패턴을 포함하는 내측 배선 및 외측 배선을 포함할 수 있다. 내측 배선과 외측 배선은 일부 영역에서 컨택되며, 나머지 영역에서 컨택되지 않을 수 있다. 이에 따라, 내측 배선과 외측 배선에 흐르는 전류를 제어할 수 있고, 제2 전원 전압 라인(ELVSSL, 도 3 참조)에서 발생할 수 있는 발열을 억제 또는 방지할 수 있다.
도 5는 일 실시예에 따른 제2 전원 전압 라인의 개략적인 평면 배치도이다.
도 5를 참조하면, 표시 장치(1)는 제2 전원 전압 라인(ELVSSL)과 서브 영역(SR)에 배치된 제2 전원 전압 패드(PD1, PD2)를 포함할 수 있다. 제2 전원 전압 라인(ELVSSL)은 제2 전원 전압 패드(PD1, PD2)를 통해 제2 전원 전압(ELVSS, 도 3 참조)을 인가받을 수 있다.
제2 전원 전압 라인(ELVSSL)은 내측 배선(IL), 가로 배선(CR1), 세로 배선(CR2), 외측 배선(OL) 및 연결 배선(CL)을 포함할 수 있다. 각 배선은 서로 전기적으로 연결될 수 있다.
내측 배선(IL)은 비표시 영역(NDA)에 배치될 수 있다. 내측 배선(IL)은 표시 영역(DA)을 둘러쌀 수 있다. 평면상, 표시 영역(DA)은 내측 배선(IL)으로 둘러싸인 영역 내에 배치될 수 있다. 내측 배선(IL)이 배치된 평면상 형상은 표시 영역(DA)의 평면상 형상에 상응할 수 있다.
내측 배선(IL)은 평면상 개곡선(open-curved) 형상을 포함하는 제1 내측 배선(IL1) 및 제1 내측 배선(IL1)의 일측 끝단과 타측 끝단을 연결하는 제2 내측 배선(IL2)을 포함할 수 있다. 제1 내측 배선(IL1)은 평면상 원 형상의 일부를 포함하며, 제2 내측 배선(IL2)은 평면상 직선 형상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 내측 배선(IL1)과 제2 내측 배선(IL2)은 서로 다른 곡률을 가질 수 있다. 예를 들어, 제1 내측 배선(IL1)은 평면상 원 형상의 일부로, 라운드(round) 형상을 포함할 수 있으나, 제2 내측 배선(IL2)은 실질적으로 직선 형상을 포함하여 무한대의 곡률을 가질 수 있다. 다만, 이에 제한되는 것은 아니다.
가로 배선(CR1) 및 세로 배선(CR2) 각각은 표시 영역(DA)을 가로지르며 내측 배선(IL) 내에 배치될 수 있다. 즉, 가로 배선(CR1) 및 세로 배선(CR2) 각각은 적어도 일부가 표시 영역(DA) 내에 배치될 수 있다. 가로 배선(CR1) 및 세로 배선(CR2)은 내측 배선(IL)에 의해 둘러싸이는 영역 내에 배치될 수 있다. 가로 배선(CR1) 및 세로 배선(CR2)은 서로 대향하는 내측 배선(IL)의 각 영역을 서로 연결할 수 있다.
예를 들어, 가로 배선(CR1)은 제1 방향(DR1) 일측에 배치되는 내측 배선(IL)으로부터 제1 방향(DR1) 타측으로 연장되어, 제1 방향(DR1) 타측에 배치되는 내측 배선(IL)까지 연장될 수 있다. 가로 배선(CR1)은 표시 영역(DA)을 가로질러 연장될 수 있다. 세로 배선(CR2)은 제2 방향(DR2) 일측에 배치되는 내측 배선(IL)으로부터 제2 방향(DR2) 타측으로 연장되어, 제2 방향(DR2) 타측에 배치되는 내측 배선(IL)까지 연장될 수 있다. 세로 배선(CR2)은 표시 영역(DA)을 가로질러 연장될 수 있다. 다만, 이에 제한되는 것은 아니고, 가로 배선(CR1) 및 세로 배선(CR2)은 둘 중 적어도 어느 하나만 배치될 수도 있다.
가로 배선(CR1) 및 세로 배선(CR2) 각각은 복수로 제공될 수 있다. 가로 배선(CR1)은 제1 방향(DR1)으로 연장되며, 제2 방향(DR2)을 따라 반복 배치될 수 있다. 세로 배선(CR2)은 제2 방향(DR2)으로 연장되며, 제1 방향(DR1)을 따라 반복 배치될 수 있다.
제2 전원 전압 라인(ELVSSL)은 메쉬 패턴(MSH)을 포함할 수 있다. 메쉬 패턴(MSH)은 표시 영역(DA)에 배치될 수 있다. 메쉬 패턴(MSH)은 가로 배선(CR1) 및 세로 배선(CR2)으로 이루어질 수 있다. 제2 전원 전압 라인(ELVSSL)이 메쉬 패턴(MSH)을 포함함에 따라, 제2 전원 전압 라인(ELVSSL)에 흐르는 전류를 분산시킬 수 있어, 발열 이슈가 개선될 수 있다. 또한, 전압 강하(IR drop) 현상을 억제 또는 방지할 수 있어, 표시 장치(1)의 구동 불량 문제 등이 억제 또는 방지될 수 있다.
외측 배선(OL)은 비표시 영역(NDA)에 배치되며, 내측 배선(IL)의 외측에 배치될 수 있다. 외측 배선(OL)은 평면상 개곡선(open-curved) 형상을 포함하는 제1 외측 배선(OL1), 제1 외측 배선(OL1)의 일측 및 끝단 각각에서 연장되는 제2 외측 배선(OL2), 및 제2 외측 배선(OL2)과 제2 전원 전압 패드(PD1, PD2)를 연결하는 제3 외측 배선(OL3)을 포함할 수 있다.
제1 외측 배선(OL1)은 평면상 원 형상의 일부를 포함하며, 제2 외측 배선(OL2)은 제1 외측 배선(OL1)의 일측 끝단 및 타측 끝단에서 표시 장치(1)의 내측을 향해 연장될 수 있다. 제1 외측 배선(OL1)의 일측 끝단 및 타측 끝단에서 연장되는 제2 외측 배선(OL2)은 상호 대향하며 서로를 향하는 방향으로 연장될 수 있다. 제3 외측 배선(OL3)은 제2 외측 배선(OL2)으로부터 제2 전원 전압 패드(PD1, PD2)까지 연장될 수 있다. 제3 외측 배선(OL3)은 제2 외측 배선(OL2)으로부터 제2 방향(DR2) 타측을 향해 연장될 수 있다.
제1 외측 배선(OL1)과 제2 외측 배선(OL2)은 서로 다른 곡률을 가질 수 있다. 예를 들어, 제1 외측 배선(OL1)은 평면상 원 형상의 일부로, 라운드(round) 형상을 포함할 수 있으나, 제2 외측 배선(OL2)은 실질적으로 직선 형상을 포함하여 무한대의 곡률을 가질 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 외측 배선(OL1)과 제2 외측 배선(OL2)은 서로 다른 배선 폭을 포함할 수 있다.
도 6은 일 실시예에 따른 제1 외측 배선과 제2 외측 배선이 연결되는 지점의 주변을 확대한 확대도이다.
도 6을 더 참조하면, 제1 외측 배선(OL1)은 제1 폭(TH1)을 갖는 배선 폭을 포함하며, 제2 외측 배선(OL2)은 제2 폭(TH2)을 갖는 배선 폭을 포함할 수 있다. 배선 폭이란, 평면상 각 배선이 연장되는 방향의 수직한 방향으로의 폭을 지칭할 수 있다. 제1 폭(TH1)은 제2 폭(TH2)보다 클 수 있다. 이에 따라, 제2 외측 배선(OL2)이 배치되는 비표시 영역(NDA)이 작아질 수 있으며, 나아가 베젤(bezel)이 작아질 수 있다.
이 경우, 제1 외측 배선(OL1)으로부터 제2 외측 배선(OL2)으로 흐르는 전류는 제1 외측 배선(OL1)과 제2 외측 배선(OL2)이 만나는 지점에서 병목 현상이 발생할 수 있고, 해당 지점에서 발열 이슈가 발생할 수 있다.
다만, 외측 배선(OL)과 내측 배선(IL)은 적어도 일부 영역에서 전기적으로 연결되지 않을 수 있으며, 이에 따라, 외측 배선(OL)에 흐르는 전류량을 감소시킬 수 있고, 제1 외측 배선(OL1)과 제2 외측 배선(OL2)이 만나는 지점에서 발생할 수 있는 발열 이슈를 억제 또는 방지할 수 있다. 이에 대한 자세한 설명은 후술한다.
아울러, 내측 배선(IL)은 제3 폭(TH3)을 갖는 배선 폭을 포함할 수 있다. 제3 폭(TH3)은 제1 폭(TH1)보다 작으며 제2 폭(TH2)보다 작을 수 있으나, 이에 제한되는 것은 아니다.
다시 도 5를 참조하면, 연결 배선(CL)은 외측 배선(OL)과 내측 배선(IL) 사이에 배치될 수 있다. 연결 배선(CL)은 외측 배선(OL)과 내측 배선(IL)을 전기적으로 연결할 수 있다. 연결 배선(CL)은 이에 제한되는 것은 아니지만, 제2 외측 배선(OL2)과 제2 내측 배선(IL2) 사이에 배치되어, 양 구성을 상호 전기적으로 연결할 수 있다. 연결 배선(CL)은 제2 외측 배선(OL2)의 일측 끝단과 타측 끝단 사이에 연결될 수 있다. 연결 배선(CL)은 제1 외측 배선(OL1)과 제3 외측 배선(OL3) 사이에 배치될 수 있다.
도 7은 일 실시예에 따른 외측 배선, 내측 배선, 컨택 패턴 및 제5 절연층의 중첩 관계를 나타내는 평면도이다. 도 8은 도 7의 A 영역을 확대한 확대도이다.
도 7 및 도 8을 참조하면, 표시 장치(1)는 서로 비중첩하는 제1 영역(CA) 및 제2 영역(NCA)을 더 포함할 수 있다. 제1 영역(CA)에서 컨택 패턴(CPL)은 외측 배선(OL)과 컨택하며, 제2 영역(NCA)에서 컨택 패턴(CPL)은 외측 배선(OL)과 컨택하지 않을 수 있다. 이하에서, 제1 영역은 컨택 영역(CA)으로, 제2 영역은 비컨택 영역(NCA)으로 지칭한다.
컨택 영역(CA)에서 외측 배선(OL)과 내측 배선(IL)은 컨택 패턴(CPL)에 의해 전기적으로 연결될 수 있다. 비컨택 영역(NCA)에서 외측 배선(OL)과 내측 배선(IL)은 전기적으로 연결되지 않거나, 연결 배선(CL)에 의해 전기적으로 연결될 수 있다. 연결 배선(CL)은 비컨택 영역(NCA)에 배치되나, 연결 배선(CL)이 배치된 부분에서 외측 배선(OL)과 내측 배선(IL)은 상호 전기적으로 연결될 수 있다.
구체적으로 설명하면, 표시 패널(10)은 컨택 패턴(CPL)을 더 포함할 수 있다. 컨택 영역(CA)에서 컨택 패턴(CPL)은 외측 배선(OL)과 내측 배선(IL)을 전기적으로 연결할 수 있다. 컨택 영역(CA)에서 컨택 패턴(CPL)은 제1 외측 배선(OL1)과 제1 내측 배선(IL1)을 전기적으로 연결할 수 있다. 다시 말해서, 비컨택 영역(NCA)에서 외측 배선(OL)과 내측 배선(IL)은 연결 배선(CL)에 의해 전기적으로 상호 연결될 뿐만 아니라, 컨택 영역(CA)에서 컨택 패턴(CPL)에 의해 상호 전기적으로 연결될 수 있다. 즉, 비컨택 영역(NCA)에서 제2 외측 배선(OL2)과 제2 내측 배선(IL2)은 연결 배선(CL)에 의해 전기적으로 연결되며, 컨택 영역(CA)에서 제1 외측 배선(OL1)과 제1 내측 배선(IL1)은 컨택 패턴(CPL)에 의해 상호 전기적으로 연결될 수 있다.
제2 외측 배선(OL2)과 제2 내측 배선(IL2)이 연결 배선(CL)에 의해 연결되는 영역과 제1 외측 배선(OL1)과 제1 내측 배선(IL1)이 컨택 패턴(CPL)에 의해 연결되는 영역은 분리되어 이격될 수 있다. 즉, 외측 배선(OL)과 내측 배선(IL2)은 연결 배선(CL) 및 컨택 패턴(CPL)에 의해 병렬 연결될 수 있다.
제5 절연층(125)은 비컨택 영역(NCA)에서 컨택 영역(CA)보다 외측에 배치될 수 있다. 다시 말해서, 비컨택 영역(NCA)의 제5 절연층(125)의 외측면은 컨택 영역(CA)의 제5 절연층(125)의 외측면보다 외측으로 돌출되어, 비컨택 영역(NCA)의 제5 절연층(125)의 외측면은 컨택 영역(CA)의 제5 절연층(125)의 외측면보다 외측에 위치할 수 있다.
컨택 영역(CA)은 외측 배선(OL)과 내측 배선(IL)이 서로 인접하는 영역 중 적어도 일부에 배치될 수 있다. 예를 들어, 컨택 영역(CA)은 제1 외측 배선(OL1)과 제1 내측 배선(IL1)이 서로 인접하는 영역 중 적어도 일부에 배치될 수 있다.
표시 장치(1)의 평면상 형상이 원 형상의 적어도 일부를 포함하는 경우, 표시 장치(1)는 중심점(CP) 및 중심점(CP)을 지나며 제2 방향(DR2)으로 연장되는 가상의 수직선(PL)을 더 포함할 수 있다. 중심점(CP)은 원 형상의 일부를 포함하는 표시 패널(10)의 상기 원 형상의 중심점을 지칭할 수 있다. 중심점(CP)의 제2 방향(DR2) 일측에 위치하는 가상의 수직선(PL)을 기준으로, 평면상 시계 방향으로 회전하는 각도를 제1 각도(θ1)로 지칭하며, 반 시계 방향으로 회전하는 각도를 제2 각도(θ2)로 지칭할 수 있다.
이 경우, 컨택 영역(CA)이 배치된 영역은 제1 각도(θ1) 및 제2 각도(θ2)가 각각 0 ° 내지 90 ° 사이의 범위 내에 있거나, 0 ° 내지 45 ° 사이의 범위 내에 있거나, 0 ° 내지 30 ° 사이의 범위 내에 있는 영역 내에 있을 수 있으나, 이에 제한되는 것은 아니다. 컨택 영역(CA)이 배치된 제1 각도(θ1) 및 제2 각도(θ2)는 서로 동일할 수 있으나, 이에 제한되는 것은 아니다. 컨택 영역(CA)이 배치되지 않은 나머지 영역에는 비컨택 영역(NCA)이 배치될 수 있다.
컨택 영역(CA)과 비컨택 영역(NCA)은 서로 다른 단면 구조를 가질 수 있다. 이하, 도 9 및 도 10을 참조하여 각 영역의 단면 구조에 대해 설명한다.
도 9는 도 8의 Ⅸ-Ⅸ' 선을 따라 자른 단면도이다. 도 10은 도 8의 Ⅹ-Ⅹ' 선을 따라 자른 단면도이다. 도 9는 컨택 영역(CA)의 단면도를 도시하며, 도 10은 비컨택 영역(NCA)의 단면도를 도시한다. 도 9 및 도 10은 화소 정의막(PDL)과 캐소드 전극(CAT)을 함께 보여준다.
도 7 내지 도 10을 참조하여, 우선 컨택 영역(CA)의 단면 구조를 설명한다.
컨택 영역(CA)에서 컨택 패턴(CPL)은 제1 외측 배선(OL1)과 두께 방향으로 중첩할 수 있다. 컨택 패턴(CPL)은 제1 외측 배선(OL1)과 두께 방향으로 중첩하는 영역에서 제1 외측 배선(OL1)과 직접 맞닿을 수 있다. 따라서, 컨택 영역(CA)에서 컨택 패턴(CPL)은 제1 외측 배선(OL1)과 물리적 및/또는 전기적으로 컨택할 수 있다.
또한, 캐소드 전극(CAT)은 컨택 패턴(CPL)과 두께 방향으로 중첩할 수 있다. 캐소드 전극(CAT)은 컨택 패턴(CPL)과 중첩하는 영역에서, 캐소드 전극(CAT)은 컨택 패턴(CPL)과 직접 맞닿을 수 있다. 따라서, 컨택 영역(CA)에서 캐소드 전극(CAT)은 컨택 패턴(CPL)과 물리적 및/또는 전기적으로 컨택할 수 있다. 캐소드 전극(CAT)은 컨택 패턴(CPL)을 통해 제1 외측 배선(OL1)과 전기적으로 연결될 수 있다.
구체적으로 설명하면, 외측 배선(OL)은 복수의 적층 구조를 가질 수 있다. 제1 외측 배선(OL1)은 순차적으로 적층된 제1 적층 도전층(ST1) 및 제2 적층 도전층(ST2)을 포함할 수 있다. 제1 적층 도전층(ST1)은 제2 도전층(140)으로 이루어지며, 제3 절연층(123) 상에 배치될 수 있다. 제2 적층 도전층(ST2)은 제3 도전층(150)으로 이루어지고, 적어도 일부가 제1 적층 도전층(ST1) 상에 배치될 수 있다. 또한, 제2 적층 도전층(ST2)은 일부가 제4 절연층(124) 상에 배치될 수도 있다. 다만, 이에 제한되는 것은 아니고, 외측 배선(OL)은 단층 구조를 가질 수도 있다.
제1 적층 도전층(ST1)과 제2 적층 도전층(ST2)은 물리적 및/또는 전기적으로 컨택될 수 있다. 제4 절연층(124)은 제1 적층 도전층(ST1)의 적어도 일부를 노출할 수 있고, 제2 적층 도전층(ST2)은 제4 절연층(124)과 비중첩하는 제1 적층 도전층(ST1)과 컨택할 수 있다.
제1 외측 배선(OL1)의 측면(또는 외측면)은 제5 절연층(125)의 측면(또는 외측면)보다 외측으로 돌출될 수 있다. 다시 말해서, 제5 절연층(125)은 제1 외측 배선(OL1)의 적어도 일부를 노출할 수 있다. 제5 절연층(125)은 제1 외측 배선(OL1)의 외측 부분을 노출할 수 있다. 제5 절연층(125)은 제1 외측 배선(OL1)과 두께 방향으로 중첩하지 않거나, 제1 외측 배선(OL1)과 중첩하더라도 제1 외측 배선(OL1)의 내측 일부 영역만을 커버할 수 있다.
내측 배선(IL)은 복수의 적층 구조를 가질 수 있다. 제1 내측 배선(IL1)은 순차적으로 적층된 제3 적층 도전층(ST3) 및 제4 적층 도전층(ST4)을 포함할 수 있다. 제3 적층 도전층(ST3)은 제2 도전층(140)으로 이루어지며, 제3 절연층(123) 상에 배치될 수 있다. 제4 적층 도전층(ST4)은 제3 도전층(150)으로 이루어지고, 적어도 일부가 제3 적층 도전층(ST3) 상에 배치될 수 있다. 다만, 이에 제한되는 것은 아니고, 내측 배선(IL)은 단층 구조를 가질 수도 있다.
또한, 제4 적층 도전층(ST4)은 일부가 제4 절연층(124) 상에 배치될 수도 있다. 제3 적층 도전층(ST3)과 제4 적층 도전층(ST4)은 물리적 및/또는 전기적으로 컨택될 수 있다. 제4 절연층(124)은 제3 적층 도전층(ST)3의 적어도 일부를 노출할 수 있고, 제4 적층 도전층(ST4)은 제4 절연층(124)과 비중첩하는 제3 적층 도전층(ST3)과 컨택할 수 있다.
제1 내측 배선(IL1)은 컨택 패턴(CPL)을 통해 제1 외측 배선(OL1)과 전기적으로 연결될 수 있다. 제1 내측 배선(IL1)은 컨택 영역(CA) 및 비컨택 영역(NCA)에 걸쳐 컨택 패턴(CPL)을 통해 제1 외측 배선(OL1)과 전기적으로 연결될 수 있다.
컨택 패턴(CPL)은 제5 절연층(125) 상에 배치되며, 제4 도전층(160)으로 이루어질 수 있다. 제5 절연층(125)은 제1 내측 배선(IL1)을 노출하는 리세스 패턴(RC)을 정의할 수 있다. 리세스 패턴(RC)은 컨택 영역(CA) 및 비컨택 영역(NCA)에 걸쳐 배치될 수 있다. 리세스 패턴(RC)은 제5 절연층(125)을 두께 방향으로 관통할 수 있다. 컨택 패턴(CPL)은 리세스 패턴(RC)을 통해 제1 내측 배선(IL1)과 컨택할 수 있다. 이에 따라, 컨택 패턴(CPL)은 제1 내측 배선(IL1)과 물리적 및/또는 전기적으로 연결될 수 있다. 컨택 패턴(CPL)에 의해 제1 내측 배선(IL1)은 제1 외측 배선(OL1)과 전기적으로 연결될 수 있다.
컨택 영역(CA)에서 컨택 패턴(CPL)의 외측면은 제5 절연층(125)의 외측면보다 외측에 배치될 수 있다. 다시 말해서, 컨택 패턴(CPL)은 적어도 일부가 제5 절연층(125)의 측면 상에 배치되며, 외측으로 더욱 연장되어, 제5 절연층(125)과 비중첩하는 제1 외측 배선(OL1) 상에 배치될 수 있다. 이에 따라, 컨택 패턴(CPL)은 제1 외측 배선(OL1)과 컨택할 수 있다.
화소 정의막(PDL)의 외측면은 캐소드 전극(CAT)의 외측면보다 내측에 배치될 수 있다. 화소 정의막(PDL)의 전 영역은 캐소드 전극(CAT)과 중첩할 수 있으나, 이에 제한되는 것은 아니다. 화소 정의막(PDL)의 외측면은 제1 외측 배선(OL1)의 외측면보다 내측에 배치될 수 있다. 화소 정의막(PDL)은 제1 외측 배선(OL1)의 일부 영역을 노출할 수 있다. 화소 정의막(PDL)의 외측면은 제5 절연층(125)의 외측면보다 내측에 배치될 수 있다. 화소 정의막(PDL)은 컨택 패턴(CPL)을 노출할 수 있고, 화소 정의막(PDL)이 노출하는 컨택 패턴(CPL)과 캐소드 전극(CAT)이 컨택할 수 있다.
캐소드 전극(CAT)은 화소 정의막(PDL) 상에 배치되고, 표시 장치(1)의 외측으로 연장되어, 화소 정의막(PDL)과 비중첩하는 컨택 패턴(CPL) 상에 배치될 수 있다. 이에 따라, 캐소드 전극(CAT)은 컨택 패턴(CPL)과 물리적 및/또는 전기적으로 연결될 수 있다.
이어, 비컨택 영역(NCA)의 단면 구조를 설명한다. 이하에서, 비컨택 영역(NCA)의 단면 구조는 대체로 컨택 영역(CA)의 단면 구조와 유사하다. 따라서, 컨택 영역(CA)의 단면 구조과 유사한 점에 대해서는 설명을 생략하거나 간소화하고, 상이한 점에 대해 중점적으로 설명한다.
비컨택 영역(NCA)에서 컨택 패턴(CPL)은 제1 외측 배선(OL1)과 두께 방향으로 중첩할 수 있다. 비컨택 영역(NCA)에서 컨택 패턴(CPL)이 제1 외측 배선(OL1)과 두께 방향으로 중첩하더라도, 컨택 패턴(CPL)은 제1 외측 배선(OL1)과 전기적으로 절연될 수 있다. 컨택 패턴(CPL)은 제1 외측 배선(OL1)과 중첩하는 영역에서 제1 외측 배선(OL1)과 물리적으로 컨택하지 않을 수 있다. 비컨택 영역(NCA)에서 컨택 패턴(CPL)은 캐소드 전극(CAT)과 컨택할 수 있다.
비컨택 영역(NCA)에서 제5 절연층(125)의 외측면은 컨택 패턴(CPL)의 외측면보다 외측에 위치할 수 있다. 이에 따라, 비컨택 영역(NCA)에서 컨택 패턴(CPL)은 제1 외측 배선(OL1)과 컨택하지 않으며, 물리적 및/또는 전기적으로 연결되지 않는다. 제5 절연층(125)은 제1 외측 배선(OL1)과 컨택 패턴(CPL) 사이에 배치되며, 비컨택 영역(NCA)에서 제1 외측 배선(OL1)과 컨택 패턴(CPL)이 중첩하는 전 영역에 걸쳐 배치될 수 있다.
제5 절연층(125)과 화소 정의막(PDL)은 노광 및 현상을 통해 패터닝이 가능하다. 따라서, 제5 절연층(125)과 화소 정의막(PDL)을 패터닝함에 따라, 제1 외측 배선(OL1)과 컨택 패턴(CPL) 사이의 컨택 여부를 조절할 수 있다.
아울러, 연결 배선(CL)이 배치된 영역에서 연결 배선(CL)과 컨택 패턴(CPL)은 두께 방향으로 중첩할 수 있으나, 연결 배선(CL)과 컨택 패턴(CPL)이 중첩하는 영역에서 연결 배선(CL)과 컨택 패턴(CPL) 사이에는 제5 절연층(125)이 배치될 수 있다. 이에 따라, 연결 배선(CL)과 컨택 패턴(CPL)은 상호 전기적으로 절연될 수 있다. 또는, 컨택 패턴(CPL)은 제1 외측 배선(OL1)과 제1 내측 배선(IL1)이 배치된 영역에만 배치될 수도 있다. 이 경우, 컨택 패턴(CPL)은 평면상 개곡선의 형상을 포함할 수 있다.
제1 외측 배선(OL1)과 제1 내측 배선(IL1)이 일부 영역이 컨택 패턴(CPL)에 의해 전기적으로 연결되며, 제1 외측 배선(OL1)과 제1 내측 배선(IL1)이 적어도 일부 영역에서 서로 전기적으로 연결되지 않음에 따라, 외측 배선(OL)에 흐르는 전류량이 감소하며, 내측 배선(IL)에 흐르는 전류량이 증가할 수 있다.
다시 말해서, 제1 외측 배선(OL1)과 제1 내측 배선(IL1)이 전 영역에서 전기적으로 연결되는 경우, 제2 전원 전압 라인(ELVSSL)에 흐르는 전류는 상대적으로 배선의 폭이 커, 전기적 저항이 낮은 외측 배선(OL)에 집중될 수 있다. 이 경우, 제2 외측 배선(OL2)의 폭이 제1 외측 배선(OL1)의 폭보다 작은 경우, 제1 외측 배선(OL1)과 제2 외측 배선(OL2)이 만나는 부분에서 병목 현상에 의한 발열이 악화될 수 있다. 다만, 제1 외측 배선(OL1)과 제1 내측 배선(IL1)이 적어도 일부 영역에서 서로 전기적으로 연결되지 않음에 따라, 외측 배선(OL)에 흐르는 전류량이 감소하며, 내측 배선(IL)에 흐르는 전류량이 증가할 수 있다.
제2 전원 전압 패드(PD1, PD2)에 인가된 제2 전원 전압(ELVSS, 도 3 참조)에 의해 외측 배선(OL)에 전류가 흐르게 된다. 외측 배선(OL)과 내측 배선(IL)이 컨택 영역(CA)에서 컨택 패턴(CPL)에 의해 전기적으로 연결되며, 비컨택 영역(NCA)에서 연결 배선(CL)에 의해 전기적으로 연결됨에 따라, 외측 배선(OL)과 내측 배선(IL)이 병렬 연결될 수 있다. 이 경우, 제1 외측 배선(OL1)과 제1 내측 배선(IL1)이 전 영역에서 전기적으로 연결되는 경우보다 외측 배선(OL)에 전류가 집중되는 것을 보다 억제할 수 있다.
외측 배선의 전류량(㎃) 내측 배선의 전류량(㎃)
비교예 700 68
실시예 408 258
표시 패널 발열부의 온도(℃)
비교예 75.0
실시예 56.2
표 1 및 표 2에서 참조하면, 비교예는 제1 외측 배선(OL1)과 제1 내측 배선(IL1)이 전 영역에 걸쳐 전기적으로 연결된 경우를 나타내고, 실시예는 일 실시예와 같이 제1 외측 배선(OL1)과 제1 내측 배선(IL1)이 적어도 일부 영역에서 전기적으로 연결되지 않는 경우를 나타낸다. 실시예에서 컨택 영역(CA)의 제1 각도(θ1) 및 제2 각도(θ2)는 각각 45 °이다. 표 1을 참조하면, 비교예와 실시예에서 모두 동일한 제2 전원 전압(ELVSS, 도 3 참조)을 인가한다. 비교예와 실시예를 비교하면, 외측 배선(OL)의 전류량은 비교예의 경우보다 실시예의 경우에 감소한다. 또한, 내측 배선(IL)의 전류량은 비교예의 경우보다 실시예의 경우에 증가한다. 즉, 제1 외측 배선(OL1)과 제1 내측 배선(IL1)이 적어도 일부 영역에서 전기적으로 연결되지 않는 경우, 외측 배선(OL)에 흐르는 전류량이 감소한다. 표 2를 참조하면, 비교예와 실시예에서, 모든 화소에서 백색광(Full white)을 방출하도록 하고 15분 유지한 뒤, 온도가 가장 높은 지점의 온도를 측정하였다. 비교예와 실시예에서 온도가 가장 높은 지점은 제2 외측 배선(OL2) 주변에 위치하였다. 비교예와 실시예를 비교하면, 제2 외측 배선(OL2)에서 발생하는 발열의 경우, 실시예의 경우가 비교예의 경우보다 감소하였다.
따라서, 외측 배선(OL)에 흐르는 전류량이 감소함에 따라, 외측 배선(OL)에서 발생하는 발열을 억제 또는 방지할 수 있다. 나아가, 표시 장치(1)의 신뢰성이 향상될 수 있다.
이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명한 실시예와 동일한 구성에 대해서는 그 설명을 생략하거나 간략화하며, 차이점을 위주로 설명하기로 한다.
도 11은 다른 실시예에 따른 표시 장치의 평면도이다. 도 11은 외측 배선(OL), 내측 배선(IL), 컨택 패턴(CPL_1) 및 제5 절연층(125)의 배치를 나타낸다.
도 11을 참조하면, 본 실시예에 따른 표시 장치(1_1)의 컨택 패턴(CPL_1)은 컨택 영역(CA) 내에만 배치된다는 점에서 도 7의 실시예와 차이가 있다. 이 경우에도, 제1 외측 배선(OL1)과 제1 내측 배선(IL1)이 적어도 일부 영역에서 서로 전기적으로 연결되지 않음에 따라, 외측 배선(OL)에 흐르는 전류량이 감소하며, 외측 배선(OL)에서 발생하는 발열을 억제 또는 방지할 수 있다. 아울러, 컨택 패턴(CPL_1)이 컨택 영역(CA) 내에만 배치됨에 따라, 비컨택 영역(NCA)에서 제1 외측 배선(OL1)과 제1 내측 배선(IL1) 사이의 컨택을 보다 원활하게 방지할 수 있다.
도 12는 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 12는 표시 장치(1_2)의 비컨택 영역(NCA)의 외측 일부를 도시한다.
도 12를 참조하면, 본 실시예에 따른 표시 장치(1_2)의 제5 절연층(125_2)의 외측면은 비컨택 영역(NCA)에서 제1 외측 배선(OL1)의 외측면보다 외측에 위치한다는 점에서 도 10의 실시예와 차이가 있다. 이 경우, 제5 절연층(125_2)은 제1 외측 배선(OL1)을 노출하지 않을 수 있다. 제5 절연층(125_2)은 제1 외측 배선(OL1)의 전 영역과 중첩할 수 있다.
이 경우에도, 제1 외측 배선(OL1)과 제1 내측 배선(IL1)이 적어도 일부 영역에서 서로 전기적으로 연결되지 않음에 따라, 외측 배선(OL)에 흐르는 전류량이 감소하며, 외측 배선(OL)에서 발생하는 발열을 억제 또는 방지할 수 있다. 아울러, 제5 절연층(125_2)의 외측면은 비컨택 영역(NCA)에서 제1 외측 배선(OL1)의 외측면보다 외측에 위치함에 따라, 컨택 패턴(CPL)과 제1 외측 배선(OL1)은 보다 원활히 절연될 수 있다.
도 13은 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 13은 표시 장치(1_3)의 컨택 영역(CA)의 외측 일부를 도시한다.
도 13을 참조하면, 본 실시예에 따른 표시 장치(1_3)의 컨택 패턴(CPL)은 컨택홀(CNT_3)을 통해 제1 내측 배선(IL1)과 컨택된다는 점에서 도 9의 실시예와 차이가 있다. 컨택홀(CNT_3)은 컨택 영역(CA)에 배치되며 복수로 제공될 수 있다. 이 경우에도, 제1 외측 배선(OL1)과 제1 내측 배선(IL1)이 적어도 일부 영역에서 서로 전기적으로 연결되지 않음에 따라, 외측 배선(OL)에 흐르는 전류량이 감소하며, 외측 배선(OL)에서 발생하는 발열을 억제 또는 방지할 수 있다. 아울러, 제1 외측 배선(OL1)과 제1 내측 배선(IL1)을 다양한 방법으로 연결함에 따라, 필요에 따라, 다양한 설계가 가능할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (23)

  1. 화면을 표시하는 표시 영역을 포함하는 표시 장치로서,
    상기 표시 영역의 외측에서 상기 표시 영역을 둘러싸는 내측 배선;
    상기 내측 배선의 외측에 배치되는 외측 배선;
    상기 내측 배선 및 상기 외측 배선과 중첩하며, 상기 내측 배선과 상기 외측 배선을 전기적으로 연결하는 컨택 패턴; 및
    상기 내측 배선과 상기 외측 배선 사이에서 상기 내측 배선과 상기 외측 배선을 전기적으로 연결하는 연결 배선을 포함하되,
    상기 컨택 패턴이 상기 외측 배선과 중첩하면서 물리적으로 컨택하는 컨택 영역, 및 상기 컨택 패턴이 상기 외측 배선과 중첩하면서 물리적으로 컨택하지 않는 비컨택 영역을 더 포함하며,
    상기 연결 배선은 상기 비컨택 영역 내에 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 외측 배선은 제1 폭을 갖는 제1 외측 배선 및 상기 제1 폭보다 작은 제2 폭을 갖는 제2 외측 배선을 포함하고,
    상기 제1 외측 배선과 상기 내측 배선은 상기 컨택 패턴에 의해 전기적으로 연결되며, 상기 제2 외측 배선과 상기 내측 배선은 상기 연결 배선에 의해 전기적으로 연결되는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 외측 배선과 상기 제2 외측 배선은 서로 다른 곡률을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 외측 배선은 평면상 개곡선 형상을 포함하며, 상기 제2 외측 배선은 상기 제1 외측 배선의 일측 끝단 및 타측 끝단으로부터 서로를 향해 연장되는 표시 장치.
  5. 제4 항에 있어서,
    상기 내측 배선은 평면상 개곡선 형상을 포함하는 제1 내측 배선, 및 상기 제1 내측 배선의 일측 끝단 및 타측 끝단을 연결하는 제2 내측 배선을 포함하고,
    상기 제1 내측 배선은 상기 컨택 패턴을 통해 상기 제1 외측 배선과 전기적으로 연결되며, 상기 제2 내측 배선은 상기 연결 배선을 통해 상기 제2 외측 배선과 전기적으로 연결되는 표시 장치.
  6. 제1 항에 있어서,
    두께 방향을 기준으로 상기 외측 배선과 상기 컨택 패턴 사이에 배치되는 제1 절연층을 더 포함하되,
    상기 컨택 영역에서 상기 컨택 패턴의 외측면은 상기 제1 절연층의 외측면보다 외측에 배치되며, 상기 비컨택 영역에서 상기 제1 절연층의 외측면은 상기 컨택 패턴의 외측면보다 외측에 배치되는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 절연층에 의해 정의되며 상기 내측 배선을 노출하는 리세스 패턴을 더 포함하고,
    상기 컨택 패턴은 상기 리세스 패턴을 통해 상기 내측 배선과 컨택하는 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 절연층은 유기 절연 물질을 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 표시 영역 내에 배치되며, 애노드 전극, 발광층 및 캐소드 전극을 포함하는 화소를 더 포함하되,
    상기 캐소드 전극은 상기 컨택 영역에서 상기 컨택 패턴과 물리적으로 컨택하는 표시 장치.
  10. 제9 항에 있어서,
    상기 컨택 패턴과 상기 애노드 전극은 동일한 도전층으로 이루어지는 표시 장치.
  11. 제1 항에 있어서,
    상기 내측 배선과 연결되어 상기 내측 배선에 의해 둘러싸이는 영역 내에 배치되는 가로 배선 및 세로 배선 중 적어도 어느 하나를 더 포함하되,
    상기 가로 배선은 제1 방향으로 연장되며, 상기 세로 배선은 상기 제1 방향과 교차하는 제2 방향으로 연장되고,
    상기 가로 배선과 상기 세로 배선은 상기 표시 영역을 가로지르는 표시 장치.
  12. 제1 항에 있어서,
    상기 외측 배선과 전기적으로 연결된 제2 전원 전압 패드를 더 포함하고,
    상기 외측 배선은 상기 제2 전원 전압 패드를 통해 제2 전원 전압을 인가받는 표시 장치.
  13. 제1 항에 있어서,
    상기 표시 영역은 평면상 원 형상의 일부를 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 표시 영역의 주변에 배치되는 비표시 영역을 더 포함하되,
    상기 내측 배선, 상기 외측 배선, 상기 컨택 패턴 및 상기 연결 배선은 상기 비표시 영역에 배치되는 표시 장치.
  15. 기판;
    상기 기판 상에 배치되며, 제2 전원 전압이 인가되는 외측 배선;
    상기 기판 상에 배치되며, 상기 외측 배선의 내측에 배치되는 내측 배선;
    상기 외측 배선 및 상기 내측 배선 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되는 컨택 패턴;
    상기 제1 절연층 상에 배치되며, 상기 컨택 패턴과 분리된 애노드 전극;
    상기 애노드 전극 상에 배치되며, 상기 애노드 전극을 노출하는 화소 정의막;
    상기 화소 정의막에 의해 노출된 상기 애노드 전극 상에 배치된 발광층; 및
    상기 발광층 상에 배치되며, 상기 외측 배선과 전기적으로 연결되는 캐소드 전극을 포함하되,
    상기 컨택 패턴의 외측면이 상기 제1 절연층의 외측면보다 외측에 배치되는 제1 영역, 및 상기 제1 절연층의 외측면이 상기 컨택 패턴의 외측면보다 외측에 배치되는 제2 영역을 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 영역에서 상기 컨택 패턴은 상기 외측 배선과 중첩하면서 물리적으로 컨택하며, 상기 제2 영역에서 상기 컨택 패턴은 상기 외측 배선과 중첩하면서 물리적으로 컨택하지 않는 표시 장치.
  17. 제16 항에 있어서,
    상기 제2 영역에 배치되며, 상기 외측 배선과 상기 내측 배선을 전기적으로 연결하는 연결 배선을 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 외측 배선은 제1 폭을 갖는 제1 외측 배선 및 상기 제1 폭보다 작은 제2 폭을 갖는 제2 외측 배선을 포함하고,
    상기 제1 외측 배선과 상기 내측 배선은 상기 컨택 패턴에 의해 전기적으로 연결되며, 상기 제2 외측 배선과 상기 내측 배선은 상기 연결 배선에 의해 전기적으로 연결되는 표시 장치.
  19. 제15 항에 있어서,
    상기 제1 절연막은 유기 절연 물질을 포함하는 표시 장치.
  20. 제15 항에 있어서,
    화면을 표시하는 표시 영역 및 상기 표시 영역의 주변에 배치되는 비표시 영역을 더 포함하되,
    상기 외측 배선, 상기 내측 배선 및 상기 컨택 패턴은 상기 비표시 영역에 배치되는 표시 장치.
  21. 화면을 표시하는 표시 영역을 포함하는 표시 장치로서,
    상기 표시 영역의 외측에 배치되는 내측 배선;
    상기 내측 배선과 전기적으로 연결되며, 상기 표시 영역을 가로지르는 가로 배선 및 세로 배선 중 적어도 어느 하나;
    상기 내측 배선의 외측에 배치되며, 제1 폭을 갖는 제1 외측 배선 및 상기 제1 폭보다 작은 제2 폭을 갖는 제2 외측 배선을 포함하는 외측 배선;
    상기 제1 외측 배선과 상기 내측 배선을 전기적으로 연결하는 컨택 패턴; 및
    상기 제2 외측 배선과 상기 내측 배선을 전기적으로 연결하는 연결 배선을 포함하되,
    상기 내측 배선과 상기 외측 배선은 상기 컨택 패턴 및 상기 연결 배선을 통해 병렬 연결되는 표시 장치.
  22. 제21 항에 있어서,
    상기 컨택 패턴이 상기 외측 배선과 중첩하면서 물리적으로 컨택하는 컨택 영역, 및 상기 컨택 패턴이 상기 외측 배선과 중첩하면서 물리적으로 컨택하지 않는 비컨택 영역을 더 포함하며,
    상기 연결 배선은 상기 비컨택 영역 내에 배치되는 표시 장치.
  23. 제21 항에 있어서,
    상기 외측 배선과 전기적으로 연결된 제2 전원 전압 패드를 더 포함하고,
    상기 외측 배선은 상기 제2 전원 전압 패드를 통해 제2 전원 전압을 인가받는 표시 장치.
PCT/KR2022/004939 2021-04-13 2022-04-06 표시 장치 WO2022220476A1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP22788332.9A EP4325575A1 (en) 2021-04-13 2022-04-06 Display device
CN202280026688.3A CN117158128A (zh) 2021-04-13 2022-04-06 显示装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0047822 2021-04-13
KR1020210047822A KR20220141948A (ko) 2021-04-13 2021-04-13 표시 장치

Publications (1)

Publication Number Publication Date
WO2022220476A1 true WO2022220476A1 (ko) 2022-10-20

Family

ID=83511046

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2022/004939 WO2022220476A1 (ko) 2021-04-13 2022-04-06 표시 장치

Country Status (5)

Country Link
US (1) US20220328602A1 (ko)
EP (1) EP4325575A1 (ko)
KR (1) KR20220141948A (ko)
CN (1) CN117158128A (ko)
WO (1) WO2022220476A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070047950A (ko) * 2005-11-03 2007-05-08 삼성전자주식회사 표시 기판 및 이를 갖는 액정표시장치.
KR20170064123A (ko) * 2015-11-30 2017-06-09 엘지디스플레이 주식회사 표시장치
KR101917853B1 (ko) * 2012-07-02 2019-01-30 삼성디스플레이 주식회사 정전기 방지 표시 패널과 그 제조 방법, 및 정전기 방지 표시 패널을 포함하는 표시 장치
KR20190064091A (ko) * 2017-11-30 2019-06-10 엘지디스플레이 주식회사 유기 발광 표시 장치
KR20200130544A (ko) * 2019-05-08 2020-11-19 삼성디스플레이 주식회사 표시 패널

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070047950A (ko) * 2005-11-03 2007-05-08 삼성전자주식회사 표시 기판 및 이를 갖는 액정표시장치.
KR101917853B1 (ko) * 2012-07-02 2019-01-30 삼성디스플레이 주식회사 정전기 방지 표시 패널과 그 제조 방법, 및 정전기 방지 표시 패널을 포함하는 표시 장치
KR20170064123A (ko) * 2015-11-30 2017-06-09 엘지디스플레이 주식회사 표시장치
KR20190064091A (ko) * 2017-11-30 2019-06-10 엘지디스플레이 주식회사 유기 발광 표시 장치
KR20200130544A (ko) * 2019-05-08 2020-11-19 삼성디스플레이 주식회사 표시 패널

Also Published As

Publication number Publication date
CN117158128A (zh) 2023-12-01
KR20220141948A (ko) 2022-10-21
US20220328602A1 (en) 2022-10-13
EP4325575A1 (en) 2024-02-21

Similar Documents

Publication Publication Date Title
WO2017142315A1 (ko) 반도체 발광 소자를 이용한 디스플레이 장치
WO2015060506A1 (en) Display device using semiconductor light emitting device
WO2020166793A1 (ko) 표시 패널
WO2020111420A1 (ko) 표시장치
WO2020218704A1 (ko) 표시 장치
WO2020145506A1 (ko) 표시 장치
WO2020013427A1 (ko) 디스플레이 장치
WO2020122378A1 (ko) 표시 장치
WO2021145549A1 (ko) 표시모듈 및 이의 제조 방법
WO2020153593A1 (ko) 터치 감지 유닛과 그를 포함하는 표시 장치
WO2021025236A1 (ko) 표시 장치
WO2022260396A1 (ko) 표시 장치 및 표시 장치의 검사 방법
WO2022220476A1 (ko) 표시 장치
WO2022035232A1 (ko) 표시 장치
WO2021071060A1 (ko) 접착 부재, 이를 포함한 표시장치, 및 표시장치의 제조 방법
WO2021246760A1 (ko) 표시 장치
WO2021230426A1 (ko) 표시 장치
WO2021091061A1 (ko) 표시 장치
WO2023146148A1 (ko) 표시 장치
WO2020122376A1 (ko) 표시장치
WO2022260372A1 (ko) 표시 패널 및 이를 포함하는 전자 기기
WO2024080669A1 (ko) 표시 장치 및 이의 제조 방법
WO2023177023A1 (ko) 표시 장치
WO2022004924A1 (ko) 마이크로 led를 이용한 디스플레이 장치
WO2023090766A1 (ko) 표시 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22788332

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2022788332

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2022788332

Country of ref document: EP

Effective date: 20231113