WO2023090766A1 - 표시 장치 및 이의 제조 방법 - Google Patents

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semiconductor layer
layer
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박상진
김영대
백영석
양동현
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삼성디스플레이 주식회사
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    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
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Definitions

  • the present invention relates to a display device and a manufacturing method thereof.
  • the display device may be a flat panel display device such as a liquid crystal display, a field emission display, or a light emitting display.
  • the light emitting display device may include an organic light emitting display device including an organic light emitting diode as a light emitting element and an inorganic light emitting display device including an inorganic light emitting diode as a light emitting element.
  • an organic light emitting diode display displays an image using an organic light emitting diode that generates light by recombination of electrons and holes.
  • the organic light emitting diode display includes a plurality of transistors providing driving current to the organic light emitting diode.
  • Each of the plurality of transistors may include an active layer, and the active layers of the plurality of transistors may be made of different materials.
  • An object to be solved by the present invention is to provide a display device having improved element characteristics of a switching transistor including an oxide semiconductor layer.
  • a display device for solving the above problems is a substrate, a first semiconductor layer disposed on the substrate, a first gate insulating layer disposed on the first semiconductor layer, and a first gate insulating layer disposed on the first semiconductor layer.
  • a first gate electrode disposed and overlapping the first semiconductor layer, a first interlayer insulating layer disposed on the first gate electrode, and a first interlayer insulating layer disposed on the first interlayer insulating layer and not overlapping the first semiconductor layer.
  • the spacer includes a first spacer disposed to contact a side surface of the second gate electrode, and disposed on the first spacer. and a second spacer, wherein the concentration of hydrogen contained in the first spacer is lower than the concentration of hydrogen contained in the second spacer.
  • the second spacer may have a bottom surface and an inner side surface in contact with the first spacer, and an outer side surface of the second spacer may have a curved shape.
  • An upper surface of the second gate electrode may directly contact the second interlayer insulating layer.
  • a concentration of hydrogen included in the second interlayer insulating layer may be greater than a concentration of hydrogen included in each of the first spacer and the second spacer.
  • the first semiconductor layer may include a first channel region overlapping the first gate electrode, and the first oxide semiconductor layer may include a second channel region overlapping the second gate electrode and the spacer.
  • a length of the second channel region may be greater than a width of the second gate electrode.
  • a length of the first channel region may be equal to a width of the first gate electrode.
  • the first semiconductor layer includes a first source/drain region and a second source/drain region spaced apart from each other with the first channel region interposed therebetween, and the first oxide semiconductor layer has the second channel region interposed therebetween. and a third source/drain area and a fourth source/drain area spaced apart from each other.
  • the second channel region may include a first region overlapping the second gate electrode, a second region having a higher concentration of hydrogen than the first region, and a third region having a higher concentration of sorghum than the second region. there is.
  • a third gate insulating layer disposed between the first gate electrode and the second gate insulating layer, and a lower shielding pattern and a capacitor electrode disposed between the second gate insulating layer and the third gate insulating layer.
  • the first gate electrode may overlap one electrode of the capacitor in a thickness direction, and the first oxide semiconductor layer may be directly disposed on the third gate insulating layer and overlap the lower light blocking pattern in a thickness direction.
  • first contact hole and a second contact hole penetrating the first gate insulating layer, the second gate insulating layer, the third gate insulating layer, the first interlayer insulating layer, and the second interlayer insulating layer; It may further include a third contact hole and a fourth contact hole penetrating the second gate insulating layer and the second interlayer insulating layer.
  • a display device for solving the above object includes a scan line and a pixel connected to a data line crossing the scan line, wherein the pixel is configured according to a light emitting element and a data voltage applied from the data line.
  • a first transistor for controlling a driving current supplied to the light emitting element, and a second transistor for applying a voltage to the first transistor according to a scan signal applied to the scan line, the first transistor comprising a first a semiconductor layer and a first gate electrode disposed on the first semiconductor layer, wherein the second transistor includes a first oxide semiconductor layer and a second gate electrode disposed on the first oxide semiconductor layer;
  • a first spacer disposed on an upper portion of a first gate insulating layer disposed between the first oxide semiconductor layer and the second gate electrode and on a side surface of the second gate electrode, and a second spacer disposed on the first spacer Including, the concentration of hydrogen contained in the first spacer is lower than the concentration of hydrogen contained in the second spacer.
  • the first spacer has a lower surface abutting the upper surface of the first gate insulating layer and a side surface abutting a lateral surface of the first gate electrode, and a lower surface and an inner side surface of the second spacer contact the first spacer and an outer side surface thereof. may have a curved shape.
  • the first oxide semiconductor layer includes a channel region overlapping the second gate electrode and the spacer, wherein the channel region includes a first region overlapping the second gate electrode and has a greater hydrogen concentration than that of the first region. It may include a second region and a third region having a greater concentration of sorghum than the second region.
  • a second gate insulating layer disposed between the first semiconductor layer and the first gate electrode may be further included, and the first oxide semiconductor layer may be disposed on the second gate insulating layer.
  • a method of manufacturing a display device includes a substrate on which a first semiconductor layer is disposed, a first gate insulating layer disposed on the first semiconductor layer, and the first gate insulating layer disposed on the first gate insulating layer.
  • a first oxide semiconductor having a first gate electrode disposed on a semiconductor layer, a first interlayer insulating layer disposed on the first gate electrode, and non-overlapping with the first semiconductor layer on the first interlayer insulating layer forming a second gate insulating layer disposed on the first oxide semiconductor layer, and forming a second gate electrode overlapping the first oxide semiconductor layer on the second gate insulating layer; 2 forming a first spacer layer on the gate electrode and the second gate insulating layer, and a second spacer layer disposed on the first spacer layer, and etching the first spacer layer and the second spacer layer to forming a first spacer disposed on a side surface of a second gate electrode and a second spacer disposed on the second spacer; and implanting ions into the first oxide semiconductor layer to obtain the second gate electrode and the second spacer.
  • the spacer 2 has a lower surface and an inner side surface in contact with the first spacer and an outer side surface that is curved, and a concentration of hydrogen contained in the first spacer is lower than a concentration of hydrogen contained in the second spacer.
  • a display device may include a spacer disposed on a side surface of a gate electrode of a switching transistor including an oxide semiconductor, and a hydrogen concentration gradient may be formed in a channel region of the switching transistor by the spacer.
  • the display device may have excellent element characteristics even if the switching transistor has a short channel region length, and it is advantageous to implement a high-resolution display device.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a side view illustrating a bent state of the display device of FIG. 1 .
  • FIG. 3 is an equivalent circuit diagram of one pixel of a display device according to an exemplary embodiment.
  • FIG. 4 is a cross-sectional view illustrating one pixel of a display device according to an exemplary embodiment.
  • FIG. 5 is a plan view illustrating a second transistor of a display device according to an exemplary embodiment.
  • FIG. 6 is an enlarged view of part A of FIG. 4 .
  • FIG. 7 is a plan view illustrating a first transistor of a display device according to an exemplary embodiment.
  • FIG. 8 is an enlarged view of part B of FIG. 4 .
  • FIG. 9 is a graph showing a threshold voltage according to a length of a channel region of a transistor including an oxide semiconductor.
  • FIG. 10 is a flowchart illustrating a manufacturing process of a display device according to an exemplary embodiment.
  • 11 to 13 are cross-sectional views sequentially illustrating a part of a first transistor forming process among manufacturing processes of a display device according to an exemplary embodiment.
  • 14 to 20 are cross-sectional views sequentially illustrating a part of a process of forming a second transistor among manufacturing processes of a display device according to an exemplary embodiment.
  • 21 and 22 are cross-sectional views sequentially illustrating parts of a manufacturing process of a display device according to an exemplary embodiment.
  • FIG. 23 is a cross-sectional view illustrating one pixel of a display device according to another exemplary embodiment.
  • FIG. 24 is a cross-sectional view illustrating one pixel of a display device according to another exemplary embodiment.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a side view illustrating a bent state of the display device of FIG. 1 . 2 illustrates a side shape of the display device 1 in a state in which the display device 1 is bent in the thickness direction.
  • the display device 1 displays moving images or still images.
  • the display device 1 may refer to any electronic device providing a display screen.
  • An electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation device, a game machine, a digital camera, a camcorder, and the like may be included in the display device 1 .
  • the display device 1 may have a substantially rectangular shape on a plane.
  • the display device 1 may have a rectangular shape with vertical corners on a plane. However, it is not limited thereto, and the display device 1 may have a rectangular shape with rounded corners on a plane.
  • the display device 1 includes a display panel 10 providing a display screen.
  • Examples of the display panel 10 include an inorganic light emitting diode display panel, an organic light emitting display panel, a quantum dot light emitting display panel, a plasma display panel, and a field emission display panel.
  • the display panel 10 may be a flexible substrate including a flexible polymer material such as polyimide. Accordingly, the display panel 10 may be bent, bent, folded, or rolled.
  • the first direction DR1 represents the horizontal direction of the display device 1 on a plan view
  • the second direction DR2 represents the vertical direction of the display device 1 on a plan view
  • the third direction DR3 represents the thickness direction of the display device 1 .
  • the first direction DR1 and the second direction DR2 perpendicularly cross each other, and the third direction DR3 crosses a plane on which the first and second directions DR1 and DR2 lie. It perpendicularly crosses both the direction DR1 and the second direction DR2.
  • directions mentioned in the embodiments refer to relative directions, and the embodiments are not limited to the directions mentioned.
  • upper expressed based on the third direction (DR3) in this specification mean the display side with respect to the display panel 10
  • lower means the opposite side of the display surface with respect to the display panel 10 .
  • the display panel 10 may include a display area DA displaying a screen and a non-display area NDA where no display is made.
  • the display panel 10 may be divided into a display area DA and a non-display area NDA on a plan view.
  • the non-display area NDA may be disposed to surround the display area DA.
  • the non-display area NDA may constitute a bezel.
  • the display area DA may have a rectangular shape with vertical corners or a rectangular shape with rounded corners on a plane.
  • the display area DA may have a short side and a long side.
  • a short side of the display area DA may be a side extending in the first direction DR1 .
  • a long side of the display area DA may be a side extending in the second direction DR2 .
  • the planar shape of the display area DA is not limited to a rectangle, and may have a circular shape, an elliptical shape, or other various shapes.
  • the display area DA may include a plurality of pixels. Each pixel may include a light emitting layer and a circuit layer that controls the amount of light emitted from the light emitting layer.
  • the circuit layer may include wires, electrodes, and at least one transistor.
  • the light emitting layer may include an organic light emitting material.
  • the light emitting layer may be sealed by an encapsulation film. A detailed configuration of the pixel will be described later.
  • the non-display area NDA may be disposed adjacent to both short sides and both long sides of the display area DA. In this case, all sides of the display area DA may be surrounded and an edge of the display area DA may be configured. However, the non-display area NDA is not limited thereto, and the non-display area NDA may be disposed adjacent to only both short sides or both long sides of the display area DA.
  • the display panel 10 may include a main area MA and a bending area BA connected to one side of the main area MA in the second direction DR2 .
  • the display panel 10 may further include a sub area SA connected to the bending area BA at one side in the second direction DR2 and overlapping the main area MA in the thickness direction.
  • the display area DA may be located in the main area MA.
  • a non-display area NDA may be positioned at a peripheral edge of the display area DA of the main area MA.
  • the main area MA may have a shape similar to that of the display device 1 on a plane.
  • the main area MA may be a flat area located on one plane.
  • the present invention is not limited thereto, and at least one of the remaining edges of the main area MA, except for the edge (side) connected to the bending area BA, may be bent to form a curved surface or may be bent in a vertical direction.
  • the display area DA may also be disposed on the corresponding edge.
  • the non-display area NDA that does not display the screen may be disposed on the curved surface or the curved edge, or the display area DA and the non-display area NDA may be disposed together.
  • the non-display area NDA of the main area MA may lie in an area from the outer boundary of the display area DA to the edge of the display panel 10 .
  • Signal lines or driving circuits for applying signals to the display area DA may be disposed in the non-display area NDA of the main area MA.
  • the bending area BA may be connected through one side of the main area MA.
  • the width of the bending area BA (width in the first direction DR1) may be smaller than the width of the main area MA (short side width).
  • the connection portion between the main area MA and the bending area BA may have an L-shaped cutting shape to reduce the width of the bezel.
  • the display panel 10 may be bent with a curvature in the opposite direction of the display surface.
  • the main area MS may face one direction, for example, an upper direction
  • the sub area SA may face another direction opposite to the one direction, for example, an upper direction.
  • it may face a lower direction, and may face a direction between the one direction and the other direction.
  • the sub area SA extends from the bending area BA.
  • the sub area SA may start after bending is completed and extend in a direction parallel to the main area MA.
  • the sub area SA may overlap the main area MA in the thickness direction of the display panel 10 .
  • the sub area SA may overlap the non-display area NDA at the edge of the main area MA, and may further overlap the display area DA of the main area MA.
  • the width of the sub area SA may be the same as the width of the bending area BA, but is not limited thereto.
  • a pad unit may be disposed on the sub area SA of the display panel 10 .
  • An external device may be mounted (or attached) to the pad unit.
  • Examples of the external device may include a driving chip 20, a driving board 30 made of a flexible printed circuit board or a rigid printed circuit board, and the like, and other wiring connection films and connectors may also be mounted on the pad as an external device. there is.
  • the number of external devices mounted on the sub area SA may be one or plural.
  • the driving chip 20 is disposed in the sub area SA of the display panel 10 and the driving substrate 30 is attached to an end of the sub area SA. It can be.
  • the display panel 10 may include both a pad part connected to the driving chip 20 and a pad part connected to the driving substrate 30 .
  • the driving chip may be mounted on a film, and the film may be attached to the sub area SA of the display panel 10 .
  • the driving chip 20 may be mounted on one surface of the display panel 10 that is the same surface as the display surface. As described above, the display panel 10 may be inverted by bending the bending area BA, and the driving chip 20 may be inverted. An upper surface of 20 may be mounted on the surface of the display panel 10 and face downward.
  • the driving chip 20 may be attached on the display panel 10 through an anisotropic conductive film or attached on the display panel 10 through ultrasonic bonding.
  • the width of the driving chip 20 in the horizontal direction may be smaller than that of the display panel 10 in the horizontal direction.
  • the driving chip 20 is disposed at the center of the sub area SA in the horizontal direction (first direction DR1 ), and the left edge and the right edge of the driving chip 20 are respectively aligned with the left edge of the sub area SA. It may be spaced apart from the right edge.
  • the driving chip 20 may include an integrated circuit that drives the display panel 10 .
  • the integrated circuit may be a data driving integrated circuit that generates and provides data signals, but is not limited thereto.
  • the driving chip 20 is connected to a wiring pad provided in the pad part of the display panel 10 to provide a data signal to the wiring pad. Wires connected to the wiring pads extend toward the pixels to apply data signals or the like to each pixel.
  • FIG. 3 is an equivalent circuit diagram of one pixel of a display device according to an exemplary embodiment.
  • the pixel circuit of the display device 1 includes an organic light emitting diode (OLED), a plurality of transistors T1 to T7 and a capacitor Cst.
  • a circuit of one pixel includes a data signal DATA, a first scan signal Gw-p, a second scan signal Gw-n, a third scan signal GI, an emission control signal EM, and a first power supply voltage. (ELVDD), the second power voltage ELVSS, and the initialization voltage VINT are applied.
  • the organic light emitting diode includes an anode electrode and a cathode electrode.
  • the capacitor Cst includes a first electrode and a second electrode.
  • the plurality of transistors may include first to seventh transistors T1 to T7.
  • Each of the transistors T1 to T7 includes a gate electrode, first source/drain electrodes, and second source/drain electrodes.
  • One of the first source/drain electrode and the second source/drain electrode of each transistor T1 to T7 serves as a source electrode and the other serves as a drain electrode.
  • Each of the transistors T1 to T7 may be a thin film transistor.
  • Each of the transistors T1 to T7 may be any one of a PMOS transistor and an NMOS transistor.
  • the first transistor T1 is a driving transistor
  • the third transistor T3 is a data transfer transistor
  • the fifth transistor T5 is a first light emission control transistor
  • the sixth transistor T6 is a second light emission control transistor.
  • the fourth transistor T4 as a first initialization transistor
  • the seventh transistor T7 as a second initialization transistor may be NMOS transistors.
  • the PMOS transistor and the NMOS transistor have different characteristics.
  • the second transistor T2, the fourth transistor T4, and the seventh transistor T7 are formed of NMOS transistors with relatively excellent turn-off characteristics, and the display device ( 1) may reduce leakage of driving current during the emission period of the organic light emitting diode OLED.
  • the gate electrode of the first transistor T1 may be connected to the first electrode of the capacitor Cst.
  • the first source/drain electrode of the first transistor T1 is connected to the first power supply voltage ELVDD terminal via the fifth transistor T5, and the second source/drain electrode of the first transistor T1 is connected to the first source/drain electrode of the first transistor T1. It may be connected to the anode electrode of the organic light emitting diode OLED via the 6 transistor T6.
  • the first transistor T1 receives the data signal DATA according to the switching operation of the third transistor T3 and supplies driving current to the organic light emitting diode OLED.
  • the gate electrode of the third transistor T3 may be connected to the first scan signal terminal Gw-p.
  • the first source/drain electrode of the third transistor T3 is connected to the data signal DATA terminal
  • the second source/drain electrode of the third transistor T3 is connected to the first source/drain electrode of the first transistor T1. It may be connected to the electrode and connected to the first power voltage ELVDD terminal via the fifth transistor T5.
  • the third transistor T3 may be turned on according to the first scan signal Gw-p to transfer the data signal DATA to the first source/drain electrodes of the first transistor T1.
  • the gate electrode of the second transistor T2 is connected to the terminal of the second scan signal Gw-n.
  • the first source/drain electrode of the second transistor T2 is connected to the second source/drain electrode of the first transistor T1 and connected to the anode electrode of the organic light emitting diode OLED via the sixth transistor T6.
  • the second source/drain electrode of the second transistor T2 may be connected to the first electrode of the capacitor Cst, the first source/drain electrode of the fourth transistor T4 and the gate electrode of the first transistor T1.
  • the second transistor T2 is turned on according to the second scan signal Gn-p and connects the gate electrode and the second source/drain electrode of the first transistor T1 to each other to diode-connect the first transistor T1. .
  • a voltage difference equal to the threshold voltage of the first transistor T1 is generated between the first electrode and the gate electrode of the first transistor T1, and a data signal in which the threshold voltage is compensated for at the gate electrode of the first transistor T1 (
  • a threshold voltage deviation of the first transistor T1 may be compensated for by supplying DATA.
  • a gate electrode of the fourth transistor T4 may be connected to the third scan signal GI terminal.
  • the second source/drain electrode of the fourth transistor T4 is connected to the initialization voltage VINT terminal, and the first source/drain electrode of the fourth transistor T4 is connected to the first electrode of the capacitor Cst and the second transistor It may be connected to the second source/drain electrode of T2 and the gate electrode of the first transistor T1.
  • the fourth transistor T4 is turned on according to the third scan signal GI to transfer the initialization voltage VINT to the gate electrode of the first transistor T1 to initialize the voltage of the gate electrode of the first transistor T1.
  • a gate electrode of the fifth transistor T5 may be connected to the emission control signal (EM) terminal.
  • the first source/drain electrode of the fifth transistor T5 is connected to the first power voltage ELVDD terminal, and the second source/drain electrode of the fifth transistor T5 is connected to the first source of the first transistor T1. / may be connected to the drain electrode and the second source/drain electrode of the second transistor T2.
  • the gate electrode of the sixth transistor T6 may be connected to the emission control signal (EM) terminal.
  • the first source/drain electrode of the sixth transistor T6 is connected to the second source/drain electrode of the first transistor T1 and the first source/drain electrode of the second transistor T2, and the sixth transistor T6
  • the second source/drain electrode of may be connected to the anode electrode of the organic light emitting diode (OLED).
  • the fifth transistor T5 and the sixth transistor T6 are simultaneously turned on according to the emission control signal EM, and thus, a driving current may flow through the organic light emitting diode OLED.
  • the gate electrode of the seventh transistor T7 may be connected to the emission control signal (EM) terminal.
  • the first source/drain electrode of the seventh transistor T7 may be connected to the anode electrode of the organic light emitting diode OLED, and the second source/drain electrode of the seventh transistor T7 may be connected to the initialization voltage VINT terminal. there is.
  • the seventh transistor T7 may be turned on according to the emission control signal EM to initialize the anode electrode of the organic light emitting diode OLED.
  • the seventh transistor T7 receives the same emission control signal EM as the fifth transistor T5 and the sixth transistor T6, but the seventh transistor T7 is an NMOS transistor, whereas the fifth transistor T5 and the sixth transistor T6 are PMOS transistors, so they can be turned on at different timings.
  • the emission control signal EM is at a high level
  • the seventh transistor T7 is turned on, and the fifth transistor T5 and the sixth transistor T6 are turned off.
  • the emission control signal EM is at a low level
  • the seventh transistor T7 is turned off and the fifth transistor T5 and the sixth transistor T6 are turned on.
  • the initialization operation by the seventh transistor T7 is not performed and the fifth transistor T5 and the sixth transistor T6 are turned off.
  • Initialization by the seventh transistor T7 may be performed at the non-emission point of time.
  • the gate electrode of the seventh transistor T7 receives the emission control signal EM
  • the gate electrode of the seventh transistor T7 receives the third scan signal GI.
  • the pixel circuit may be configured to receive an applied scan signal or a separate scan signal.
  • a second electrode of the capacitor Cst may be connected to the first power voltage ELVDD terminal.
  • a first electrode of the capacitor Cst may be connected to the gate electrode of the first transistor T1, the second source/drain electrode of the second transistor T2, and the first source/drain electrode of the fourth transistor T4. there is.
  • a cathode electrode of the organic light emitting diode OLED may be connected to the second power supply voltage ELVSS terminal.
  • the organic light emitting diode OLED may display an image by receiving driving current from the first transistor T1 and emitting light.
  • FIG. 4 is a cross-sectional view illustrating one pixel of a display device according to an exemplary embodiment.
  • 5 is a plan view illustrating a second transistor of a display device according to an exemplary embodiment.
  • 6 is an enlarged view of part A of FIG. 4 .
  • 7 is a plan view illustrating a first transistor of a display device according to an exemplary embodiment.
  • 8 is an enlarged view of part B of FIG. 4 .
  • FIG. 4 illustrates different transistors T1 and T2 included in one pixel in the display panel 10 of the display device 1 .
  • 5 and 6 show schematic plane and cross-sectional views of the second transistor T2 as an oxide transistor disposed in the oxide transistor region AR2.
  • 7 and 8 show schematic plane and cross-sectional views of the first transistor T1 as a silicon transistor disposed in the silicon transistor region AR1.
  • the display panel 10 of the display device 1 includes a silicon transistor region AR1 in which a non-oxide inorganic semiconductor transistor (hereinafter referred to as 'silicon transistor') including polysilicon is disposed, and It may include an oxide transistor region AR2 in which an oxide semiconductor transistor including an oxide semiconductor (hereinafter referred to as 'oxide transistor') is disposed.
  • 'silicon transistor' a non-oxide inorganic semiconductor transistor including polysilicon
  • oxide transistor region AR2 in which an oxide semiconductor transistor including an oxide semiconductor (hereinafter referred to as 'oxide transistor') is disposed.
  • the silicon transistor disposed in the silicon transistor region AR1 may be a PMOS transistor, and FIG. 4 illustrates a first transistor T1 serving as a driving transistor as an example of a silicon transistor.
  • the oxide transistor disposed in the oxide transistor region AR2 may be an NMOS transistor, and FIG. 4 illustratively illustrates the second transistor T2 as a compensation transistor as an example of the oxide transistor.
  • the third transistor T3 , the fifth transistor T5 , and the sixth transistor T6 may be other silicon transistors disposed in the silicon transistor region AR1 .
  • the third transistor T3 , the fifth transistor T5 , and the sixth transistor T6 may have substantially the same structure as the first transistor T1 .
  • the fourth transistor T4 and the seventh transistor T7 may be other oxide transistors disposed in the oxide transistor region AR2 .
  • the fourth transistor T4 and the seventh transistor T7 may have substantially the same structure as the second transistor T2.
  • the display panel 10 of the display device 1 includes a substrate 101, a barrier layer 102, a buffer layer 103, a first semiconductor layer 105, a first gate insulating layer GI1, a first conductive layer ( 110), the second gate insulating layer GI2, the second conductive layer 120, the first interlayer insulating layer ILD1, the first oxide semiconductor layer 135, the third gate insulating layer GI3, and the third conductive layer.
  • each of the above-described layers may be formed of a single layer, but may also be formed of a multi-layer in which a plurality of layers that are the same or different from each other are stacked.
  • the substrate 101 may support each layer disposed thereon.
  • the substrate 101 may be made of an insulating material such as a polymer resin.
  • polymeric materials are polyethersulphone (PES), polyacrylate (PA), polyarylate (PAR), polyetherimide (PEI), polyethylene napthalate (PEN) , polyethylene terepthalate (PET), polyphenylene sulfide (PPS), polyallylate, polyimide (PI), polycarbonate (PC), cellulose triacetate triacetate: CAT), cellulose acetate propionate: CAP), or a combination thereof.
  • the substrate 101 may also include a metal material.
  • the substrate 101 may be a flexible substrate capable of being bent, folded, or rolled.
  • An example of a material constituting the flexible substrate may include polyimide (PI), but is not limited thereto.
  • a transparent substrate may be used when the display device 1 is a backside or double-side emission type.
  • a translucent or opaque substrate may be applied as well as a transparent substrate.
  • a barrier layer 102 may be disposed on the substrate 101 .
  • the barrier layer 102 may prevent impurity ions from diffusing, prevent moisture or external air from permeating, and perform a surface planarization function.
  • the barrier layer 102 may include at least one of silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiO x N y ).
  • the barrier layer 102 may be omitted depending on the type of substrate 101 or process conditions.
  • a buffer layer 103 may be disposed on the barrier layer 102 .
  • the buffer layer 103 may include at least one of silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiO x N y ).
  • the buffer layer 103 may be omitted depending on the type of substrate 101 or process conditions.
  • the first semiconductor layer 105 may be disposed on the buffer layer 103 .
  • the first semiconductor layer 105 may be disposed in the silicon transistor region AR1.
  • the first semiconductor layer 105 may include a non-oxide semiconductor.
  • the first semiconductor layer 105 may be formed of polycrystalline silicon, single crystal silicon, or amorphous silicon.
  • the polycrystalline silicon is amorphous silicon by rapid thermal annealing (RTA), solid phase crystallization (SPC), excimer laser annealing (ELA), and metal induced crystallization (MIC). ) method, a metal induced lateral crystallization (MILC) method, and a sequential lateral solidification (SLS) method.
  • RTA rapid thermal annealing
  • SPC solid phase crystallization
  • ESA excimer laser annealing
  • MIC metal induced crystallization
  • MILC metal induced lateral crystallization
  • SLS sequential lateral solidification
  • the first semiconductor layer 105 includes a channel region 105c overlapping the first gate electrode 111 in the thickness direction, and first portions of the first semiconductor layer 105 positioned on one side and the other side of the channel region 105c, respectively. It may include a source/drain region 105a and a second source/drain region 105b. Since the first and second source/drain regions 105a and 105b of the first semiconductor layer 105 contain a large number of carrier ions, they may have higher conductivity and lower electrical resistance than the channel region 105c. .
  • the first semiconductor layer 105 includes semiconductor layers (or active layers) of the above-described first transistor T1, third transistor T3, fifth transistor T5, and sixth transistor T6, A channel of the corresponding transistor may be included.
  • the first semiconductor layer 105 includes the channel region, the first source/drain region, and the first transistor T1, the second transistor T2, the fifth transistor T5, and the sixth transistor T6, respectively. It may include 2 source/drain regions.
  • the first gate insulating layer GI1 may be disposed on the first semiconductor layer 105 .
  • the first gate insulating layer GI1 may cover not only the upper surface of the first semiconductor layer 105 except for the portion where the contact holes CNT1 and CNT2 are formed, but also the side surface of the first semiconductor layer 105 .
  • the first gate insulating layer GI1 may be disposed over the entire surface of the substrate 101 .
  • the first gate insulating layer GI1 may include a silicon compound or a metal oxide.
  • the first gate insulating layer GI1 may include silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum oxide (AlO x ), and tantalum oxide (TaO x ). , hafnium oxide (HfO x ), zirconium oxide (ZrO x ), titanium oxide (TiO x ), and the like.
  • the first gate insulating layer GI1 may have a single-layer structure made of the above materials or a multi-layer structure made of two or more layers.
  • the first conductive layer 110 is disposed on the first gate insulating layer GI1.
  • the first conductive layer 110 is a gate conductive layer and may include a first gate electrode 111 disposed in the silicon transistor region AR1.
  • the first gate electrode 111 may be a gate electrode of a silicon transistor.
  • the first gate electrode 111 may be connected to the first electrode of the capacitor Cst.
  • the first electrode of the capacitor Cst may be formed of the first gate electrode 111 itself or may be formed of a portion extending from the first gate electrode 111 .
  • a part of the pattern of the first conductive layer 110 overlaps the first semiconductor layer 105 to perform the function of the first gate electrode 111, and the other part overlaps the first semiconductor layer 105 ( 105) and overlaps with the second electrode 121 of the upper capacitor Cst to perform the function of the first electrode of the capacitor Cst.
  • the other part overlaps the first semiconductor layer 105 ( 105) and overlaps with the second electrode 121 of the upper capacitor Cst to perform the function of the first electrode of the capacitor Cst.
  • the first conductive layer 110 is molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium ( It may include one or more metals selected from the group consisting of Nd), iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and copper (Cu). there is.
  • the second gate insulating layer GI2 may be disposed on the first conductive layer 110 .
  • the second gate insulating layer GI2 may cover not only the top surface of the first conductive layer 110 except for the portion where the contact holes CNT1 and CNT2 are formed, but also the side surface of the first conductive layer 110 .
  • the second gate insulating layer GI2 may be disposed over the entire surface of the substrate 101 .
  • the second gate insulating layer GI2 may include a silicon compound or a metal oxide.
  • the second gate insulating layer GI2 may include silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum oxide (AlO x ), and tantalum oxide (TaO x ). , hafnium oxide (HfO x ), zirconium oxide (ZrO x ), titanium oxide (TiO x ), and the like.
  • the second gate insulating layer GI2 may have a single-layer structure made of the above materials or a multi-layer structure made of two or more layers.
  • the second conductive layer 120 is disposed on the second gate insulating layer GI2.
  • the second conductive layer 120 is a capacitor conductive layer, and includes the second electrode 121 of the capacitor Cst disposed in the silicon transistor region AR1 and the lower blocking pattern 122 disposed in the oxide transistor region AR2.
  • the second electrode 121 of the capacitor Cst may overlap the first electrode of the capacitor Cst connected to the lower first gate electrode 111 with the second gate insulating layer GI2 interposed therebetween.
  • the second electrode 121 of the capacitor Cst may form the capacitor Cst together with the first electrode of the capacitor Cst.
  • the lower light blocking pattern 122 may prevent light incident from a lower direction of the display panel 10 from being incident to the first oxide semiconductor layer 135 positioned thereon.
  • the lower light blocking pattern 122 may overlap at least the channel region 135c of the first oxide semiconductor layer 135 and cover at least the channel region 135c of the first oxide semiconductor layer 135 .
  • the lower light blocking pattern 122 is formed to overlap the entire region of the first oxide semiconductor layer 135, but is not limited thereto.
  • the lower light blocking pattern 122 may be disposed to cover only the channel region 135c of the first oxide semiconductor layer 135 .
  • the lower light blocking pattern 122 may be used as another gate electrode of an oxide transistor.
  • the lower blocking pattern 122 is formed by either the second gate electrode 142 or the third source/drain electrode 153 or the fourth source/drain electrode 154 of the transistor disposed in the oxide transistor region AR2. can be electrically connected with
  • the second conductive layer 120 is molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium ( It may include one or more metals selected from the group consisting of Nd), iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and copper (Cu). there is.
  • the first interlayer insulating layer ILD1 is disposed on the second conductive layer 120 .
  • the first interlayer insulating layer ILD1 may cover not only the upper surface of the second conductive layer 120 except for the portions where the contact holes CNT1 , CNT2 , CNT3 , and CNT4 are formed, but also the side surfaces of the second conductive layer 120 . there is.
  • the first interlayer insulating layer ILD1 may be disposed over the entire surface of the substrate 101 .
  • the first interlayer insulating layer ILD1 may include a silicon compound or a metal oxide.
  • the first interlayer insulating layer ILD1 may include silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum oxide (AlO x ), and tantalum oxide (TaO x ). , hafnium oxide (HfO x ), zirconium oxide (ZrO x ), titanium oxide (TiO x ), and the like.
  • the first interlayer insulating layer ILD1 may have a single-layer structure made of the above materials or a multi-layer structure made of two or more layers.
  • the first oxide semiconductor layer 135 is disposed on the first interlayer insulating layer ILD1.
  • the first oxide semiconductor layer 135 may be disposed in the oxide transistor region AR2 .
  • the first oxide semiconductor layer 135 may include an oxide semiconductor.
  • the oxide may include one or more oxides selected from G-I-Z-O, zinc (Zn), indium (In), gallium (Ga), tin (Sn), cadmium (Cd), germanium (Ge), or hafnium (Hf), or combinations thereof.
  • the first oxide semiconductor layer 135 may include Indium Gallium Zinc Oxide (IGZO), Zinc Tin Oxide (ZTO), or Indium Tin Oxide (IZO). It may be made including at least one of the like.
  • the first oxide semiconductor layer 135 includes a channel region 135c overlapping the upper second gate electrode 142 in the thickness direction, and the first oxide semiconductor layer 135 positioned on one side and the other side of the channel region 135c, respectively. ) may include a third source/drain region 135a and a fourth source/drain region 135b.
  • the third and fourth source/drain regions 135a and 135b of the first oxide semiconductor layer 135 are conductive regions, and may have higher conductivity and lower electrical resistance than the channel region 135c.
  • the first oxide semiconductor layer 135 may include semiconductor layers of the above-described second transistor T2 , fourth transistor T4 , and seventh transistor T7 , and may include a channel of the corresponding transistor.
  • the first oxide semiconductor layer 135 includes a channel region, a first source/drain region, and a second source/drain region of each of the aforementioned second transistor T2, fourth transistor T4, and seventh transistor T7. can include
  • the third gate insulating layer GI3 is disposed on the first oxide semiconductor layer 135 .
  • the third gate insulating layer GI3 not only covers the top surface of the first oxide semiconductor layer 135 except for the portions where the contact holes CNT1 , CNT2 , CNT3 , and CNT4 are formed, but also extends to the side surface of the first oxide semiconductor layer 135 . can cover
  • the third gate insulating layer GI3 may be disposed over the entire surface of the substrate 101 .
  • the third gate insulating layer GI3 may include a silicon compound or a metal oxide.
  • the first interlayer insulating layer ILD1 may include silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum oxide (AlO x ), and tantalum oxide (TaO x ). , hafnium oxide (HfO x ), zirconium oxide (ZrO x ), titanium oxide (TiO x ), and the like.
  • the third gate insulating layer GI3 may have a single-layer structure made of the above materials or a multi-layer structure made of two or more layers.
  • the third conductive layer 140 is disposed on the third gate insulating layer GI3.
  • the third conductive layer 140 is a gate conductive layer and may include the second gate electrode 142 of the transistor disposed in the oxide transistor region AR2 .
  • the second gate electrode 142 may be a gate electrode of an oxide transistor.
  • the third conductive layer 140 is molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium ( It may include one or more metals selected from the group consisting of Nd), iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and copper (Cu). there is.
  • the display device 1 may include spacers SP (SP1, SP2) disposed on a side surface of the third conductive layer, for example, a side surface of the second gate electrode.
  • the second transistor T2 is an oxide transistor and may include a first oxide semiconductor layer 135 and a second gate electrode 142 disposed on the first oxide semiconductor layer 135 .
  • the spacer SP may be disposed on a side surface of the second gate electrode 142 of the second transistor T2.
  • the spacer SP may be disposed on a side surface of the second gate electrode 142 of the third conductive layer 140 on the third gate insulating layer GI3 .
  • the lower surface of the spacer SP may directly contact the upper surface of the third gate insulating layer GI3 and the inner side surface of the spacer SP may directly contact the side surface of the second gate electrode 142 .
  • the spacer SP is formed on the side of the second gate electrode 142 . It may be arranged to extend in two directions (DR2).
  • the spacer SP may not be disposed on the upper surface of the second gate electrode 142, and the upper surface of the second gate electrode 142 may directly contact the second interlayer insulating layer ILD2 described later.
  • the spacer SP may include a first spacer SP1 and a second spacer SP2 disposed on the first spacer SP1.
  • the first spacer SP1 is disposed on the third gate insulating layer GI3 to directly contact the side surface of the second gate electrode 142, and the second spacer SP2 is directly disposed on the first spacer SP1.
  • a portion of the spacer SP that contacts the third gate insulating layer GI3 and the second gate electrode 142 may be the first spacer SP1 .
  • the first spacer SP1 includes a first portion disposed to surround the side surface of the second gate electrode 142 and a second portion connected to the first portion and disposed directly on the third gate insulating layer GI3.
  • the material of the first spacer SP1 may be formed through a process of completely covering the second gate electrode 142 on the third gate insulating layer GI3 and then etching the upper surface of the second gate electrode 142 to be exposed. there is. Accordingly, the inner side surface of the first part of the first spacer SP1 comes into contact with the side surface of the second gate electrode 142, and the lower surface of the second part is in the vicinity of the second gate electrode 142 and insulates the third gate. It may contact the upper surface of the layer GI3.
  • the first part and the second part of the first spacer SP1 may have a shape connected to each other on the third gate insulating layer GI3 . The first spacer SP1 may not be disposed on the upper surface of the second gate electrode 142 .
  • the second spacer SP2 is disposed on the first spacer SP1. Similarly to the first spacer SP1 , the second spacer SP2 may not be disposed on the second gate electrode 142 .
  • the inner side surface of the second spacer SP2 may be disposed to contact the first portion of the first spacer SP1, and the lower surface may be disposed to contact the upper surface of the second portion of the first spacer SP1.
  • the first spacer SP1 has a shape corresponding to the step formed by the second gate electrode 142 on the third gate insulating layer GI3, and the second spacer SP2 has a shape with an outer side surface having a gentle curvature. can have
  • the channel region 135c of the first oxide semiconductor layer 135 may overlap the second gate electrode 142 and the spacer SP.
  • ions may not be doped in regions overlapping the spacers SP in the first oxide semiconductor layer 135.
  • the channel region 135c of the first oxide semiconductor layer 135 may be formed in a region overlapping the second gate electrode 142 and the spacer SP.
  • the first width W1 of the second gate electrode 142 may be smaller than the second width W2 of the channel region 135c of the first oxide semiconductor layer 135 , and The second width W2 of the channel region 135c is equal to the sum of the first width W1 of the second gate electrode 142 and the widths of the spacers SP disposed on both sides of the second gate electrode 142.
  • can be the same Source/drain regions 135a and 135b may be formed on both sides of the channel region 135c of the first oxide semiconductor layer 135 and do not overlap with the spacer SP.
  • the first transistor T1 that is a silicon transistor
  • the channel region 105c of the first semiconductor layer 105 may overlap the first gate electrode 111 .
  • the third width W3 of the first gate electrode 111 may be substantially the same as the third width W3 of the channel region 105c of the first semiconductor layer 105 .
  • each of the first spacer SP1 and the second spacer SP2 may include an insulating material layer, but may include materials having different hydrogen (H) contents.
  • the first spacer SP1 and the second spacer SP2 are silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum oxide (AlO x ), and tantalum oxide (TaO), respectively.
  • x silicon oxide
  • SiN x silicon nitride
  • SiO x N y silicon oxynitride
  • AlO x aluminum oxide
  • TaO tantalum oxide
  • x hafnium oxide
  • ZrO x zirconium oxide
  • titanium oxide TiO x
  • the hydrogen content of the first spacer (SP1) is the second spacer ( It may be lower than the hydrogen content of SP2).
  • the hydrogen content of the first spacer SP1 and the second spacer SP2 may be comparable to that of the second interlayer insulating layer ILD2 described later.
  • the first spacer SP1 and the second spacer SP2 may respectively The hydrogen content may be lower than that of the two interlayer insulating layer ILD2.
  • the first spacer SP1 may include a very low hydrogen layer material
  • the second spacer SP2 may include a low hydrogen layer material
  • the second interlayer insulating layer ILD2 may include a high hydrogen layer material.
  • the second interlayer insulating layer ILD2 In the process of forming the second transistor T2, after forming the second gate electrode 142, the second interlayer insulating layer ILD2 described later and the source/drain electrodes 153 and 154 of the fourth conductive layer 150 are formed. ) The process of forming them is performed.
  • the second interlayer insulating layer ILD2 includes the process. Hydrogens may diffuse into the first oxide semiconductor layer 135 through the third gate insulating layer GI3 . Hydrogen diffused into the first oxide semiconductor layer 135 may serve as a carrier in the semiconductor layer while filling oxygen vacancies in the oxide semiconductor.
  • the spacer SP disposed on the side of the second gate electrode 142 may include a material having a low hydrogen content to prevent diffusion of hydrogen from the second interlayer insulating layer ILD2 .
  • Hydrogen diffused from the second interlayer insulating layer ILD2 to the first oxide semiconductor layer 135 diffuses into the source/drain regions 135a and 135b that do not overlap with the spacer SP in the first oxide semiconductor layer 135 . It can be.
  • a small amount of hydrogen may be diffused in the channel region 135c overlapping the spacer SP of the first oxide semiconductor layer 135 compared to the source/drain regions 135a and 135b, and the first oxide semiconductor layer 135 A smaller amount of hydrogen may diffuse into the channel region 135c overlapping the second gate electrode 142 .
  • the first oxide semiconductor layer 135 disposed to overlap the spacers SP1 and SP2 may include regions P1 to P5 having different hydrogen concentrations.
  • the source/drain regions 135a and 135b of the first oxide semiconductor layer 135 may each contain a greater amount of hydrogen than the channel region 135c.
  • the channel region 135c of the first oxide semiconductor layer 135 has a first region P1, a second region P2 and a third region P3 having a higher hydrogen concentration than the first region P1, and a second region P1. and a fourth region P4 and a fifth region P5 having a greater hydrogen concentration than the third regions P2 and P3.
  • the first region P1 may overlap the second gate electrode 142
  • the second to fifth regions P2 to P5 may overlap the spacers SP1 and SP2
  • the second region P2 and the third region P3 overlap the first spacer SP1 including the ultra-low hydrogen film material but do not overlap the lower surface of the second spacer SP2, and the fourth region P4 ) and the fifth region P5 may be regions overlapping the lower surfaces of the first spacer SP1 and the second spacer SP2 including the low-hydrogen film material.
  • the first region P1 is disposed to overlap the second gate electrode 142 , it may be a region in which the least amount of hydrogen is diffused in the second interlayer insulating layer ILD2 .
  • the content of diffused hydrogen may gradually increase from the first region P1 to the outer source/drain regions 135a and 135b.
  • the channel region 135c of the first oxide semiconductor layer 135 may have a hydrogen concentration gradient according to a position.
  • the first oxide semiconductor layer 135 may have excellent switching characteristics even if the length of the channel region is short, including the channel region 135c in which the hydrogen concentration gradient is formed.
  • the second region P2 and the third region P3 overlapping the first spacer SP1 do not overlap with the lower surface of the second spacer SP2, but among the second spacer SP2 Some of the portions disposed on the first spacer SP1 may overlap the second region P2 and the third region P3. Alternatively, the second region P2 and the third region P3 may partially overlap the lower surface of the second spacer SP2. However, most of the second region P2 and the third region P3 overlap the first spacer SP1, and the overlapping region of the first spacer SP1 is larger than the region overlapping the second spacer SP2. There could be more.
  • the above description is equally applicable to the description of the overlapping relationship between the first region P1, fourth region P4, and fifth region P5, the second gate electrode 142, and the second spacer SP2. can
  • the first transistor T1 may be a silicon transistor and may be a driving transistor of the pixel circuit
  • the second transistor T2 may be an oxide transistor and a switching transistor of the pixel circuit.
  • the switching transistor requires that a threshold voltage (Vth) according to a gate voltage applied to a gate electrode have a value greater than or equal to a predetermined value.
  • FIG. 9 is a graph showing a threshold voltage according to a length of a channel region of a transistor including an oxide semiconductor.
  • SAMPLE#1 is a transistor that does not include a spacer
  • SAMPLE#2 is a spacer, for example, a first spacer SP1 and a second spacer ( It is a transistor including SP2). It shows a change in threshold voltage (Vth) according to the channel length (Channel length).
  • the SAMPLE#1 transistor is a transistor in which the spacers SP1 and SP2 are not formed on the side surfaces of the gate electrode
  • the SAMPLE #2 transistor is a transistor in which the spacers SP1 and SP2 are formed on the side surfaces of the gate electrode.
  • a hydrogen concentration gradient may be formed in the channel region according to positions of the spacers SP1 and SP2.
  • the threshold voltage Vth of a transistor may be affected by the length of a channel region.
  • a transistor having a relatively longer channel region length or effective channel length does not lower the threshold voltage (Vth) and can prevent leakage current.
  • the threshold voltage Vth does not significantly drop even if the length of the channel region is shortened.
  • the SAMPLE#1 transistor has a threshold voltage (Vth) of -3V when the channel length is 4 ⁇ m, while the SAMPLE#2 transistor has a threshold voltage (Vth) of about -0.5V when the channel length is 4 ⁇ m.
  • the display device 1 further includes a spacer SP disposed on the gate electrode 142 of the second transistor T2 that is an oxide transistor so that the width of the first oxide semiconductor layer 135 is Even if it is narrow, it is possible to secure a sufficient effective channel length.
  • the second transistor T2 which is a switching transistor included in the display device 1 , may have a width W2 , which refers to a channel length of the channel region 135c, of 3 ⁇ m or less.
  • the display device 1 includes switching transistors having excellent characteristics, so that the display panel 10 can include a large number of pixels per unit area, and a high-resolution display device can be realized.
  • the second interlayer insulating layer ILD2 is disposed on the third conductive layer 140 and the spacers SP1 and SP2.
  • the second interlayer insulating layer ILD2 not only covers the upper surfaces of the third conductive layer 140 and the spacers SP1 and SP2 except for the portions where the contact holes CNT1, CNT2, CNT3, and CNT4 are formed, but also the third conductive layer ( 140) and the side surfaces of the spacers SP1 and SP2 may be covered.
  • the second interlayer insulating layer ILD2 may be generally disposed over the entire surface of the substrate 101 .
  • the second interlayer insulating layer ILD2 may include a silicon compound or a metal oxide.
  • the second interlayer insulating layer ILD2 may include silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum oxide (AlO x ), and tantalum oxide (TaO x ). , hafnium oxide (HfO x ), zirconium oxide (ZrO x ), titanium oxide (TiO x ), and the like.
  • the first interlayer insulating layer ILD1 may have a single-layer structure made of the above materials or a multi-layer structure made of two or more layers.
  • the fourth conductive layer 150 is disposed on the second interlayer insulating layer ILD2.
  • the fourth conductive layer 150 is data conductive and includes the first source/drain electrode 151 and the second source/drain electrode 152 of the transistor disposed in the silicon transistor region AR1 and the oxide transistor region AR2. It may include a third source/drain electrode 153 and a fourth source/drain electrode 154 of the transistor disposed on .
  • the first source/drain electrode 151 includes the second interlayer insulating layer ILD2, the third gate insulating layer GI3, the first interlayer insulating layer ILD1, and the second interlayer insulating layer ILD2. 2 through the first contact hole CNT1 exposing the first source/drain region 105a of the first semiconductor layer 105 through the gate insulating layer GI2 and the first gate insulating layer GI1 It may be electrically connected to the first source/drain region 105a of the semiconductor layer 105 .
  • the second source/drain electrode 152 includes a second interlayer insulating layer ILD2, a third gate insulating layer GI3, a first interlayer insulating layer ILD1, a second gate insulating layer GI2, and a first gate insulating layer.
  • the second source/drain region of the first semiconductor layer 105 is passed through the second contact hole CNT2 exposing the second source/drain region 105b of the first semiconductor layer 105 through the layer GI1. (105b) and can be electrically connected.
  • the third source/drain electrode 153 penetrates the second interlayer insulating layer ILD2 and the third gate insulating layer GI3 to form the first oxide semiconductor layer 135.
  • the third source/drain electrode 153 may be electrically connected to the third source/drain region 135a of the first oxide semiconductor layer 135 through the third contact hole CNT3 exposing the third source/drain region 135a.
  • the fourth source/drain electrode 154 penetrates the second interlayer insulating layer ILD2 and the third gate insulating layer GI3 to form the fourth source/drain region 135b of the first oxide semiconductor layer 135. It may be electrically connected to the fourth source/drain region 135b of the first oxide semiconductor layer 135 through the exposed fourth contact hole CNT4 .
  • the first to fourth contact holes CNT1 to CNT4 may be formed by one mask process.
  • a process for forming a plurality of contact holes eg, first to fourth contact holes CNT1 to CNT4 in the silicon transistor region AR1 and the oxide transistor region AR2 may not be separated. , process efficiency can be improved, and process cost can be reduced.
  • the fourth conductive layer 150 is molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium ( It may include one or more metals selected from the group consisting of Nd), iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and copper (Cu). there is.
  • the first via layer VIA1 is disposed on the fourth conductive layer 150 .
  • the first via layer VIA1 is formed of an inorganic insulating material, polyacrylates resin, epoxy resin, phenolic resin, polyamides resin, or polyimide resin. , unsaturated polyesters resin, polyphenylenethers resin, polyphenylenesulfides resin, or organic insulating materials such as benzocyclobutene (BCB). there is.
  • the first via layer VIA1 is disposed on the second interlayer insulating layer ILD2 and may completely cover the upper surface of the second interlayer insulating layer ILD2 except for the contact hole passing through the first via layer.
  • the first via layer VIA1 is formed of an organic layer and may planarize an upper surface.
  • the fifth conductive layer 160 is disposed on the first via layer VIA1.
  • the fifth conductive layer 160 may include an anode connection electrode 161 .
  • a fifth contact hole CNT5 exposing the second source/drain electrode 152 of the transistor disposed in the silicon transistor region AR1 is disposed in the first via layer VIA1, and the anode connection electrode 161 is It may be connected to the second source/drain electrode 152 through the 5 contact hole CNT5.
  • the fifth conductive layer 160 includes molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium ( It may include one or more metals selected from the group consisting of Nd), iridium (Ir), chromium (Cr), calcium (Ca), titanium (Ti), tantalum (Ta), tungsten (W), and copper (Cu). there is.
  • the second via layer VIA2 is disposed on the anode connection electrode 161 .
  • the second via layer VIA2 is formed of an inorganic insulating material, polyacrylates resin, epoxy resin, phenolic resin, polyamides resin, or polyimide resin. , unsaturated polyesters resin, polyphenylenethers resin, polyphenylenesulfides resin, or organic insulating materials such as benzocyclobutene (BCB). there is.
  • the anode electrode ANO is disposed on the second via layer VIA2.
  • the anode electrode ANO may be a pixel electrode disposed separately for each pixel.
  • the anode electrode ANO may be electrically connected to the anode connection electrode 161 through the sixth contact hole CNT6 that penetrates the second via layer VIA2 and exposes a portion of the anode connection electrode 161 .
  • the anode electrode (ANO) is indium-tin-oxide (ITO), indium-zinc-oxide (IZO), zinc oxide (ZnO), indium oxide : In2O3) material layer with high work function and silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), lead (Pb), palladium (Pd), gold (Au), nickel (Ni) , neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), or a mixture thereof may have a multilayer film structure in which reflective material layers are stacked. A layer having a high work function may be disposed above the reflective material layer and disposed close to the light emitting layer EL.
  • the anode electrode ANO may have a multilayer structure of ITO/Mg, ITO/MgF, ITO/Ag, or ITO/Ag/ITO, but is not limited thereto.
  • the pixel defining layer PDL may be disposed on the anode electrode ANO.
  • the pixel defining layer PDL may include an opening partially exposing the anode electrode ANO.
  • the pixel defining layer PDL may be formed of an organic insulating material or an inorganic insulating material.
  • the pixel defining layer PDL may include at least one of polyimide-based resin, acrylic resin, silicon compound, and polyacrylic-based resin.
  • the light emitting layer EL is disposed on the anode electrode ANO exposed by the pixel defining layer PDL.
  • the light emitting layer EL may include an organic material layer.
  • the organic material layer of the light emitting layer includes an organic light emitting layer, and may further include a hole injection/transport layer and/or an electron injection/transport layer.
  • the cathode electrode CAT may be disposed on the light emitting layer EL.
  • the cathode electrode CAT may be a common electrode disposed over the entire display area DA regardless of the pixels PX.
  • Each of the anode electrode ANO, the light emitting layer EL, and the cathode electrode CAT may constitute an organic light emitting device.
  • the cathode electrode (CAT) is Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba or a compound or mixture thereof (eg , a mixture of Ag and Mg, etc.) may include a material layer having a low work function.
  • the cathode electrode CAT may further include a transparent metal oxide layer disposed on the material layer having a low work function.
  • the anode electrode ANO, the light emitting layer EL, and the cathode electrode CAT may configure the organic light emitting diode OLED.
  • the thin film encapsulation layer 170 is disposed on the cathode electrode CAT.
  • the thin film encapsulation layer 170 may include a first inorganic layer 171 , an organic layer 172 , and a second inorganic layer 173 .
  • the first inorganic layer 171 and the second inorganic layer 173 may contact each other.
  • the organic layer 172 may be sealed by the first inorganic layer 171 and the second inorganic layer 173 .
  • the first inorganic layer 171 and the second inorganic layer 173 may each include silicon nitride, silicon oxide, or silicon oxynitride.
  • the organic layer 172 may include an organic insulating material.
  • FIG. 10 is a flowchart illustrating a manufacturing process of a display device according to an exemplary embodiment.
  • the manufacturing process of the display device 1 includes preparing a substrate 101 ( S10 ), forming a first semiconductor layer 105 in the silicon transistor region AR1 , Forming a first gate insulating layer GI1, a first conductive layer 110, a second gate insulating layer GI2, a second conductive layer 120, and a first interlayer insulating layer ILD1 (S20); Forming the first oxide semiconductor layer 135 in the oxide transistor region AR2 and forming a third gate insulating layer GI3 ( S30 ), and a third conductive layer on the third gate insulating layer GI3 ( 140) and forming a plurality of spacer layers SPL1 and SPL2 on the third conductive layer 140 (S40), etching the spacer layers SPL1 and SPL2 to form spacers SP ( S50), forming source/drain regions 135a and 135b by implanting ions into the first oxide semiconductor layer 135 (S60), forming a second interlayer insulating layer ILD1 (S20); Form
  • the manufacturing process of the display device 1 includes a process of forming the first transistor T1 including the first semiconductor layer 105 in the silicon transistor region AR1 and a first oxide semiconductor layer in the oxide transistor region AR2.
  • a process of forming the second transistor T2 including (135) may be included.
  • the second transistor T2 is A sufficient effective channel area length can be secured.
  • 11 to 13 are cross-sectional views sequentially illustrating a part of a first transistor forming process among manufacturing processes of a display device according to an exemplary embodiment.
  • the substrate 101 is prepared (S10), and the first semiconductor layer 105 and the first gate electrode 111 of the first transistor T1 are formed in the silicon transistor region AR1. do.
  • the substrate 101 may include a silicon transistor region AR1 and an oxide transistor region AR2.
  • a barrier layer 102 and a buffer layer 103 may be disposed on the substrate 101 .
  • a description thereof is the same as described above.
  • a first semiconductor layer 105 is formed on the buffer layer 103 of the silicon transistor region AR1, followed by a first gate insulating layer GI1 and a first conductive layer 110. ), and a second gate insulating layer GI2 is formed (S20).
  • the process of forming the first semiconductor layer 105 may be formed by forming a material layer for a silicon semiconductor layer and then patterning it through a photolithography process.
  • the first gate insulating layer GI1 and the second gate insulating layer GI2 may be formed by depositing a material layer for the gate insulating layer over the entire surface.
  • the first gate insulating layer GI1 and the second gate insulating layer GI2 may be subjected to a patterning process after depositing a material layer for the gate insulating layer over the entire surface, and the first gate insulating layer ( GI1) and the second gate insulating layer GI2 may be patterned.
  • a second conductive layer 120 and a first interlayer insulating layer ILD1 are formed on the second gate insulating layer GI2 (S20).
  • the second conductive layer 120 may include the second electrode 121 of the capacitor Cst disposed in the silicon transistor region AR1 and the lower light blocking pattern 122 disposed in the oxide transistor region AR2. .
  • the second conductive layer 120 may be formed by depositing a material layer for the conductive layer on the entire surface and then patterning through a photolithography process.
  • the first oxide semiconductor layer 135 and the second gate electrode 142 of the second transistor T2 disposed in the oxide transistor region AR2 and the spacers SP1 and SP2 are formed.
  • 14 to 20 are cross-sectional views sequentially illustrating a part of a process of forming a second transistor among manufacturing processes of a display device according to an exemplary embodiment.
  • a first oxide semiconductor layer 135 , a second gate electrode 142 , and spacers SP1 and SP2 are formed in the oxide transistor region AR2 of the substrate 101 .
  • the first oxide semiconductor layer 135 is formed on the second gate insulating layer GI2 of the oxide transistor region AR2, and then a third gate insulating layer GI3 is formed (S30). )do.
  • the process of forming the first oxide semiconductor layer 135 may be formed by forming a material layer for the oxide semiconductor layer and then patterning it through a photolithography process.
  • the third gate insulating layer G13 may be formed by depositing a material layer for the gate insulating layer on the entire surface.
  • the third gate insulating layer GI3 may be patterned after depositing a material layer for the gate insulating layer on the entire surface, and the third gate insulating layer GI3 may be patterned.
  • a third conductive layer 140 is formed on the third gate insulating layer GI3 .
  • the third conductive layer 140 may include the second gate electrode 142 disposed in the oxide transistor region AR2 .
  • the third conductive layer 140 may be formed by depositing a material layer for the conductive layer on the entire surface and then patterning through a photolithography process.
  • a plurality of spacer layers SPL1 and SPL2 are formed on the third conductive layer 140 (S40).
  • the spacer layers SPL1 and SPL2 may be entirely disposed on the third conductive layer 140 and the third gate insulating layer GI3 .
  • the spacer layers SPL1 and SPL2 are directly disposed on the first spacer layer SPL1 disposed directly on the third conductive layer 140 and the third gate insulating layer GI3, and directly disposed on the first spacer layer SPL1.
  • a second spay layer SPL2 may be included.
  • the first spacer layer SPL1 includes a very low hydrogen film material and is patterned in a subsequent process to form the first spacer SP1
  • the second spacer layer SPL2 includes a low hydrogen film material and is patterned in a subsequent process. may be formed to form the second spacer SP2.
  • the spacer layers SPL1 and SPL2 may be formed by entirely depositing a material layer for the spacer layer.
  • the spacer layers SPL1 and SPL2 are etched without a mask to form the spacers SP1 and SP2 through, for example, an etch back process (S50).
  • the etching of the spacer layers SPL1 and SPL2 is performed by removing the spacer layers SPL1 and SPL2 so that the top surface of the second gate electrode 142 and most of the top surface of the third gate insulating layer GI3 are exposed. It can be.
  • the spacers SP1 and SP2 disposed on the side surfaces of the second gate electrode 142 may remain.
  • the previously formed first spacer layer SPL1 forms the first spacer SP1 directly contacting the second gate electrode 142 and the third gate insulating layer GI3, and the second spacer layer SPL2 is A second spacer SP2 disposed on the first spacer SP1 may be formed.
  • the process of removing the spacer layers SPL1 and SPL2 may be performed by a dry etch back process.
  • a separate mask for etching the spacer layers SPL1 and SPL2 is not required, and the spacers SP1 and SP2 formed by etching the spacer layers SPL1 and SPL2 may have a curved outer surface as described above. .
  • ions are implanted or doped into the first oxide semiconductor layer 135 to form the source/drain regions 135a and 135b and the channel region of the first oxide semiconductor layer 135 .
  • (135c) is formed (S60).
  • a region of the first oxide semiconductor layer 135 that does not overlap with the second gate electrode 142 and the spacers SP1 and SP2 may be implanted with ions to become a conductor.
  • the conductive regions may form a third source/drain region 135a and a fourth source/drain region 135b, respectively.
  • a channel region 135c may be formed in a region of the first oxide semiconductor layer 135 overlapping the second gate electrode 142 and the spacers SP1 and SP2 without ion implantation.
  • the spacers SP1 and SP2 may serve to prevent ions from being implanted, and the length of the channel region 135c of the first oxide semiconductor layer 135 may be greater than the width of the second gate electrode 142 . .
  • a second interlayer insulating layer ILD2 is formed on the third conductive layer 140 .
  • the second interlayer insulating layer ILD2 may be formed by entirely depositing a material layer for the interlayer insulating layer.
  • the second interlayer insulating layer ILD2 may include a high hydrogen film material having a greater hydrogen content than each of the spacers SP1 and SP2.
  • hydrogen (H) contained in the second interlayer insulating layer ILD2 may diffuse into the first oxide semiconductor layer 135 through the third gate insulating layer GI3. there is.
  • the spacers SP1 and SP2 may serve to prevent diffusion of hydrogen (H), and the channel region 135c of the first oxide semiconductor layer 135 includes the spacers SP1 and SP2 and the second gate electrode.
  • Regions P1 to P5 having different concentrations of hydrogen (H) may be formed according to regions overlapping with (142).
  • the first region P1 may have a relatively lowest hydrogen concentration
  • the second region P2 and the third region P3 may have a higher hydrogen concentration than the first region P1.
  • the concentration of hydrogen in the fourth region P4 and the fifth region P5 may be higher than that in the second region P2 and the third region P3.
  • a hydrogen concentration gradient may be formed in the channel region 135c of the first oxide semiconductor layer 135 .
  • 21 and 22 are cross-sectional views sequentially illustrating parts of a manufacturing process of a display device according to an exemplary embodiment.
  • contact holes CNT1 , CNT2 , CNT3 , and CNT4 are formed, and a fourth conductive layer 150 is formed (S70).
  • the contact holes CNT1 , CNT2 , CNT3 , and CNT4 may be formed through an etching process of etching a plurality of layers.
  • hydrogen (H) included in the second interlayer insulating layer ILD2 is generated by the third gate insulating layer GI3 . ) through which it can diffuse into the first oxide semiconductor layer 135 .
  • the fourth conductive layer 150 is formed on the second interlayer insulating layer ILD2 .
  • the fourth conductive layer 150 includes the first and second source/drain electrodes 151 and 152 disposed on the silicon transistor region AR1 and the third and fourth source/drain electrodes 151 and 152 disposed on the oxide transistor region AR2. Drain electrodes 153 and 154 may be included.
  • the fourth conductive layer 150 may be formed by depositing a material layer for the conductive layer on the entire surface and then patterning through a photolithography process.
  • the first via layer VIA1 disposed on the fourth conductive layer 150 and the anode connection electrode 161 disposed on the first via layer VIA1 are formed.
  • the second via layer VIA2 anode electrode ANO, pixel defining layer PDL, cathode electrode CAT, light emitting layer EL and thin film encapsulation on the anode connection electrode 161
  • the display device 1 may be manufactured by forming the layer 170 .
  • FIG. 23 is a cross-sectional view illustrating one pixel of a display device according to another exemplary embodiment.
  • the third gate insulating layer GI3_1 may be patterned.
  • a third gate insulating layer GI3_1 is disposed on the first oxide semiconductor layer 135, and the third gate insulating layer GI3_1 is partially different from the first gate insulating layer GI1 and the second gate insulating layer GI2. Can only be placed in an area.
  • the third gate insulating layer GI3_1 covers the channel region 135c of the first oxide semiconductor layer 135 and covers the third and fourth source/drain regions 135a and 135b and the first oxide semiconductor layer 135 . side can be exposed.
  • the third gate insulating layer GI3_1 may have substantially the same pattern shape as the upper second gate electrode 142 and the spacers SP1 and SP2 .
  • a side surface of the third gate insulating layer GI3_1 may be parallel to a side surface of the spacer SP, and the width of the third gate insulating layer GI3_1 may be equal to the second gate electrode 142 and the spacer SP1. It may be equal to the sum of the widths of SP2).
  • the third gate insulating layer GI3_1 may be patterned by etching the third gate insulating material layer using the third conductive layer 140 and the spacers SP1 and SP2 as a mask.
  • the first to fourth contact holes CNT1 , CNT2 , CNT3 , and CNT4 are different from the embodiment of FIG. 4 in that they do not penetrate the third gate insulating layer GI3_1 .
  • FIG. 24 is a cross-sectional view illustrating one pixel of a display device according to another exemplary embodiment.
  • the first transistor T1 may also be an oxide transistor including the oxide semiconductor layer 105_2.
  • the first transistor T1 may include the second oxide semiconductor layer 105_2
  • the second transistor T2 may include the first oxide semiconductor layer 135 .
  • the first oxide semiconductor layer 135 and the second oxide semiconductor layer 105_2 are formed on the same layer, and the substrate 101 ) may be partially omitted.
  • This embodiment is different from the embodiment of FIG. 4 in that the first transistor T1 and the second transistor T2 each include the oxide semiconductor layers 105_2 and 135 and some layers are omitted.
  • the first oxide semiconductor layer 135 and the second oxide semiconductor layer 105_2 may be respectively disposed on the buffer layer 103 .
  • the first oxide semiconductor layer 135 and the second oxide semiconductor layer 105_2 may be disposed on the same layer and formed in the same process. Compared to the embodiment of FIG. 4 , the number of layers disposed between the first oxide semiconductor layer 135 and the substrate 101 may be reduced.
  • the lower light blocking pattern 122 may be disposed to overlap the first oxide semiconductor layer 135 between the buffer layer 103 and the barrier layer 102 .
  • the first gate insulating layer GI1 may be respectively disposed on the first oxide semiconductor layer 135 and the second oxide semiconductor layer 105_2 .
  • the first gate insulating layer GI1 may be disposed to cover both the first oxide semiconductor layer 135 and the second oxide semiconductor layer 105_2 disposed at different positions on the substrate 101 .
  • the first gate electrode 111 is disposed to overlap the second oxide semiconductor layer 105_2 on the first gate insulating layer GI1, and the second gate electrode 142 is disposed on the first gate insulating layer GI1. It may be disposed to overlap the oxide semiconductor layer 105_2. It is different from the embodiment of FIG. 4 in that the second gate electrode 142, which is the third conductive layer 140, is disposed on the same layer as the first gate electrode 111, which is the first conductive layer 110.
  • the spacers SP1 and SP2 may be disposed around the second gate electrode 142 on the second gate insulating layer GI2 .
  • the spacers SP1 and SP2 are disposed on the side of the second gate electrode 142 of the second transistor T2, which is a switching transistor, and on the side of the first gate electrode 111 of the first transistor T1, which is a driving transistor. may not be placed.
  • the second gate insulating layer GI2 may be respectively disposed on the first gate electrode 111 and the second gate electrode 142 .
  • the second gate insulating layer GI2 may be disposed to cover both the first gate electrode 111 and the second gate electrode 142 disposed at different locations on the substrate 101 .
  • the second electrode 121 of the capacitor Cst which is the second conductive layer 120, may be disposed to overlap the first gate electrode 111 on the second gate insulating layer GI2.
  • the second electrode 121 of the capacitor Cst may be disposed on a layer higher than the second gate electrode 142 .
  • the first interlayer insulating layer ILD1 may be disposed on the second conductive layer 120
  • the fourth conductive layer 150 may be disposed on the first interlayer insulating layer ILD1
  • the first to fourth source/drain electrodes 151, 152, 153, and 154 of the fourth conductive layer 150 are the first gate insulating layer GI1, the second gate insulating layer GI2, and the first interlayer, respectively.
  • the oxide semiconductor layers 105_2 and 135 may be electrically connected through the first to fourth contact holes CNT1 , CNT2 , CNT3 , and CNT4 penetrating the insulating layer ILD1 , respectively.
  • This embodiment is different from the embodiment of FIG. 4 in that the second interlayer insulating layer ILD2 and the third gate insulating layer IL3 are omitted while the oxide semiconductor layers 105_2 and 135 of the different transistors are disposed on the same layer. There is a difference.

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Abstract

표시 장치 및 이의 제조 방법이 제공된다. 표시 장치는 기판 상에 배치된 제1 반도체층, 제1 반도체층 상에 배치된 제1 게이트 절연층, 제1 게이트 절연층 상에 배치되고 제1 반도체층과 중첩하는 제1 게이트 전극, 제1 게이트 전극 상에 배치된 제1 층간 절연층, 제1 층간 절연층 상에서 제1 반도체층과 비중첩하도록 배치된 제1 산화물 반도체층, 제1 산화물 반도체층 상에 배치된 제2 게이트 절연층, 제2 게이트 절연층 상에 배치되고 제1 산화물 반도체층과 중첩하는 제2 게이트 전극, 제2 게이트 전극의 측면 상에 배치된 스페이서, 및 스페이서 상에 배치된 제2 층간 절연층을 포함하고, 스페이서는 제2 게이트 전극의 측면과 맞닿도록 배치된 제1 스페이서, 및 제1 스페이서 상에 배치된 제2 스페이서를 포함하고, 제1 스페이서에 포함된 수소의 농도는 제2 스페이서에 포함된 수소의 농도보다 낮다.

Description

표시 장치 및 이의 제조 방법
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 발광 다이오드를 포함하는 무기 발광 표시 장치를 포함할 수 있다.
그 중 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용하여 영상을 표시한다. 유기 발광 표시 장치는 유기 발광 다이오드에 구동 전류를 제공하는 복수의 트랜지스터를 포함한다. 상기 복수의 트랜지스터 각각은 액티브층을 포함할 수 있으며, 상기 복수의 트랜지스터의 액티브층은 서로 다른 물질로 이루어질 수도 있다.
본 발명이 해결하고자 하는 과제는 산화물 반도체층을 포함하는 스위칭 트랜지스터의 소자 특성이 개선된 표시 장치를 제공하고자 한다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 제1 반도체층, 상기 제1 반도체층 상에 배치된 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 배치되고 상기 제1 반도체층과 중첩하는 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치된 제1 층간 절연층, 상기 제1 층간 절연층 상에서 상기 제1 반도체층과 비중첩하도록 배치된 제1 산화물 반도체층, 상기 제1 산화물 반도체층 상에 배치된 제2 게이트 절연층, 상기 제2 게이트 절연층 상에 배치되고 상기 제1 산화물 반도체층과 중첩하는 제2 게이트 전극, 상기 제2 게이트 전극의 측면 상에 배치된 스페이서, 및 상기 스페이서 상에 배치된 제2 층간 절연층을 포함하고, 상기 스페이서는 상기 제2 게이트 전극의 측면과 맞닿도록 배치된 제1 스페이서, 및 상기 제1 스페이서 상에 배치된 제2 스페이서를 포함하고, 상기 제1 스페이서에 포함된 수소의 농도는 상기 제2 스페이서에 포함된 수소의 농도보다 낮다.
상기 제2 스페이서는 하면 및 내측 측면이 상기 제1 스페이서와 접촉하고 외측 측면은 곡률진 형상을 가질 수 있다.
상기 제2 게이트 전극의 상면은 상기 제2 층간 절연층과 직접 접촉할 수 있다.
상기 제2 층간 절연층에 포함된 수소의 농도는 상기 제1 스페이서 및 상기 제2 스페이서 각각에 포함된 수소의 농도보다 클 수 있다.
상기 제1 반도체층은 상기 제1 게이트 전극과 중첩하는 제1 채널 영역을 포함하고, 상기 제1 산화물 반도체층은 상기 제2 게이트 전극 및 상기 스페이서와 중첩하는 제2 채널 영역을 포함할 수 있다.
상기 제2 채널 영역의 길이는 상기 제2 게이트 전극의 폭보다 클 수 있다.
상기 제1 채널 영역의 길이는 상기 제1 게이트 전극의 폭과 동일할 수 있다.
상기 제1 반도체층은 상기 제1 채널 영역을 사이에 두고 서로 이격된 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 포함하고, 상기 제1 산화물 반도체층은 상기 제2 채널 영역을 사이에 두고 서로 이격된 제3 소스/드레인 영역, 및 제4 소스/드레인 영역을 포함할 수 있다.
상기 제2 채널 영역은 상기 제2 게이트 전극과 중첩하는 제1 영역, 상기 제1 영역보다 수소의 농도가 큰 제2 영역, 및 상기 제2 영역보다 수수의 농도가 큰 제3 영역을 포함할 수 있다.
상기 제1 게이트 전극과 상기 제2 게이트 절연층 사이에 배치된 제3 게이트 절연층, 및 상기 제2 게이트 절연층과 상기 제3 게이트 절연층 사이에 배치된 하부 차광 패턴 및 커패시터 일 전극을 더 포함하고, 상기 제1 게이트 전극은 상기 커패시터 일 전극과 두께 방향으로 중첩하고, 상기 제1 산화물 반도체층은 상기 제3 게이트 절연층 상에 직접 배치되고 상기 하부 차광 패턴과 두께 방향으로 중첩할 수 있다.
상기 제1 게이트 절연층, 상기 제2 게이트 절연층, 상기 제3 게이트 절연층, 상기 제1 층간 절연층, 및 상기 제2 층간 절연층을 관통하는 제1 컨택홀과 제2 컨택홀, 및 상기 제2 게이트 절연층 및 상기 제2 층간 절연층을 관통하는 제3 컨택홀과 제4 컨택홀을 더 포함할 수 있다.
상기 제2 층간 절연층 상에 배치되고 상기 제1 컨택홀을 통해 노출된 상기 제1 반도체층과 연결된 제1 소스/드레인 전극, 상기 제2 층간 절연층 상에 배치되고 상기 제2 컨택홀을 통해 노출된 상기 제1 반도체층과 연결된 제2 소스/드레인 전극, 상기 제2 층간 절연층 상에 배치되고 상기 제3 컨택홀을 통해 노출된 상기 제1 산화물 반도체층과 연결된 제3 소스/드레인 전극, 및 상기 제2 층간 절연층 상에 배치되고 상기 제4 컨택홀을 통해 노출된 상기 제1 산화물 반도체층과 연결된 제4 소스/드레인 전극을 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 스캔 라인 및 상기 스캔 라인과 교차하는 데이터 라인에 접속되는 화소를 포함하고, 상기 화소는 발광 소자, 및 상기 데이터 라인으로부터 인가된 데이터 전압에 따라 상기 발광 소자에 공급되는 구동 전류를 제어하는 제1 트랜지스터, 및 상기 스캔 라인에 인가되는 스캔 신호에 따라 상기 제1 트랜지스터에 전압을 인가하기 위한 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 제1 반도체층, 및 상기 제1 반도체층 상에 배치된 제1 게이트 전극을 포함하고, 상기 제2 트랜지스터는 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상에 배치된 제2 게이트 전극을 포함하며, 상기 제1 산화물 반도체층과 상기 제2 게이트 전극 사이에 배치된 제1 게이트 절연층의 상부 및 상기 제2 게이트 전극의 측면에 배치된 제1 스페이서, 및 상기 제1 스페이서 상에 배치된 제2 스페이서를 포함하고, 상기 제1 스페이서에 포함된 수소의 농도는 상기 제2 스페이서에 포함된 수소의 농도보다 낮다.
상기 제1 스페이서는 하면이 상기 제1 게이트 절연층의 상면에 맞닿고 측면이 상기 제1 게이트 전극의 측면과 맞닿으며, 상기 제2 스페이서는 하면 및 내측 측면이 상기 제1 스페이서와 접촉하고 외측 측면은 곡률진 형상을 가질 수 있다.
상기 제1 산화물 반도체층은 상기 제2 게이트 전극 및 상기 스페이서와 중첩하는 채널 영역을 포함하고, 상기 채널 영역은 상기 제2 게이트 전극과 중첩하는 제1 영역, 상기 제1 영역보다 수소의 농도가 큰 제2 영역, 및 상기 제2 영역보다 수수의 농도가 큰 제3 영역을 포함할 수 있다.
상기 제2 게이트 전극 및 상기 제1 게이트 절연층 상에 배치된 제1 층간 절연층을 더 포함하고, 상기 제1 층간 절연층에 포함된 수소의 농도는 상기 제1 스페이서 및 상기 제2 스페이서 각각에 포함된 수소의 농도보다 클 수 있다.
상기 제1 반도체층과 상기 제1 게이트 전극 사이에 배치된 제2 게이트 절연층을 더 포함하고, 상기 제1 산화물 반도체층은 상기 제2 게이트 절연층의 상부에 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 제1 반도체층이 배치된 기판, 상기 제1 반도체층 상에 배치된 제1 게이트 절연층, 상기 제1 게이트 절연층 상에서 상기 제1 반도체층 상 배치된 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치된 제1 층간 절연층을 준비하고, 상기 제1 층간 절연층 상에 상기 제1 반도체층과 비중첩하는 제1 산화물 반도체층을 형성하는 단계, 상기 제1 산화물 반도체층 상에 배치되는 제2 게이트 절연층, 및 상기 제2 게이트 절연층 상에서 상기 제1 산화물 반도체층과 중첩하는 제2 게이트 전극을 형성하는 단계, 상기 제2 게이트 전극 및 상기 제2 게이트 절연층 상에 제1 스페이서층, 및 상기 제1 스페이서층 상에 배치된 제2 스페이서층을 형성하고, 상기 제1 스페이서층과 상기 제2 스페이서층을 식각하여 상기 제2 게이트 전극의 측면 상에 배치된 제1 스페이서 및 상기 제2 스페이서 상에 배치된 제2 스페이서를 형성하는 단계, 및 상기 제1 산화물 반도체층에 이온을 주입하고 상기 제2 게이트 전극 및 상기 제2 스페이서 상에 제2 층간 절연층을 형성하는 단계를 포함하고, 상기 제1 스페이서는 하면이 상기 제2 게이트 절연층의 상면에 맞닿고 측면이 상기 제2 게이트 전극의 측면과 맞닿으며, 상기 제2 스페이서는 하면 및 내측 측면이 상기 제1 스페이서와 접촉하고 외측 측면은 곡률진 형상을 갖고, 상기 제1 스페이서에 포함된 수소의 농도는 상기 제2 스페이서에 포함된 수소의 농도보다 낮다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 산화물 반도체를 포함하는 스위칭 트랜지스터의 게이트 전극 측면에 배치된 스페이서를 포함하고, 스위칭 트랜지스터는 스페이서에 의해 채널 영역에 수소 농도 구배가 형성될 수 있다. 표시 장치는 스위칭 트랜지스터가 짧은 채널 영역의 길이를 갖더라도 우수한 소자 특성을 가질 수 있고, 고해상도 표시 장치의 구현이 유리한 이점이 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 표시 장치가 벤딩된 상태를 도시하는 측면도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 단면도이다.
도 5는 일 실시예에 따른 표시 장치의 제2 트랜지스터를 나타내는 평면도이다.
도 6은 도 4의 A 부분의 확대도이다.
도 7은 일 실시예에 따른 표시 장치의 제1 트랜지스터를 나타내는 평면도이다.
도 8은 도 4의 B 부분의 확대도이다.
도 9는 산화물 반도체를 포함하는 트랜지스터의 채널 영역의 길이에 따른 문턱 전압을 나타내는 그래프이다.
도 10은 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 순서도이다.
도 11 내지 도 13은 일 실시예에 따른 표시 장치의 제조 공정 중 제1 트랜지스터의 형성 공정 중 일부를 순서대로 나타내는 단면도들이다.
도 14 내지 도 20은 일 실시예에 따른 표시 장치의 제조 공정 중 제2 트랜지스터의 형성 공정 중 일부를 순서대로 나타내는 단면도들이다.
도 21 및 도 22는 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 순서대로 나타내는 단면도들이다.
도 23은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 단면도이다.
도 24는 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 표시 장치가 벤딩된 상태를 도시하는 측면도이다. 도 2는 표시 장치(1)가 두께 방향으로 벤딩된 상태의 측면 형상을 도시한다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시한다. 표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(1)에 포함될 수 있다.
일 실시예에 따른 표시 장치(1)는 평면상 실질적인 직사각형 형상으로 이루어질 수 있다. 표시 장치(1)는 평면상 모서리가 수직인 직사각형일 수 있다. 다만, 이에 제한되는 것은 아니며, 표시 장치(1)는 평면상 모서리가 둥근 직사각형 형상일 수 있다.
표시 장치(1)는 표시 화면을 제공하는 표시 패널(10)을 포함한다. 표시 패널(10)의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널(10)의 일 예로서, 유기 발광 소자를 포함하는 표시 장치(1)를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다. 표시 패널(10)은 폴리이미드 등과 같은 가요성 고분자 물질을 포함하는 플렉서블 기판일 수 있다. 이에 따라, 표시 패널(10)은 휘어지거나, 절곡되거나, 접히거나, 말릴 수 있다.
도면에서 제1 방향(DR1)은 평면도상 표시 장치(1)의 가로 방향을 나타내고, 제2 방향(DR2)은 평면도상 표시 장치(1)의 세로 방향을 나타낸다. 또한, 제3 방향(DR3)은 표시 장치(1)의 두께 방향을 나타낸다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직으로 교차하며, 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)이 놓이는 평면에 교차하는 방향으로 제1 방향(DR1) 및 제2 방향(DR2)에 모두 수직으로 교차한다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 언급한 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
다른 정의가 없는 한, 본 명세서에서 제3 방향(DR3)을 기준으로 표현된 “상부”, “상면”, "상측"은 표시 패널(10)을 기준으로 표시면 측을 의미하고, “하부”, “하면”, "하측"은 표시 패널(10)을 기준으로 표시면의 반대측을 의미하는 것으로 한다.
표시 패널(10)은 화면을 표시하는 표시 영역(DA) 및 표시가 이루어지지 않는 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(10)은 평면도상 표시 영역(DA)과 비표시 영역(NDA)으로 구분될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 베젤을 구성할 수 있다.
표시 영역(DA)은 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 표시 영역(DA)은 단변과 장변을 가질 수 있다. 표시 영역(DA)의 단변은 제1 방향(DR1)으로 연장된 변일 수 있다. 표시 영역(DA)의 장변은 제2 방향(DR2)으로 연장된 변일 수 있다. 다만, 표시 영역(DA)의 평면 형상은 직사각형에 제한되는 것은 아니고, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다.
표시 영역(DA)은 복수의 화소를 포함할 수 있다. 각 화소는 발광층과 발광층의 발광량을 제어하는 회로층을 포함할 수 있다. 회로층은 배선, 전극 및 적어도 하나의 트랜지스터를 포함할 수 있다. 발광층은 유기 발광 물질을 포함할 수 있다. 발광층은 봉지막에 의해 밀봉될 수 있다. 화소의 구체적인 구성에 대해서는 후술하기로 한다.
비표시 영역(NDA)은 표시 영역(DA)의 양 단변 및 양 장변에 인접 배치될 수 있다. 이 경우, 표시 영역(DA)의 모든 변을 둘러싸고, 표시 영역(DA)의 테두리를 구성할 수 있다. 다만, 이에 제한되지 않고 비표시 영역(NDA)은 표시 영역(DA)의 양 단변 또는 양 장변에만 인접 배치될 수도 있다.
표시 패널(10)은 메인 영역(MA)과 메인 영역(MA)의 제2 방향(DR2) 일측에 연결된 벤딩 영역(BA)을 포함할 수 있다. 표시 패널(10)은 제2 방향(DR2) 일측에서 벤딩 영역(BA)과 연결되고, 메인 영역(MA)과 두께 방향으로 중첩된 서브 영역(SA)을 더 포함할 수 있다.
메인 영역(MA)에는 표시 영역(DA)이 위치할 수 있다. 메인 영역(MA)의 표시 영역(DA)의 주변 에지 부분에는 비표시 영역(NDA)이 위치할 수 있다.
메인 영역(MA)은 표시 장치(1)의 평면상 외형과 유사한 형상을 가질 수 있다. 메인 영역(MA)은 일 평면에 위치한 평탄 영역일 수 있다. 그러나, 이에 제한되는 것은 아니며, 메인 영역(MA)에서 벤딩 영역(BA)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 휘어져 곡면을 이루거나 수직 방향으로 절곡될 수도 있다.
메인 영역(MA)에서 벤딩 영역(BA)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 곡면을 이루거나 절곡되어 있는 경우, 해당 에지에도 표시 영역(DA)이 배치될 수도 있다. 그러나, 이에 제한되지 않고 곡면 또는 절곡된 에지는 화면을 표시하지 않는 비표시 영역(NDA)이 배치되거나, 표시 영역(DA)과 비표시 영역(NDA)이 함께 배치될 수도 있다.
메인 영역(MA)의 비표시 영역(NDA)은 표시 영역(DA)의 외측 경계로부터 표시 패널(10)의 에지까지의 영역에 놓일 수 있다. 메인 영역(MA)의 비표시 영역(NDA)에는 표시 영역(DA)에 신호를 인가하기 위한 신호 배선이나 구동 회로들이 배치될 수 있다.
벤딩 영역(BA)은 메인 영역(MA)의 일 단변을 통해 연결될 수 있다. 벤딩 영역(BA)의 폭(제1 방향(DR1)의 폭)은 메인 영역(MA)의 폭(단변의 폭)보다 좁을 수 있다. 메인 영역(MA)과 벤딩 영역(BA)의 연결부는 베젤의 폭을 줄이기 위해 L자 커팅 형상을 가질 수 있다.
벤딩 영역(BA)에서 표시 패널(10)은 표시면의 반대 방향으로 곡률을 가지고 벤딩될 수 있다. 표시 패널(10)이 벤딩 영역(BA)에서 벤딩되면, 메인 영역(MS)은 일 방향, 예를 들어 상부 방향을 향할 수 있고, 서브 영역(SA)은 일 방향과 대향하는 타 방향, 예를 들어 하부 방향을 향할 수 있으며, 상기 일 방향 및 상기 타 방향 사이의 방향을 향할 수 있다.
서브 영역(SA)은 벤딩 영역(BA)으로부터 연장된다. 서브 영역(SA)은 벤딩이 완료된 이후부터 시작하여 메인 영역(MA)과 평행한 방향으로 연장될 수 있다. 서브 영역(SA)은 표시 패널(10)의 두께 방향으로 메인 영역(MA)과 중첩할 수 있다. 서브 영역(SA)은 메인 영역(MA) 에지의 비표시 영역(NDA)과 중첩하고, 나아가 메인 영역(MA)의 표시 영역(DA)과 중첩할 수 있다. 서브 영역(SA)의 폭은 벤딩 영역(BA)의 폭과 동일할 수 있지만 이에 제한되는 것은 아니다.
표시 패널(10)의 서브 영역(SA) 상에는 패드부가 배치될 수 있다. 패드부에는 외부 장치가 실장(또는 부착)될 수 있다. 외부 장치의 예로는 구동칩(20), 연성 인쇄회로기판이나 경성 인쇄회로기판으로 이루어진 구동 기판(30) 등을 들 수 있고, 그 밖에 배선 연결 필름, 커넥터 등도 외부 장치로서 패드부에 실장될 수 있다. 서브 영역(SA)에 실장되는 외부 장치는 하나일 수도 있지만, 복수 개일 수도 있다. 예를 들어, 도 1 및 도 2에 예시된 것처럼, 표시 패널(10)의 서브 영역(SA)에 구동칩(20)이 배치되고, 서브 영역(SA)의 단부에 구동 기판(30)이 부착될 수 있다. 이 경우, 표시 패널(10)은 구동칩(20)과 연결되는 패드부 및 구동 기판(30)과 연결되는 패드부를 모두 포함할 수 있다. 다른 실시예로, 구동칩이 필름 상에 실장되고, 상기 필름이 표시 패널(10)의 서브 영역(SA)에 부착될 수도 있다.
구동칩(20)은 표시면과 동일한 면인 표시 패널(10)의 일면 상에 실장될 수 있다., 상술한 것처럼 표시 패널(10)은 벤딩 영역(BA)이 벤딩되어 반전될 수 있고, 구동칩(20)의 상면은 표시 패널(10)의 면에 실장되어 하부를 향할 수 있다.
구동칩(20)은 이방성 도전 필름을 통해 표시 패널(10) 상에 부착되거나, 초음파 접합 본딩을 통해 표시 패널(10) 상에 부착될 수 있다. 구동칩(20)의 가로 방향 폭은 표시 패널(10)의 가로 방향 폭보다 작을 수 있다. 구동칩(20)은 서브 영역(SA)의 가로 방향(제1 방향(DR1))의 중앙부에 배치되고, 구동칩(20)의 좌측 에지와 우측 에지는 각각 서브 영역(SA)의 좌측 에지와 우측 에지로부터 이격될 수 있다.
구동칩(20)은 표시 패널(10)을 구동하는 집적 회로를 포함할 수 있다. 일 실시예에서, 상기 집적 회로는 데이터 신호를 생성하여 제공하는 데이터 구동 집적 회로일 수 있지만, 이에 제한되는 것은 아니다. 구동칩(20)은 표시 패널(10) 패드부에 마련된 배선 패드에 연결되어 배선 패드 측으로 데이터 신호를 제공한다. 배선 패드에 연결된 배선들은 화소 측으로 연장되어 각 화소에 데이터 신호 등을 인가한다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 3을 참조하면, 표시 장치(1)의 화소 회로는 유기 발광 소자(OLED), 복수의 트랜지스터(T1~T7) 및 커패시터(Cst)를 포함한다. 일 화소의 회로에는 데이터 신호(DATA), 제1 주사 신호(Gw-p), 제2 주사 신호(Gw-n), 제3 주사 신호(GI), 발광 제어 신호(EM), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS) 및 초기화 전압(VINT)이 인가된다.
유기 발광 소자(OLED)는 애노드 전극 및 캐소드 전극을 포함한다. 커패시터(Cst)는 제1 전극 및 제2 전극을 포함한다.
복수의 트랜지스터는 제1 내지 제7 트랜지스터(T1~T7)를 포함할 수 있다. 각 트랜지스터(T1~T7)는 게이트 전극, 제1 소스/드레인 전극 및 제2 소스/드레인 전극을 포함한다. 각 트랜지스터(T1~T7)의 제1 소스/드레인 전극과 제2 소스/드레인 전극 중 어느 하나는 소스 전극이 되고 다른 하나는 드레인 전극이 된다.
각 트랜지스터(T1~T7)는 박막 트랜지스터일 수 있다. 각 트랜지스터(T1~T7)는 PMOS 트랜지스터와 NMOS 트랜지스터 중 어느 하나일 수 있다. 일 실시예에서, 구동 트랜지스터인 제1 트랜지스터(T1), 데이터 전달 트랜지스터인 제3 트랜지스터(T3), 제1 발광 제어 트랜지스터인 제5 트랜지스터(T5) 및 제2 발광 제어 트랜지스터인 제6 트랜지스터(T6)는 PMOS 트랜지스터일 수 있다. 반면, 보상 트랜지스터인 제2 트랜지스터(T2), 제1 초기화 트랜지스터인 제4 트랜지스터(T4) 및 제2 초기화 트랜지스터인 제7 트랜지스터(T7)는 NMOS 트랜지스터일 수 있다. PMOS 트랜지스터와 NMOS 트랜지스터는 그 특성이 상이한데, 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)는 턴-오프 특성이 상대적으로 우수한 NMOS 트랜지스터로 형성되고, 표시 장치(1)는 유기 발광 소자(OLED)의 발광 기간 중에 구동 전류가 누설되는 것이 감소될 수 있다.
제1 트랜지스터(T1)는 게이트 전극이 커패시터(Cst)의 제1 전극과 연결될 수 있다. 제1 트랜지스터(T1)의 제1 소스/드레인 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD) 단자와 연결되고, 제1 트랜지스터(T1)의 제2 소스/드레인 전극은 제6 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드 전극과 연결될 수 있다. 제1 트랜지스터(T1)는 제3 트랜지스터(T3)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 유기 발광 소자(OLED)에 구동 전류를 공급한다.
제3 트랜지스터(T3)는 게이트 전극이 제1 주사 신호(Gw-p) 단자와 연결될 수 있다. 제3 트랜지스터(T3)의 제1 소스/드레인 전극은 데이터 신호(DATA) 단자와 연결되고, 제3 트랜지스터(T3)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 제1 소스/드레인 전극과 연결되고 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD) 단자와 연결될 수 있다. 제3 트랜지스터(T3)는 제1 주사 신호(Gw-p)에 따라 턴온되어 데이터 신호(DATA)를 제1 트랜지스터(T1)의 제1 소스/드레인 전극으로 전달할 수 있다.
제2 트랜지스터(T2)는 게이트 전극이 제2 주사 신호(Gw-n) 단자에 연결된다. 제2 트랜지스터(T2)의 제1 소스/드레인 전극은 제1 트랜지스터(T1)의 제2 소스/드레인 전극과 연결되고 제6 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드 전극과 연결될 수 있다. 제2 트랜지스터(T2)의 제2 소스/드레인 전극은 커패시터(Cst)의 제1 전극, 제4 트랜지스터(T4)의 제1 소스/드레인 전극 및 제1 트랜지스터(T1)의 게이트 전극과 연결될 수 있다. 제2 트랜지스터(T2)는 제2 주사 신호(Gn-p)에 따라 턴온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 소스/드레인 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킨다. 그에 따라 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 사이에 제1 트랜지스터(T1)의 문턱 전압만큼 전압차가 발생하고, 제1 트랜지스터(T1)의 게이트 전극에 문턱 전압이 보상된 데이터 신호(DATA)를 공급함으로써 제1 트랜지스터(T1)의 문턱 전압 편차를 보상할 수 있다.
제4 트랜지스터(T4)는 게이트 전극이 제3 주사 신호(GI) 단자와 연결될 수 있다. 제4 트랜지스터(T4)의 제2 소스/드레인 전극은 초기화 전압(VINT) 단자와 연결되고, 제4 트랜지스터(T4)의 제1 소스/드레인 전극은 커패시터(Cst)의 제1 전극, 제2 트랜지스터(T2)의 제2 소스/드레인 전극 및 제1 트랜지스터(T1)의 게이트 전극과 연결될 수 있다. 제4 트랜지스터(T4)는 제3 주사 신호(GI)에 따라 턴온되어 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화할 수 있다.
제5 트랜지스터(T5)는 게이트 전극이 발광 제어 신호(EM) 단자와 연결될 수 있다. 제5 트랜지스터(T5)의 제1 소스/드레인 전극은 제1 전원 전압(ELVDD) 단자와 연결되고, 제5 트랜지스터(T5)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 제1 소스/드레인 전극 및 제2 트랜지스터(T2)의 제2 소스/드레인 전극과 연결될 수 있다.
제6 트랜지스터(T6)는 게이트 전극이 발광 제어 신호(EM) 단자와 연결될 수 있다. 제6 트랜지스터(T6)의 제1 소스/드레인 전극은 제1 트랜지스터(T1)의 제2 소스/드레인 전극 및 제2 트랜지스터(T2)의 제1 소스/드레인 전극과 연결되고 제6 트랜지스터(T6)의 제2 소스/드레인 전극은 유기 발광 소자(OLED)의 애노드 전극과 연결될 수 있다.
제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 따라 동시에 턴온되고, 그에 따라 유기 발광 소자(OLED)에 구동 전류가 흐를 수 있다.
제7 트랜지스터(T7)는 게이트 전극이 발광 제어 신호(EM) 단자와 연결될 수 있다. 제7 트랜지스터(T7)의 제1 소스/드레인 전극은 유기 발광 소자(OLED)의 애노드 전극과 연결되고, 제7 트랜지스터(T7)의 제2 소스/드레인 전극은 초기화 전압(VINT) 단자와 연결될 수 있다. 제7 트랜지스터(T7)는 발광 제어 신호(EM)에 따라 턴온되어 유기 발광 소자(OLED)의 애노드 전극을 초기화시킬 수 있다.
제7 트랜지스터(T7)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)와 동일한 발광 제어 신호(EM)를 인가받지만, 제7 트랜지스터(T7)는 NMOS 트랜지스터인 반면, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 PMOS 트랜지스터이므로 서로 다른 타이밍에 턴온될 수 있다. 발광 제어 신호(EM)가 하이 레벨인 경우 제7 트랜지스터(T7)는 턴온되고 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 턴오프된다. 발광 제어 신호(EM)가 로우 레벨인 경우 제7 트랜지스터(T7)는 턴오프되고 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 턴온된다. 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴온되는 발광 시점에서는 제7 트랜지스터(T7)에 의한 초기화 동작이 이루어지지 않고, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴오프되는 비발광 시점에 제7 트랜지스터(T7)에 의한 초기화가 이루어질 수 있다.
본 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 발광 제어 신호(EM)를 인가받는 경우를 예시하였지만, 다른 실시예로 제7 트랜지스터(T7)의 게이트 전극이 제3 주사 신호(GI)를 인가받거나, 별도의 주사 신호를 받도록 화소 회로를 구성할 수도 있다.
커패시터(Cst)의 제2 전극은 제1 전원 전압(ELVDD) 단자와 연결될 수 있다. 커패시터(Cst)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극, 제2 트랜지스터(T2)의 제2 소스/드레인 전극 및 제4 트랜지스터(T4)의 제1 소스/드레인 전극에 함께 연결될 수 있다. 유기 발광 소자(OLED)의 캐소드 전극은 제2 전원 전압(ELVSS) 단자와 연결될 수 있다. 유기 발광 소자(OLED)는 제1 트랜지스터(T1)로부터 구동 전류를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 단면도이다. 도 5는 일 실시예에 따른 표시 장치의 제2 트랜지스터를 나타내는 평면도이다. 도 6은 도 4의 A 부분의 확대도이다. 도 7은 일 실시예에 따른 표시 장치의 제1 트랜지스터를 나타내는 평면도이다. 도 8은 도 4의 B 부분의 확대도이다.
도 4는 표시 장치(1)의 표시 패널(10)에서 일 화소에 포함된 서로 다른 트랜지스터(T1, T2)들을 도시하고 있다. 도 5 및 도 6에서는 산화물 트랜지스터 영역(AR2)에 배치된 산화물 트랜지스터로서 제2 트랜지스터(T2)의 개략적인 평면 및 단면을 도시하고 있다. 도 7 및 도 8에서는 실리콘 트랜지스터 영역(AR1)에 배치된 실리콘 트랜지스터로서 제1 트랜지스터(T1)의 개략적인 평면 및 단면을 도시하고 있다.
도 4 내지 도 8을 참조하면, 표시 장치(1)의 표시 패널(10)은 다결정 실리콘을 포함하는 비산화물 무기 반도체 트랜지스터(이하, '실리콘 트랜지스터')가 배치되는 실리콘 트랜지스터 영역(AR1), 및 산화물 반도체를 포함하는 산화물 반도체 트랜지스터(이하, '산화물 트랜지스터')가 배치되는 산화물 트랜지스터 영역(AR2)을 포함할 수 있다.
실리콘 트랜지스터 영역(AR1)에 배치되는 실리콘 트랜지스터는 PMOS 트랜지스터일 수 있으며, 도 4에서는 실리콘 트랜지스터의 예로서, 구동 트랜지스터인 제1 트랜지스터(T1)를 도시한다. 산화물 트랜지스터 영역(AR2)에 배치되는 산화물 트랜지스터는 NMOS 트랜지스터일 수 있으며, 도 4에서는 산화물 트랜지스터의 예로서 보상 트랜지스터인 제2 트랜지스터(T2)를 예시적으로 도시한다.
제3 트랜지스터(T3), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)는 실리콘 트랜지스터 영역(AR1)에 배치되는 다른 실리콘 트랜지스터들일 수 있다. 제3 트랜지스터(T3), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 실질적으로 동일한 구조를 가질 수 있다. 제4 트랜지스터(T4)와 제7 트랜지스터(T7)는 산화물 트랜지스터 영역(AR2)에 배치되는 다른 산화물 트랜지스터들일 수 있다. 제4 트랜지스터(T4)와 제7 트랜지스터(T7)는 제2 트랜지스터(T2)와 실질적으로 동일한 구조를 가질 수 있다.
표시 장치(1)의 표시 패널(10)은 기판(101), 배리어층(102), 버퍼층(103), 제1 반도체층(105), 제1 게이트 절연층(GI1), 제1 도전층(110), 제2 게이트 절연층(GI2), 제2 도전층(120), 제1 층간 절연층(ILD1), 제1 산화물 반도체층(135), 제3 게이트 절연층(GI3), 제3 도전층(140), 제2 층간 절연층(ILD2), 제4 도전층(150), 제1 비아층(VIA1), 제5 도전층(160), 제2 비아층(VIA2), 애노드 전극(ANO), 화소 정의막(PDL), 캐소드 전극(CAT), 발광층(EL) 및 박막 봉지층(170)을 포함할 수 있다. 상술한 각 층들은 단일층으로 이루어질 수 있지만, 서로 동일하거나 서로 다른 복수의 층들이 적층된 다중층으로 이루어질 수도 있다.
기판(101)은 그 위에 배치되는 각 층들을 지지할 수 있다. 예를 들어, 기판(101)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 기판(101)은 금속 재질의 물질을 포함할 수도 있다.
기판(101)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
표시 장치(1)가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 표시 장치(1)가 전면 발광형인 경우 투명한 기판뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
배리어층(102)은 기판(101) 상에 배치될 수 있다. 배리어층(102)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 배리어층(102)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 실리콘 산질화물(SiOxNy) 중 적어도 하나를 포함할 수 있다. 배리어층(102)은 기판(101)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(103)은 배리어층(102) 상에 배치될 수 있다. 버퍼층(103)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 실리콘 산질화물(SiOxNy) 중 적어도 하나를 포함할 수 있다. 버퍼층(103)은 기판(101)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
제1 반도체층(105)은 버퍼층(103) 상 배치될 수 있다. 제1 반도체층(105)은 실리콘 트랜지스터 영역(AR1)에 배치될 수 있다.
제1 반도체층(105)은 비산화물 반도체를 포함할 수 있다. 예를 들어, 제1 반도체층(105)은 다결정 실리콘, 단결정 실리콘 또는 비정질 실리콘(amorphous silicon) 등으로 이루어질 수 있다.　 제1 반도체층(105)이 다결정 실리콘으로 이루어지는 경우, 상기 다결정 실리콘은 비정질 실리콘을 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등의 결정화 방법으로 결정화하여 형성될 수 있다.
제1 반도체층(105)은 제1 게이트 전극(111)과 두께 방향으로 중첩 배치된 채널 영역(105c), 채널 영역(105c)의 일측 및 타측에 각각 위치한 제1 반도체층(105)의 제1 소스/드레인 영역(105a)과 제2 소스/드레인 영역(105b)을 포함할 수 있다. 제1 반도체층(105)의 제1 및 제2 소스/드레인 영역(105a, 105b)에는 다수의 캐리어 이온이 포함되어 있어, 채널 영역(105c)에 비해 도전성이 크고, 전기적인 저항이 낮을 수 있다.
제1 반도체층(105)은 상술한 제1 트랜지스터(T1), 제3 트랜지스터(T3), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 반도체층(또는, 액티브층)을 포함하며, 해당 트랜지스터의 채널을 포함할 수 있다. 제1 반도체층(105)은 상술한 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6) 각각의 채널 영역, 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함할 수 있다.
제1 게이트 절연층(GI1)은 제1 반도체층(105) 상에 배치될 수 있다. 제1 게이트 절연층(GI1)은 컨택홀(CNT1, CNT2)이 형성된 부분을 제외한 제1 반도체층(105)의 상면을 덮을 뿐만 아니라 제1 반도체층(105)의 측면까지도 덮을 수 있다. 제1 게이트 절연층(GI1)은 대체로 기판(101)의 전면에 걸쳐 배치될 수 있다.
제1 게이트 절연층(GI1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 게이트 절연층(GI1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등을 포함할 수 있다. 제1 게이트 절연층(GI1)은 상기 물질들로 이루어진 단층 구조, 또는 2 이상의 층들로 이루어진 다중층 구조를 가질 수 있다.
제1 도전층(110)은 제1 게이트 절연층(GI1) 상에 배치된다. 제1 도전층(110)은 게이트 도전층으로서, 실리콘 트랜지스터 영역(AR1)에 배치된 제1 게이트 전극(111)을 포함할 수 있다. 제1 게이트 전극(111)은 실리콘 트랜지스터의 게이트 전극일 수 있다. 제1 게이트 전극(111)은 커패시터(Cst)의 제1 전극과 연결될 수 있다. 커패시터(Cst)의 제1 전극은 제1 게이트 전극(111) 그 자체로 이루어지거나, 제1 게이트 전극(111)으로부터 연장된 부분으로 이루어질 수 있다. 예를 들어, 제1 도전층(110)의 패턴 중 일부는 제1 반도체층(105)에 중첩하여 해당 부분에서 제1 게이트 전극(111)의 기능을 수행하고, 다른 일부는 제1 반도체층(105)과 비중첩하고 상부의 커패시터(Cst)의 제2 전극(121)과 중첩하여 커패시터(Cst)의 제1 전극의 기능을 수행할 수 있다. 다만, 이에 제한되지 않는다.
제1 도전층(110)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 구리(Cu)로 이루어진 군에서 선택된 하나 이상의 금속을 포함할 수 있다.
제2 게이트 절연층(GI2)은 제1 도전층(110) 상에 배치될 수 있다. 제2 게이트 절연층(GI2)은 컨택홀(CNT1, CNT2)이 형성된 부분을 제외한 제1 도전층(110)의 상면을 덮을 뿐만 아니라 제1 도전층(110)의 측면까지도 덮을 수 있다. 제2 게이트 절연층(GI2)은 대체로 기판(101)의 전면에 걸쳐 배치될 수 있다.
제2 게이트 절연층(GI2)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제2 게이트 절연층(GI2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등을 포함할 수 있다. 제2 게이트 절연층(GI2)은 상기 물질들로 이루어진 단층 구조, 또는 2 이상의 층들로 이루어진 다중층 구조를 가질 수 있다.
제2 도전층(120)은 제2 게이트 절연층(GI2) 상에 배치된다. 제2 도전층(120)은 커패시터 도전층으로서, 실리콘 트랜지스터 영역(AR1)에 배치된 커패시터(Cst)의 제2 전극(121) 및 산화물 트랜지스터 영역(AR2)에 배치된 하부 차광 패턴(122)을 포함할 수 있다. 커패시터(Cst)의 제2 전극(121)은 하부의 제1 게이트 전극(111)에 연결된 커패시터(Cst)의 제1 전극과 제2 게이트 절연층(GI2)을 사이에 두고 중첩할 수 있다. 커패시터(Cst)의 제2 전극(121)은 커패시터(Cst)의 제1 전극과 함께 커패시터(Cst)를 형성할 수 있다.
하부 차광 패턴(122)은 표시 패널(10)의 하부 방향에서 입사되는 광이 상부에 위치한 제1 산화물 반도체층(135)으로 입사되는 것을 방지할 수 있다. 하부 차광 패턴(122)은 적어도 제1 산화물 반도체층(135)의 채널 영역(135c)과 중첩하며, 적어도 제1 산화물 반도체층(135)의 채널 영역(135c)을 커버할 수 있다. 도면에서는 하부 차광 패턴(122)이 제1 산화물 반도체층(135)의 전 영역과 중첩하도록 형성된 것이 예시되어 있으나, 이에 제한되는 않는다. 몇몇 실시예에서, 하부 차광 패턴(122)은 제1 산화물 반도체층(135)의 채널 영역(135c)만을 커버하도록 배치될 수도 있다.
몇몇 실시예에서, 하부 차광 패턴(122)은 산화물 트랜지스터의 또 하나의 게이트 전극으로 사용될 수 있다. 이 경우 하부 차광 패턴(122)은 제2 게이트 전극(142) 또는 산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터의 제3 소스/드레인 전극(153), 제4 소스/드레인 전극(154) 중 어느 하나와 전기적으로 연결될 수 있다.
제2 도전층(120)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 구리(Cu)로 이루어진 군에서 선택된 하나 이상의 금속을 포함할 수 있다.
제1 층간 절연층(ILD1)은 제2 도전층(120) 상에 배치된다. 제1 층간 절연층(ILD1)은 컨택홀(CNT1, CNT2, CNT3, CNT4)이 형성된 부분을 제외한 제2 도전층(120)의 상면을 덮을 뿐만 아니라 제2 도전층(120)의 측면까지도 덮을 수 있다. 제1 층간 절연층(ILD1)은 대체로 기판(101)의 전면에 걸쳐 배치될 수 있다.
제1 층간 절연층(ILD1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 층간 절연층(ILD1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등을 포함할 수 있다. 제1 층간 절연층(ILD1)은 상기 물질들로 이루어진 단층 구조, 또는 2 이상의 층들로 이루어진 다중층 구조를 가질 수 있다.
제1 산화물 반도체층(135)은 제1 층간 절연층(ILD1) 상에 배치된다. 제1 산화물 반도체층(135)은 산화물 트랜지스터 영역(AR2)에 배치될 수 있다. 제1 산화물 반도체층(135)은 산화물 반도체를 포함하여 이루어질 수 있다. 산화물은 G-I-Z-O, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 혹은 이들의 조합에서 선택된 하나 이상의 산화물을 포함할 수 있다. 일 예로, 제1 산화물 반도체층(135)은 인듐-갈륨-아연　산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석　산화물(ZTO, Zinc Tin Oxide), 인듐-주석　산화물(IZO, Indium Tin Oxide) 등 중 적어도 하나를 포함하여 이루어질 수 있다.
제1 산화물 반도체층(135)은 상부의 제2 게이트 전극(142)과 두께 방향으로 중첩 배치된 채널 영역(135c), 채널 영역(135c)의 일측 및 타측에 각각 위치한 제1 산화물 반도체층(135)의 제3 소스/드레인 영역(135a)과 제4 소스/드레인 영역 (135b)을 포함할 수 있다. 제1 산화물 반도체층(135)의 제3 및 제4 소스/드레인 영역(135a, 135b)은 도체화된 영역으로, 채널 영역(135c)에 비해 도전성이 크고, 전기적인 저항이 낮을 수 있다.
제1 산화물 반도체층(135)은 상술한 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)의 반도체층을 포함할 수 있으며, 해당 트랜지스터의 채널을 포함할 수 있다. 제1 산화물 반도체층(135)은 상술한 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제7 트랜지스터(T7) 각각의 채널 영역, 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함할 수 있다.
제3 게이트 절연층(GI3)은 제1 산화물 반도체층(135) 상에 배치된다. 제3 게이트 절연층(GI3)은 컨택홀(CNT1, CNT2, CNT3, CNT4)이 형성된 부분을 제외한 제1 산화물 반도체층(135)의 상면을 덮을 뿐만 아니라 제1 산화물 반도체층(135)의 측면까지도 덮을 수 있다. 제3 게이트 절연층(GI3)은 대체로 기판(101)의 전면에 걸쳐 배치될 수 있다.
제3 게이트 절연층(GI3)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 층간 절연층(ILD1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등을 포함할 수 있다. 제3 게이트 절연층(GI3)은 상기 물질들로 이루어진 단층 구조, 또는 2 이상의 층들로 이루어진 다중층 구조를 가질 수 있다.
제3 도전층(140)은 제3 게이트 절연층(GI3) 상에 배치된다. 제3 도전층(140)은 게이트 도전층으로서, 산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터의 제2 게이트 전극(142)을 포함할 수 있다. 제2 게이트 전극(142)은 산화물 트랜지스터의 게이트 전극일 수 있다.
제3 도전층(140)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 구리(Cu)로 이루어진 군에서 선택된 하나 이상의 금속을 포함할 수 있다.
일 실시예에 따르면, 표시 장치(1)는 제3 도전층의 측면, 예를 들어 제2 게이트 전극의 측면 상에 배치된 스페이서(SP; SP1, SP2)를 포함할 수 있다. 제2 트랜지스터(T2)는 산화물 트랜지스터로서 제1 산화물 반도체층(135)을 포함하고, 제1 산화물 반도체층(135) 상에 배치된 제2 게이트 전극(142)을 포함할 수 있다. 스페이서(SP)는 제2 트랜지스터(T2)의 제2 게이트 전극(142)의 측면 상에 배치될 수 있다.
예를 들어, 스페이서(SP)는 제3 게이트 절연층(GI3) 상에서 제3 도전층(140)의 제2 게이트 전극(142)의 측면에 배치될 수 있다. 스페이서(SP)는 하면이 제3 게이트 절연층(GI3)의 상면과 직접 접촉하고, 내측 측면이 제2 게이트 전극(142)의 측면과 직접 접촉할 수 있다. 제3 도전층(140)의 제2 게이트 전극(142)이 제2 방향(DR2)으로 연장된 형상의 구조를 갖는 실시예에서, 스페이서(SP)는 제2 게이트 전극(142)의 측면에서 제2 방향(DR2)으로 연장되도록 배치될 수 있다. 다만, 스페이서(SP)는 제2 게이트 전극(142)의 상면에는 배치되지 않을 수 있고, 제2 게이트 전극(142)의 상면은 후술하는 제2 층간 절연층(ILD2)과 직접 접촉할 수 있다.
일 실시예에 따르면, 스페이서(SP)는 제1 스페이서(SP1) 및 제1 스페이서(SP1) 상에 배치된 제2 스페이서(SP2)를 포함할 수 있다. 제1 스페이서(SP1)는 제3 게이트 절연층(GI3) 상에서 제2 게이트 전극(142)의 측면과 직접 접촉하도록 배치되고, 제2 스페이서(SP2)는 제1 스페이서(SP1) 상에 직접 배치될 수 있다. 스페이서(SP) 중 제3 게이트 절연층(GI3) 및 제2 게이트 전극(142)과 각각 접촉하는 부분은 제1 스페이서(SP1)일 수 있다.
제1 스페이서(SP1)는 제2 게이트 전극(142)의 측면을 감싸도록 배치된 제1 부분, 및 상기 제1 부분과 연결되며 제3 게이트 절연층(GI3) 상에 직접 배치된 제2 부분을 포함할 수 있다. 제1 스페이서(SP1)의 재료는 제3 게이트 절연층(GI3) 상에서 제2 게이트 전극(142)을 완전하게 덮었다가 제2 게이트 전극(142)의 상면이 노출되도록 식각되는 공정을 통해 형성될 수 있다. 그에 따라, 제1 스페이서(SP1)의 제1 부분은 내측 측면이 제2 게이트 전극(142)의 측면과 맞닿고, 제2 부분은 하면이 제2 게이트 전극(142)의 부근에서 제3 게이트 절연층(GI3) 상면과 맞닿을 수 있다. 제1 스페이서(SP1)의 제1 부분과 제2 부분은 제3 게이트 절연층(GI3) 상에서 서로 연결된 형상을 가질 수 있다. 제1 스페이서(SP1)는 제2 게이트 전극(142)의 상면에는 배치되지 않을 수 있다.
제2 스페이서(SP2)는 제1 스페이서(SP1) 상에 배치된다. 제2 스페이서(SP2)도 제1 스페이서(SP1)와 동일하게 제2 게이트 전극(142) 상에는 배치되지 않을 수 있다. 제2 스페이서(SP2)는 내측 측면이 제1 스페이서(SP1)의 제1 부분과 맞닿아 배치되고, 하면이 제1 스페이서(SP1)의 제2 부분 상면과 맞닿도록 배치될 수 있다. 제1 스페이서(SP1)가 제3 게이트 절연층(GI3) 상에서 제2 게이트 전극(142)이 형성하는 단차에 따른 형상을 갖고, 제2 스페이서(SP2)는 외측 측면이 완만하게 곡률을 가진 형상을 가질 수 있다.
산화물 트랜지스터인 제2 트랜지스터(T2)는 제1 산화물 반도체층(135)의 채널 영역(135c)이 제2 게이트 전극(142) 및 스페이서(SP)와 중첩할 수 있다. 제1 산화물 반도체층(135)에 소스/드레인 영역(135a, 135b)을 형성하기 위한 이온 도핑 공정에서, 제1 산화물 반도체층(135) 중 스페이서(SP)와 중첩된 영역에는 이온이 도핑되지 않을 수 있다. 제1 산화물 반도체층(135)의 채널 영역(135c)은 제2 게이트 전극(142) 및 스페이서(SP)와 중첩하는 영역에 형성될 수 있다.
제2 게이트 전극(142)의 제1 폭(W1)은 제1 산화물 반도체층(135)의 채널 영역(135c)의 제2 폭(W2)보다 작을 수 있고, 제1 산화물 반도체층(135)의 채널 영역(135c)의 제2 폭(W2)은 제2 게이트 전극(142)의 제1 폭(W1) 및 제2 게이트 전극(142)의 양 측면에 배치된 스페이서(SP)의 폭들의 합과 동일할 수 있다. 제1 산화물 반도체층(135)의 채널 영역(135c) 양 측으로서 스페이서(SP)와 비중첩하는 부분에는 소스/드레인 영역(135a, 135b)이 형성될 수 있다. 반면, 실리콘 트랜지스터인 제1 트랜지스터(T1)는 제1 반도체층(105)의 채널 영역(105c)이 제1 게이트 전극(111)과 중첩할 수 있다. 제1 게이트 전극(111)의 제3 폭(W3)은 제1 반도체층(105)의 채널 영역(105c)의 제3 폭(W3)과 실질적으로 동일할 수 있다.
일 실시예에 따르면, 제1 스페이서(SP1) 및 제2 스페이서(SP2)는 각각 절연성 물질층을 포함하되, 수소(Hydrogen, H)의 함량이 서로 다른 재료를 포함할 수 있다. 제1 스페이서(SP1) 및 제2 스페이서(SP2)는 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등과 같은 물질로 이루어진 군에서 선택된 하나를 포함하되, 제1 스페이서(SP1)의 수소 함량은 제2 스페이서(SP2)의 수소 함량보다 낮을 수 있다. 제1 스페이서(SP1)와 제2 스페이서(SP2)는 후술하는 제2 층간 절연층(ILD2)과도 수소의 함량이 대비될 수 있는데, 제1 스페이서(SP1)와 제2 스페이서(SP2)는 각각 제2 층간 절연층(ILD2)보다 수소의 함량이 더 낮을 수 있다. 예를 들어, 제1 스페이서(SP1)는 극저수소막 재료를 포함하고, 제2 스페이서(SP2)는 저수소막 재료를 포함하며, 제2 층간 절연층(ILD2)은 고수소막 재료를 포함할 수 있다.
제2 트랜지스터(T2)의 형성 공정에서, 제2 게이트 전극(142)을 형성한 뒤 후술하는 제2 층간 절연층(ILD2), 및 제4 도전층(150)의 소스/드레인 전극(153, 154)들을 형성하는 공정이 수행된다. 제2 층간 절연층(ILD2)을 형성하는 증착 공정, 제2 층간 절연층(ILD2)을 관통하는 컨택홀 형성 공정, 이후의 열처리 공정 등이 수행될 때, 제2 층간 절연층(ILD2)에 포함된 수소들은 제3 게이트 절연층(GI3)을 통해 제1 산화물 반도체층(135)으로 확산될 수 있다. 제1 산화물 반도체층(135)으로 확산된 수소는 산화물 반도체 내의 산소 공공(Oxygen vacancy)를 채우면서 반도체층 내 캐리어(Carrier)가 될 수 있다.
제2 게이트 전극(142)의 측면에 배치된 스페이서(SP)는 수소의 함량이 낮은 재료를 포함하여 제2 층간 절연층(ILD2)로부터 수소의 확산을 방지할 수 있다. 제2 층간 절연층(ILD2)에서 제1 산화물 반도체층(135)으로 확산되는 수소는 제1 산화물 반도체층(135) 중 스페이서(SP)와 비중첩하는 소스/드레인 영역(135a, 135b)으로 확산될 수 있다. 제1 산화물 반도체층(135) 중 스페이서(SP)와 중첩하는 채널 영역(135c)에는 소스/드레인 영역(135a, 135b)에 비해 소량의 수소들이 확산될 수 있고, 제1 산화물 반도체층(135) 중 제2 게이트 전극(142)과 중첩하는 채널 영역(135c)에는 더 소량의 수소들이 확산될 수 있다.
일 실시예에 따르면, 스페이서(SP1, SP2)와 중첩하도록 배치된 제1 산화물 반도체층(135)은 서로 다른 수소 농도를 갖는 영역(P1~P5)들을 포함할 수 있다. 제1 산화물 반도체층(135)의 소스/드레인 영역(135a, 135b)은 각각 채널 영역(135c)보다 많은 함량의 수소들을 포함할 수 있다. 제1 산화물 반도체층(135)의 채널 영역(135c)은 제1 영역(P1), 제1 영역(P1)보다 수소의 농도가 큰 제2 영역(P2) 및 제3 영역(P3), 제2 및 제3 영역(P2, P3)보다 수소의 농도가 큰 제4 영역(P4) 및 제5 영역(P5)을 포함할 수 있다. 제1 영역(P1)은 제2 게이트 전극(142)과 중첩하는 영역이고, 제2 내지 제5 영역(P2~P5)은 스페이서(SP1, SP2)와 중첩하는 영역일 수 있다. 제2 영역(P2) 및 제3 영역(P3)은 극저수소막 재료를 포함하는 제1 스페이서(SP1)와 중첩하되 제2 스페이서(SP2)의 하면과 비중첩하는 영역이고, 제4 영역(P4) 및 제5 영역(P5)은 제1 스페이서(SP1) 및 저수소막 재료를 포함하는 제2 스페이서(SP2)의 하면과 중첩하는 영역일 수 있다. 제1 영역(P1)은 제2 게이트 전극(142)과 중첩하도록 배치됨에 따라, 제2 층간 절연층(ILD2)에서 가장 적은 양의 수소가 확산되는 영역일 수 있다. 제1 영역(P1)으로부터 외측인 소스/드레인 영역(135a, 135b)으로 갈수록 확산된 수소의 함량이 점점 증가할 수 있다. 제1 산화물 반도체층(135)의 채널 영역(135c)은 위치에 따른 수소 농도 구배(Gradation)를 가질 수 있다. 제1 산화물 반도체층(135)은 수소 농도 구배가 형성된 채널 영역(135c)을 포함하여 채널 영역의 길이가 짧더라도 우수한 스위칭 특성을 가질 수 있다.
다만, 몇몇 실시예에서, 제1 스페이서(SP1)와 중첩하는 제2 영역(P2) 및 제3 영역(P3)은 제2 스페이서(SP2)의 하면과 비중첩하되, 제2 스페이서(SP2) 중 제1 스페이서(SP1) 상에 배치된 부분 중 일부는 제2 영역(P2) 및 제3 영역(P3)과 중첩할 수도 있다. 또는, 제2 영역(P2) 및 제3 영역(P3)은 제2 스페이서(SP2)의 하면과 일부분은 중첩할 수도 있다. 다만, 제2 영역(P2) 및 제3 영역(P3) 중 대부분은 제1 스페이서(SP1)과 중첩하며, 제1 스페이서(SP1)가 중첩하는 영역이 제2 스페이서(SP2)와 중첩하는 영역보다 더 많을 수 있다. 상술한 설명은 제1 영역(P1), 제4 영역(P4) 및 제5 영역(P5)과 제2 게이트 전극(142), 및 제2 스페이서(SP2)와의 중첩 관계에 대한 설명에도 동일하게 적용될 수 있다.
제1 트랜지스터(T1)는 실리콘 트랜지스터이면서 화소 회로의 구동 트랜지스터이고, 제2 트랜지스터(T2)는 산화물 트랜지스터이면서 화소 회로의 스위칭 트랜지스터일 수 있다. 스위칭 트랜지스터는 게이트 전극에 인가된 게이트 전압에 따른 문턱 전압(Threshold voltage, Vth)이 일정 수치 이상의 값을 가질 것이 요구된다.
도 9는 산화물 반도체를 포함하는 트랜지스터의 채널 영역의 길이에 따른 문턱 전압을 나타내는 그래프이다.
도 9는 스페이서(SP1, SP2)의 포함 여부에 따라 제작된 트랜지스터(SAMPLE#1은 스페이서를 포함하지 않는 트랜지스터이고, SAMPLE#2는 스페이서, 예를 들어 제1 스페이서(SP1)와 제2 스페이서(SP2)들을 포함하는 트랜지스터이다.)들의 채널 영역 길이(Channel length)에 따른 문턱 전압(Vth) 변화를 도시하고 있다. SAMPLE#1 트랜지스터는 게이트 전극의 측면에 스페이서(SP1, SP2)가 형성되지 않은 트랜지스터이고, SAMPLE#2 트랜지스터는 게이트 전극의 측면에 스페이서(SP1, SP2)가 형성된 트랜지스터이다. SAMPLE#2 트랜지스터는 스페이서(SP1, SP2)의 위치에 따라 채널 영역에 수소 농도 구배가 형성될 수 있다.
도 9를 참조하면, 트랜지스터의 문턱 전압(Vth)은 채널 영역의 길이에 영향을 받을 수 있다. 동일한 폭 또는 길이의 산화물 반도체층을 포함한 트랜지스터에서, 상대적으로 채널 영역의 길이, 또는 유효 채널 영역의 길이(Effective channel length)가 더 긴 트랜지스터는 문턱 전압(Vth)이 낮아지지 않아 누설 전류를 방지할 수 있다.
또한, SAMPLE#1 트랜지스터에 비하여, 산화물 반도체층에 스페이서(SP1, SP2)에 의한 수소 농도 구배가 형성된 SAMPLE#2 트랜지스터의 경우, 채널 영역의 길이가 짧아지더라도 문턱 전압(Vth)이 크게 떨어지지 않을 수 있다. SAMPLE#1 트랜지스터는 채널 영역의 길이가 4㎛일 때 문턱 전압(Vth)이 -3V인 반면, SAMPLE#2 트랜지스터는 채널 영역의 길이가 4㎛일 때 문턱 전압(Vth)이 약 -0.5V인 것을 알 수 있다. 이는 산화물 트랜지스터의 게이트 전극 측면에 스페이서(SP1, SP2)가 배치됨에 따라, 채널 영역의 길이가 짧더라도 그에 따라 문턱 전압(Vth)이 낮아지는 것을 방지할 수 있고, 스위칭 트랜지스터로서 우수한 소자 특성을 갖는 것을 알 수 있다.
일 실시예에 따른 표시 장치(1)는 산화물 트랜지스터인 제2 트랜지스터(T2)의 게이트 전극(142) 상에 배치된 스페이서(SP)를 더 포함하여, 제1 산화물 반도체층(135)의 폭이 좁아지더라도 충분한 유효 채널 영역의 길이(Effective channel length)를 확보할 수 있다. 예시적인 실시예에서, 표시 장치(1)에 포함되는 스위칭 트랜지스터인 제2 트랜지스터(T2)는 채널 영역(135c)의 채널 길이를 지칭하는 폭(W2)이 3㎛ 이하의 값을 가질 수 있다.
제1 산화물 반도체층(135)의 채널 영역(135c)이 짧은 폭(W2) 또는 길이를 갖더라도, 수소 농도가 서로 다른 영역(P1~P5)을 포함하여 채널 영역의 길이가 짧아짐에 따라 문턱 전압이 감소하는 것이 방지될 수 있다. 표시 장치(1)는 우수한 특성을 갖는 스위칭 트랜지스터들을 포함하여, 표시 패널(10)이 단위 면적 당 많은 수의 화소들을 포함할 수 있고, 고해상도 표시 장치의 구현이 가능한 이점이 있다.
다시 도 4 내지 도 8을 참조하면, 제2 층간 절연층(ILD2)은 제3 도전층(140) 및 스페이서(SP1, SP2)들 상에 배치된다. 제2 층간 절연층(ILD2)은 컨택홀(CNT1, CNT2, CNT3, CNT4)이 형성된 부분을 제외한 제3 도전층(140)과 스페이서(SP1, SP2)들의 상면을 덮을 뿐만 아니라 제3 도전층(140)과 스페이서(SP1, SP2)들의 측면까지도 덮을 수 있다. 제2 층간 절연층(ILD2)은 대체로 기판(101)의 전면에 걸쳐 배치될 수 있다.
제2 층간 절연층(ILD2)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제2 층간 절연층(ILD2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등을 포함할 수 있다. 제1 층간 절연층(ILD1)은 상기 물질들로 이루어진 단층 구조, 또는 2 이상의 층들로 이루어진 다중층 구조를 가질 수 있다.
제4 도전층(150)은 제2 층간 절연층(ILD2) 상에 배치된다. 제4 도전층(150)은 데이터 도전으로서, 실리콘 트랜지스터 영역(AR1)에 배치된 트랜지스터의 제1 소스/드레인 전극(151)과 제2 소스/드레인 전극(152), 및 산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터의 제3 소스/드레인 전극(153)과 제4 소스/드레인 전극(154)을 포함할 수 있다.
실리콘 트랜지스터 영역(AR1)에 배치된 트랜지스터에서, 제1 소스/드레인 전극(151)은 제2 층간 절연층(ILD2), 제3 게이트 절연층(GI3), 제1 층간 절연층(ILD1), 제2 게이트 절연층(GI2) 및 제1 게이트 절연층(GI1)을 관통하여 제1 반도체층(105)의 제1 소스/드레인 영역(105a)을 노출하는 제1 컨택홀(CNT1)을 통해 제1 반도체층(105)의 제1 소스/드레인 영역(105a)과 전기적으로 연결될 수 있다. 제2 소스/드레인 전극(152)은 제2 층간 절연층(ILD2), 제3 게이트 절연층(GI3), 제1 층간 절연층(ILD1), 제2 게이트 절연층(GI2) 및 제1 게이트 절연층(GI1)을 관통하여 제1 반도체층(105)의 제2 소스/드레인 영역(105b)을 노출하는 제2 컨택홀(CNT2)을 통해 제1 반도체층(105)의 제2 소스/드레인 영역(105b)과 전기적으로 연결될 수 있다.
산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터에서, 제3 소스/드레인 전극(153)은 제2 층간 절연층(ILD2), 및 제3 게이트 절연층(GI3)을 관통하여 제1 산화물 반도체층(135)의 제3 소스/드레인 영역(135a)을 노출하는 제3 컨택홀(CNT3)을 통해 제1 산화물 반도체층(135)의 제3 소스/드레인 영역(135a)과 전기적으로 연결될 수 있다. 제4 소스/드레인 전극(154)은 제2 층간 절연층(ILD2), 및 제3 게이트 절연층(GI3)을 관통하여 제1 산화물 반도체층(135)의 제4 소스/드레인 영역(135b)을 노출하는 제4 컨택홀(CNT4)을 통해 제1 산화물 반도체층(135)의 제4 소스/드레인 영역(135b)과 전기적으로 연결될 수 있다. 제1 내지 제4 컨택홀(CNT1~CNT4)은 하나의 마스크 공정에 의해 형성될 수 있다. 이 경우, 실리콘 트랜지스터 영역(AR1)과 산화물 트랜지스터 영역(AR2)에서 복수의 컨택홀들(예를 들어 제1 내지 제4 컨택홀(CNT1~CNT4))들을 형성하기 위한 공정이 분리되지 않을 수 있고, 공정 효율이 향상되고, 공정 비용이 감소할 수 있다.
제4 도전층(150)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 구리(Cu)로 이루어진 군에서 선택된 하나 이상의 금속을 포함할 수 있다.
제1 비아층(VIA1)은 제4 도전층(150) 상에 배치된다. 제1 비아층(VIA1)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제1 비아층(VIA1)은 제2 층간 절연층(ILD2) 상에 배치되어 제1 비아층을 관통하는 컨택홀을 제외하고 제2 층간 절연층(ILD2)의 상면을 완전히 덮을 수 있다. 제1 비아층(VIA1)은 유기막으로 이루어져 상면을 평탄화하는 기능을 수행할 수 있다.
제5 도전층(160)은 제1 비아층(VIA1) 상에 배치된다. 제5 도전층(160)은 애노드 연결 전극(161)을 포함할 수 있다. 제1 비아층(VIA1)에는 실리콘 트랜지스터 영역(AR1)에 배치된 트랜지스터의 제2 소스/드레인 전극(152)을 노출하는 제5 컨택홀(CNT5)이 배치되고, 애노드 연결 전극(161)은 제5 컨택홀(CNT5)을 통해 제2 소스/드레인 전극(152)과 연결될 수 있다.
제5 도전층(160)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 구리(Cu)로 이루어진 군에서 선택된 하나 이상의 금속을 포함할 수 있다.
제2 비아층(VIA2)은 애노드 연결 전극(161) 상에 배치된다. 제2 비아층(VIA2)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
애노드 전극(ANO)은 제2 비아층(VIA2) 상에 배치된다. 애노드 전극(ANO)은 각 화소마다 분리되어 배치되는 화소 전극일 수 있다. 애노드 전극(ANO)은 제2 비아층(VIA2)을 관통하며, 애노드 연결 전극(161)의 일부를 노출하는 제6 컨택홀(CNT6)을 통해 애노드 연결 전극(161)과 전기적으로 연결될 수 있다.
애노드 전극(ANO)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Indium Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 발광층(EL)에 가깝게 배치될 수 있다. 애노드 전극(ANO)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 제한되지 않는다.
화소 정의막(PDL)은 애노드 전극(ANO) 상에 배치될 수 있다. 화소 정의막(PDL)은 애노드 전극(ANO)을 부분적으로 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예를 들어, 화소 정의막(PDL)은 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등 중 적어도 하나를 포함하여 이루어질 수 있다.
발광층(EL)은 화소 정의막(PDL)이 노출하는 애노드 전극(ANO) 상에 배치된다. 발광층(EL)은 유기 물질층을 포함할 수 있다. 발광층의 유기 물질층은 유기 발광층을 포함하며, 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다.
캐소드 전극(CAT)은 발광층(EL) 상에 배치될 수 있다. 캐소드 전극(CAT)은 화소(PX)의 구별없이 표시 영역(DA)에서 전면적으로 배치된 공통 전극일 수 있다. 애노드 전극(ANO), 발광층(EL) 및 캐소드 전극(CAT)은 각각 유기 발광 소자를 구성할 수 있다.
캐소드 전극(CAT)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 낮은 물질층을 포함할 수 있다. 캐소드 전극(CAT)은 상기 일함수가 낮은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
애노드 전극(ANO), 발광층(EL) 및 캐소드 전극(CAT)은 유기 발광 소자(OLED)를 구성할 수 있다.
박막 봉지층(170)은 캐소드 전극(CAT) 상에 배치된다. 박막 봉지층(170)은 제1 무기막(171), 유기막(172) 및 제2 무기막(173)을 포함할 수 있다. 박막 봉지층(170)의 단부에서 제1 무기막(171)과 제2 무기막(173)은 서로 접할 수 있다. 유기막(172)은 제1 무기막(171)과 제2 무기막(173)에 의해 밀봉될 수 있다.
제1 무기막(171) 및 제2 무기막(173)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 유기막(172)은 유기 절연 물질을 포함할 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(1)의 제조 공정에 대하여 설명하기로 한다.
도 10은 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 순서도이다.
도 10을 참조하면, 일 실시예에 따른 표시 장치(1)의 제조 공정은 기판(101)을 준비하는 단계(S10), 실리콘 트랜지스터 영역(AR1)에 제1 반도체층(105)을 형성하고, 제1 게이트 절연층(GI1), 제1 도전층(110), 제2 게이트 절연층(GI2), 제2 도전층(120) 및 제1 층간 절연층(ILD1)을 형성하는 단계(S20), 산화물 트랜지스터 영역(AR2)에 제1 산화물 반도체층(135)을 형성하고, 제3 게이트 절연층(GI3)을 형성하는 단계(S30), 제3 게이트 절연층(GI3) 상에 제3 도전층(140)을 형성하고 제3 도전층(140) 상에 복수의 스페이서층(SPL1, SPL2)들을 형성하는 단계(S40), 스페이서층(SPL1, SPL2)들을 식각하여 스페이서(SP)를 형성하는 단계(S50), 제1 산화물 반도체층(135)에 이온을 주입하여 소스/드레인 영역(135a, 135b)을 형성하는 단계(S60), 제3 도전층(140) 상에 제2 층간 절연층(ILD2) 및, 제4 도전층(150)을 형성하는 단계(S70)를 포함할 수 있다. 표시 장치(1)의 제조 공정은 실리콘 트랜지스터 영역(AR1)에 제1 반도체층(105)을 포함하는 제1 트랜지스터(T1)를 형성하는 공정, 및 산화물 트랜지스터 영역(AR2)에 제1 산화물 반도체층(135)을 포함하는 제2 트랜지스터(T2)를 형성하는 공정을 포함할 수 있다. 제2 트랜지스터(T2)를 형성하는 공정에서, 제1 산화물 반도체층(135) 상에 스페이서(SP1, SP2)를 형성하고 그 이후에 이온 주입하는 공정이 수행됨에 따라, 제2 트랜지스터(T2)는 충분한 유효 채널 영역의 길이를 확보할 수 있다. 이하, 다른 도면을 더 참조하여 표시 장치(1)의 제조 공정에 대하여 상세히 설명하기로 한다.
도 11 내지 도 13은 일 실시예에 따른 표시 장치의 제조 공정 중 제1 트랜지스터의 형성 공정 중 일부를 순서대로 나타내는 단면도들이다.
도 11 내지 도 13을 참조하면, 기판(101)을 준비(S10)하고 실리콘 트랜지스터 영역(AR1)에 제1 트랜지스터(T1)의 제1 반도체층(105) 및 제1 게이트 전극(111)을 형성한다.
도 11에 도시된 바와 같이, 기판(101)은 실리콘 트랜지스터 영역(AR1) 및 산화물 트랜지스터 영역(AR2)을 포함할 수 있다. 기판(101) 상에는 배리어층(102) 및 버퍼층(103)이 배치될 수 있다. 이에 대한 설명은 상술한 바와 동일하다.
이어, 도 12에 도시된 바와 같이, 실리콘 트랜지스터 영역(AR1)의 버퍼층(103) 상에 제1 반도체층(105)을 형성하고, 이어 제1 게이트 절연층(GI1), 제1 도전층(110), 및 제2 게이트 절연층(GI2)을 형성(S20)한다. 제1 반도체층(105)을 형성하는 공정은 실리콘 반도체층용 물질층을 형성한 후 포토리소그래피 공정을 통해 패터닝하여 형성될 수 있다. 제1 게이트 절연층(GI1) 및 제2 게이트 절연층(GI2)은 게이트 절연층용 물질층을 전면 증착하여 형성될 수 있다. 또는, 몇몇 실시예에서 제1 게이트 절연층(GI1) 및 제2 게이트 절연층(GI2)은 게이트 절연층용 물질층을 전면 증착한 뒤 이를 패터닝하는 공정이 수행될 수 있고, 제1 게이트 절연층(GI1) 및 제2 게이트 절연층(GI2)은 패턴화될 수도 있다.
이어, 도 13에 도시된 바와 같이, 제2 게이트 절연층(GI2) 상에 제2 도전층(120) 및 제1 층간 절연층(ILD1)을 형성(S20)한다. 제2 도전층(120)은 실리콘 트랜지스터 영역(AR1)에 배치된 커패시터(Cst)의 제2 전극(121), 및 산화물 트랜지스터 영역(AR2)에 배치된 하부 차광 패턴(122)을 포함할 수 있다. 제2 도전층(120)은 도전층용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝되어 형성될 수 있다.
다음으로, 산화물 트랜지스터 영역(AR2)에 배치되는 제2 트랜지스터(T2)의 제1 산화물 반도체층(135) 및 제2 게이트 전극(142)과 스페이서(SP1, SP2)를 형성한다.
도 14 내지 도 20은 일 실시예에 따른 표시 장치의 제조 공정 중 제2 트랜지스터의 형성 공정 중 일부를 순서대로 나타내는 단면도들이다.
도 14 내지 도 20을 참조하면, 기판(101)의 산화물 트랜지스터 영역(AR2)에 제1 산화물 반도체층(135), 제2 게이트 전극(142), 및 스페이서(SP1, SP2)를 형성한다.
도 14에 도시된 바와 같이, 산화물 트랜지스터 영역(AR2)의 제2 게이트 절연층(GI2) 상에 제1 산화물 반도체층(135)을 형성하고, 이어 제3 게이트 절연층(GI3)을 형성(S30)한다. 제1 산화물 반도체층(135)을 형성하는 공정은 산화물 반도체층용 물질층을 형성한 후 포토리소그래피 공정을 통해 패터닝하여 형성될 수 있다. 제3 게이트 절연층(G13)은 게이트 절연층용 물질층을 전면 증착하여 형성될 수 있다. 몇몇 실시예에서 제3 게이트 절연층(GI3)은 게이트 절연층용 물질층을 전면 증착한 뒤 이를 패터닝하는 공정이 수행될 수 있고, 제3 게이트 절연층(GI3)은 패턴화될 수도 있다.
이어, 도 15에 도시된 바와 같이, 제3 게이트 절연층(GI3) 상에 제3 도전층(140)을 형성한다. 제3 도전층(140)은 산화물 트랜지스터 영역(AR2)에 배치된 제2 게이트 전극(142)을 포함할 수 있다. 제3 도전층(140)은 도전층용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝되어 형성될 수 있다.
이어, 도 16에 도시된 바와 같이, 제3 도전층(140) 상에 복수의 스페이서층(SPL1, SPL2)을 형성(S40)한다. 스페이서층(SPL1, SPL2)은 제3 도전층(140) 및 제3 게이트 절연층(GI3) 상에 전면적으로 배치될 수 있다. 스페이서층(SPL1, SPL2)은 제3 도전층(140) 및 제3 게이트 절연층(GI3) 상에 직접 배치된 제1 스페이서층(SPL1), 및 제1 스페이서층(SPL1) 상에 직접 배치된 제2 스페이층(SPL2)을 포함할 수 있다. 제1 스페이서층(SPL1)은 극저수소막 재료를 포함하여 후속 공정에서 패턴화되어 제1 스페이서(SP1)를 형성하고, 제2 스페이서층(SPL2)은 저수소막 재료를 포함하여 후속 공정에서 패턴화되어 제2 스페이서(SP2)를 형성할 수 있다. 스페이서층(SPL1, SPL2)은 스페이서층용 물질층을 전면 증착하여 형성될 수 있다.
이어, 도 17에 도시된 바와 같이, 스페이서층(SPL1, SPL2)을 마스크 없이 식각하여, 예를 들어 에치백(Etch back) 공정으로 스페이서(SP1, SP2)를 형성(S50)한다. 스페이서층(SPL1, SPL2)을 식각하는 단계는 제2 게이트 전극(142)의 상면, 및 제3 게이트 절연층(GI3)의 상면 대부분이 노출되도록 스페이서층(SPL1, SPL2)을 제거하는 공정으로 수행될 수 있다. 스페이서층(SPL1, SPL2)의 대부분이 제거되면 제2 게이트 전극(142)의 측면에 배치된 스페이서(SP1, SP2)가 남을 수 있다. 먼저 형성되었던 제1 스페이서층(SPL1)은 제2 게이트 전극(142) 및 제3 게이트 절연층(GI3)의 직접 접촉하는 제1 스페이서(SP1)를 형성하고, 제2 스페이서층(SPL2)은 제1 스페이서(SP1) 상에 배치된 제2 스페이서(SP2)를 형성할 수 있다.
예시적인 실시예에서, 스페이서층(SPL1, SPL2)을 제거하는 공정은 건식 에치백(Dry etch back) 공정으로 수행될 수 있다. 스페이서층(SPL1, SPL2)의 식각을 위한 별도의 마스크가 필요하지 않으며, 스페이서층(SPL1, SPL2)이 식각되어 형성된 스페이서(SP1, SP2)는 상술한 바와 같이 외면이 곡률진 형상을 가질 수 있다.
다음으로, 도 18에 도시된 바와 같이 제1 산화물 반도체층(135)에 이온을 주입, 또는 도핑(doping)하여 제1 산화물 반도체층(135)의 소스/드레인 영역(135a, 135b) 및 채널 영역(135c)을 형성(S60)한다. 제1 산화물 반도체층(135) 중 제2 게이트 전극(142) 및 스페이서(SP1, SP2)와 중첩하지 않는 영역에는 이온이 주입되어 도체화될 수 있다. 도체화된 영역은 각각 제3 소스/드레인 영역(135a) 및 제4 소스/드레인 영역(135b)을 형성할 수 있다. 제1 산화물 반도체층(135) 중 제2 게이트 전극(142) 및 스페이서(SP1, SP2)와 중첩하는 영역에는 이온이 주입되지 않아 채널 영역(135c)이 형성될 수 있다. 스페이서(SP1, SP2)는 이온이 주입되는 것을 방지하는 역할을 할 수 있고, 제1 산화물 반도체층(135)의 채널 영역(135c)의 길이는 제2 게이트 전극(142)의 폭보다 클 수 있다.
다음으로, 도 19 및 도 20을 참조하면, 제3 도전층(140) 상에 제2 층간 절연층(ILD2)을 형성한다. 제2 층간 절연층(ILD2)은 층간 절연층용 물질층을 전면 증착하여 형성될 수 있다. 제2 층간 절연층(ILD2)은 스페이서(SP1, SP2) 각각보다 수소의 함량이 많은 고수소막 재료를 포함할 수 있다. 제2 층간 절연층(ILD2)이 형성된 이후에는 제2 층간 절연층(ILD2)에 포함된 수소(H)가 제3 게이트 절연층(GI3)을 통해 제1 산화물 반도체층(135)으로 확산될 수 있다. 다만, 스페이서(SP1, SP2)는 수소(H)의 확산을 방지하는 역할을 할 수 있고, 제1 산화물 반도체층(135)의 채널 영역(135c)에는 스페이서(SP1, SP2) 및 제2 게이트 전극(142)과 중첩하는 영역에 따라 수소(H)의 농도가 다른 영역(P1~P5)이 형성될 수 있다. 제1 영역(P1)은 수소의 농도가 상대적으로 가장 낮고, 제2 영역(P2) 및 제3 영역(P3)은 제1 영역(P1)보다 수소의 농도가 높을 수 있다. 제4 영역(P4) 및 제5 영역(P5)은 제2 영역(P2) 및 제3 영역(P3)보다 수소의 농도가 높을 수 있다. 제1 산화물 반도체층(135)은 채널 영역(135c)에서 수소 농도 구배가 형성될 수 있다.
도 21 및 도 22는 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 순서대로 나타내는 단면도들이다.
도 21 및 도 22를 참조하면, 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 제1 층간 절연층(ILD1), 및 제2 층간 절연층(ILD2) 중 적어도 일부를 관통하는 컨택홀(CNT1, CNT2, CNT3, CNT4)들을 형성하고, 제4 도전층(150)을 형성(S70)한다. 컨택홀(CNT1, CNT2, CNT3, CNT4)들은 복수의 층들을 식각하는 에칭 공정을 통해 형성될 수 있다. 컨택홀(CNT1, CNT2, CNT3, CNT4)들을 형성하는 공정, 및 이후의 열처리 공정 등이 수행되는 동안에도 제2 층간 절연층(ILD2)에 포함된 수소(H)가 제3 게이트 절연층(GI3)을 통해 제1 산화물 반도체층(135)으로 확산될 수 있다.
컨택홀(CNT1, CNT2, CNT3, CNT4)들이 형성하고 나면 제2 층간 절연층(ILD2) 상에 제4 도전층(150)을 형성한다. 제4 도전층(150)은 실리콘 트랜지스터 영역(AR1)에 배치된 제1 및 제2 소스/드레인 전극(151, 152)들, 및 산화물 트랜지스터 영역(AR2)에 배치된 제3 및 제4 소스/드레인 전극(153, 154)들을 포함할 수 있다. 제4 도전층(150)은 도전층용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝되어 형성될 수 있다.
다음으로, 제4 도전층(150) 상에 배치된 제1 비아층(VIA1), 제1 비아층(VIA1) 상에 배치되는 애노드 연결 전극(161)을 형성한다. 이어, 도면으로 도시하지 않았으나, 애노드 연결 전극(161) 상에 제2 비아층(VIA2), 애노드 전극(ANO), 화소 정의막(PDL), 캐소드 전극(CAT), 발광층(EL) 및 박막 봉지층(170)을 형성하여 표시 장치(1)를 제조할 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(1)의 다양한 실시예들에 대하여 설명하기로 한다.
도 23은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 단면도이다.
도 23을 참조하면, 일 실시예에 따른 표시 장치(1_1)는 제3 게이트 절연층(GI3_1)이 패턴화될 수 있다.
제1 산화물 반도체층(135) 상에는 제3 게이트 절연층(GI3_1)이 배치되되, 제3 게이트 절연층(GI3_1)은 제1 게이트 절연층(GI1) 및 제2 게이트 절연층(GI2)과 달리 일부 영역에만 배치될 수 있다. 제3 게이트 절연층(GI3_1)은 제1 산화물 반도체층(135)의 채널 영역(135c)을 덮고, 제3 및 제4 소스/드레인 영역(135a, 135b) 및 제1 산화물 반도체층(135)의 측면을 노출할 수 있다. 제3 게이트 절연층(GI3_1)은 상부의 제2 게이트 전극(142) 및 스페이서(SP1, SP2)와 실질적으로 동일한 패턴 형상을 가질 수 있다. 예를 들어, 제3 게이트 절연층(GI3_1)의 측면은 스페이서(SP)의 측면과 나란할 수 있고, 제3 게이트 절연층(GI3_1)의 폭은 제2 게이트 전극(142) 및 스페이서(SP1, SP2)의 폭의 합과 동일할 수 있다. 제3 게이트 절연층(GI3_1)은 제3 도전층(140) 및 스페이서(SP1, SP2)를 마스크로 하여, 제3 게이트 절연막용 물질층을 식각함으로써 패터닝될 수 있다. 다만, 이에 제한되지 않는다. 이 경우, 제1 내지 제4 컨택홀(CNT1, CNT2, CNT3, CNT4)은 제3 게이트 절연층(GI3_1)은 관통하지 않는 점에서 도 4의 실시예와 차이가 있다.
도 24는 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 단면도이다.
도 24를 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제1 트랜지스터(T1)도 산화물 반도체층(105_2)을 포함하는 산화물 트랜지스터일 수 있다. 제1 트랜지스터(T1)는 제2 산화물 반도체층(105_2)을 포함하고, 제2 트랜지스터(T2)는 제1 산화물 반도체층(135)을 포함할 수 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 각각 산화물 트랜지스터로 형성됨에 따라, 제1 산화물 반도체층(135) 및 제2 산화물 반도체층(105_2)이 서로 동일한 층에 형성되고, 기판(101) 상에 배치되는 층들이 일부 생략될 수 있다. 본 실시예는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 각각 산화물 반도체층(105_2, 135)을 포함하고, 몇몇 층들이 생략된 점에서 도 4의 실시예와 차이가 있다.
제1 산화물 반도체층(135) 및 제2 산화물 반도체층(105_2)은 각각 버퍼층(103) 상에 배치될 수 있다. 제1 산화물 반도체층(135) 및 제2 산화물 반도체층(105_2)은 서로 동일한 층에 배치되고 동일한 공정에서 형성될 수 있다. 도 4의 실시예와 비교하여 제1 산화물 반도체층(135)과 기판(101) 사이에 배치된 층들의 수가 감소할 수 있다. 하부 차광 패턴(122)은 버퍼층(103) 및 배리어층(102) 사이에서 제1 산화물 반도체층(135)과 중첩하도록 배치될 수 있다.
제1 게이트 절연층(GI1)은 제1 산화물 반도체층(135) 및 제2 산화물 반도체층(105_2) 상에 각각 배치될 수 있다. 제1 게이트 절연층(GI1)은 기판(101) 상에서 서로 다른 위치에 배치된 제1 산화물 반도체층(135) 및 제2 산화물 반도체층(105_2)을 모두 덮도록 배치될 수 있다.
제1 게이트 전극(111)은 제1 게이트 절연층(GI1) 상에서 제2 산화물 반도체층(105_2)과 중첩하도록 배치되고, 제2 게이트 전극(142)은 제1 게이트 절연층(GI1) 상에서 제1 산화물 반도체층(105_2)과 중첩하도록 배치될 수 있다. 제3 도전층(140)인 제2 게이트 전극(142)이 제1 도전층(110)인 제1 게이트 전극(111)과 동일한 층에 배치된 점에서 도 4의 실시예와 차이가 있다.
스페이서(SP1, SP2)는 제2 게이트 절연층(GI2) 상에서 제2 게이트 전극(142) 주변에 배치될 수 있다. 스페이서(SP1, SP2)는 스위칭 트랜지스터인 제2 트랜지스터(T2)의 제2 게이트 전극(142)의 측면에 배치되되, 구동 트랜지스터인 제1 트랜지스터(T1)의 제1 게이트 전극(111)의 측면에는 배치되지 않을 수 있다.
제2 게이트 절연층(GI2)은 제1 게이트 전극(111) 및 제2 게이트 전극(142) 상에 각각 배치될 수 있다. 제2 게이트 절연층(GI2)은 기판(101) 상에서 서로 다른 위치에 배치된 제1 게이트 전극(111) 및 제2 게이트 전극(142)을 모두 덮도록 배치될 수 있다.
제2 도전층(120)인 커패시터(Cst)의 제2 전극(121)은 제2 게이트 절연층(GI2) 상에서 제1 게이트 전극(111)과 중첩하도록 배치될 수 있다. 커패시터(Cst)의 제2 전극(121)은 제2 게이트 전극(142)보다 상부층에 배치될 수 있다.
제1 층간 절연층(ILD1)은 제2 도전층(120) 상에 배치되고, 제4 도전층(150)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 제4 도전층(150)의 제1 내지 제4 소스/드레인 전극(151, 152, 153, 154)들은 각각 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 및 제1 층간 절연층(ILD1)을 관통하는 제1 내지 제4 컨택홀(CNT1, CNT2, CNT3, CNT4)을 통해 각각 산화물 반도체층(105_2, 135)과 전기적으로 연결될 수 있다.
본 실시예는 서로 다른 트랜지스터의 산화물 반도체층(105_2, 135)이 동일한 층에 배치되면서 제2 층간 절연층(ILD2) 및 제3 게이트 절연층(IL3)이 생략된 점에서 도 4의 실시예와 차이가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (18)

  1. 기판;
    상기 기판 상에 배치된 제1 반도체층;
    상기 제1 반도체층 상에 배치된 제1 게이트 절연층;
    상기 제1 게이트 절연층 상에 배치되고 상기 제1 반도체층과 중첩하는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치된 제1 층간 절연층;
    상기 제1 층간 절연층 상에서 상기 제1 반도체층과 비중첩하도록 배치된 제1 산화물 반도체층;
    상기 제1 산화물 반도체층 상에 배치된 제2 게이트 절연층;
    상기 제2 게이트 절연층 상에 배치되고 상기 제1 산화물 반도체층과 중첩하는 제2 게이트 전극;
    상기 제2 게이트 전극의 측면 상에 배치된 스페이서; 및
    상기 스페이서 상에 배치된 제2 층간 절연층을 포함하고,
    상기 스페이서는 상기 제2 게이트 전극의 측면과 맞닿도록 배치된 제1 스페이서, 및 상기 제1 스페이서 상에 배치된 제2 스페이서를 포함하고,
    상기 제1 스페이서에 포함된 수소의 농도는 상기 제2 스페이서에 포함된 수소의 농도보다 낮은 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 스페이서는 하면 및 내측 측면이 상기 제1 스페이서와 접촉하고 외측 측면은 곡률진 형상을 갖는 표시 장치.
  3. 제1 항에 있어서,
    상기 제2 게이트 전극의 상면은 상기 제2 층간 절연층과 직접 접촉하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 층간 절연층에 포함된 수소의 농도는 상기 제1 스페이서 및 상기 제2 스페이서 각각에 포함된 수소의 농도보다 큰 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 반도체층은 상기 제1 게이트 전극과 중첩하는 제1 채널 영역을 포함하고,
    상기 제1 산화물 반도체층은 상기 제2 게이트 전극 및 상기 스페이서와 중첩하는 제2 채널 영역을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 채널 영역의 길이는 상기 제2 게이트 전극의 폭보다 큰 표시 장치.
  7. 제5 항에 있어서,
    상기 제1 채널 영역의 길이는 상기 제1 게이트 전극의 폭과 동일한 표시 장치.
  8. 제5 항에 있어서,
    상기 제1 반도체층은 상기 제1 채널 영역을 사이에 두고 서로 이격된 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 포함하고,
    상기 제1 산화물 반도체층은 상기 제2 채널 영역을 사이에 두고 서로 이격된 제3 소스/드레인 영역, 및 제4 소스/드레인 영역을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제2 채널 영역은 상기 제2 게이트 전극과 중첩하는 제1 영역, 상기 제1 영역보다 수소의 농도가 큰 제2 영역, 및 상기 제2 영역보다 수수의 농도가 큰 제3 영역을 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 절연층 사이에 배치된 제3 게이트 절연층, 및
    상기 제2 게이트 절연층과 상기 제3 게이트 절연층 사이에 배치된 하부 차광 패턴 및 커패시터 일 전극을 더 포함하고,
    상기 제1 게이트 전극은 상기 커패시터 일 전극과 두께 방향으로 중첩하고,
    상기 제1 산화물 반도체층은 상기 제3 게이트 절연층 상에 직접 배치되고 상기 하부 차광 패턴과 두께 방향으로 중첩하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 게이트 절연층, 상기 제2 게이트 절연층, 상기 제3 게이트 절연층, 상기 제1 층간 절연층, 및 상기 제2 층간 절연층을 관통하는 제1 컨택홀과 제2 컨택홀, 및
    상기 제2 게이트 절연층 및 상기 제2 층간 절연층을 관통하는 제3 컨택홀과 제4 컨택홀을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 층간 절연층 상에 배치되고 상기 제1 컨택홀을 통해 노출된 상기 제1 반도체층과 연결된 제1 소스/드레인 전극,
    상기 제2 층간 절연층 상에 배치되고 상기 제2 컨택홀을 통해 노출된 상기 제1 반도체층과 연결된 제2 소스/드레인 전극,
    상기 제2 층간 절연층 상에 배치되고 상기 제3 컨택홀을 통해 노출된 상기 제1 산화물 반도체층과 연결된 제3 소스/드레인 전극, 및
    상기 제2 층간 절연층 상에 배치되고 상기 제4 컨택홀을 통해 노출된 상기 제1 산화물 반도체층과 연결된 제4 소스/드레인 전극을 더 포함하는 표시 장치.
  13. 스캔 라인 및 상기 스캔 라인과 교차하는 데이터 라인에 접속되는 화소를 포함하고,
    상기 화소는 발광 소자, 및 상기 데이터 라인으로부터 인가된 데이터 전압에 따라 상기 발광 소자에 공급되는 구동 전류를 제어하는 제1 트랜지스터, 및
    상기 스캔 라인에 인가되는 스캔 신호에 따라 상기 제1 트랜지스터에 전압을 인가하기 위한 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 제1 반도체층, 및 상기 제1 반도체층 상에 배치된 제1 게이트 전극을 포함하고,
    상기 제2 트랜지스터는 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상에 배치된 제2 게이트 전극을 포함하며,
    상기 제1 산화물 반도체층과 상기 제2 게이트 전극 사이에 배치된 제1 게이트 절연층의 상부 및 상기 제2 게이트 전극의 측면에 배치된 제1 스페이서, 및 상기 제1 스페이서 상에 배치된 제2 스페이서를 포함하고,
    상기 제1 스페이서에 포함된 수소의 농도는 상기 제2 스페이서에 포함된 수소의 농도보다 낮은 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 스페이서는 하면이 상기 제1 게이트 절연층의 상면에 맞닿고 측면이 상기 제1 게이트 전극의 측면과 맞닿으며,
    상기 제2 스페이서는 하면 및 내측 측면이 상기 제1 스페이서와 접촉하고 외측 측면은 곡률진 형상을 갖는 표시 장치.
  15. 제13 항에 있어서,
    상기 제1 산화물 반도체층은 상기 제2 게이트 전극 및 상기 스페이서와 중첩하는 채널 영역을 포함하고,
    상기 채널 영역은 상기 제2 게이트 전극과 중첩하는 제1 영역, 상기 제1 영역보다 수소의 농도가 큰 제2 영역, 및 상기 제2 영역보다 수수의 농도가 큰 제3 영역을 포함하는 표시 장치.
  16. 제13 항에 있어서,
    상기 제2 게이트 전극 및 상기 제1 게이트 절연층 상에 배치된 제1 층간 절연층을 더 포함하고,
    상기 제1 층간 절연층에 포함된 수소의 농도는 상기 제1 스페이서 및 상기 제2 스페이서 각각에 포함된 수소의 농도보다 큰 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 반도체층과 상기 제1 게이트 전극 사이에 배치된 제2 게이트 절연층을 더 포함하고,
    상기 제1 산화물 반도체층은 상기 제2 게이트 절연층의 상부에 배치된 표시 장치.
  18. 제1 반도체층이 배치된 기판, 상기 제1 반도체층 상에 배치된 제1 게이트 절연층, 상기 제1 게이트 절연층 상에서 상기 제1 반도체층 상 배치된 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치된 제1 층간 절연층을 준비하고, 상기 제1 층간 절연층 상에 상기 제1 반도체층과 비중첩하는 제1 산화물 반도체층을 형성하는 단계;
    상기 제1 산화물 반도체층 상에 배치되는 제2 게이트 절연층, 및 상기 제2 게이트 절연층 상에서 상기 제1 산화물 반도체층과 중첩하는 제2 게이트 전극을 형성하는 단계;
    상기 제2 게이트 전극 및 상기 제2 게이트 절연층 상에 제1 스페이서층, 및 상기 제1 스페이서층 상에 배치된 제2 스페이서층을 형성하고, 상기 제1 스페이서층과 상기 제2 스페이서층을 식각하여 상기 제2 게이트 전극의 측면 상에 배치된 제1 스페이서 및 상기 제2 스페이서 상에 배치된 제2 스페이서를 형성하는 단계; 및
    상기 제1 산화물 반도체층에 이온을 주입하고 상기 제2 게이트 전극 및 상기 제2 스페이서 상에 제2 층간 절연층을 형성하는 단계를 포함하고,
    상기 제1 스페이서는 하면이 상기 제2 게이트 절연층의 상면에 맞닿고 측면이 상기 제2 게이트 전극의 측면과 맞닿으며,
    상기 제2 스페이서는 하면 및 내측 측면이 상기 제1 스페이서와 접촉하고 외측 측면은 곡률진 형상을 갖고,
    상기 제1 스페이서에 포함된 수소의 농도는 상기 제2 스페이서에 포함된 수소의 농도보다 낮는 표시 장치의 제조 방법.
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