JP2004146416A

JP2004146416A - 薄膜トランジスタを備えた装置およびその製造方法

Info

Publication number: JP2004146416A
Application number: JP2002306525A
Authority: JP
Inventors: Hiroshi Makihara; 牧原　宏
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-10-22
Filing date: 2002-10-22
Publication date: 2004-05-20

Abstract

【課題】自己整合的にＬＤＤ構造またはＧＯＬＤ構造を形成でき、しかも、ゲート絶縁膜の厚さばらつきの防止。
【解決手段】絶縁性基板１上に形成された半導体薄膜３と、半導体薄膜３上に形成されたゲート絶縁膜４と、ゲート絶縁膜４上に形成されたゲート電極５と、半導体薄膜３中に形成され、かつゲート電極５によってオーバラップされたチャネル領域と、チャネル領域の端部に接する位置に形成された低濃度不純物領域６と、低濃度不純物領域６に電気的に接続される位置に形成された高濃度不純物領域８と、ゲート電極５の側面に形成された断面が略Ｌ字型の第１サイドウォールスペーサ９ａと、その上層に形成された第２サイドウォールスペーサ９ｂとを備え、第１サイドウォールスペーサ９ａは、第２サイドサイドウォールスペーサ９ｂのエッチングに対するエッチストップとして機能する材料から形成され、かつ、低濃度不純物領域６を覆っている。
【選択図】　図３

Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁性基板上に形成された薄膜トランジスタを備える装置およびその製造方法に関している。本発明の装置は、液晶表示装置やＥＬ表示装置などの各種表示装置のみならず、他の半導体装置を広く含むものとする。
【０００２】
【従来の技術】
従来より、ｎ型の微細トランジスタにおけるゲート近傍のドレイン端の電界強度を緩和するために、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造やＧＯＬＤ（Ｇａｔｅ　Ｏｖｅｒ−Ｌａｐｐｅｄ　Ｄｒａｉｎ）構造が採用されている。通常、これらの構造を実現するためには、ｎ⁻層またはｎ^＋層を形成するためのマスクを１枚追加する必要がある。
【０００３】
図１および図２を参照しながら、これらの構造を有するトランジスタの従来の製造方法を説明する。
【０００４】
図１を参照する。
【０００５】
まず、図１（ａ）に示すように、ガラス基板１上にベースコート層２、シリコン薄膜３、およびゲート絶縁膜４を形成した後、ゲート絶縁膜４上にゲート電極５を形成する。ゲート電極５は、薄膜トランジスタのチャネル領域となるべき部分を覆うようにパターニングされる。次に、このゲート電極５をマスクとしてｎ型不純物を低濃度でシリコン薄膜３中にドーピングして、図１（ａ）に示す低濃度不純物領域（ｎ⁻領域）６を形成する。
【０００６】
次に、図１（ｂ）に示すように、ゲート電極５を覆うようにゲート電極５よりも幅が広いフォトレジストパターン７ａを形成する。フォトレジストパターン７ａは、ゲート電極５を完全に覆い、かつ、チャネル領域の両端部に位置する低濃度不純物領域６を部分的に覆うようにフォトリソグラフィ工程でパターニングされる。その後ｎ型不純物を高濃度でドーピングし、高濃度不純物領域（ｎ^＋領域）８を形成した後、図１（ｃ）に示すように、フォトレジストパターン７ａを除去する。
【０００７】
このような製造方法によれば、低濃度不純物領域（ｎ⁻領域）６と高濃度不純物領域８との境界を規定するフォトレジストパターン７ａのためのマスクアライメントが必要となる。このマスクアライメントがずれると、低濃度不純物領域（ｎ⁻領域）６の左右のサイズが非対称化するため、トランジスタ特性が変動するおそれがある。このため、上記製造方法で微細なトランジスタを作製することは困難である。
【０００８】
次に、上記の製造方法が有している問題を解決するために提案された製造方法を説明する。
【０００９】
まず、図２（ａ）に示すように、図１（ａ）の構造と同様の構造を作製する。次に、図２（ｂ）に示すように、上記構造を覆うＳｉＯ_２膜を堆積した後、異方性エッチング技術によってＳｉＯ_２膜をエッチバックすることにより、図２（ｃ）に示すようなサイドウォールペーサ８ｂをＳｉＯ_２膜から形成する。サイドウォールペーサ８ｂは、マスクの要らないエッチバックによって自己整合的に形成される。また、低濃度不純物領域６のサイズを規定するサイドウォールペーサ８ｂの厚さは、堆積時点のＳｉＯ_２膜の厚さやエッチバックの条件を調節することによって高精度に制御することができる。
【００１０】
この後、シリコン薄膜３に対してリンイオン（Ｐ^＋）などのｎ型不純物イオンを高濃度に注入して、高濃度不純物領域（ｎ^＋領域）８を形成する。この注入工程では、ゲート電極５およびサイドウォールペーサ８ｂがマスクとして機能するため、不純物領域をゲート電極に対して自己整合的に作製できる。このため、図２（ａ）〜（ｄ）に示す製造方法によれば、ＬＤＤ構造を有する微細なトランジスタを再現性良く作製することが可能となる。
【００１１】
また、特許文献１は、シリコン基板上に形成するトランジスタについて、ゲート電極を高融点シリサイド膜で覆った後、絶縁性サイドウォールスペーサを形成する方法を開示している。
【００１２】
【特許文献１】
特開平５−２９３４５号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、図２（ａ）〜（ｄ）に示す製造方法によれば、異方性エッチングによってサイドウォールスペーサ８ｂを形成する際、ゲート絶縁膜４の表面も一部エッチングされてしまう。このよなうゲート絶縁膜４のエッチング量は、基板上における位置やエッチバック工程によって大きく変動するため、トランジスタ特性のばらつき原因となる。
【００１４】
特許文献１は、多結晶シリコンゲートの上部に高融点金属シリサイド層を配置したポリサイドゲート構造のトランジスタを製造する方法を開示しているが、高融点金属シリサイド層を多結晶シリコンゲート上に残すためのレジストパターンが不可欠であり、そのためのマスクおよびマスクアライメント工程が余分に必要である。
【００１５】
本発明は、上記事情に鑑みてなされたものであり、その主な目的は、必要なマスク工程数を減らして自己整合的にＬＤＤ構造やＧＯＬＤ構造を形成でき、しかも、ゲート絶縁膜の厚さばらつきをを防止できる、薄膜トランジスタを備えた装置およびその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の装置は、絶縁性基板と、前記絶縁性基板上に形成された複数の薄膜トランジスタとを備えた装置であって、前記複数の薄膜トランジスタの少なくとも一部の薄膜トランジスタは、前記絶縁性基板上に形成された半導体薄膜と、前記半導体薄膜上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体薄膜中に形成され、かつ前記ゲート電極によってオーバラップされたチャネル領域と、前記半導体薄膜中において前記チャネル領域の一端に接する位置に形成された低濃度不純物領域と、前記半導体薄膜中において前記低濃度不純物領域に電気的に接続される位置に形成された高濃度不純物領域と、前記ゲート電極の側面に形成された断面が略Ｌ字型の第１サイドウォールスペーサと、前記第１サイドウォールスペーサ上に形成された第２サイドウォールスペーサとを備え、前記第１サイドウォールスペーサは、前記第２サイドサイドウォールスペーサのエッチングに対するエッチストップとして機能する材料から形成され、かつ、前記低濃度不純物領域を覆っている。
【００１７】
好ましい実施形態において、前記第１サイドウォールスペーサは、導電性材料から形成されている。
【００１８】
好ましい実施形態において、前記第１サイドウォールスペーサは、絶縁性材料から形成されている。
【００１９】
好ましい実施形態において、前記半導体薄膜は、結晶性を有するシリコンから形成されている。
【００２０】
好ましい実施形態において、前記低濃度不純物領域の不純物濃度は５×１０^１２ｃｍ^−３以上５×１０^１３ｃｍ^−３以下であり、前記高濃度不純物領域の不純物濃度は、前記低濃度不純物領域の不純物濃度よりも高く設定されている。
【００２１】
好ましい実施形態において、前記ゲート絶縁膜は３０ｎｍ以上１１０ｎｍ以下の厚さを有し、コンタクトホール領域を除いて略均一な厚さで前記半導体薄膜の上面の略全体を覆っている。
【００２２】
好ましい実施形態において、前記絶縁性基板上に表示部および周辺回路部を備え、前記複数の薄膜トランジスタのうちの一部の薄膜トランジスタは前記表示部に形成され、他の薄膜トランジスタは前記周辺回路部に形成されている。
【００２３】
本発明による装置の製造方法は、上記いずれかの装置を製造する方法であって、絶縁性基板上に形成された半導体薄膜の上にゲート絶縁膜を形成する工程と、前記半導体薄膜内のチャネル領域が形成されるべき部分を覆うパターンを有するゲート電極を前記ゲート絶縁膜上に形成する工程と、前記ゲート電極をマスクとして前記半導体薄膜中に不純物をドープして低濃度不純物領域を形成する工程と、前記ゲート電極を覆うようにエッチストップ層として機能する第１薄膜を形成する工程と、前記第１薄膜上に前記第１薄膜のエッチング特性とは異なるエッチング特性を有する第１薄膜を堆積する工程と、前記第１薄膜が露出するまで前記第２薄膜をエッチングすることにより、前記第２薄膜から第２サイドウォールスペーサを形成する工程と、前記第２サイドウォールスペーサをマスクして前記第１薄膜をエッチングすることにより、前記第１薄膜から第１サイドウォールスペーサを形成する工程と、前記ゲート電極、前記第１および第２サイドウォールスペーサをマスクとして前記半導体薄膜中に不純物をドープして高濃度不純物領域を形成する工程とを含む。
【００２４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００２５】
本実施形態の装置は、絶縁性基板上に形成された複数の薄膜トランジスタを備えているが、以下、簡単化のため、それらの薄膜トランジスタの１つについて構造および製造方法などを説明することにする。
【００２６】
まず、図３（ｆ）を参照しつつ、本実施形態における薄膜トランジスタの構造を説明する。
【００２７】
図示されている薄膜トランジスタは、ガラス基板１上に形成されたベースコート膜２と、ベースコート膜２上に形成されたシリコン薄膜３と、シリコン薄膜３上に形成されたゲート絶縁膜４と、ゲート絶縁膜４上に形成されたゲート電極５とを備えている。ゲート電極５の側面には、断面が略Ｌ字型の第１サイドウォールスペーサ９ａと、第１サイドウォールスペーサ９ａ上に形成された第２サイドウォールスペーサ９ｂとが形成されている。
【００２８】
シリコン薄膜３中には、ゲート電極５によってオーバラップされたチャネル領域と、チャネル領域の両端に接する位置に形成された低濃度不純物領域６と、低濃度不純物領域６に電気的に接続される位置に形成された高濃度不純物領域８とが形成されている。高濃度不純物領域８はソース・ドレインとして機能する。
【００２９】
第１サイドウォールスペーサ９ａは、第２サイドサイドウォールスペーサ９ｂを形成するためのエッチバック工程においてエッチストップ層として機能する材料から形成され、かつ、低濃度不純物領域６を覆っている。
【００３０】
本実施形態では、低濃度不純物領域６の不純物濃度は、５×１０^１２ｃｍ^−３以上５×１０^１３ｃｍ^−３以下であり、高濃度不純物領域８の不純物濃度は、　５×１０^１４ｃｍ^−３以上５×１０^１５ｃｍ^−３以下である。また、ゲート絶縁膜４は３０ｎｍ以上１１０ｎｍ以下の厚さを有し、コンタクトホール領域（不図示）を除いてシリコン薄膜３の上面の略全体を覆っている。
【００３１】
本実施形態では、ガラス基板１上に表示部および周辺回路部を備え、複数の薄膜トランジスタのうちの一部の薄膜トランジスタは表示部に形成され、他の薄膜トランジスタは周辺回路部に形成されている。本実施形態の装置を液晶表示装置にアクティブマトリクス基板として用いる場合、表示部に形成した薄膜トランジスタのアレイがスイッチング素子として機能し、液晶層に対して適切な電圧を画素単位で印加する。一方、周辺回路部に形成した薄膜トランジスタは、駆動回路（ソースドライバやケートドライバなど）を構成するトランジスタとして動作することになる。
【００３２】
以下、本実施形態の製造方法を説明する。
【００３３】
まず、図３（ａ）に示すように、ガラス基板１上のベースコート膜　（厚さ：５０ｎｍ〜３００ｎｍ）２およびシリコン薄膜（厚さ：１０ｎｍ〜１５０ｎｍ）３を覆うようにゲート絶縁膜（厚さ：３０ｎｍ〜１１０ｎｍ）４を形成した後、シリコン薄膜３内のチャネル領域が形成されるべき部分を覆うゲート配線パターンを有するゲート電極５をゲート絶縁膜４上に形成する。ゲート電極５は、タングステン（Ｗ）や不純物がドープされた多結晶シリコンなどの導電性膜を堆積した後、その導電性膜をフォトリソグラフィおよびエッチングによってパターニングすることによって作製される。導電性膜の堆積は、例えばスパッタリング法によって行われ、堆積する導電性膜の厚さ（＝ゲート電極５の高さ）は、例えば１００ｎｍ以上５００ｎｍ以下の範囲に設定される。ゲート電極５のチャネル方向サイズは、薄膜トランジスタのチャネル長を規定する。本実施形態では、ゲート電極５のチャネル方向サイズを１μｍ以上２０μｍ以下の範囲に設定する。
【００３４】
次に、ゲート電極５をマスクとしてシリコン薄膜３中にリンや砒素などのｎ型不純物イオンをドープして低濃度不純物領域（ｎ⁻領域）６を形成する。この不純物ドーピングは、イオン注入装置などを用いて行われ、ドーズ量は、例えば５×１０^１２ｃｍ^−２以上５×１０^１３ｃｍ^−２以下に設定される。注入加速エネルギーは、例えば、３０ｋｅＶ以上２００ｋｅＶ以下に設定され、活性化Ｓｉ層一様に不純物が分布するように設定する。
【００３５】
次に、図３（ｂ）に示すように図３（ａ）の構造を覆うようにエッチストップ膜７ｃを堆積する。このエッチストップ膜７ｃは、最終的に第１サイドウォールスペーサ９ａとして機能することになる。エッチストップ膜７ｃの材料は、その上に堆積する絶縁膜の種類や、当該絶縁膜のエッチングに用いるガスの種類に応じて適宜選択される。
【００３６】
次に、エッチストップ膜７ｃの上に、エッチストップ膜７ｃのエッチング特性とは異なるエッチング特性を有するＳｉＯ_２膜やＳｉＮ膜などのサイドウォール絶縁膜８ｃを堆積する。このサイドウォール絶縁膜８ｃは、最終的に第２サイドウォールスペーサ９ｂとして機能することになる。サイドウォール絶縁膜８ｃの材料としてＳｉＯ_２を採用する場合は、例えば、ＴｉＳｉ_２などからエッチストップ膜７ｃを形成することができる。エッチストップ膜７ｃの厚さは、例えば１０ｎｍ以上５０ｎｍ以下の範囲内で設定される。
【００３７】
次に、異方性エッチング法によってサイドウォール絶縁膜８ｃをエッチバックすることにより、図３（ｄ）に示すように、第２サイドウォールスペーサ９ｂを形成する。このエッチバックに際して、エッチストップ膜７ｃはほんどエッチングされない。サイドウォール絶縁膜８ｃとしてＳｉＯ_２膜を用いる場合、そのエッチバック条件は、例えば、以下のように設定される。
【００３８】
ガス：ＣＨＦ_３
ガス流量：５０ｓｃｃｍ〜５００ｓｃｃｍ
ガス圧力：５０ｍＴｏｒｒ〜２００ｍＴｏｒｒ
基板温度：−３０℃〜　５０℃
放電形式：並行平板カソードカップル方式
投入電力：２００Ｗ〜２ｋＷ
【００３９】
用いるガスの種類を適切に選択することによって種々の絶縁膜を適切にエッチングすることができる。
【００４０】
こうして得られた第２サイドウォールスペーサ９ｂおよびゲート電極５をマスクとして、エッチストップ膜７ｃをエッチングして、図３（ｅ）に示すように第２サイドウォールスペーサ９ａを形成する。エッチストップ膜７ｃとして、例えばＴｉＳｉ_２を用いた場合ののエッチング条件は、例えば、同上条件で実施可能である。
【００４１】
エッチストップ膜７ｃは、好ましくは、そのエッチング特性が下地のゲート絶縁膜４のエッチング特性とも異なるように選択されるため、ゲート絶縁膜４の表面は、このエッチング工程でもほとんどエッチングされない。なお、エッチストップ膜７ｃを薄く形成する場合は、エッチストップ膜７ｃをゲート絶縁膜４と同種の絶縁性材料から形成してもよい。エッチストップ膜７ｃのエッチングに際してゲート絶縁膜４の表面もエッチングされるが、そのエッチング量は僅かに抑えられるからである。なお、この場合でも、サイドウォール絶縁膜８ｃは、エッチストップ膜７ｃやゲート絶縁膜４の材料とは異なる材料から形成する必要がある。ここで、第１サイドウォールスペーサ９ａおよび第２サイドウォールスペーサ９ｂを総称してサイドウォール１０と称することとする。
【００４２】
以上説明してきたように、本実施形態では、エッチストップ膜７ｃから第１サイドウォールスペーサ９ａを作製するためのエッチングを行う際、第２サイドウォールスペーサ９ｂをエッチングマスクとして用いが、レジストマスクを用いない。このため、第１サイドウォールスペーサ９ａは自己整合的に形成されるが、ゲート電極５の上に存在していたエッチストップ膜７ｃはエッチングされる。
【００４３】
この後、図３（ｅ）に示すように、ゲート電極５およびサイドウォール１０をマスクとしてリンイオン（Ｐ^＋）をシリコン膜６に注入する。その後、不純物活性化のための熱処理を行うことにより、図３（ｆ）に示す薄膜トランジスタが完成する。その後、層間絶縁膜や上層配線なとが必要に応じて形成される。
【００４４】
本実施形態において、低濃度不純物領域６は第１サイドウォールスペーサ９ａによって覆われている。このため、第１サイドウォールスペーサ９ａを導電性材料から形成することによって第１サイドウォールスペーサ９ａをゲート電極５の一部として機能させることができる。この場合、図３（ｆ）の薄膜トランジスタはＧＯＬＤ構造トランジスタとして機能する。一方、第１サイドウォールスペーサ９ａを絶縁性材料から形成した場合は、図３（ｆ）の薄膜トランジスタは、ＬＤＤ構造トランジスタとして機能する。
【００４５】
本実施形態によれば、第２サイドウォールスペーサ９ｂの厚さ（チャネル方向サイズ）を調節することにより、自己整合的に第１サイドウォールスペーサ９ａおよび低濃度不純物領域６のチャネル方向サイズを高精度で制御できる。このため、目的とするトランジスタ特性を再現性良く作製することが可能となる。また、第１サイドウォールスペーサ９ａとなるエッチストップ膜７ｃが、サイドウォール用絶縁膜８ｃをエッチバックする際にゲート絶縁膜４を保護するため、ゲート絶縁膜４の不用なエッチングを避けながら、しかも、第２サイドウォールスペーサ９ｂを安定的に形成することができる。
【００４６】
なお、上記の実施形態で説明してきた薄膜トランジスタはＮ型である。これは、一般に、ホットエレクトロンによる信頼性低下がＮ型のＭＯＳ構造トランジスタの場合に生じる現象だからである。従って、同一の絶縁性基板（ガラスやプラスチックの基板）上にＮ型薄膜トランジスタとＰ型薄膜トランジスタの両方を形成する場合は、Ｎ型薄膜トランジスタについてのみ、上述した構成を付与すればよい。
【００４７】
また、上記の実施形態では、半導体薄膜としてシリコン膜を用いているが、多結晶シリコンなどの結晶性シリコンを用いることにより、トランジスタの動作速度を向上させることができる。動作速度の高い薄膜トランジスタは、表示装置の駆動回路に適している。
【００４８】
【発明の効果】
本発明によれば、自己整合的にＬＤＤ構造またはＧＯＬＤ構造を形成でき、しかも、ゲート絶縁膜の厚さばらつきを防止できる。
【図面の簡単な説明】
【図１】（ａ）から（ｃ）は、ＬＤＤ構造トランジスタを製造する方法の従来技術を示す工程断面図である。
【図２】（ａ）から（ｄ）は、ＬＤＤ構造トランジスタを製造する方法の他の従来技術を示す工程断面図である。
【図３】（ａ）から（ｆ）は、本発明による製造方法の実施形態を示す工程断面図である。
【符号の説明】
１　　　　ガラス基板
２　　　　ベースコート膜
３　　　　シリコン薄膜
４　　　　ゲート絶縁膜
５　　　　ゲート電極
６　　　　低濃度不純物領域（ＬＤＤ）
７ａ　　　レジストパターン
７ｂ　　　サイドウォール用絶縁膜
７ｃ　　　エッチストップ層
８　　　　高濃度不純物領域（ソース・ドレイン）
８ｂ　　　サイドウォール
８ｃ　　　サイドウォール用絶縁膜
９ａ　　　第１サイドウォールスペーサ
９ｂ　　　第２サイドウォールスペーサ
１０　　　サイドウォールスペーサ

Claims

絶縁性基板と、前記絶縁性基板上に形成された複数の薄膜トランジスタとを備えた装置であって、
前記複数の薄膜トランジスタの少なくとも一部の薄膜トランジスタは、
前記絶縁性基板上に形成された半導体薄膜と、
前記半導体薄膜上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体薄膜中に形成され、かつ前記ゲート電極によってオーバラップされたチャネル領域と、
前記半導体薄膜中において前記チャネル領域の一端に接する位置に形成された低濃度不純物領域と、
前記半導体薄膜中において前記低濃度不純物領域に電気的に接続される位置に形成された高濃度不純物領域と、
前記ゲート電極の側面に形成された断面が略Ｌ字型の第１サイドウォールスペーサと、
前記第１サイドウォールスペーサ上に形成された第２サイドウォールスペーサと、
を備え、
前記第１サイドウォールスペーサは、前記第２サイドサイドウォールスペーサのエッチングに対するエッチストップとして機能する材料から形成され、かつ、前記低濃度不純物領域を覆っている装置。
前記第１サイドウォールスペーサは、導電性材料から形成されている請求項１に記載の装置。
前記第１サイドウォールスペーサは、絶縁性材料から形成されている請求項１に記載の装置。
前記半導体薄膜は、結晶性を有するシリコンから形成されている請求項１から３のいずれかに記載の装置。
前記低濃度不純物領域の不純物濃度は、５×１０^１２ｃｍ^−３以上５×１０^１３ｃｍ^−３以下であり、前記高濃度不純物領域の不純物濃度は、前記低濃度不純物領域の不純物濃度よりも高く設定されている請求項１から４のいずれかに記載の装置。
前記ゲート絶縁膜は３０ｎｍ以上１１０ｎｍ以下の厚さを有し、コンタクトホール領域を除いて略均一な厚さで前記半導体薄膜の上面の略全体を覆っている請求項１から５のいずれかに記載の装置。
前記絶縁性基板上に表示部および周辺回路部を備え、
前記複数の薄膜トランジスタのうちの一部の薄膜トランジスタは前記表示部に形成され、他の薄膜トランジスタは前記周辺回路部に形成されている請求項１から６のいずれかに記載の装置。
請求項１から７のいずれかに記載の装置を製造する方法であって、
絶縁性基板上に形成された半導体薄膜の上にゲート絶縁膜を形成する工程と、前記半導体薄膜内のチャネル領域が形成されるべき部分を覆うパターンを有するゲート電極を前記ゲート絶縁膜上に形成する工程と、
前記ゲート電極をマスクとして前記半導体薄膜中に不純物をドープして低濃度不純物領域を形成する工程と、
前記ゲート電極を覆うようにエッチストップ層として機能する第１薄膜を形成する工程と、
前記第１薄膜上に前記第１薄膜のエッチング特性とは異なるエッチング特性を有する第１薄膜を堆積する工程と、
前記第１薄膜が露出するまで前記第２薄膜をエッチングすることにより、前記第２薄膜から第２サイドウォールスペーサを形成する工程と、
前記第２サイドウォールスペーサをマスクして前記第１薄膜をエッチングすることにより、前記第１薄膜から第１サイドウォールスペーサを形成する工程と、前記ゲート電極、前記第１および第２サイドウォールスペーサをマスクとして前記半導体薄膜中に不純物をドープして高濃度不純物領域を形成する工程と、
を含む製造方法。