KR100510783B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 기판 상에 절연막을 형성하고 이를 패터닝하여 모스 트랜지스터의 게이트 영역을 형성하는 단계와, 절연막의 게이트 영역을 채우게 도전막을 매립하는 단계와, 저항 패턴을 이용하여 도전막 및 절연막을 패터닝하여 저항 및 절연막 패턴을 형성함과 동시에 게이트 패턴을 이용하여 게이트 영역에 채워진 도전막을 패터닝하여 모스 트랜지스터의 게이트 전극을 형성하는 단계와, 모스 트랜지스터의 게이트 전극에 의해 드러난 반도체 기판내에 소오스/드레인 영역을 형성하는 단계를 포함한다. 따라서 본 발명은 게이트 전극 제조 공정시 함께 저항을 형성하더라도 원하는 두께로 저항 크기를 줄여 저항내에 균일한 도펀트 분포를 갖도록 하여 원하는 저항값을 얻을 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 로직 회로를 갖는 반도체 소자에서 모스 트랜지스터의 게이트 전극을 형성할 때 함께 균일한 저항을 제조할 수 있는 방법에 관한 것이다.
반도체 소자의 특성이 다양해지면서 기본적인 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터외에 저항(resistor), 커패시터(capacitor) 등 다양한 로직 회로의 소자를 필요로 하고 있다. 이때, 저항은 일반적으로 모스(MOS) 트랜지스터의 게이트 전극 제조 공정시 함께 형성되고 있다.
한편, 로직 회로의 제조 공정시 액티브 영역과 게이트 전극의 저항을 낮추어 전류 구동 능력을 크게 하면서, 콘택 저항을 줄이기 위하여 로직 회로 영역에 실리사이드(silicide)막을 형성하고 있다.
그런데, 로직 회로의 소자 중에서 저항 부분에는 모스 트랜지스터의 게이트 전극 및 액티브 영역에 형성되는 실리사이드막이 생성되지 않고 로직 회로의 모스 트랜지스터 영역에만 선택적으로 실리사이드막을 형성해야만 한다. 이를 위해서 저항 영역에는 실리사이드 블록킹막(silicide blocking layer)을 형성하여 모스 트랜지스터의 실리사이드 공정을 진행하고 있다.
도 1은 종래 기술에 의한 반도체 소자의 저항 제조 방법을 설명하기 위한 수직 단면도이다. 도 1을 참조하면 종래 기술에 의한 반도체 소자의 저항 제조 방법은 다음과 같다.
반도체 기판(10)으로서 실리콘 기판에 게이트 절연막(12)을 형성하고 그 위에 도프트 폴리실리콘을 증착하고 이를 패터닝하여 저항 영역(A)에 저항(14a)을 형성함과 동시에, 모스 트랜지스터 영역(B)에 게이트 전극(14b)을 형성한다.
상기 결과물에 절연 물질을 증착하고 이를 건식 식각하여 저항(14a) 측벽, 게이트 전극(14b) 측벽에 각각 스페이서(16)를 형성한다.
그런 다음 모스 트랜지스터 영역(B)에 이온 주입 공정을 실시하여 스페이서(16) 양쪽에 드러난 기판(10)내에 소오스/드레인 영역(20)을 형성한다.
그리고나서 상기 결과물에 실리사이드 반응이 일어나지 않는 절연 물질을 증착하고 이를 패터닝하여 상기 저항 영역(A)에 실리사이드 블록킹막(22)을 형성한다.
이후 도면에 도시되지 않았지만, 상기 결과물에 실리사이드 반응용 금속을 증착하고 열처리 공정을 실시하여 모스 트랜지스터 영역(B)의 게이트 전극(14b) 및 소오스/드레인 영역(20) 표면에 실리사이드막을 형성한다. 그리고 미반응된 금속을 제거한다.
상기와 같은 종래 기술에 있어서, 저항(14a)이 게이트 전극(14b)과 함께 형성되기 때문에 저항(14a)의 두께를 조정하기 어렵기 때문에 그 속에 분포하는 도펀트들이 불균할 경우 원하는 저항값을 얻기 어려운 문제가 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 먼저 절연막을 증착하고 이를 패터닝하여 홈을 형성한 후에 절연막 위에 저항용 도전막이 증착되도록 하고 절연막의 홈에는 게이트 전극용 도전막이 증착되도록 함으로써 게이트 전극 제조 공정시 함께 저항을 형성하더라도 원하는 두께로 저항 크기를 줄여 저항내에 균일한 도펀트 분포를 갖도록 하여 원하는 저항값을 얻을 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 저항 및 모스 트랜지스터를 형성하는 제조 방법에 있어서, 반도체 기판 상에 절연막을 형성하고 이를 패터닝하여 모스 트랜지스터의 게이트 영역을 형성하는 단계와, 절연막의 게이트 영역을 채우게 도전막을 매립하는 단계와, 저항 패턴을 이용하여 도전막 및 절연막을 패터닝하여 저항 및 절연막 패턴을 형성함과 동시에 게이트 패턴을 이용하여 게이트 영역에 채워진 도전막을 패터닝하여 모스 트랜지스터의 게이트 전극을 형성하는 단계와, 모스 트랜지스터의 게이트 전극에 의해 드러난 반도체 기판내에 소오스/드레인 영역을 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 수직 단면도로서, 이를 참조하면 본 발명의 제조 방법은 다음과 같다.
우선 도 2a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판상에 게이트 절연막(102)을 형성하고 그 위에 절연막(104)으로서 실리콘질화막을 형성한다. 그리고 절연막(104) 상부에 사진 공정으로 모스 트랜지스터의 게이트 영역을 정의하기 위한 포토레지스트 패턴(106)을 형성하고 식각 공정으로 절연막(104)을 패터닝하여 게이트 영역(108)인 홈을 형성한다. 그리고 포토레지스트 패턴(106)을 제거한다.
도 2b에 도시된 바와 같이, 게이트 영역(108)인 홈을 채우도록 절연막(104) 상부에 도전막(110)으로서 도프트 폴리실리콘을 매립한다. 그리고 도전막(110) 상부에 사진 공정으로 저항 영역과 모스 트랜지스터의 게이트를 정의하기 위한 포토레지스트 패턴(112)을 각각 형성한다.
그 다음 도 2c에 도시된 바와 같이, 저항용 포토레지스트 패턴을 이용한 식각 공정으로 도전막(110) 및 절연막(104)을 패터닝하여 저항 영역(A)의 반도체 기판(100)에 저항(110a)과 절연막 패턴(104a) 및 게이트 절연막 패턴(102a)을 형성한다. 이와 동시에 게이트용 포토레지스트 패턴을 이용한 식각 공정으로 게이트 영역에 매립된 도전막(110)을 패터닝하여 모스 트랜지스터 영역(B)의 반도체 기판(100)에 게이트 전극(110b) 및 게이트 절연막 패턴(102b)을 형성한다. 이때, 도 2c와 같이 게이트 전극 영역보다 넓게 모스 트랜지스터 영역(B)의 도전막(110)과 절연막(104) 및 게이트 절연막(102)을 패터닝할 경우 게이트 전극(110b) 측벽에 추가 스페이서(104b)를 함께 형성할 수도 있다.
이와 같이 본 발명은 게이트 전극(110b) 제조 공정시 원하는 두께로 저항(110a)의 크기를 줄여 저항내에 균일한 도펀트 분포를 갖도록 하여 원하는 저항값을 얻을 수 있다. 이때, 저항(110a)의 크기는 절연막(104)의 두께에 따라 달라지게 된다.
이어서 도 2d에 도시된 바와 같이, 상기 결과물에 절연물질을 증착하고 이를 건식 식각해서 저항 영역(A)의 반도체 기판(100)에 적층된 저항(110a) 및 절연막 패턴(104a)의 측벽과, 모스 트랜지스터 영역(B)의 반도체 기판(100)에 적층된 게이트 전극(110b) 및 추가 스페이서(104b) 측벽에 각각 스페이서(112)를 형성한다.
그런 다음 모스 트랜지스터 영역(B)에 이온 주입을 실시하여 스페이서(112) 양쪽에 드러난 반도체 기판(100)내에 소오스/드레인 영역(114)을 형성한다.
그리고나서 도 2e에 도시된 바와 같이, 상기 결과물에 실리사이드 반응이 일어나지 않는 절연 물질을 증착하고 식각 공정으로 이를 패터닝하여 저항 영역(A)에만 실리사이드 블록킹막(116)을 형성한다.
이후 도면에 도시되지 않았지만, 상기 결과물에 실리사이드 반응용 금속을 증착하고 열처리 공정을 실시하여 모스 트랜지스터 영역(B)의 게이트 전극(110b) 및 소오스/드레인 영역(114) 표면에 각각 실리사이드막을 형성한다. 그리고 미반응된 금속을 제거한다.
이상 설명한 바와 같이, 본 발명은 절연막을 증착하고 이를 패터닝하여 홈을 형성한 후에 절연막 위에 저항용 도전막이 증착되도록 하고 절연막의 홈에는 게이트 전극용 도전막이 증착되도록 함으로써 게이트 전극 제조 공정시 함께 저항을 형성하더라도 원하는 두께로 저항 크기를 줄여 저항내에 균일한 도펀트 분포를 갖도록 하여 원하는 저항값을 얻을 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1은 종래 기술에 의한 반도체 소자의 저항 제조 방법을 설명하기 위한 수직 단면도,
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 수직 단면도.
Claims (4)
- 반도체 기판 상에 저항 및 모스 트랜지스터를 형성하는 제조 방법에 있어서,반도체 기판 상에 절연막을 형성하고 이를 패터닝하여 모스 트랜지스터의 게이트 영역을 형성하는 단계;상기 절연막의 게이트 영역을 채우게 도전막을 매립하는 단계;저항 패턴을 이용하여 상기 도전막 및 절연막을 패터닝하여 저항 및 절연막 패턴을 형성함과 동시에 게이트 패턴을 이용하여 상기 게이트 영역에 채워진 도전막을 패터닝하여 상기 모스 트랜지스터의 게이트 전극을 형성하는 단계; 및상기 모스 트랜지스터의 게이트 전극에 의해 드러난 반도체 기판내에 소오스/드레인 영역을 형성하는 단계를포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 절연막은 실리콘질화물질로 이루진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 도전막은 도포트 폴리실리콘으로 이루진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 게이트 패턴을 이용하여 상기 게이트 영역보다 넓게 상기 도전막 및 절연막을 패터닝하여 게이트 전극 측벽에 추가 스페이서를 더 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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