JP2001250869A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体基板および多結晶シリコン膜の表面に
選択的にシリサイド化する箇所を形成することで、製造
工程を簡略化する。 【解決手段】 抵抗素子の多結晶シリコン膜６ａの表面
およびサイドウォールスペーサ１１を覆うように絶縁膜
１４を形成した後、ゲート電極８ａ、８ｃ、ソース、ド
レイン領域（ｎ⁺半導体領域１２、ｐ⁺半導体領域１
３）、多結晶シリコン膜６ｂの表面が露出している箇
所、および容量素子の上部電極８ｂの表面にシリサイド
化反応を生じさせてチタンシリサイド膜１７を形成する
ことで、抵抗素子の低抵抗化を防ぐ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に高精度抵抗素子、容量素子と
微細化された電界効果トランジスタを有する半導体集積
回路装置の製造に適用して有効な技術である。

【０００２】

【従来の技術】電界効果トランジスタの高速動作を実現
する技術の１つに、ゲート電極およびソース、ドレイン
領域のそれぞれの表面に低抵抗の高融点シリサイド膜を
形成するいわゆるサリサイド技術がある。このサリサイ
ド技術に関しては、例えば特開昭６１−１５０２１６号
公報に記載がある。

【０００３】上記公報に記載されたサリサイドの形成方
法を説明すると、まず半導体基板上に形成した多結晶シ
リコン膜をパターニングして電界効果トランジスタのゲ
ート電極形成した後、このゲート電極の側壁に酸化シリ
コンのサイドウォールスペーサを形成する。次に、前記
ゲート電極および前記サイドウォールスペーサをマスク
にして前記半導体基板に不純物をイオン注入し、前記ゲ
ート電極の両側の半導体基板にソース、ドレイン領域を
形成する。

【０００４】次に、前記ソース、ドレイン領域の表面の
絶縁膜（ゲート絶縁膜）をエッチングで除去した後、前
記半導体基板の全面にスパッタリング法でチタン（Ｔ
ｉ）膜を形成し、続いて前記半導体基板をアニールして
前記ゲート電極（多結晶シリコン）と前記Ｔｉ膜との界
面、および前記ソース、ドレイン領域（単結晶シリコ
ン）と前記Ｔｉ膜との界面にＴｉシリサイド膜を形成す
る。

【０００５】次に、前記半導体基板の全面に絶縁膜を形
成した後、コンタクトホールを形成し、配線金属を形成
し、パターニングして半導体集積回路装置を完成する。

【０００６】

【発明が解決しようとする課題】サリサイドプロセスで
はアクティブ領域に酸化膜を形成した後、第２多結晶シ
リコン膜を形成し、シリサイド膜を被着しないでパター
ニングを行ない、第２多結晶シリコン膜パターンを形成
する。その後、アクティブ領域に不純物添加し低濃度不
純物領域を形成する。

【０００７】次に、半導体基板の表面に絶縁膜を形成
し、前記絶縁膜のエッチバックを行ない、多結晶シリコ
ン膜の側壁にサイドウォールスペーサを形成する。この
時、前記多結晶シリコン膜および前記半導体基板は露出
する。その後、アクティブ領域に不純物添加し、高濃度
不純物領域を形成する。

【０００８】次に、例えばＴｉ等の金属膜を前記半導体
基板の表面に堆積し熱処理を行なう。多結晶シリコン膜
および半導体基板が露出した部分のみシリコン・金属間
の合金反応が生じ、シリサイド化されるが、フィールド
酸化膜上のシリコンとは反応しない。

【０００９】次に、この未反応の金属をウェットエッチ
等の方法で除去することにより前記多結晶シリコン膜お
よび前記半導体基板にチタンシリサイド膜を形成する。

【００１０】この製造方法は、多結晶シリコンから形成
された抵抗素子、容量素子のない半導体集積回路装置に
て用いられている。サリサイドプロセスを前記２層の多
結晶シリコン膜を用いた抵抗素子、容量素子の製造に適
用すると、抵抗素子に用いる第１の多結晶シリコン膜も
サイドウォールスペーサのエッチバック時に露出するた
め、シリサイド膜が前記第１の多結晶シリコン膜の露出
部に形成され低抵抗化してしまう。前記第１の多結晶シ
リコン膜は、抵抗素子として用いるため回路に用いる抵
抗値に応じてシート抵抗が数１０Ω〜数１００Ωとなる
ように不純物濃度、膜厚を決めているが、シリサイド化
されると数Ω〜１０Ω程度のシート抵抗となり、抵抗素
子として用いることができなくなるという問題点があ
る。

【００１１】この解決手段の１つとして、サリサイドプ
ロセスを行なった後、前記半導体基板表面に絶縁膜を被
着し、前記絶縁膜上に第３の多結晶シリコン膜を被着し
た後、パターニングし、第３の多結晶シリコン膜を抵抗
素子に用いる方法がある。しかし、この方法では工程が
増加し複雑化することになる。

【００１２】本発明の目的は半導体基板および多結晶シ
リコン膜の表面に選択的にシリサイド化する箇所を形成
することで、製造工程を簡略化する技術を提供すること
にある。

【００１３】また、本発明の他の目的は、多結晶シリコ
ン膜を用いた抵抗素子、容量素子のシリサイド化による
低抵抗化を防ぐことである。

【００１４】また、さらに本発明の他の目的は、前記抵
抗素子および前記容量素子の接触抵抗を低下する技術を
提供することにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば次
のとおりである。

【００１７】本発明の半導体集積回路装置の製造方法
は、以下の工程を含んでいる。 （ａ）半導体基板の表面に第1の多結晶シリコン膜を堆
積した後、その第1の多結晶シリコン膜をパターニング
し、第１のパターンを形成する工程、（ｂ）前記半導体
基板の表面に第２の多結晶シリコン膜を堆積した後、そ
の第２の多結晶シリコン膜をパターニングし、第２のパ
ターンを形成する工程、（ｃ）前記半導体基板の表面に
第１の絶縁膜を堆積し、その第１の絶縁膜をエッチバッ
クして、前記第１のパターンおよび前記第２のパターン
の側壁にサイドウォールスペーサを形成する工程、
（ｄ）前記半導体基板の表面に第２の絶縁膜を堆積した
後、前記第１のパターンの表面の全部もしくは一部が覆
われ、前記第２のパターンおよび前記半導体基板の表面
に形成された半導体領域の表面の全部もしくは一部が露
出されるように前記第２の絶縁膜をパターニングする工
程、（ｅ）前記半導体基板の表面に金属膜を堆積した
後、前記半導体基板に熱処理をする工程、（ｆ）前記半
導体基板の表面の、未反応の前記金属膜を除去する工
程。

【００１８】本発明によれば、多結晶シリコン膜の表面
および半導体基板が露出した部分の金属とシリコンとの
間の合金反応が生じシリサイド化される。前期第１のパ
ターンまたは前記第２のパターンに含まれる抵抗素子を
形成する多結晶シリコン膜はシリサイド化されないた
め、あらためて半導体基板の表面に絶縁膜を被着し、前
記絶縁膜上に第３の多結晶シリコン膜を被着した後、パ
ターニングし、抵抗素子を形成する等の工程が省略でき
る。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００２０】（実施の形態１）本実施の形態１は、たと
えばｎチャネル型電界効果トランジスタとｐチャネル型
電界効果トランジスタのそれぞれのゲート電極をｎ型の
多結晶シリコン膜で構成したＣＭＯＳＦＥＴ（相補型電
界効果トランジスタ）に本発明の技術思想を適用したも
のである。このＣＭＯＳＦＥＴの製造方法を図１〜図８
を用いて説明する。

【００２１】まず、図１に示すように、ｐ型のシリコン
単結晶からなる半導体基板１の表面に、選択酸化法（Ｌ
ＯＣＯＳ法）で素子分離用のフィールド絶縁膜２を形成
した後、に示すように、半導体基板１のｎ型ウェル形成
領域にｎ型不純物（例えばリン）を、またｐ型ウェル形
成領域にｐ型不純物（例えばホウ素）をそれぞれイオン
注入してｎ型ウェル３、ｐ型ウェル４を形成し、続いて
ｎ型ウェル３、ｐ型ウェル４のそれぞれの活性領域の表
面に薄い酸化シリコンのゲート酸化膜５を形成する。

【００２２】次に、半導体基板１の全面にＣＶＤ法で第
１の多結晶シリコン膜を堆積し、続けて、その多結晶シ
リコン膜の表面を酸化し、例えば窒化シリコン等の誘電
体膜を堆積する。続いて、前記多結晶シリコン膜と誘電
体膜をフォトレジスト膜をマスクにしたドライエッチン
グでパターニングし、素子分離領域上に多結晶シリコン
膜６ａ、６ｂを形成する。この多結晶シリコン膜６ａは
抵抗素子を形成するものであり、多結晶シリコン膜６ｂ
は容量素子を形成するものである。

【００２３】次に、前記フォトレジスト膜を除去した
後、半導体基板１の表面に第２の多結晶シリコン膜を堆
積し、フォトレジスト膜をマスクにしたドライエッチン
グでパターニングし、ｐ型ウェルの表面にｎチャネル型
電界効果トランジスタのゲート電極８ａ、第１の多結晶
シリコン膜６ｂの表面に容量素子の上部電極８ｂ、また
ｎ型ウェル３の表面にｐチャネル型電界効果トランジス
タのゲート電極８ｃをそれぞれ形成する。

【００２４】続いて、前記フォトレジスト膜を除去した
後、ゲート電極８ａをマスクとしてｐ型ウェル４にｎ型
不純物（例えばリンおよびヒ素）をイオン注入すること
により、ゲート電極８ａの両側のｐ型ウェル４の表面に
ｎ^-半導体領域９を形成する。このｎ^-半導体領域９はｎ
チャネル型電界効果トランジスタのソース、ドレイン領
域の一部を構成する。

【００２５】続いて、ゲート電極８ｃをマスクとしてｎ
型ウェル３にｐ型不純物（例えばホウ素）をイオン注入
することにより、ゲート電極８ｃの両側のｎ型ウェル３
の表面にｐチャネル型電界効果トランジスタのソース、
ドレイン領域の一部を構成する低不純物濃度のｐ^-半導
体領域１０を形成する。

【００２６】次に、図２に示すように、半導体基板１の
全面にＣＶＤ法にて酸化シリコン膜を堆積し、反応性イ
オンエッチング（ＲＩＥ）法を用いてこの酸化シリコン
膜を異方性エッチングすることにより、ｎチャネル型電
界効果トランジスタのゲート電極８ａ、容量素子の上部
電極８ｂおよびｐチャネル型電界効果トランジスタのゲ
ート電極８ｃのそれぞれの側壁にサイドウォールスペー
サ１１を形成する。

【００２７】続いて、ｎチャネル型電界効果トランジス
タのゲート電極８ａの両側のサイドウォールスペーサ１
１をマスクにして、ｐ型ウェル４にｎ型不純物（例えば
ヒ素）をイオン注入することにより、ゲート電極８ａの
両側のｐ型ウェル４の表面にｎチャネル型電界効果トラ
ンジスタのソース、ドレイン領域の一部を構成する高不
純物濃度のｎ⁺半導体領域１２を形成する。

【００２８】続いて、ｐチャネル型電界効果トランジス
タのゲート電極８ｃの両側のサイドウォールスペーサ１
１をマスクにして、ｎ型ウェル３にｐ型不純物（例えば
ホウ素）をイオン注入することにより、ゲート電極８ｃ
の両側のｎ型ウェル３の表面にｐチャネル型電界効果ト
ランジスタのソース、ドレイン領域の一部を構成する高
不純物濃度のｐ⁺半導体領域１３を形成する。これによ
り、ｎチャネル型電界効果トランジスタ、ｐチャネル型
電界効果トランジスタのそれぞれにＬＤＤ（Lightly Do
ped Drain）構造のソース、ドレイン領域が構成され
る。

【００２９】続いて、ｎチャネル型電界効果トランジス
タのｎ⁺半導体領域１２（ソース、ドレイン領域）およ
びｐチャネル型電界効果トランジスタのｐ⁺半導体領域
１３（ソース、ドレイン領域）のそれぞれの上のゲート
絶縁膜５をフッ酸系のエッチング液で除去し、ｎ⁺半導
体領域１２およびｐ⁺半導体領域１３を露出させる。こ
のとき、ゲート電極８ａ、８ｃの表面の自然酸化膜も同
時に除去される。

【００３０】次に、図３に示すように、半導体基板１の
全面に絶縁膜１４を堆積し、続いて、抵抗素子の全体を
平面的に覆うようにフォトレジスト膜１５を形成する。

【００３１】次に、図４に示すように、フォトレジスト
膜１５をマスクにして絶縁膜１４をエッチングする。こ
れにより、多結晶シリコン膜６ａおよびその側面のサイ
ドウォールスペーサ１１の表面を絶縁膜１４によって覆
う。

【００３２】続いて、次のようなサリサイドプロセスを
行なう。まず、フォトレジスト膜１５を除去した後、図
５に示すように、スパッタリング法を用いて半導体基板
１の全面にチタン（Ｔｉ）膜１６を堆積する。

【００３３】次に、図６に示すように、半導体基板１を
窒素ガス雰囲気中、６５０〜７００℃程度の温度でアニ
ール（第１アニール）することにより、ゲート電極（８
ａ、８ｃ）とチタン膜１６との界面、ソース、ドレイン
領域（ｎ⁺半導体領域１２、ｐ⁺半導体領域１３）とチタ
ン膜１６との界面、多結晶シリコン膜６ｂの表面が露出
している箇所、および容量素子の上部電極８ｂとチタン
膜１６との界面にシリサイド化反応を生じさせてチタン
シリサイド膜１７を形成する。このとき、多結晶シリコ
ン膜表面および半導体基板が露出した部分のみシリコン
・チタン間の合金反応が生じシリサイド化されるが、フ
ィールド酸化膜２上の多結晶シリコン膜は表面が露出し
ていないため反応しない。抵抗素子の多結晶シリコン膜
６ａもシリサイド化されないため、抵抗素子の低抵抗化
を防ぐことが可能になる。また、半導体基板１の表面に
絶縁膜を被着し、前記絶縁膜上に第３の多結晶シリコン
膜を被着した後、パターニングし、あらためて抵抗素子
を形成する等の工程が省略できる。

【００３４】このときに形成されるチタンシリサイド膜
１７は、ｎ型不純物を高濃度に導入した多結晶シリコン
とほぼ同等（数十Ω／ｓｑ．）のシート抵抗を有するチ
タンシリサイド（ＴｉＳｉｘ；ｘ＜２）である。この第
１アニールを７００℃以上の高温で行なうとシート抵抗
はさらに低くなるが、ソース、ドレイン領域のシリコン
がチタン膜１６中に吸い上げられてサイドウォールスペ
ーサ１１上にもチタンシリサイド膜１７が形成されるた
め、ゲート電極（８ａ、８ｃ）とソース、ドレイン領域
（ｎ⁺半導体領域１２、ｐ⁺半導体領域１３）とがサイド
ウォールスペーサ１１上のチタンシリサイド膜１７を介
して短絡する恐れがある。また、第１アニールを６５０
℃程度以下の低温で行なうと、上記シリサイド化反応が
十分に進行しない。

【００３５】続いて、フィールド絶縁膜２やサイドウォ
ールスペーサ１１の上に残った未反応のチタン膜１６を
アンモニア／過酸化水素混合水溶液を用いたウェットエ
ッチングで除去した後、半導体基板１を窒素ガス雰囲気
中、８５０〜９００℃程度の温度でアニール（第２アニ
ール）して前記シリサイド過反応をさらに進行させ、前
記チタンシリサイド膜１７を低抵抗のチタンシリサイド
膜とする。この第２アニールにより形成されるチタンシ
リサイド膜１７のシート抵抗は５〜１０Ω／ｓｑ．であ
り、多結晶シリコン膜と高融点金属シリサイド膜との積
層膜で構成されるポリサイド構造のゲート電極のシート
抵抗（１０〜１５Ω／ｓｑ．）よりもさらに低いものと
なる。

【００３６】次に、図７に示すように、半導体基板１の
全面にＣＶＤ法で酸化シリコンの絶縁膜１８を堆積した
後、絶縁膜１８および絶縁膜１４をエッチングして、ｎ
チャネル型電界効果トランジスタのｎ⁺半導体領域１２
（チタンシリサイド膜１７）、ｐチャネル型電界効果ト
ランジスタのｐ⁺半導体領域１３（チタンシリサイド膜
１７）および容量素子の上部電極８ｂに達する接続孔１
９を形成した後、絶縁膜１８上にアルミニウム、タング
ステンなどからなる配線２０を形成する。

【００３７】図８に示す本実施の形態１で用いるレイア
ウトの一例のように、抵抗素子の第１多結晶シリコンパ
ターン２２の外側に、フォトリソグラフィの重ね合わせ
余裕以上離して抵抗素子パターンを囲むシリサイドパタ
ーン２５を作成し、この部分にフォトレジスト膜が残る
ようにフォトマスクを作成することにより、図３に示す
フォトレジスト膜１５が形成される。抵抗素子の表面に
フォトレジストパターンが形成され、容量素子部、電界
効果トランジスタ部にはフォトレジストパターンが形成
されない。このフォトレジストパターンを用いることに
より、容量素子部、電界効果トランジスタ部の半導体基
板表面および多結晶シリコン膜表面にはチタンシリサイ
ド膜１７が形成され、抵抗素子部の多結晶シリコン膜は
シリサイド化されない。

【００３８】図８に示すレイアウトパターンを用いるこ
とにより、容量素子の上部電極８ｂの表面およびサイド
ウォールスペーサで覆われていない多結晶シリコン膜６
ｂの表面をシリサイド化することができる。前記シリサ
イド化により、容量素子の寄生抵抗を低減することがで
き、損失の少ない容量の実現が可能になる。

【００３９】（実施の形態２）本実施の形態２の半導体
集積回路装置の製造方法は、前記実施の形態１における
半導体集積回路装置のサイドウォールスペーサ１１を形
成する工程と、抵抗素子上の絶縁膜１４を形成する工程
を同時に行なうものであり、その他の工程は前記実施の
形態１と同様である。したがって、それら同様の工程に
ついての説明は省略する。

【００４０】次に、上記した半導体集積回路装置の製造
方法を図９〜図１０にしたがって説明する。

【００４１】本実施の形態２の半導体集積回路装置の製
造方法は、前記実施の形態１における図１の工程は同様
である。

【００４２】その後、図９に示すように、半導体基板１
の全面に絶縁膜１４を堆積し、続いて、抵抗素子の表面
にのみフォトレジスト膜１５を形成する。

【００４３】次に、図１０に示すように、フォトレジス
ト膜１５をマスクにして絶縁膜１４をエッチバックし、
サイドウォールスペーサ１１を形成し、抵抗素子の表面
および側面にのみ絶縁膜１４を残す。また、サイドウォ
ールスペーサ１１を形成する工程と同時に、抵抗素子保
護用の絶縁膜１４を形成する工程を同時に行なっている
ので、実施の形態１よりも製造工程を簡略化することが
できるとができる。

【００４４】続いて、前記実施の形態１における図２と
同様の工程にて、高不純物濃度のｎ ⁺半導体領域１２お
よびｐ⁺半導体領域１３を形成する。

【００４５】その後の工程は、前記実施の形態１におけ
る図５〜図７と同様である。

【００４６】（実施の形態３）本実施の形態３の半導体
集積回路装置の製造方法は、前記実施の形態２における
半導体集積回路装置の絶縁膜１４を形成する部材とし
て、エッチング速度が誘電体膜７ａ、７ｂのエッチング
レートに比べて大きい部材を用いるものである。また、
サイドウォールスペーサ１１を形成する工程をフォトレ
ジスト膜１５を用いずに、選択エッチングにて行なうも
のである。他の部材と工程については、前記実施の形態
２と同様なので、それら同様の部材と工程についての説
明は省略する。

【００４７】次に、上記した半導体集積回路装置の製造
方法を図１１にしたがって説明する。

【００４８】本実施の形態３の半導体集積回路装置の製
造方法は、前記実施の形態１における図１の工程は同様
である。

【００４９】その後、図１１に示すように、半導体基板
１の全面にエッチング速度が誘電体膜７ａ、７ｂのエッ
チングレートに比べて大きな絶縁膜、たとえば酸化シリ
コン膜を堆積し、続いて、たとえばＣＨＦ₃を含むエッ
チングガスを用いて誘電体膜７ａ、７ｂをストッパとし
て選択的にその絶縁膜をエッチングし、サイドウォール
スペーサ１１を形成する。フォトレジスト膜を用いたエ
ッチバックではないので、フォトレジスト膜を形成する
工程と、エッチバック後に前記フォトレジスト膜を除去
する工程が省略され、工程が簡略化される。

【００５０】続いて、前記実施の形態１における図７と
同様の工程にて、高不純物濃度のｎ ⁺半導体領域１２お
よびｐ⁺半導体領域１３を形成する。

【００５１】その後の工程は、前記実施の形態１におけ
る図５〜図７と同様である。

【００５２】（実施の形態４）本実施の形態４の半導体
集積回路装置の製造方法は、前記実施の形態３における
半導体集積回路装置のサイドウォールスペーサ１１を形
成する工程の後、抵抗素子の表面にのみフォトレジスト
膜１５を形成して、容量素子を形成する多結晶シリコン
膜６ｂ上の誘電体膜７ｂを除去するものである。他の工
程については、前記実施の形態３と同様なので、それら
同様の工程についての説明は省略する。

【００５３】次に、上記した半導体集積回路装置の製造
方法を図１２〜図１３にしたがって説明する。

【００５４】本実施の形態４の半導体集積回路装置の製
造方法は、前記実施の形態１における図１の工程と前記
実施の形態３における図１１の工程は同様である。

【００５５】次に、図１２に示すように、抵抗素子の表
面にのみフォトレジスト膜１５を形成してエッチングを
行ない、上部電極８ｂおよびサイドウォールスペーサ１
１でマスクされている部分以外の多結晶シリコン膜６ｂ
の表面の誘電体膜７ｂを除去する。多結晶シリコン膜６
ｂの表面の誘電体膜７ｂを除去した箇所は後の工程にて
シリサイド化され上部に接続孔が形成されるが、シリサ
イド化されているため、接続孔底部での接触抵抗が低減
できる。

【００５６】続いて、前記実施の形態１における図２と
同様の工程にて、高不純物濃度のｎ ⁺半導体領域１２お
よびｐ⁺半導体領域１３を形成する。

【００５７】次に、図１３に示すように、前記実施の形
態１の図５〜図６と同様の工程にてチタンシリサイド膜
１７を形成する。表面に誘電体膜７ａが形成されている
抵抗素子の表面にはチタンシリサイド膜１７は形成され
ないが、第１の多結晶シリコン膜６ｂ、第２の多結晶シ
リコン膜８ｂの表面が露出している容量素子の表面には
チタンシリサイド膜１７が形成される。

【００５８】その後の工程は、前記実施の形態１におけ
る図５〜図７と同様である。

【００５９】（実施の形態５）本実施の形態５の半導体
集積回路装置の製造方法は、前記実施の形態１の図３の
フォトレジスト膜１５の代わりに、多結晶シリコン膜６
ａと接続孔が接触する部分の絶縁膜を選択的に除去する
ようにフォトレジスト膜を形成するものであり、その他
の工程は前記実施の形態１と同様である。したがって、
それら同様の工程についての説明は省略する。

【００６０】次に、上記した半導体集積回路装置の製造
方法を図１４〜図１６にしたがって説明する。

【００６１】本実施の形態５の半導体集積回路装置の製
造方法は、前記実施の形態１における図１〜図２の工程
までは同様である。

【００６２】その後、図１４に示すように、半導体基板
１の全面に絶縁膜１４を堆積し、続いて、図７で説明し
た接続孔１９が形成される箇所以外の抵抗素子の表面に
フォトレジスト膜１５を形成する。

【００６３】次に、フォトレジスト膜１５をマスクにし
て絶縁膜１４をエッチバックし、抵抗素子の表面の一部
にのみ絶縁膜１４を残す。

【００６４】次に、図１５に示すように、シリサイド化
工程を行なうと、抵抗素子の表面の前記接続孔１９が形
成される箇所、容量素子部の表面、電界効果トランジス
タ部の半導体基板表面および多結晶シリコン膜の表面に
は、チタンシリサイド膜１７が形成される。

【００６５】続いて、例えば図１６に示すレイアウトの
ように、抵抗素子の接続孔パターン２４の周辺部分を除
いて抵抗素子を囲むシリサイドパターン２５を形成す
る。

【００６６】抵抗素子の接続孔の接触抵抗は、多結晶シ
リコンの不純物濃度、多結晶シリコンの膜厚、接続孔の
寸法、接続孔底部の配線金属および多結晶シリコン界面
の状態等の要因でばらつきが生じる。図１６に示すレイ
アウトパターンを用いて接続孔の周辺部分のみがシリサ
イド化された抵抗素子が形成されると、抵抗素子の抵抗
値を確保したまま、抵抗素子と接続孔との接触抵抗を下
げることができる。また、多結晶シリコンの不純物濃度
および多結晶シリコンの膜厚のばらつきに対して、接触
抵抗のばらつきを小さくすることができ、半導体集積回
路装置の歩留まりと信頼性を向上することが可能であ
る。

【００６７】また、図１６に示すレイアウトパターンを
用いることにより、容量素子の上部電極８ｂの表面およ
びサイドウォールスペーサで覆われていない多結晶シリ
コン膜６ｂの表面をシリサイド化することができる。前
記シリサイド化により、容量素子の寄生抵抗を低減する
ことができ、損失の少ない容量の実現が可能になる。

【００６８】その後の工程は、前記実施の形態１におけ
る図７と同様である。

【００６９】（実施の形態６）本実施の形態６の半導体
集積回路装置の製造方法は、前記実施の形態１の図３の
フォトレジスト膜１５の代わりに、後の工程でチタンシ
リサイド膜を形成しない部分の絶縁膜１４を残すように
フォトレジスト膜を形成するものであり、その他の工程
は前記実施の形態１と同様である。したがって、それら
同様の工程についての説明は省略する。

【００７０】次に、上記した半導体集積回路装置の製造
方法を図１７〜図１９にしたがって説明する。

【００７１】本実施の形態６の半導体集積回路装置の製
造方法は、前記実施の形態１における図１〜図２の工程
までは同様である。

【００７２】その後、図１７に示すように、半導体基板
１の全面に絶縁膜１４を堆積し、続いて、図７で説明し
た接続孔１９の周辺部分、容量素子および電界効果トラ
ンジスタ周辺を除いた部分にフォトレジスト膜１５を形
成する。

【００７３】次に、フォトレジスト膜１５を除去した
後、フォトレジスト膜１５をマスクにして絶縁膜１４を
エッチバックし、抵抗素子の表面の一部にのみ絶縁膜１
４を残す。

【００７４】次に、図１８に示すように、シリサイド化
工程を行なうと、抵抗素子の接続孔周辺、容量素子部お
よび電界効果トランジスタ部の半導体基板１の表面、多
結晶シリコン膜６、ゲート電極８ａ、８ｃおよび容量素
子の上部電極８ｂの表面にはチタンシリサイド膜１７が
形成される。

【００７５】続いて、例えば図１９に示すレイアウトパ
ターンのように、抵抗素子の接続孔パターン２４の周辺
部分に、前記接続孔パターン２４を囲むシリサイドパタ
ーン２５を形成し、容量素子部および電界効果トランジ
スタ部周辺にもシリサイドパターン２５を形成する。

【００７６】図１９に示すレイアウトパターンを用いて
抵抗素子の接続孔の周辺部分のみがシリサイド化された
抵抗素子が形成されると、多結晶シリコンの不純物濃度
および多結晶シリコンの膜圧のばらつきに対して接続孔
の接触抵抗は関係しなくなるため、接触抵抗のばらつき
を小さくすることができ、半導体集積回路装置の歩留ま
りと信頼性を向上することが可能である。

【００７７】また、図１９に示すレイアウトパターンを
用いることにより、容量素子の上部電極８ｂの表面およ
びサイドウォールスペーサで覆われていない多結晶シリ
コン膜６ｂの表面をシリサイド化することができる。前
記シリサイド化により、容量素子の寄生抵抗を低減する
ことができ、損失の少ない容量の実現が可能になる。

【００７８】その後の工程は、前記実施の形態１におけ
る図７と同様である。

【００７９】（実施の形態７）本実施の形態７の半導体
集積回路装置の製造方法は、前記実施の形態１と同じ工
程数で、第２の多結晶シリコン膜より抵抗素子を形成す
るものであり、その他の工程は前記実施の形態１と同様
である。したがって、それら同様の工程についての説明
は省略する。

【００８０】次に、上記した半導体集積回路装置の製造
方法を図２０〜図２４にしたがって説明する。

【００８１】本実施の形態７の半導体集積回路装置の製
造方法は、前記実施の形態１における図１の工程は同様
である。

【００８２】次に、図２０に示すように、フォトレジス
ト膜をマスクにしたドライエッチングで第２の多結晶シ
リコン膜をパターニングする際に、フィールド絶縁膜２
の表面に抵抗素子を形成する多結晶シリコン膜８ｄも同
時に形成する。また、後の工程にて、多結晶シリコン膜
８ｄの表面の接続孔を形成する領域を接続孔形成領域と
する。

【００８３】次に、多結晶シリコン膜８ｄ付近を拡大し
た図２１に示すように、前記実施の形態１の図２で説明
したサイドウォールスペーサ１１を形成する工程と同様
の工程にて、多結晶シリコン膜８ｄの側壁にもサイドウ
ォールスペーサ１１を形成する。次に、半導体基板１の
全面に絶縁膜１４を堆積し、続いて、前記接続孔形成領
域が露出し、それ以外を覆うようにフォトレジスト膜を
形成する。

【００８４】次に、図２２に示すように、前記実施の形
態１の図４と同様の工程にて、前記フォトレジスト膜を
マスクにして絶縁膜１４をエッチングする。

【００８５】次に、前記実施の形態１の図５と同様の工
程にて、前記フォトレジスト膜を除去した後、スパッタ
リング法を用いて半導体基板１の全面にチタン（Ｔｉ）
膜を堆積する。

【００８６】次に、図２３に示すように、前記実施の形
態１の図６の工程と同様の工程にて、多結晶シリコン膜
８ｄと前記チタン膜との界面にシリサイド化反応を生じ
させてチタンシリサイド膜１７を形成する。

【００８７】次に、図２４に示すように、前記実施の形
態１の図７の工程と同様の工程にて、半導体基板１の全
面にＣＶＤ法で酸化シリコンの絶縁膜１８を堆積した
後、絶縁膜１８および絶縁膜１４をエッチングして多結
晶シリコン膜８ｄに達する接続孔１９を形成した後、絶
縁膜１８上にアルミニウム、タングステンなどからなる
配線２０を形成する。

【００８８】このように、第２の多結晶シリコン膜を抵
抗素子に用いると、第１の多結晶シリコン膜を使った抵
抗素子とシート抵抗値の異なった抵抗素子を作成するこ
とが可能となり、工程数を変えることなく抵抗素子の種
類を増やすことが可能となる。

【００８９】（実施の形態８）本実施の形態８の半導体
集積回路装置の製造方法は、前記実施の形態１と同じ工
程数で、半導体基板に形成された半導体領域によって抵
抗素子を構成する、いわゆる拡散抵抗素子を有する半導
体集積回路装置の製造方法に本発明の技術思想を適用し
たものであり、その他の工程は前記実施の形態１と同様
である。したがって、それら同様の工程についての説明
は省略する。

【００９０】次に、上記した半導体集積回路装置の製造
方法を図２５〜図２８にしたがって説明する。

【００９１】本実施の形態８の半導体集積回路装置の製
造方法は、前記実施の形態１における図１の工程は同様
である。

【００９２】次に、図２５に示すように、フォトレジス
ト膜をマスクにしたドライエッチングで第２の多結晶シ
リコン膜をパターニングし、容量素子の上部電極８ｂと
ｎチャネル型電界効果トランジスタのゲート電極８ａを
形成する。続いて、前記実施の形態１における図２と同
様の方法にて低不純物濃度のｎ^-半導体領域９を形成す
る。

【００９３】次に、前記実施の形態１の図２と同様の工
程にて、多結晶シリコン膜６ａ、６ｂの側壁、ｎチャネ
ル型電界効果トランジスタのゲート電極８ａの側壁と容
量素子の上部電極８ｂ側壁にサイドウォールスペーサ１
１を形成し、続いて、実施の形態１の図２と同様の工程
にて、高不純物濃度のｐ⁺半導体領域１２を形成する。

【００９４】続いて、フォトレジスト膜をマスクにし
て、後の工程にて拡散抵抗素子が形成されるｎ型ウェル
３にリンまたはヒ素をイオン注入し、拡散抵抗素子を形
成する。前記リンまたはヒ素のイオン注入量によって拡
散抵抗素子の抵抗値は決まる。半導体基板がｎ型の単結
晶シリコンの場合には、拡散抵抗素子を形成するのはｐ
型ウェルとなり、この場合、ホウ素をｐ型ウェルにイオ
ン注入することで拡散抵抗素子を形成する。

【００９５】次に、前記フォトレジスト膜を除去した
後、拡散抵抗素子を形成した部分付近を拡大した図２６
に示すように、半導体基板１の全面に絶縁膜１４を堆積
し、続いて、接続孔を形成する箇所以外のｐ⁺半導体領
域１３の表面にのみフォトレジスト膜を形成する。

【００９６】次に、前記実施の形態１の図４と同様の工
程にて、前記フォトレジスト膜をマスクにして絶縁膜１
４をエッチングし、続いて、前記フォトレジスト膜を除
去する。

【００９７】次に、前記実施の形態１の図５と同様の工
程にて、スパッタリング法を用いて半導体基板１の全面
にチタン（Ｔｉ）膜を堆積する。

【００９８】次に、図２７に示すように、前記実施の形
態１の図６の工程と同様の工程にて、多結晶シリコン膜
８ｄと前記チタン膜との界面にシリサイド化反応を生じ
させてチタンシリサイド膜１７を形成する。

【００９９】次に、図２８に示すように、前記実施の形
態１の図７の工程と同様の工程にて、半導体基板１の全
面にＣＶＤ法で酸化シリコンの絶縁膜１８を堆積した
後、絶縁膜１８および絶縁膜１４をエッチングして多結
晶シリコン膜８ｄに達する接続孔１９を形成した後、絶
縁膜１８上にアルミニウム、タングステンなどからなる
配線２０を形成する。

【０１００】本実施の形態８の半導体集積回路装置の製
造方法により、前記実施の形態１と同じ工程数で任意の
抵抗値の拡散抵抗素子を形成することが可能になり、工
程数を変えることなく抵抗素子の種類を増やすことが可
能となる。

【０１０１】（実施の形態９）本実施の形態９の半導体
集積回路装置の製造方法は、電界効果トランジスタのゲ
ート電極と隣接した部分に、シリサイド化する領域とシ
リサイド化しない領域を作り分けるものであり、その他
の工程は前記実施の形態１〜８と同様である。したがっ
て、それら同様の工程についての説明は省略する。

【０１０２】次に、上記した半導体集積回路装置の製造
方法を図２９〜図３２にしたがって説明する。

【０１０３】本実施の形態９の半導体集積回路装置の製
造方法は、前記実施の形態１における図１〜図２の工程
までは同様である。

【０１０４】次に、前記実施の形態１における図３と同
様の工程にて、半導体基板１の全面に絶縁膜１４を堆積
する。

【０１０５】次に、図２９に示す本実施の形態９で用い
るレイアウトの一例のように、電界効果トランジスタの
ソース領域とドレイン領域の両方の領域のゲートと隣接
した部分に、シリサイド化する領域とシリサイド化しな
い領域を作り分けるパターンを形成する。

【０１０６】次に、電界効果トランジスタ付近を示した
図３０に示すように、シリサイド化しない部分にフォト
レジスト膜１５を形成する。このフォトレジスト膜で絶
縁膜１４をパターニングした後、半導体基板の全面にチ
タン膜を形成する。このチタン膜は、ゲート電極８ａ付
近では絶縁膜１４があるのでソース領域、ドレイン領域
に接触しないが、ゲート電極８ａから離れたところでは
ソース領域、ドレイン領域に接触している。すなわち、
本実施の形態９においては、絶縁膜１４が前記実施の形
態１等で説明したように、多結晶シリコン膜から形成さ
れる抵抗素子を保護する機能を有しているとともに、前
記チタン膜がソース領域、ドレイン領域と接触する箇所
を決定する膜としても機能している。続いて、図３１に
示すように、前記実施の形態１の図６と同様の工程にて
シリサイド化を生じさせ、ソース領域、ドレイン領域の
両側にて、ゲート電極から離してシリサイドを形成す
る。すなわち、ゲート電極の近傍には、シリサイドが形
成されていないが、ゲート電極から離れた箇所ではシリ
サイドが形成されている。このシリサイドが形成された
領域には、第１層配線（電極）が電気的に接続される。
したがって、前記実施の形態１と同様に、電界効果トラ
ンジスタのソース、ドレインと第１層配線との接触抵抗
を低減できる。その上、ゲート電極から離してシリサイ
ドを形成することにより、ドレイン耐圧、ソース耐圧を
向上することが可能になる。

【０１０７】また、図３２に示すレイアウトを用いて、
電界効果トランジスタのソース領域のみ、あるいはドレ
イン領域のみに、ゲートと隣接した部分にシリサイド化
される領域とシリサイド化しない領域を作り分けるパタ
ーンを形成し、図３３に示すように、前記シリサイド化
しない領域にフォトレジスト膜１５を形成することによ
り、図３４に示すように、ソース領域、ドレイン領域の
片側のみで、ゲート電極から離してシリサイドを形成す
る。前記シリサイドをゲート電極から離して形成するこ
とにより、電界効果トランジスタのドレイン耐圧が向上
し、ドレインコンダクタンスを向上させることが可能と
なる。

【０１０８】その後の工程は、前記実施の形態１におけ
る図７と同様である。

【０１０９】本実施の形態９は、前記抵抗素子を覆う絶
縁膜１４と、前記電界効果トランジスタのソース耐圧、
ドレイン耐圧を調整する絶縁膜１４を同じ工程で形成す
るので、工程の簡略化が可能である。

【０１１０】以上、本発明者によってなされた発明を、
発明の実施の形態に基づいて具体的に説明したが、本発
明は前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることは言うま
でもない。

【０１１１】たとえば、実施の形態８において、拡散抵
抗素子を形成するのにｎ型ウェル３にリンまたはヒ素を
イオン注入する場合を例示したが、ホウ素であってもよ
い。

【０１１２】また、前記実施の形態１〜９においては、
シリサイド層としてチタンシリサイドを例示したが、こ
れに限定されるものではなく種々変更可能であり、たと
えばコバルトシリサイドでもよい。

【０１１３】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）半導体基板表面および多結晶シリコン膜表面に選
択的にシリサイド化する箇所を形成することで、シリサ
イド化による多結晶シリコン膜より形成された抵抗素子
の低抵抗化を防ぐことができる。 （２）シリサイド化された電極を持つ電界効果トランジ
スタ、多結晶シリコン膜より形成された容量素子および
抵抗素子を用いた半導体集積回路の製造工程を簡素にす
ることができる。 （３）容量素子の上部電極、およびサイドウォールスペ
ーサで覆われていない前記容量素子の多結晶シリコン膜
を選択的にシリサイド化することで、容量素子の寄生抵
抗を低減することができ、損失の少ない容量が実現でき
る。 （４）接続孔の周辺部分のみがシリサイド化された抵抗
素子を形成することで、接触抵抗のばらつきを小さくす
ることができ、半導体集積回路装置の歩留まりと信頼性
を向上できる。 （５）第２の多結晶シリコン膜を抵抗素子に用いること
で、第１の多結晶シリコン膜を使った抵抗素子とシート
抵抗値の異なった抵抗素子を作成することが可能とな
り、工程数を変えることなく抵抗素子の種類を増やすこ
とができる。 （６）電界効果トランジスタのソース領域、ドレイン領
域の両側あるいは片側にて、ゲートから離してシリサイ
ドを形成することで、ドレイン耐圧、ソース耐圧を向上
することができる。

【図面の簡単な説明】

【図１】実施の形態１の半導体集積回路装置の製造方法
の一例をその工程順に示した要部断面図である。

【図２】図１に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図３】図２に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図４】図３に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図５】図４に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図６】図５に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図７】図６に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図８】実施の形態１の半導体集積回路装置のレイアウ
トパターンの一例である。

【図９】実施の形態２の半導体集積回路装置の製造方法
の一例をその工程順に示した要部断面図である。

【図１０】図９に続く半導体集積回路装置の製造工程中
の要部断面図である。

【図１１】実施の形態３の半導体集積回路装置の製造方
法の一例をその工程順に示した要部断面図である。

【図１２】実施の形態４の半導体集積回路装置の製造方
法の一例をその工程順に示した要部断面図である。

【図１３】図１２に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１４】実施の形態５の半導体集積回路装置の製造方
法の一例をその工程順に示した要部断面図である。

【図１５】図１４に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１６】実施の形態５の半導体集積回路装置のレイア
ウトパターンの一例である。

【図１７】実施の形態６の半導体集積回路装置の製造方
法の一例をその工程順に示した要部断面図である。

【図１８】図１７に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１９】実施の形態６の半導体集積回路装置のレイア
ウトパターンの一例である。

【図２０】実施の形態７の半導体集積回路装置の製造方
法の一例をその工程順に示した要部断面図である。

【図２１】図２０に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図２２】図２１に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図２３】図２２に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図２４】図２３に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図２５】実施の形態８の半導体集積回路装置の製造方
法の一例をその工程順に示した要部断面図である。

【図２６】図２５に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図２７】図２６に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図２８】図２７に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図２９】実施の形態９の半導体集積回路装置のレイア
ウトパターンの一例である。

【図３０】実施の形態９の半導体集積回路装置の製造方
法の一例をその工程順に示した要部断面図である。

【図３１】図３０に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図３２】実施の形態９の半導体集積回路装置のレイア
ウトパターンの一例である。

【図３３】実施の形態９の半導体集積回路装置の製造方
法の一例をその工程順に示した要部断面図である。

【図３４】図３３に続く半導体集積回路装置の製造工程
中の要部断面図である。

【符号の説明】

１ 半導体基板 ２ フィールド絶縁膜 ３ ｎ型ウェル ３ａ ｎ型ウェル ４ ｐ型ウェル ５ ゲート酸化膜 ６ａ 多結晶シリコン膜（第１の多結晶シリコン膜） ６ｂ 多結晶シリコン膜（第１の多結晶シリコン膜） ７ａ 誘電体膜 ７ｂ 誘電体膜 ８ａ ゲート電極（第２の多結晶シリコン膜） ８ｂ 上部電極（第２の多結晶シリコン膜） ８ｃ ゲート電極（第２の多結晶シリコン膜） ８ｄ 多結晶シリコン膜（第２の多結晶シリコン膜） ９ ｎ^-型半導体領域 １０ ｐ^-型半導体領域 １１ サイドウォールスペーサ １２ ｎ⁺型半導体領域 １３ ｐ⁺型半導体領域 １４ 絶縁膜 １５ フォトレジスト膜 １６ チタン膜 １７ チタンシリサイド膜 １８ 絶縁膜 １９ 接続孔 ２０ 配線 ２１ 素子分離領域パターン ２２ 第１多結晶シリコンパターン ２３ 第２多結晶シリコンパターン ２４ 接続孔パターン ２５ シリサイドパターン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/08 ３２１Ｆ 27/092 ３２１Ｎ 29/43 ３２１Ａ 29/78 29/46 Ｔ 21/336 29/78 ３０１Ｐ Ｆターム(参考） 4M104 AA01 BB01 BB25 CC01 CC05 DD04 DD16 DD37 DD64 DD84 FF14 GG09 GG10 GG14 GG19 HH15 5F038 AC05 AC09 AR09 EZ18 EZ20 5F040 DA00 DB03 DB09 DB10 DC01 EC01 EC07 EC13 EF02 EH05 EH07 EJ03 EK01 FA05 FB02 FC19 FC21 5F048 AA07 AA09 AC03 AC10 BA01 BB06 BB08 BB12 BC06 BE03 BF02 BF06 BF07 BG12 DA25

Claims (9)

【特許請求の範囲】
1. 【請求項1】 （ａ）半導体基板の表面に第1の多結晶シ
   リコン膜を堆積した後、その第1の多結晶シリコン膜を
   パターニングし、第１のパターンを形成する工程、
   （ｂ）前記半導体基板の表面に第２の多結晶シリコン膜
   を堆積した後、その第２の多結晶シリコン膜をパターニ
   ングし、第２のパターンを形成する工程、（ｃ）前記半
   導体基板の表面に第１の絶縁膜を堆積し、その第１の絶
   縁膜をエッチバックして、前記第１のパターンおよび前
   記第２のパターンの側壁にサイドウォールスペーサを形
   成する工程、（ｄ）前記半導体基板の表面に第２の絶縁
   膜を堆積した後、前記第１のパターンの表面の全部もし
   くは一部が覆われ、前記第２のパターンおよび前記半導
   体基板の表面に形成された半導体領域の表面の全部もし
   くは一部が露出されるように前記第２の絶縁膜をパター
   ニングする工程、（ｅ）前記半導体基板の表面に金属膜
   を堆積した後、前記半導体基板に熱処理を施す工程、
   （ｆ）前記半導体基板の表面の、未反応の前記金属膜を
   除去する工程、を含むことを特徴とする半導体集積回路
   装置の製造方法。
2. 【請求項２】 （ａ）半導体基板の表面に第1の多結晶
   シリコン膜を堆積した後、その第1の多結晶シリコン膜
   をパターニングし、第１のパターンを形成する工程、
   （ｂ）前記半導体基板の表面に第２の多結晶シリコン膜
   を堆積した後、その第２の多結晶シリコン膜をパターニ
   ングし、第２のパターンを形成する工程、（ｃ）前記半
   導体基板の表面に絶縁膜を形成し、その絶縁膜の表面に
   おいて、前記第１のパターンの全部もしくは一部を覆う
   ようにフォトレジスト膜を形成する工程、（ｄ）前記フ
   ォトレジスト膜をマスクにして前記絶縁膜をエッチバッ
   クすることにより、前記第１のパターンおよび前記第２
   のパターンの側壁にサイドウォールスペーサを形成し、
   前記第１のパターンの表面の全部もしくは一部に前記絶
   縁膜を残す工程、（ｅ）前記半導体基板の表面に金属膜
   を堆積した後、前記半導体基板に熱処理を施す工程、
   （ｆ）前記半導体基板の表面の、未反応の前記金属膜を
   除去する工程、を含むことを特徴とする半導体集積回路
   装置の製造方法。
3. 【請求項３】 （ａ）半導体基板の表面に形成された第
   １の多結晶シリコン膜の表面に第１の膜を形成し、前記
   第１の多結晶シリコン膜および前記第１の膜をパターニ
   ングし、第１のパターンを形成する工程、（ｂ）前記半
   導体基板の表面に第２の多結晶シリコン膜を堆積した
   後、その第２の多結晶シリコン膜をパターニングし、第
   ２のパターンを形成する工程、（ｃ）前記第１の多結晶
   シリコン膜の表面に形成された前記第１の膜に対し、エ
   ッチング速度が大きい絶縁膜を前記半導体基板の表面に
   形成し、その絶縁膜をエッチバックして、前記第１の多
   結晶シリコン膜上に前記第１の膜を残したまま、前記第
   １のパターンおよび前記第２のパターンの側壁にサイド
   ウォールスペーサを形成する工程、（ｄ）前記半導体基
   板の表面に金属膜を堆積した後、前記半導体基板に熱処
   理を施す工程、（ｅ）前記半導体基板の表面の、未反応
   の前記金属膜を除去する工程、を含むことを特徴とする
   半導体集積回路装置の製造方法。
4. 【請求項４】 請求項３記載の半導体集積回路装置の製
   造方法であって、前記（ｃ）工程の後、前記（ｄ）工程
   の前に、前記第１のパターンの表面上の第１の膜を選択
   的に除去する工程を含むことを特徴とする半導体集積回
   路装置の製造方法。
5. 【請求項５】 請求項３または４記載の半導体集積回路
   装置の製造方法であって、前記第１の膜は窒化シリコン
   膜であることを特徴とする半導体集積回路装置の製造方
   法。
6. 【請求項６】 （ａ）半導体基板の表面に第1の多結晶
   シリコン膜を堆積した後、その第1の多結晶シリコン膜
   をパターニングし、第１のパターンを形成する工程、
   （ｂ）前記半導体基板の表面に第２の多結晶シリコン膜
   を堆積した後、その第２の多結晶シリコン膜をパターニ
   ングし、第２のパターンを形成する工程、（ｃ）前記半
   導体基板の表面に第１の絶縁膜を堆積し、その第１の絶
   縁膜をエッチバックして、前記第１のパターンおよび前
   記第２のパターンの側壁にサイドウォールスペーサを形
   成する工程、（ｄ）前記半導体基板に不純物を導入する
   ことで、抵抗素子形成用の半導体領域を形成する工程、
   （ｅ）前記半導体基板の表面に第２の絶縁膜を堆積した
   後、前記第１のパターンの表面の全部もしくは一部が覆
   われ、前記第２のパターンおよび前記抵抗素子用の半導
   体領域の表面の全部もしくは一部が露出されるように前
   記第２の絶縁膜をパターニングする工程、（ｆ）前記半
   導体基板の表面に金属膜を堆積した後、前記半導体基板
   に熱処理を施す工程、（ｇ）前記半導体基板の表面の、
   未反応の前記金属膜を除去する工程、を含むことを特徴
   とする半導体集積回路装置の製造方法。
7. 【請求項７】 請求項１〜６のいずれか１項に記載の半
   導体集積回路装置の製造方法であって、前記第１のパタ
   ーンは抵抗素子を含み、前記第２のパターンは電界効果
   トランジスタのゲート電極を含むことを特徴とする半導
   体集積回路装置の製造方法。
8. 【請求項８】 請求項１〜６のいずれか１項に記載の半
   導体集積回路装置の製造方法であって、前記第１のパタ
   ーンは抵抗素子および容量素子の下部電極を含み、前記
   第２のパターンは容量素子の上部電極および電界効果ト
   ランジスタのゲート電極を含むことを特徴とする半導体
   集積回路装置の製造方法。
9. 【請求項９】 請求項７または８記載の半導体集積回路
   装置の製造方法であって、前記第２のパターンは第２の
   抵抗素子を含むことを特徴とする半導体集積回路装置の
   製造方法。