JPH08213342A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 電気抵抗の小さいかつ簡素なプロセスで製造
可能なポリシリコンからなるローカル配線を有する半導
体装置及びその製造方法を提供する。 【構成】 電極部シリサイド層９ａを付設したポリシリ
コン電極４ａと、ゲート酸化膜３ａと、基板部シリサイ
ド層９ｄを付設したソース・ドレイン領域８とを備えた
ＦＥＴを搭載する。さらに、フィールド酸化膜２の上か
ら活性領域内まで延びる第１ポリシリコン配線４ｂと、
第１ポリシリコン配線４ｂの上面と各側面全体とに接す
る配線部シリサイド層９ｂとを設ける。この配線部シリ
サイド層９ｂを基板部シリサイド層９ｄに接続させて、
配線部シリサイド層９ｂを含むポリシリコン配線４ｂを
ローカル配線として機能させる。ローカル配線のシリサ
イド層の断面積が大幅に増加して、配線抵抗値を大幅に
低減できる。製造工程で、アモルファスシリコン膜の形
成が不要となり、工程が簡素にかつ安定となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリサイド化された電
極を有するＦＥＴを搭載しかつソース・ドレインとゲー
トとを接続するポリシリコンローカル配線を備えた半導
体装置及びその製造方法に係り、特に抵抗値の低減及び
製造工程の安定化対策に関する。

【０００２】

【従来の技術】超ＬＳＩの分野では、最近素子の微細
化、高密度化、高速化、低消費電力化が進んでいる。そ
のため、超ＬＳＩを製造するためのプロセスにおいて
は、ＭＯＳトランジスタのポリシリコンゲート電極、ポ
リシリコン配線、ソース・ドレイン拡散層の抵抗を低減
し、ソース・ドレイン領域の容量を低減することで、素
子の微細化、高密度化、高速化、低消費電力化の向上を
図っている。その場合、一般的に、ＭＯＳトランジスタ
のポリシリコンゲート電極やソース・ドレイン領域、あ
るいはポリシリコン配線の抵抗を低減するための１つの
技術として、シリコンと金属の化合物であるシリサイド
を使用するシリサイドプロセスが知られている。また、
このシリサイドプロセスを介して形成される半導体装置
では、ソース・ドレイン領域の抵抗の低減が可能となる
ことから、ソース・ドレイン領域の面積の縮小と、ソー
ス・ドレイン領域の寄生容量の低減と、超ＬＳＩの高速
化とが可能となる。

【０００３】ここで、上記シリサイドプロセスの中で、
いわゆるサリサイド（Self AlignedSilicide ）プロセ
スと呼ばれるプロセスが開発されている。このサリサイ
ドプロセスでは、ＭＯＳトランジスタの構造として、下
層のポリシリコン電極と上層のシリサイド層とからなる
ゲート電極と、ソース・ドレイン領域に接するシリサイ
ド層とを備えたもので、工程中では、ポリシリコン電極
とソース・ドレイン領域とを同時にシリサイド化させる
ようにしている。すなわち、サリサイドプロセスを採用
すると、同一工程でゲート電極及びソース・ドレイン領
域をシリサイド化できるため、工程数が少なく、かつコ
ストも低コストになる。このような利点があるので、サ
リサイドプロセスは素子の微細化に必要なプロセスとし
て今後有望視され、研究開発も盛んになってきている。

【０００４】又、一方で、ソース・ドレイン領域とポリ
シリコン電極を局所的に接続するローカル配線（Local
Interconnection ）を使用することにより、ＬＳＩの高
集積化が行われている。

【０００５】以上説明したように、ＭＯＳトランジスタ
のゲート電極、ソース・ドレイン領域のシリサイド化お
よびローカル配線使用による接続を有効的に活用するこ
とにより、ＬＳＩの高集積化、高速化が行われている。
例えば、ＵＳＰ：４，８７３，２０４号に開示されるよ
うなサリサイド化されたポリシリコンローカル配線構造
を有する半導体装置がある。

【０００６】以下、上記公報に開示されるサリサイド構
造について、図４及び図５（ａ）〜（ｅ）を参照しなが
ら説明する。図４は、従来のサリサイド構造を有する半
導体装置の断面構造を示す。図４において、１はシリコ
ン基板である。２はシリコン基板１の上に形成される各
ＭＯＳトランジスタが配置される活性領域を取り囲んで
電気的に分離するために設けられたフィールド酸化膜で
ある。３はゲート酸化膜である。４ａは活性領域上に形
成されゲートとして機能するポリシリコン電極であり、
４ｂ，４ｃはフィールド酸化膜２上に形成されそれぞれ
配線として機能する第１，第２ポリシリコン配線であっ
て、上記ポリシリコン電極４ａ及び各ポリシリコン配線
４ｂ，４ｃは同時に堆積されたポリシリコン膜で構成さ
れている。そして、特に第１ポリシリコン配線４ｂはソ
ース・ドレイン領域８とポリシリコンゲート４ａとを接
続するローカル配線として機能するものである。また、
５はポリシリコン電極４ａ等を保護するために形成され
た保護酸化膜である。６はトランジスタの信頼性向上と
して動作時の局所的な電界を緩和するために低濃度の不
純物をドープして形成された低濃度ソース・ドレイン領
域である。７はサイドウォールであり、いわゆるＬＤＤ
構造を採用するときに、高濃度ソース・ドレイン領域を
形成する時のイオン注入マスクとして使用されるもので
ある。８は高濃度の不純物をドープして形成された高濃
度ソース・ドレイン領域である。高濃度ソース・ドレイ
ン領域８は、Ｎーｃｈトランジスタでは、例えばＡｓ等
が注入されたｎ+ 領域であり、Ｐーｃｈトランジスタで
は、例えばＢＦ2 等が注入されたｐ+ 領域である。９ａ
はポリシリコン電極４ａの上に形成された電極部シリサ
イド層であり、９ｂは第１ポリシリコン配線４ｂの上に
形成された第１配線部シリサイド層であり、９ｃは第２
ポリシリコン配線４ｃの上に形成された第２配線部シリ
サイド層であり、９ｄは高濃度ソース・ドレイン領域８
の上に形成された基板部シリサイド層であって、各シリ
サイド層９ａ〜９ｄは、サリサイドプロセスでポリシリ
コン電極４ａ、各ポリシリコン配線４ｂ，４ｃ，及び高
濃度ソース・ドレイン領域８の表面付近の部分を同時に
シリサイド化することで形成される。そのうち第１配線
部シリサイド層９ｂは、第１ポリシリコン配線４ｂの上
面からサイドウォール７及びフィールド酸化膜２の上を
介してソース・ドレイン領域８上に至る部分に形成され
ている。つまり、この第１配線部シリサイド層９ｂを介
して高濃度ソース・ドレイン領域８とポリシリコンゲー
ト４ａとが接続される構造となり、第１配線部シリサイ
ド層９ｂを含む第１ポリシリコン配線４ｂがローカル配
線として機能することになる。シリサイド材料として
は、一般的にＴｉＳｉ2 等の材料が多く用いられている
が、その他のシリサイド材料として、ＣｏＳｉ2 ，Ｎｉ
Ｓｉ、ＷＳｉ，ＰｔＳｉ2 等も用いられている。

【０００７】図４に示す構造を有する半導体装置におい
ては、ポリシリコン電極４ａ、各ポリシリコン配線４
ｂ，４ｃ及び高濃度ソース・ドレイン領域８に接するシ
リサイド層９ａ〜９ｄが形成されているので、ポリシリ
コン電極４ａ，各ポリシリコン配線４ｂ，４ｃ及びソー
ス・ドレイン領域の抵抗値を、例えばシート抵抗値で５
Ω／□程度に低減し得る。

【０００８】次に、図５（ａ）〜（ｅ）を参照しなが
ら、従来のサリサイド構造を有するＭＯＳトランジスタ
の製造方法について説明する。

【０００９】まず、図５（ａ）に示すように、シリコン
基板１の表面付近の領域において、フィールド酸化膜２
で囲まれる活性領域の中に、ゲート酸化膜３とポリシリ
コン電極４ａとを形成し、全面に保護酸化膜５を形成す
る。このとき、フィールド酸化膜２の上にも、ポリシリ
コン電極４ａと同時に堆積され同時にパターニングされ
たポリシリコン配線４ｂ及び保護酸化膜５が形成されて
いる。さらに、ゲート電極４ａ及び保護酸化膜５をマス
クとして、シリコン基板１の活性領域内に不純物イオン
を低濃度で注入し、低濃度ソース・ドレイン領域６を形
成する。その後、化学的気相成長法（ＣＶＤ）を用いて
堆積した厚い酸化膜に異方性エッチングを施して、ポリ
シリコン電極４ａ及び各ポリシリコン配線４ｂ，４ｃの
両側方に、サイドウォール７を形成する。さらに、ポリ
シリコン電極４ａ及びサイドウォール７をマスクとし
て、シリコン基板１の活性領域内に不純物イオンを高濃
度で注入し、高濃度ソース・ドレイン領域８を形成す
る。

【００１０】次に、図５（ｂ）に示すように、ポリシリ
コン電極４ａ，各ポリシリコン配線４ｂ，４ｃ及び高濃
度ソース・ドレイン領域８の上に残存する保護酸化膜５
をウェット処理により除去し、ポリシリコン膜及びシリ
コン基板の表面を露出させた後、スパッタリング法を用
いて、基板の全面上に基板の全面上に金属膜１２（例え
ばチタン膜）及びアモルファスシリコン膜１３を順次堆
積する。

【００１１】次に、図５（ｃ）に示すように、レジスト
マスク（図示せず）を用いて、アモルファスシリコン膜
１３をパターニングし、アモルファスシリコン膜１３の
うち第１ポリシリコン配線４ｂの周囲からソース・ドレ
イン領域８の一部の上に至る領域を残して、他の領域を
除去する。

【００１２】さらに、図５（ｄ）に示すように、６００
℃〜７００℃でＲＴＡ（Rapid Thermal Annealing ）処
理［急速熱処理］を行い、ポリシリコン電極４ａ，各ポ
リシリコン配線４ｂ，４ｃ及び高濃度ソース・ドレイン
領域８を構成するシリコンとチタンとを反応させて、Ｔ
ｉＳｉ2 膜からなるシリサイド層１１ａ〜１１ｄを形成
する。ただし、第２配線部シリサイド層９ｂは、アモル
ファスシリコン膜１３のシリコンとチタン膜１２のチタ
ンとが反応して形成される。このとき、アモルファスシ
リコン膜１３が除去された箇所では、フィールド酸化膜
２及びサイドウォール７の上のチタン膜１２は、下地に
シリコンが存在しないためシリサイド化されないで、未
反応のチタンで構成されている。

【００１３】その後、ウェットエッチングを行なって、
各シリサイド層１１ａ〜１１ｄは残しながら、フィール
ド酸化膜２及びサイドウォール７の上の未反応チタンか
らなるチタン膜１２のみを選択的に除去する。通常、選
択ウェットエッチング液として、アンモニア−過酸化水
素水や硫酸−過酸化水素水等を用いる。

【００１４】ただし、図５（ｄ）に示す各シリサイド層
１１ａ〜１１ｄを構成するＴｉＳｉ2 膜（Ｃ４９）は、
熱処理温度が比較的低い温度（６００℃〜７００℃）で
形成される膜で抵抗率が若干高い。そこで、図５（ｅ）
に示すように、形成されたシリサイド層（ＴｉＳｉ2 ）
１１ａ〜１１ｄの抵抗を更に低下させるために、２回目
のＲＴＡ処理を比較的高温（７５０℃〜８５０℃）で行
なって、抵抗率の低いＴｉＳｉ2 膜（Ｃ５４）からなる
シリサイド層９ａ〜９ｄを形成する。その後の工程にお
ける基板の断面状態の図示は省略するが、層間絶縁膜の
堆積、平坦化、コンタクトホールの開口、金属配線膜の
堆積、金属配線の形成等を行って、ＬＳＩを形成してい
く。

【００１５】以上のような工程によって、図４に示すよ
うなサリサイド構造を有するＭＯＳトランジスタを搭載
した半導体装置を製造することができる。そして、ソー
ス・ドレイン領域、ポリシリコン配線のシリサイド化、
シリサイド層によるローカル配線の形成により、抵抗値
を削減し、ＬＳＩの微細化、高密度化、高速化を促進さ
せることが可能となる。

【００１６】

【発明が解決しようとする課題】以上のように、超ＬＳ
Ｉの性能向上を行う上で開発，実用化が進められてきた
サリサイドプロセスであるが、超ＬＳＩの微細化が進み
設計ルールも０．３５μｍ，０．２５μｍと微細化され
ていくにともない、ポリシリコン電極及びフイールド酸
化膜上のポリシリコン配線の幅も０．３５μｍ，０．２
５μｍと細線化されていく。そして、このようなポリシ
リコン電極，ポリシリコン配線の細線化に伴い、ポリシ
リコン膜の単位面積当たりの抵抗値（シート抵抗値）は
変化しないが、ポリシリコン膜そのものの抵抗値はその
幅の逆数に比例して増加するという問題がある。

【００１７】特に問題となるのは、シリサイド材料とし
て最も多く使用され、プロセス上最も導入が容易なＴｉ
Ｓｉ2 膜の場合であり、ポリシリコン膜の幅が１．０μ
ｍを下回るようになると単位面積当たりの抵抗値（シー
ト抵抗値）自体が非常に上昇するという特性を持つ。し
たがって、ＴｉＳｉ2 の場合、設計ルールが０．３５μ
ｍ，０．２５μｍと微細化された場合、１．０μｍを上
回る配線のシート抵抗にくらべ、細小線幅の０．３５μ
ｍ，０．２５μｍの配線のシート抵抗値は非常に高くな
り、シリサイド化したＬＳＩ配線として、その有効性を
発揮できなくなる（日経マイクロデバイス ６月号，１
９９４，５２〜５９頁参照）。なお、ＴｉＳｉ2 以外の
高融点材料としてＣｏＳｉ2 、ＮｉＳｉ等があり、これ
らの材料はＴｉＳｉ2 にくらべ比較的、細線化による単
位面積当たりの抵抗値（シート抵抗値）の増加は少ない
が、細線化が更に進むと、やはりＴｉＳｉ2 と同様の問
題が発生するつまり抵抗値が増大する虞れがあったり、
実用化が困難であるという問題がある。

【００１８】さらに、図４に示すフイールド酸化膜上で
ローカル配線として機能する第１配線部シリサイド層９
ｂの場合、アモルファスシリコン膜１３を構成するシリ
コンとチタン膜１２を構成するチタンとの熱的反応によ
りシリサイド層（ＴｉＳｉ2）が形成されるが、アモル
ファスシリコンによるチタン等のシリサイド化反応は、
ポリシリコンや単結晶シリコンによるシリサイド化反応
とは同じ条件下で行なうことができない。そのため、シ
ート抵抗値もアモルファスシリコンの堆積条件で異なっ
てくる。従って、シリコン基板（ソース・ドレイン領域
８），ポリシリコン電極４ａ及び第２ポリシリコン配線
４ｃに接するシリサイド層９ａ，９ｃ，９ｄのシート抵
抗値の安定化に加え、ローカル配線として使用する第１
配線部シリサイド層９ｂのシート抵抗値の安定化処理を
行う必要性があり、種々のシート抵抗値を安定化させ、
歩留まり良く形成するには困難がある。さらに、アモル
ファスシリコン膜１３を堆積するための装置や、アモル
ファスシリコン膜１３を堆積するための条件等を最適化
する堆積工程、適正なアモルファスシリコン膜１３のエ
ッチング工程等がまだ確立されていないという問題があ
る。

【００１９】なお、上記図５（（ｂ）に示す工程で、ア
モルファスシリコン膜１３の代りにポリシリコン膜を堆
積しようとすると、ポリシリコン膜は６００℃程度でＣ
ＶＤ法により堆積せざるを得ず、ポリシリコン膜の堆積
と同時に下地のチタン膜と反応して全面にシリサイド層
が形成されてしまう。したがって、アモルファスシリコ
ン膜の代わりにポリシリコン膜を堆積するのは、現在の
技術では困難である。

【００２０】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、シリサイド層を含むポリシリコンロ
ーカル配線を備えた半導体装置の構造又は製造方法とし
て、アモルファスシリコン膜の形成を必要とせず、かつ
ローカル配線全体としての抵抗値の極めて小さな半導体
装置及びその製造方法を提供することにある。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明が講じた手段は、半導体装置の構成
として、シリコン基板の活性領域を取り囲むフィールド
絶縁膜と、上記活性領域内のシリコン基板の上に設けら
れゲートとして機能するポリシリコン電極と、該ポリシ
リコン電極の両側方に形成され絶縁膜からなる電極部サ
イドウォールと、活性領域の上記ポリシリコン電極の両
側方に位置するシリコン基板に形成されたソース・ドレ
イン領域と、上記ポリシリコン電極の少なくとも上面に
接して形成されシリコンと金属との化合物からなる電極
部シリサイド層と、上記ソース・ドレイン領域の上面に
接して形成されシリコンと金属との化合物からなる基板
部シリサイド層とを有するＦＥＴと、上記フィールド絶
縁膜の上から上記活性領域内の上記ポリシリコン電極の
側方に位置するシリコン基板面の上にまで延びるポリシ
リコン配線と、該ポリシリコン配線の上面と各側面全体
とに接して形成されシリコンと金属との化合物からなる
配線部シリサイド層とを設ける。

【００２２】そして、上記配線部シリサイド層を、上記
ポリシリコン配線先端の側面上の基端部で上記基板部シ
リサイド層に接続させて、配線部シリサイド層を含むポ
リシリコン配線がローカル配線として機能させるように
構成したものである。

【００２３】請求項２の発明が講じた手段は、請求項１
の発明において、上記ポリシリコン配線が活性領域内ま
で延びる部分では、ポリシリコン配線とシリコン基板と
の間に厚さが２０ｎｍ以下の絶縁膜を介設する構成とし
たものである。

【００２４】請求項３の発明が講じた手段は、半導体装
置の製造方法として、シリコン基板の表面付近の領域に
活性領域を取り囲むフィールド絶縁膜を形成する工程
と、上記活性領域内のシリコン基板上にゲート絶縁膜を
形成する工程と、上記ゲート絶縁膜及びフィールド絶縁
膜の上にポリシリコン膜を堆積する工程と、上記ポリシ
リコン膜の一部をエッチングにより除去して、上記活性
領域内にポリシリコン電極を形成する一方、上記フィー
ルド絶縁膜上から活性領域のシリコン基板上まで延びる
ポリシリコン配線を形成する工程と、上記ポリシリコン
電極の両側方に絶縁膜からなるサイドウォールを形成す
る工程と、上記活性領域の上記ポリシリコン電極の両側
方に位置するシリコン基板内に不純物を導入してソース
・ドレイン領域を形成する工程と、上記ポリシリコン電
極の上面とポリシリコン配線の上面と各側面全体とが露
出した状態で、基板の全面上に金属膜を堆積する工程
と、高温熱処理により、上記金属膜を構成する金属とポ
リシリコン電極及びポリシリコン配線を構成するシリコ
ンとを反応させて、ポリシリコン電極の少なくとも上面
に接する電極部シリサイド層と、ポリシリコン配線の上
面及び各側面に全体に接する配線部シリサイド層と、ソ
ース・ドレイン領域のシリコン基板面に接する基板部シ
リサイド層を形成する工程と、上記各シリサイド層を除
く未反応金属膜を除去する工程とを設ける。

【００２５】そして、上記配線部シリサイド層を上記ポ
リシリコン配線先端の側面上の基端部で上記基板部シリ
サイド層に接続させる方法である。

【００２６】請求項４の発明が講じた手段は、請求項３
の発明において、上記フィールド絶縁膜を形成する工程
では、シリコン酸化膜からなるフィールド絶縁膜を形成
し、上記サイドウォールを形成する工程では、シリコン
窒化膜（Ｓｉx Ｎy ）を形成した後、異方性エッチング
を行なうことにより、ポリシリコン電極及びポリシリコ
ン配線の各側方にサイドウォールを形成し、ポリシリコ
ン電極の上方を覆うエッチング用酸化膜を形成して、熱
燐酸を用いたウェットエッチングにより、酸化膜との高
い選択比を維持しながらポリシリコン配線の側方のサイ
ドウォールを選択的に除去する方法である。

【００２７】

【作用】以上の半導体装置の構造又は半導体装置の製造
方法により、各請求項の発明では、下記の作用が奏され
る。

【００２８】請求項１又は２の発明では、ＦＥＴが配設
されている活性領域内で、フィールド絶縁膜上から活性
領域のポリシリコン電極の側方の部分まで延びるポリシ
リコン配線に接する配線部シリサイド層が基板部シリサ
イド層と接続されている。すなわち、ＦＥＴのソース・
ドレイン領域がポリシリコン配線と各シリサイド層を介
して接続されているので、配線部シリサイド層を含むポ
リシリコン配線がローカル配線として機能する。そし
て、配線部シリサイド層は、ポリシリコン配線の上面だ
けでなく側面にも接するように形成されているので、シ
リサイド層の断面積が実効的に増加し、配線抵抗値が大
幅に低減される。又、ポリシリコン配線自体が活性領域
まで延びかつサイドウォールが付設されていないので、
ポリシリコン配線の側部及び活性領域のシリコン基板を
シリサイド化するだけでポリシリコン配線とソース・ド
レイン領域とが接続される構造となり、半導体装置を形
成するためのプロセスも簡素化される。

【００２９】請求項３の製造方法により、請求項１の構
造を有する半導体装置が容易に得られる。しかも、ロー
カル配線とソース・ドレイン領域とを接続するシリサイ
ド層を形成するに際し、ポリシリコン配線を構成するシ
リコン及びソース・ドレイン領域を構成するシリコンと
金属膜を構成する金属との反応により、互いに接続され
る配線部シリサイド層と基板部シリサイド層とが同時に
形成される。したがって、ローカル配線として機能する
配線部シリサイド層を形成する際にも、アモルファスシ
リコン膜を別途形成する必要がなく、熱処理条件等のプ
ロセス条件が簡素化されるとともに安定化する。

【００３０】請求項４の発明では、サイドウォールを構
成するシリコン窒化膜と酸化膜とはエッチングの選択比
が大きいので、サイドウォールの一部を除去する際に、
シリコン酸化膜で構成されるフィールド絶縁膜等の損傷
がほとんど生じることがなく、特性の良好な半導体装置
が形成されることになる。

【００３１】

【実施例】以下、本発明の実施例について、図１，図２
及び図３（ａ）〜（ｆ）を参照しながら説明する。

【００３２】図２は、半導体装置の立体的な構造を示
し、図１は、図２に示すＩ−Ｉ線における半導体装置の
断面構造を示す。図１及び図２において、１はシリコン
基板を示す。２は各々の活性領域を区画するために設け
られたフィールド酸化膜を示し、該フィールド酸化膜２
は、ＬＯＣＯＳ分離法によって形成された厚さが４００
ｎｍのシリコン酸化膜で構成されている。３ａはゲート
酸化膜を示し、厚さが９ｎｍのシリコン酸化膜で構成さ
れている。４ａは、ゲートとして機能するポリシリコン
電極を示し、該ポリシリコン電極４ａは、幅が０．４０
μｍ（４００ｎｍ）、厚さが３３０ｎｍのポリシリコン
膜からなり、ポリシリコン膜内にはＡｓがイオン注入に
よりドープされている。また、４ｂはフィールド酸化膜
２の上から活性領域内のシリコン基板上に亘る領域に形
成された第１ポリシリコン配線を示し、該第１ポリシリ
コン配線４ｂはローカル配線として機能するものであ
る。ただし、第１ポリシリコン配線４ｂとシリコン基板
との間には、ゲート酸化膜３ｂが介設されている。４ｃ
は、フィールド酸化膜２の上にポリシリコン電極４ａと
連続して形成され配線として機能する第２ポリシリコン
配線を示す。上記各ポリシリコン配線４ｂ，４ｃは、上
記ポリシリコン電極４ａを構成するポリシリコン膜と同
じ材料，同じ幅及び厚さで構成されている。５は、ポリ
シリコン電極４ａ等を保護するために形成された保護酸
化膜を示し、該保護酸化膜５は、厚さが約１０ｎｍのシ
リコン膜からなる。６は、シリコン基板１の活性領域内
に不純物イオンを低濃度で注入して形成された低濃度ソ
ース・ドレイン領域を示す。７はポリシリコン電極４ａ
の両側方に形成されたサイドウォールを示し、該サイド
ウォール７は、幅１２０ｎｍのＳｉ3 Ｎ4 膜で構成され
ている。そして、図１に示す断面部分において、各ポリ
シリコン配線９ｂ，９ｃの側部にはサイドウォールは形
成されていない。８は、シリコン基板１の活性領域内に
不純物イオンを高濃度で注入して形成された高濃度ソー
ス・ドレイン領域を示し、上記低濃度ソース・ドレイン
領域６に対してポリシリコン電極４ａとは対向する側に
位置する。そして、上記ポリシリコン電極４ａの上面に
接して電極部シリサイド層９ａが形成され、上記第１ポ
リシリコン配線４ｂの上面及び各側面に接して第１配線
部シリサイド層９ｂが形成され、第２ポリシリコン配線
４ｃの上面及び両側面に接して第２配線部シリサイド層
９ｃが形成され、高濃度ソース・ドレイン領域８に接し
て基板部シリサイド層９ｄが形成されている。これらの
各シリサイド層９ａ〜９ｄは、いずれもポリシリコン膜
又はシリコン基板を構成するシリコンとチタンとの反応
により形成された厚さが１００ｎｍのＴｉＳｉ2 膜で構
成されている。

【００３３】特に、本実施例の特徴として、第１配線部
シリサイド層９ｂと基板部シリサイド層９ｄとは、第１
ポリシリコン配線４ｂ先端の側面上の基端部で構造的・
電気的に接続されており、第１配線部シリサイド層９ｂ
を介して、ソース・ドレイン領域８とポリシリコン電極
とが電気的に接続されている。

【００３４】ただし、本実施例以外の材種や寸法からな
るＳｉ3 Ｎ4 膜以外の絶縁膜サイドウォールスペーサの
使用、ＣｏＳｉ2 ，ＮｉＳｉ等のシリサイド膜の使用、
および、上記膜厚以外の設定ももちろん可能である。

【００３５】本実施例のように、ゲートとして機能する
ポリシリコン電極９ａの両側方にはサイドウォールを残
し、フィールド酸化膜２の上のポリシリコン配線の側部
にはサイドウォールを形成しないことで、各ポリシリコ
ン配線の上面だけでなく両側部にシリサイド層を形成す
ることができ、シリサイド化面積を実効的に増加させる
ことが可能となり、配線抵抗値を大幅に低減できる。本
実施例において、例えば、ポリシリコン配線幅が４００
ｎｍである場合、ポリシリコン膜厚が３３０ｎｍである
から、ポリシリコン配線上部、側壁部の合計１０６０ｎ
ｍがシリサイド化される。一方、従来例ではポリシリコ
ン配線の側壁には絶縁膜サイドウォールが存在するた
め、配線上部４００ｎｍしかシリサイド化されない。し
たがって、本実施例では従来例にくらべ２．６５倍のシ
リサイド化面積が得られ、単純計算で０．３８倍に抵抗
値を低減できる。

【００３６】また、第１ポリシリコン配線４ｂはＭＯＳ
トランジスタのポリシリコン電極４ａと同時に堆積形成
したポリシリコン膜で構成されている。さらに、第１ポ
リシリコン配線４ｂが活性領域内の基板上まで延び、こ
の第１ポリシリコン配線４ｂの先端部が薄いゲート酸化
膜３ｂを介してソース・ドレイン領域８に近接してい
て、第１ポリシリコン配線４ｂ先端の側面上の基端部で
第１配線部シリサイド層９ｂと基板部シリサイド層９ｄ
とが電気的にも構造的にも接続される構造となってい
る。したがって、ＭＯＳトランジスタのゲートとして機
能するポリシリコン電極４ａとソース・ドレイン領域８
とを第１配線部シリサイド層９ｂを含む第１ポリシリコ
ン配線４ｂにより接続することが可能となり、第１配線
部シリサイド層９ｂを含む第１ポリシリコン配線４ｂは
ローカル配線として使用できる。加えて、後述のよう
に、ローカル配線の一部を構成するシリサイド層を形成
するのに従来のごとくアモルファスシリコンのようなポ
リシリコン以外の新たな物質を用いる必要がなくなる。
すなわち、プロセス上で新たな物質との反応制御が不要
となり、一般的なシリコン基板（ソース・ドレイン領
域）およびポリシリコン膜のシリサイド化のみの制御で
形成可能となるので、プロセスの簡素化と安定化とを図
ることができる。

【００３７】次に、上記図１及び図２に示す半導体装置
の構造を実現するための工程について、図３（ａ）〜
（ｆ）を参照しながら説明する。

【００３８】まず、図３（ａ）に示すように、シリコン
基板１の表面付近の領域において、活性領域を取り囲む
ためのフィールド酸化膜２を形成し、活性領域内及びフ
ィールド酸化膜２の上にシリコン酸化膜及びポリシリコ
ン膜を堆積した後、これらの膜を同時にパターニングし
て、ゲート酸化膜３ａ及びポリシリコン電極４ａと、第
１ポリシリコン配線４ｂ及びゲート酸化膜３ｂと、第２
ポリシリコン配線４ｃとを形成し、全面に保護酸化膜５
を形成する。本実施例では、フィールド酸化膜２を形成
する際。ＬＯＣＯＳ分離法を用い、厚さが４００ｎｍの
シリコン酸化膜でフィールド酸化膜２を形成している。
ゲート酸化膜３ａ等を構成するシリコン酸化膜の厚さは
９ｎｍである。ポリシリコン電極４ａ及び各ポリシリコ
ン配線４ｂ，４ｃを形成する際、厚さが３３０ｎｍのポ
リシリコン膜を堆積し、これを幅０．４０μｍの細線に
パターニングしている。さらに、ポリシリコン電極４
ａ，第１ポリシリコン配線４ｂ及び保護酸化膜５をマス
クとして、活性領域のシリコン基板１内に不純物イオン
を低濃度で注入し、低濃度ソース・ドレイン領域６を形
成する。その後、化学的気相成長法（ＣＶＤ）を用いて
堆積した厚いシリコン窒化膜に異方性エッチングを施し
て、ポリシリコン電極４ａ及び各ポリシリコン配線４
ｂ，４ｃの両側方にサイドウォール７を形成する。ただ
し、サイドウォール７を形成する際、厚さが１２０ｎｍ
のＳｉ3 Ｎ4 膜を堆積し、異方性エッチングを行なっ
て、幅が１２０ｎｍ，厚さが３３０ｎｍのサイドウォー
ル７を形成する。

【００３９】次に、図３（ｂ）に示すように、ＣＶＤ法
にて厚みが２０ｎｍのエッチング用酸化膜１０を堆積す
る。このエッチング用酸化膜１０は、各ポリシリコン配
線４ｂ，４ｃの側方のサイドウォールをエッチングする
際、ポリシリコンゲート４ａの両側のサイドウォールが
エッチングされないように保護する酸化膜である。

【００４０】そして、図３（ｃ）に示すように、ＮＨ4
Ｆ対ＨＦが２０対１の溶液を用いてエッチング用酸化膜
１０及び保護膜５をエッチングし、ＭＯＳトランジスタ
のポリシリコン電極４ａを含む活性領域（図２に示すよ
うに、ポリシリコン電極４ａに近接する第２ポリシリコ
ン配線４ｃの一部を含む）の上のエッチング用酸化膜１
０を残して、フィールド酸化膜２の上のエッチング用酸
化膜１０及び各ポリシリコン配線４ｂ，４ｃ上の保護膜
５を除去した後、熱燐酸を用いて、このエッチング用酸
化膜１０が除去された部分に露出したサイドウォール７
のみを除去する。このサイドウォール７を構成するＳｉ
3 Ｎ4 膜のウェットエッチングは、濃度制御された１５
０℃の熱燐酸溶液（Ｈ3 ＰＯ4 ）を使用し、Ｓｉ3 Ｎ4
膜のエッチングレートを３５Ａ／ｍｉｎ、シリコン酸化
膜，ポリシリコン膜のエッチングレートを１Ａ／ｍｉｎ
以下にし、エッチング選択比を非常に向上させた状態で
エッチングしている。したがって、エッチング用酸化膜
１０で覆われた領域ではサイドウォール７はエッチング
されない。又、フイールド酸化膜２もほとんどエッチン
グされないため分離リーク等の発生もなく安定してトラ
ンジスタを形成できる。

【００４１】次に、図３（ｄ）に示すように、活性領域
上のエッチング用酸化膜１０と、第１，第２ポリシリコ
ン配線４ｂ，４ｃの側部に残る保護酸化膜５とを、ＮＨ
4 Ｆ対ＨＦが２０対１の溶液によるウェットエッチング
により除去し、この上方から高濃度で不純物の注入を行
なって、高濃度ソース・ドレイン領域８を形成する。そ
の後、注入不純物を活性化するための熱処理を行ない、
ポリシリコン電極４ａ、ソース・ドレイン領域８上に残
存する酸化膜をウェット処理により除去した状態であ
る。

【００４２】次に、図３（ｅ）に示すように、基板の全
面上に厚さが５０ｎｍのチタン膜１２を堆積する。そし
て、ＲＴＡ処理［急速熱処理］を行い、ポリシリコン電
極４ａ，ポリシリコン配線４ｂ，４ｃ及び高濃度ソース
・ドレイン領域８の構成材料であるシリコンとチタン膜
１２の構成材料であるチタンとを反応させて、ＴｉＳｉ
2 からなるシリサイド層を形成した後、ウェットエッチ
ングにより未反応チタンを除去する。

【００４３】そして、図３（ｆ）に示すように、シリサ
イド層の抵抗を更に低下させるために２回目のＲＴＡ処
理を行って、ポリシリコン電極４ａの上面に接する電極
部シリサイド層９ａと、第１ポリシリコン配線４ｂの上
面及び側面に接する第１配線部シリサイド層９ｂと、第
２ポリシリコン配線４ｃの上面及び側面に接する第２配
線部シリサイド層９ｃと、高濃度ソース・ドレイン領域
８の上面に接する基板部シリサイド層９ｄとを形成す
る。この状態で、第１配線部シリサイド層９ｂと基板部
シリサイド層９ｄとは互いに電気的・構造的に接続され
ている。

【００４４】その後、層間絶縁膜の堆積、平坦化、コン
タクトホールの開口、金属配線膜の堆積、金属配線の形
成等を行って、ＬＳＩを形成した。

【００４５】以上の製造方法により、図１及び図２で説
明した構造を有するＭＯＳトランジスタを搭載した半導
体装置を得ることができる。本実施例の製造方法では、
従来の製造方法と異なり、ローカル配線として機能する
第１ポリシリコン配線４ｂをシリサイド化する際、アモ
ルファスシリコン膜を形成する必要がないので、ＴｉＳ
ｉ2 を形成する際の熱処理条件が、ポリシリコン膜及び
シリコン基板を構成する結晶性シリコンとチタンとの反
応を生ぜしめる条件に単純化され、工程上の複雑さや不
安定さを招くことがない。

【００４６】なお、本実施例では、サイドウォールスペ
ーサを構成する材料としてシリコン窒化膜（Ｓｉ3 Ｎ4
膜）を使用したが、シリコン酸化膜やその他の材料を使
用してもよい。

【００４７】また、本実施例では、シリサイド材料とし
てＴｉＳｉ2 を使用したが、その他の材料、例えば、Ｃ
ｏＳｉ2 ，ＮｉＳｉ等で構成されるシリサイド層を形成
してもよい。

【００４８】さらに、本実施例では、第２ポリシリコン
配線４ｃの上面及び各側面に接する第２配線部シリサイ
ド層９ｃを設けたが、第２配線部シリサイド層９ｃは、
第２ポリシリコン配線４ｃの上面だけに接する構造とな
っていてもよい。すなわち、少なくともローカル配線と
して機能する第１ポリシリコン配線４ｂの上面及び各側
面に接する第１配線部シリサイド層９ｂが形成されてい
ればよい。また、本実施例では、電極部シリサイド層９
ａはポリシリコン電極４ａの上面にのみ接する構造とし
たが、ポリシリコン電極４ａの上面だけなく側面にも接
する構造としてもよい。

【００４９】

【発明の効果】以上説明したように、請求項１又は２の
発明によれば、ＦＥＴのソース・ドレイン領域がポリシ
リコン配線と各シリサイド層を介して接続されるように
構成し、配線部シリサイド層を含むポリシリコン配線が
ローカル配線として機能させるようにしたので、配線抵
抗値の大幅な低減と、半導体装置を形成するためのプロ
セスの簡素化とを図ることができる。

【００５０】請求項３の発明によれば、請求項１の構造
を有する半導体装置が容易に得られる。しかも、ローカ
ル配線とソース・ドレイン領域とを接続するシリサイド
層を形成するに際し、アモルファスシリコン膜を別途形
成する工程の省略により、プロセスの簡素化と安定化と
を図ることができる。

【００５１】請求項４の発明によれば、請求項３の発明
の効果に加えて、サイドウォールをエッチングにより除
去する際にも、フィールド絶縁膜等を構成する酸化膜の
損傷を回避することができ、よって、特性の良好な半導
体装置の形成を図ることができる。

【図面の簡単な説明】

【図１】実施例に係る半導体装置の構造を示す断面図で
ある。

【図２】実施例に係る半導体装置の立体構造を示す斜視
図である。

【図３】実施例に係る半導体装置の製造工程における構
造の変化を示す断面図である。

【図４】従来の半導体装置の構造を示す断面図である。

【図５】従来の半導体装置の製造工程における構造の変
化を示す断面図である。

【符号の説明】

１ シリコン基板 ２ フイールド絶縁膜 ３ａ，３ｂ ゲート酸化膜 ４ａ ポリシリコン電極 ４ｂ 第１ポリシリコン配線 ４ｃ 第２ポリシリコン配線 ５ 保護酸化膜 ６ 低濃度ソース・ドレイン領域 ７ サイドウォール ８ 高濃度ソース・ドレイン領域 ９ａ 電極部シリサイド層 ９ｂ 第１配線部シリサイド層 ９ｃ 第２配線部シリサイド層 ９ｄ 基板部シリサイド層 １０ エッチング用酸化膜 １２ 金属膜（チタン膜） １３ アモルファスシリコン膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１ Ｓ (72)発明者 藤井 稔 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 シリコン基板の活性領域を取り囲むフィ
   ールド絶縁膜と、 上記活性領域内のシリコン基板の上に設けられゲートと
   して機能するポリシリコン電極と、該ポリシリコン電極
   の両側方に形成され絶縁膜からなる電極部サイドウォー
   ルと、活性領域の上記ポリシリコン電極の両側方に位置
   するシリコン基板に形成されたソース・ドレイン領域
   と、上記ポリシリコン電極の少なくとも上面に接して形
   成されシリコンと金属との化合物からなる電極部シリサ
   イド層と、上記ソース・ドレイン領域の上面に接して形
   成されシリコンと金属との化合物からなる基板部シリサ
   イド層とを有するＦＥＴと、 上記フィールド絶縁膜の上から上記活性領域内の上記ポ
   リシリコン電極の側方に位置するシリコン基板面の上に
   まで延びるポリシリコン配線と、 該ポリシリコン配線の上面と各側面全体とに接して形成
   されシリコンと金属との化合物からなる配線部シリサイ
   ド層とを備え、 上記配線部シリサイド層は、上記ポリシリコン配線先端
   の側面上の基端部で上記基板部シリサイド層に接続され
   ていて、配線部シリサイド層を含むポリシリコン配線が
   ローカル配線として機能することを特徴とする半導体装
   置。
2. 【請求項２】 請求項１記載の半導体装置において、 上記ポリシリコン配線が活性領域内まで延びる部分で
   は、ポリシリコン配線とシリコン基板との間に厚さが２
   ０ｎｍ以下の絶縁膜が介設されていることを特徴とする
   半導体装置。
3. 【請求項３】 シリコン基板の表面付近の領域に活性領
   域を取り囲むフィールド絶縁膜を形成する工程と、 上記活性領域内のシリコン基板上にゲート絶縁膜を形成
   する工程と、 上記ゲート絶縁膜及びフィールド絶縁膜の上にポリシリ
   コン膜を堆積する工程と、 上記ポリシリコン膜の一部をエッチングにより除去し
   て、上記活性領域内にポリシリコン電極を形成する一
   方、上記フィールド絶縁膜上から活性領域のシリコン基
   板上まで延びるポリシリコン配線を形成する工程と、 上記ポリシリコン電極の両側方に絶縁膜からなるサイド
   ウォールを形成する工程と、 上記活性領域の上記ポリシリコン電極の両側方に位置す
   るシリコン基板内に不純物を導入してソース・ドレイン
   領域を形成する工程と、 上記ポリシリコン電極の上面とポリシリコン配線の上面
   と各側面全体とが露出した状態で、基板の全面上に金属
   膜を堆積する工程と、 高温熱処理により、上記金属膜を構成する金属とポリシ
   リコン電極及びポリシリコン配線を構成するシリコンと
   を反応させて、ポリシリコン電極の少なくとも上面に接
   する電極部シリサイド層と、ポリシリコン配線の上面及
   び各側面に全体に接する配線部シリサイド層と、ソース
   ・ドレイン領域のシリコン基板面に接する基板部シリサ
   イド層を形成する工程と、 上記各シリサイド層を除く未反応金属膜を除去する工程
   とを備え、 上記配線部シリサイド層を上記ポリシリコン配線先端の
   側面上の基端部で上記基板部シリサイド層に接続させる
   ことを特徴とする半導体装置の製造方法。
4. 【請求項４】 請求項３記載の半導体装置の製造方法に
   おいて、 上記フィールド絶縁膜を形成する工程では、シリコン酸
   化膜からなるフィールド絶縁膜を形成し、 上記サイドウォールを形成する工程では、シリコン窒化
   膜（Ｓｉx Ｎy ）を形成した後、異方性エッチングを行
   なうことにより、ポリシリコン電極及びポリシリコン配
   線の各側方にサイドウォールを形成し、ポリシリコン電
   極の上方を覆うエッチング用酸化膜を形成して、熱燐酸
   を用いたウェットエッチングにより、酸化膜との高い選
   択比を維持しながらポリシリコン配線の側方のサイドウ
   ォールを選択的に除去することを特徴とする半導体装置
   の製造方法。