KR100451042B1 - 반도체소자의콘택형성방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 버팅 콘택(butting contact) 형성 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
반도체 소자의 콘택 형성 공정중 상부 전도층에서 게이트 폴리실리콘(gate poly-Si)층을 거쳐 접합부로 버팅 콘택을 형성할 때, 필드 산화막(field oxide)에 필드 컷팅(field cutting) 현상이 발생하여 콘택의 누설전류 원인이 됨.
3. 발명의 해결방법의 요지
게이트 폴리실리콘층을 폴리실리콘층과 실리사이드(silicide)층으로 이중 증착함으로써 실리사이드층이 폴리실리콘층과 접합부를 직접 연결하게 하고, 버팅 콘택이 실리사이드층 위에 형성되도록 하여 필드 컷팅 현상을 제거함.
4. 발명의 중요한 용도
반도체 소자의 콘택 형성 공정.

Description

반도체 소자의 콘택 형성 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자에서 층간 인터커넥션(interconnection)으로 사용되는 버팅 콘택(butting contact) 형성에 관한 관한 것이다.
도 1은 종래의 방법에 의해 형성된 반도체 소자의 콘택 문제점을 설명하기위해 도시한 단면도로써, 제 2 폴리실리콘층(17)에서 게이트로 쓰이는 제 1 폴리실리콘(14)을 거쳐 접합부(15)와 연결되는 버팅 콘택을 형성한 소자의 단면도이다.
제조 공정 단계에서의 오정렬(misalign)등으로 인하여 필드 산화막(13) 위에 증착된 제 1 폴리실리콘층(14)이 필드 산화막(13)을 충분히 덮어주지 못할 경우, 산화막(16)을 식각하여 콘택 홀을 형성할 때 제 1 폴리실리콘층(14)의 바깥으로 돌출된 필드 산화막(13)도 같이 식각되는 필드 컷팅(field cutting;A) 현상이 발생된다. 따라서 필드 산화막(13) 하부의 실리콘 기판(11)이 드러남으로 인하여 접합부(15)에 바이어스(bias)가 걸릴 경우 이곳으로 누설 전류가 흐르게 된다.
한편 필드 컷팅(A)을 방지하기 위하여 제 1 폴리실리콘층(14)을 접합부(15)쪽으로 늘려줄 경우에는 콘택 저항이 높아져서 역시 소자의 특성을 떨어뜨리게 된다.
따라서 본 발명은 필드 컷팅 현상을 방지하여 콘택 특성을 향상시키는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택 형성 방법은, 반도체 기판상에 게이트 산화막, 필드 산화막 및 제 1 전도층을 순차로 형성하고 선택된 영역을 상기 실리콘 기판이 노출되도록 식각하는 단계와, 상기 노출된 실리콘 기판에 이온을 주입하여 접합부를 형성하고, 전체 구조 상부에 실리사이드층을 두껍게 증착한 후 패터닝하되, 게이트 형성 부위의 패터닝 및 필드 산화막이 충분히 덮힘으로써 실리사이드층을 접합부와 전기적으로 연결시키는 필드 산화막부위의 패터닝을 실시하는 단계와, 상기 실리사이드 패턴을 포함하는 전체 구조 상부에 산화막을 증착하고 선택된 영역을 식각하여 버팅 콘택 홀을 형성한 후 버팅 콘택 홀을 포함하는 전체 구조 상부에 제 2 전도층을 증착하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 방법에 의해 형성된 반도체 소자의 콘택 문제점을 설명하기 위해 도시한 단면도.
도 2(a) 내지 도 2(d)는 본 발명에 의한 반도체 소자의 콘택 형성 방법을 설명하기 위해 순차적으로 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 및 21 : 실리콘 기판 12 및 22 : 게이트 산화막
13 및 23 : 필드 산화막 14 및 24 : 제 1 폴리실리콘층
15, 25 및 25A : 접합부 16 및 27 : 산화막
17 및 28 : 제 2 폴리실리콘층 26 : 실리사이드층
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(d)는 본 발명에 의한 반도체 소자의 콘택 방법을 설명하기 위해 순차적으로 도시한 단면도이다.
도 2(a)는 실리콘 기판(21)상에 게이트 산화막(22), 필드 산화막(23) 및 제 1 폴리실리콘층(24)을 형성하고 필드 산화막(23)의 일부 및 필드 산화막(23)과 인접한 영역의 실리콘 기판(21)의 일부가 노출되도록 식각한 단면도이다. 이때, 제 1 폴리실리콘층(24)은 500 Å 정도로 얇게 증착하고, 노출된 실리콘 기판(21)에는 n-이온을 주입하여 제 1 접합부(25)를 형성한다.
제 1 접합부(25)를 포함하는 전체구조 상부에 약 2,000 Å 정도로 두껍게 실리사이드층(silicide;26)를 증착한 후, 도 2(b)와 같이 패터닝을 실시한다. 즉 게이트 전극을 형성하고, 실리콘 기판(21)과 인접한 영역의 필드 산화막(23)이 노출되지 않도록 실리사이드층(26)의 일부와 제 1 접합부(25)의 일부영역이 중첩되도록 패터닝을 실시한다. 이로써, 게이트 전극 상부와 필드 산화막(23)이 충분히 실리사이드층(26)으로 덮일수 있다.
도 2(c)는 트랜지스터 형성 공정 후 산화막(27)을 증착하여 층간 절연을 시키고, 선택된 영역을 식각하여 버팅 콘택 홀을 형성한 단면도이다. 게이트 전극 양측의 노출된 실리콘 기판(21)에 이온주입하여 제 1 접합부(25)와 연결되는 제 2 접합부(25A)를 형성함으로써, 제 1 접합부(25) 및 제 2 접합부(25A)를 포함하는 소스/드레인(25 및 25A)을 형성한다. 따라서 실리사이드층(26)이 필드 산화막 상부의 제 1 폴리실리콘층(24)과 트랜지스터 형성 과정에서 완성된 소스/드레인(25 및 25A)에 직접 연결하게 하고, 버팅 콘택이 실리사이드층(26) 위에 형성됨으로써 필드 컷팅 현상이 일어나지 않음을 알 수 있다. 버팅 콘택홀은 층간 절연을 위한 산화막의 일부를 식각하여 소스/드레인 영역의 일부가 노출되도록 형성한다. 이때, 제 1 접합부(25)의 일부 영역에 중첩된 실리사이드층(26)의 일부도 함께 노출되도록 하는 것이 바람직하다.
도 2(d)와 같이, 형성된 콘택 홀을 포함하는 전체 구조 상부에 제 2 폴리실리콘층(28)을 증착하여 최종 버팅 콘택을 형성한다.
상술한 바와 같이 본 발명에 의하면, 실리사이드층을 이용하여 콘택 저항의 감소 없이 필드 컷팅 현상을 제거하므로, 누설 전류등이 문제되었던 소자의 콘택 특성이 향상된다.

Claims (4)

  1. 실리콘 기판상에 필드 산화막, 게이트 산화막 및 제 1 전도층을 순차로 형성하고 상기 필드 산화막의 일부 및 상기 필드 산화막과 인접한 영역의 상기 실리콘 기판의 일부가 노출되도록 식각하는 단계;
    노출된 상기 실리콘 기판에 이온주입을 실시하여 제 1 접합부를 형성하는 단계;
    전체 구조상부에 실리사이드층을 형성하는 단계;
    상기 실리사이드층, 상기 제 1 전도층 및 상기 게이트 산화막을 식각하여 게이트 전극을 형성하고, 소스/드레인을 형성하되, 상기 실리콘 기판과 인접한 영역의 상기 필드 산화막이 노출되지 않도록 상기 실리사이드층의 일부와 상기 제 1 접합부의 일부영역이 중첩되도록 하는 단계; 및
    전체 구조상에 산화막을 증착하고 상기 산화막의 일부를 식각하여 버팅 콘택홀을 형성한 다음, 전체 구조상에 제 2 전도층을 증착하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  2. 제 1항에 있어서,
    상기 게이트 전극 형성을 통해 노출된 상기 실리콘 기판에 소정의 이온주입을 실시하여 상기 제 1 접합부와 연결되는 제 2 접합부를 형성하여, 상기 제 1 접합부와 상기 제 2 접합부로 구성된 상기 소스/드레인을 형성함을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  3. 제 1항에 있어서,
    상기 버팅 콘택홀은 상기 산화막의 일부를 식각하여 상기 소스/드레인 영역의 일부가 노출되도록 형성하되, 상기 제 1 접합부의 일부영역에 중첩된 상기 실리사이드층의 일부도 함께 노출되도록하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  4. 제 1항에 있어서,
    상기 제 1 전도층 및 제 2 전도층은 폴리실리콘을 사용하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
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