JPH11330457A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】
【課題】 半導体基板上に形成する層間絶縁膜を平坦に
形成することを可能にすると共に、それにより配線層の
断線、ショート等の不具合を無くし、以って、歩留まり
を向上させた埋込ゲート型の半導体装置を提供する。 【解決手段】 溝８内に設けられた埋込ゲート６の両側
にソース、ドレインを形成した半導体装置において、層
間膜４を介して、前記ソース、ドレイン上に前記ソー
ス、ドレイン用の金属配線９、９を設けると共に、前記
ソース、ドレイン用の金属配線９、９に挟まれるよう
に、前記ソース、ドレイン用の配線層と同一の配線層
で、且つ、前記ゲート６上にゲート用の配線９Ａを形成
したことを特徴とする。
形成することを可能にすると共に、それにより配線層の
断線、ショート等の不具合を無くし、以って、歩留まり
を向上させた埋込ゲート型の半導体装置を提供する。 【解決手段】 溝８内に設けられた埋込ゲート６の両側
にソース、ドレインを形成した半導体装置において、層
間膜４を介して、前記ソース、ドレイン上に前記ソー
ス、ドレイン用の金属配線９、９を設けると共に、前記
ソース、ドレイン用の金属配線９、９に挟まれるよう
に、前記ソース、ドレイン用の配線層と同一の配線層
で、且つ、前記ゲート６上にゲート用の配線９Ａを形成
したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に係わり、特に、埋込ゲート型の半導体装置の
集積度を向上させた半導体装置とその製造方法に関す
る。
製造方法に係わり、特に、埋込ゲート型の半導体装置の
集積度を向上させた半導体装置とその製造方法に関す
る。
【０００２】
【従来の技術】図８に特開昭６３−１１４１７４号公
報、図９に特開平２−１９４５６０号公報のＭＯＳＦＥ
Ｔの製造工程の断面図をそれぞれ示す。図８では、先
ず、図８（ａ）に示すようにシリコン基板２０１に酸化
膜２０２のパターンが形成され、これをマスクにシリコ
ン基板のエッチングが行われ、図８（ｂ）のように溝２
０３が形成される。次に図８（ｃ）に示すように、基板
表面にゲート酸化膜２０４が形成された後全面にポリシ
リコン膜２０５、レジスト２０６が堆積される。続い
て、レジスト２０６、ポリシリコン膜２０５の全面エッ
チバックが行われ、図８（ｄ）に示すように溝２０３内
にのみポリシリコン膜が残されゲート電極２０７が形成
される。次に、図８（ｅ）に示すようにゲート電極上に
ゲート保護膜２０８が形成された後、不純物のイオン注
入が行われ、シリコン基板表面にソース・ドレインとな
る低抵抗層２０９が形成される。次に、図８（ｆ）に示
すように基板２０１上に層間絶縁膜２１０が堆積された
後、所定の場所に開口が設けられ金属配線２１１が形成
される。
報、図９に特開平２−１９４５６０号公報のＭＯＳＦＥ
Ｔの製造工程の断面図をそれぞれ示す。図８では、先
ず、図８（ａ）に示すようにシリコン基板２０１に酸化
膜２０２のパターンが形成され、これをマスクにシリコ
ン基板のエッチングが行われ、図８（ｂ）のように溝２
０３が形成される。次に図８（ｃ）に示すように、基板
表面にゲート酸化膜２０４が形成された後全面にポリシ
リコン膜２０５、レジスト２０６が堆積される。続い
て、レジスト２０６、ポリシリコン膜２０５の全面エッ
チバックが行われ、図８（ｄ）に示すように溝２０３内
にのみポリシリコン膜が残されゲート電極２０７が形成
される。次に、図８（ｅ）に示すようにゲート電極上に
ゲート保護膜２０８が形成された後、不純物のイオン注
入が行われ、シリコン基板表面にソース・ドレインとな
る低抵抗層２０９が形成される。次に、図８（ｆ）に示
すように基板２０１上に層間絶縁膜２１０が堆積された
後、所定の場所に開口が設けられ金属配線２１１が形成
される。
【０００３】一方、図９では、先ず図９（ａ）に示すよ
うに、シリコン基板３０１に溝３０３が形成される。次
に図９（ｂ）に示すように、基板表面にゲート酸化膜３
０４が形成された後、全面にポリシリコンが堆積されパ
ターニングされてゲート電極３０７が形成される。次
に、図９（ｃ）に示すようにゲート電極３０７をマスク
に不純物のイオン注入が行われシリコン基板表面にソー
ス・ドレインとなるｎ型拡散層３１２が形成される。次
に、図９（ｄ）に示すように基板上に層間縁膜３１０が
堆積された後、所定の場所に開口が設けられ，図９
（ｅ）に示すように金属配線３１１が形成される。
うに、シリコン基板３０１に溝３０３が形成される。次
に図９（ｂ）に示すように、基板表面にゲート酸化膜３
０４が形成された後、全面にポリシリコンが堆積されパ
ターニングされてゲート電極３０７が形成される。次
に、図９（ｃ）に示すようにゲート電極３０７をマスク
に不純物のイオン注入が行われシリコン基板表面にソー
ス・ドレインとなるｎ型拡散層３１２が形成される。次
に、図９（ｄ）に示すように基板上に層間縁膜３１０が
堆積された後、所定の場所に開口が設けられ，図９
（ｅ）に示すように金属配線３１１が形成される。
【０００４】このように形成した埋込ゲート型のＭＯＳ
ＦＥＴでは、図１０の平面図に示すように、ＭＯＳＦＥ
Ｔのゲート電極２０７，３０７と金属配線３２０とを接
続させるためには拡散層３３０の外側（素子分離絶縁膜
上）にゲートパターンを拡げコンタクトホール３２１を
配置させるための領域を確保する必要があり、集積化を
妨げている。上述の従来例ではいづれも平面図の説明が
省略されているが、一般のＭＯＳＦＥＴと同様にこのよ
うな欠点が存在している。また、図９のものでは層間絶
縁膜上面の平坦性が不十分であり、段差部での金属配線
加工におけるリソグラフィー時フォーカスマージン不足
や反射光の影響、エッチング時の残り等に起因する配線
断線、ショート等の不良が発生しやすいという欠点があ
った。
ＦＥＴでは、図１０の平面図に示すように、ＭＯＳＦＥ
Ｔのゲート電極２０７，３０７と金属配線３２０とを接
続させるためには拡散層３３０の外側（素子分離絶縁膜
上）にゲートパターンを拡げコンタクトホール３２１を
配置させるための領域を確保する必要があり、集積化を
妨げている。上述の従来例ではいづれも平面図の説明が
省略されているが、一般のＭＯＳＦＥＴと同様にこのよ
うな欠点が存在している。また、図９のものでは層間絶
縁膜上面の平坦性が不十分であり、段差部での金属配線
加工におけるリソグラフィー時フォーカスマージン不足
や反射光の影響、エッチング時の残り等に起因する配線
断線、ショート等の不良が発生しやすいという欠点があ
った。
【０００５】これらの理由としては、通常、ＭＯＳＦＥ
Ｔのゲート電極と金属配線を接続させるコンタクト孔が
チャネル領域上に配置されると、ゲート長がコンタクト
径と同等である場合、位置合わせずれによってソース・
ドレインとのショートが発生してしまう。従って、この
コンタクト孔は図７のように拡散層の外側に配置せざる
を得ないからである。また、ゲート電極またはその一部
が基板面より上にあると段差となるため、層間絶縁膜上
面がこれを反映してその平坦性が悪くなるからである。
Ｔのゲート電極と金属配線を接続させるコンタクト孔が
チャネル領域上に配置されると、ゲート長がコンタクト
径と同等である場合、位置合わせずれによってソース・
ドレインとのショートが発生してしまう。従って、この
コンタクト孔は図７のように拡散層の外側に配置せざる
を得ないからである。また、ゲート電極またはその一部
が基板面より上にあると段差となるため、層間絶縁膜上
面がこれを反映してその平坦性が悪くなるからである。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、半導体基板上に形
成する層間絶縁膜を平坦に形成することを可能にすると
共に、それにより配線層の断線、ショート等の不具合を
無くし、以って、歩留まりを向上させた新規な埋込ゲー
ト型の半導体装置とその製造方法を提供するものであ
る。
した従来技術の欠点を改良し、特に、半導体基板上に形
成する層間絶縁膜を平坦に形成することを可能にすると
共に、それにより配線層の断線、ショート等の不具合を
無くし、以って、歩留まりを向上させた新規な埋込ゲー
ト型の半導体装置とその製造方法を提供するものであ
る。
【０００７】又、本発明の他の目的は、集積度を向上さ
せた埋込ゲート型の半導体装置とその製造方法を提供す
るものである。
せた埋込ゲート型の半導体装置とその製造方法を提供す
るものである。
【０００８】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、溝内に設けられた埋込ゲートの
両側にソース、ドレインを形成した半導体装置におい
て、層間膜を介して、前記ソース、ドレイン上に前記ソ
ース、ドレイン用の金属配線を夫々設けると共に、前記
ソース、ドレイン用の金属配線に挟まれるように、前記
ソース、ドレイン用の配線層と同一の配線層で、且つ、
前記ゲート上にゲート用の配線を形成したことを特徴と
するものであり、又、第２態様は、前記埋込ゲートのゲ
ート電極と前記層間膜上の配線とを接続する部材は前記
ゲート電極と同一の材料で形成されていることを特徴と
するものであり、又、第３態様は、前記溝とゲート電極
との間に設けられるゲート絶縁膜は、層間膜の溝の壁部
にも設けられていることを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、溝内に設けられた埋込ゲートの
両側にソース、ドレインを形成した半導体装置におい
て、層間膜を介して、前記ソース、ドレイン上に前記ソ
ース、ドレイン用の金属配線を夫々設けると共に、前記
ソース、ドレイン用の金属配線に挟まれるように、前記
ソース、ドレイン用の配線層と同一の配線層で、且つ、
前記ゲート上にゲート用の配線を形成したことを特徴と
するものであり、又、第２態様は、前記埋込ゲートのゲ
ート電極と前記層間膜上の配線とを接続する部材は前記
ゲート電極と同一の材料で形成されていることを特徴と
するものであり、又、第３態様は、前記溝とゲート電極
との間に設けられるゲート絶縁膜は、層間膜の溝の壁部
にも設けられていることを特徴とするものである。
【０００９】又、本発明に係わる半導体装置の製造方法
の第１態様は、溝内に設けられた埋込ゲートの両側にソ
ース、ドレインを形成した半導体装置において、半導体
基板面に第２導電型半導体領域を形成するための第１の
イオンを注入する第１の工程と、前記第２導電型半導体
領域内にソース、ドレイン領域になる第１導電型拡散層
を形成するための第２のイオンを注入する第２の工程
と、前記半導体基板面に絶縁膜を堆積し、前記絶縁膜と
基板表面の一部をエッチングして溝を形成する第３の工
程と、前記溝内の底面と側面とを含む基板表面にゲート
絶縁膜を形成する第４の工程と、導電体で前記溝を埋め
込む第５の工程と、前記絶縁膜をエッチングして前記第
１導電型拡散層に達する第１のコンタクトホールを形成
する第６の工程とを含むことを特徴とするものであり、
又、第２態様は、前記第１のコンタクトホールを導電体
で埋め込む第７の工程と、前記第１のコンタクトホール
内の導電体と前記溝内に埋め込まれた導電体に接続する
前記金属配線を形成する第８の工程とを含むことを特徴
とするものであり、又、第３態様は、前記第１のイオン
注入と第２のイオン注入とを同一のフォトレジストマス
クを用いて行うことを特徴とするものであり、又、第４
態様は、前記第６の工程では、素子分離膜を貫通して前
記第２導電型半導体領域に達する第２のコンタクトホー
ルが同時に形成されることを特徴とするものであり、
又、第５態様は、前記第１のコンタクトホールを用いて
第３のイオン注入を行うことを特徴とするものであり、
又、第６態様は、前記第２のコンタクトホールを用いて
第４のイオン注入を行うことを特徴とするものである。
の第１態様は、溝内に設けられた埋込ゲートの両側にソ
ース、ドレインを形成した半導体装置において、半導体
基板面に第２導電型半導体領域を形成するための第１の
イオンを注入する第１の工程と、前記第２導電型半導体
領域内にソース、ドレイン領域になる第１導電型拡散層
を形成するための第２のイオンを注入する第２の工程
と、前記半導体基板面に絶縁膜を堆積し、前記絶縁膜と
基板表面の一部をエッチングして溝を形成する第３の工
程と、前記溝内の底面と側面とを含む基板表面にゲート
絶縁膜を形成する第４の工程と、導電体で前記溝を埋め
込む第５の工程と、前記絶縁膜をエッチングして前記第
１導電型拡散層に達する第１のコンタクトホールを形成
する第６の工程とを含むことを特徴とするものであり、
又、第２態様は、前記第１のコンタクトホールを導電体
で埋め込む第７の工程と、前記第１のコンタクトホール
内の導電体と前記溝内に埋め込まれた導電体に接続する
前記金属配線を形成する第８の工程とを含むことを特徴
とするものであり、又、第３態様は、前記第１のイオン
注入と第２のイオン注入とを同一のフォトレジストマス
クを用いて行うことを特徴とするものであり、又、第４
態様は、前記第６の工程では、素子分離膜を貫通して前
記第２導電型半導体領域に達する第２のコンタクトホー
ルが同時に形成されることを特徴とするものであり、
又、第５態様は、前記第１のコンタクトホールを用いて
第３のイオン注入を行うことを特徴とするものであり、
又、第６態様は、前記第２のコンタクトホールを用いて
第４のイオン注入を行うことを特徴とするものである。
【００１０】
【発明の実施の形態】本発明の半導体装置は、基板上に
形成された絶縁膜に開口され基板表面の一部に及んで開
口された溝と、前記溝内の基板表面に形成されたゲート
絶縁膜と、溝内に埋設する導電体から成るゲート電極
と、溝と素子分離絶縁膜で画定されたソース・ドレイン
拡散層と、このソース・ドレイン拡散層に接続するコン
タクトプラグと、溝内ゲート電極及びコンタクトプラグ
と接続した金属配線とからなるものである。
形成された絶縁膜に開口され基板表面の一部に及んで開
口された溝と、前記溝内の基板表面に形成されたゲート
絶縁膜と、溝内に埋設する導電体から成るゲート電極
と、溝と素子分離絶縁膜で画定されたソース・ドレイン
拡散層と、このソース・ドレイン拡散層に接続するコン
タクトプラグと、溝内ゲート電極及びコンタクトプラグ
と接続した金属配線とからなるものである。
【００１１】そして、その製造方法は、基板面にウェル
を形成するための第１のイオン注入を行う工程、ウェル
内に拡散層を形成するための第２のイオン注入を行う工
程、基板に絶縁膜を堆積し絶縁膜と基板表面の一部をエ
ッチングして溝を形成する工程、溝内の底面と側面とを
含む基板表面にゲート絶縁膜を形成する工程、導電体で
溝を埋設する工程、絶縁膜をエッチングして拡散層に達
するコンタクト孔を形成する工程、導電体でコンタクト
孔を埋設する工程、前記溝、コンタクト孔内の導電体に
接続する金属配線を絶縁膜上に形成する工程を含んでい
る。
を形成するための第１のイオン注入を行う工程、ウェル
内に拡散層を形成するための第２のイオン注入を行う工
程、基板に絶縁膜を堆積し絶縁膜と基板表面の一部をエ
ッチングして溝を形成する工程、溝内の底面と側面とを
含む基板表面にゲート絶縁膜を形成する工程、導電体で
溝を埋設する工程、絶縁膜をエッチングして拡散層に達
するコンタクト孔を形成する工程、導電体でコンタクト
孔を埋設する工程、前記溝、コンタクト孔内の導電体に
接続する金属配線を絶縁膜上に形成する工程を含んでい
る。
【００１２】
【実施例】以下に、本発明に係わる半導体装置とその製
造方法の具体例を図面を参照しながら詳細に説明する。
図１，５は、本発明に係わる半導体装置の具体例の構造
を示す図であって、これらの図には、溝８内に設けられ
た埋込ゲート６の両側にソース、ドレインを形成した半
導体装置において、層間膜４を介して、前記ソース、ド
レイン上に前記ソース、ドレイン用の金属配線９、９を
設けると共に、前記ソース、ドレイン用の金属配線９、
９に挟まれるように、前記ソース、ドレイン用の配線層
と同一の配線層で、且つ、前記ゲート６上にゲート用の
配線９Ａを形成したことを特徴とする半導体装置が示さ
れており、又、前記埋込ゲートのゲート電極６と前記層
間膜４上の配線９Ａとを接続する部材は前記ゲート電極
６と同一の材料で形成されていることを特徴とする半導
体装置が示されている。
造方法の具体例を図面を参照しながら詳細に説明する。
図１，５は、本発明に係わる半導体装置の具体例の構造
を示す図であって、これらの図には、溝８内に設けられ
た埋込ゲート６の両側にソース、ドレインを形成した半
導体装置において、層間膜４を介して、前記ソース、ド
レイン上に前記ソース、ドレイン用の金属配線９、９を
設けると共に、前記ソース、ドレイン用の金属配線９、
９に挟まれるように、前記ソース、ドレイン用の配線層
と同一の配線層で、且つ、前記ゲート６上にゲート用の
配線９Ａを形成したことを特徴とする半導体装置が示さ
れており、又、前記埋込ゲートのゲート電極６と前記層
間膜４上の配線９Ａとを接続する部材は前記ゲート電極
６と同一の材料で形成されていることを特徴とする半導
体装置が示されている。
【００１３】更に、前記溝８とゲート電極６との間に設
けられるゲート絶縁膜５は、層間膜４の溝の壁部４ａに
も設けられている半導体装置が示されている。次に、本
発明を更に具体的に説明する。 （第１の具体例）図１乃至図５は本発明の第１の具体例
を説明する図である。
けられるゲート絶縁膜５は、層間膜４の溝の壁部４ａに
も設けられている半導体装置が示されている。次に、本
発明を更に具体的に説明する。 （第１の具体例）図１乃至図５は本発明の第１の具体例
を説明する図である。
【００１４】図１は本発明によるＭＯＳＦＥＴの断面
図、図２〜図４は製造工程を示す断面図、図５は平面図
である。図１に示すように、ＮｃｈＭＯＳＦＥＴがＰ型
シリコン基板１００上のＰウェル２内に形成されてい
る。基板表面の素子分離領域には素子分離絶縁膜１が形
成され、基板上には層間絶縁膜４が堆積されている。チ
ャネル形成領域と層間絶縁膜には溝８が形成されてい
る。この溝８は層間絶縁膜４と基板１００表面をエッチ
ングして設けられ、溝８の底面と内壁にはゲート絶縁膜
５が形成され、更に、ゲート電極６となる導電体で埋設
されている。この溝８と素子分離絶縁膜１で挟まれた基
板表面にはＮ型拡散層３が形成されている。層間絶縁膜
４にはコンタクトホールＰが設けられ導電体のコンタク
トプラグ１０で埋設されている。コンタクトプラグ１０
はその底部において、Ｎ型拡散層３に接続されている。
層間絶縁膜４上にはアルミ配線９Ａ、９が形成され、こ
のアルミ配線９Ａ、９はそれぞれゲート電極６、コンタ
クトプラグ１０と接続されている。図５に示すように、
ゲート電極６は溝８の中に埋設されて形成され、従来の
ようなゲート電極とアルミ配線の接続用コンタクト孔を
配置させる必要は無く、Ｎ型拡散層３の外側にゲートパ
ターンが拡がることはない。
図、図２〜図４は製造工程を示す断面図、図５は平面図
である。図１に示すように、ＮｃｈＭＯＳＦＥＴがＰ型
シリコン基板１００上のＰウェル２内に形成されてい
る。基板表面の素子分離領域には素子分離絶縁膜１が形
成され、基板上には層間絶縁膜４が堆積されている。チ
ャネル形成領域と層間絶縁膜には溝８が形成されてい
る。この溝８は層間絶縁膜４と基板１００表面をエッチ
ングして設けられ、溝８の底面と内壁にはゲート絶縁膜
５が形成され、更に、ゲート電極６となる導電体で埋設
されている。この溝８と素子分離絶縁膜１で挟まれた基
板表面にはＮ型拡散層３が形成されている。層間絶縁膜
４にはコンタクトホールＰが設けられ導電体のコンタク
トプラグ１０で埋設されている。コンタクトプラグ１０
はその底部において、Ｎ型拡散層３に接続されている。
層間絶縁膜４上にはアルミ配線９Ａ、９が形成され、こ
のアルミ配線９Ａ、９はそれぞれゲート電極６、コンタ
クトプラグ１０と接続されている。図５に示すように、
ゲート電極６は溝８の中に埋設されて形成され、従来の
ようなゲート電極とアルミ配線の接続用コンタクト孔を
配置させる必要は無く、Ｎ型拡散層３の外側にゲートパ
ターンが拡がることはない。
【００１５】次に、図２〜図４を用いて本発明の半導体
装置の製造方法について説明する。図２に示すように、
Ｐ型シリコン基板１００の表面の素子分離領域に厚さ２
０００〜５０００Åの素子分離絶縁膜１が形成される。
素子分離絶縁膜１は選択酸化或いはシリコン基板面のエ
ッチングにより形成されたトレンチ（溝）の埋設により
形成される。続いて、フォトレジスト２０をマスクにボ
ロンイオン注入、ヒ素イオン注入が行われ、Ｐウェル２
及びＮ型拡散層３が形成される。例えば、ボロンイオン
注入は注入エネルギー２００〜５００ｋｅＶ、注入量１
〜３Ｅ１３ｃｍ-2の条件で、ヒ素イオン注入は注入エネ
ルギー３０〜９０ｋｅＶ、注入量１Ｅ１５〜１Ｅ１６ｃ
ｍ-2の条件でそれぞれ行われる。また、フォトレジスト
２０は、ここではＮｃｈトランジスタ形成領域だけを露
出させるものとなっている。
装置の製造方法について説明する。図２に示すように、
Ｐ型シリコン基板１００の表面の素子分離領域に厚さ２
０００〜５０００Åの素子分離絶縁膜１が形成される。
素子分離絶縁膜１は選択酸化或いはシリコン基板面のエ
ッチングにより形成されたトレンチ（溝）の埋設により
形成される。続いて、フォトレジスト２０をマスクにボ
ロンイオン注入、ヒ素イオン注入が行われ、Ｐウェル２
及びＮ型拡散層３が形成される。例えば、ボロンイオン
注入は注入エネルギー２００〜５００ｋｅＶ、注入量１
〜３Ｅ１３ｃｍ-2の条件で、ヒ素イオン注入は注入エネ
ルギー３０〜９０ｋｅＶ、注入量１Ｅ１５〜１Ｅ１６ｃ
ｍ-2の条件でそれぞれ行われる。また、フォトレジスト
２０は、ここではＮｃｈトランジスタ形成領域だけを露
出させるものとなっている。
【００１６】次に図３に示すように、全面に層間絶縁膜
４が堆積された後、ＭＯＳトランジスタのチャネル形成
領域に溝８が形成される。この溝８は層間絶縁膜４とシ
リコン基板１００表面が選択的にエッチングされて形成
され、シリコン基板表面においてはＮ型拡散層３と同じ
かこれよりも深くエッチングされ、Ｎ型拡散層３を二つ
に分断するように形成される。従って、Ｎ型拡散層３は
素子分離絶縁膜１と溝８によって挟まれたソースとなる
Ｎ型拡散層３とドレインとなるＮ型拡散層３に分割され
る。次に、溝８の底部８ａ直下のＰウェル２中に溝８を
介してボロンイオン注入が行われ、トランジスタのしき
い値を制御するために不純物濃度が調整される。続い
て、溝８内部に酸化膜からなる厚さ５０〜２００Åのゲ
ート絶縁膜５が形成された後、不純物導入された多結晶
シリコン膜等の導電体６の堆積、エッチバックで溝８内
が埋め込まれる。
４が堆積された後、ＭＯＳトランジスタのチャネル形成
領域に溝８が形成される。この溝８は層間絶縁膜４とシ
リコン基板１００表面が選択的にエッチングされて形成
され、シリコン基板表面においてはＮ型拡散層３と同じ
かこれよりも深くエッチングされ、Ｎ型拡散層３を二つ
に分断するように形成される。従って、Ｎ型拡散層３は
素子分離絶縁膜１と溝８によって挟まれたソースとなる
Ｎ型拡散層３とドレインとなるＮ型拡散層３に分割され
る。次に、溝８の底部８ａ直下のＰウェル２中に溝８を
介してボロンイオン注入が行われ、トランジスタのしき
い値を制御するために不純物濃度が調整される。続い
て、溝８内部に酸化膜からなる厚さ５０〜２００Åのゲ
ート絶縁膜５が形成された後、不純物導入された多結晶
シリコン膜等の導電体６の堆積、エッチバックで溝８内
が埋め込まれる。
【００１７】次に、図４に示すように、Ｎ型拡散層３上
の層間絶縁膜４がエッチングされ第１のコンタクトホー
ルＰが開口される。続いて、このコンタクトホールＰを
通してリンイオン注入が行われＮ型拡散層７が形成され
た後、タングステン等の金属の堆積、エッチバックによ
りコンタクトプラグ１０が形成されて第１のコンタクト
ホールＰに埋設される。
の層間絶縁膜４がエッチングされ第１のコンタクトホー
ルＰが開口される。続いて、このコンタクトホールＰを
通してリンイオン注入が行われＮ型拡散層７が形成され
た後、タングステン等の金属の堆積、エッチバックによ
りコンタクトプラグ１０が形成されて第１のコンタクト
ホールＰに埋設される。
【００１８】最後に図１に示すように、アルミ配線９、
９Ａが層間絶縁膜４上に形成される。アルミ配線９Ａは
ゲート電極６とは直接接続され、ソース、ドレインとな
るＮ型拡散層３とはコンタクトプラグ１０、Ｎ型拡散層
７を介して接続される。このように、第１の具体例の製
造方法は、溝内に設けられた埋込ゲートの両側にソー
ス、ドレインを形成した半導体装置において、半導体基
板面１００に第２導電型半導体領域２を形成するための
第１のイオンを注入する第１の工程と、前記第２導電型
半導体領域２内にソース、ドレイン領域になる第１導電
型拡散層７を形成するための第２のイオンを注入する第
２の工程と、前記半導体基板面に絶縁膜４を堆積し、前
記絶縁膜４と基板１００表面の一部をエッチングして溝
８を形成する第３の工程と、前記溝８内の底面８ａと側
面とを含む基板表面にゲート絶縁膜５を形成する第４の
工程と、導電体で前記溝８を埋め込む第５の工程と、前
記絶縁膜４をエッチングして前記第１導電型拡散層７に
達する第１のコンタクトホールＰを形成する第６の工程
と、を含むことを特徴とするものである。 （第２の具体例）図６、７は本発明の他の具体例を示す
断面図を示す。この具体例では、拡散層上の第１のコン
タクトホールＰ形成時に第２のコンタクトホール１２が
Ｐウェル２上に形成される。第２のコンタクトホール１
２は、層間絶縁膜４と素子分離絶縁膜１が選択的にエッ
チングされＰウェル２に達するように開口され、コンタ
クトホール１２を用いてＰウェル２内にボロンイオンが
注入されてＰ型拡散層１３が形成されている。ＣＭＯＳ
プロセスにおいては、ＰチャネルトランジスタのＰ型拡
散層上のコンタクトホールＰ形成と同時にこのウェル接
続用の第２のコンタクトホール１２が形成できる。従っ
て、ウェル接続用のコンタクトホール１２の形成におい
て余分な工数は発生しない。
９Ａが層間絶縁膜４上に形成される。アルミ配線９Ａは
ゲート電極６とは直接接続され、ソース、ドレインとな
るＮ型拡散層３とはコンタクトプラグ１０、Ｎ型拡散層
７を介して接続される。このように、第１の具体例の製
造方法は、溝内に設けられた埋込ゲートの両側にソー
ス、ドレインを形成した半導体装置において、半導体基
板面１００に第２導電型半導体領域２を形成するための
第１のイオンを注入する第１の工程と、前記第２導電型
半導体領域２内にソース、ドレイン領域になる第１導電
型拡散層７を形成するための第２のイオンを注入する第
２の工程と、前記半導体基板面に絶縁膜４を堆積し、前
記絶縁膜４と基板１００表面の一部をエッチングして溝
８を形成する第３の工程と、前記溝８内の底面８ａと側
面とを含む基板表面にゲート絶縁膜５を形成する第４の
工程と、導電体で前記溝８を埋め込む第５の工程と、前
記絶縁膜４をエッチングして前記第１導電型拡散層７に
達する第１のコンタクトホールＰを形成する第６の工程
と、を含むことを特徴とするものである。 （第２の具体例）図６、７は本発明の他の具体例を示す
断面図を示す。この具体例では、拡散層上の第１のコン
タクトホールＰ形成時に第２のコンタクトホール１２が
Ｐウェル２上に形成される。第２のコンタクトホール１
２は、層間絶縁膜４と素子分離絶縁膜１が選択的にエッ
チングされＰウェル２に達するように開口され、コンタ
クトホール１２を用いてＰウェル２内にボロンイオンが
注入されてＰ型拡散層１３が形成されている。ＣＭＯＳ
プロセスにおいては、ＰチャネルトランジスタのＰ型拡
散層上のコンタクトホールＰ形成と同時にこのウェル接
続用の第２のコンタクトホール１２が形成できる。従っ
て、ウェル接続用のコンタクトホール１２の形成におい
て余分な工数は発生しない。
【００１９】
【発明の効果】本発明に係る半導体装置は上述のように
構成したので、ゲート電極とアルミ配線（金属配線）と
の接続のためのコンタクトを配置するために素子分離絶
縁膜上に確保していたゲートパターンの領域が不要とな
り、素子の集積度を向上させることができる。
構成したので、ゲート電極とアルミ配線（金属配線）と
の接続のためのコンタクトを配置するために素子分離絶
縁膜上に確保していたゲートパターンの領域が不要とな
り、素子の集積度を向上させることができる。
【００２０】さらに、層間絶縁膜に対してプロセス的な
平坦化を行わなくても層間絶縁膜上面が常に十分平坦で
あるため、段差部での金属配線加工におけるリソグラフ
ィー時のフォーカスマージン不足や反射光の影響、エッ
チング残り等に起因する配線断線やショート等の不良を
回避できる。さらに、従来、ウェル形成用イオン注入と
ソース、ドレイン形成用イオン注入に対して別々に行わ
れていたレジストマスク形成工程を一つにできるため、
工程削減が可能となる。
平坦化を行わなくても層間絶縁膜上面が常に十分平坦で
あるため、段差部での金属配線加工におけるリソグラフ
ィー時のフォーカスマージン不足や反射光の影響、エッ
チング残り等に起因する配線断線やショート等の不良を
回避できる。さらに、従来、ウェル形成用イオン注入と
ソース、ドレイン形成用イオン注入に対して別々に行わ
れていたレジストマスク形成工程を一つにできるため、
工程削減が可能となる。
【００２１】その理由は、図５に示すように、この形態
のゲート電極では層間絶縁膜の溝内にゲート電極を形成
するため、従来のようにゲートパターン上にコンタクト
孔を設ける必要が無く、従って素子分離領域上にコンタ
クト配置エリアを確保する必要がなくなったからであ
る。また、チャネル領域上に形成された溝内にゲート絶
縁膜を形成し導電体で埋設してゲート電極としたことに
より層間絶縁膜の下にゲート配線が無くなった、即ち、
層間絶縁膜を形成する時点で層間絶縁膜の下、基板上に
ゲート配線段差が無くなったからである。また、ゲート
電極を形成する前にソース、ドレイン拡散層を形成する
ことができるからである。
のゲート電極では層間絶縁膜の溝内にゲート電極を形成
するため、従来のようにゲートパターン上にコンタクト
孔を設ける必要が無く、従って素子分離領域上にコンタ
クト配置エリアを確保する必要がなくなったからであ
る。また、チャネル領域上に形成された溝内にゲート絶
縁膜を形成し導電体で埋設してゲート電極としたことに
より層間絶縁膜の下にゲート配線が無くなった、即ち、
層間絶縁膜を形成する時点で層間絶縁膜の下、基板上に
ゲート配線段差が無くなったからである。また、ゲート
電極を形成する前にソース、ドレイン拡散層を形成する
ことができるからである。
【図１】本発明に係る半導体装置の断面図である。
【図２】本発明に係る第１の具体例の製造工程を説明す
るための断面図である。
るための断面図である。
【図３】図２に続く製造工程を説明するための断面図で
ある。
ある。
【図４】図３に続く製造工程を説明するための断面図で
ある。
ある。
【図５】本発明に係る半導体装置の平面図である。
【図６】第２の具体例を説明するための断面図である。
【図７】図６の製造工程を説明するための断面図であ
る。
る。
【図８】従来技術を説明するための図である。
【図９】従来技術を説明するための図である。
【図１０】従来技術の平面図である。
１ 素子分離絶縁膜 ２ Ｐウェル ３、７ Ｎ型拡散層 ４ 層間絶縁膜 ５ ゲート絶縁膜 ６ ゲート電極 ８ 溝 ９、９Ａ アルミ配線 １０ コンタクトプラグ Ｐ コンタクトホール
Claims (9)
- 【請求項１】 溝内に設けられた埋込ゲートの両側にソ
ース、ドレインを形成した半導体装置において、 層間膜を介して、前記ソース、ドレイン上に前記ソー
ス、ドレイン用の金属配線を夫々設けると共に、前記ソ
ース、ドレイン用の金属配線に挟まれるように、前記ソ
ース、ドレイン用の配線層と同一の配線層で、且つ、前
記ゲート上にゲート用の配線を形成したことを特徴とす
る半導体装置。 - 【請求項２】 前記埋込ゲートのゲート電極と前記層間
膜上の配線とを接続する部材は前記ゲート電極と同一の
材料で形成されていることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記溝とゲート電極との間に設けられる
ゲート絶縁膜は、層間膜の溝の壁部にも設けられている
ことを特徴とする請求項２記載の半導体装置。 - 【請求項４】 溝内に設けられた埋込ゲートの両側にソ
ース、ドレインを形成した半導体装置において、 半導体基板面に第２導電型半導体領域を形成するための
第１のイオンを注入する第１の工程と、 前記第２導電型半導体領域内にソース、ドレイン領域に
なる第１導電型拡散層を形成するための第２のイオンを
注入する第２の工程と、 前記半導体基板面に絶縁膜を堆積し、前記絶縁膜と基板
表面の一部をエッチングして溝を形成する第３の工程
と、 前記溝内の底面と側面とを含む基板表面にゲート絶縁膜
を形成する第４の工程と、 導電体で前記溝を埋め込む第５の工程と、 前記絶縁膜をエッチングして前記第１導電型拡散層に達
する第１のコンタクトホールを形成する第６の工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 前記第１のコンタクトホールを導電体で
埋め込む第７の工程と、 前記第１のコンタクトホール内の導電体と前記溝内に埋
め込まれた導電体に接続する前記金属配線を形成する第
８の工程と、 を含むことを特徴とする請求項４記載の半導体装置の製
造方法。 - 【請求項６】 前記第１のイオン注入と第２のイオン注
入とを同一のフォトレジストマスクを用いて行うことを
特徴とする請求項４又は５記載の半導体装置の製造方
法。 - 【請求項７】 前記第６の工程では、素子分離膜を貫通
して前記第２導電型半導体領域に達する第２のコンタク
トホールが同時に形成されることを特徴とする請求項４
乃至６の何れかに記載の半導体装置の製造方法。 - 【請求項８】 前記第１のコンタクトホールを用いて第
３のイオン注入を行うことを特徴とする請求項７記載の
半導体装置の製造方法。 - 【請求項９】 前記第２のコンタクトホールを用いて第
４のイオン注入を行うことを特徴とする請求項７又は８
記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10125547A JPH11330457A (ja) | 1998-05-08 | 1998-05-08 | 半導体装置とその製造方法 |
| US09/305,212 US6153908A (en) | 1998-05-08 | 1999-05-05 | Buried-gate semiconductor device with improved level of integration |
| KR1019990016248A KR19990088091A (ko) | 1998-05-08 | 1999-05-07 | 반도체장치및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10125547A JPH11330457A (ja) | 1998-05-08 | 1998-05-08 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330457A true JPH11330457A (ja) | 1999-11-30 |
Family
ID=14912910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10125547A Pending JPH11330457A (ja) | 1998-05-08 | 1998-05-08 | 半導体装置とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6153908A (ja) |
| JP (1) | JPH11330457A (ja) |
| KR (1) | KR19990088091A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005136366A (ja) * | 2003-10-28 | 2005-05-26 | Dongbu Electronics Co Ltd | 半導体素子のトランジスタ製造方法 |
| JP2008171872A (ja) * | 2007-01-09 | 2008-07-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4860022B2 (ja) * | 2000-01-25 | 2012-01-25 | エルピーダメモリ株式会社 | 半導体集積回路装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4243997A (en) * | 1976-03-25 | 1981-01-06 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor device |
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| JPS6386569A (ja) * | 1986-09-30 | 1988-04-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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