JPH02194560A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明はＭＩＳ型の半導体装置に関し、特にチャネル
長が短いＨＯＳＰＥＴを構成する半導体装置に関するも
のである。

Ｅ従来の技術〕 近年半導体装置の高集積化が進み、半導体集積回路中で
の素子の占有面積を縮小するため、ＨＯＳＰＥＴのゲー
ト長が短縮されている。しかしながら、ＨＯＳＰＥＴの
ゲート長を短縮していくと、しきい値電圧の低下やサブ
スレッショルド領域でのパンチスルーに起因したリーク
電流の発生といった、いわゆる短チヤネル効果が発生し
てしまう。

この問題を解決するため、シリコン基板表面に形成した
浅い溝中にゲート電極を埋め込み、実効的にソース・ド
レインの接合深さをほぼゼロとした構造を信する、いわ
ゆる埋め込みゲートトランジスタの開発が進展しており
、−例として、特開昭６１．−２６３２７７号公報に開
示されたものがある。

第６図はこの文献に示されたトランジスタと同様の従来
のＨＯＳＰＥＴの模式上面図である。また、第７図は第
６図に示したＡ−Ａ線に沿う断面図であり、さらに第８
図は同じ＜　Ｂ−Ｂ線に沿う断面図である。以下、第６
図〜第８図を用いて従来の埋め込みゲート型半導体装置
の構造を説明する。

ｐ型のシリコン基板１０１表面には、フィールド酸化膜
１２５によって素子分離領域が形成されている。このフ
ィールド酸化膜１２５によって囲まれたアクティブ領域
には浅い溝１１３が形成されており、その溝１１３の底
面及び側面にはゲート酸化膜１１５が形成されている。

また、そのゲート酸化ｔｌＫ　１１５に囲まれた溝ＬＨ
中にはゲート電極１３５が埋め込まれ、アクティブ領域
中のゲート電極ｉ３５以外の領域にはシリコン基板１０
１とは反対導電型のが拡散層が形成されている。ＭＩＳ
構造の半導体装置においてはこの耐拡散層１１１がトラ
ンジスタのソース及びドレイン領域となる。さらに、第
６図では省略したが、シリコン基板１０１表面には第７
図。

第８図に示したように中間絶縁膜１４１が形成されてお
り、コンタクト孔１５２を通して耐拡散層１１１とＡ１
配線１５１とが接続された構造となっている。

このため、本半導体装置のチャネルは、シリコン基板ｌ
Ｏ１中の溝１１３の側面及び底面に沿って、ソース領域
となる一方の耐拡散層１１１からドレイン領域となるも
う一方の１１＋拡散層１１１へと形成される。

［発明が解決しようとする課題］ 上記のような従来の埋め込みゲート型半導体装置では、
まず、−ａに半導体集積回路を形成する場合、フィール
ド酸化膜形成工程前に、フィールド酸化膜下のシリコン
基板には図示は省略したが、リーク経路防止（チャネル
ストップ）のため不純物を注入し基板濃度を上昇させて
いる。しかしながら、製作工程中のフィールド酸化膜形
成時やその他の熱処理工程によって、上記の不純物が酸
化膜中やシリコン基板中等に再拡散し、アクティブ領域
との境界付近での不純物濃度が低下してしまつ■ そのため上記の構成では、第８図中領域イ、。

で示すように、溝側壁とフィールド酸化膜とが接してい
る部分での不純物濃度の低下が発生し、これに起因した
その部分での寄生トランジスタによって、ソース・ドレ
イン間のリーク経路が形成され、第９図に示すようなサ
ブスレッショルド特性の異常が発生してしまう。第９図
は第６図の従来例装置におけるサブスレッショルド特性
を示す線図であり、横軸はゲート電圧、縦軸はドレイン
電流である。スレッショルド電圧ＶＴ１１以下の実線で
示したｌの曲線がこのような場合のサブスレッショルド
特性を示し、このような異常な特性は第８図の鎮域イ５
　口の部分における寄生トランジスタによってリーク経
路が形成された結果発生したものである。ちなみに、■
の点線で示した曲線は上記のようなリーク経路がない理
想的な特性を示すものである。また、このリーク電流を
防止するために高濃度の不純物イオンを注入してしまう
と、トランジスタのアクティブ領域中にも拡散してしま
うことにより、トランジスタのしきい値電圧の変動や駆
動能力の低下等の問題が発生してしまう。

といった問題があった。

また、半導体集積回路を形成する場合、トランジスタ間
の素子分離法として一般にＬＯＧＯ８（！、ｏｃ、ａ　
１ｏｘｉｄａｔｉｏｎ　ｏｒ　５ｉｌｉｃｏｎ）法が用
いられている。しかしこの方法は工程が簡単である反面
、窒化膜をマスクにして熱酸化法により厚いフィールド
酸化膜を形成するため、この酸化時に窒化膜端での酸素
の侵入によりバーズビークと呼ばれる酸化膜のアクティ
ブ領域への張り出しが起こってしまう。

そのため上記の構成では、このバーズビークの発生によ
り素子のチャネル幅が減小するため、素子の微細化の妨
げとなってしまう。

この発明は以上のような課題を解決するためになされた
もので、とくにバーズビークの酸化膜のアクティブ領域
への張り出しの起らないような高性能な微細）１０８Ｆ
ＥＴを提供することを目的とするものである。

［課題を解決するだめの手段］ この発明に係る半導体装置は、半導体基板の表面の各素
子形成領域に環状の溝を設けられており、前記溝の底面
及び側面にゲート絶縁膜が形成され、前記ゲート絶縁膜
の壁に囲まれた溝の部分にゲート電極が埋込まれている
もので、さらに前記ゲート電極が埋込まれて形成された
環状の溝によって囲まれた内側領域及び溝の外側の領域
をソース・ドレイン拡散層とする構造を有するものであ
る。

［作用］ この発明においては、まず、構造上素子分離領域（フィ
ールド酸化膜）とチャネル経路（溝側壁）との接し、た
部分がないため不要なリーク経路が形成されない。

また、ゲート電極の内促１のに拡散層をソース領域、外
側のｎ十拡散層をドレイン領域とすることにより、ドレ
イン領域の拡散層幅がソースに比べて長くなりドレイン
近傍での電流密度が低減されるのでその部分でのインパ
クトイオン化が緩和される。

さらに、素子分離法にＬＯＣＯ８法を用いたとしてもフ
、イールド酸化膜の張り出しくバースビーク）がチャネ
ル部分に侵入しない。

そして、ゲート電極が環状構造をしているのでトランジ
スタのチャネル幅が広く取れるため、駆動能力が増大す
る。

［実施例］ 第１図はこの発明の一実施例を示す埋め込みゲート型Ｈ
Ｏ８ＦＥＴの構造を説明する模式的な部分断面拡大斜視
図である。また、第２図は第１図の実施例のシリコン基
板の表面位置における素子分離領域を含む配置関係を説
明する模式平面図である。

第１図１第２図において、フィールド酸化膜１５に囲ま
れたアクティブ領域中のシリコン基板１０の表面に四角
形状の環状に形成された溝１１の側壁及び底面にはゲー
ト絶縁膜１２が形成されており、その溝中のゲート絶縁
膜１２に囲まれた部分にはゲート電極２１が埋め込まれ
ている。また、溝１１に囲まれた内側の領域のシリコン
基板１０にはソース領域となるｎ十拡散層■３が、また
溝１１の外側の領域のシリコン基板１０にはドレイン領
域となるｎ十拡散層１４が形成されている。さらに、第
１図及び第２図では省略したが、シリコン基板表面上部
には中間絶縁膜３１を介し、ソース・ドレイン拡散層１
３．１４からの配線の引き出しのためのＡ１配線３２が
形成された構造となっている（第３図寥照）。ただし、
ここでは♂拡散層Ｉ３をソース領域、に拡散層１４をド
レイン領域として示したが、ソース・ドレインを逆とし
ても同様である。

なお、上記実施例においてはｎチャネルＭＯ８ＦＥＴの
場合について説明したが、この発明はｐチャネル）ＩＯ
８ＦＥＴにも同様に適用することができる。

以下、第１図の実施例のＭＯＳＦＥＴの製造方法につい
て説明する。

■第１の製造方法 第３図（ａ）〜（ｅ）はこの発明により埋め込みゲート
型ＭＯ９ＦＥＴの製造方法を工程順に示す模式断面図で
ある。なお、この断面図は、第１図の実施例のＣ−Ｃ線
に沿う部分の断面で示す。

まず、チャネルストップのためのイオン注入、素子分離
のためのフィールド酸化、膜を形成後（図示は省略）、
第３図（ａ）に示すように、従来周知のホトリソグラフ
ィ工程を用いて環状のゲート電極を埋め込むだめの溝と
なる部分のバターニングをＬ／シストにて行い、それを
マスクに例えばＨＩＢ（リアクティブ　イオン　エツチ
ング）法等の異方性エツチングによりシリコン基板１０
を所定の深さとなるまでエツチングを行い、環状の溝１
１を形成する。ここで用いるエツチングガスとしては、
ｃｃｎ　４等の塩素系のガスを用いる。またここでは、
レジストパターンをマスクにシリコン基板１０を直接エ
ツチングする方法として記述したが、例えばシリコン基
板１０の表面に２０００人程度０酸化膜を形成し、その
上にレジストパターンを形成後、その酸化膜をまずエツ
チングし、さらにその酸化膜をマスクとしてシリコン基
板１０をエツチングすることでも同様である。この場合
のエツチングガスとしては、酸化膜のエツチング時には
フッ素系を、またシリコン基板のエツチング時には塩素
系のガスを用いる。

次に、第３図（ｂ）に示すように、熱酸化法あるいはそ
の他の方法で先に作成した環状の溝１１を含むシリコン
基板１０の表面にゲート絶縁膜１２を所定の膜厚（１０
０人程人程で形成後、環状のゲート電極２Ｉを形成する
。ここで、ゲート電極２１の形成法としては、例えばシ
リコン基板１２の表面にポリシリコン等ゲート電極材を
堆積させ、従来周知のホトリソグラフィ工程によりパタ
ーンニングを行った後、それをマスクにエツチングによ
り形成できる。また、ゲート電極２１形成前にしきい値
電圧制御のためのイオン拡散を行うこともある。

さらに、第３図（Ｃ）に示すように、ゲート電極２１を
マスクにしてひ素あるいはボロン等の不純物イオンをシ
リコン基板ｌＯの表面からイオン注入し、さらに熱処理
を行うことでソース・ドレイン領域となるに拡散層ＩＬ
１４を形成する。そのため、ゲート電極２１の内側に耐
拡散層１３が、またゲート電極２１の外側の領域にに拡
散層１４が形成されることになる。

そして、第３図（ｄ）に示すように中間絶縁膜３１を形
成後、コンタクトの穴明けを行い、Ａｌ配線３２を形成
することで第３図（ｅ）のよう埋め込みゲート型）１０
ＳＦＥＴが完成する。

■第２の製造方法 第４図（Ａ）〜（Ｆ）はこの発明による埋め込みゲート
型ＭＯ９ＰＥＴのもう一つの製造方法を工程順に示す模
式断面図である。この製造方法は溝形成用とゲートｓ上
形成用とのマスクを兼ねた方法を示すものである。

はじめに、第１の製造方法同様チャネルストップのため
のイオン注入、素子分離のためのフィールド酸化膜を形
成する。（図示は省略）次に、第４図（Ａ）において例
えば熱酸化法等を用いてシリコン基板２１０上に２００
人程０の薄い酸化膜２２０を形成後、さらに例えばＣＶ
Ｄ　　（化学気相成長）法等により窒化膜２３０を１０
００〜５０００人程度の範囲で所定の膜厚に堆積させる
。そして周知のホトリソグラフィ工程を用いて環状のゲ
ート電極を形成する部分のパターンニングをレジストに
て行い、それをマスクに例えばｌ１ＩＥ法等の異方性エ
ツチングにより窒化膜２３０１酸化膜２２０の順でエツ
チングを行う。この時用いるエツチングガスとしては、
フッ素系ガスが良い。その後、酸化膜あるいは窒化膜等
のエツチング時のマスクとなりうる絶縁膜２４０を所定
の膜厚（後述）で全面に堆積させる。

そして、第４図（Ｂ）に示すように、絶縁膜２４０をｌ
？ＩＥ法等の異方性エツチングによってエツチングする
ことでサイドウオール２４２を形成後、更にシリコン基
板２１０を所定の深さまでエツチングし環状の溝２０１
を形成する。ここで用いるエツチングガスとして絶縁膜
２４０のエツチング時には、シリコン基板との選択性を
考慮して使用した材質により適宜選択し、またシリコン
基板２１０のエツチング時には、窒化膜２３０及びサイ
ドウオール２４２に使用した材質との選択性を考慮し選
択する必要がある。また、溝２０１の幅はサイドウオー
ル幅にＪ、って決定でき、このサイドウオール幅は絶縁
膜２４０の膜厚及びそのエツチング条件によって決定さ
れる。そのため、溝２０１の幅に合わせて絶縁膜２４０
の膜厚及びエツチング条件を制御すれば良い。

さらに第４図（Ｃ）に示すように、等方性エツチングに
よってサイドウオール２４２を除去後、熱酸化法によっ
て先に作成した環状の溝２０１中のゲート酸化膜２１５
を所定の膜厚（１００人程０）で形成し、例えばポリシ
リコン等のゲート電極材２５０を全面に堆積させる。こ
こで、ゲート電極材２５０堆積前にしきい値電圧制御の
ためのイオン拡散を行うこともある。

そして、第４図（Ｄ）に示すように、先に堆積したゲー
！・電極材２５０をＩｒＩＥ法等異法外異方性エツチン
グてエツチングすることで、マスクを用いずセルファラ
インでゲート電極２５２を形成させ、さらに窒化膜２３
０を除去後、全面にイオン注入し熱処理を行うことでソ
ース・ドレイン領域となるｎ中層１１３，１１５を形成
する。ここで、第４図（Ｃ）の状態で、ゲート電極材２
５０表面の段差が激しい場合には、直接ポリシリコン２
５０をエツチングせずに、ポリシリコン２５０表面に生
じた凹凸を埋め込むように任意好適な材料からなる図示
しないレジスト材を塗布しウェハ表面を平坦にした後、
レジスト材とゲート電極材２５０とのエツチング速度が
等しくなるようなエツチング条件によってエッチバック
を行うことによりゲート電極２５２を形成すれば良い。

さらに、第４図（Ｅ）　、　（Ｆ）に示すように、第１
の製造方法と同様に中間絶縁膜２６０形成についでコン
タクトの穴あけ後Ａ１配線２７０を形成することで完成
する。

以上のように、第２の製造方法によれば、ゲート電極を
埋め込むための溝の形成には、マスクを使わずゲート電
極形成用のマスクを利用してセルファラインで形成でき
る。そのため、マスク合わせ余裕を見込む必要がなく微
細なトランジスタの形成も可能となる。

なお、第５図は第１図の実施例装置のサブスレッショル
ド特性を示す線図である。測定条件は第９図の従来例の
特性線図の場合と同一とし、横軸はゲート電圧、縦軸は
ドレイン電流である。第５図の線図から明らかなように
、このサブスレッショルド特性曲線は第９図で示した■
曲線とほぼ同様の特性であり、この発明による埋め込み
ケート型ＭＯ８ＦＥＴは不必要なリーク経路が発生しな
い優れた性能を有するものであることが示されている。

［発明の効果］ 以上のようにこの発明による半導体装置は下記に示す構
造上の特長から以下に列挙する効果が得られる。

（イ）前述したフィールド酸化膜と溝側壁とが接した部
分、すなわち素子分離領域とチャネル経路とが接した部
分が存在しないため、不要なリーク経路が形成されず、
第５図の線図に示しｔ：ように良好なサブスレッショル
ド特性が得られる。

（ロ）ゲート電極の内側のイ拡散層をソース電極、外側
のｎ十拡散層をドレイン電極出することによって、ドレ
イン拡散層の拡散層幅がソースに比べて長くなりドレイ
ン近傍での電流密度が低減されるため、その部分でのイ
ンパクトイオン化の緩和がはかれる。それがため、これ
に起因するトランジスタ特性、例えばＶｔｈ、ｇｍ等の
変動が生じない。

（ハ）素子分離法として］、ＯＣＯＳ法を用いた場合で
も、フィールド酸化膜の張り出しくバーズビーク）がト
ランジスタのチャネル部分に侵入しないため、素子の微
細化の妨げにはならない。

（ニ）ゲート電極が環状に形成されており、トランジス
タのチャネル幅が広く取れるため、駆動能力が大きくな
る。

以上の事柄を要約すれば、この発明による半導体装置は
リーク電流の発生がなく、また短チヤネル効果による影
響もない優れた微細な半導体装置を構成することが可能
である。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す半導体装置の模式的
な部分断面拡大斜視図、第２図は第１図の実施例装置の
素子分離領域を含む平面配置図、第３図（ａ）〜（ｅ）
はこの発明の実施例装置の第１の製造方法の断面工程図
、第４図（Ａ）〜（Ｐ）はこの発明の実施例装置の第２
の製造方法の断面工程図、第５図は第１図の実施例装置
のサブスレッショルド特性線図、第６図は従来の埋め込
みゲート型）１０８ＰＥＴの上面図、第７図は第６図の
Ａ−Ａ線に沿う断面図、第８図は第６図のＢ−Ｂ線に沿
う断面図、第９図は第６図の従来装置のサブスレッショ
ルド特性線図である。 第１図、第２図、第３図（ａ）〜（ｅ）において、１０
はシリコン基板、１１は溝、１２はゲート絶縁膜、１３
．１４はイ拡散層、１５はフィールド酸化膜、２１はゲ
ート電極、３１は中間絶縁膜、３２はＡΩ配線である。 また、第４図（Ａ）〜（Ｆ）において、１１３．１１５
はｎ＋層、２０１は溝、２１０はシリコン基板、２１５
はゲート酸化膜、２２０は酸化膜、２３０は窒化膜、２
４０は絶縁膜、２４２はサイドウオール、２５０はゲー
ト電極材、２５２はゲート電極、２６０は中間絶縁膜、
２７０はＡｐ配線である。 第６図、第７図、第８図において、】０１はシリコン基
板、１１１はヤ拡散層、１１３は溝、１１５はデー４酸
化膜、１２５はフィールド酸化膜、１３５はゲート電極
、１４１は中間絶縁膜、１５１はＡ、Ｑ配線である。 ゲート電圧ＶＧＳ　（Ｖ） ○ ゲート電圧ＶＧＳ　　（Ｖ） この定明によろ半導体装置のサブスし・ツショルド特柱
箔５図 、従来Ｏ半導体装置によるサブスレッショルド稍性第９
図 従来の埋め込みゲート梨′Ｊ７！−導停装置ひ概略国第
６図 第６図のＡ−Ａ断面図 第７図 第６図のＢ−８断面図

Claims (1)

1. 【特許請求の範囲】 半導体基板の表面に形成された環状の溝と、前記溝の底
   面及び側面に形成された絶縁膜と、前記絶縁膜によって
   囲まれた領域に形成されたゲート電極と、 前記ゲート電極以外の前記半導体基板内の前記溝の内側
   と外側に形成され、前記半導体基板とは反対導電型から
   なる拡散領域と を有することを特徴とする半導体装置。