KR20040043279A - 쇼오트 채널 모오스 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 모오스 트랜지스터 구조는 기존의 상보성 모오스 트랜지스터 기술로 제작된다. 나노미터 급의 모오스 트랜지스터 제작 방법에 있어서 특수한 리소그래피 기술을 사용하지 않고, 스페이서 폭을 조절하여 나노미터 급의 게이트를 형성한다. 도핑된 스페이서를 사용하여 매우 얕은 접합의 소오스, 드레인 확장 영역을 형성할 수 있으며, 이는 종래의 이온주입에 의한 기판의 손상을 방지한다. 열처리 과정을 통하여 도핑된 스페이서로부터 반도체 기판으로 도펀트가 확산되어 매우 얕은 접합을 갖는 소오스/드레인 확장 영역을 형성할 수 있다.

Description

쇼오트 채널 모오스 트랜지스터 및 그 제조 방법{A MOS TRANSISTOR HAVING SHORT CHANNEL AND A MANUFACTURING METHOD THEREOF}
본 발명은 모오스(MOS) 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱상세하게는 서브 마이크론 또는 나노미터 급의 쇼오트 채널을 갖는 모오스 트랜지스터 및 그 제조 방법에 관한 것이다.
최근, 반도체 소자를 고집적화하는 경향에 따라, 칩 크기의 축소와 제조 공정의 미세화 기술이 발달하고 있다. 특히, 모오스 트랜지스터의 채널을 나노미터 레벨로 형성하는 기술이 각광받고 있다.
예를 들면, 미국 특허 제6,372,589호(2002년 4월 16일)에서는 모오스 트랜지스터에서 소오스/드레인 영역을 형성할 때, 소오스/드레인 확장 영역의 접합 깊이를 줄이는 기술이 기재되어 있다. 즉, 폴리실리콘 게이트를 형성하고, 그 측벽에 도핑된 스페이서를 형성하고 열처리하여 매우 얕은 깊이의 접합을 형성함으로써 나노미터 레벨의 채널을 형성할 때 그 부작용으로서 발생하는 쇼오트 채널 효과(short channel effect)를 감소시킨다.
또한, 미국 특허 제6,387,758호(2002년 5월 14일)에는 나노미터 레벨의 채널 길이를 구현하기 위해 수직형 채널을 사용하며, 박막 두께를 조절하여 나노미터 레벨의 채널을 형성하는 기술이 기재되어 있다.
본 발명은 이러한 선행 기술들을 이용하여 나노미터 레벨의 쇼오트 채널을 갖는 모오스 트랜지스터 및 그 제조 방법을 제공하는 것에 관한 것이다.
아래에서는 첨부된 도면을 참조하여 종래의 기술에 따른 모오스 트랜지스터를 설명한다.
도 1에는 종래의 기술에 따른 모오스 트랜지스터의 단면 구조가 도시되어 있다. 상기 도 1에 도시된 바와 같이, 반도체 기판(1)에 형성된 소스/드레인영역(11, 12)에는 소오스/드레인 확장 영역(13, 14)이 포함되어 있다.
상기 소오스/드레인 확장 영역(13, 14)은 매우 얕은 접합으로 형성되며, 서브 마이크론 급이나 나노미터 급의 채널 길이를 갖는 모오스 트랜지스터에서 나타나는 쇼오트 채널 영향을 최소화하기 위한 것이다. 상기 도 1의 모오스 트랜지스터에서는 소오스와 드레인을 위한 소스/드레인 영역(11, 12)과 그 위에 형성된 실리사이드 층(21, 22)이 형성되어 있다. 상기 소오스와 드레인을 위한 소스/드레인 영역(11, 12)은 상기 소오스/드레인 확장 영역(13, 14)보다 깊게 형성되어 있으며, 그 위에 각각 실리사이드층(21, 22)이 접합에 의해 형성되어 모오스 트랜지스터의 접촉 저항을 감소시킨다.
상기 반도체 기판(1) 상에 형성된 게이트 절연막(15)에는 폴리실리콘으로 이루어진 게이트 전극(17)이 형성되며, 그 위에는 접촉(contact)을 위한 게이트 실리사이드층(23)이 형성된다. 상기 모오스 트랜지스터는 얕은 트렌치 분리 영역(STI : Shallow Trench Isolation)(19)을 사용하여 다른 집적회로와 전기적으로 절연된다. 게이트의 양 측벽에는 질화막으로 된 스페이서(16)가 형성되며, 이를 통해 자기 정렬된 소오스/드레인 확장 영역(13, 14)이 형성될 수 있다. 상기 게이트 폴리실리콘층(17)의 측벽과 스페이서(16) 사이에는 버퍼층(18)이 형성된다.
이러한 모오스 트랜지스터에서 나노미터 레벨의 채널을 형성하기 위해서는 미세 패턴을 형성하는 것이 매우 중요하다. 그러나, 현재의 리소그래피 기술로는 수십 나노미터의 패턴을 형성하기가 힘들다. 또한, 소오스와 드레인 영역의 접합 깊이를 매우 얕은 수준으로 형성해야 한다. 이것은 쇼오트 채널 효과를 줄이기 위해 필수적인 공정기술이다. 그러나 종래의 모오스 트랜지스터 기술, 특히 설계 규칙이 큰 구형 모오스 공정을 이용해서 나노미터 급의 트랜지스터를 제작하기는 매우 어렵다.
본 발명은 리소그래피 기술에 의존하지 않고 나노미터 급의 게이트를 형성할 수 있는 제작 방법으로 단순히 박막의 두께와 식각 기술만을 사용하여 게이트 길이를 조절할 수 있다. 또한 도핑된 산화막을 이용하여 매우 얕은 접합을 형성함으로써 쇼오트 채널 효과를 감소시킬 수 있는 제작 방법이다.
본 발명은 상기 설명한 바와 같은 종래의 기술적 배경 하에서 이루어진 것으로서, 종래의 리소그래피 기술의 한계를 극복하기 위해 스페이서를 이용하여 나노미터 레벨의 패턴을 형성하고, 도핑된 산화막을 이용하여 얕은 접합의 소오스, 드레인 확장 영역을 형성함으로써 나노미터 레벨의 채널 영역을 갖는 모오스 트랜지스터 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 종래의 기술에 따른 모오스 트랜지스터의 단면 구조를 나타낸 도면.
도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 모오스 트랜지스터의 제조 과정을 나타낸 도면.
도 3a 내지 도 3g는 본 발명의 제2실시예에 따른 모오스 트랜지스터의 제조 과정을 나타낸 도면.
(도면의 주요 부분에 대한 부호의 설명)
1 : 반도체 기판 19 : 얕은 트렌치 분리 영역
41 : 게이트 산화막 42 : 폴리실리콘층
43 : 스페이서 44 : 제1산화막
45 : 제2산화막 46 : 드레인 전극
47 : 소오스 전극 48 : 소오스/드레인 확장 영역
이와 같은 목적을 달성하기 위한 본 발명의 특징에 따른 모오스 트랜지스터는,
반도체 기판;
상기 반도체 기판의 좌우에 형성되며 소자 분리를 위한 얕은 트렌치 분리 영역;
상기 얕은 트렌치 분리 영역의 좌우에 접촉하며, 중심을 향해 연장되어 있는소스와 드레인을 위한 소스/드레인 영역;
상기 각 소스/드레인 영역과 접촉하면서 상기 반도체 기판 내부를 향해 소정의 깊이로 형성되며, 서로 소정의 거리를 두고 떨어져 있는 스페이서;
상기 스페이서 사이에 채워져서 게이트 전극으로 작용하는 폴리실리콘층;
상기 폴리실리콘층의 하부를 둘러싸도록 형성된 게이트 절연막; 및,
상기 각 스페이서로부터 상기 반도체층을 향해 이온 주입되어 형성되며, 인접하는 소스/드레인 영역과 접촉하는 소오스/드레인 확장 영역을 포함하며,
상기 각 스페이서의 간격을 조절하여 상기 폴리실리콘층의 길이가 제어되는 것에 특징이 있다.
또한, 상기와 같이 구성되는 모오스 트랜지스터의 제조 방법은,
실리콘으로 이루어진 반도체 기판의 좌우에 다른 소자와의 분리를 위한 얕은 트렌치 분리 영역을 형성하고, 불순물 주입 공정을 통해 상기 각 얕은 트렌치 분리 영역에 접촉하면서 중심을 향해 연장되도록 소스/드레인 영역을 형성하는 제1공정;
전체 표면에 제1산화막을 증착한 후, 중심부의 소정 영역을 상기 반도체층의 내부를 향해 소정 깊이로 식각하고, 상기 각 소스/드레인 영역의 측벽에 스페이서를 각각 형성하는 제2공정;
상기 스페이서 사이의 반도체 기판을 더욱 식각하여 게이트 절연막을 형성하는 제3공정;
전체 결과물에 대해 열처리 공정을 수행하여 상기 스페이서에서 상기 반도체 기판으로 불순물이 주입되게 함으로써 상기 각 스페이서의 하부에 상기 소스/드레인 영역과 얕게 접합하는 소오스/드레인 확장 영역을 형성하는 제4공정;
상기 스페이서 사이에 폴리실리콘층을 증착하여 게이트 전극을 형성하는 제5공정; 및,
전체 표면에 제2산화막을 증착한 후, 소오스와 드레인 전극을 형성할 영역을 식각하고, 금속 공정을 통해 상기 영역에 소오스 전극과 드레인 전극을 형성하는 제6공정을 포함한다.
상기 설명된 본 발명에 따른 모오스 트랜지스터에서는 게이트 영역에 도핑된 산화막 스페이서를 형성하여 나노미터 레벨의 길이를 갖는 게이트를 형성하고, 열처리를 통해 매우 얕은 접합의 소오스/드레인 확장 영역(48)을 형성함으로써 종래의 상보성 모오스 트랜지스터 기술을 그대로 적용하면서도 나노미터 레벨의 채널 길이를 갖는 모오스 트랜지스터를 제작할 수 있다.
이하에서는 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2h에는 본 발명의 제1실시예에 따른 모오스 트랜지스터의 제작 공정이 순차적으로 도시되어 있고, 특히, 도 2h에는 최종적으로 완성된 모오스 트랜지스터의 단면 구조가 도시되어 있다.
먼저, 상기 도 2h를 참조하여 본 발명의 제1실시예에 따른 모오스 트랜지스터의 구조를 설명한다.
상기 도 2h에 도시되어 있듯이, 반도체 기판(1)의 좌우에는 소자 분리를 위한 얕은 트렌치 분리 영역(19)이 각각 형성되며, 상기 영역(19)으로부터 중심을 향해 소오스와 드레인을 위한 소스/드레인 영역(N+)이 형성되어 있다. 상기 각 소스/드레인 영역(N+)에는 스페이서(43)가 해당하는 소스/드레인 영역(N+)에 인접하게 형성되어 있으며, 상기 각 스페이서(43)는 서로 소정의 간격만큼 떨어져 있다. 본 발명에서는 상기 스페이서(43)의 간격이 나노미터 레벨로 조정된다. 상기 스페이서(43) 사이에는 게이트 형성을 위한 폴리실리콘층(42)으로 채워져 있다. 상기 각 스페이서(43)는 상기 소스/드레인 영역(N+)의 깊이와 같거나 약간 깊게 형성되어 있으며, 그 아래에는 상기 폴리실리콘층(42)을 둘러싸도록 게이트 산화막(41)이 형성되어 있다. 상기 소스/드레인 영역(N+)과 각 스페이서(43)의 하부에는 소오스/드레인 확장 영역(48)이 형성되어 있으며, 상기 소오스/드레인 확장 영역(48)은 상기 소스/드레인 영역(N+)과 얕게 접합함과 동시에 상기 스페이서(43)의 하부를 둘러싼 후, 상기 게이트 산화막(41)과 접촉하도록 형성되어 있다. 그리고, 전체 표면에는 상기 소스/드레인 영역(N+)의 소오스와 드레인 전극을 형성할 부분이 노출되도록 제1산화막(44)과 제2산화막(45)이 순차적으로 형성되어 있으며, 상기 노출된 소스/드레인 영역(N+)에는 드레인 전극과 소오스 전극(46, 47)이 각각 형성된다.
상기 도면에서 설명하지는 않았지만, 상기 소스/드레인 영역(N+)과 상기 폴리실리콘층(42)의 상부에는 접촉 저항을 줄이기 위해 도 1에 도시된 바와 같은 실리사이드층이 더 포함될 수 있다.
상기 설명된 본 발명의 제1실시예에서는 게이트 영역에 형성된 스페이서(43)의 간격을 조절함으로써 게이트 전극으로 사용되는 폴리실리콘층(42)의 길이가 나노미터 레벨로 조절될 수 있으며, 매우 얕은 접합의 소오스/드레인 확장 영역(48)을 형성함으로써 종래의 상보성 모오스 트랜지스터 기술을 그대로 적용하더라도 나노미터 레벨의 채널 길이를 갖는 모오스 트랜지스터를 제공할 수 있다.
다음으로, 도 2a 내지 도 2h를 참조하여 상기와 같은 구조를 갖는 본 발명의 제1실시예에 따른 모오스 트랜지스터의 제조 방법을 설명한다.
먼저, 도 2a에서 실리콘으로 이루어진 반도체 기판(1)의 좌우에는 다른 소자와의 분리를 위한 얕은 트렌치 분리(STI : Shallow Trench Isolation) 영역(19)이 형성되고 마스크 패턴(31)을 위치한 상태에서 불순물 주입 공정을 수행하여 상기 얕은 트렌치 분리 영역(19)에 인접하도록 N+ 영역이 형성된다. 만약, p형 모오스 트랜지스터인 경우에는 p형 불순물이 주입되어 P+ 영역이 형성될 것이다. 상기 N+ 영역의 깊이는 종래의 상보성 모오스 트랜지스터 기술에서 통상적으로 사용되는 정도의 깊이이다.
다음으로, 도 2b에 도시한 바와 같이, 전체 표면에 산화막(44)이 증착되고 소정의 영역에 마스크 패턴을 형성하여 상기 마스크 패턴 상에 증착된 산화막이 제거된다. 그리고, 제거되지 않은 산화막 패턴(44)을 마스크 층으로 이용하여 상기 N+ 영역과 반도체 기판(1)을 식각함으로써 도 2b의 A와 같은 공간(이것을 트렌치라 함)이 형성된다. 이 때, 상기 N+ 영역의 식각 깊이는 이미 형성된 N+ 영역의 접합 깊이와 같거나 약간 더 깊도록 조절된다. 이렇게 함으로써, 상기 A 공간에 스페이서가 형성되고, 이 스페이서를 통해 소오스/드레인 확장 영역이 형성될 수 있다.
다음으로, 도 2c에서 도핑된 산화막을 증착하여 기 형성된 산화막(44) 및 N+영역의 실리콘 패턴을 다 덮도록 한 후 다시 건식식각하여 기 형성된 트렌치(A) 측벽에 스페이서(43)가 형성되도록 한다. 이 때, 상기 도핑된 산화막의 증착 두께와, 식각률을 조절하여 트렌치 측벽 내에 형성되는 스페이서(43) 사이의 간격이 조절되도록 한다. 본 발명의 실시예에서는 상기 스페이서(43)의 간격이 나노미터 레벨로 조절된다.
도 2d에서는, 이온 주입법을 시행하여 상기 스페이서(43) 사이에 노출된 반도체 기판(1)의 실리콘 영역에 문턱 전압(threshold voltage)을 조절하기 위한 불순물이 주입되고, 상기 노출된 반도체 기판(1)의 실리콘 영역은 약간 더 식각된다. 이 때의 식각 깊이는 이후에 형성될 소오스/드레인 확장 영역의 접합 깊이보다 약간 더 깊도록 형성된다.
다음으로, 도 2e에 도시한 바와 같이, 상기 노출된 실리콘 영역에는 게이트 산화막(41)이 형성된다. 상기 게이트 산화막(41)은 다른 종류의 고유전율 박막으로 대치될 수도 있다.
이어서, 도 2f에 도시한 바와 같이, 전체 결과물에 대해 적당한 열처리를 수행함으로써 상기 도핑된 산화막으로 이루어진 스페이서(43)에서 반도체 기판(1)의 실리콘 영역으로 불순물이 주입되고, 이에 따라, 소오스/드레인 확장 영역(48)이 상기 각 스페이서(43)의 하부에 형성된다. 상기 각 소오스/드레인 확장 영역(48)은 상기 소스/드레인 영역(N+)과 얕게 접촉하도록 형성되어 있다.
그 다음으로, 도 2g에 도시한 바와 같이, 폴리실리콘층(42)을 증착하여 상기스페이서(43) 사이에 채움으로써 게이트 전극이 형성된다. 상기 증착된 폴리실리콘층(42)은 에치 백(etch-back) 공정에 의해 그 상부 표면이 상기 스페이서(43)보다 낮게 형성된다. 이 때, 마스크를 사용하여 게이트 패드가 형성될 부분은 에치 백 공정이 수행되지 않도록 한다.
다음으로, 상기 도 2h에 도시한 바와 같이, 전체 표면에 제2산화막(45)을 증착한 후, 소오스와 드레인 영역을 식각하여 N+ 영역의 표면이 노출되도록 한다. 상기 노출된 N+ 영역의 표면에는 일반적인 금속 공정을 이용하여 드레인 전극(46)과 소오스 전극(47)이 형성된다.
결과적으로, 게이트 영역에 도핑된 산화막 스페이서(43)를 형성하여 나노미터 레벨의 길이를 갖는 게이트를 형성하고, 열처리를 통해 매우 얕은 접합의 소오스/드레인 확장 영역(48)을 형성함으로써 종래의 상보성 모오스 트랜지스터 기술을 그대로 적용하면서도 나노미터 레벨의 채널 길이를 갖는 모오스 트랜지스터를 제작할 수 있다.
다음으로, 도 3a 내지 도 3g를 참조하여 본 발명의 제2실시예에 따른 모오스 트랜지스터의 제조 방법을 설명한다.
상기 제2실시예에 따른 모오스 트랜지스터에서는 이중의 스페이서를 사용하여 나노미터 레벨의 채널 길이를 갖는 모오스 트랜지스터를 제작하는 것에 기술적 특징이 있다. 상기 제2실시예에서 사용된 원리를 이용할 경우에는 상기 제1실시예보다 더 작은 스케일의 나노미터 레벨의 채널 길이를 갖는 모오스 트랜지스터를 제작할 수 있다.
먼저, 도 3a에 도시한 바와 같이, 실리콘으로 이루어진 반도체 기판(1)의 좌우에는 다른 소자와의 분리를 위한 얕은 트랜치 분리(STI : Shallow Trench Isolation) 영역(19)이 형성되고, 마스크 패턴(31)을 위치한 상태에서 불순물 주입 공정을 수행하여 상기 두 개의 얕은 트렌치 분리 영역(19)에 접촉하는 N+ 영역이 형성된다.
다음으로, 도 3b에 도시한 바와 같이, 전체 표면에 제1산화막(44)이 증착되고 소정의 영역에 마스크 패턴을 형성하여 상기 마스크 패턴 상에 증착된 산화막이 제거된다. 따라서, N+ 영역의 일부가 노출된다. 그리고, 도 3c에서 전체 표면에 걸쳐 산화막을 증착하여 이미 형성되어 있는 제1산화막(44) 및 상기 노출된 N+ 영역을 모두 덮도록 한 후, 다시 건식 식각하여 상기 제1산화막(44)의 측벽에 스페이서(43)가 형성되도록 한다. 본 실시예에서는 상기 스페이서(43)를 제1스페이서라고 부른다. 이 때, 본 발명의 제1실시예와는 달리 실리콘 트렌치 영역은 없는 상태이다. 산화막으로 이루어진 상기 제1스페이서(43)를 형성한 후, 반도체 기판(1)의 실리콘 영역을 이미 형성된 N+ 영역의 접합 깊이와 같거나 약간 깊게 식각한다.
다음으로, 도 3d에 도시한 바와 같이, 도핑된 산화막을 증착한 후, 건식 식각하여 제2스페이서(51)를 형성한다. 이어서, 도 3e에 도시한 바와 같이, 제1산화막(44)과 상기 제1, 제2스페이서(43, 51)를 마스크로 이용하여 상기 제2스페이서(51) 사이의 노출된 실리콘 영역을 약간 식각하여 게이트 산화막(41)을 형성한다.
그리고, 도 3f에서, 전체 결과물에 대해 열처리를 행함으로써 상기 제2스페이서(51)에서 상기 반도체 기판(1)의 실리콘 영역으로 불순물이 주입되어 소오스/드레인 확장 영역(48)이 형성되도록 한다. 그리고, 상기 제2스페이서(51) 사이의 공간에는 게이트 전극으로 사용되는 폴리실리콘층(52)이 채워진다.
다음으로, 도 3g에 도시한 바와 같이, 전체 표면에 제2산화막(45)을 증착하고 소오스와 드레인 전극을 형성할 부분을 식각한 후, 금속 공정에 의해 드레인 전극(46)과 소오스 전극(47)이 형성된다.
상기 제2실시예의 제조 공정에서, 제1 또는 제2스페이서(43, 51)의 형성, 폴리실리콘층(52)의 형성 및, 소오스/드레인 확장 영역(48)의 형성 등은 자기 정렬 방법을 사용하여 별도의 마스크 없이 제작된다.
위에서 양호한 실시예에 근거하여 본 발명을 설명하였지만, 이러한 실시예는 본 발명을 제한하려는 것이 아니라 예시하려는 것이다. 본 발명이 속하는 분야의 숙련자에게는 본 발명의 기술사상을 벗어남이 없이 상기 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로, 본 발명의 보호범위는 첨부된 청구범위에 의해서만 한정될 것이며, 상기 실시예에 대한 다양한 변화, 변경 또는 조정을 모두 포함하는 것으로 해석되어야 할 것이다.
상기와 같이 이루어지는 본 발명에 따른 모오스 트랜지스터 및 그 제조 방법을 이용하면, 리소그래피 기술을 이용하지 않고도 나노미터 레벨의 패턴 형성이 가능하며, 쇼오트 채널 효과를 줄이기 위한 매우 얕은 접합의 소오스/드레인 영역을형성할 수 있다. 특히, 종래의 상보성 모오스 트랜지스터 기술을 활용할 수 있기 때문에 현재의 공정 및 설계 기술을 사용하여 나노미터 레벨의 채널 길이를 갖는 모오스 트랜지스터 및 이를 이용한 회로를 구현할 수 있다.

Claims (12)

  1. 반도체 기판;
    상기 반도체 기판의 좌우에 형성되며 소자 분리를 위한 얕은 트렌치 분리 영역;
    상기 얕은 트렌치 분리 영역의 좌우에 접촉하며, 중심을 향해 연장되어 있는 소스와 드레인을 위한 소스/드레인 영역;
    상기 각 소스/드레인 영역과 접촉하면서 상기 반도체 기판 내부를 향해 소정의 깊이로 형성되며, 서로 소정의 거리를 두고 떨어져 있는 스페이서;
    상기 스페이서 사이에 채워져서 게이트 전극으로 작용하는 폴리실리콘층;
    상기 폴리실리콘층의 하부를 둘러싸도록 형성된 게이트 절연막; 및,
    상기 각 스페이서로부터 상기 반도체층을 향해 이온 주입되어 형성되며, 인접하는 소스/드레인 영역과 접촉하는 소오스/드레인 확장 영역을 포함하며,
    상기 각 스페이서의 간격을 조절하여 상기 폴리실리콘층의 길이가 제어되는
    모오스 트랜지스터.
  2. 반도체 기판;
    상기 반도체 기판의 좌우에 형성되며 소자 분리를 위한 얕은 트렌치 분리 영역;
    상기 얕은 트렌치 분리 영역의 좌우에 접촉하며, 중심을 향해 연장되어 있는소스와 드레인을 위한 소스/드레인 영역;
    상기 소스/드레인 영역의 표면 상에 형성되며, 게이트, 소스 및 드레인을 위한 패턴을 갖는 제1산화막;
    상기 소스/드레인 영역 상의 상기 제1산화막의 게이트 패턴 부분의 측벽에 형성된 제1스페이서;
    상기 제1스페이서와 상기 소스/드레인 영역의 측벽에 상기 반도체 기판을 향해 소정 깊이로 형성되며, 서로 소정의 거리를 두고 떨어져 있는 제2스페이서;
    상기 제2스페이서 사이에 채워져서 게이트 전극으로 작용하는 폴리실리콘층;
    상기 폴리실리콘층의 하부를 둘러싸도록 형성된 게이트 절연막; 및,
    상기 제2스페이서로부터 상기 반도체층을 향해 이온 주입되어 형성되며, 인접하는 소스/드레인 영역과 접촉하는 소오스/드레인 확장 영역을 포함하며,
    상기 제2스페이서의 간격을 조절하여 상기 폴리실리콘층의 길이가 제어되는
    모오스 트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 각 스페이서 또는 상기 제2스페이서는 상기 소스/드레인 영역과 같거나 더 깊게 형성되는
    모오스 트랜지스터.
  4. 제1항 또는 제2항에 있어서,
    상기 소스/드레인 영역은 p형 모오스 트랜지스터일 경우에는 p+ 영역으로 도핑되고 n형 모오스 트랜지스터일 경우에는 n+ 영역으로 도핑되는
    모오스 트랜지스터.
  5. 제1항 또는 제2항에 있어서,
    상기 소스/드레인 영역과 상기 폴리실리콘층 상에 접촉 저항을 줄이기 위해 각각 형성된 실리사이드층을 더 포함하는
    모오스 트랜지스터.
  6. 실리콘으로 이루어진 반도체 기판의 좌우에 다른 소자와의 분리를 위한 얕은 트렌치 분리 영역을 형성하고, 불순물 주입 공정을 통해 상기 각 얕은 트렌치 분리 영역에 접촉하면서 중심을 향해 연장되도록 소스/드레인 영역을 형성하는 제1공정;
    전체 표면에 제1산화막을 증착한 후, 중심부의 소정 영역을 상기 반도체층의 내부를 향해 소정 깊이로 식각하고, 상기 각 소스/드레인 영역의 측벽에 스페이서를 각각 형성하는 제2공정;
    상기 스페이서 사이의 반도체 기판을 더욱 식각하여 게이트 절연막을 형성하는 제3공정;
    전체 결과물에 대해 열처리 공정을 수행하여 상기 스페이서에서 상기 반도체 기판으로 불순물이 주입되게 함으로써 상기 각 스페이서의 하부에 상기 소스/드레인 영역과 얕게 접합하는 소오스/드레인 확장 영역을 형성하는 제4공정;
    상기 스페이서 사이에 폴리실리콘층을 증착하여 게이트 전극을 형성하는 제5공정; 및,
    전체 표면에 제2산화막을 증착한 후, 소오스와 드레인 전극을 형성할 영역을 식각하고, 금속 공정을 통해 상기 영역에 소오스 전극과 드레인 전극을 형성하는 제6공정을 포함하는
    모오스 트랜지스터의 제조 방법.
  7. 실리콘으로 이루어진 반도체 기판의 좌우에 다른 소자와의 분리를 위한 얕은 트렌치 분리 영역을 형성하고, 불순물 주입 공정을 통해 상기 각 얕은 트렌치 분리 영역에 접촉하면서 중심을 향해 연장되도록 소스/드레인 영역을 형성하는 제1공정;
    전체 표면에 제1산화막을 증착한 후, 중심부의 소정 영역을 상기 소스/드레인 영역과 동일한 깊이로 식각하고, 상기 각 소스/드레인 영역의 측벽에 제1스페이서를 각각 형성하는 제2공정;
    상기 제1스페이서 사이의 공간을 상기 반도체층 내부의 소정 깊이로 식각한 후, 도핑된 산화막을 증착하여 상기 제1스페이서의 측벽에 제2스페이서를 형성하는 제3공정;
    상기 제2스페이서 사이의 반도체 기판을 더욱 식각하여 게이트 절연막을 형성하는 제4공정;
    전체 결과물에 대해 열처리 공정을 수행하여 상기 제2스페이서에서 상기 반도체 기판으로 불순물이 주입되게 함으로써 상기 각 제2스페이서의 하부에 상기 소스/드레인 영역과 얕게 접합하는 소오스/드레인 확장 영역을 형성하는 제5공정;
    상기 제2스페이서 사이에 폴리실리콘층을 증착하여 게이트 전극을 형성하는 제6공정; 및,
    전체 표면에 제2산화막을 증착한 후, 소오스와 드레인 전극을 형성할 영역을 식각하고, 금속 공정을 통해 상기 영역에 소오스 전극과 드레인 전극을 형성하는 제7공정을 포함하는
    모오스 트랜지스터의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 각 스페이서 또는 제2스페이서는 상기 소스/드레인 영역과 같거나 더 깊게 형성되는
    모오스 트랜지스터의 제조 방법.
  9. 제6항에 있어서,
    상기 제5공정에서
    상기 폴리실리콘층을 증착한 후, 그 상부 표면이 인접하는 스페이서보다 더 낮도록 에치 백 공정을 수행하는 공정을 더 포함하는
    모오스 트랜지스터의 제조 방법.
  10. 제7항에 있어서,
    상기 제6공정에서
    상기 폴리실리콘층을 증착한 후, 그 상부 표면이 인접하는 스페이서보다 더 낮도록 에치 백 공정을 수행하는 공정을 더 포함하는
    모오스 트랜지스터의 제조 방법.
  11. 제6항 또는 제7항에 있어서,
    상기 제2공정에서
    상기 스페이서 사이의 간격은 나노미터 레벨로 조정되도록 상기 스페이서의 두께를 제어하는
    모오스 트랜지스터의 제조 방법.
  12. 제6항 또는 제7항에 있어서,
    상기 스페이서 또는 제2스페이서의 두께는 상기 제1산화막의 증착 두께와 식각률을 조절함으로써 결정되는
    모오스 트랜지스터의 제조 방법.
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