DE10052208C2

DE10052208C2 - Verfahren zur Herstellung eines Feldeffekttransistors mittels einer Justiertechnologie auf der Grundlage von Seitenwandabstandselementen

Info

Publication number: DE10052208C2
Application number: DE10052208A
Authority: DE
Inventors: Karsten Wieczorek; Manfred Horstmann; Rolf Stephan; Michael Raab
Original assignee: Advanced Micro Devices Inc
Current assignee: GlobalFoundries Inc
Priority date: 2000-10-20
Filing date: 2000-10-20
Publication date: 2002-11-28
Anticipated expiration: 2020-10-21
Also published as: US20020048890A1; US6593197B2; DE10052208A1

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauele mentes unter Verwendung von Seitenwandabstandselementen, um die Ausrichtung von übereinanderliegenden Bauteilsmerkmalen zu erreichen. Die vorliegende Erfindung be trifft insbesondere ein Verfahren zur Herstellung eines Feldeffekttransistors unter Ver wendung von Seitenwandabstandselementen auf einem Halbleitersubstrat zum Justie ren der Position eines aktiven Gebiets mit Bezug zu einer Gateelektrode ohne erneute Justierschritte während des Herstellungsprozesses.

2. Beschreibung des Stands der Technik

Der Herstellungsprozess integrierter Schaltungen beinhaltet die Herstellung zahlreicher Feldeffekttransistoren mit isoliertem Gate, etwa Metalloxidhalbleiterfeldeffekttransistoren (MOSFET). Um die Integrationsdichte zu erhöhen und die Bauteilfunktionalität, bei spielsweise mit Bezug auf Signalverarbeitungszeit und Leistungsaufnahme, zu verbes sern, werden Merkmalsgrößen der Transistorsstrukturen ständig verkleinert. Höchst be deutsam dabei ist, dass nicht nur die Gatelänge sondern auch die Länge des aktiven Gebiets der herzustellenden Transistoren verringert werden muss, um diesen Anforde rungen zu genügen, um parasitäre Source- und Drainkapazitäten zu verringern.

Herkömmlicherweise werden Bauteilsmerkmale durch lithografische Verfahren definiert und herausgearbeitet, insbesondere durch Fotolithografie vorzugsweise unter Verwen dung eines Linsensystems mit hoher numerischer Apertur und einer Lichtquelle im tiefen Ultraviolettbereich (DUV). Die gegenwärtige DUV-Lithografie erreicht ihre Auflösungs grenze bei einer Merkmalsgröße von ungefähr 0,2 µm. Zusammen mit dem Auftreten von Gatelängen-Schrumpfverfahren ist es möglich, Bauteilmerkmale im unter 100 nm- Bereich zu erreichen. Eine derartige Merkmalsdefinition durch Lithografie erfordert eine Vielzahl an Prozessschritten, von denen jeder für gewöhnlich eine Fotolackmaskentechnik beinhaltet. Die Überlagerungsjustierung aufeinanderfolgender Fotolackmasken unter Verwendung spezieller Justiermerkmale auf dem Halbleitersubstrat erfordert das exakte Positionieren einer mechanischen Halterung, die das Substrat trägt. Wünschenswerter weise ist die Überlagerungsgenauigkeit wesentlich höher als die kleinste Merkmalsgrö ße, vorzugsweise zumindest um eine Größenordnung.

Das mechanische Justieren der diversen Fotolackmaskenschichten, notwendig zur Her stellung einer Feldeffekttransistor-(FET)Struktur mit einer Gatelänge von ungefähr 0.1 µm, ist aufgrund der mechanischen Natur des Überlagerungsjustiervorganges nur sehr schwer zu erreichen.

Um mit den allgemeinen Anforderungen der Massenproduktion von Halbleiterbauele menten im Einklang zu sein, muss jede neue Technologie die gegenwärtigen Standards hinsichtlich Effizienz, Zuverlässigkeit und Kosten bereits bestehender Verfahren bewah ren oder Verbesserungen in dieser Hinsicht liefern.

Wie zuvor erwähnt wurde, ist die Bildung des aktiven Gebiets relativ zu der Gateelektro de ein entscheidender Schritt im Herstellungsverfahren eines Feldeffekttransistors. Die Gatelängenabmessung, d. h. die seitliche Ausdehnung der Gateelektrode zwischen dem Souregebiet und dem Draingebiet des Feldeffekttransistors ist allgemein als eine kriti sche Dimension des Gates bekannt. Diese kritische Dimension wird wünschenswerter weise auf Größen verringert, die sich dem Auflösungsvermögen optischer Abbildungs systeme, die zum Strukturieren der Bauteilsmerkmale verwendet werden, nähern oder dieses sogar überschreiten. In einem Feldeffekttransistor, etwa einem MOSFET, wird das Gate verwendet, um einen darunterliegenden in dem Halbleitersubstrat zwischen dem Sourcegebiet und dem Draingebiet gebildeten Kanal zu steuern. Der Kanal, das Sourcegebiet und das Draingebiet werden in, an oder über einem Halbleitersubstrat, das umgekehrt zu den Drain- und Sourcegebieten dotiert ist, geschaffen. Die Gateelektrode ist von dem Kanal, dem Sourcegebiet und dem Draingebiet durch eine dünne Isolier schicht, im Allgemeinen eine Oxidschicht, getrennt. Ferner sind Bauteilisolationsele mente bzw. Bauteilisolationsmerkmale notwendig, um eine elektrische Isolation zwi schen benachbarten Feldeffekttransistoren in integrierten Schaltungen zu gewährleisten.

Während des Betriebs eines derartigen MOSFETs wird der Gateelektrode eine Span nung zugeführt, um ein elektrisches Feld zwischen der Gateelektrode und den Source- und Draingebieten zu erzeugen, die die Leitfähigkeit in dem Kanalgebiet des Substrats beeinflusst. Neben der gewünschten Transistorstromsteuerfunktion wirken die Gatee lektrode, die Gateisolierschicht und die Gebiete unterhalb der Gateisolierschicht als ein Kondensator, der eine parasitäre Kapazität erzeugt. Die Größe dieser parasitären Kapa zität hängt von der Merkmalsgröße der Gateelektrode ab. Meistens werden in integrier ten Schaltungsanwendungen die Transistoren in einem geschalteten Modus mit Taktfre quenzen von gegenwärtig 400 bis 500 MHz betrieben. In dieser Betriebsweise muss die Gatekapazität ständig ge- und entladen werden, wodurch die Signalverarbeitung und die Leistungsaufnahme des Bauteils deutlich beeinflusst werden.

Ferner erzeugt das elektrische Feld zwischen dem Sourcegebiet und dem Draingebiet eine zusätzliche parasitäre Kapazität. Die Höhe dieser zusätzlichen parasitären Kapa zität hängt von den Größen des Sourcegebiets und des Draingebiets ab. Diese zusätzli che parasitäre Kapazität beeinflusst ebenfalls deutlich die Signaleigenschaften und die Leistungsaufnahme des Halbleiterbauelementes. Abnehmende Größen des Sourcege biets und des Draingebiets verringern die zusätzliche parasitäre Kapazität. Kleiner wer dende Source- und Draingebiete erfordern jedoch schwierige Justierschritte während der Fotolithografie zur Strukturierung der Gateelektrode und führen daher zu einer Ver schlechterung von Bauteileigenschaften aufgrund einer unvermeidlichen Fehljustierung der Gateelektrode mit Bezug zu den Source- und Draingebieten aufgrund der mechani schen Natur des Justierschritts.

Aufgrund der Beschränkungen der herkömmlichen Fotolithografie mit mechanischer Justierung, die zur Strukturierung und Positionierung der Gateelektrode innerhalb des transistoraktiven Gebiets, in dem das Drain und die Source zu bilden sind, verwendet werden, übertragen sich verbesserte Verfahren zum Schrumpfen der Gateelektrode we der auf eine Verringerung der Größe des aktiven Gebiets und somit auf verringerte Source- und Draingebiete, noch auf reduzierte Source- und Drainkapazitäten und eben so nicht auf eine erhöhte Schaltungsdichte.

Da die Abmessungen des Transistors in entscheidender Weise seine elektrischen Ei genschaften beeinflussen, ist es wichtig, wenn Bauteileabmessungen verringert werden, ein Verfahren zur zuverlässigen und reproduzierbaren Ausbildung und Positionierung von Bauteilsmerkmalen und Bauteilsisoliermerkmalen bereitzustellen, um Schwankun gen in den elektrischen Eigenschaften von integrierten Schaltungen zu minimieren.

Mit Bezug zu den Fig. 1a bis 1c wird ein illustratives Beispiel zur Bildung eines Feldef fekttransistors gemäß einem typischen Herstellungsvorgang nach dem Stand der Tech nik beschrieben. Anzumerken ist, dass die Fig. 1a bis 1c sowie die folgenden Zeichnun gen dieser Anmeldung lediglich schematische Darstellungen der diversen Schritte im Herstellen des betrachteten illustrativen Bauteils sind. Der Fachmann erkennt leicht, dass die in den Figuren dargestellten Abmessungen nicht maßstabsgetreu sind und dass unterschiedliche Bereiche oder Schichten nicht durch scharte Grenzen, wie sie in den Zeichnungen dargestellt sind, getrennt sind, sondern statt dessen kontinuierliche Übergänge aufweisen. Ferner können diverse im Folgenden beschriebene Prozess schritte in Abhängigkeit von gewissen Gestaltungsanforderungen anders ausgeführt werden. Ferner sind in dieser Beschreibung lediglich die relevanten Schritte und Berei che des Bauteils, die zum Verständnis der vorliegenden Erfindung notwendig sind, be rücksichtigt.

Fig. 1a zeigt einen schematischen Querschnitt eines Feldeffekttransistors in einem spe zifischen Stadium eines typischen Herstellungsprozesses nach dem Stand der Technik. In einem Siliziumsubstrat 1 sind flache Gräben, beispielsweise aus Siliziumdioxid, aus gebildet und definieren ein transistoraktives Gebiet 3, in dem ein Kanal, ein Draingebiet und ein Sourcegebiet zu schaffen sind. Über dem Substrat 1 ist eine Gateisolierschicht 4 ausgebildet. Die Gateisolierschicht 4 kann durch diverse Verfahren, beispielsweise thermisches Aufwachsen, chemisches Dampfabscheiden (CVD), und dergleichen gebil det werden, und diese kann diverse Materialien, z. B. ein Oxid, ein Oxynitrid, Siliziumdi oxid, und dergleichen umfassen.

Fig. 1b zeigt einen schematischen Querschnitt des Feldeffekttransistors aus Fig. 1a nach dem Ausbilden einer Schicht aus Gateelektrodenmaterial 5 über der Gateisolier schicht 4. Die Schicht aus Gateelektrodenmaterial 5 kann aus diversen Materialien, z. B. Polysilizium, einem Metall, und dergleichen gebildet werden, und diese kann durch di verse Techniken, z. B. CVD, niederdruckchemische Dampfabscheidung (LPCVD), Sput terabscheidung, und dergleichen gebildet werden. Über der Schicht aus Gateelektrodenmaterial 5 ist ein Fotolackmerkmal 6 ausgebildet. Die Prozessschritte, die zur Strukturierung einer Fotolackschicht (nicht gezeigt) zum Herstellen des Fotolackmerk mals 6 beteiligt sind, sind dem Fachmann wohl bekannt. Diese Schritte umfassen das Aufbringen der Fotolackschicht mittels eines Aufschleuderprozesses und die Verwen dung kurzer Wellenlängen, etwa Wellenlängen im DUV-Bereich, während des Ausübens der notwendigen Fotolithografieschritte. Da diese Verfahren allgemein bekannt sind, wird deren Beschreibung weggelassen.

Fig. 1c zeigt schematisch einen Querschnitt des Feldeffekttransistors aus Fig. 1b nach konventionellem Ätzen der Schicht aus Gateelektrodenmaterial 5 und nach Entfernen aller verbleibender Teile des Fotolackmerkmals 6. Als Resultat dieser Prozessschritte wird eine Gateelektrode 7 erhalten. Anschließend werden leicht dotierte Drain- (LDD)Gebiete 10 in dem aktiven Gebiet 3 durch eine flache Ionenimplantation mit gerin ger Dosis vor dem Bilden von Seitenwandabstandselementen 8 gebildet. Danach wer den die Seitenwandabstandselemente benachbart zu der Gateelektrode 7 gebildet. An schließend werden Source- und Draingebiete 9 durch eine tiefe Ionenimplantation mit einer hohen Dosis gebildet. Die implantierten Ionen werden elektrisch mittels einer schnellen Wärmebehandlung (RTA) aktiviert. Um die Seitenwandabstandselemente 8 benachbart zu der Gateelektrode 7 zu bilden, wird Siliziumdioxid (SiO₂) abgeschieden und anschließend anisotrop geätzt. Entsprechend dem herkömmlichen Herstellungspro zess, wie er oben beschrieben ist, sind die Drain- und Sourcegebiete 9 durch leicht do tierte Drain- und Sourcegebiete 10, die an einem Kanal 11 anschließen, begrenzt. Die transversale Ausdehnung der Gateelektrode 7 definiert eine kritische Dimension bzw. Abmessung 12, und die transversale Abmessung des aktiven Gebiets 3 definiert eine Längendimension 13.

Da die Source- und Draingebiete durch Überlagerungsjustierung, d. h. durch mechani sche Justierung, in den diversen Lithografieschritten beim Bilden der Gateelektrode de finiert sind, ist es sehr schwierig, die Längendimension 13 aufgrund der mechanischen Natur des Justiervorganges zu verringern. Daher erlauben im Allgemeinen fortgeschrit tene Verfahren zu einer gewünschten Verkleinerung der Gateelektrode 7 nicht notwen digerweise eine entsprechende Skalierung der Drain- und Sourcegebiete und haben somit nicht eine vergrößerte Schaltungsdichte oder verringerte Source- und Drainkapa zitäten zur Folge.

Ein Verfahren zur Herstellung eines FET, bei dem durch Schaffen einer Öffnung in einer Polysiliziumschicht, die auf die aktiven Elementbereiche des Trägermaterials aufge bracht ist, die Lage und Dimension von Gate- und Drain-/Sourcebereichen definiert wer den, ist in DE 197 33 559 A1 offenbart. Die wirksame Länge der durch dieses Verfahren erzeugten Gateelektroden ist geringer, als es der Entwurfsregel bei üblichen Verfahren entspricht.

Im Hinblick auf die obengenannten Probleme besteht ein Bedarf für ein verbessertes Verfahren zur Bildung des Sourcegebiets, des Draingebiets und der Gateelektrode von Feldeffekttransistoren auf Halbleitersubstraten und zur genauen Ausrichtung der Ga teelektrode innerhalb des aktiven Gebiets.

ÜBERBLICK ÜBER DIE ERFINDUNG

Die vorliegende Erfindung stellt Verfahren zur Bildung eines Feldeffekttransistors in ei ner integrierten Schaltung unter Anwendung selbstjustierender Technologie auf der Ba sis einer Gateelektrode und eines Maskenverfahrens mit Seitenwandabstandshalter sowohl zur Bildung der Bauteilisolationselemente als auch der Source- und Draingebiete bereit.

Gemäß einer ersten Ausführungsform der Erfindung wird ein Verfahren zur Bildung ei nes Feldeffekttransistors in einer integrierten Schaltung bereitgestellt, mit den Schritten: Bereitstellen eines Halbleitersubstrats mit einer Oberfläche, Bilden einer Gateelektrode über der Oberfläche, wobei die Gateelektrode eine Gatebreite und Seitenwände entlang ihrer Breitenrichtung aufweist, Bilden erster Seitenwandabstandselemente mit einer er sten seitlichen Ausdehnung entlang der Seitenwände der Gateelektrode, Entfernen von Bereichen des Halbleitersubstrats benachbart zu den ersten Seitenwandabstandsele menten, unter Verwendung der ersten Seitenwandabstandselemente als ein Masken material zum Definieren von Gräben und einem aktiven Gebiet zwischen den Gräben, und Bilden von Bauteilisolationselementen an den Gräben.

Gemäß einer zweiten Ausführungsform der Erfindung wird ein Verfahren zur Bildung eines Feldeffekttransistors in einer integrierten Schaltung bereitgestellt, mit den Schrit ten: Bereitstellen eines Halbleitersubstrats mit einer Oberfläche, Bilden einer dünnen Isolierschicht über der Oberfläche, Bilden einer Gateelektrode über der dünnen Isolier schicht, wobei die Gateelektrode eine Gatelängenrichtung und Seitenwände entlang einer Gatebreitenrichtung aufweist, Bilden einer Gatedeckschicht über der Gateelektro de und den ersten Seitenwandabstandselementen entlang der Seitenwände der Ga teelektrode, wobei die ersten Seitenwandabstandselemente eine erste seitliche Aus dehnung aufweisen, Maskieren und Ätzen der Gatedeckschicht und der ersten Seiten wandabstandselemente, um die ersten Seitenwandabstandselemente entlang der Gatelän genrichtung zu entfernen, während die ersten Seitenwandabstandselemente entlang der Gatebreitenrichtung bewahrt werden, Entfernen von Material des Halbleitersubstrats benachbart zu den ersten Seitenwandabstandselementen und der Gateelektrode, Ver wenden der ersten Seitenwandabstandselemente und der Gatedeckschicht als ein Mas kenmaterial zum Definieren von Gräben und einem aktiven Gebiet, Aufwachsen eines dünnen thermischen Oxidfilms in den Gräben zur Abrundung der Grabenecken, Füllen der Gräben mit isolierendem Material, Polieren des isolierenden Materials bis die Gate deckschicht freigelegt ist, isotropes Zurückätzen des isolierenden Materials, Entfernen der Gatedeckschicht und der ersten Seitenwandabstandselemente, Bilden zweiter Sei tenwandabstandselemente entlang der Seitenwände der Gateelektrode, wobei die zweiten Seitenwandabstandselemente eine zweite seitliche Ausdehnung aufweisen, die kleiner als die erste seitliche Ausdehnung ist, und Bilden von Source- und Draingebieten in dem aktiven Gebiet.

Die vorliegende Erfindung, wie oben ausgeführt, erlaubt die Herstellung eines Transis torbauelementes mit verringerten Bauteilabmessungen, wobei das aktive Gebiet sowie die Bauteilisoliermerkmale mit Bezug zu der Gateelektrode ohne Überlagerungsschritte justiert sind. Mit dem durch die vorliegende Erfindung bereitgestellten Herstellungsver fahren kann das aktive Gebiet eines Feldeffekttransistors auf minimale gewünschte Ab messungen unabhängig von lithografischen Beschränkungen eingestellt werden. Folg lich kann eine drastische Erhöhung der Schaltungsdichte und eine Verringerung der parasitären Kapazitäten erreicht werden.

Die Erfindung erlaubt eine deutliche Verringerung der Abmessungen von Feldeffekttran sistoren in integrierten Schaltungen und daher kann eine deutliche Kostenreduzierung beim Herstellen in der Halbleiterindustrie erreicht werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Weitere Vorteile und Aufgaben der vorliegenden Erfindung gehen deutlicher aus der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Zeich nungen hervor; es zeigen:

Fig. 1a bis 1c schematische Querschnittsansichten eines Halbleitersubstrats in unter schiedlichen Prozessschritten während der Herstellung eines Feldef fekttransistors gemäß dem Stand der Technik;

Fig. 2a eine schematische Querschnittsansicht eines Halbleitersubstrats nach der Bildung einer Gateelektrode, einer Gatedeckschicht, und der Bil dung von Seitenwandabstandselementen bei der Herstellung eines Feldeffekttransistors gemäß dieser Erfindung;

Fig. 2b eine schematische Draufsicht auf das Halbleitersubstrat nach Bilden einer Maske über der Gatedeckschicht und den Seitenwandabstands elementen während der Herstellung des Feldeffekttransistors gemäß dieser Erfindung;

Fig. 2c eine schematische Ansicht des Halbleitersubstrats nach Bildung des aktiven Gebiets und der Maskenentfernung während der Herstellung des Feldeffekttransistors gemäß dieser Erfindung;

Fig. 2d eine schematische Querschnittsansicht des Halbleitersubstrats nach Bildung einer thermischen Oxidschicht während der Herstellung des Feldeffekttransistors gemäß dieser Erfindung;

Fig. 2e eine schematische Querschnittsansicht des Halbleitersubstrats nach der Grabenfüllung mit isolierendem Material bei der Herstellung des Feldeffekttransistors gemäß dieser Erfindung;

Fig. 2f eine schematische Querschnittsansicht des Halbleitersubstrats nach dem Polieren beim Herstellen des Feldeffekttransistors gemäß dieser Erfindung;

Fig. 2g eine schematische Querschnittsansicht des Halbleitersubstrats nach dem isotropen Ätzen des isolierenden Materials bei der Herstellung des Feldeffekttransistors gemäß dieser Erfindung;

Fig. 2h eine schematische Querschnittsansicht des Halbleitersubstrats nach der Entfernung von Seitenwandabstandselementen und der Gatedeck schicht bei der Herstellung des Feldeffekttransistors gemäß dieser Er findung; und

Fig. 2i eine schematische Querschnittsansicht des Halbleitersubstrats nach der Vervollständigung des Feldeffekttransistors gemäß dieser Erfin dung.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Obwohl die vorliegende Erfindung mit Bezug zu der Ausführungsform, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt ist, beschrie ben wird, ist es selbstverständlich, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigt sind, um die vorliegende Erfindung auf die spezielle of fenbarte Ausführungsform zu beschränken, sondern vielmehr gibt die beschriebene Ausführungsform die diversen Aspekte der vorliegenden Erfindung, deren Schutzbereich durch die angefügten Patentansprüche definiert ist, lediglich in beispielhafter Weise wie der.

Mit Bezug zu den Fig. 2a bis 2i wird ein anschaulichendes Beispiel zur Bildung eines Feldeffekttransistors gemäß einer Ausführungsform der vorliegenden Erfindung be schrieben.

Fig. 2a zeigt einen schematischen Querschnitt eines Feldeffekttransistors in einem spe ziellen Stadium eines Herstellungsprozesses gemäß der vorliegenden Erfindung. Die in Fig. 2a gezeigte Struktur umfasst eine Gateisolierschicht 102, mit beispielsweise SiO₂, die über einem Halbleitersubstrat 101, beispielsweise mit Si, Ge und dergleichen, gebil det ist, eine Gateelektrode 103 mit einer Gatelänge 105, die über der Gateisolierschicht 102 gebildet ist, eine Gatedeckschicht 104, die über der Gateelektrode 103 angeordnet ist, und ein Seitenwandabstandselement 106, das um die Seitenwände der Gateelektro de 103 und die Gatedeckschicht 104 herum ausgebildet ist. Das Seitenwandabstands element 106 und die Gatedeckschicht 104 umfassen vorzugsweise ein Material wie etwa Siliziumnitrid (SiN), das selektiv mit Bezug zu dem Halbleitermaterial des Substrats geätzt werden kann.

Die beim Strukturieren eines Fotolacks (nicht gezeigt) zur Herstellung der Gateelektrode 103, der Gatedeckschicht 104 und der Seitenwandabstandselemente 106 beteiligten Prozessschritte sind dem Fachmann wohl bekannt und umfassen die Anwendung kurzer Belichtungswellenlängen, wie etwa Wellenlängen im DUV-Bereich, während der not wendigen Fotolithografieschritte. Aufgrund einer Abhängigkeit einer Seitenwandhöhe zur Abstandselementsdicke an der Unterseite und abhängig von der Steigung der Sei tenwandabstandselemente 106 kann entsprechend dem anisotropen Ätzen, das zur Bildung der Seitenwandabstandselemente 106 notwendig ist, deren seitliche Ausdeh nung durch die Dicke der Gatedeckschicht 104 bestimmt werden. Folglich können durch Vergrößern der Seitenwandhöhe wesentlich dickere Seitenwandabstandselemente 106 bei Verwendung eines herkömmlichen anisotropen Ätzprozesses für die Seitenwandab standselementsbildung, das ansonsten wohl bekannt ist, gebildet werden, so dass die detaillierte Beschreibung davon weggelassen wird.

Fig. 2b zeigt eine schematische Draufsicht des Feldeffekttransistors aus Fig. 2a nach Abscheiden einer Maske 107 über der Gatedeckschicht 104, über den Seitenwandab standselementen 106 und über der dünnen Gateisolierschicht 102. Das Abscheiden dieser Maske 107 wird so gemacht, dass lediglich beide Endbereiche 108 der Gate deckschicht 104 und daher beide Endbereiche der Gateelektrode 103 und alle verblei benden Teile der Seitenwandabstandselemente 106 um die Endbereiche 108 herum freigelegt sind. Alle freigelegten Teile müssen selektiv entfernt werden bis die dünne Gateisolierschicht 102 freigelegt ist (nicht gezeigt), wodurch sich zwei gegenüberliegen de Seitenwandabstandselemente 106 in beiden Richtungen der Gatelänge 105 erge ben.

Fig. 2c zeigt einen schematischen Querschnitt des Feldeffekttransistors aus Fig. 2b nach konventionellem Ätzen aller Teile der dünnen Gateisolierschicht 102 sowie des Substrats 101, die nicht von der Gatedeckschicht 104 oder den Seitenwandabstands elementen 106 bedeckt sind, um damit Gräben 109 zu bilden. Diese Gräben 109 wer den für Flachgrabenisolationen (STI) benötigt, die im Folgenden beschrieben sind.

Fig. 2d zeigt einen schematischen Querschnitt des Feldeffekttransistors aus Fig. 2c nach dem Aufwachsen einer dünnen thermischen Oxidschicht 110, die zu einer Run dung der Grabenecke führt.

Fig. 2e zeigt einen schematischen Querschnitt des Feldeffekttransistors aus Fig. 2d nachdem über dem in Fig. 2d dargestellten Feldeffekttransistor eine Isoliermaterial schicht 111 mit beispielsweise Siliziumdioxid (SiO₂) gebildet ist. Dieses Abdecken ein schließlich des Überfüllens ist für ein zuverlässiges Auffüllen der Gräben 109 für die Flachgrabenisolationen (STI) mit notwendigem Isoliermaterial erforderlich.

Fig. 2f zeigt einen schematischen Querschnitt eines Feldeffekttransistors aus Fig. 2e nach dem Polieren der Isolationsschicht 111 auf ein ebenes Niveau 112. Dieser Polier vorgang wird ausgeführt bis ein oberer Bereich der Gatedeckschicht 104 freigelegt ist.

Fig. 2g zeigt einen schematischen Querschnitt des Feldeffekttransistors aus Fig. 2f nach dem isotropen Ätzen der Isolierschicht 111. Dieser Ätzvorgang führt zur Vervollständi gung der Flachgrabenisolationen (STI) 113 mit einer oberen Oberfläche 114, die über der Gateisolierschicht 102 zum Vorteil einer verringerten Wahrscheinlichkeit von Kurz schlüssen zu den zu formenden Drain- und Sourcegebieten angeordnet ist. Derartige Kurzschlüsse können auftreten aufgrund des relativ geringen Überlaps der Endbereiche 108 mit den Flachgrabenisolationen 113. Vorzugsweise ist die obere Oberfläche 114 zumindest um einen Betrag über der Gateisolierung angeordnet, der den Oxidverbrauch der Flachgrabenisolation 113 während der nachfolgenden Prozessschritte kompensiert.

Fig. 2h zeigt einen schematischen Querschnitt des Feldeffekttransistors aus Fig. 2g nach dem Entfernen der Gatedeckschicht 104 und der Seitenwandabstands 106. Die Flachgrabenisolationen (STI) 113 definieren ein aktives Gebiet 115 mit einer Längendi mension 116 in dem Substrat 101. Die Längendimension 116 ist durch die Längendi mension 105 der Gateelektrode und die Unterseitendicke der Seitenwandabstandsele mente 106 definiert. Das heißt, sowohl die Länge als auch die Lage des aktiven Gebiets sind durch gut steuerbare Abscheide- und Ätzprozesse ohne die Notwendigkeit von zu sätzlichen (mechanischen) Justierschritten festgelegt. Dies wird im Folgenden als selbstjustierend bezeichnet. Da ferner die Länge und die Lage des aktiven Gebiets mit Bezug zur Gateelektrode in Bezug zur Gatelänge stehen, kann sich ein Verringern der Gatelänge ebenfalls in einer entsprechenden Verkleinerung des aktiven Gebiets nieder schlagen. Ferner kann für eine gegebene Gatelänge die Längendimension des aktiven Gebiets durch Einstellen der Dicke der Seitenwandabstandselemente justiert werden, so dass eine Länge der Drain- und Sourcegebiete in Übereinstimmung mit Gestaltungsre geln unabhängig von der Kanallänge (Gatelänge) gesteuert werden kann.

Schließlich zeigt Fig. 2i einen schematischen Querschnitt des Feldeffekttransistors aus Fig. 2h nach konventionellem Bauteilprozessieren, um den Feldeffekttransistor fertigzu stellen. Es werden leicht dotierte Drain-(LDD) und Sourcegebiete 119 in dem aktiven Gebiet 115 durch eine flache Ionenimplantation mit geringer Dosis gebildet. Die implan tierten Ionen werden mittels einer schnellen Wärmebehandlung (RTA) zur Diffusion ge bracht, um sich so teilweise in ein Gebiet unterhalb der dünnen Gateoxidschicht 102 zu erstrecken. Siliziumdioxid (SiO₂), oder ein anderes ähnliches Material wird ganzflächig abgeschieden und anschließend anisotrop geätzt, um Seitenwandabstandselemente 117 benachbart zu der Gateelektrode 103 und den leicht dotierten Drain- und Source gebieten 119 zu bilden. Anschließend werden Source- und Draingebiete 118 mittels ei ner tiefen Ionenimplantation mit einer hohen Dosis fertiggestellt. Die Source- und Drain gebiete 118 sind durch die leicht dotierten Drain- und Sourcegebiete 119, die an einen Kanal 120 anschließen, begrenzt.

Nach der Bildung der Gateelektrode 103, der Gateisolierschicht 102, dem aktiven Gebiet 115 und den Flachgrabenisolationen (STI) 113 wird die Herstellung des Feldeffekttran sistors mittels allgemein bekannter Standardtechniken fortgeführt. Da diese Techniken dem Fachmann wohl bekannt sind, werden die Herstellungsschritte für diese Standard techniken in dieser Beschreibung nicht weiter ausgeführt.

Die vorliegende Erfindung stellt ein Verfahren zur Bildung eines Feldeffekttransistors in einer integrierten Schaltung bereit, wobei das Sourcegebiet und das Draingebiet mit Bezug zu der Gateelektrode selbstjustierend sind, d. h. die Gateelektrode ist im Wesent lichen zentral innerhalb des aktiven Gebiets ohne die Notwendigkeit eines separaten Justierschritts positioniert. Ferner können die Transistorlänge, insbesondere die Sour celänge und die Drainlänge unabhängig von der kritischen Dimension der Gateelektrode verringert werden. Folglich können die Source- und Draingebiete in Übereinstimmung mit Designanforderungen optimiert werden, um damit die parasitären Kapazitäten deutlich zu verringern sowie die Schaltungsdichte zu erhöhen. Somit wird die gesamte Pro duktleistungsfähigkeit verbessert und die Produktionskosten verringert.

Aufgrund des Selbstjustierverfahrens für die Flachgrabenisolationen (STI) 113 und das aktive Gebiet 115 relativ zu der Gateelektrode 103, wie dies oben beschrieben ist, kann die Längendimension 116 des aktiven Gebiets 115 auf minimale gewünschte Abmes sungen ohne lithografische Verarbeitung und damit ohne lithografische Beschränkungen eingestellt werden. Somit erfordert das Herstellen von Feldeffekttransistoren gemäß der vorliegenden Erfindung weniger Masken mit dem Vorteil geringerer Produktionskosten im Vergleich zur herkömmlichen Verarbeitung.

Gemäß einer Modifikation der oben beschriebenen erfindungsgemäßen Ausführungs form werden die ersten Seitenwandabstandselemente 106 ohne die Gatedeck schicht 104 über der Gateelektrode 103 gebildet. Um Seitenwandabstandselemente 106 mit ausreichender Unterseitendicke zum Definieren des aktiven Gebiets 115 zu erhalten, wird der Abscheidevorgang für das Abstandselementsmaterial und/oder der anisotrope Ätzprozess zum Bilden der Seitenwandabstandselemente 106 entsprechend eingestellt um Abstandselementsflanken mit flacherer Steigung zu erhalten und um ein größeres Di cken-zu-Höhenverhältnis der Seitenwandabstandselemente 106 zu erreichen. Da ani sotropes Ätzen und Abscheiden von Materialschichten innerhalb eines Bereichs von wenigen Nanometern bis einige Mikrometer gut kontrollierbar ist, kann eine beliebige gewünschte Unterseitendicke eingestellt werden, so dass entsprechende Drain- und Sourcelängen hergestellt werden können.

Gemäß einer weiteren Modifikation der oben beschriebenen, erfindungsgemäßen Aus führungsform werden die Seitenwandabstandselemente 106 nach der Bildung des akti ven Gebiets 115 nicht entfernt. In diesem Falle werden die Seitenwandabstandsele mente 106 geschrumpft, beispielsweise durch einen Ätzvorgang, woraus Seitenwand abstandselemente 117 resultieren, die eine geringere seitliche Ausdehnung als die Sei tenwandabstandselemente 106 aufweisen. Anschließend werden die leicht dotierten Drain- und Sourcegebiete 119 in dem aktiven Gebiet 115 unter den Seitenwandab standselementen 117 durch Diffusion von Ionen oder durch schräge Ionenimplantation mit geringer Dosis gebildet. Danach werden Source- und Draingebiete 118 durch eine tiefe Ionenimplantation mit einer hohen Dosis gebildet. Die restlichen Herstellungsschritte gemäß der oben dargelegten Ausführungsform, die die Zeichnungen beschreibt, bleiben die gleichen.

Weitere Modifikationen und alternative Ausführungsformen diverser Aspekte der Erfin dung sind für den Fachmann angesichts dieser Beschreibung offensichtlich. Folglich ist diese Beschreibung lediglich illustrativ gedacht und dient dem Zwecke der Lehre der allgemeinen Art und Weise des Ausführens der vorliegenden Erfindung für den Fach mann. Es ist selbstverständlich, dass die Ausführungsformen der Erfindung, die hierin gezeigt und beschrieben sind, als die gegenwärtig bevorzugten Ausführungsformen auf zufassen sind. Elemente und Materialien können an die Stelle jener hierin beschriebe nen und dargestellten Materialien treten.

Claims

1. Verfahren zur Bildung eines Feldeffekttransistors in einer integrierten Schaltung mit den Schritten:

a) Bereitstellen eines Halbleitersubstrats mit einer Oberfläche,
b) Bilden einer Gateelektrode über der Oberfläche, wobei die Gateelektrode eine Gatebreite und Seitenwände entlang ihrer Breitenrichtung aufweist,
c) Bilden erster Seitenwandabstandselemente mit einer ersten seitlichen Ausdeh nung entlang der Seitenwände der Gateelektrode,
d) Entfernen von Bereichen des Halbleitersubstrats benachbart zu den ersten Sei tenwandabstandselementen unter Verwendung der ersten Seitenwandabstand selemente als ein Maskenmaterial zum Definieren von Gräben und einem akti ven Gebiet zwischen den Gräben, und
e) Bilden von Bauteilisolationselementen an den Gräben.

2. Verfahren nach Anspruch 1, wobei Source- und Draingebiete in dem aktiven Gebiet gebildet werden.

3. Verfahren nach Anspruch 2, wobei das Bilden der Source- und Drainelektroden das Schrumpfen der ersten Seitenwandabstandselemente umfasst, um zweite Seiten wandabstandselemente mit einer zweiten seitlichen Ausdehnung, die kleiner als die erste seitliche Ausdehnung ist, zu bilden.

4. Verfahren nach Anspruch 3, wobei leicht dotierte Source- und Draingebiete durch schräges Implantieren von Ionen unter die zweiten Seitenwandabstandselemente ge bildet werden.

5. Verfahren nach Anspruch 3, wobei leicht dotierte Source- und Draingebiete durch Dif fusion von Ionen unter die zweiten Seitenwandabstandselemente gebildet werden.

6. Verfahren nach Anspruch 2, wobei das Bilden der Source- und Draingebiete das Ent fernen der ersten Seitenwandabstandselemente und das Bilden zweiter Seiten wandabstandselemente entlang der Seitenwände der Gateelektrode mit einer zweiten seitlichen Ausdehnung, die kleiner als die erste seitliche Ausdehnung ist, umfasst.

7. Verfahren nach Anspruch 6, wobei zwischen dem Entfernen der ersten Seiten wandabstandselemente und Bilden der zweiten Seitenwandabstandselemente leicht dotierte Source- und Draingebiete durch Implantation von Ionen mit geringer Dosis und Energie in das aktive Gebiet gebildet werden.

8. Verfahren nach Anspruch 1, wobei der Schritt b) aus Anspruch 1 das Bilden einer Gatedeckschicht über der Gateelektrode umfasst, wobei die Gatedeckschicht und die Seitenwandabstandselemente als das Maskenmaterial im Schritt d) fungieren.

9. Verfahren nach Anspruch 8, wobei die Gatedeckschicht nach dem Bilden von Source- und Draingebieten entfernt wird.

10. Verfahren nach Anspruch 1, das weiterhin das Entfernen im Wesentlichen des ge samten Seitenwandabstandselementes mit Ausnahme von Teilen, die entlang einer Breite der Gateelektrode angeordnet sind, vor dem Schritt d) aus Anspruch 1 umfasst.

11. Verfahren nach Anspruch 10, wobei das Entfernen eines Teils der Seitenwandab standselemente das Strukturieren einer lithografischen Maske über der Gateelektrode und den ersten Seitenwandabstandselementen und das Ätzen aller freigelegten Teile, die nicht von der lithografischen Maske bedeckt sind, umfasst.

12. Verfahren nach Anspruch 11, wobei nach dem Entfernen von Teilen der Seiten wandabstandselemente Material des Halbleitersubstrats benachbart zu den Seiten wänden der Gateelektrode entfernt wird.

13. Verfahren nach Anspruch 1, wobei der Schritt des Bildens der Bauteilisola tionselemente das Füllen der Gräben mit isolierendem Material umfasst.

14. Verfahren nach Anspruch 1, wobei der Schritt des Bildens der Bauteilisola tionselemente umfasst:

a) Überfüllen der Gräben mit isolierendem Material,
b) Polieren des isolierenden Materials bis die Gatedeckschicht freigelegt ist, und
c) isotropes Zurückätzen des isolierenden Materials.

15. Verfahren nach Anspruch 1, wobei der Schritt des Bildens der Bauteilisola tionselemente das Aufwachsen einer dünnen thermischen Oxidschicht in den Gräben zur Abrundung von Grabenecken umfasst.

16. Verfahren zur Bildung eines Feldeffekttransistors in einer integrierten Schaltung mit den Schritten:

a) Bereitstellen eines Halbleitersubstrats mit einer Oberfläche,
b) Bilden einer dünnen Isolierschicht über der Oberfläche,
c) Bilden einer Gateelektrode über der dünnen Isolierschicht, wobei die Gateelek trode eine Gatelängenrichtung und Seitenwände entlang einer Gatebreitenrich tung aufweist,
d) Bilden einer Gatedeckschicht über der Gateelektrode und erster Seitenwandab standselemente entlang der Seitenwände der Gateelektrode, wobei die ersten Seitenwandabstandselemente eine erste seitliche Ausdehnung aufweisen,
e) Maskieren und Ätzen der Gatedeckschicht und der ersten Seitenwandabstand selemente, um die ersten Seitenwandabstandselemente entlang der Gatelängen richtung zu entfernen, während die ersten Seitenwandabstandselemente entlang der Gatebreitenrichtung bewahrt werden,
f) Entfernen von Material des Halbleitersubstrats benachbart zu den ersten Seiten wandabstandselementen und der Gateelektrode, wobei die ersten Seiten wandabstandselemente und die Gatedeckschicht als ein Maskenmaterial zum Definieren von Gräben und einem aktiven Gebiet verwendet werden,
g) Aufwachsen einer dünnen thermischen Oxidschicht in den Gräben zur Erzielung einer Abrundung der Grabenecken,
h) Füllen der Gräben mit isolierendem Material,
i) Polieren des isolierenden Materials bis die Gatedeckschicht freigelegt ist,
j) isotropes Zurückätzen des isolierenden Materials,
k) Entfernen der Gatedeckschicht und der ersten Seitenwandabstandselemente,
l) Bilden zweiter Seitenwandabstandselemente entlang der Seitenwände der Gateelektrode, wobei die zweiten Seitenwandabstandselemente eine zweite seitli che Ausdehnung aufweisen, die kleiner als die erste seitliche Ausdehnung ist, und
m) Bilden von Source- und Draingebieten in dem aktiven Gebiet.