DE10039166A1

DE10039166A1 - Halbleitervorrichtung und zugehöriges Herstellungsverfahren

Info

Publication number: DE10039166A1
Application number: DE10039166A
Authority: DE
Inventors: Katsuomi Shiozawa; Toshiyuki Oishi; Yuji Abe; Yasunori Tokuda
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-01-12
Filing date: 2000-08-10
Publication date: 2001-07-26
Also published as: US6518635B1; JP2001196576A; KR100382036B1; KR20010070059A

Abstract

Aufgabe der vorliegenden Erfindung ist es, eine verbesserte Halbleitervorrichtung so vorzusehen, daß sie fähig ist, die Konzentration des elektrischen Feldes eines Gates an einem Kanalrand zu verringern, die Verringerung in der Schwelle während des MOSFET-Betriebs zu unterdrücken und den Leckstrom zu verringern. Eine Gateisolierschicht (3) wird auf einem Halbleitersubstrat (1) gebildet. Eine Gateelektrode (4) wird auf dem Halbleitersubstrat (1) mit der Gateisolierschicht (3) dazwischen gebildet. Die dieelektrische Konstante der Gateisolierschicht (3) ist in der Oberfläche nicht einheitlich.

Description

Die vorliegende Erfindung bezieht sich allgemein auf Halbleitervorrichtungen, und insbesondere auf eine so verbesserte Halbleitervorrichtung, daß sie fähig ist, die Konzentration des elektrischen Feldes eines Gates an einer Trennkante zu entspannen (verringern). Die vorliegende Erfindung bezieht sich auch auf ein Verfahren zum Herstellen einer derartigen Halbleitervorrichtung.

Fig. 48 bis 52 zeigen Schritte eines Herstellungsverfahrens einer bei der An melderin vorhandenen Halbleitervorrichtung, die in 28.1.1 des International Electron Device Meetings (IEDM) 94 (1994) offenbart ist.

Es wird auf Fig. 48 Bezug genommen; ein Muster einer thermischen Oxid schicht 101 und eine Siliziumnitridschicht 102 wird auf einem Silizumsubstrat 100 gebildet. Es ist beabsichtigt, daß ein Abschnitt ohne das Muster elektrische Feldtransistoren (MOSFETs) (aktive Elemente) trennt. Der Öffnungsabschnitt (Trennabschnitt) wird beispielsweise durch Photolithographie und Trocken ätzen gebildet. Mit anderen Worten, das Muster wird an einem Abschnitt zum Bilden eines Trennbereiches entfernt und wird an einen Abschnitt zum Bilden eines elektronischen Elementes belassen. Durch Verwenden des Musters einer Siliziumnitridschicht 102, wird das Siliziumsubstrat 100 selektiv geätzt, um einen Graben 103 an einem Abschnitt zu bilden, der ein Trennbereich sein soll.

Es wird auf Fig. 49 Bezug genommen; eine thermische Oxidschicht 104 wird auf einer inneren Wand des Grabens 103 durch thermische Oxidation gebildet. Die thermische Oxidationsschicht 104 wird gebildet, da Silizium auf der Ober fläche des Grabens 103 eine Oxidschicht durch Oxidation wird. Danach wird der Graben 103 mit einer Oxidschicht 105 (Tetraethoxysilan (TEOS) oder hochdichtem Plasma (HDP)-CVD, beispielsweise) gefüllt.

Es wird auf Fig. 50 Bezug genommen; ein Planarisierverfahren (wie beispiels weise Ätzen und chemomechanisches Polieren) wird benutzt, um die Dicke der Oxidschicht 105 in Richtung des Substrats durch Verwenden der Siliziumnitrid schicht 102 als einen Stopper zu verringern, so daß die Oberfläche der Halb leitervorrichtung planarisiert wird. Die Siliziumnitridschicht 102, welche durch Planarisierung freigelegt wird, wird entfernt. Schließlich wird die Oxidschicht 101 durch Naßätzen entfernt.

Es wird auf Fig. 51 Bezug genommen; eine Gateisolierschicht 107 wird auf dem Silizumsubstrat 100 gebildet. In diesem Fall wird die Gateisolierschicht 107 durch thermische Oxidation derart gebildet, daß sie die elektrische Konstante in der Kanalrichtung einheitlich wird.

Es wird auf Fig. 52 Bezug genommen; eine Gateelektrodenmaterialschicht 108 wird auf dem Silizumsubstrat 100 gebildet, um eine Gateelektrode des Tran sistors zu vervollständigen.

In dem folgenden werden Probleme mit der bei der Anmelderin vorhandenen Technik beschrieben Fig. 53 ist eine vergrößerte Ansicht eines Abschnittes, der in Fig. 51 einge kreist ist. In der Grabentrennung, die durch das bei der Anmelderin vorhandene Verfahren vorgesehen wird, wird eine Vertiefung 109 an einer Trennkante ge bildet. Falls die Gateelektrode 108 in diesen Zustand gebildet wird, wird die Gateelektrode auch in der Vertiefung 109 gebildet. Da das elektrische Feld des Gates den Abschnitt 109 von zwei Richtungen A, B in der Figur beeinflußt, wird das elektrische Feld an einem Abschnitt 109 stärker als der zentrale Kanalabschnitt bzw. als im zentralen Kanalabschnitt.

Berücksichtigt man den Transistorbetrieb, muß der gesamte Kanal gleichzeitig den Betrieb beginnen. Jedoch beginnt ein Transistor mit einer derartigen Struktur seinen Betrieb von einem Abschnitt aus mit einem stärkeren elek trischen Feld des Gates, was einen unregelmäßigen Transistorbetrieb zur Folge hat. Da dies eine Verringerung einer Schwellenspannung und einen Anstieg in dem Leckstrom während des MOSFET-Betriebs zur Folge hat, wird dies ein Grund für die verschlechterten MOSFET-Eigenschaften. Sogar wenn es über haupt keine Vertiefung gibt, kann eine derartige Verschlechterung der MOS FET-Eigenschaften verursacht werden, abhängig von einer Weise, in der das elektrische Feld des Gates angelegt wird.

Die vorliegende Erfindung wurde gemacht, um die oben beschriebenen Pro bleme zu lösen, und es ist ihre Aufgabe, eine verbesserte Halbleitervorrichtung derart vorzusehen, daß sie fähig ist, die Konzentration des elektrischen Feldes an einem Trennrand (Kanalrand) zu entspannen bzw. zu verringern, und eine verbesserte Halbleitervorrichtung derart vorzusehen, daß sie fähig ist, die Ab nahme in einer Schwelle während des MOSFET-Betriebs zu verringern, und eine verbesserte Halbleitervorrichtung derart vorzusehen, daß sie fähig ist, einen Leckstrom zu verringern, und ein Verfahren zum Herstellen einer der artigen Halbleitervorrichtung vorzusehen.

Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 bzw. ein Verfahren nach Anspruch 8.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Eine Halbleitervorrichtung gemäß eines ersten Aspektes weist ein Halbleiter substrat auf. Eine Gateisolierschicht ist auf dem Halbleitersubstrat gebildet. Eine Gateelelektrode ist auf dem Halbleitersubstrat mit der Gateisolierschicht dazwischen gebildet. Die dielektrische Konstante der Gateisolierschicht ist in der Oberflächenschicht einheitlich.

In der Halbleitervorrichtung gemäß eines zweites Aspektes ist die dielektrische Konstante der Gateisolierschicht in der Kanalbreitenrichtung nicht einheitlich.

In der Halbleitervorrichtung gemäß eines dritten Aspektes ist die dielektrische Konstante eines Kanalrandes der Gateisolierschicht in der Kanalbreitenrichtung niedriger ausgebildet, als diejenige eines zentralen Kanalbereiches.

In der Halbleitervorrichtung eines vierten Aspektes ist die dielektrische Kon stante des zentralen Kanalbereichs der Gateisolierschicht höher als 3,9 ausge bildet, welches die dielektrische Konstante einer gewöhnlichen Oxidschicht ist.

In der Halbleitervorrichtung gemäß eines fünften Aspektes weist der Kanalrand der Gateisolierschicht in der Kanalbreitenrichtung F oder C auf.

In der Halbleitervorrichtung gemäß eines sechsten Aspektes weist der zentrale Kanalbereich der Gateisolierschicht N auf.

In der Halbleitervorrichtung gemäß eines siebten Aspektes ist die Gateisolier schicht aus Ta₂O₅ oder (Ba, Sr) TiO₃ gebildet.

In einem Halbleitervorrichtungsherstellungsverfahren gemäß eines achten Aspektes wird eine Gateisolierschicht mit einer niedrigeren dielektrischen Konstante an bzw. in ihrem Kanalrand an bzw. in ihrem Kanalbereich auf einem Halbleitersubstrat gebildet.

In dem Halbleitervorrichtungsherstellungsverfahren gemäß eines neunten Aspektes wird eine erste Materialschicht aus mindestens einer gestapelten Schicht auf einem Halbleitersubstrat gebildet. In der ersten Materialschicht wird ein Öffnungsabschnitt zum Bilden eines Trennbereiches gebildet. Durch Verwenden der ersten Materialschicht, in der der Öffnungsabschnitt gebildet ist, als eine Maske wird eine Oberfläche des Halbleitersubstrats geätzt, um einen Graben an der Oberfläche des Halbleitersubstrats zu bilden. Ionen zum Verringern der dielektrischen Konstante werden in eine Seitenwand des Gra bens implantiert. Um den Graben zu füllen, wird eine zweite Materialschicht auf dem Halbleitersubstrat gebildet. Die Dicke der zweiten Materialschicht wird verringert in Richtung des Substrats, bis eine Oberfläche der ersten Materialschicht freigelegt wird. Die auf diese Weise freigelegte erste Material schicht wird entfernt. Eine Gateisolierschicht wird auf dem Halbleitersubstrat gebildet. Eine Gateelektrode wird auf der Gateisolierschicht gebildet.

In dem Halbleitervorrichtungsherstellungsverfahren gemäß eines zehnten Aspektes wird eine erste Materialschicht aus mindestens einer gestapelten Schicht zuerst auf einem Halbleitersubstrat gebildet (erster Schritt). In der ersten Materialschicht wird ein Öffnungsabschnitt zum Bilden eines Trenn bereiches gebildet (zweiter Schritt). Unter Verwenden der ersten Material schicht, in der der Öffnungsabschnitt gebildet ist, als eine Maske wird eine Oberfläche des Halbleitersubstrats geätzt, um einen Graben an der Oberfläche des Halbleitersubstrats zu bilden (dritter Schritt). Um den Graben zu füllen, wird eine zweite Materialschicht auf dem Halbleitersubstrat gebildet (vierter Schritt). Die Dicke der zweiten Materialschicht wird in Richtung des Substrats verringert, bis eine Oberfläche der ersten Materialschicht freigelegt wird (fünfter Schritt). Ionen zu in Verringern der dielektrischen Konstante werden in die zweite Materialschicht, die in dem Graben gefüllt ist, implantiert (sechster Schritt). Die auf diese Weise freigelegte erste Materialschicht wird entfernt (siebter Schritt). Eine Gateisolierschicht wird auf dem Halbleitersubstrat gebil det (achter Schritt). Eine Gateelektrode wird auf der Gateisolierschicht gebil det (neunter Schritt).

In dem Halbleitervorrichtungsherstellungsverfahren gemäß eines elften Aspek tes werden Ionen schräg einfallend auf das Halbleitersubstrat in dem sechsten Schritt des neunten Aspektes implantiert.

In dem Halbleitervorrichtungsherstellungsverfahren gemäß eines zwölften Aspektes wird eine erste Materialschicht aus mindestens einer gestapelten Schicht zuerst auf einem Halbleitersubstrat gebildet. In der ersten Material schicht wird ein Öffnungsabschnitt zum Bilden eines Trennbereiches gebildet. Durch Verwenden der ersten Materialschicht, in der der erste Öffnungsab schnitt gebildet ist, als eine Maske wird eine Oberfläche des Halbleitersubstrats geätzt, um einen Graben an der Oberfläche des Halbleitersubstrats zu bilden. Um den Graben zu füllen, wird eine zweite Materialschicht auf dem Halbleiter substrat gebildet. Die Dicke der zweiten Materialschicht wird in Richtung des Substrats verringert, bis eine Oberfläche der ersten Materialschicht freigelegt wird. Die auf diese Weise freigelegte erste Materialschicht wird entfernt. Ionen zum Vergrößern der dielektrischen Konstante werden in die Oberfläche des Halbleitersubstrats mit Ausnahme eines Abschnittes, der ein Kanalrand werden soll, implantiert. Eine Gateisolierschicht wird auf dem Halbleitersubstrat gebil det. Eine Gateelektrode wird auf der Gateisolierschicht gebildet.

In dem Halbleitervorrichtungsherstellungsverfahren gemäß eines dreizehnten Aspektes wird eine erste Materialschicht aus mindestens einer gestapelten Schicht zuerst auf einem Halbleitersubstrat gebildet. In der ersten Material schicht wird ein Öffnungsabschnitt ZU III Bilden eines Trennbereiches gebildet. Durch Verwenden der ersten Materialschicht, in der der erste Öffnungsab schnitt gebildet ist, als eine Maske wird eine Oberfläche des Halbleitersubstrats geätzt, um einen Graben an der Oberfläche des Halbleitersubstrats zu bilden. Um eine innere Wandoberfläche des Grabens zu bedecken, wird eine Isolierschicht einer niedrigen elektrischen Konstante auf dem Halbleitersubstrat ge bildet. Um den Graben zu füllen, wird eine zweite Materialschicht auf dem Halbleitersubstrat gebildet. Die Dicke der zweiten Materialschicht wird in Richtung des Substrats verringert, bis eine Oberfläche der ersten Material schicht freigelegt wird. Die auf diese Weise freigelegte erste Materialschicht wird entfernt. Eine Gateisolierschicht wird auf dem Halbleitersubstrat gebildet. Eine Gateelektrode wird auf der Gateisolierschicht gebildet.

In dem Halbleitervorrichtungsherstellungsverfahren gemäß eines vierzehnten Aspektes wird eine erste Materialschicht aus mindestens einer gestapelten Schicht zuerst auf einem Halbleitersubstrat gebildet. In der ersten Material schicht wird ein Öffnungsabschnitt zum Bilden eines Trennbereiches gebildet. Durch Verwenden der ersten Materialschicht, in der der Öffnungsabschnitt gebildet ist, als eine Maske wird eine Oberfläche des Halbleitersubstrats geätzt, um einen Graben an der Oberfläche des Halbleitersubstrats zu bilden. Ein unte rer Abschnitt der ersten Materialschicht, der aufgrund des Grabens freigelegt ist, und welcher sich in Kontakt mit der Oberfläche des Halbleitersubstrats be findet, wird horizontal geätzt, um einen konkaven Abschnitt zu bilden. Um den konkaven Abschnitt zu füllen und eine innere Wandoberfläche des Grabens zu bedecken, wird eine Isolierschicht einer niedrigen dielektrischen Konstante auf dem Halbleitersubstrat gebildet. Um den Graben zu füllen, wird eine zweite Materialschicht auf dem Halbleitersubstrat gebildet. Die Dicke der zweiten Materialschicht wird in Richtung des Substrats verringert, bis eine Oberfläche der ersten Materialschicht freigelegt wird. Die auf diese Weise freigelegte erste Materialschicht wird entfernt. Eine Gateisolierschicht wird auf dem Halbleiter substrat gebildet. Eine Gateelektrode wird auf der Gateisolierschicht gebildet.

In dem Halbleitervorrichtungsherstellungsverfahren gemäß eines fünfzehnten Aspektes wird eine erste Materialschicht aus mindestens einer gestapelten Schicht zuerst auf einem Halbleitersubstrat gebildet. In der ersten Material schicht wird ein erster Öffnungsabschnitt zum Bilden eines Trennbereiches gebildet. Durch Verwenden der ersten Materialschicht, in der der Öffnungsabschnitt gebildet ist, als eine Maske wird eine Oberfläche des Halbleitersubstrats geätzt, um einen Graben an der Oberfläche des Halbleitersubstrats zu bilden. Eine Seitenwand des Öffnungsabschnitts der ersten Materialschicht wird weiter horizontal geätzt, um den Durchmesser des Öffnungsabschnittes zu erweitern. Ionen zum Verringern der dielektrischen Konstante werden in die Oberfläche des Halbleitersubstrats implantiert. Um den Graben zu füllen, wird eine zweite Materialschicht auf dem Halbleitersubstrat gebildet. Die Dicke der zweiten Materialschicht wird in Richtung des Substrats verringert, bis eine Oberfläche der ersten Materialschicht freigelegt wird. Die auf diese Weise freigelegte erste Materialschicht wird entfernt. Eine Gateisolierschicht wird auf dem Halbleiter substrat gebildet. Eine Gateelektrode wird auf der Gateisolierschicht gebildet.

In dem Halbleitervorrichtungsherstellungsverfahren gemäß eines sechzehnten Aspektes wird eine erste Materialschicht aus mindestens einer gestapelten Schicht zuerst auf einem Halbleitersubstrat gebildet. In der ersten Material schicht wird ein Öffnungsabschnitt zum Bilden eines Trennbereiches gebildet. Durch Verwenden der ersten Materialschicht, in der der Öffnungsabschnitt gebildet ist, als eine Maske wird eine Oberfläche des Halbleitersubstrats geätzt, um einen Graben an der Oberfläche des Halbleitersubstrats zu bilden. Um den Graben zu füllen wird eine zweite Materialschicht auf dem Halbleitersubstrat gebildet. Die Dicke der zweiten Materialschicht wird in Richtung des Substrats verringert, bis eine Oberfläche der ersten Materialschicht freigelegt wird. Die erste Materialschicht wird geätzt, um den Durchmesser des Öffnungsabschnit tes zu erweitern. Ionen zu verringern der dielektrischen Konstante werden in die Oberfläche des Halbleitersubstrats implantiert. Die auf diese Weise freige legte erste Materialschicht wird entfernt. Eine Gateisolierschicht wird auf dem Halbleitersubstrat gebildet. Eine Gateelektrode wird auf der Gateisolierschicht gebildet

Indem Halbleitervorrichtungsherstellungsverfahren gemäß eines siebzehnten Aspektes wird F oder C als Zonen zum Verringern der dielektrischen Konstante benutzt.

In dem Halbleitervorrichtungsherstellungsverfahren gemäß eines achtzehnten Aspektes wird N als Ionen zum Vergrößern der dielektrischen Konstante be nutzt.

In dem Halbleitervorrichtungsherstellungsverfahren gemäß eines neunzehnten Aspektes wird eine Schicht einer niedrigen dielektrischen Konstante, welche F, C aufweist, als die Schicht zum Verwenden der dielektrischen Konstante be nutzt.

Das Halbleitervorrichtungsherstellungsverfahren gemäß eines zwanzigsten Aspektes der vorliegenden Erfindung weist ferner den Schritt zum Bilden einer Trennschicht auf der inneren Wand des Grabens nach der Bildung des Grabens und vor der Ionenimplantation in dem achten Aspekt auf, und die Ionenimplan tation wird durch die Trennschicht durchgeführt.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der folgenden Be schreibung von Ausführungsformen der Erfindung anhand der beigefügten Figu ren. Von diesen zeigen:

Fig. 1 eine Schnittansicht einer Halbleitervorrichtung gemäß eine Ausführungs form,

Fig. 2 eine Schnittansicht einer Halbleitervorrichtung gemäß einer anderen Ausführungsform,

Fig. 3 eine Schnittansicht einer Halbleitervorrichtung gemäß einer weiteren anderen Ausführungsform,

Fig. 4 eine Draufsicht der Halbleitervorrichtung gemäß der Ausführungsform,

Fig. 5 bis 10 Schnittansichten einer Halbleitervorrichtung in ersten bis sechsten Schritten eines Halbleitervorrichtungsherstellungsverfahrens gemäß eines ersten Beispiels,

Fig. 11 bis 15 Schnittansichten einer Halbleitervorrichtung in einem ersten bis fünften Schritt eines Halbleitervorrichtungsherstellungsverfahrens gemäß eines zweiten Beispiels,

Fig. 16 und 17 Schnittansichten einer Halbleitervorrichtung in ersten und zweiten Schritten eines Halbleitervorrichtungsherstellungsverfahrens gemäß einer Abwandlung des Zweiten Beispiels,

Fig. 18 bis 22 Schnittansichten einer Halbleitervorrichtung in einem ersten bis fünften Schritt eines Halbleitervorrichtungsherstellungsverfahrens gemäß eines dritten Beispiels,

Fig. 23 bis 2a Schnittansichten einer Halbleitervorrichtung in einem ersten bis sechsten Schritt eines Halbleitervorrichtungsherstellungsverfahrens gemäß eines ersten Beispiels,

Fig. 29 bis 34 Schnittansichten einer Halbleitervorrichtung in einem ersten bis sechsten Schritt eines Halbleitervorrichtungsherstellungsverfahrens gemäß eines fünften Beispiels,

Fig. 35 bis 41 Schnittansichten einer Halbleitervorrichtung in einem ersten bis siebten Schritt eines Halbleitervorrichtungsherstellungsverfahrens gemäß eines sechsten Beispieles,

Fig. 42 bis 47 Schnittansichten einer Halbleitervorrichtung in einem ersten bis sechsten Schritt eines Halbleitervorrichtungsherstellungsverfahrens gemäß eines siebten Beispiels,

Fig. 48 bis 52 Schnittansichten einer Halbleitervorrichtung in einem ersten bis fünften Schritt eines bei der Anmelderin vorhandenen Halbleiter vorrichtungsherstellungsverfahrens,

Fig. 53 zeigt Probleme mit dem bei der Anmelderin vorhandenen Halbleiter vorrichtungsherstellungsverfahren.

Fig. 1 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer Ausfüh rungsform.

In einer Oberfläche eines Siliziumsubstrats 1 ist eine Grabentrennung 2 gebil det. Auf dem Siliziumsubstrat 1 ist eine Gateisolierschicht 3 einer nicht ein heitlichen dielektrischen Konstanten gebildet. Eine Gateelektrode 4 ist auf der Gateisolierschicht 3 gebildet. Die dielektrische Konstante eines Kanalrandes (Kanalkante) der Gateisolierschicht 3 in der Kanalbreitenrichtung ist niedriger als diejenige des zentralen Kanalbereiches ausgebildet.

Die in Fig. 2 gezeigte Halbleitervorrichtung ist eine Schnittansicht einer Halb leitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Er findung. In der Figur stellt der Abschnitt der Gateisolierschicht, der durch das Bezugszeichen 6 bezeichnet ist, einen Abschnitt mit einer dielektrischen Kon stante dar, die durch Implantation von Ionen zum Verringern der dielektrischen Konstante niedriger gemacht ist, und der Abschnitt, der durch das Bezugs zeichen 5 bezeichnet ist, stellt einen Abschnitt mit einer dielektrischen Kon stante dar, welche als eine Folge relativ hoch gemacht ist.

Fig. 3 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer weiteren anderen Ausführungsform der vorliegenden Erfindung. In der Figur stellt das Bezugszeichen 7 einen Abschnitt der Gateisolierschicht dar, welche eine dielektrische Konstante besitzt, die durch Implantation von Ionen zum Ver größern der elektrischen Konstante höher gemacht ist, und das Bezugszei chen 8 stellt einen Abschnitt dar, welcher eine dielektrische Konstante besitzt, die als eine Folge relativ niedrig gemacht ist.

Fig. 4 ist eine Draufsicht der Halbleitervorrichtung gemäß der vorliegenden Erfindung. Auf beiden Seiten einer Gateelektrode 9 sind ein Sourcebereich 11 und ein Drainbereich 10 angeordnet. Der Sourcebereich 11 und der Drain bereich 10 sind zwischen Elementtrennbereichen eingefügt. Das Bezugszeichen 12 bezeichnet die Kanalbreitenrichtung. Fig. 1 bis 3 sind alle Schnittansichten entlang der Line A-A in Fig. 4.

Im folgenden werden Beispiele der vorliegenden Erfindung mit Bezug auf die Zeichnungen beschrieben.

Erstes Beispiel

Es wird auf Fig. 5 Bezug genommen; ein Muster einer thermischen Oxidschicht und einer Silizumnitridschicht 22 wird auf einem Silizumsubstrat 20 gebildet. Es wird beabsichtigt, daß ein Abschnitt ohne das Muster die MOSFETs (aktive Elemente) trennt. Der Öffnungsabschnitt (Trennabschnitt) wird beispielsweise durch Photolithographie und Trockenätzen gebildet. In anderen Worten, das Muster wird an einem Abschnitt zum Bilden eines Trennbereiches entfernt und wird an einem Abschnitt zum Bilden eines elektronischen Elementes belassen. Die Schichtdicke der thermischen Oxidschicht 21 und der Siliziumnitridschicht 22 ist ausreichend, falls sie nicht durch folgende Prozesse entfernt werden (beispielsweise Grabenbildung und Planarisation). Die Filmdicke beträgt unge fähr 100 nm oder mehr insgesamt.

Die Ausdehnung des Öffnungsabschnittes (Trennbreite auf einer Maske) hängt von einem Schaltungstyp ab. Sie kann von 0,1 µm bis mehrere 100 µm in dem selben Wafer betragen. Dann wird durch Verwenden der Silizumnitridschicht 22 als eine Maske das Silizumsubstrat 20 selektiv geätzt, um einen Graben 23 zu bilden. Die Tiefe des Grabens 23 hängt von der Auswahl der minimalen Trennbreite ab und betragt ungefähr 0,3 µm oder weniger in einer integrierten Schaltung von 0,14 µm oder weniger.

Ein Prozeß als ein Hauptpunkt der vorliegenden Erfindung folgt nun. Es wird auf Fig. 6 Bezug genommen; Ionen 24 zum Verringern der dielektrischen Kon stante einer Isolierschicht werden in einen Seitenwandgraben 23 implantiert, um einen implantierten Bereich 25 zu bilden. Die Ionen sind vorzugsweise Fluor (F) oder Kohlenstoff (C). Die nachfolgenden Prozesse sind dieselben wie in der bei der Anmelderin vorhandenen Technik.

Es wird auf Fig. 7 Bezug genommen; in anderen Worten wird der Graben 23 mit einer Oxidschicht 26 gefüllt (TEOS oder HDP-CVD, z. B.).

Es wird auf Fig. 7 und 8 Bezug genommen; ein Planarisierverfahren (wie bei spielsweise Atzen und chemomechanisches Polieren) wird benutzt, um die Dicke der Oxidschicht 26 in Richtung des Substrats zu verringern, durch Ver wenden der Silizumnitridschlcht 22 als ein Stopper, bis die Oberfläche der Siliziumnitridschicht 22 freigelegt wird. Die durch Planarisierung freigelegte Silizumnitridschicht 22 wird entfernt. Die Oxidschicht 21 wird auch entfernt.

Es wird auf Fig. 9 Bezug genommen; eine Gateoxidschicht 28 (Gateisolierschicht) wird gebildet. Die Gateisolierschicht 28 kann aus Ta₂O₅, (Ba, Sr) TiO₃ gebildet sein. Dies trifft auch auf die folgenden Beispiele zu. Zu diesem Zeitpunkt wird eine Gateisolierschicht 29 an einem Kanalrand (an einer Kanalkante) eine Gateoxidschicht mit einer niedrigeren dielektrischen Kon stante als ein zentraler Kanalabschnitt wegen in einen implantierten Bereich 25 zuvor implantierten Ionen 24.

Es wird auf Fig. 10 Bezug genommen; eine Gateelektrode 30 wird auf der Gateisolierschicht 28 gebildet wodurch eine Gatestruktur vervollständigt wird.

In dem Prozeß bis zu diesem Punkt machen der Prozeß zum Entfernen der Oxidschicht 21 durch Naßätzen, der Prozeß zum Bilden der Oxidschicht für die Ionenimplantation und der Prozeß zum Bilden der Gateoxidschicht die Isolier schicht des Trennbereiches oberhalb des Substrats dünner. Jedoch verursachen die Ionen 24 mit dem Effekt des Verringerns der dielektrischen Konstante, die zuvor während der Bildung der Gateoxidschicht implantiert wurden, daß die dielektrische Konstante der Oxidschicht an dem Trennrand niedriger ist als an dem zentralen Kanalabschnitt. Daher wird, sogar falls der Kanalrand vertieft wird, das elektrische Feld an dem Trennrand (Kanalrand) niedriger als der zentrale Kanalabschnitt bzw. als im zentralen Kanalabschnitt, was die Konzen tration des elektrischen Feldes an dem Trennrand entspannt bzw. verringert. Dies kann die Verringerung in der Schwelle bzw. in der Schwellenspannung und die Vergrößerung in dem Leckstrom eines MOSFETs verhindern und überlegene Transistoreigenschaften realisieren.

In dem Beispiel wird die Implantation in die Grabenseitenwand direkt gegen das Silizumsubstrat ausgeführt, als ein Beispiel mit Bezugnahme auf die Fig. 6. Jedoch ist die vorliegende Erfindung nicht auf diesen Fall beschränkt. Falls eine Isolierschicht, z. B. eine Oxidschicht zuvor die innere Wand des Grabens vor der Implantation bedeckt und die Ionenimplantation durch die Trennschicht bzw. die Isolierschicht ausgeführt wird, können Beschädigungen durch die Im plantation verringert werden, und deshalb kann ein Übergangsleck oder der gleichen verringert werden, wobei dieselben Effekte wie bei der ersten Ausfüh rungsform erhalten werden.

Zweites Beispiel

Es wird auf Fig. 11 Bezug genommen; ein Muster einer thermischen Oxid schicht 21 und einer Siliziumnitridschicht 22 wird auf einem Silizumsubstrat 20 gebildet. Es ist beabsichtigt, daß ein Abschnitt ohne das Muster MOSFETs (aktive Elemente) trennt. Der Öffnungsabschnitt (Trennabschnitt) wird bei spielsweise durch Photolithographie und Trockenätzen gebildet. In anderen Worten, das Muster wird an einem Abschnitt zum Bilden eines Trennbereiches entfernt und wird an einem Abschnitt zum Bilden eines elektronischen Elemen tes belassen. Die Schichtdicke der thermischen Oxidschicht 21 und der Sili ziumnitridschicht 22 ist ausreichend, falls sie nicht durch nachfolgende Pro zesse verschwindet (wie beispielsweise Grabenbildung und Planarisierung). Die Schichtdicke beträgt ungefähr 100 nm oder mehr insgesamt.

Die Ausdehnung des Öffnungsabschnittes (Trennbereite auf eine Maske) hängt von einem Schaltungstyp ab. Sie kann von 0,1 µm bis mehrere 100 µm in dem selben Wafer betragen. Dann wird unter Verwenden der Silizumnitridschicht 22 als eine Maske das Siliziumsubstrat 20 selektiv geätzt, um einen Graben 23 zu bilden. Die Tiefe des Grabens 23 hängt von der Auswahl der minimalen Trenn breite ab und beträgt ungefähr 0,3 µm oder weniger in einer klein integrierten Schaltung von 0,1 µm oder weniger.

Dann wird eine Oxidschicht 27 (TEOS oder HDP-CVD z. B.) benutzt, um den Graben 23 zu füllen. Unter Verwenden der Silizumnitridschicht 22 als einen Stopper wird die Dicke der Oxidschicht 27 in Richtung des Substrats durch ein Planarisierungsverfahren (wie beispielsweise Ätzen und chemomechanisches Polieren) verringert, bis die Oberfläche der Silizumnitridschicht 22 freigelegt wird. Auf diese Weise wird die Oberfläche der Halbleitervorrichtung plana risiert.

Der Prozeß als ein Hauptpunkt der vorliegenden Ausführungsform folgt. Es wird auf Fig. 12 Bezug genommen; in anderen Worten werden Ionen 31 (Fluor oder Kohlenstoff, z. B.) zum Verringern der dielektrischen Konstante einer Trennschicht fast senkrecht in die Oxidschicht 27, die in den Graben gefüllt ist, implantiert. Die Implantations-Position ist derart, daß Ionen 31 nahe der Ober fläche des Silizumsubstrats 20 ankommen. Zu diesem Zeitpunkt ist es er wünscht, zuvor eine Stufe zwischen der Oxidschicht 27, die in den Graben 23 gefüllt ist, und der Silizumnitridschicht 22 zu bilden. Die Stufe hat zu diesem Zeitpunkt erwünschter Weise eine derartige Form, daß die Oxidschicht 27 niedriger ist als die Silizumnitridschicht 22. Ein Band 32 ist dort, wo die größte Menge von Ionen implantiert wird, und die Ionenimplantation wird auch gegen einen Abschnitt auf dem Band 32 ausgeführt.

Es wird auf Fig. 12 und 13 Bezug genommen; die Silizumoxidschicht 22, die durch Planarisierung freigelegt ist, wird entfernt. Außerdem wird die Oxid schicht 21 durch Naßätzen entfernt.

Es wird auf Fig. 14 Bezug genommen; eine Gateisolierschicht 34 wird an bzw. auf der Oberfläche des Siliziumsubstrats 20 gebildet. Zu diesem Zeitpunkt wer den Ionen 31 in einem implantierten Bereich 32 zu einer Gateisolierschicht 33 an einem Kanalrand 33 eingeführt. Deshalb wird die dielektrische Konstante der Gateisolierschicht 33 niedriger als diejenige der Gateisolierschicht 34. Zu diesem Zeitpunkt wird eine große Menge von Ionen 31 in die Gateisolierschicht (Eckabschnitt) eingeführt, welche sich in Kontakt mit dem Band 32 befindet, und Ionen 31 werden mehr oder weniger gleichmäßig in die Gateisolierschicht eingeführt, welche sich in Kontakt mit einem Abschnitt auf dem Band 32 befin det.

Es wird auf Fig. 15 Bezug genommen; eine Gateelektrode 30 wird danach ge bildet, um eine Gatestruktur zu bilden.

Wegen der Ionen 31, die den Effekt der Verringerung der dielektrischen Kon stante besitzen und zuvor während der Gateoxidschichtbildung implantiert wurden, wird die dielektrische Konstante der Gateoxidschicht an dem Trenn rand niedriger als diejenige des zentralen Kanalabschnittes. Daher wird das elektrische Feld an dem Trennrand (Trennkante, Kanalrand) niedriger als im Vergleich zu dem zentralen Kanalbereich, was die Konzentration des elek trischen Feldes an dem Trennrand entspannt bzw. verringert. Dies kann die Verringerung der Schwelle θ und den Anstieg im Leckstrom eines MOSFET verhindern und vorliegende Transistoreigenschaften realisieren.

In diesem Fall werden die Ionen zum Verringern der dielektrischen Konstante senkrecht in das Substrat als ein Beispiel implantiert. Jedoch können die Ionen schräg einfallend in der Nachbarschaft einer Grenzfläche (Grenzbereich) zwi schen der Maske und dem Substrat implantiert werden, um einen implantierten Bereich 36 wie in Fig. 16 und 17 gezeigt zu bilden. Durch Implantation auf diese Weise können die Ionen 35 effizient in die Oxidschicht eingeführt wer den. Es wird darauf hingewiesen, daß Fig. 16 dem Prozeß in Fig. 12 entspricht und Fig. 17 dem Prozeß in Fig. 13 entspricht.

Drittes Beispiel

Es wird auf Fig. 18 Bezug genommen; die Prozesse vor der Bildung des Trenn bereiches sind ähnlich zu der bei der Anmelderin vorhandenen Technik. Die Prozesse nach dem folgenden Prozeß sind Punkte der vorliegenden Erfindung bzw. des vorliegenden Beispiels.

Es wird auf Fig. 18 und 19 Bezug genommen; die Oxidschicht 21, die nach dem Entfernen der Silizumnitridschicht 22 beobachtet wird, besitzt eine derartige Form, daß die Filmdicke größer ist an einem Trennrand 39 (Kanalrand, Trenn kante), als an einem zentralen Kanalabschnitt 38.

Es wird auf Fig. 19 und 20 Bezug genommen; Ionen (z. B. Stickstoff) 40 zum Vergrößern der dielektrischen Konstante einer Trennschicht werden in diesem Zustand in die Oberfläche des Silizumsubstrats 20 implantiert, um einen im plantierten Bereich 41 zu bilden. Die Implantationsposition ist derart, daß die Ionen in der Nachbarschaft der Oberfläche des Silizumsubstrats 20 ankommen, und die Ionen werden nicht in das Siliziumsubstrat 20 an dem Trennrand (Kanalrand) implantiert.

Es wird auf Fig. 20 und 21 Bezug genommen; die Oxidschicht 21 wird entfernt und eine Gateisolierschicht 42 wird gebildet. Zu diesem Zeitpunkt wird wegen der Ionen in dem implantierten Bereich 41 die dielektrische Konstante einer Gateisolierschicht 42 an dem zentralen Kanalabschnitt höher als diejenige der Gateisolierschicht 43 an dem Kanalrand. Daher wird das elektrische Feld an dem Trennrand (Kanalrand) niedriger im Vergleich zu dem zentralen Kanal abschnitt, was die Konzentration des elektrischen Feldes an dem Trennrand entspannt bzw. verringert. Dies kann die Abnahme in der Schwelle bzw. Schwellenspannung und den Anstieg in dem Leckstrom eines MOSFETs verhin dern und kann überlegene Transistoreigenschaften realisieren. Es wird auf Fig. 22 Bezug genommen; eine Gateelektrode 30 wird danach gebildet, wodurch der Gatebildungsprozeß vervollständigt wird. Deshalb kann eine Abnahme in der Schwelle und ein Anstieg in dem Leckstrom eines MOSFETs verhindert werden und überlegene Transistoreigenschaften können realisiert werden.

Viertes Beispiel

Es wird auf Fig. 23 Bezug genommen; ein Muster einer thermischen Oxid schicht 21 und einer Siliziumnitridschicht 22 wird auf einem Silizumsubstrat 20 ähnlich zu bei der Anmelderin vorhandenen Beispielen gebildet. Es ist beab sichtigt, daß ein Abschnitt ohne das Muster MOSFETs (aktive Elemente) trennt. Der Öffnungsabschnitt (Trennabschnitt) wird beispielsweise durch Photolithographie und Trockenätzen gebildet. In anderen Worten wird das Muster an einem Abschnitt zum Bilden eines Trennbereiches entfernt und wird an einem Abschnitt zum Bilden eines elektronischen Elementes belassen. Die Schichtdicke einer thermischen Oxidschicht 21 während einer Silizumnitrid schicht 22 ist ausreichend, falls sie nicht durch nachfolgende Prozesse ver schwinden (beispielsweise Grabenbildung und Planarisierung). Die Schichtdicke beträgt ungefähr 100 nm oder mehr insgesamt. Die Ausdehnung des Öffnungs abschnitts (Trennbreite auf einer Maske) hängt von einem Schaltungstyp ab.

Sie kann von 0,1 µm bis mehrere 100 µm in demselben Wafer betragen. Dann wird durch Verwenden der Silizumnitridschicht 22 als eine Maske das Silizum substrat 20 selektiv geätzt, um einen Graben 23 zu bilden. Die Tiefe des Grabens 23 hängt von der Auswahl der minimalen Trennbreite ab und beträgt unge fähr 0,3 µm oder weniger in einer klein integrierten Schaltung von 0,14 µm oder weniger.

Der Prozeß als ein Punkt der vorliegenden Erfindung bzw. Ausführungsform folgt.

Es wird auf Fig. 24 Bezug genommen; eine Trennschicht 44 in einer niedrigen dielektrischen Konstante, die z. B. Fluor und Kohlenstoff aufweist, wird auf einer inneren Wand des Grabens 23 abgeschieden. Die folgenden Prozesse sind bei der Anmelderin vorhandenen Beispielen ähnlich.

Es wird auf Fig. 25 Bezug genommen; eine Oxidschicht 27 (TEOS oder HDP- CVD z. B.) wird benutzt, um den Graben 23 zu füllen.

Es wird auf Fig. 25 und 26 Bezug genommen; unter Verwenden der Silizum nitridschicht als einen Stopper wird die Dicke der Oxidschicht 27 durch ein Planarisierungsverfahren (wie beispielsweise Ätzen und chemomechanisches Polieren) verringert, bis die Oberfläche der Silizumnitridschicht 22 freigelegt wird. Auf diese Weise wird die Oberfläche der Halbleitervorrichtung planari siert.

Es wird auf Fig. 26 und 27 Bezug genommen; die Siliziumnitridschicht 22, die durch die Planarisierung freigelegt ist, wird entfernt. Außerdem wird die Oxid schicht 21 durch Naßätzen entfernt.

Es wird auf Fig. 27 Bezug genommen; eine Gateisolierschicht 42 wird danach gebildet. Zu diesem Zeitpunkt besitzt eine Gateisolierschicht 45 an einem Kanalrand eine niedrigere dielektrische Konstante aufgrund der Defekte der Schicht 44 mit der niedrigeren dielektrischen Konstante, die in dem Graben 23 gefüllt ist.

Es wird auf Fig. 28 Bezug genommen; eine Gateelektrode 30 wird dadurch gebildet, wodurch eine Gatestruktur vervollständigt wird.

Wegen der Isolierschicht 44 mit der niedrigen dielektrischen Konstante, welche zuvor während der Gateoxidschichtbildung gebildet wurde, wird die dielek trische Konstante der Oxidschicht an dem Trennrand niedriger als diejenige eines zentralen Kanalabschnittes. Daher wird das elektrische Feld an dem Trennrand (Kanalrand) niedriger als im Vergleich zu dem zentralen Kanal abschnitt, was die Konzentration des elektrischen Feldes an dem Trennrand entspannt bzw. verringert. Dies kann die Verringerung in der Schwelle bzw. Schwellenspannung und den Anstieg in dem Leckstrom eines MOSFETs verhin dern und kann überlegene Transistoreigenschaften realisieren.

In diesem Beispiel wird die Isolierschicht mit der niedrigen dielektrischen Konstante auf der Grabenseitenwand als ein Beispiel abgeschieden. Jedoch ist die vorliegende Erfindung nicht auf diesen Fall beschränkt. Falls Dotierstoffe zum Verringern der dielektrischen Konstante von der Isolierschicht zu einer Siliziumsubstratgrenzfläche bzw. zu einem Siliziumsubstratgrenzbereich ver teilt werden, wird die Isolierschicht danach entfernt und eine thermische Oxid schicht wird wieder auf der Grabenseitenwand gebildet, dann können die Effekte, die dem oben genannten Beispiel ähnlich sind, erhalten werden und die Zuverlässigkeit der Oxidschicht kann verbessert werden.

Fünftes Beispiel

Es wird auf Fig. 29 Bezug genommen; ein Muster einer thermischen Oxid schicht 21 und einer Silizumnitridschicht 22 wird auf einem Siliziumsubstrat 20 ähnlich zu den bei der Anmelderin vorhandenen Beispielen gebildet. Es ist be absichtigt, daß ein Abschnitt ohne das Muster MOSFETs trennt (aktive Ele mente). Der Öffnungsabschnitt (Trennabschnitt) wird beispielsweise durch Photolithographie und Trockenätzen gebildet. In anderen Worten wird das Muster an einem Abschnitt zum Bilden eines Trennbereiches entfernt und wird an einen Abschnitt zum Bilden eines elektronischen Elementes belassen. Die Schichtdicke der thermischen Oxidschicht 21 und der Siliziumnitridschicht 22 ist ausreichend, falls sie nicht durch nachfolgende Prozesse verschwinden (wie beispielsweise Grabenbildung und Planarisierung). Die Schichtdicke beträgt ungefähr 100 nm oder mehr insgesamt. Die Ausdehnung des Öffnungsab schnittes (Trennbreite auf einer Maske) hängt von einem Schaltungstyp ab. Sie kann von 0,1µm bis mehrere 100 µm in demselben Wafer betragen. Dann wird durch Verwenden der Silizumnitridschicht 22 als eine Maske das Silizum substrat 20 selektiv geätzt, um einen Graben 23 zu bilden. Die Tiefe des Gra bens 23 hängt von der Auswahl der minimalen Trennbreite ab und beträgt unge fähr 0,3 µm oder weniger in einer klein integrierten Schaltung von 0,14 µm oder weniger.

Das nächste ist ein Prozeß als ein Punkt der vorliegenden Erfindung bzw. des vorliegenden Beispiels. Es wird auf Fig. 29 Bezug genommen; die Sili ziumoxidschicht 21 wird horizontal geätzt und ihr Ende wird gesenkt, um einen Lückenabschnitt 46 zu bilden.

Es wird auf Fig. 30 Bezug genommen; eine Trennschicht 44 einer niedrigen dielektrischen Konstante, welche z. B. Fluor und Kohlenstoff aufweist, wird abgeschieden, um den Lückenabschnitt 46 zu füllen und eine innere Wand des Grabens 23 zu bedecken. Die nachfolgenden Prozesse sind dem bei der Anmel derin vorhandenen Beispielen ähnlich.

Es wird auf Fig. 31 Bezug genommen; eine Oxidschicht 26 (TEOS oder HDP- CVD, z. B.) wird benutzt, um den Graben 23 zu füllen.

Es wird auf Fig. 31 und 32 Bezug genommen, unter Verwenden der Graben nitridschicht 26 als einen Stopper wird die Dicke der Oxidschicht 26 durch ein Planarisierungsverfahren verringert (wie beispielsweise Ätzen und chemo mechanisches Polieren), bis die Oberfläche der Silizumnitridschicht 22 freigelegt wird. Auf diese Weise wird die Oberfläche der Halbleitervorrichtung planarisiert. Die durch die Planarisierung freigelegte Nitridschicht 22 wird entfernt. Weiterhin wird die Oxidschicht 21 durch Naßätzen entfernt.

Es wird auf Fig. 33 Bezug genommen; eine Gateisolierschicht 28 wird gebildet. An einem Kanalrand 48 werden Ionen in die Schicht 44 der niedrigen dielek trischen Konstante eingeführt, um eine Gateisolierschicht mit einer niedrigen dielektrischen Konstante zu bilden. Auf diese Weise wird die dielektrische Konstante der Oxidschicht an dem Trennrand niedriger als diejenige des zentra len Kanalabschnittes. Deshalb wird das elektrische Feld an dem Trennrand (Kanalrand) niedriger als im Vergleich zu dem zentralen Kanalabschnitt, was die Konzentration des elektrischen Feldes an dem Trennrand entspannt bzw. verringert.

Es wird auf Fig. 34 Bezug genommen; eine Gateelektrode 30 wird auf dem Silizumsubstrat 20 gebildet. Da der Trennrand mit der Isolierschicht 44 der niedrigen dielektrischen Konstante bedeckt ist, kann das elektrische Feld des Gates effektiv verringert werden. Dies kann die Verringerung in der Schwelle bzw. in der Schwellenspannung und den Anstieg in dem Leckstrom eines MOS FETs verhindern und überlegene Transistoreigenschaften realisieren.

Sechstes Beispiel

Es wird auf Fig. 35 Bezug genommen; ein Muster einer thermischen Oxid schicht 21 und einer Silizumnitridschicht 22 wird auf einem Silizumsubstrat 20 ähnlich zu den bei der Anmelderin vorhandenen Beispielen gebildet. Es ist be absichtigt, daß ein Abschnitt ohne Muster MOSFETs trennt (aktive Elemente). Der Öffnungsabschnitt wird beispielsweise durch Photolithographie und Trockenätzen gebildet. In anderen Worten, das Muster wird an einem Abschnitt zum Bilden eines Trennbereiches entfernt und wird an einem Abschnitt zum Bilden eines elektronischen Elementes belassen. Die Schichtdicke der ther mischen Oxidschicht 21 und der Silizumnitridschicht 22 ist ausreichend, falls sie nicht durch nachfolgende Prozesse verschwinden (beispielsweise Graben bildung und Planarisierung). Die Schichtdicke beträgt ungefähr 100 nm oder mehr insgesamt. Die Ausdehnung des Öffnungsabschnittes (Trennbreite auf einer Maske) hängt von einem Schaltungstyp ab. Sie kann von 0,1 µm bis meh rere 100 µm in demselben Wafer betragen. Dann wird durch Verwenden der Silizumnitridschicht 22 als eine Maske das Silizumsubstrat 20 selektiv geätzt, um einen Graben 23 zu bilden. Die Tiefe des Grabens 23 hängt von der Aus wahl der minimalen Trennbreite ab und beträgt ungefähr 0,3 µm oder weniger in einer klein integrierten Schaltung von 0,14 µm oder weniger.

Das nächste ist ein Punkt der vorliegenden Erfindung bzw. der vorliegenden Ausführungsform.

Es wird auf Fig. 35 und 36 Bezug genommen; die Silizumnitridschicht 22 wird geätzt, ein Ende des Öffnungsabschnittes wird horizontal von dem Ende des Grabens 23 abgesenkt und ein Teil 49 der Oberfläche der Oxidschicht 21 wird freigelegt.

Es wird auf Fig. 36 und 37 Bezug genommen; Ionen 50 zum Verringern der dielektrischen Konstante einer Trennschicht werden fast senkrecht in das Silizumsubstrat 27 implantiert, um einen implantierten Bereich 51 zu bilden. Die Implantationsposition ist derart, daß die Ionen in der Nachbarschaft der Oberfläche des Silizumsubstrats 20 ankommen. Dann wird der implantierte Bereich 51 unter dem freigelegten Bereich der Silizumnitridschicht 22 gebildet. Da ein Bereich für die Elementbildung mit der Silizumnitridschicht 22 zu die sem Zeitpunkt bedeckt ist, wird die Ionenimplantation nicht in dem Bereich ausgeführt.

Es wird auf Fig. 38 Bezug genommen; eine Oxidschicht 26 (TEOS oder HDP- CVD, z. B.) wird benutzt, um den Graben 23 zu füllen.

Es wird auf Fig. 38 und 39 Bezug genommen; unter Verwenden der Silizum nitridschicht 22 als einen Stopper wird die Dicke der Oxidschicht 26 durch ein Planarisierungsverfahren (wie beispielsweise Ätzen und chemomechanisches Polieren) verringert, bis die Oberfläche der Silizumnitridschicht 22 freigelegt wird. Dann wird die durch Planarisierung freigelegte Silizumnitridschicht 22 entfernt. Weiterhin wird die Oxidschicht 21 durch Naßätzen entfernt.

Es wird auf Fig. 40 Bezug genommen; eine Gateisolierschicht 34 wird gebildet. Zu diesem Zeitpunkt werden Ionen 50 in den implantierten Bereichen 51 in die Gateisolierschicht an einem Kanalrand 52 eingeführt, und es ergibt sich, daß die Gateisolierschicht an dem Kanalrand 52 eine niedrigere dielektrische Kon stante besitzt als die Gateisolierschicht 30 in dem Zentrum.

Es wird auf Fig. 41 Bezug genommen; eine Gateelektrode 30 wird dadurch gebildet, wodurch eine Gatestruktur vervollständigt wird.

Wegen der Ionen (z. B. Fluor oder Kohlenstoff), die den Effekt der Verringe rung der dielektrischen Konstante besitzen und während der Gateoxidschicht bildung zuvor implantiert wurden, wird die dielektrische Konstante der Oxid schicht an dem Trennrand niedriger als diejenige des zentralen Kanalabschnit tes. Daher wird das elektrische Feld an dem Trennrand (Kanalrand) niedriger als im Vergleich zu dem zentralen Kanalabschnitt, was die Konzentration des elektrischen Feldes an dem Trennrand entspannt bzw. verringert. Dies kann die Verringerung in der Schwelle bzw. Schwellenspannung und den Anstieg in dem Leckstrom eines MOSFETs verhindern und überlegene Transistoreigenschaften realisieren.

Siebtes Beispiel

Es wird auf Fig. 42 Bezug genommen; ein Muster einer thermischen Oxid schicht 21 und einer Silizumnitridschicht 22 wird auf einem Silizumsubstrat 20 ähnlich zu dem bei der Anmelderin vorhanden Beispielen gebildet. Es ist beabsichtigt, daß ein Abschnitt ohne das Muster MOSFETs trennt (aktive Ele mente). Der Öffnungsabschnitt (Trennabschnitt) wird beispielsweise durch Photolithographie und Trockenätzen gebildet. In anderen Worten, das Muster wird an einem Abschnitt zum Bilden eines Trennbereiches entfernt und wird an einem Abschnitt zum Bilden eines elektronischen Elements belassen. Die Schichtdicke der thermischen Oxidschicht 21 und der Silizumnitridschicht 22 ist ausreichend, falls sie nicht durch nachfolgenden Prozeß verschwinden (wie beispielsweise Grabenbildung und Planarisierung). Die Schichtdicke beträgt ungefähr 100 nm oder mehr insgesamt. Die Ausdehnung des Öffnungsabschnit tes (Trennbreite auf einer Maske) hängt von einem Schaltungstyp ab. Sie kann von 0,1 µm bis mehrere 100 µm in demselben Wafer betragen. Dann wird unter Verwenden der Silizumnitridschicht 22 als eine Maske das Silizumsubstrat 20 selektiv geätzt, um einen Graben 23 zu bilden. Die Tiefe des Grabens 23 hängt von der Auswahl der minimalen Trennbreite ab und beträgt ungefähr 0,3 µm oder weniger in einer klein integrierten Schaltung von 0,14 µm oder weniger.

Es wird auf Fig. 43 Bezug genommen; eine Oxidschicht 26 (TEOS oder HDP- CVD, z. B.) wird zum Füllen des Grabens 23 benutzt.

Es wird auf Fig. 43 und 44 Bezug genommen; unter Verwenden der Silizum nitridschicht 22 als einen Stopper wird die Dicke der Oxidschicht 26 durch ein Planarisierungsverfahren (wie beispielsweise Ätzen und chemomechanisches Polieren) verringert, bis die Oberfläche der Silizumnitridschicht 22 freigelegt ist. Das nächste ist ein Prozeß als ein Punkt der vorliegenden Erfindung bzw. Ausführungsform.

Es wird auf Fig. 44 Bezug genommen; die Siliziumnitridschicht 22 wird geätzt und horizontal von dem Ende des Grabens 23 abgesenkt, um einen Teil 53 der Oberfläche der Oxidschicht 21 freizulegen.

Es wird auf Fig. 45 Bezug genommen; Ionen 54 (z. B. Fluor oder Kohlenstoff) zum Verringern der dielektrischen Konstante einer Isolierschicht werden fast senkrecht in das Silizumsubstrat 27 implantiert, um einen implantierten Bereich 55 zu bilden. Die Implantationsposition ist derart, daß die Ionen nahe der Oberfläche des Silizumsubstrats 20 ankommen. Da ein Bereich für die Ele mentbildung durch die Silizumnitridschicht 22 zu diesem Zeitpunkt bedeckt ist, wird die Ionenimplantation nicht in dem Bereich ausgeführt.

Dann wird die Silizumnitridschicht 22 entfernt. Außerdem wird die Oxidschicht 21 durch Naßätzen entfernt.

Es wird auf Fig. 46 Bezug genommen; eine Gateisolierschicht 34 wird gebildet. Zu diesem Zeitpunkt werden Ionen 54 im implantierten Bereich 55 in eine Gateisolierschicht 56 an einem Kanalrand eingeführt, und deshalb ergibt es sich, daß die Gateisolierschicht 56 an dem Kanalrand eine niedrigere dielek trische Konstante besitzt, als diejenige der Gateisolierschicht 34 in dem Zen trum.

Es wird auf Fig. 47 Bezug genommen; eine Gateelektrode 30 wird auf dem Silizumsubstrat 20 gebildet, wodurch eine Gatestruktur vervollständigt wird.

Wegen der Ionen, die den Effekt der Verringerung der dielektrischen Konstante besitzen und während der Gateoxidschichtbildung zuvor implantiert wurden, wird die dielektrische Konstante der Oxidschicht an dem Trennrand niedriger als diejenige des zentralen Kanalabschnittes. Daher wird das elektrische Feld an dem Trennrand (Kanalrand) niedriger als im Vergleich zu dem zentralen Kanalabschnitt, was die Konzentration des elektrischen Feldes an dem Trenn rand entspannt bzw. verringert. Dies kann die Verringerung in der Schwelle bzw. in der Schwellenspannung und den Anstieg in dem Leckstrom eines MOSFETs verhindern und über Länge Transistoreigenschaften realisieren.

Achtes Beispiel

In dem ersten, zweiten und dritten Beispiel wird eine thermische Oxidschicht hauptsächlich als die Gateisolierschicht benutzt. Jedoch ist die vorliegende Er findung nicht auf diesen Fall beschränkt. Die ähnlichen Effekte können sogar durch Verwenden einer Trennschicht einer Nitridschicht-Art als eine Gateisola tionsschicht erreicht werden. Es ist in diesem Fall vorzuziehen, ein Material so zu bestimmen, daß es die dielektrische Konstante der Gateisolierschicht selbst vergrößert. Durch Ausbilden des Trennrandes als eine Isolierschicht einer niedrigen dielektrischen Konstante in diesem Fall, kann das elektrische Feld des Gates an dem Trennrand effektiver verringert werden.

Wie oben beschrieben ist gemäß der vorliegenden Erfindung die dielektrische Konstante in der Kanalrichtung nicht in der Gateisolierschicht eines Transistors einheitlich. Deshalb kann die Konzentration des elektrischen Feldes des Gates an dem Kanalrand (Trennrand) verringert werden, und der Betrieb eines para sitären MOS kann unterdrückt werden, was den Leckstrom verringern kann. Da das elektrische Feld an dem Trennrand abgeschwächt werden kann, sogar falls der Trennrand vertieft wird, werden die Transistoreigenschaften nicht beein flußt.

Claims

1. Halbleitervorrichtung mit
einem Halbleitersubstrat (1),
einer Gateisolierschicht (3), die auf dem Halbleitersubstrat gebildet ist, und
einer Gateelektrode (4), die auf dem Halbleitersubstrat (1) mit einer Gateiso lierschicht (3) dazwischen gebildet ist,
wobei die Gateisolierschicht (3) eine in ihrer Oberfläche nicht einheitliche die lektrische Konstante besitzt.

2. Halbleitervorrichtung nach Anspruch 1, bei der die dielektrische Kon stante der Gateisolierschicht (3) in einer Kanalbreitenrichtung nicht einheitlich ist.

3. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der die dielektrische Konstante eines Kanalrandes der Gateisolierschicht (3) in der Kanalbreitenrich tung niedriger ausgebildet ist, als diejenige eines zentralen Kanalbereiches.

4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, bei der die die lektrische Konstante eines zentralen Kanalbereichs der Gateisolierschicht (3) höher ausgebildet ist als 3, 9, was eine dielektrische Konstante einer üblichen Schicht ist.

5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, bei der ein Kanalrand der Gateisolierschicht (3) in einer Kanalbreitenrichtung F oder C aufweist.

6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, bei der ein zentraler Kanalbereich der Gateisolierschicht (3) N aufweist.

7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, bei der die Gateisolierschicht (3) aus Ta₂O₅ oder (Ba, Sr) TiO₃ gebildet ist.

8. Halbleitervorrichtungsherstellungsverfahren mit dem Schritt des Bildens einer Gateisolierschicht mit einer niedrigeren dielektrischen Konstante an ihrem Kanalrand als an ihrem zentralen Kanalbereich auf einem Halbleitersubstrat.

9. Halbleitervorrichtungsherstellungsverfahren nach Anspruch 8 mit den Schritten:
Bilden einer ersten Materialschicht (21, 22) mindestens einer gestapelten Schicht auf dem Halbleitersubstrat (20);
Bilden eines Öffnungsabschnittes zum Bilden eines Trennbereiches in der ersten Materialschicht (21, 22);
Ätzen eine Oberfläche des Halbleitersubstrats (20) durch Verwenden der ersten Materialschicht (21, 22), in der der Öffnungsabschnitt gebildet ist, als eine Maske, wodurch ein Graben (23) an der Oberfläche des Halbleitersubstrats (20) gebildet wird;
Implantieren von Ionen (24) zum Verringern einer dielektrischen Konstante in einer Seitenwand des Grabens (23);
Bilden einer zweiten Materialschicht (27) auf dem Halbleitersubstrat (20), um den Graben zu füllen (23);
Verringern der Dicke der zweiten Materialschicht (27) in Richtung des Substrats (20) bis eine Oberfläche der ersten Materialschicht (21, 22) freige legt ist;
Entfernen der so freigelegten ersten Materialschicht (21, 22);
Bilden einer Gateisolierschicht (28) auf dem Halbleitersubstrat (20); und
Bilden einer Gateelektrode (30) auf der Gateisolierschicht (20).

10. Halbleitervorrichtungsherstellungsverfahren nach Anspruch 8, mit;
einem ersten Schritt des Bildens einer ersten Materialschicht (21, 22) auf min destens einer gestapelten Schicht auf dem Halbleitersubstrat (20);
einem zweiten Schritt des Bildens eines Öffnungsabschnitts zum Bilden eines Trennbereichs in der ersten Materialschicht (21, 22);
einem dritten Schritt des Ätzens einer Oberfläche des Halbleitersubstrats (20) durch Verwenden der ersten Materialschicht (21, 22), in der der Öffnungsabschnitt gebildet ist, als eine Maske, wodurch ein Graben (23) an der Oberfläche des Halbleitersubstrats (20) gebildet wird;
einem vierten Schritt des Bildens einer zweiten Materialschicht (27) auf dem Halbleitersubstrat (20), um den Graben (23) zu füllen;
einem fünften Schritt des Verringerns der Dicke der zweiten Materialschicht (27) in Richtung des Substrats (20), bis eine Oberfläche der zweiten Material schicht (21, 22) freigelegt ist;
einem sechsten Schritt des Implantierens von Ionen (31) in die zweite Material schicht (27), die in dem Graben (23) gefüllt ist, zum Verringern einer dielek trischen Konstante;
einem siebten Schritt zum Entfernen der so freigelegten ersten Materialschicht (21);
einem achten Schritt des Bildens einer Gateisolierschicht (34) auf dem Halb leitersubstrat (20); und
einem neunten Schritt des Bildens einer Gateelektrode (39) auf der Gateisolier schicht (34).

11. Halbleitervorrichtungsherstellungsverfahren nach Anspruch 10, bei der die Ionen (35) schräg einfallend auf das Halbleitersubstrat (20) in dem sechsten Schritt implantiert werden.

12. Halbleitervorrichtungsherstellungsverfahren nach Anspruch 8, mit den Schritten:
Bilden einer ersten Materialschicht (21, 22) mindestens einer gestapelten Schicht auf dem Halbleitersubstrat (20);
Bilden eines Öffnungsabschnitts zum Bilden eines dritten Bereichs in der ersten Materialschicht (21, 22);
Ätzen einer Oberfläche des Halbleitersubstrats (20) durch Verwenden der ersten Materialschicht (21, 22), in der der Öffnungsabschnitt gebildet ist, als eine Maske, wodurch ein Graben an der Oberfläche des Halbleitersubstrats (20) gebildet wird;
Bilden einer zweiten Materialschicht auf dem Halbleitersubstrat, um den Gra ben zu füllen;
Verringern der Dicke der zweiten Materialschicht in Richtung des Substrats (20), bis eine Oberfläche der ersten Materialschicht (21, 22) freigelegt ist;
Entfernen der so freigelegten ersten Materialschicht (21, 22);
Implantieren von Ionen (40) in die Oberfläche des Halbleitersubstrats (20) zum Vergrößern einer dielektrischen Konstante, mit Ausnahme eines Abschnittes, der ein Kanalrand (39) werden soll;
Bilden einer Gateisolierschicht (42) auf dem Halbleitersubstrat (20); und
Bilden einer Gateelektrode (30) auf der Gateisolierschicht (42).

13. Halbleitervorrichtungsherstellungsverfahren nach Anspruch 8, mit den Schritten:
Bilden einer ersten Materialschicht (21, 22) mindestens einer gestapelten Schicht auf dem Halbleitersubstrat (20);
Bilden eines Öffnungsabschnitts zum Bilden eines Trennbereichs in der ersten Materialschicht (21, 22);
Ätzen einer Oberfläche des Halbleitersubstrats (20) durch Verwenden der ersten Materialschicht (21, 22), in der der Öffnungsabschnitt (23) gebildet ist, als eine Maske, wodurch ein Graben (23) an der Oberfläche des Halbleiter substrats (20) gebildet wird;
Bilden einer Isolierschicht (44) einer niedrigen dielektrischen Konstante auf dem Halbleitersubstrat (20), um eine innere Wandoberfläche des Grabens (23) zu bedecken;
Bilden einer zweiten Materialschicht (27) auf dem Halbleitersubstrat (20), um den Graben (23) zu füllen;
Verringern der Dicke der zweiten Materialschicht (27) in Richtung des Substrats (20), bis eine Oberfläche der ersten Materialschicht (21, 22) freige legt wird;
Entfernen der so freigelegten ersten Materialschicht (21, 22); Bilden einer Gateisolierschicht (42) auf dem Halbleitersubstrat (20); und
Bilden einer Gateelektrode (30) auf der Gateisolierschicht (42).

14. Halbleitervorrichtungsherstellungsverfahren nach Anspruch 8, mit den Schritten:
Bilden einer ersten Materialschicht (21, 22) mindestens einer gestapelten Schicht auf dem Halbleitersubstrat (20);
Bilden eines Öffnungsabschnitts zum Bilden eines Trennbereichs in der ersten Materialschicht (21);
Ätzen einer Oberfläche des Halbleitersubstrats (20) durch Verwenden der ersten Materialschicht (21, 22), in der der Öffnungsabschnitt gebildet ist, als eine Maske, wodurch ein Graben (23) an der Oberfläche des Halbleitersubstrats (20) gebildet wird;
horizontales Ätzen einer derartigen Schicht (21) der ersten Materialschicht (21, 22), die aufgrund des Grabens (23) freigelegt ist, welche in Kontakt mit der Oberfläche des Halbleitersubstrats (20) ist, wodurch ein konkaver Ab schnitt (46) gebildet wird;
Bilden einer Isolierschicht (44) einer niedrigen dielektrischen Konstante auf dem Halbleitersubstrat (20), um den konkaven Abschnitt (46) zu füllen, und Bedecken einer inneren Wandoberfläche des Grabens (23);
Bilden einer zweiten Materialschicht (26) auf dem Halbleitersubstrat (20), um den Graben (23) zu füllen;
Verringern der Dicke der zweiten Materialschicht (26) in Richtung des Substrats (20), bis eine Oberfläche der ersten Materialschicht (21, 22) freige legt wird;
Entfernen der so freigelegten ersten Materialschicht (21, 22);
Bilden einer Gateisolierschicht (28) auf dem Halbleitersubstrat (20); und
Bilden einer Gateelektrode (30) auf der Gateisolierschicht (28).

15. Halbleitervorrichtungsherstellungsverfahren nach Anspruch 8 mit den Schritten:
Bilden einer ersten Materialschicht (21, 22) mindestens einer gestapelten Schicht auf dem Halbleitersubstrat (20);
Bilden eines Öffnungsabschnitts zum Bilden eines Trennbereichs in der ersten Materialschicht (21, 22);
Ätzen einer Oberfläche des Halbleitersubstrats (20) durch Verwenden der ersten Materialschicht (21, 22), in der der Öffnungsabschnitt gebildet ist, als eine Maske, wodurch ein Graben (23) an der Oberfläche des Halbleitersubstrats (20) gebildet wird;
horizontales weiteres Ätzen einer Seitenwand des Öffnungsabschnitts der ersten Materialschicht (21, 22), wodurch ein Durchmesser der Öffnung erwei tert wird;
Implantieren von Ionen (22) in die Oberfläche des Halbleitersubstrats (20) zum Verringern einer dielektrischen Konstante;
Bilden einer zweiten Materialschicht (26) auf dem Halbleitersubstrat (20), um den Graben (23) zu füllen;
Verringern der Dicke der zweiten Materialschicht (26) in Richtung des Substrats (20), bis eine Oberfläche der ersten Materialschicht (21, 22) freige legt wird;
Entfernen der so freigelegten ersten Materialschicht (21, 22);
Bilden einer Gateisolierschicht (34) auf dem Halbleiter substrat (20); und
Bilden einer Gateelektrode (30) auf der Gateisolierschicht (34).

16. Halbleitervorrichtungsherstellungsverfahren nach Anspruch 8, mit den Schritten:
Bilden einer ersten Materialschicht (21, 22) mindestens einer gestapelten Schicht auf dem Halbleitersubstrat (20);
Bilden eines Öffnungsabschnitts zum Bilden eines Trennbereichs in der ersten Materialschicht (21, 22);
Ätzen einer Oberfläche des Halbleitersubstrats (20) durch Verwenden der ersten Materialschicht (21, 22), in der der Öffnungsabschnitt gebildet ist, als eine Maske, wodurch ein Graben (23) an der Oberfläche des Halbleitersubstrats (20) gebildet wird;
Bilden einer zweiten Materialschicht (26) auf dem Halbleitersubstrat (20), um den Graben (23) zu füllen;
Verringern der Dicke der zweiten Materialschicht (26) in Richtung des Substrats (20), bis eine Oberfläche der ersten Materialschicht (21, 22) freige legt wird;
Ätzen der ersten Materialschicht (21, 22) um einen Durchmesser des Öffnungs abschnitts zu erweitern;
Implantieren von Ionen (54) in die Oberfläche des Halbleitersubstrats (20) zum Verringern einer dielektrischen Konstante;
Entfernen der so freigelegten ersten Materialschicht (21, 22);
Bilden einer Gateisolierschicht (34) auf dem Halbleitersubstrat (20); und
Bilden einer Gateelektrode (30) auf der Gateisolierschicht (34).

17. Halbleitervorrichtungsherstellungsverfahren nach einem der Ansprüche 15 oder 16, bei der Fluor oder Kohlenstoff als die Ionen (24) zum Verringern der dielektrischen Konstante benutzt wird.

18. Halbleitervorrichtungsherstellungsverfahren nach Anspruch 12, bei der Stickstoff als Ionen (40) zum Vergrößern der dielektrischen Konstante benutzt wird.

19. Halbleitervorrichtungsherstellungsverfahren nach einem der Ansprüche 8 bis 18, bei der eine Schicht mit einer niedrigen dielektrischen Konstante, wel che Fluor oder Kohlenstoff aufweist, als die Schicht (44) zum Verringern der dielektrischen Konstante benutzt wird.

20. Halbleitervorrichtungsherstellungsverfahren nach einem der Ansprüche 8 bis 19, mit dem Schritt des Bildens einer Isolierschicht auf einer inneren Wand des Grabens nach dem Bilden des Substrats (23) und vor dem Implantieren der Ionen (36), wobei Ionen durch die Isolierschicht implantiert werden.