DE19835891B4 - Verfahren zur Herstellung eines Transistors - Google Patents

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Abstract

Verfahren zum Herstellen eines Halbleiterbauteils, insbesondere eines Transistors, das die Schritte aufweist:
Vorsehen eines Halbleitersubstrates (301) mit einem aktiven Bereich;
Ausführen eines selektiven Ionenimplantationsprozesses in den aktiven Bereich, wodurch innerhalb eines auszubildenden Source-/Drain-Bereichs (315) ein erster Dotierbereich (308) ausgebildet wird, um einen Durchgriff zu verhindern, und wodurch innerhalb eines auszubildenden Kanalbereiches ein zweiter Dotierbereich (311) ausgebildet wird, um eine Schwellspannung zu steuern; und anschließendes
aufeinanderfolgendes Ausbilden einer Gate-Oxidschicht (312) und einer Gate-Elektrode (313) auf dem aktiven Bereich zum Ausbilden des Kanals.

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterbauteils, insbesondere ein Verfahren zum Herstellen eines Transistors mit verbesserten Eigenschaften, welches bei dynamischen wahlfreien Zugriffsspeichern (DRAM) mit 256 MB oder mehr angewendet wird.
  • Da der Integrationsgrad der integrierten Schaltkreise zunimmt, ist es unvermeidlich, daß deren Designregeln verkleinert werden müssen. Insbesondere bei einem Transistor für eine Zellenanordnung nimmt der Dichtegrad im Bauteil pro Generation um einen Faktor von vier zu, wodurch die Abmessungen des Transistors (Länge des Gates) entsprechend abnehmen. Folglich können durch den kurzen Kanal Auswirkungen auftreten, wie ein Leck unterhalb der Schwellspannung und eine Änderung der Schwellspannung.
  • Um die Auswirkungen des kurzen Kanals bei einem Transistor mit Submikrometerabmessungen zu überwinden, wird ein Verfahren vorgeschlagen, bei dem zum Zwecke der Steuerung bzw. Einstellung der Schwellspannung die dotierte Fremdatomkonzentration des Kanalbereichs des Transistors erhöht wird. Jedoch verringern sich mit der Zunahme der Fremdatomkonzentration die Grenzwerte der Transistordurchbruchspannung und die Änderung der Schwellspannung in Abhängigkeit von der Gatelänge nimmt zu. Solche Probleme sind in 3 erläutert.
  • 3 ist eine Querschnittsansicht, die einen Transistor darstellt, der nach einem herkömmlichen Verfahren, veröffentlicht z.B. in der US 5 547 882 A , hergestellt ist.
  • 3 zeigt einen Dotierbereich 100 zum Steuern bzw. Einstellen der Schwellspannung, welcher in einem aktiven Bereich ausgebildet ist, der durch eine Feldoxidschicht 11 abgegrenzt wird. Der Dotierbereich 100 wird durch Implantieren von Ionen in die gesamte Oberfläche eines Halbleitersubstrates ausgebildet, bevor der Transistor mit einer Gate-Oxidschicht 12, einer Gate-Elektrode 13 und einem Source-/Drain-Übergangsbereich 14 ausgebildet wird.
  • 4 ist eine Querschnittsdarstellung, die einen Transistor darstellt, welcher durch ein weiteres, z.B. aus der US 5 518 941 A bekanntes Verfahren hergestellt ist, um die Auswirkung des kurzen Kanals (z.B. einen Durchgriff) zu überwinden. Für die gleichen Teile mit entsprechender Wirkung werden die gleichen Bezugszeichen wie in 3 verwendet. Daher ist deren Erläuterung ausgelassen.
  • Gemäß 4 wird ein Dotierbereich 200 zum Verhindern des Durchgriffs ausgebildet, um einen Source-/Drain-Bereich 14 abzudecken. Der Dotierbereich 200 wird jedoch ausgebildet, nachdem der Transistor ausgebildet wurde, weswegen die Zuverlässigkeit einer Gate-Oxidschicht 12 vermindert wird.
  • Daher wird ein Verfahren benötigt, um die Auswirkungen des kurzen Kanals zu verringern, während die Zuverlässigkeit der Gate-Oxidschicht nicht vermindert wird.
    •
  • Es ist daher Aufgabe der Erfindung, ein Verfahren zum Herstellen eines Halbleiterbauteils vorzusehen, durch welches die Auswirkung des kurzen Kanals verringert wird, wobei die Eigenschaften des Transistors verbessert werden.
  • Diese Aufgabe wird durch die im Patentanspruch 1 bzw. 11 angegebenen Merkmale gelöst.
  • Dabei weist ein Ausführungsbeispiel des Verfahrens zum Herstellen eines Halbleiterbauteils mit verbesserten Eigenschaften von Transistoren, die Schritte Vorsehen eines Halbleitersubstrates mit einem aktiven Bereich; Ausführen eines selektiven Ionenimplantationsprozesses, wodurch innerhalb des aktiven Bereichs zum Ausbilden eines Kanalbereichs ein erster Dotierbereich zum Steuern der Schwellspannung und ein zweiter Bereich zur Verhinderung des Durchgriffs ausgebildet werden; und aufeinanderfolgendes Ausbilden einer Gate-Oxidschicht und einer Gate-Elektrode auf dem aktiven Bereich zum Ausbilden des Kanalbereiches auf.
  • Nach dem Verfahren werden dotierte Bereiche zum Verhindern eines Durchgriffs und zum Einstellen der Schwellspannung unter Verwendung einer Implantationssperrschicht als eine Maske ausgebildet, bevor der Transistor ausgebildet wird. Die dotierten Bereiche werden durch selektives Implantieren von Fremdatomen vor dem Ausbilden des Transistors ausgebildet. Daher wird die Gate-Oxidschicht durch die Ionenimplantation nicht beeinflußt, wodurch deren Zuverlässigkeit verbessert wird.
  • Vorteilhafte Ausgestaltungen sind in den Unteransprüchen angegeben.
  • Bei einer Ausgestaltung weist das Verfahren bei dem der Schritt des selektiven Ionenimplantierens die Schritte Ausbilden einer Maskenstruktur mit einer Öffnung, welche Teile des aktiven Bereiches zum Ausbilden des Kanalbereichs unbedeckt läßt; Ausführen eines ersten Ionenimplantationsprozesses unter Verwendung der Maskenstruktur als eine Maske, wodurch der erste Dotierbereich innerhalb der freiliegenden Teile des aktiven Bereichs ausgebildet wird, um die Schwellspannung zu steuern; und Ausführen der zweiten Ionenimplantation, wodurch innerhalb des aktiven Bereichs der zweite Dotierbereich unterhalb dem ersten Dotierbereich ausgebildet wird, um einen Durchgriff zu verhindern, auf.
  • Bei einer weiteren Ausgestaltung des Verfahrens weist der Schritt der selektiven Ionenimplantation die Schritte Ausbilden einer Pufferoxidschicht auf dem aktiven Bereich; aufeinanderfolgendes Ausbilden einer ersten Ätzstoppschicht und einer zweiten Ätzstoppschicht, wobei die erste und die zweite Ätzstoppschicht bezüglich zueinander ein Ätzselektivitätsverhältnis aufweisen; Ausbilden einer konformen Schicht, die bezüglich der zweiten Ätzstoppschicht ein Ätzselektivitätsverhältnis aufweist; Strukturieren der konformen Schicht, um eine konforme Schichtstruktur auszubilden, die eine Öffnung aufweist, welche Teile des aktiven Bereichs unbedeckt läßt; Auffüllen der Öffnung der konformen Schichtstruktur mit einer Maskenschicht und dann Entfernen der konformen Schichtstruktur, wodurch eine Maskenstruktur mit einer Öffnung, die Teile des aktiven Bereichs unbedeckt läßt, ausgebildet wird; Ausführen eines ersten Ionenimplantationsprozesses innerhalb der unbedeckten Teile des aktiven Bereichs unter Verwendung der Maske, um den zweiten Dotierbereich zur Verhinderung des Durchgriffs auszubilden, und Ausführen eines zweiten Ionenimplantationsprozesses unter Verwendung der Maskenstruktur, um den ersten Dotierbereich zur Steuerung der Schwellspannung auszubilden, auf.
  • Die Erfindung wird nachstehend anhand der Figuren näher erläutert. Es zeigen:
  • 1a bis 1g Ablaufdiagramme, die ein neues Verfahren zur Herstellung eines n-Kanal-MOS-Transistors darstellt, welcher gemäß einem Ausführungsbeispiel der Erfindung hergestellt wird;
  • 2 eine Querschnittsansicht, die Dotierprofile gemäß einem weiteren Ausführungsbeispiel der Erfindung darstellt;
  • 3 eine Querschnittsansicht, die einen Transistor darstellt, der nach einem herkömmlichen Verfahren hergestellt ist; und
  • 4 eine Querschnittsansicht, die einen Transistor darstellt, der nach einem anderen, herkömmlichen Verfahren hergestellt ist, um die Auswirkungen eines kurzen Kanals (z.B. Durchgriff) zu vermeiden.
    •
  • Unter Bezugnahme auf die beiliegenden Figuren wird das bevorzugte Ausführungsbeispiel der Erfindung beschrieben. Gemäß 1a wird eine Isolierschicht 302 zum Isolieren von Bauteilen untereinander auf einem Halbleitersubstrat 301, welches darin Wannen aufweist, ausgebildet. Die Isolierschicht 302 wird durch ein herkömmliches Verfahren ausgebildet, z.B. mittels LOCOS (lokale Oxidation von Silicium) oder STI (shallow trench isolation = flache Grabenisolation).
  • Wie dies in 1b dargestellt ist, wird eine Pufferoxidschicht 303 auf einem aktiven Bereich des Halbleitersubstrats 301 durch einen Oxidationsprozeß hergestellt. Eine erste Siliciumnitridschicht 304 (Si3N4) mit einer Dicke von ungefähr 10 bis 30 nm wird auf der Pufferoxidschicht 303 ausgebildet. Eine erste Siliciumoxidschicht 305 (SiO2) mit einer Dicke von ungefähr 10 bis 30 nm wird auf der Nitridschicht 304 ausgebildet. Die erste Siliciumnitridschicht 304 und die erste Siliciumoxidschicht 305 weisen bezüglich zueinander ein Ätzselektivitätsverhältnis auf. D.h., bei einem nachfolgenden Ätzschritt weisen die Schichten bzgl. eines Ätzmittels unterschiedliche Ätzeigenschaften auf. Schichten anderer Materialien können statt dessen abgeschieden werden, so lange nur die Materialschichten bezüglich zueinander ein Ätzselektivitätsverhältnis aufweisen. Es muß jedoch hervorgehoben werden, daß die Materialschicht, die auf der Isolierschicht 302 ausgebildet wird, ein Ätzselektivitätsverhältnis bezüglich der Isolierschicht 302 aufweisen muß, um zu verhindern, daß die Isolierschicht 302 zurückgesetzt wird, d.h. zurückgeätzt wird. Da die Isolierschicht 302 eine Oxidschicht ist, gilt generell, daß die darauf ausgebildete Materialschicht vorzugsweise eine Nitridschicht ist. Daher wird gemäß dem Ausführungsbeispiel der Erfindung die erste Nitridschicht 304 auf der Isolierschicht 302 ausgebildet.
  • Gemäß 1c wird eine zweite Nitridschicht 306 mit einem Ätzselektivitätsverhältnis bezüglich der ersten Siliciumoxidschicht 305 darauf ausgebildet. Die zweite Nitridschicht 306 wird strukturiert, um durch eine Gatemaske und ein Photolithographieverfahren eine erste Struktur 306' aus Siliciumnitrid auszubilden. Die erste Siliciumoxidschicht 305 wirkt als eine Ätzstoppschicht, wenn die zweite Nitridschicht 306 geätzt wird.
  • Unter Verwendung der ersten Struktur 306' als eine Implantationssperrschicht wird ein erster Dotierbereich 308, der den Durchgriff bzw. den Kurzschluß verhindert, im aktiven Bereich des Halbleitersubstrates 301 durch eine erste Implantation von p-Typ Fremdatomen 307, wie BF2 und B, in die gesamte Oberfläche des Halbleitersubstrates 301 ausgebildet. Die Tiefe des ersten Dotierbereichs 308 wird durch Regulieren der Implantationsenergie festgelegt, um einen Source-/Drain-Bereich ausreichend zu überdecken. Das laterale Profil der Wände der ersten Struktur 306' weist einen Winkel von ungefähr 80°–90° auf, um die Grenzlinien bzw. den Rand des Durchgriffs zu verbessern.
  • Gemäß 1d wird eine zweite Siliciumoxidschicht 309 mit einem Ätzselektivitätsverhältnis bezüglich der ersten Struktur 306' ausgebildet, um die in 1c dargestellte, resultierende Struktur zu überdecken. Die zweite Siliciumoxidschicht 309 wird dann geätzt, z.B. mit einem Rückätzverfahren oder einem chemisch-mechanischen Polierverfahren (CMP), so daß diese die Lücken zwischen der ersten Struktur 306' auffüllt.
  • Gemäß 1e wird die erste Struktur 306' durch ein Naßätzmittel, wie einer Phosphorsäure, entfernt, wodurch Teile der ersten Siliciumoxidschicht 305 freigelegt werden. Die freigelegten Teile der ersten Siliciumoxidschicht 305 werden dann weggeätzt, wodurch eine zweite Struktur 309' aus Siliciumoxid ausgebildet wird.
  • Ein zweiter Dotierbereich 311 mit einer im Vergleich zum ersten Dotierbereich 308 geringeren Tiefe von der Oberfläche des Halbleitersubstrats 301 wird innerhalb des aktiven Bereichs zwischen den Paaren von ersten Dotierbereichen 308 ausgebildet, um den Durchgriff bzw. den Kurzschluß zu verhindern. Die Wirkung des zweiten Dotierbereichs 311 liegt in der Steuerung der Schwellspannung. Der zweite Dotierbereich 311 wird unter Verwendung der zweiten Siliciumoxidstruktur 309' als eine Implantationssperrschicht durch eine zweite Implantation von p-Typ Fremdatomen 310, wie BF2 und B, in die gesamte Oberfläche des Halbleitersubstrates 301 ausgebildet.
  • Gemäß 1f werden die freiliegenden Teile der ersten Siliciumnitridschicht 304 und der Pufferoxidschicht 303 nacheinander durch die Öffnungen der zweiten Siliciumoxidstruktur 309' geätzt, um die Oberfläche des Halbleitersubstrates 301 (d.h. den Gate-Ausbildungsbereich) auszubilden. Durch die Öffnungen der zweiten Siliciumoxidstruktur 309' wird eine Gate-Oxidschicht 312 auf dem freiliegenden Halbleitersubstrat 301 aufgewachsen und die Öffnungen werden mit einer Leiterschicht 313 für das Gate aufgefüllt, wodurch die Gate-Leiterschicht 313 auf der Gate-Oxidschicht 312 ausgebildet wird. Falls ein Reinigungsprozeß am Halbleitersubstrat 301 durchgeführt wird, bevor die Gate-Oxidschicht 312 ausgebildet wird, werden die Öffnungen der zweiten Siliciumoxidstruktur 309' vergrößert, wodurch die überlappenden Grenzbereiche bzw. Ränder zwischen dem Source und dem Drain sowie dem Gate des Transistors vergrößert werden.
  • Gemäß 1g werden die zweite Siliciumoxidstruktur 309', die erste Siliciumoxidschicht 305 und die erste Siliciumnitridschicht 304, die sowohl außerhalb des Bereiches der Gate-Leiterschicht 313 als auch der Gate-Oxidschicht 312 liegen, entfernt. Unter Verwendung der Gate-Leiterschicht 313 und der Gate-Oxidschicht 312 als Implantationssperrschichten wird durch eine dritte Implantation mit n-Typ Fremdatomen 314, wie Phosphor und Arsen, ein Source-/Drain-Übergangsbereich 315 innerhalb des aktiven Bereichs des Halbleitersubstrates 301 ausgebildet.
  • Alternativ kann die dritte Implantation von n-Typ Fremdatomen 314 während des Schrittes der ersten Implantation von p-Typ Fremdatomen 307, wie in 1c dargestellt, ausgeführt werden.
  • Gemäß einem weiteren Aspekt der Erfindung kann zum Zwecke des Hochgeschwindigkeitsbetriebs des Transistors der Schritt der ersten Implantation von p-Typ Fremdatomen 307 ausgelassen werden und es kann nur die zweite Implantation von p-Typ Fremdatomen 310 ausgeführt werden, wodurch die parasitäre Übergangskapazität verringert wird.
  • 2 ist eine Querschnittsansicht, die ein Dotierprofil gemäß einem weiteren Ausführungsbeispiel der Erfindung darstellt.
  • Die in der Figur dargestellten, gleichen Teile wirken wie die in 1 dargestellten und haben die gleichen Bezugszeichen. Daher wird ihre Erläuterung ausgelassen.
  • Gemäß dem Aspekt des weiteren Ausführungsbeispiels der Erfindung wird der Schritt der ersten Implantation von p-Typ Fremdatomen 307 nicht in dem 1c dargestellten Zustand ausgeführt, sondern in dem in 1e dargestellten. D.h., der Schritt der ersten Implantation von p-Typ Fremdatomen wird unter Verwendung der zweiten Siliciumoxidstruktur als eine Implantationssperrschicht zur gleichen Zeit durchgeführt wie der Schritt der zweiten Implantation von p-Typ Fremdatomen, indem die Implantationsenergie eingestellt wird, wodurch ein Transistor mit den in 2 dargestellten Dotierprofilen ausgebildet wird. Das Bezugszeichen 311 in 2 stellt einen Dotierbereich zum Steuern der Schwellspannung dar. Das Bezugszeichen 400 stellt einen Dotierbereich zum Verhindern des Durchgriffs dar, mit einer im Vergleich zum Dotierbereich 311 größeren Tiefe von der Oberfläche des Halbleitersubstrates 301.
  • Gemäß der Erfindung wird der Schritt der Ionenimplantation ausgeführt, bevor der Transistor unter Verwendung der Implantationssperrschicht ausgebildet wird, wodurch die Zuverlässigkeit der Gate-Oxidschicht nicht vermindert wird und wodurch die Effekte des kurzen Kanals verhindert werden.

Claims (19)

  1. Verfahren zum Herstellen eines Halbleiterbauteils, insbesondere eines Transistors, das die Schritte aufweist: Vorsehen eines Halbleitersubstrates (301) mit einem aktiven Bereich; Ausführen eines selektiven Ionenimplantationsprozesses in den aktiven Bereich, wodurch innerhalb eines auszubildenden Source-/Drain-Bereichs (315) ein erster Dotierbereich (308) ausgebildet wird, um einen Durchgriff zu verhindern, und wodurch innerhalb eines auszubildenden Kanalbereiches ein zweiter Dotierbereich (311) ausgebildet wird, um eine Schwellspannung zu steuern; und anschließendes aufeinanderfolgendes Ausbilden einer Gate-Oxidschicht (312) und einer Gate-Elektrode (313) auf dem aktiven Bereich zum Ausbilden des Kanals.
  2. Verfahren gemäß Anspruch 1, bei dem der Schritt des selektiven Ionenimplantierens die Schritte aufweist: Ausbilden einer ersten Maskenstruktur (306') mit einer Öffnung, welche einen Teil des aktiven Bereichs zum Ausbilden des Source-/Drain-Bereiches (315) unbedeckt läßt; Ausführen eines ersten Ionenimplantationsprozesses unter Verwendung der ersten Maskenstruktur (306') als eine Maske, wodurch der erste Dotierbereich (308) innerhalb der unbedeckten Teile des aktiven Bereichs ausgebildet wird, um einen Durchgriff zu verhindern; Auffüllen der Öffnung der ersten Maskenstruktur (306') mit einer Maskenschicht (309) und dann Entfernen der ersten Maskenstruktur (306'), wodurch eine zweite Maskenstruktur (309') mit einer Öffnung, welche Teile des aktiven Bereichs zum Ausbilden des Kanalbereiches unbedeckt läßt, ausgebildet wird; und Ausführen eines zweiten Ionenimplantationsprozesses unter Verwendung der zweiten Maskenstruktur (309') als eine Maske, wodurch innerhalb der unbedeckten Teile des aktiven Bereichs ein zweiter Dotierbereich (311) ausgebildet wird, um die Schwellspannung zu steuern.
  3. Verfahren gemäß Anspruch 1, bei dem der Schritt des selektiven Ionenimplantierens die Schritte aufweist: Ausbilden einer Pufferoxidschicht (303) auf dem aktiven Bereich; aufeinanderfolgendes Ausbilden einer ersten Ätzstoppschicht (304) und einer zweiten Ätzstoppschicht (305), wobei die erste und die zweite Ätzstoppschicht (304, 305) bezüglich zueinander ein Ätzselektivitätsverhältnis aufweisen; Ausbilden einer ersten Maskenschicht (306) auf der zweiten Ätzstoppschicht (305), wobei die erste Maskenschicht (306) bezüglich der zweiten Ätzstoppschicht (305) ein Ätzselektivitätsverhältnis aufweist; Strukturieren der ersten Maskenschicht (306), um eine erste Maskenstruktur (306') mit einer Öffnung, die Teile des aktiven Bereichs unbedeckt läßt, auszubilden; Ausführen eines ersten Ionenimplantationsprozesses unter Verwendung der ersten Maskenstruktur (306') als eine Maske, wodurch innerhalb der unbedeckten Teile des aktiven Bereichs der erste Dotierbereich (308) zum Verhindern eines Durchgriffs ausgebildet wird; Auffüllen der Öffnung der ersten Maskenstruktur (306') mit einer zweiten Maskenschicht (309) und dann Entfernen der ersten Maskenstruktur (306'), wodurch eine zweite Maskenstruktur (309') mit einer Öffnung ausgebildet wird, die Teile des aktiven Bereichs unbedeckt läßt; und Ausführen eines zweiten Ionenimplantationsprozesses unter Verwendung der zweiten Maskenstruktur (309') als eine Maske, wodurch innerhalb der unbedeckten Teile des aktiven Bereiches der zweite Dotierbereich (311) ausgebildet wird, um die Schwellspannung zu steuern.
  4. Verfahren gemäß Anspruch 2 oder 3, das weiterhin den Schritt einer dritten Ionenimplantation in den aktiven Bereich zum Ausbilden des Source-/Drain-Bereichs (315) aufweist.
  5. Verfahren gemäß Anspruch 2 oder 3, bei dem der Schritt der ersten Ionenimplantation weiterhin eine dritte Ionenimplantation in den aktiven Bereich zum Ausbilden des Source-/Drain-Bereichs (315) aufweist.
  6. Verfahren gemäß Anspruch 2 oder 3, bei dem die erste Maskenstruktur (306') ein geneigtes Seitenwandprofil mit einem Winkel von ungefähr 80° bis 90° aufweist.
  7. Verfahren gemäß Anspruch 3, bei dem der Schritt des Ausbildens der Gate-Oxidschicht (312) und der Gate-Elektrode (313) die Schritte aufweist: aufeinanderfolgendes Ätzen der zweiten Ätzstoppschicht (305) und der ersten Ätzstoppschicht (304) unter Verwendung der zweiten Maskenschicht (309) als eine Maske, wodurch der aktive Bereich freigelegt wird; Ausbilden der Gate-Oxidschicht (312) auf den freiliegenden Teilen des aktiven Bereichs; und Ausbilden einer Elektrodenschicht auf dem Halbleitersubstrat und dann Ätzen unter Verwendung der zweiten Maskenstruktur (309') als eine Maske, um die Gate-Elektrode (313) auf der Gate-Oxidschicht (312) auszubilden.
  8. Verfahren gemäß einem der Ansprüche 3 bis 7, bei dem die erste Ätzstoppschicht (304) eine Siliciumnitridschicht und die zweite Ätzstoppschicht (305) eine Siliciumoxidschicht ist.
  9. Verfahren gemäß einem der Ansprüche 2 bis 8, bei dem die erste Maskenschicht (306) eine Siliciumnitridschicht und die zweite Maskenschicht (309) eine Siliciumoxidschicht ist.
  10. Verfahren gemäß einem der vorhergehenden Ansprüche, das weiterhin vor dem Schritt des Ausbildens der Gate-Oxidschicht (312) den Schritt des Reinigens von freiliegenden Bereichen des aktiven Bereichs des Halbleitersubstrates (301) einschließt, wodurch die Öffnungen der zweiten Maskenschicht (309) vergrößert werden.
  11. Verfahren zum Herstellen eines Halbleiterbauteils mit verbesserten Eigenschaften von Transistoren, das die Schritte aufweist: Vorsehen eines Halbleitersubstrates (301) mit einem aktiven Bereich; Ausführen eines selektiven Ionenimplantationsprozesses in den aktiven Bereich, wodurch innerhalb eines auszubildenden Kanalbereichs ein erster Dotierbereich (311) zum Steuern der Schwellspannung und ein zweiter Bereich (400) zur Verhinderung des Durchgriffs ausgebildet werden; und anschließendes aufeinanderfolgendes Ausbilden einer Gate-Oxidschicht (312) und einer Gate-Elektrode (313) auf dem aktiven Bereich zum Ausbilden des Kanalbereiches.
  12. Verfahren gemäß Anspruch 11, bei dem der Schritt des selektiven Ionenimplantierens die Schritte aufweist: Ausbilden einer Maskenstruktur (309') mit einer Öffnung, welche Teile des aktiven Bereiches zum Ausbilden des Kanalbereichs unbedeckt läßt; Ausführen eines ersten Ionenimplantationsprozesses unter Verwendung der Maskenstruktur (309') als eine Maske, wodurch der erste Dotierbereich (311) innerhalb der freiliegenden Teile des aktiven Bereichs ausgebildet wird, um die Schwellspannung zu steuern; und Ausführen der zweiten Ionenimplantation, wodurch innerhalb des aktiven Bereichs der zweite Dotierbereich (400) unterhalb des ersten Dotierbereichs (311) ausgebildet wird, um einen Durchgriff zu verhindern.
  13. Verfahren gemäß Anspruch 11, bei dem der Schritt der selektiven Ionenimplantation die Schritte aufweist: Ausbilden einer Pufferoxidschicht (303) auf dem aktiven Bereich; aufeinanderfolgendes Ausbilden einer ersten Ätzstoppschicht (304) und einer zweiten Ätzstoppschicht (305), wobei die erste und die zweite Ätzstoppschicht (304, 305) bezüglich zueinander ein Ätzselektivitätsverhältnis aufweisen; Ausbilden einer konformen Schicht, die bezüglich der zweiten Ätzstoppschicht (305) ein Ätzselektivitätsverhältnis aufweist; Strukturieren der konformen Schicht, um eine konforme Schichtstruktur auszubilden, die eine Öffnung aufweist, welche Teile des aktiven Bereichs unbedeckt läßt; Auffüllen der Öffnung der konformen Schichtstruktur mit einer Maskenschicht und dann Entfernen der konformen Schichtstruktur, wodurch eine Maskenstruktur (309') mit einer Öffnung, die Teile des aktiven Bereichs unbedeckt läßt, ausgebildet wird; Ausführen eines ersten Ionenimplantationsprozesses innerhalb der unbedeckten Teile des aktiven Bereichs unter Verwendung der Maskenstruktur (309'), um den zweiten Dotierbereich (400) zur Verhinderung des Durchgriffs auszubilden, und Ausführen eines zweiten Ionenimplantationsprozesses unter Verwendung der Maskenstruktur (309'), um den ersten Dotierbereich (311) zur Steuerung der Schwellspannung auszubilden.
  14. Verfahren gemäß Anspruch 12 oder 13, das weiterhin den Schritt einer dritten Ionenimplantation in den aktiven Bereich zum Ausbilden des Source-/Drain-Bereichs (315) aufweist.
  15. Verfahren gemäß Anspruch 12 oder 13, bei dem der Schritt der ersten Ionenimplantation weiterhin eine dritte Ionenimplantation in unbedeckte Teile des aktiven Bereiches durch die konforme Schichtstruktur aufweist.
  16. Verfahren gemäß Anspruch 13, bei dem der Schritt des Ausbildens der Gate-Oxidschicht (312) und der Gate-Elektroden (313) die Schritte aufweist: aufeinanderfolgendes Ätzen der zweiten Ätzstoppschicht (305) und der ersten Ätzstoppschicht (304) unter Verwendung der Maskenstruktur (309'), wodurch der Kanalbereich des aktiven Bereichs freigelegt wird; Ausbilden der Gate-Oxidschicht (312) auf den freiliegenden Teilen des aktiven Bereichs; und Ausbilden einer Elektrodenschicht auf dem Halbleitersubstrat (301) und dann Ätzen unter Verwendung der Maskenstruktur (309'), um auf der Gate-Oxidschicht (312) die Gate-Elektrode (313) auszubilden.
  17. Verfahren gemäß einem der Ansprüche 13 bis 16, bei dem die erste Ätzstoppschicht (304) eine Siliciumnitridschicht und die zweite Ätzstoppschicht (305) eine Siliciumoxidschicht ist.
  18. Verfahren gemäß einem der Ansprüche 13 bis 16, bei dem die konforme Schicht eine Siliciumnitridschicht und die Maskenschicht eine Siliciumoxidschicht ist.
  19. Verfahren gemäß einem der Ansprüche 12 bis 18, das vor dem Schritt des Ausbildens der Gate-Oxidschicht (312) weiterhin den Schritt des Reinigens der freiliegenden Teile des aktiven Bereichs des Halbleitersubstrats (301) aufweist, wodurch die Öffnung der Maskenschicht (309') vergrößert wird.
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