DE10212371A1 - Verfahren zur Herstellung eines Halbleiterbauelementes - Google Patents

Verfahren zur Herstellung eines Halbleiterbauelementes

Info

Publication number
DE10212371A1
DE10212371A1 DE10212371A DE10212371A DE10212371A1 DE 10212371 A1 DE10212371 A1 DE 10212371A1 DE 10212371 A DE10212371 A DE 10212371A DE 10212371 A DE10212371 A DE 10212371A DE 10212371 A1 DE10212371 A1 DE 10212371A1
Authority
DE
Germany
Prior art keywords
layer
region
active region
gate electrode
seg
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10212371A
Other languages
English (en)
Other versions
DE10212371B4 (de
Inventor
Hi Deok Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Priority to DE10262313A priority Critical patent/DE10262313B4/de
Publication of DE10212371A1 publication Critical patent/DE10212371A1/de
Application granted granted Critical
Publication of DE10212371B4 publication Critical patent/DE10212371B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/918—Special or nonstandard dopant

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Ein Verfahren zur Herstellung eines Halbleiterbauelementes, welches eine Salicid(selbst-ausrichtende Silicid-)Struktur verwendet, wird offenbart. Das Verfahren verhindert, dass ein Verbindungsleckstrom sich in einem Abschnitt einer Source/Drain-Region erhöht, welcher benachbart ist zu einem Feld-Oxid, in dem eine Source/Drain-Region gebildet wird, aufweisend eine relativ tiefe SID-Region und eine relativ schmale SID-Region, wobei die tiefe SID-Region benachbart zu dem Feld-Oxid und die schmale SID-Region benachbart zu dem isolierenden Schicht-Spacer gebildet wird. Das Verfahren schließt die Schritte ein: Bilden eines Feld-Oxides in einem Halbleitersubstrat, Bilden eines Gate-Oxides und einer Gate-Elektrode auf dem Halbleitersubstrat, Bilden einer LDD-Region in dem Halbleitersubstrat entlang einer Seite der Gate-Elektrode, Bilden eines Seitenwand-Spacers auf jeder Seitenwand der Gate-Elektrode, Bilden eines Schutzschichtmusters, welches das Feld-Oxid und der einen Abschnitt der LDD-Region abdeckt, Bilden einer SEG-Schicht, wobei das Schutzschichtmuster nicht abgedeckt wird, Entfernen des Schutzschichtmusters, um den Abschnitt der LDD-Region zu exponieren, Bilden einer Source/Drain-Region, eine tiefe SED-Region und eine schmale SED-Region aufweisend, Bilden einer Silicid-Schicht auf der Gate-Elektrode, der SEG-Schicht und der tiefen SID-Region.

Description

    Technisches Gebiet
  • Es wird ein Verfahren zur Herstellung eines Halbleiterbauelementes offenbart. Insbesondere wird ein verbessertes Verfahren zur Herstellung eines Hochgeschwindigkeitshalbleiterbauelementes offenbart, wobei das Bauelement ein Salicid aufweist. In dem offenbarten Verfahren werden eine flache und eine tiefe Source/Drain-Region gleichzeitig durch Bilden eines isolierenden Schicht-Spacers auf Seitenwänden einer Gate-Elektrode, durch Bilden einer SEG (selektive epitaktische Wachstums-)Schicht in der LDD (leicht dotierte Drain-)Region benachbart zu dem isolierenden Schicht- Spacer und anschließendes Ausführen eines Ionenimplantationsprozesses gebildet.
    • Beschreibung des Standes der Technik
  • Im Allgemeinen ist die wichtigste Funktion eines Transistors einer Halbleiterschaltung eine Stromtreiberfunktion. Eine Kanalbreite eines Metalloxidhalbleiterfeldeffekttransistors (MOSFET) wird unter Berücksichtigung der Stromtreiberfunktion angepasst. In dem am meisten verbreiteten MOSFET wird eine störstellendotierte Polysilizium-Schicht als Gate-Elektrode verwendet, und es wird eine Diffusionsregion, gebildet durch Dotieren einer Störstelle, auf einem Halbleitersubstrat als eine Source/Drain-Region verwendet.
  • In einem positiven Metalloxidhalbleiterfeldeffekttransistor (PMOSFET) wird ein vergrabener Kanal gebildet, welcher eine N+ dotierte Polysilizium-Gate- Elektrode in einem komplementären Metalloxidhalbleiterfeldeffekttransistor (CMOSFET) verwendet. Da ein negativer Metalloxidhalbleiterfeldeffekttransistor (NMOSFET), einen Kanal auf seiner Oberfläche aufweisend, und der PMOSFET verschiedene Threshold-Spannungen aufweisen, bestehen hier verschiedene Einschränkungen in dem Design und der Herstellung des Bauelementes.
  • Das bedeutet, dass in dem CMOSFET, welcher eine duale Gate-Elektrode verwendet, die dualen Gate-Elektroden gebildet werden durch zweifaches Ionenimplantieren von N-Typ und P-Typ Störstellen. Daher sollte ein photolithografischer Prozess zweimal ausgeführt werden, wobei dies den Herstellungsprozess kompliziert. Dementsprechend kann das Bauelement leicht aufgrund eines nassen Prozesses kontaminiert werden, und somit werden die Prozessausbeute und die Zuverlässigkeit desselben reduziert.
  • Zusätzlich, in dem Maße, in dem die Ausmaße von Halbleiterbauelementen kleiner werden, werden die Verbindungstiefen schmaler. In Hochgeschwindigkeitsbauelementen treten jedoch hohe Leckströme auf, aufgrund des Salicid-Prozesses, in welchem Silizid-Schichten auf der Source/Drain- Region und der Gate-Elektrode gebildet werden.
  • Fig. 1A bis 1C sind Querschnitte, die sequenzielle Schritte eines herkömmlichen Herstellungsverfahrens für ein Halbleiterbauelement illustrieren.
  • Als erstes, bezugnehmend auf die Fig. 1A, wird ein Feld-Oxid 11 auf einem Halbleitersubstrat 10 gebildet, welches eine aktive Region definiert. Ein Gate-Oxid 12 und eine Polysilizium-Schicht (nicht dargestellt) werden auf dem Halbleitersubstrat 10 gebildet. Anschließend wird die Polysilizium- Schicht unter Verwendung einer Gate-Elektroden-Maske als eine Ätzmaske geätzt, um eine Gate-Elektrode 13 zu bilden. Eine LDD-Region 14 wird durch Ionenimplantation einer niedrigen Konzentration von Störstellen in das Halbleitersubstrat 10 auf beiden Seiten oder um die Gate-Elektrode 13 herum gebildet. Ein isolierender Film-Spacer 15 wird auf den Seitenwänden der Gate-Elektrode 13 gebildet.
  • Wie in der Fig. 1B dargestellt, wird eine erste Source/Drain-Region 16 durch Ionenimplantation einer hohen Konzentration von Störstellen in das Halbleitersubstrat 10 auf beiden Seiten oder um den isolierenden Film- Spacer 15 herum gebildet. Hier wird As für eine NMOS ionenimplantiert und B11 für einen PMOS.
  • Anschließend, weiterhin auf die Fig. 1B bezugnehmend, wird eine zweite Source/Drain-Region 17 durch Implantieren eines Dotierstoffes mit einem hohen Diffusionsverhältnis bei einer niedrigen Dosis gebildet. Hier wird Ph anstelle von As für einen NMOS ionenimplantiert, und es wird B11 anstelle von BF2 für einen PMOS verwendet.
  • Wie in der Fig. 1C dargestellt, wird eine Silizid-Schicht 18 auf den Oberflächen der Gate-Elektrode 13, der ersten Source/Drain-Region 16 und der zweiten Source/Drain-Region 17 gebildet.
  • Das herkömmliche Verfahren zur Herstellung des Halbleiterbauelementes hat jedoch eine Begrenzung aufgrund der schmalen Verbindungsregion, resultierend von der Miniaturisierung des Bauelementes. Daher beeinflusst ein Anstieg in der Tiefe der Verbindungsregion aufgrund des Ionenimplantationsprozesses zur Bildung der Silicid-Schicht 18 die LDD-Region 14. Insbesondere dann, wenn die Silicid-Schicht 18 tief entlang des Randes der Feld-Oxidschicht 11 gebildet wird, steigt der Leckstrom in der Verbindungsregion des Feld-Oxides 11 erheblich an und die Höhe des Feld- Oxides 11 wird während der anschließenden Prozesse verringert. Da der Kontakt entlang des Randes des Feld-Oxides 11 gebildet wird, steigt zusätzlich im Falle eines übergangslosen Kontaktes der Leckstrom in der Verbindungsregion der peripheren Schaltungsregion drastisch an.
    • Zusammenfassung der Offenbarung
  • Dementsprechend wird ein Verfahren zur Herstellung eines Halbleiterbauelementes offenbart, welches den Anstieg in einem Verbindungsleckstrom verhindern und eine Prozessausbeute und -sicherheit verbessern kann, durch Bilden einer Schutzschicht entlang des Randes des Feld-Oxides, Bilden einer SEG-Schicht auf der Source/Drain-Region, Entfernen der Schutzschicht und Ionenimplantieren, um eine tiefe Verbindung in der Source/Drain-Region zu bilden. Als ein Ergebnis ist die Region, in der die Schutzschicht eine tiefere Verbindung aufweist, als die Region, in der sich die SEG-Schicht befindet, derart, dass der Ionenimplantationsprozess keinen negativen Effekt auf die Kanalregion des CMOS-Bauelementes aufweist.
  • Ein offenbartes Verfahren zur Herstellung eines Halbleiterbauelementes weist auf: Bilden eines Feld-Oxides, welches eine aktive Region in einem Halbleitersubstrat definiert; Bilden eines Gate-Oxides und einer Gate- Elektrode auf der aktiven Region des Halbleitersubstrates; Bilden einer LDD-Region durch Ionenimplantation gering konzentrierter Störstellen in dem Halbleitersubstrat auf beiden Seiten oder um die Gate-Elektrode herum; Bilden eines isolierenden Film-Spacers auf jeder Seitenwand der Gate- Elektrode; Bildes eines die Gate-Elektrode, den isolierenden Film-Spacer und einen Abschnitt der aktiven Region des Halbleitersubstrates benachbart zu dem isolierenden Film-Spacer exponierenden Schutzschichtmusters; Bilden einer SEG-Schicht auf dem exponierten Abschnitt der aktiven Region des Halbleitersubstrates; Entfernen des Schutzschichtmusters; Bilden einer Source/Drain-Region, die eine schmale hochdotierte Source/Drain-Region (schmale SID-Region) und eine tiefe hochdotierte Source/Drain-Region (tiefe SID-Region) durch Ionenimplantation von hochkonzentrierten Störstellen umfasst, wobei die schmale SID-Region unterhalb der SEG-Schicht gebildet wird, und die tiefe SID-Region auf der exponierten aktiven Region, benachbart zu dem Feld-Oxid, wo die SEG-Schicht nicht gebildet ist, gebildet wird. Bilden einer Silizid-Schicht auf der Gate- Elektrode, der SEG-Schicht und der aktiven Region des Halbleitersubstrates.
  • Das Schutzschichtmuster kann aus einem oder mehreren Schichten gebildet werden, die aus einer Gruppe aus einer Silizium-Oxid-Schicht, einer Silizium-Nitrid-Schicht, einer Silizium-Nitrid-Schicht, einer Silizium- Oxynitrid-Schicht und Kombinationen derselben gebildet wird.
  • Das Schutzschichtmuster lässt einen Abschnitt der LDD-Region exponiert, der sich etwa 0.01 bis 1 µm von dem isolierenden Film-Spacer entfernt.
  • Die SEG-Schicht kann eine Dicke von etwa 0.01 bis etwa 0.5 µm aufweisen.
  • Die SEG-Schicht kann eine einkristalline Schicht, eine amorphe Silizium- Schicht oder eine Phosphorsilizium-Schicht sein.
  • Eine neues Halbleiterbauelement, hergestellt in Übereinstimmung mit den offenbarten Verfahren, wird ebenfalls offenbart.
    • Kurze Beschreibung der Zeichnungen
  • Die offenbarten Verfahren können besser verstanden werden mit Bezug auf die begleitenden Zeichnungen, die nur illustrativ sind und daher für die Offenbarung nicht begrenzend aufgefasst werden sollen.
  • Die Fig. 1A bis 1C sind Querschnitte, die sequenzielle Schritte eines herkömmlichen Verfahrens zur Herstellung eines Halbleiterbauelementes darstellen;
  • Fig. 2A bis 2D sind Querschnitte, die sequenzielle Schritte eines Verfahrens zur Herstellung eines Halbleiterbauelementes in Übereinstimmung mit einer ersten Ausführungsform darstellen.
    • Detaillierte Beschreibung der zuletzt bevorzugten Ausführungsformen
  • Ein Verfahren zur Herstellung eines Halbleiterbauelementes in Übereinstimmung mit bevorzugten Ausführungsformen wird nun im Detail mit Bezug auf begleitenden Zeichnungen beschrieben.
  • Fig. 2A bis 2D sind Querschnitte, die sequenzielle Schritte eines Verfahrens zur Herstellung eines Halbleiterbauelementes in Übereinstimmung mit einer ersten Ausführungsform darstellen. Eine NMOS-Region oder eine PMOS-Region eines CMOS ist dargestellt.
  • Als erstes wird gemäß Fig. 2A ein Feld-Oxid 21, welches eine aktive Region definiert, auf einem Halbleitersubstrat 20 gebildet. Ein Gate-Oxid 22 wird auf dem Halbleitersubstrat 20 gebildet. Eine Polysilizium-Schicht (nicht dargestellt) wird auf dem Gate-Oxid 22 gebildet. Hier werden das Gate- Oxid 22 und die Polysilizium-Schicht in den NMOS- und PMOS-Regionen gebildet.
  • Anschließend wird die Polysilizium-Schicht unter Verwendung einer Gate- Elektrodenmaske als eine Ätzmaske geätzt, um eine Gate-Elektrode 23 in den NMOS- und PMOS-Regionen zu bilden. Eine erste LDD-Region 24 wird durch Ionenimplantation von niedrig konzentrierten Störstellen-Ionen in das Halbleitersubstrat 20 auf beiden Seiten oder um die Gate-Elektrode 23 herum gebildet. Zu diesem Zeitpunkt wird der Ionenimplantationsprozess bei einer Dosis von etwa 1 × 1013 bis etwa 1 × 1015 Ionen/cm2 ausgeführt, mit einer Ionenimplantationsenergie, die von etwa 10 bis etwa 50 keV reicht. Die verwendeten Dotierstoffe in dem Ionenimplantationsprozess sind BF2 oder B für PMOS und As oder P für NMOS.
  • Anschließend wird ein (nicht dargestellter) Isolationsfilm mit einer vorbestimmten Dicke auf der gesamten Oberfläche gebildet. Ein Isolations-Film- Spacer 25 wird auf den Seitenwänden der Gate-Elektrode 23 durch Ätzen des Isolationsfilmes gebildet.
  • Dann wird gemäß Fig. 2B ein Schutzschichtmuster 26 aus dem Schutzfilm durch einen Ätzprozess unter Verwendung einer Maske gebildet, welche die Gate-Elektrode 23, den isolierenden Film-Spacer 25 und die LDD- Region 24 exponiert, so dass das Schutzschichtmuster 26 in einem vorbestimmten Abstand von dem Isolations-Film-Spacer 25 endet. Zu diesem Zeitpunkt exponiert ein Teil des Schutzschicht-Musters 26 einen Teil der LDD-Region 24, definiert durch einen Abstand zwischen etwa 0.01 bis etwa 1 µm Entfernung von dem Isolationsschicht-Spacer 25.
  • Anschließend wird weiter gemäß Fig. 2B eine SEG-Schicht 27 auf dem Halbleitersubstrat 20 und der LDD-Region 24 gebildet, exponiert durch das Schutzschichtmuster 26. Die SED-Schicht wird unter Verwendung einer einkristallinen Silizium-Schicht, einer amorphen Silizium-Schicht oder einer Phosphor-Siliziumschicht mit einer Dicke zwischen 0.01 und etwa 0.5 µm gebildet.
  • Zusätzlich können anstelle einer SEG-Schicht 27, eine einkristalline SiliziumSchicht, eine amorphe Silizium-Schicht oder eine Phosphor-Silizium- Schicht gebildet durch LPCVD (chemische Dampfabscheidung bei niedrigem Druck) und durch Mustern unter Verwendung einer Maske verwendet werden.
  • Als nächstes wird gemäß Fig. 2C das Schutzschichtmuster 26 entfernt. Dann wird eine Source/Drain-Region durch Ionenimplantation hochkonzentrierter Störstellen gebildet. Zu diesem Zeitpunkt umfasst die Source/Drain-Region eine schmale SID-Region 28, die dort gebildet ist, wo die SEG-Schicht 27 gebildet wurde, eine tiefe SID-Region 29, gebildet an dem inneren Rand des Feld-Oxides 21, wo die SEG-Schicht 27 nicht gebildet wurde. Der Ionenimplantationsprozess wird bei einer Dosis zwischen etwa 1 × 1013 bis etwa 1 × 1016 Ionen/cm2 mit einer Energie von etwa 5 bis etwa 60 KeV ausgeführt.
  • Anschließend wird gemäß Fig. 2D eine Silicid-Schicht 30 auf dem oberen Abschnitt der Gate-Elektrode 23, der Oberfläche der SEG-Schicht 27 und der aktiven Region des Halbleitersubstrates gebildet. Sogar dann, wenn die Silicid-Schicht 30 tief an dem Rand des Feld-Oxides 21 gebildet wird, wird der Verbindungsleckstrom kaum erhöht.
  • Wie zuvor beschrieben kann in der aus einem selbst ausrichtenden Salicid bestehenden Hochgeschwindigkeitsbauelementstruktur sogar dann, wenn die Silicid-Schicht tief in der SID-Region 29 des Substrates 10 gebildet wurde, ein Anstieg des Verbindungsleckstromes verhindert werden, durch Bilden einer tiefen SID-Region 29 an dem Rand des Feld-Oxides 21, und es kann während des Ionenimplantationsprozesses zum Bilden der SID- Regionen 28, 29 das Problem, dass Dotierstoffe die Kanalregion beeinflussen, überwunden werden, was in einer Verminderung des kurzen Kanaleffektes mündet. Zusätzlich wird die Fläche der aktiven Region durch die SEG-Schicht 27 erhöht, um den Widerstand der Silicid-Schicht 30 zu vermindern, wodurch eine Reduzierung in der Größe des Bauelementes und eine Verbesserung der Arbeitsgeschwindigkeit des Bauelementes erreicht wird.
  • Obwohl die vorliegende Erfindung in verschiedenen Formen ausgeführt werden kann, ohne den Kern oder die wesentlichen Eigenschaften der Erfindung zu verlassen, sollte klar sein, dass die oben beschriebenen Ausführungsformen nicht durch irgendwelche Details der oben stehenden Beschreibung beschränkt werden, ohne dass dies woanders spezifiziert worden wäre; vielmehr sollte die Beschreibung als breit innerhalb des durch die anliegenden Ansprüche definierten Schutzbereiches verstanden werden, so dass alle Veränderungen und Modifikationen innerhalb der Ansprüche oder Äquivalente der Ansprüche als innerhalb der Ansprüche liegend aufgefasst werden sollen.

Claims (20)

1. Verfahren zur Herstellung eines Halbleiterbauelementes, aufweisend:
Bilden eines Feld-Oxides, welches eine aktive Region auf einem Halbleitersubstrat definiert;
Bilden eines Gate-Oxides und einer Gate-Elektrode auf der aktiven Region;
Bilden einer LDD-Region durch Ionenimplantation von niederkonzentrierten Störstellen in der aktiven Region um die Gate-Elektrode herum;
Bilden eines Isolationsschicht-Spacers auf jeder Seitenwand der Gate- Elektrode;
Bilden eines Schutzfilmmusters, welches die Gate-Elektrode, den isolierenden Film-Spacer und einen Abschnitt der aktiven Region benachbart zu dem isolierenden Film-Spacer exponiert;
Bilden einer SEG-Schicht auf einem Teil des exponierten Abschnittes der aktiven Region;
Entfernen des Schutzschichtmusters;
Bilden einer Source/Drain-Region einschließlich einer schmalen SID- Region und einer tiefen SID-Region durch Ionenimplantation einer hohen Konzentration von Störstellen, wobei die schmale SID-Region im wesentlichen unterhalb der SEG-Schicht gebildet wird, und die tiefe SID-Region in dem exponierten Abschnitt des Substrates zwischen dem Feld-Oxid und der SEG-Schicht gebildet wird;
Bilden einer Silicid-Schicht auf der Gate-Elektrode, der SEG-Schicht und zwischen der SEG-Schicht und dem Feldoxid.
2. Verfahren nach Anspruch 1, wobei das Schutzschichtmuster mindestens eine Schicht aufweist, die ausgewählt wurde aus einer Gruppe, die aus einer Silizium-Oxid- Schicht, einer Silizium-Nitrid-Schicht, einer Silizium-Oxynitridschicht und Kombination derselben besteht.
3. Verfahren nach Anspruch 1, wobei das Schutzschichtmuster in einem Abstand von etwa 0,01 bis etwa 1 µm außerhalb des Isolationsschichts-Spacers endet.
4. Verfahren nach Anspruch 1, wobei die SEG-Schicht eine Dicke zwischen etwa 0.01 bis etwa 0.5 µm aufweist.
5. Verfahren nach Anspruch 1, wobei die SEG-Schicht aus einer Gruppe ausgewählt wurde, die aus einer einkristallinen Schicht, einer amorphen Siliziumschicht und einer Phosphorsilizium-Schicht besteht.
6. Halbleiterbauelement, hergestellt in Übereinstimmung mit dem Verfahren nach Anspruch 1.
7. Halbleiterbauelement, hergestellt in Übereinstimmung mit dem Verfahren nach Anspruch 2.
8. Halbleiterbauelement, hergestellt in Übereinstimmung mit dem Verfahren nach Anspruch 3.
9. Halbleiterbauelement, hergestellt in Übereinstimmung mit dem Verfahren nach Anspruch 4.
10. Halbleiterbauelement, hergestellt in Übereinstimmung mit dem Verfahren nach Anspruch 5.
11. Verfahren zur Herstellung eines Halbleiterbauelementes, mit den Schritten:
Bilden einer Feld-Oxidschicht, die eine aktive Region auf einem Halbleitersubstrat definiert;
Bilden eines Gate-Oxides und einer Gate-Elektrode auf der aktiven Region;
Bilden einer LDD-Region durch Ionenimplantation von niederkonzentrierten Störstellen in der aktiven Region um die Gate-Elektrode herum;
Bilden eines Isolationsschicht-Spacers auf einer Seitenwand der Gate- Elektrode;
Bilden eines Schutzschichtmusters um die Gate-Elektrode herum und lateral beabstandet von dieser und von dem Isolationsschicht-Spacer, so dass das Schutzschichtmuster einen ersten Abschnitt der aktiven Region zwischen dem Isolationsschicht-Spacer und der Feld-Oxid- Schicht exponiert;
Bilden einer SEG-Schicht auf dem ersten Abschnitt der aktiven Region; Entfernen des Schutzschichtmusters so, dass ein zusätzlicher Abschnitt der aktiven Region zwischen dem ersten Abschnitt und der Feld-Oxid- Schicht exponiert wird;
Bilden einer Source/Drain-Region, die eine schmale SID-Region und eine tiefe SID-Region aufweist, durch Ionenimplantation einer hohen Konzentration von Störstellen in die aktive Region; und
Bilden einer Silicid-Schicht auf der Gate-Elektrode, der SEG-Schicht und dem zusätzlichen Abschnitt der aktiven Region.
12. Verfahren nach Anspruch 11, wobei das Schutzschichtmuster mindestens eine Schicht aufweist, die aus einer Gruppe ausgewählt wurde, die aus einer SiliziumOxid- Schicht, einer Silizium-Nitrid-Schicht, einer Silizium-Oxynitrid-Schicht und Kombinationen derselben besteht.
13. Verfahren nach Anspruch 11, wobei das Schutzschichtmuster in einem Abstand von etwa 0.01 bis etwa 1 µm außerhalb des Isolationsschichts-Spacers endet.
14. Verfahren nach Anspruch 11, wobei die SEG-Schicht eine Dicke zwischen etwa 0.01 und etwa 0.5 µm aufweist.
15. Verfahren nach Anspruch 11, wobei die SEG-Schicht ausgewählt wird aus einer Gruppe, die besteht aus einer einkristallinen Schicht, einer amorphen Siliziumschicht und einer Phosphor-Silizium-Schicht.
16. Halbleiterbauelement, aufweisend:
ein Substrat, beschichtet mit einem Feld-Oxid, welches eine aktive Region definiert,
ein Gate-Oxid auf einem zentralen Abschnitt der aktiven Region und eine Gate-Elektrode auf dem Gate-Oxid, welche einen äußeren Abschnitt der aktiven Region das Gate-Oxid umgebend freilässt, wobei die Gate- Elektrode Seitenwände aufweist,
einen Isolationsschicht-Spacer auf Seitenwänden der Gate-Elektrode, ein LDD, angeordnet zumindest teilweise unterhalb des Isolationsschichts-Spacers und mindestens teilweise unterhalb eines Abschnittes des Gate-Oxides,
eine SEG-Schicht, angeordnet um den Isolationsschicht-Spacer herum und einen ersten inneren Teil des äußeren Abschnittes der aktiven Region abdeckend, jedoch nicht einen zweiten äußeren Teil der exponierten aktiven Region abdeckend, welcher zwischen der SEG-Schicht und dem Feld-Oxid angeordnet ist,
eine schmale SID-Region, angeordnet unterhalb der SEG-Schicht, und eine tiefe SID-Region, angeordnet in dem zweiten äußeren Teil der aktiven Region,
eine Silicid-Schicht, angeordnet auf der Gate-Elektrode, der SEG- Schicht und dem zweiten äußeren Teil der aktiven Region.
17. Halbleiterbauelement nach Anspruch 16, wobei der erste innere Teil der aktiven Region abgedeckt durch die SEG-Schicht sich von dem Isolationsschicht-Spacer bis zu einem Abstand von etwa 0.01 bis etwa 1 µm weg von dem Isolationsschicht- Spacer erstreckt.
18. Halbleiterbauelement nach Anspruch 16, wobei die SEG-Schicht eine Dicke aufweist, die zwischen etwa 0.01 und etwa 0.5 µm liegt.
19. Halbleiterbauelement nach Anspruch 16, wobei die SEG-Schicht eine einkristalline Schicht, eine amorphe Siliziumschicht oder eine Phosphor-Schicht ist.
20. Halbleiterbauelement, aufweisend:
ein Substrat, beschichtet mit einem Feld-Oxid, welches eine aktive Region definiert,
ein Gate-Oxid auf einem zentralen Abschnitt der aktiven Region, und eine Gate-Elektrode, angeordnet auf dem Gate-Oxid, wobei ein äußerer Abschnitt der aktiven Region das Gate-Oxid umgebend freibleibt, wobei die Gate-Elektrode Seitenwände aufweist,
einen Isolationsschicht-Spacer, angeordnet auf Seitenwänden der Gate-Elektrode,
ein LDD, angeordnet in der aktiven Region,
eine SEG-Schicht, angeordnet um den Isolationsschicht-Spacer herum und einen ersten inneren Teil des äußeren Abschnittes der aktiven Region abdeckend, jedoch nicht einen zweiten äußeren Teil der aktiven exponierten Region abdeckend, welcher zwischen der SEG-Schicht und dem Feld-Oxid angeordnet ist,
eine schmale SID-Region und eine tiefe SID-Region in der aktiven Region,
eine Silicid-Schicht, angeordnet auf der Gate-Elektrode, der SEG- Schicht und dem zweiten äußeren Teil der aktiven Region.
DE10212371A 2001-03-29 2002-03-20 Verfahren zur Herstellung eines Halbleiterbauelementes Expired - Fee Related DE10212371B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE10262313A DE10262313B4 (de) 2001-03-29 2002-03-20 Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR200116532 2001-03-29
KR1020010016532A KR100361533B1 (en) 2001-03-29 2001-03-29 Method for fabricating semiconductor device
DE10262313A DE10262313B4 (de) 2001-03-29 2002-03-20 Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement

Publications (2)

Publication Number Publication Date
DE10212371A1 true DE10212371A1 (de) 2003-05-22
DE10212371B4 DE10212371B4 (de) 2009-06-25

Family

ID=19707580

Family Applications (2)

Application Number Title Priority Date Filing Date
DE10262313A Expired - Fee Related DE10262313B4 (de) 2001-03-29 2002-03-20 Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement
DE10212371A Expired - Fee Related DE10212371B4 (de) 2001-03-29 2002-03-20 Verfahren zur Herstellung eines Halbleiterbauelementes

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE10262313A Expired - Fee Related DE10262313B4 (de) 2001-03-29 2002-03-20 Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement

Country Status (5)

Country Link
US (1) US6562686B2 (de)
JP (1) JP4424887B2 (de)
KR (1) KR100361533B1 (de)
DE (2) DE10262313B4 (de)
GB (1) GB2378814B (de)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002328259A (ja) * 2001-04-26 2002-11-15 Nippon Sheet Glass Co Ltd 光学素子
KR100443793B1 (ko) * 2001-12-11 2004-08-09 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100429886B1 (ko) * 2002-05-15 2004-05-03 삼성전자주식회사 균일한 실리사이드 접합을 갖는 집적 회로 반도체 소자 및그 제조방법
US6902980B2 (en) * 2003-06-05 2005-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a high performance MOSFET device featuring formation of an elevated source/drain region
KR100546369B1 (ko) 2003-08-22 2006-01-26 삼성전자주식회사 콘택 마진을 확보할 수 있는 실리사이드막을 구비한고집적 반도체 소자 및 그 제조방법
KR100552808B1 (ko) 2003-12-24 2006-02-20 동부아남반도체 주식회사 확산 소스/드레인 구조를 갖는 반도체 소자 및 그 제조 방법
KR100555573B1 (ko) 2004-09-10 2006-03-03 삼성전자주식회사 Ｓｅｇ막에 의해 확장된 접합영역을 갖는 반도체 소자 및그의 제조방법
US7271079B2 (en) * 2005-04-06 2007-09-18 International Business Machines Corporation Method of doping a gate electrode of a field effect transistor
KR100645060B1 (ko) * 2005-10-24 2006-11-10 삼성전자주식회사 반도체 장치 및 그 형성 방법
KR100764409B1 (ko) * 2006-05-30 2007-10-05 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP5503833B2 (ja) * 2006-08-23 2014-05-28 ピーエスフォー ルクスコ エスエイアールエル Ｍｏｓトランジスタ、半導体装置及びその製造方法
US8008157B2 (en) * 2006-10-27 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device with raised source and drain regions
US8569837B2 (en) * 2007-05-07 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices having elevated source/drain regions

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5841173A (en) 1995-06-16 1998-11-24 Matsushita Electric Industrial Co., Ltd. MOS semiconductor device with excellent drain current
JPH1070266A (ja) * 1996-08-26 1998-03-10 Nec Corp 半導体装置およびその製造方法
US6162689A (en) * 1998-11-06 2000-12-19 Advanced Micro Devices, Inc. Multi-depth junction formation tailored to silicide formation
US6194748B1 (en) * 1999-05-03 2001-02-27 Advanced Micro Devices, Inc. MOSFET with suppressed gate-edge fringing field effect
US6110787A (en) 1999-09-07 2000-08-29 Chartered Semiconductor Manufacturing Ltd. Method for fabricating a MOS device
US6238989B1 (en) 2000-03-10 2001-05-29 United Microelectronics Corp. Process of forming self-aligned silicide on source/drain region
US6489206B2 (en) * 2001-03-22 2002-12-03 United Microelectronics Corp. Method for forming self-aligned local-halo metal-oxide-semiconductor device

Also Published As

Publication number Publication date
DE10262313B4 (de) 2011-06-09
US20020140029A1 (en) 2002-10-03
GB0206679D0 (en) 2002-05-01
JP2002353449A (ja) 2002-12-06
JP4424887B2 (ja) 2010-03-03
GB2378814B (en) 2005-01-12
KR100361533B1 (en) 2002-11-23
DE10212371B4 (de) 2009-06-25
GB2378814A (en) 2003-02-19
US6562686B2 (en) 2003-05-13

Similar Documents

Publication Publication Date Title
DE3932621C2 (de) Feldgesteuerte Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102012101875B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit hoher Gatedichte
DE10323013B4 (de) Verfahren zur Herstellung eines Halbleiterbauelementes mit PMOS- und NMOS-Transistor
DE102012105738B4 (de) Halbleiterstruktur und Verfahren zu deren Herstellung
DE69634764T2 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE102005029313B4 (de) Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement
DE102014019360B4 (de) Halbleiterstruktur und ihr herstellungsverfahren
DE102008011932B4 (de) Verfahren zur Erhöhung der Eindringtiefe von Drain- und Sourceimplantationssorten für eine gegebene Gatehöhe
DE10234392B4 (de) Halbleiterbauelement mit Gate-Elektrodenstruktur und Herstellungsverfahren hierfür
DE10335101B4 (de) Verfahren zur Herstellung einer Polysiliziumleitung mit einem Metallsilizidgebiet, das eine Linienbreitenreduzierung ermöglicht
DE3709708C2 (de) Halbleitervorrichtung sowie Verfahren zur Herstellung eines Feldeffekttransistors
DE102008049725B4 (de) CMOS-Bauelement mit NMOS-Transistoren und PMOS-Transistoren mit stärkeren verformungsinduzierenden Quellen und Metallsilizidgebieten mit geringem Abstand und Verfahren zur Herstellung des Bauelements
DE102016105520B4 (de) Bildung eines Übergangs mit symmetrischer Erweiterung mit einem Abstandshalter mit niedrigem K und zweifacher epitaxialer Prozess in einer FinFET-Einheit
DE4116690A1 (de) Elementisolationsaufbau einer halbleitereinrichtung und verfahren zur herstellung derselben
DE3942648A1 (de) Halbleitervorrichtung und verfahren zur herstellung der halbleitervorrichtung
DE10262313B4 (de) Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement
DE10330070A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE19615692C2 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitereinrichtung
DE19907201A1 (de) Vertikal-MESFET und Verfahren zu dessen Herstellung
DE102018132643A1 (de) Integrierter chip und herstellungsverfahren
DE19835891B4 (de) Verfahren zur Herstellung eines Transistors
DE102008039881A1 (de) Graben-Transistor und Verfahren zur Herstellung desselben
DE19727264B4 (de) Halbleitervorrichtung mit einer t-förmigen Feldoxidschicht und Verfahren zu deren Herstellung
DE10261600B4 (de) Halbleiterbauteil und Verfahren zu seiner Herstellung
DE102005062937A1 (de) Halbleitereinrichtung und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
8127 New person/name/address of the applicant

Owner name: MAGNACHIP SEMICONDUCTOR, LTD., CHEONGJU, KR

8127 New person/name/address of the applicant

Owner name: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR

8110 Request for examination paragraph 44
8172 Supplementary division/partition in:

Ref document number: 10262313

Country of ref document: DE

Kind code of ref document: P

Q171 Divided out to:

Ref document number: 10262313

Country of ref document: DE

Kind code of ref document: P

AH Division in

Ref document number: 10262313

Country of ref document: DE

Kind code of ref document: P

8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20131001