DE19615692C2 - Halbleitervorrichtung und Herstellungsverfahren einer Halbleitereinrichtung - Google Patents

Halbleitervorrichtung und Herstellungsverfahren einer Halbleitereinrichtung

Info

Publication number
DE19615692C2
DE19615692C2 DE19615692A DE19615692A DE19615692C2 DE 19615692 C2 DE19615692 C2 DE 19615692C2 DE 19615692 A DE19615692 A DE 19615692A DE 19615692 A DE19615692 A DE 19615692A DE 19615692 C2 DE19615692 C2 DE 19615692C2
Authority
DE
Germany
Prior art keywords
insulating film
gate electrode
film
opening
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19615692A
Other languages
English (en)
Other versions
DE19615692A1 (de
Inventor
Toshiaki Tsutsumi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE19615692A1 publication Critical patent/DE19615692A1/de
Application granted granted Critical
Publication of DE19615692C2 publication Critical patent/DE19615692C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Herstellungsverfahren einer Halbleitereinrichtung.
Fig. 131 ist eine Draufsicht, die einen MISFET mit einem der Anmelderin be­ kannten LDD (schwach dotierter Drainbereich) Aufbau zeigt. Fig. 132 ist eine Querschnittsansicht entlang der Linie 100-100 in Fig. 131 und Fig. 133 ist eine Querschnittsansicht entlang der Linie 200-200 in Fig. 131. Wie in Fig. 131 und 132 gezeigt ist, ist ein Halbleitersubstrat 190 zur Verfügung gestellt, das in einem vorbestimmten Bereich seiner Hauptoberfläche einen Elementtrennfilm 92 aufweist, der einen aktiven Bereich umschließt und der durch ein LOCOS (lokale Oxidation des Siliziums) Verfahren hergestellt ist. Unter dem Ele­ menttrennfilm 92 ist eine Kanalstoppschicht 93 gebildet. Auf dem aktiven Be­ reich ist ein Gateisolierfilm 94 gebildet. Auf dem Gateisolierfilm 94 und dem Elementtrennfilm 92 ist eine Gateelektrode 95 gebildet. Über der Gateelek­ trode 95 und dem Elementtrennfilm 92 ist ein Zwischenschichtisolierfilm 99 gebildet.
Wie in dem in Fig. 133 gezeigten Querschnitt gezeigt ist, sind stark dotierte Dotierungsdiffusionsschichten 98a und 98b in dem aktiven Bereich gebildet, der durch den Elementtrennfilm 92 umgrenzt ist, wobei die Dotierungsdiffu­ sionsschicht 98a und 98b voneinander um einen vorbestimmten Abstand ge­ trennt angeordnet sind, so daß ein Kanalbereich definiert wird. An den Seiten­ rändern der stark dotierten Dotierungsdiffusionsschichten 98a und 98b sind schwach dotierte Dotierungsdiffusionsschichten 97 gebildet. Auf dem Kanal­ bereich ist eine Gateelektrode 95 mit einem dazwischen vorgesehenen Gateiso­ lierfilm 94 gebildet. An entgegengesetzten Seitenoberflächen der Gateelektrode 95 sind Seitenwandisolierfilme 96 gebildet. Es ist ein Zwischenschichtisolier­ film 99 mit Kontaktlöchern 104a und 104b an Bereichen vorgesehen, die ober­ halb der stark dotierten Dotierungsdiffusionsbereiche 98a und 98b angeordnet sind. Es ist ein Sperrmetall 101a entlang der Boden- und der Seitenoberflächen des Kontaktloches 104a gebildet und ein innerer Raum des Sperrmetalls 101a ist mit einem elektrisch leitenden Film 102a gefüllt. Das Sperrmetall 101a und der Leitungsfilm 102a bilden eine Verbindungsschicht 103a. Ebenso bilden ein Sperrmetall 101b und eine elektrische Leitungsschicht 102b eine Verbindungs­ schicht 103b in und oberhalb des Kontaktloches 104b.
Die Gateelektrode 95 ist einer solchen Art gebildet, daß der Gateisolierfilm 94 durch thermische Oxidation nach dem Bilden des Elementtrennfilmes 92 gebil­ det wird und daß dann eine polykristalline Siliziumschicht und eine Metallsili­ zidschicht auf dem Gateisolierfilm 94 abgeschieden und strukturiert werden.
Wie in Fig. 131 und 132 gezeigt ist, ist es notwendig ein Ende der Gateelek­ trode 95 über dem Elementtrennfilm 92 anzuordnen. Sein Justierspielraum La in Richtung der Gatebreite hängt von der Justiergenauigkeit der Photolitho­ graphie ab. Wenn der Justierspielraum La kleiner ist als die Justiergenauigkeit, kann der aktive Bereich unerwünschterweise in einem Raum freigelegt werden, der zwischen dem Ende der Gateelektrode 95 in Richtung der Gatebreite und dem Elementtrennfilm 92 aufgrund der in Fig. 134 und 135 gezeigten Ab­ weichung der Gateelektrode 95 in Richtung der Gatebreite gebildet ist. In die­ sem Fall wird die Dotierung in einem späteren Ionenimplantierungsprozeß zum Bilden der Dotierungsdiffusionsschichten 97, 98a und 98b in den freigelegten Abschnitt implantiert. Als Ergebnis wird in dem freigelegten Abschnitt eine Dotierungsdiffusionsschicht 98c des gleichen Leitungstypes wie die Dotie­ rungsdiffusionsschichten 97, 98a und 98b gebildet. Dies bedingt eine elek­ trische Verbindung zwischen dem Sourceanschluß und dem Drainanschluß bei der Dotierungsdiffusionsschicht 98c, so daß der FET nicht zuverlässig arbeiten kann. Folglich muß die der Anmelderin bekannte Struktur einen Justierspiel­ raum La aufweisen, der gleich oder größer als die Justiergenauigkeit ist.
Ein in Fig. 131 und 133 gezeigter Justierspielraum Lb muß gleich oder größer sein als die Justiergenauigkeit der Photolithographie. Wenn der Justierspiel­ raum Lb kleiner als die Justiergenauigkeit ist, kann das Kontaktloch 104b, wie in Fig. 136 und 137 gezeigt ist, oberhalb des Endes des Elementtrennfilms 92 angeordnet sein. In diesem Fall schließt die Verbindungsschicht 103b die Dotierungsdiffusionsschichten 97 und 98b mit der Kanalstoppschicht 93 kurz, so daß der FET nicht normal arbeiten kann. Folglich muß der Justierspielraum Lb gleich oder größer sein als die Justiergenauigkeit der Photolithographie.
Die Justiergenauigkeit ist ein endlicher positiver Wert, der durch die Betriebs­ eigenschaften der Vorrichtung bestimmt ist, und ist typischerweise in einem Bereich von 0,1 bis 0,2 µm. Eine Größe (Justierspielraum), die der Justierge­ nauigkeit entspricht, wird in einer Musteranordnung einer VLSI zusätzlich be­ nötigt, was eine genügend hohe Integration verhindert.
In der der Anmelderin bekannten Halbleitervorrichtung muß, wenn die Gateelektrode 95 durch das Bemustern in einem der Anmelderin bekannten RIE (Reaktives Ionenätzen) Verfahren gebildet wird, das Überätzen mit einem höheren Ausmaß bei der Gateelektrode 95 bewirkt werden, da der Ele­ mentrennfilm 92 einen steileren abgestuften Abschnitt aufweist. Das Ätzen zum Bilden der Gateelektrode 95 verwendet den dünnen Gateisolierfilm 94 als Stoppschicht. In diesem Fall werden, wenn sich die Dicke des Gateisolierfilms unter 5 nm erniedrigt, die Schwierigkeiten beim Bemustern der Gateelektrode 95 sich erhöhen. Da ein Selektivitätsverhältnis des Ätzens zwischen poly­ kristallinem Silizium, das die Gateelektrode 95 bildet, und einem Sili­ ziumoxidfilm, der den Gateisolierfilm 94 bildet, nicht groß genug ist, kann der Gateisolierfilm 94, der den Ätzstopp bildet, in dem Prozeß des Überätzens der Gateelektrode 95 abrasiert werden. In diesem Fall wird die Oberfläche des Siliziumsubstrats 91 unerwünschterweise ausgehöhlt. Diese Schwierigkeit wird größer, wenn der Gateisolierfilm 94 dünner wird.
Das der Erfindung zugrundeliegende Problem ist, eine Halbleitervorrichtung, die einen in dem Stand der Technik benötigten Justierspielraum nicht benötigt und die zu einem höheren Ausmaß integriert werden kann, und ein Verfahren zur Herstellung einer solchen Halbleitervorrichtung zur Verfügung zu stellen.
Die Aufgabe wird durch eine Halbleitervorrichtung nach Anspruch 1, 7, 8, 9 oder 10 und durch ein Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 11, 12, 14, 15, 18, 19, 20 oder 21 gelöst.
In der Halbleitervorrichtung nach Anspruch 1 ist, da die Gateelektrode die Öffnung in dem Elementtrennfilm mit der flachen oberen Oberfläche füllt, daß Ende der Gateelektrode in einer selbstjustierenden Art angeordnet und damit steht es nicht aus der Öffnung in dem Ele­ menttrennfilm heraus. Als Ergebnis ist es nicht notwendig, im Gegensatz zum Stand der Technik, einen Prozeßspielraum vorzusehen, der eine Justiergenauig­ keit in Betracht zieht, wodurch eine Integration höheren Ausmaßes ermöglicht wird. Die Öffnung in dem Elementtrennfilm mit der flachen oberen Oberfläche ist mit der Gateelektrode und dem Paar von Source/Drainelektroden gefüllt und die Gateelektrode und das Paar von Source/Drainelektroden weisen obere Oberflächen auf, die im wesentlichen auf gleicher Höhe wie die obere Ober­ fläche des Elementtrennfilms sind, so daß insgesamt eine flache Struktur gebil­ det ist. Folglich können Verbindungen und anderes, das oberhalb der flachen Struktur gebildet ist, einfach strukturiert werden. In der Halbleitervorrichtung kann ein Dotierungsbereich eines anderen Leitungstyps als der der Source/Drainbereiche in einer vergrabenen Art nur in der Haupt­ oberfläche des Halbleitersubstrats unterhalb der Gateelektrode gebildet wer­ den. In diesem Fall kann das Durchgreifphänomen (Punch-Through Phänomen) effektiv unterdrückt werden. In der Halbleitervorrichtung kann die Gateelektrode eine polykristalline Siliziumschicht einer U-Form ent­ halten, die auf dem Gateisolierfilm gebildet ist, und eine Metallsilizidschicht, die einen Raum in der polykristallinen Siliziumschicht der U-Form füllt. In die­ sem Fall kann die Metallsilizidschicht, die eine Diffusion der Dotierung in einem größeren Ausmaß erlaubt, die Diffusion der Dotierung in die polykri­ stalline Siliziumschicht fördern. In der Halbleitervorrich­ tung kann der Elementtrennfilm aus einem ersten Isolierfilm, einem darauf ge­ bildeten Leitungsfilm und einem auf dem Leitungsfilm gebildeten Isolierfilm gebildet sein. In diesem Fall kann der Leitungsfilm die Trennung mit einem Feldabschirmungsaufbau erreichen und damit können die Elementtrenneigen­ schaften verbessert werden.
Entsprechend dem Anspruch 7 enthält die Halbleitervor­ richtung einen Elementtrennfilm, ein Paar von Source/Drainbereichen, eine Gateelektrode, einen Seitenwandisolierfilm, ein Paar von Source/Drainelektroden und eine Gateverbindung. Die Gateverbindung ist elektrisch mit der Gateelektrode verbunden. Der Elementtrennfilm enthält einen auf einer Hauptoberfläche des Halbleitersubstrats gebildeten ersten Isolierfilm und einen zweiten Isolierfilm, der auf dem ersten Isolierfilm gebildet ist und der einen Graben aufweist. Die Gateverbindung füllt den Graben in dem zwei­ ten Isolierfilm, ist mit der Gateelektrode integral gebildet und weist eine obere Oberfläche auf, die im wesentlichen auf gleicher Höhe mit der oberen Ober­ fläche des zweiten Isolierfilms ist. Die Gateverbindung und die Gatelektroden sind durch den Seitenwandisolierfilm von dem Paar von Source/Drainelektroden elektrisch getrennt. Bei dieser Halbleitervorrichtung kann, da nicht nur die Gateelektrode und das Paar von Source/Drainelektroden sondern auch die Gateverbindung so gebildet sind, daß sie den Graben füllen, die Ebenheit des Elementes weiter verbessert werden. Da die Gateelektrode und die Gateverbindung miteinander integral gebildet werden, können die Gateelektrode und die Gateverbindung gleichzeitig gebildet werden. Dies ver­ einfacht einen Herstellungsprozeß.
Entsprechend Anspruch 8 enthält die Halbleitervor­ richtung einen Elementtrennfilm, ein Paar von Source/Drainbereichen, eine Gateelektrode, einen Seitenwandisolierfilm, ein Paar von Source/Drainelektroden und eine Gateverbindung. Der Elementtrennfilm ent­ hält einen ersten Isolierfilm, einen zweiten Isolierfilm und einen dritten Iso­ lierfilm. Der erste Isolierfilm ist auf einer Hauptoberfläche eines Halbleiter­ substrats gebildet. Der zweite Isolierfilm ist auf dem ersten Isolierfilm gebildet und weist ein Material auf, das von dem des ersten Isolierfilms verschieden ist. Der dritte Isolierfilm ist auf dem zweiten Isolierfilm gebildet und weist ein Material auf, daß von dem des zweiten Isolierfilms verschieden ist. Die Gate­ verbindung füllt den Graben und ist Integral mit der Gateelektrode. Die Gate­ verbindung weist eine obere Oberfläche in einer Ebene auf, die im wesentlichen in gleicher Höhe wie eine obere Oberfläche des dritten Isolierfilms ist, und weist eine Filmdicke auf, die im wesentlichen gleich zu der Dicke des dritten Isolierfilms ist. Die Gateverbindung und die Gateelektroden sind durch den Seitenwandisolierfilm von dem Paar von Source/Drainelektroden elektrisch ge­ trennt.
Entsprechend der Halbleitervorrichtung ist die Öff­ nung in dem Elementtrennfilm mit der flachen oberen Oberfläche mit der Gateelektrode und dem Paar von Source/Drainelektroden gefüllt und ist der in dem zweiten Isolierfilm gebildete Graben mit der Gateverbindung gefüllt, so daß die Ebenheit des Elements verbessert werden kann. Da die Gateverbindung und die Gateelektrode miteinander integral sind, können die Gateelektrode und die Gateverbindung gleichzeitig gebildet werden, wodurch ein Herstellungs­ prozeß vereinfacht werden kann. Weiterhin weist die Gateverbindung im wesentlichen die gleiche Dicke wie der dritte Isolierfilm auf und die Dicke der Gateverbindung kann einfach durch Steuern der Dicke des dritten Isolierfilms gesteuert werden.
Bei der Halbleitervorrichtung nach Anspruch 9 sind die Gateelektrode und das Paar von Source/Drainelektroden in der Öffnung des Elementtrennfilms, der eine obere Oberfläche aufweist, gebildet und die Verbindungsschicht füllt den Graben in dem Elementtrennfilm, so daß das Element einen flachen Aufbau aufweisen kann. Weiterhin ist die Verbindungsschicht elektrisch mit einer der Source/Drainelektroden über die Leitungsschicht, die den Verbindungsgraben füllt, verbunden, so daß die Verbindungsschicht, die mit den Source/Drainelektroden verbunden ist, einfach gebildet werden kann.
Die Halbleitervorrichtung nach Anspruch 10 ist mit der Verbindung mit dem Abschnitt, der in dem Kontaktloch angeordnet ist und der nicht nur im elektrischen Kontakt mit der oberen Oberfläche sondern auch der Seitenoberfläche der Source/Drainelektrode ist, vorgesehen. Daher kann eine Kontaktfläche zwi­ schen der Verbindung und der Source/Drainelektrode erhöht werden und somit kann der Kontaktwiderstand reduziert werden.
Bei dem Herstel­ lungsverfahren der Halbleitervorrichtung nach Anspruch 11 kann, da die Gateelektrode die in dem dritten Isolierfilm gebildete Gateelektrodenöffnung füllt, die Gateelektrode in einer selbstjustierenden Art gebildet werden, so daß es nicht notwendig ist einen Justierspielraum vorzusehen, der eine Justiergenauigkeit der Photolitho­ graphie berücksichtigt. Dies ermöglicht eine einfache Herstellung der Halblei­ tervorrichtung, die mit einem größeren Ausmaß integriert werden kann. Da die Gateelektrode und das Paar von Source/Drainelektroden in der Transistoröff­ nung angeordnet sind, kann die Ebenheit weiter verbessert werden und die Strukturierung zum Bilden von Verbindungen und anderem in späteren Schrit­ ten kann einfach durchgeführt werden. In dem obigen Herstellungsverfahren kann ein Dotierungsbereich des Leitungstyp, der von dem der Source/Drainbereiche verschieden ist, durch Ionenimplantierung der Dotierung in die Oberfläche des Halbleitersubstrats in der Transistoröffnung unter Ver­ wendung des dritten Isolierfilm und des Elementtrennfilms als Maske vor dem Schritt des Bildens des Gateisolierfilms gebildet werden. Folglich kann der Dotierungsbereich, der den Punsch-Through-Effekt unterdrückt, selektiv in einer selbstjustierenden Art nur direkt unterhalb der Gateelektrode gebildet werden. Bei dem obigen Herstellungsverfahren kann das Entfernen des dritten Isolierfilms in einer solchen Art durchgeführt werden, daß der dritte Isolierfilm teilweise entfernt wird, so daß der dritte Isolierfilm dicker als der Gate­ isolierfilm zurückbleibt. Dies kann das Ätzen des Gateisolierfilms während dem Ätzen zum Entfernen des dritten Isolierfilms verhindern, so daß eine Trennung der Gatelektrode verhindert werden kann. In diesem Fall kann der verbleibende dritte Isolierfilm durch Überätzen in dem Schritt des Bildens des Seitenwandisolierfilms entfernt werden.
Da bei dem Herstel­ lungsverfahren der Halbleitervorrichtung nach Anspruch 14 ein Leitungsfilm gebildet wird, der als eine Zwischenschicht des Elementtrennfilms verwendet wird, kann die Trennung der Feldabschirmungsstruktur erreicht werden, so daß die Halbleitervorrichtung ausgezeichnete Elementrenneigenschaften aufweisen kann. Da der vierte Iso­ lierfilm auf der Seitenoberfläche des Leitungsfilms, der auf der Seitenober­ fläche der Transistoröffnung freigelegt ist, gebildet wird, kann ein elektrischer Kontakt zwischen dem Leitungsfilm und den Source/Drainelektroden verhindert werden.
Bei dem Verfahren nach Anspruch 15 können, da der Leitungsfilm, der die Gateelektrode und die Gateelektroden­ verbindung bildet, so gebildet wird, daß er die Gateelektrodenöffnung und den Verbindungsgraben füllt, die Gateelektrode und die Gateelektrodenverbindung gleichzeitig gebildet werden, so daß der Herstellungsprozeß vereinfacht werden kann. Da die Gateelektrode die Gateelektrodenöffnung füllt, kann das Ende der Gateelektrode in einer selbstjustierenden Art gebildet werden, so daß es nicht notwendig ist einen Justierspielraum vorzusehen, der eine Justiergenauigkeit der Photolithographie berücksichtigt. Dies ermöglicht eine einfache Herstel­ lung der Halbleitervorrichtung, die zu einem höheren Grad integriert werden kann.
Bei dem Verfahren zur Herstellung der Halbleitervorrichtung nach Anspruch 18 kann, da die Gateelek­ trode und die Gateelektrodenverbindung die Gateelektrodenöffnung und den Verbindungsgraben füllen, der Aufbau, der integral mit der Gateelektrode und der Gateelektrodenverbindung vorgesehen ist, einfach durch einen vereinfach­ ten Herstellungsprozeß gebildet werden. Da die Gateelektrodenverbindung eine Dicke aufweist, die im wesentlichen gleich zu einer Dicke des dritten Isolier­ films ist, kann die Dicke der Gateelektrodenverbindung einfach durch Steue­ rung der Dicke des dritten Isolierfilms gesteuert werden.
Bei dem Herstel­ lungsverfahren der Halbleitervorrichtung nach Anspruch 19 wird der Leitungsfilm, der den Verbindungsraben füllt, nach Bilden des Verbindungsgrabens durch Entfernen des Seiten­ wandisolierfilms, der zwischen der vergrabenen Verbindung und der Source/Drainelektrode angeordnet ist, gebildet, so daß die vergrabene Verbin­ dung und die Source/Drainelektrode einfach verbunden werden können.
Entsprechend dem Her­ stellungsverfahren der Halbleitervorrichtung nach Anspruch 20 sind die Source/Drainelektrode und die Source/Drainelektrodenverbindung nicht nur mit der oberen Oberfläche der Source/Drainelektrodenverbindung in Kontakt sondern auch mit der Sei­ tenoberfläche derselben, so daß ein Kontaktbereich groß sein kann und so daß somit ein Kontaktwiderstand klein sein kann. Da das Material des Zwischen­ schichtisolierfilms von dem des zweiten Isolierfilms, der unter demselben ange­ ordnet ist, verschieden ist, können die oberen Abschnitte des zweiten und des vierten Isolierfilms nach Bilden des Kontaktlochs in dem Zwischenschichtiso­ lierfilms geätzt werden. Folglich können die Ätzgrößen des zweiten und des vierten Isolierfilms einfach gesteuert werden.
Bei dem Her­ stellungsverfahren der Halbleitervorrichtung nach Anspruch 21 kann, da der Leitungsfilm, der die Gateelektrode und die Gateelektrodenverbindung bildet, so gebildet wird, daß die Gatelektrodenöffnung und der Verbindungsgraben gefüllt werden, der Auf­ bau, der integral mit der Gateelektrode und der Gateelektrodenverbindung vor­ gesehen ist, einfach gebildet werden. Es wird die gleiche Ätzmaske zum Ätzen des ersten und des dritten Isolierfilms sowie des zweiten Isolierfilms, der mit einem Verhältnis geätzt wird, daß zu dem des ersten und des dritten Isolier­ films verschieden ist, verwendet, wodurch die Verbindungsgraben, die sich nicht bis zu dem Halbleitersubstrat erstrecken, und die Gateelektrodenöffnung gebildet werden. Daher kann der Herstellungsprozeß weiter vereinfacht wer­ den.
Weiterbildungen der Erfindung sind den Unteransprüchen angegeben.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen
Fig. 1 bis 12 Querschnittsansichten und eine Draufsicht, die einen Herstellungs­ prozeß einer Halbleitervorrichtung einer ersten Ausführungsform der Erfindung zeigen;
Fig. 13 eine perspektivische Ansicht, die einen Herstellungsprozeß einer Halb­ leitervorrichtung der ersten Ausführungsform der Erfindung zeigt;
Fig. 14 eine Querschnittsansicht, die einen Herstellungsprozeß einer Halbleiter­ vorrichtung einer ersten Ausführungsform der Erfindung zeigt;
Fig. 15 bis 17 vergrößerte Querschnittsansichten, die einen Herstellungsprozeß der Halbleitervorrichtung der ersten Ausführungsform der Erfindung zeigen;
Fig. 18 eine Querschnittsansicht, die eine Änderung der Halbleitervorrichtung der ersten Ausführungsform der Erfindung zeigt;
Fig. 19 bis 22 Querschnittsansichten, die einen Herstellungsprozeß der in Fig. 18 gezeigten Halbleitervorrichtung zeigen;
Fig. 23 eine Querschnittsansicht, die einen Herstellungsprozeß einer Halb­ leitervorrichtung nach einer zweiten Ausführungsform der Erfindung zeigt;
Fig. 24 eine Querschnittsansicht, die die Halbleitervorrichtung der zweiten Ausführungsform der Erfindung zeigt;
Fig. 25 bis 29 Querschnittsansichten und eine Draufsicht, die einen Herstel­ lungsprozeß einer Halbleitervorrichtung einer dritten Ausführungsform der Erfindung zeigen;
Fig. 30 eine Querschnittsansicht, die einen Herstellungsprozeß einer Halbleiter­ vorrichtung einer vierten Ausführungsform der Erfindung zeigt;
Fig. 31 bis 35 Querschnittsansichten, die einen Herstellungsprozeß einer Halb­ leitervorrichtung einer fünften Ausführungsform der Erfindung zeigen;
Fig. 36 bis 38 Querschnittsansichten, die einen Herstellungsprozeß einer Halb­ leitervorrichtung einer sechsten Ausführungsform der Erfindung zeigen;
Fig. 39 bis 42 Querschnittsansichten, die einen Herstellungsprozeß einer Halb­ leitervorrichtung einer siebten Ausführungsform der Erfindung zeigen;
Fig. 43 eine Querschnittsansicht, die einen Herstellungsprozeß einer Halbleiter­ vorrichtung einer achten Ausführungsform der Erfindung zeigt;
Fig. 44 eine Draufsicht, die einen Herstellungsprozeß einer Halbleitervorrich­ tung der achten Ausführungsform der Erfindung zeigt;
Fig. 45 bis 49 Querschnittsansichten, die einen Herstellungsprozeß einer Halb­ leitervorrichtung der achten Ausführungsfarm der Erfindung zeigen;
Fig. 50 und 51 Draufsichten, die einen Herstellungsprozeß einer Halbleitervor­ richtung der achten Ausführungsform der Erfindung zeigen;
Fig. 52 Querschnittsansichten, die einen Herstellungsprozeß einer Halbleiter­ vorrichtung einer neunten Ausführungsform der Erfindung zeigt;
Fig. 53 eine Draufsicht, die einen Herstellungsprozeß einer Halbleitervorrich­ tung der neunten Ausführungsform der Erfindung zeigt;
Fig. 54 und 55 Querschnittsansichten, die einen Herstellungsprozeß einer Halb­ leitervorrichtung einer neunten Ausführungsform der Erfindung zeigen;
Fig. 56 und 57 Querschnittsansichten, die einen Herstellungsprozeß einer Halb­ leitervorrichtung einer zehnten Ausführungsform der Erfindung zeigen;
Fig. 58 eine Draufsicht, die einen Herstellungsprozeß einer Halbleitervorrich­ tung der zehnten Ausführungsform der Erfindung zeigt;
Fig. 59 bis 61 Querschnittsansichten, die einen Herstellungsprozeß einer Halb­ leitervorrichtung der zehnten Ausführungsform der Erfindung zeigen;
Fig. 62 und 63 Querschnittsansichten, die einen Herstellungsprozeß einer Halb­ leitervorrichtung einer elften Ausführungsform der Erfindung zeigen;
Fig. 64 eine Draufsicht, die einen Herstellungsprozeß einer Halbleitervorrich­ tung einer elften Ausführungsform der Erfindung zeigt;
Fig. 65 bis 70 Querschnittsansichten, die einen Herstellungsprozeß einer Halb­ leitervorrichtung der elften Ausführungsform der Erfindung zeigen;
Fig. 71 bis 77 Querschnittsansichten, die einen Herstellungsprozeß einer Halb­ leitervorrichtung einer zwölften Ausführungsform der Erfindung zeigen;
Fig. 78 und 79 Querschnittsansichten, die einen Herstellungsprozeß einer Halb­ leitervorrichtung einer dreizehnten Ausführungsform der Erfindung zeigen;
Fig. 80 ist eine Draufsicht, die einen Herstellungsprozeß einer Halbleitervor­ richtung der dreizehnten Ausführungsform der Erfindung zeigt;
Fig. 81 eine Querschnittsansicht, die einen Herstellungsprozeß einer Halbleiter­ vorrichtung der dreizehnten Ausführungsform der Erfindung zeigt;
Fig. 82 eine Draufsicht, die einen Herstellungsprozeß der Halbleitervorrichtung der dreizehnten Ausführungsform der Erfindung zeigt;
Fig. 83 eine Querschnittsansicht, die einen Herstellungsprozeß einer Halbleiter­ vorrichtung der dreizehnten Ausführungsform der Erfindung zeigt;
Fig. 84 eine Draufsicht, die einen Herstellungsprozeß einer Halbleitervorrich­ tung der dreizehnten Ausführungsform der Erfindung zeigt;
Fig. 85 bis 93 Querschnittsansichten und eine Draufsicht, die einen Herstel­ lungsprozeß einer Halbleitervorrichtung einer dreizehnten Ausführungs­ form der Erfindung zeigen;
Fig. 94 eine Querschnittsansicht, die einen Herstellungsprozeß einer Halbleiter­ vorrichtung einer vierzehnten Ausführungsform der Erfindung zeigt;
Fig. 95 und 96 sind Draufsichten, die einen Herstellungsprozeß einer Halbleiter­ vorrichtung der vierzehnten Ausführungsform der Erfindung zeigen;
Fig. 97 bis 99 sind Querschnittsansichten und eine Draufsicht, die einen Her­ stellungsprozeß einer Halbleitervorrichtung der vierzehnten Ausfüh­ rungsform der Erfindung zeigen;
Fig. 100 bis 104 sind Querschnittsansichten, die einen Herstellungsprozeß einer Halbleitervorrichtung einer fünfzehnten Ausführungsform der Erfin­ dung zeigen;
Fig. 105 bis 113 sind Querschnittsansichten, die einen Herstellungsprozeß einer Halbleitervorrichtung einer sechzehnten Ausführungsform der Erfin­ dung zeigen;
Fig. 114 eine Querschnittsansicht, die einen Herstellungsprozeß einer Halblei­ tervorrichtung einer siebzehnten Ausführungsform der Erfindung zeigt;
Fig. 115 eine Draufsicht, die einen Herstellungsprozeß einer Halbleitervorrich­ tung der siebzehnten Ausführungsform der Erfindung zeigt;
Fig. 116 bis 124 Querschnittsansichten, die einen Herstellungsprozeß einer Halbleitervorrichtung der siebzehnten Ausführungsform der Erfindung zeigen;
Fig. 125 bis 130 Querschnittsansichten, die einen Herstellungsprozeß einer Halbleitervorrichtung einer achtzehnten Ausführungsform der Erfin­ dung zeigen;
Fig. 131 eine Draufsicht eines Aufbaus einer der Anmelderin bekannten Halblei­ tervorrichtung;
Fig. 132 eine Querschnittsansicht entlang der Linie 100-100 in Fig. 131;
Fig. 133 eine Querschnittsansicht entlang der Linie 200-200 in Fig. 131;
Fig. 134 eine Draufsicht, die eine durch einen Justierfehler in Richtung der Gatebreite verursachte Schwierigkeit zeigt;
Fig. 135 eine Querschnittsansicht entlang der Linie 100-100 in Fig. 134;
Fig. 136 eine Draufsicht, die eine durch eine Fehljustierung eines Kontaktlochs verursachte Schwierigkeit zeigt; und
Fig. 137 eine Querschnittsansicht entlang der Linie 200-200 in Fig. 136.
Im folgenden werden die Ausführungsformen der Erfindung beschrieben.
1. Ausführungsform
Fig. 1 bis 17 sind Querschnittsansichten, eine Draufsicht (seitliche Schnittan­ sicht) und eine perspektivische Ansicht, die ein Verfahren zur Herstellung einer Halbleitervorrichtung entsprechend der ersten Ausführungsform der Erfindung zeigen. Mit Bezug zu Fig. 14 wird ein Aufbau der erstem Ausführungsform im folgenden beschrieben. Es ist ein Paar von stark dotierten Dotierungsdiffu­ sionsschichten 13, die voneinander um einen vorbestimmten Abstand entfernt sind, so daß ein Kanalbereich dazwischen definiert ist, in einem aktiven Bereich einer Hauptoberfläche eines Halbleitersubstrats 1 gebildet. Es sind schwach dotierte Dotierungsdiffusionsschichten 11 an entgegengesetzten Seitenenden der stark dotierten Dotierungsdiffusionsschichten 13 gebildet. Die stark dotier­ ten Dotierungsdiffusionsschichten und die schwach dotierten Dotierungsdiffu­ sionsschichten 11 bilden Source/Drainbereiche einer LDD-Struktur. Eine ionenimplantierte Schicht 5a, die eine Kanalstoppschicht bildet, ist benachbart zu dem aktiven Bereich gebildet. Es ist eine ionenimplantierte Schicht 5b unter dem aktiven Bereich gebildet. Die ionenimplantierten Schichten 5a und 5b weisen zu der schwach dotierten Dotierungsdiffusionsschicht 11 und der stark dotierten Dotierungsdiffusionsschicht 13 einen entgegengesetzten Leitungstyp auf. Es ist ein erster Isolierfilm 2 auf einem Elementtrennbereich des Halblei­ tersubstrates 1 gebildet. Es ist ein zweiter Isolierfilm 3 auf dem ersten Iso­ lierfilm 2 gebildet. Der erste und der zweite Isolierfilm 2 und 3 bilden einen Elementtrennfilm. Der erste Isolierfilm 2 ist beispielsweise aus einem Sili­ ziumoxidfilm gemacht und weist eine Dicke von ungefähr 50 nm auf. Der zweite Isolierfilm 3 ist beispielsweise aus einem Siliziumnitridfilm gemacht und weist eine Dicke von ungefähr 400 nm auf.
Der zweite Isolierfilm 3, der den Elementtrennfilm bildet, weist eine flache obere Oberfläche auf. Es ist eine Transistoröffnung 4 zum Bilden eines Tran­ sistors in Bereichen des ersten und des zweiten Isolierfilms 2 und 3 gebildet, die oberhalb des aktiven Bereiches angeordnet sind. Die Transistoröffnung 4 ist mit einer Gateelektrode 10 und einem Paar von Source/Drainelektroden 14 gefüllt. Die Gateelektrode 10 ist auf dem Kanalbereich mit einem dazwischen­ liegenden Gateisolierfilm 9 gebildet. Die Source/Drainelektroden 14 sind in Kontakt mit den stark dotierten Dotierungsdiffusionsschichten 13. Die Seiten­ wandisolierfilme 12 sind zwischen der Gateelektrode 10 und den Source/Drainelektroden 14 und zwischen den Source/Drainelektroden 14 und dem ersten und dem zweiten Isolierfilm 2 und 3 gebildet. Die Seitenwandiso­ lierfilme 12 trennen die Gateelektrode 10 elektrisch von den paarweise ange­ ordneten Source/Drainelektroden 14.
Die obere Oberflächen der Gateelektrode 10 und der paarweise angeordneten Source/Drainelektroden 14 sind im wesentlichen auf dem gleichen Niveau wie die obere Oberfläche des zweiten Isolierfilms 3 angeordnet. Damit sind die oberen Oberflächen des zweiten Isolierfilms 3, der Gateelektrode 10 und der paarweise angeordneten Source/Drainelektroden 14 vollständig flach. Ein Sperrmetall bzw. Barrierenmetall 15 und eine erste Verbindung 16 sind mit der oberen Oberfläche von einer der Source/Drainelektroden 14 elektrisch verbun­ den. Ein Zwischenschichtisolierfilm 17 bedeckt den zweiten Isolierfilm 3, den Seitenwandisolierfilm 12, die paarweise angeordneten Source/Drainelektroden 14 und die Gateelektrode 10. In einem Bereich des Zwischenschichtisolierfilms, der oberhalb der anderen der Source/Drainelektroden 14 angeordnet ist, ist ein Kontaktloch 18 gebildet. Dort ist ein Sperrmetall 19 mit einem Abschnitt, der in dem Kontaktloch 18 angeordnet ist und in Kontakt mit der oberen Ober­ fläche der anderen der Source/Drainelektroden 14 ist, gebildet. Es ist eine zweite Verbindung 20 auf der oberen Oberfläche des Sperrmetalls 19 gebildet.
Entsprechend dem Aufbau der ersten Ausführungsform, wie oben beschrieben, ist die Gateelektrode 10 innerhalb der Transistoröffnung 4, die in dem ersten und dem zweiten Isolierfilm 2 und 3, die den Elementtrennfilm bilden, gebildet ist, vorgesehen. Daher ist das Ende der Gateelektrode 10 in einer selbstjustie­ renden Art definiert und steht nicht aus der Transistoröffnung 4 heraus. Folg­ lich ist es im Gegensatz zu dem in Fig. 131 und 132 gezeigten, der Anmelderin bekannten Aufbau nicht notwendig, einen Justierspielraum La vorzusehen, der eine Justiergenauigkeit der Gateelektrode berücksichtigt. Folglich kann im Vergleich zum Stand der Technik der Aufbau aufgrund des Beseitigens des Justierspielraums La zu einem höheren Grad integriert werden. Da die oberen Oberflächen der Gateelektrode 10 und der paarweise angeordneten Source/Drainelektroden 14, die die Transistoröffnung 4 füllen, auf einem in wesentlichen gleichen Niveau wie die obere Oberfläche des zweiten Isolierfilms 3 angeordnet sind, kann die Ebenheit des gesamten Aufbaus verbessert werden. Dies ermöglicht eine einfache Bemusterung zum Bilden von Verbindungen und anderem in späteren Schritten. In dem Aufbau der ersten Ausführungsform tritt im Gegensatz zu dem in Fig. 136 und 137 gezeigten, der Anmelderin bekannten Aufbau kein Problem auf, sogar wenn das Ende des Kontaktloches 18 oberhalb des zweiten Isolierfilms 18 angeordnet ist. In dem in Fig. 14 gezeigten Aufbau der ersten Ausführungsform erstreckt sich im Gegensatz zu dem in Fig. 136 und 137 gezeigten, der Anmelderin bekannten Aufbau das Kontaktloch 18 nicht bis zu dem Halbleitersubstrat 1, so daß ein Übergang nicht zerstört ist. Damit kann bei dem in Fig. 14 gezeigten Aufbau der ersten Ausführungsform der in Fig. 131 und 134 gezeigte Justierspielraum Lb Null oder negativ sein. Dies er­ möglicht eine höhere Integration.
Im folgenden wird mit Bezug zu Fig. 1 bis 17 ein Herstellungsprozeß der Halbleitervorrichtung der ersten Ausführungsform beschrieben.
Wie in Fig. 1 gezeigt ist, wird ein erster Isolierfilm 2 mit einer Dicke von un­ gefähr 50 nm, der aus einem Siliziumoxidfilm gemacht ist, auf dem Halbleiter­ substrat 1 durch ein CVD-Verfahren oder ein thermisches Oxidationsverfahren gebildet. Es wird ein zweiter Isolierfilm 3 mit einer Dicke von ungefähr 400 nm, der aus einem Material (z. B. Siliziumnitrid) gemacht ist, das zu dem des ersten Isolierfilms 2 verschieden ist, auf dem ersten Isolierfilm 2 gebildet. Diese zwei geschichteten Isolierfilme bilden den Elementtrennfilm.
Dann werden, wie in Fig. 2 gezeigt ist, vorbestimmte Bereiche des zweiten und des ersten Isolierfilms 3 und 2 nacheinander durch Photolithographie und ein RIE- (Reaktives Ionenätzen) Verfahren geätzt, so daß eine Transistoröffnung 4, die sich bis zu der Oberfläche des Halbleitersubstrats 1 erstreckt, gebildet wird. Die Transistoröffnung 4 weist Größen von beispielsweise 1,2 µm × 0,6 µm auf. In diesem Fall geht die Gatebreite bis 0,6 µm. In diesem Zustand wird eine Ionenimplantation bewirkt, so daß Bor (B) in einem Abschnitt nahe einer Übergangsstelle zwischen dem ersten Isolierfilm 2 und dem Halbleitersubstrat 1 unter den Bedingungen von 100-300 keV und 1 × 1012-1 × 1013 cm-2 implantiert wird, wodurch eine P-Typ ionenimplantierte Schicht 5a gebildet wird. Die ionenimplantierte Schicht 5a bildet eine Kanalstoppschicht und weist somit eine Wirkung der Elementtrennung auf. Die ionenimplantierte Schicht 5a kann in einer selbstjustierenden Art von dem Elementtrennfilm (2 und 3) gebildet wer­ den. In diesem Schritt wird eine ionenimplantierte Schicht 5b in einer Position gebildet, die unter der Transistoröffnung 4 angeordnet ist und die um ungefähr einige 100 nm tiefer als die Oberfläche des Halbleitersubstrats 1 ist. Die ionenimplantierte Schicht 5b beeinflußt nicht die Transistoreigenschaften.
Wie in Fig. 3 gezeigt ist, wird der dritte Isolierfilm 6 mit einer Dicke von un­ gefähr 500 nm, der aus einem Material (z. B. Siliziumoxid) gebildet ist, das sich von dem des zweiten Isolierfilms 3 unterscheidet, durch das CVD-Verfahren gebildet. Der dritte Isolierfilm 6 wird gebildet, so daß die Transistoröffnung 4 gefüllt wird. Danach wird ein oberer Abschnitt des dritten Isolierfilms 6 durch ein Polier- bzw. Schleifverfahren oder ein Zurückätzverfahren entfernt, so daß der dritte Isolierfilm 6, wie in Fig. 4 gezeigt ist, selektiv in der Transistoröff­ nung 4 zurück bleibt. Bei dem Prozeß des Polierens bzw. des Ätzens des drit­ ten Isolierfilms 6 dient der aus dem Siliziumnitridfilm gebildete zweite Iso­ lierfilm 3 als ein Stopper, so daß der dritte Isolierfilm 6 einfach geebnet wer­ den kann.
Ein Photoresist 7, der eine Ätzmaske zum Bilden der Gateelektrode bildet, wird durch Photolithographie gebildet. Fig. 5 ist eine Draufsicht, die diesen Schritt zeigt. Ein Muster des Photoresist 7 weist eine Konfiguration auf, durch die eine Öffnung für die Gateelektrode gebildet werden kann, und ein Muster für die Öffnung für die Gateelektrode weist eine Länge in der Richtung entlang der Linie 100-100 auf, die länger ist als der dritte Isolierfilm 6 in derselben Richtung. Daher werden der dritte und der zweite Isolierfilm 6 und 3 partiell durch die Öffnung in dem Photoresist 7, wie in Fig. 5 gezeigt ist, freigelegt. Eine Breite von jedem freigelegten Abschnitt des zweiten Isolierfilms 3 ist gleich zu dem Spielraum La, der durch die Berücksichtigung der Justierge­ nauigkeit der Photolithographie bestimmt ist. Beispielsweise ist eine Breite L der Öffnung des Photoresists 7 in der Richtung entlang der Linie 200-200 in Fig. 5 0,3 µm. Die Breite L bestimmt und ist gleich einer Gatelänge. Eine Länge der Gateelektrode in Richtung entlang der Linie 100-100 wird als Gatebreite bezeichnet und eine Länge davon in der Richtung entlang der Linie 200-200 wird als Gatelänge bezeichnet.
Danach wird der dritte Isolierfilm 6 unter Verwendung des Photoresists 7 als Maske selektiv geätzt, wodurch eine Gateelektrodenöffnung 8, d. h. eine Öff­ nung für die Gateelektrode, wie in Fig. 6 gezeigt ist, gebildet wird. Fig. 6 ist eine Querschnittsansicht entlang der Linie 200-200 in Fig. 5. In dem Schritt des Bildens der Gateelektrodenöffnung 8 kann nur der dritte Isolierfilm 6 selektiv entfernt werden, sogar wenn das Ätzen unter Verwendung des Photo­ resists 7 als Maske durchgeführt wird, da der zweite Isolierfilm 3 (Siliziumnitridfilm) aus einem Material gemacht ist, das sich von dem des drit­ ten Isolierfilms (Siliziumoxidfilm) unterscheidet. Danach wird der Photoresist 7 entfernt.
Wie in Fig. 7 gezeigt ist, wird ein Gateisolierfilm 9 mit einer Dicke von 5 nm, der beispielsweise aus einem Siliziumoxidfilm gemacht ist, auf der Hauptober­ fläche des Halbleitersubstrats 1 in der Gateelektrodenöffnung 8 durch das Verfahren der thermischen Oxidation oder durch das CVD-Verfahren gebildet. Wenn das CVD-Verfahren verwendet wird, um den Gateisolierfilm 9 zu bilden, wird der Gateisolierfilm 9 auch auf der Seitenwand der Gateelektrodenöffnung 8 gebildet. Es ist jedoch ein Abschnitt der Gateelektrodenöffnung 8, der ein anderer Abschnitt als der für die Gateelektrode ist, mit dem dritten Isolierfilm 6 bedeckt. Daher ist die resultierende Struktur im wesentlichen gleich zu der Struktur, bei der der Gateisolierfilm 9 selektiv auf der Oberfläche des Kanalbe­ reiches des Transistors in dem Halbleitersubstrat 1 gebildet wird.
Dann wird ein elektrisch leitender Film 10a mit 0,5 µm oder mehr, der bei­ spielsweise aus einer polykristallinen Siliziumschicht, einer Metallsilizidschicht oder aus einem Metallnitridfilm gemacht ist, durch das CVD-Verfahren gebil­ det, so daß die Gateelektrodenöffnung 8 mit dem leitenden Film 10a gefüllt wird. Die obere Oberfläche des leitenden Films 10a wird poliert oder zurück­ geätzt, so daß ein leitender Film 10a nur in der Gateelektrodenöffnung 8 zurückgelassen wird, wodurch die Gateelektrode 10, wie in Fig. 8 gezeigt ist, fertiggestellt wird. In dieser Art wird die Gateelektrode 10 in einer selbst­ justierenden Art auf dem selektiv gebildeten Gateisolierfilm 9 gebildet. Die Abmessungen der Gateelektrode 10 sind durch die Abmessungen der Gateelek­ trodenöffnung 8 bestimmt. In diesem Fall ist die Gatelänge 0,3 µm und die Gatebreite ist 0,6 µm. In diesem Schritt wird die Gateelektrode 10 auf dem Gateisolierfilm 9 gebildet, aber die Gatelektrode 10 wird im Gegensatz zu dem der Anmelderin bekannten Herstellungsverfahren aufgrund der Verwendung des dünnen Gateisolierfilms 9 als Ätzstopp nicht geätzt. Daher treten solche Schwierigkeiten, daß der Gateisolierfilm 9 während des Ätzens verschwindet und damit die Oberfläche des Halbleitersubstrat 1 geätzt wird nicht auf.
Dann wird der dritte Isolierfilm 6 unter Verwendung des zweiten Isolierfilms 3 als Ätzmaske entfernt, so daß ein in Fig. 9 gezeigte Struktur gebildet wird. Unter Verwendung des ersten Isolierfilms 2, des zweiten Isolierfilms 3 und der Gateelektrode 10 als Maske wird Arsen (As), Phosphor (P) oder ähnliches unter den Bedingungen von einigen 10 Kiloelektronenvolt (keV) und 1 × 1013- 1 × 1014 cm-2 ionenimplantiert, so daß die leichtdotierten Dotierungsdiffusions­ schichten 11 gebildet werden.
Danach wird ein Isolierfilm (nicht gezeigt) mit einer Dicke von 50 nm, der bei­ spielsweise aus einem Siliziumoxidfilm gemacht ist, durch das CVD-Verfahren gebildet und dann wird dieser Isolierfilm durch das RIE-Verfahren geätzt, so daß die Seitenwandisolierfilme 12 in der in Fig. 10 gezeigten Konfiguration gebildet werden. Danach wird Arsen (As), Phosphor (P) oder ähnliches unter den Bedingungen von einigen 10 Kiloelektronenvolt (keV) und 1 × 1015- 1 × 1016 cm-2 unter Verwendung der Seitenwandisolierfilme 12, des ersten Iso­ lierfilms 2, des zweiten Isolierfilms 3 und der Gateelektrode 10 als Maske ionenimplantiert, so daß stark dotierte Dotierungsdiffusionsschichten 13 gebil­ det werden. Die leicht dotierten Dotierungsdiffusionsbereiche und die stark dotierten Dotierungsdiffusionsschichten 13 bilden die Source/Drainbereiche mit einer der Anmelderin bekannten LDD-Struktur. Danach wird eine zu dem Bil­ den der Gateelektrode 10, das schon mit Bezug zu Fig. 7 und 8 beschrieben wurde, ähnliche Art ausgeführt, so daß der Leitungsfilm (z. B. polykristalline Siliziumschicht, Metallsilizidschicht oder Metallnitridfilm) durch das CVD- Verfahren gebildet wird und es wird ein Schleifen, Polieren oder Zurückätzen durchgeführt, so daß die Source/Drainelektroden 14, die Abschnitte der Tran­ sistoröffnung 4 füllen, die nicht durch die Gateelektrode 10, wie in Fig. 11 ge­ zeigt ist, belegt sind, gebildet werden. Die Gateelektrode 10 ist durch die Sei­ tenwandisolierfilme 12 von den paarweise angeordneten Source/Drain­ elektroden 15 elektrisch getrennt. Die Seitenwandisolierfilme 12 und die paar­ weise angeordneten Source/Drainelektroden 14, die nach dem Bilden der Gateelektrode 10 gebildet werden, werden in einer selbstjustierenden Art ge­ bildet, so daß Photolithographie nicht benötigt wird. Daher können Source/Drainelektroden 14 mit einer Größe gebildet werden, die kleiner ist als die Grenze der Photolithographie.
Fig. 12 ist eine Querschnittsansicht entlang der Linie 100-100 in Fig. 5 und zeigt den gleichen Schritt, wie der in Fig. 11. Wie in Fig. 11 und 12 gezeigt ist, unterscheidet sich die Gateelektrode 10 in dieser ersten Ausführungsform von der der Anmelderin bekannten Gateelektrode dadurch, daß sie innerhalb der Transistoröffnung 4, die in dem Elementtrennfilm gebildet ist, gebildet ist, so daß das Ende der Gateelektrode 10 in einer selbstjustierenden Art festgelegt ist. Daher ragt das Ende der Gateelektrode 10 nicht aus der Transistoröffnung 4 heraus. Somit wird der Justierspielraum La, der für den Photoresist in Fig. 5 berücksichtigt wird, in der fertiggestellten Halbleitervorrichtung im wesent­ lichen Null sein.
Fig. 13 ist eine perspektivische Ansicht, die den Schritt in Fig. 11 und 12 zeigt. In dem in Fig. 13 gezeigten Aufbau der ersten Ausführungsform füllen die Gateelektrode 10 und die paarweise angeordneten Source/Drainelektroden 14, die den Transistor bilden, den durch den Elementtrennfilm (2 und 3) defi­ nierten Bereich und die Halbleitervorrichtung weist eine komplett flache Kon­ figuration auf. Entsprechend den oben beschriebenen Schritten wird ein Hauptabschnitt des MISFET gebildet. Danach werden leitende Verbindungen für die Versorgung der entsprechenden Elektroden mit geeigneten Potentialen in einer Art gebildet, die zu der der Anmelderin bekannten Halbleitervorrich­ tung ähnlich ist.
Genauer wird nach dem Bilden des Sperrmetalls 15 mit einer Dicke von 100 nm, der durch das CVD-Verfahren, PVD-Verfahren oder ähnlichem, wie in Fig. 14 gezeigt ist, aus TiN gemacht ist, eine erste Verbindung 16 mit einer Dicke von ungefähr 400 nm, die aus einer Aluminiumverbindung gemacht ist, auf dem Sperrmetall 15 durch beispielsweise das PVD- oder das CVD-Verfahren gebil­ det. Die erste Verbindung 16 wird mit der Gateelektrode 10 oder einer der paarweise angeordneten Source/Drainelektroden 14 verbunden. In dem in Fig. 14 gezeigten Aufbau, wird die erste Verbindung 16 mit einer der Source/Drainelektroden 14 verbunden. Nach dem Bilden des Zwischenschicht­ isolierfilms 17 mit einer Dicke von 800 nm, der beispielsweise aus einem Sili­ ziumoxidfilm gemacht ist, durch das CVD-Verfahren oder ähnlichem wird ein Kontaktloch 18 gebildet. Nach dem Bilden des Sperrmetalls 19 im Kontaktloch 18 wird eine zweite Verbindung 20, die aus einem leitenden Film, wie z. B. aus einem Aluminiumverbindungsfilm, gemacht ist, gebildet. Die zweite Verbindung 20 wird mit der einen der Elektroden verbunden. In dem in Fig. 14 gezeigten Aufbau ist sie mit der anderen der Source/Drainelektroden 14 verbunden. Wie in Fig. 14 gezeigt ist, ist das Ende des Kontaktloches 18 oberhalb des zweiten Isolierfilms 3, der den Elementtrennfilm bildet, angeordnet.
In der oben beschriebenen ersten Ausführungsform wird die ionenimplantierte Schicht 5a, die die Kanalstoppschicht bildet, nach dem Bilden des Ele­ mentrennfilmes (2 und 3) gebildet. Die Erfindung ist jedoch nicht darauf be­ schränkt und der Elementtrennfilm (2 und 3) kann nach dem Bilden der ionenimplantierten Schicht 5a, die als Kanalstoppschicht dient, gebildet wer­ den. Genauer kann der in Fig. 1 gezeigte Elementtrennfilm (2 und 3) nach dem die ionenimplantierte Schicht 5a, die die Kanalstoppschicht bildet, durch Ionenimplantation von beispielsweise Bor in das Halbleitersubstrat 1 unter den Bedingungen von 10 bis 20 keV und 1 × 1012-1 × 1013 cm-2 gebildet ist, gebildet werden.
Wie oben beschrieben, verwendet die erste Ausführungsform den Ele­ menttrennfilm mit einer Zweischichtstruktur, wobei er aus einer ersten Isolier­ schicht 2, die aus einem Siliziumoxidfilm gemacht ist, und einer zweiten Iso­ lierschicht 3, die aus einem Siliziumnitridfilm gemacht ist, gebildet ist. Der Grund dafür ist der folgende. Wenn ein Siliziumnitridfilm in direkten Kontakt mit dem Halbleitersubstrat 1 wäre, würde ein nicht notwendiger Übergangs­ pegel auftreten und damit würden die Trenneigenschaften beeinträchtigt wer­ den. Der Siliziumnitridfilm wird als die obere Schicht wegen des folgenden Grundes gebildet. Bei dem Schritt des Glättens des dritten Isolierfilms durch Polieren kann das Glätten technisch einfacher bei einer solchen Struktur be­ wirkt werden, bei der der dritte Isolierfilm, der poliert werden soll, aus dem Siliziumoxidfilm gebildet ist und bei der der zweite Isolierfilm 3, der den Polierstopp bildet, aus einem Siliziumnitridfilm mit einer geringeren Polierrate gebildet ist.
Obwohl als ein Beispiel dieser Ausführungsform der NMISFET beschrieben wurde, kann die Erfindung auch auf einem PMISFET angewendet werden. Das Halbleitersubstrat kann ein SOI- (Silizium auf Isolator) Substrat sein. Obwohl die Ausführungsform in Verbindung mit dem MISFET mit der LDD-Struktur beschrieben wurde, ist die Erfindung nicht darauf beschränkt und kann auf einem MISFET angewendet werden, bei dem nur leicht dotierte Dotierungsdiffusionsschichten 11 oder stark dotierte Dotierungsdiffusionsschichten 13 gebil­ det werden.
Jede der Source/Drainelektroden 14 kann ein Metallnitridfilm sein, der z. B. aus TiN gemacht ist, oder kann ein geschichteter Film sein, der aus einem Metall­ nitridfilm und einem Metallsilizidfilm gemacht ist. Wenn eine Metallsilizid­ schicht auf der stark dotierten Dotierungsdiffusionsschicht 13 gebildet wird, kann eine thermische Behandlung in einem späteren Schritt (z. B. thermische Behandlung zum Verfließen in dem Fall, bei dem der Zwischenschichtisolierfilm 17 aus einem BPSG-Film gemacht ist) eine Diffusion der in den stark dotierten Dotierungsdiffusionsschichten 13 enthaltenen Dotierung in die Source/Drainelektroden 14 verursachen, was die Konzentration der Dotierung in den stark dotierten Dotierungsdiffusionsschichten 13 reduziert. Source/Drainelektroden 14, die aus einem Metallnitridfilm gemacht sind, können die Diffusion der Dotierung verhindern. Es ist jedoch vorteilhaft eine Titansilizidschicht mit einer Dicke von ungefähr 20 nm an einer Übergangsstelle zwischen dem Metallnitridfilm und der stark dotierten Dotierungsdiffusions­ schicht 13 zu bilden, so daß eine Erhöhung des Kontaktwiderstandes zwischen dem Metallnitridfilm und der stark dotierten Dotierungsdiffusionsschicht 13 verhindert wird.
Die Gateelektrode 10 und die Source/Drainelektroden 14 können aus Filmen oder Schichten, die nicht polykristalline Siliziumschichten sind, gemacht wer­ den. Speziell können sie amorphe Siliziumschichten, Metallsilizidschichten (z. B. TiSi2, MoSi2, WSi2, TaSi2, CoSi2, NiSi2, PtSi2 oder PdSi2), Metallnitrid­ filme (z. B. TiN, TaN, WN, MoN), Metallfilme (z. B. W, Mo, Ta, Ni, Ti, Co, Al, Cu) oder geschichtete Filme, die aus einer Kombination von diesen gebildet sind, sein. Der Metallsilizidfilm kann durch das CVD-Verfahren oder durch das Salizideverfahren gebildet werden. Die leitenden Filme, die jede Elektroden bilden, können Dotierungen, wie z. B. P, As oder B, enthalten. Diese Dotierung kann in den leitenden Film durch Mischen von Gasen, wie z. B. AsH3, PH3, B2H6, die diese Elemente enthalten, in dem Abscheidungsprozeß oder durch Ionenimplantation hinzugefügt werden. Die schwach und die stark dotierten Dotierungsdiffusionsschichten 11 und 13 können durch Diffusion der Dotierung von dem leitenden Film, der diese enthält, gebildet werden. Die schwach dotierte Dotierungsdiffusionsschicht 11 kann in einer solchen Art gebildet wer­ den, daß der Seitenwandisolierfilm 12, der aus einem PSG-Film gemacht ist, gebildet wird und das dann Phosphor (P) von dem Seitenwandisolierfilm 12 diffundiert wird. Der Gateisolierfilm 9 kann ein anderer Film als der Sili­ ziumoxidfilm sein. Speziell kann er ein Siliziumnitridfilm oder ein geschichteter Film, der aus einem Siliziumnitridfilm und aus einem Siliziumoxidfilm gebildet ist, sein.
Bei dem MISFET der ersten Ausführungsform ist die Gateelektrode 10 von den Source/Drainelektroden 14 durch die Seitenwandisolierfilme 12 getrennt. Der Seitenwandisolierfilm 12 weist im allgemeinen einen abgeschrägten oberen Ab­ schnitt auf. Somit weist ein Abschnitt des Seitenwandisolierfilms 12 eines höheren Niveaus eine kleinere Dicke auf. Daher kann ein höherer Abschnitt des Seitenwandisolierfilms 12 mehr ungenügende Isoliereigenschaften aufweisen.
Fig. 15 ist eine Querschnittsansicht, die mit einem vergrößerten Maßstab einen Abschnitt zeigt, bei dem die Gateelektrode 10 von den Source/Drainelektroden 14 durch die Seitenwandisolierfilme 12 getrennt ist und der dem Schritt in Fig. 11 entspricht. Nach dem in Fig. 11 und 15 gezeigten Schritt können die Gateelektrode 10 und die Source/Draineelektroden 14 um eine Dicke geätzt werden, die der Dicke des Seitenwandisolierfilmes 12 entspricht, um die Isolie­ rung zwischen der Gateelektrode 16 und den Source/Drainelektroden 14, wie in Fig. 16 gezeigt ist, sicherzustellen. Gleichzeitig können der Seitenwandiso­ lierfilm 12 und der zweite Isolierfilm 3 (siehe Fig. 11) poliert und geglättet werden, wodurch eine in Fig. 17 gezeigte Struktur gebildet wird. Der in Fig. 15 bis 17 gezeigte Herstellungsprozeß kann angewendet werden. Dies kann weiter die Isolierung zwischen der Gateelektrode 10 und den Source/Drainelektroden 14 sicherstellen.
Da die erste Ausführungsform nicht die der Anmelderin bekannte LOCOS- Trennung sondern den aus einem zweischichtigen ebenen Isolierfilm gebildeten Trennfilm verwendet, ist es möglich den so genannten Kurzkanaleffekt, d. h. Reduzierung der wesentlichen Kanalbreite aufgrund eines Vogelschnabels, der in dem Fall der LOCOS-Trennung auftreten kann, zu verhindern. Da der MISFET in der ersten Ausführungsform eine komplett ebene Struktur aufweist, kann auch der Vorteil erreicht werden, daß die Strukturierung für die Verbin­ dungen auf dem obigen Transistor einfach durchgeführt werden kann.
Wie in Fig. 18 gezeigt ist, kann die Gateelektrode aus einer polykristallinen Siliziumschicht 10a und einer Metallsilizidschicht 10b gebildet werden und kann jede Source/Drainelektrode 14 aus einer polykristallinen Siliziumschicht 14a und einer Metallsilizidschicht 14b gebildet werden. In diesem Fall weisen die polykristallinen Siliziumschichten 10a und 14a U-förmige Profile auf und die Metallsilizidschichten 10b und 14b füllen jeweils den Raum in den polykri­ stallinen Siliziumschichten 10a und 14a. Spezifische Schritte zur Herstellung der Gateelektrode 10 werden im folgenden mit Bezug zu Fig. 10 bis 22 be­ schrieben. Wie in Fig. 19 gezeigt ist, wird, wenn die Gateelektrodenöffnung 8, d. h. die Öffnung für die Gateelektrode, eine Breite von 0,3 µm (300 nm) in der Richtung entlang der Linie 200-200 aufweist, die polykristalline Silizium­ schicht 10a mit einer Dicke von ungefähr 50 nm entlang der Boden unter der Seitenoberfläche der Gateelektrodenöffnung 8 und entlang den oberen Ober­ flächen des dritten und des zweiten Isolierfilmes 6 und 3 gebildet. Die Metall­ silizidschicht 10b mit einer Dicke von 100 nm oder mehr, die beispielsweise aus WSi2 oder TiS2 gebildet ist, wird auf der polykristallinen Siliziumschicht 10a gebildet. Die so gebildete Metallsilizidschicht 10b weist einen Abschnitt auf, der einen Raum in dem U-förmigen Abschnitt der polykristallinen Silizium­ schicht 10a füllt. Danach wird CMP (Chemisch/Mechanisches Polieren) oder Zurückätzen durchgeführt, so daß selektiv obere Abschnitte der Metallsilizid­ schicht 10b und der polykristallinen Siliziumschicht 10a entfernt werden, so daß die in Fig. 20 gezeigte Konfiguration fertiggestellt wird. Danach wird eine Dotierung, wie z. B. (As) oder (P) in die polykristalline Siliziumschicht 10a und die Metallsilizidschicht 10b, wie in Fig. 21 gezeigt ist, ionenimplantiert. Auf­ grund dieser Ionenimplantation wird eine größere Dotierungsmenge in einem tieferen Abschnitt der polykristallinen Siliziumschicht 10a implantiert und damit wird es, wie in Fig. 22 gezeigt ist, verteilt. Ein Dotierungsdiffusionsef­ fekt in der Metallsilizidschicht 10b ist vorteilhaft. Im Gegensatz dazu ist der Dotierungsdiffusionseffekt in der polykristallinen Siliziumschicht 10b nicht gut. Daher wird eine thermische Behandlung bei 800-850°C für 20 bis 60 Minu­ ten durchgeführt, so daß die in den oberen Abschnitt der Metallsilizidschicht 10b implantierte Dotierung gleichmäßig in die Metallsilizidschicht 10b diffun­ diert und auch in die Seiten- und Bodenabschnitte der polykristallinen Sili­ ziumschicht 10a diffundiert, wie in Fig. 22 gezeigt ist. Daher diffundiert die Dotierung auch gleichmäßig in die polykristalline Siliziumschicht 10a. Auf­ grund des Aufbaus, bei dem die Gateelektrode 10 aus einer U-förmigen poly­ kristallinen Siliziumschicht 10a und einer Metallsilizidschicht 10b, die den Raum davon füllt, aufgebaut ist und bei dem sie den oben beschriebenen guten Dotierungsdiffusionseffekt aufweist, kann die Dotierung gleichmäßig in die polykristalline Siliziumschicht 10a diffundieren. Daher ist es möglich eine solche Schwierigkeit zu verhindern, daß, wenn eine Spannung an die Gateelek­ trode angelegt wird, die polykristalline Siliziumschicht verarmt wird und das Vth des MISFETs unnötig ansteigt.
2. Ausführungsform
Fig. 23 und 24 sind Querschnittsansichten, die einen Herstellungsprozeß einer Halbleitervorrichtung in der zweiten Ausführungsform der Erfindung zeigen. Wie in Fig. 24 gezeigt ist, weist die zweite Ausführungsform einen solchen ausgeprägten Aufbau auf, zusätzlich zu dem ausgeprägten Aufbau der ersten Ausführungsform, daß eine Dotierungsdiffusionsschicht 21, die in dem Kanal­ bereich eine kanaldotierte Schicht zur Steuerung einer Einsatzspannung eines Transistors oder eine Punsch-Through-Stoppschicht zum Unterdrücken des Punsch-Through bildet, selektiv nur unter der Gateelektrode gebildet ist. Ein spezieller Herstellungsprozeß ist wie folgt. Nach dem in Fig. 6 gezeigten Schritt der ersten Ausführungsform wird Bor (B) bei den Bedingungen von 5- 30 keV und 1 × 1013-1 × 1014 cm-2 unter Verwendung des ersten, des zweiten und des dritten Isolierfilmes 2, 3 und 6 als Maske ionenimplantiert, so daß die Dotierungsdiffusionsschicht 21 in einer Position gebildet wird, die 0,1-0,2 µm tiefer als die Oberfläche des Halbleitersubstrates 1 ist. Die Dotierungsdiffu­ sionsschicht 21 ist nahe an den Übergangsbereichen der stark dotierten Dotie­ rungsdiffusionsschichten 13 gebildet. Da die Dotierungsdiffusionsschicht 21 unter Verwendung des ersten, des zweiten und des dritten Isolierfilmes 2, 3 und 6 als Maske gebildet wird, wird sie weder unter dem Elementtrennfilm (2 und 3) noch bei den Source/Drainbereichen gebildet.
Danach wird ein Prozeß durchgeführt, der ähnlich zu dem der ersten Ausfüh­ rungsform ist, der in Fig. 7 bis 13 gezeigt ist, wodurch die Halbleitervorrich­ tung der zweiten Ausführungsform fertiggestellt wird, wie in Fig. 24 gezeigt ist.
In dem der Anmelderin bekannten Herstellungsverfahren wird, wenn eine Ionenimplantation mit einer Maske durchgeführt wird, die aus dem durch das LOCOS-V 68838 00070 552 001000280000000200012000285916872700040 0002019615692 00004 68719erfahren gebildeten Elementtrennfilm gebildet ist, die ionenimplan­ tierte Schicht 21 zwangsläufig nicht nur in einem Bereich direkt unter der Gateelektrode sondern auch in einem Übergangsbereich der stark dotierten Dotierungsdiffusionsschicht gebildet. Da die Leitungstypen der ionenimplan­ tierten Schicht 21 und der stark dotierten Dotierungsdiffusionsschicht 13 zu­ einander entgegengesetzt sind, treten solche Schwierigkeiten auf, daß eine Übergangsdurchbruchsspannung eines Abschnittes, bei dem die ionenimplan­ tierte Schicht 21 die stark dotierte Dotierungsdiffusionsschicht 13 überlappt, sich erniedrigt und daß damit sich der Übergangsleckstrom erhöht oder das eine Kapazität des p-n-Übergangs sich erhöht und somit sich die An­ sprechempfindlichkeit der Vorrichtung verringert. Im Gegensatz zu dem obigen enthält die zweite Ausführungsform die ionenimplantierte Schicht (Dotierungsdiffusionsschicht) 21, die in einer selbstjustierenden Art selektiv nur direkt unter der Gatelektrode 10 gebildet wird, so daß die obigen Nachteile verhindert werden können, ohne eine zusätzliche Photolithographiemaske zu verwenden.
Um die ionenimplantierte Schicht 21 durch das der Anmelderin bekannte Her­ stellungsverfahren selektiv zu bilden, ist es notwendig, vor der Bildung der Gateelektrode einen zusätzlichen Photoresist für die Ionenimplantation durch Photolithographie zu bilden. In diesem Fall wird, da die Gateelektrode und die ionenimplantierte Schicht 21 in unterschiedlichen Photolithographieschritten gebildet werden, die ionenimplantierte Schicht 21 nicht in einer selbstjustieren­ den Art gebildet, so daß die Gateelektrode und die ionenimplantierte Schicht 21 innerhalb eines Bereiches der Justiergenauigkeit voneinander abweichen. Die ionenimplantierte Schicht 21 ist beispielsweise um ungefähr 0,1-0,2 µm gegenüber der stark dotierten Dotierungsdiffusionsschicht 13 versetzt. Daher wird die Ionenimplantation mit einer Maske durchgeführt, die 0,2 µm von jedem Ende der Gateelektrode unter Berücksichtigung der Justiergenauigkeit vor­ steht. Wenn jedoch die Breite (d. h. die Dicke) der Gateelektrode klein ist und in einem Bereich von 0,05 bis 0,1 µm liegt, überlappen sich die ionenimplan­ tierte Schicht 21 und die stark dotierte Dotierungsdiffusionsschicht 13 teil­ weise und eine Verschlechterung der Übergangsdurchbruchsspannung und Er­ höhung der Übergangskapazität tritt in dem überlappten Bereich zwangsläufig auf. Im Gegensatz dazu kann die zweite Ausführungsform die obige Schwierig­ keit lösen, da die Gateelektrode 10 und die ionenimplantierte Schicht 21 in einer selbstjustierenden Art ohne eine zusätzliche Resistmaske gebildet werden können. Die ionenimplantierte Schicht 21 in der zweiten Ausführungsform kann auf die jeweiligen Ausführungsformen, die im folgenden beschrieben werden, angewendet werden.
3. Ausführungsform
Die dritte Ausführungsform erlaubt eine Strukturierung einer Gateelektrode in ein Größe, die kleiner ist als eine zulässige minimale Größe der Photolitho­ graphie. Wie in Fig. 25 bis 28 gezeigt ist, wird im folgenden ein Herstellungs­ prozeß er dritten Ausführungsform beschrieben.
Nach dem in Fig. 4 gezeigten Schritt der ersten Ausführungsform wird ein Schritt durchgeführt, so daß eine Ätzmaske 22 mit einer Dicke von ungefähr 200 nm, die beispielsweise aus einem Siliziumnitridfilm gebildet ist, gebildet wird, wie in Fig. 25 gezeigt ist. Es wird ein Öffnungsmuster 23 für die Gateelektrode durch Photolithographie und das RIE-Verfahren gebildet. Fig. 26 ist eine Draufsicht, die Fig. 25 entspricht, und Fig. 27 ist eine Quer­ schnittsansicht entlang der Linie 200-200 in Fig. 26.
Danach wird ein Siliziumnitridfilm (nicht gezeigt) mit einer Dicke von ungefähr 50 nm beispielsweise durch das CVD-Verfahren gebildet und dann wird ein Seitenwandisolierfilm 24, wie in Fig. 27 gezeigt ist, durch das RIE-Verfahren gebildet. Die Breite des Seitenwandisolierfilms 24 hängt von der Dicke des Siliziumnitridfilms vor dem Ätzen ab. Die Seitenwandisolierfilme 24 reduzieren die Länge der Öffnung der Ätzmaske 22 entlang der Linie 200-200 um 100 nm. Der dritte Isolierfilm 6 wird unter Verwendung der Ätzmaske 22 und der Sei­ tenwandisolierfilme 24 als Maske geätzt. Danach werden, wie in Fig. 28 ge­ zeigt ist, der Isolierfilm 9 und die Gateelektrode 10 durch einen Prozeß gebil­ det, der zu dem der ersten Ausführungsform, der in Fig. 7 und 8 gezeigt ist, ähnlich ist. In diesem Prozeß wird die Gateelektrode 10 so gebildet, daß sie eine obere Oberfläche aufweist, die niedriger ist als die Ätzmaske 22 und die mit der oberen Oberfläche des dritten Isolierfilmes 6 in gleicher Ebene ist. Genauer wird die Gateelektrode 10 so gebildet, daß sie den Raum füllt, und dann wird das RIE-Verfahren durchgeführt, so daß ihre Dicke reduziert wird. Danach wird das Polieren ausgeführt, so daß die Ätzmaske 22 und die Seiten­ wandisolierfilme 24, die aus Siliziumnitridfilme gebildet sind, entfernt werden. Danach werden Schritte ausgeführt, die zu denen der ersten Ausführungsform, die in Fig. 9 bis 14 gezeigt sind, ähnlich sind.
Wie in Fig. 29 gezeigt ist, wird ein sechster Isolierfilm 33 mit einer Dicke von ungefähr 10 nm, der beispielsweise aus einem Siliziumoxidfilm gemacht ist, nach dem in Fig. 4 gezeigten Schritt gebildet und die Ätzmaske 22, die aus einem Siliziumnitridfilm mit einer Dicke von ungefähr 200 nm gebildet ist, wird auf dem sechsten Isolierfilm 33 gebildet. Danach kann ein Öffnungsmuster 23 für die Gatelektrode durch Bemustern der Ätzmaske 22 unter Verwendung des sechsten Isolierfilms 33 als Ätzstopp gebildet werden. Danach können die Sei­ tenwandisolierfilme 24 ähnlich zu den Schritten, die in Fig. 27 und 28 gezeigt sind, gebildet werden und der sechste und der dritte Isolierfilm 33 und 6 können geätzt werden, so daß die Gateelektrode 10 gebildet wird. In diesem Fall können, da der sechste Isolierfilm 33, der aus dem Siliziumoxidfilm gebil­ det ist, unter der Ätzmaske 22 und dem Seitenwandisolierfilm 24, die aus dem Siliziumnitridfilm gemacht sind, vorhanden ist, die Ätzmaske 22 und die Sei­ tenwandisolierfilme 24 einfach mit heißer Phosphorsäure entfernt werden.
4. Ausführungsform
Wenn der dritte Isolierfilm 6 nach dem Schritt der ersten Ausführungsform, der in Fig. 8 gezeigt ist, geätzt und entfernt wird, kann der Gateisolierfilm 9 lateral geätzt werden, wenn die Anisotropie des RIEs ungenügend ist. Wenn der Gateisolierfilm 9 lateral geätzt wird, wird die Gateelektrode 10 getrennt oder abgeschnitten, wenn die Gatelänge kurz ist. Ein Verfahren zur Lösung dieser Schwierigkeit wird im folgenden als Herstellungsverfahren der vierten Ausfüh­ rungsform mit Bezug zu Fig. 30 beschrieben.
Nach dem in Fig. 8 gezeigten Schritt wird der dritte Isolierfilm 6 durch das RIE-Verfahren geätzt. In diesem Schritt wird der dritte Isolierfilm 6 nicht vollständig entfernt und ein Abschnitt mit einer vorbestimmten Dicke wird zu­ rückgelassen. Der verbleibende dritte Isolierfilm 6 weist eine Dicke auf, die beispielsweise ungefähr 20 nm größer ist als die des Gateisolierfilms 9. Da der verbleibende dritte Isolierfilm 6 die Seitenoberflächen des Gateisolierfilms 9 bedeckt, wird der Gateisolierfilm 9 in diesem Schritt nicht geätzt. Danach wird ein Herstellungsprozeß, der zu dem der ersten Ausführungsform, der in Fig. 9 bis 14 gezeigt ist, ähnlich ist, durchgeführt. Die verbleibenden dritten Isolier­ filme 6 können durch Überätzen in dem Schritt des Bildens der Seitenwandiso­ lierfilme 12 (siehe Fig. 10) entfernt werden, so daß der dritte Isolierfilm 6 die Source/Drainelektroden 14 nicht von dem unterliegenden Halbleitersubstrat 1 trennt.
5. Ausführungsform
Die fünfte Ausführungsform kann den Aufbau des Elementtrennfilmes verein­ fachen. Im folgenden wird ein Herstellungsverfahren der fünften Ausführungs­ form mit Bezug zu Fig. 31 bis 35 beschrieben.
Wie in Fig. 31 gezeigt ist, wird der erste Isolierfilm 2 mit einer Dicke von un­ gefähr 400 nm, der beispielsweise aus einem Siliziumoxidfilm gebildet ist, auf dem Halbleitersubstrat 1 durch das CVD-Verfahren gebildet. Es wird eine Transistoröffnung 4 durch Photolithographie und Trockenätzen, wie in Fig. 32 gezeigt ist, gebildet. Es wird eine Ionenimplantation unter Verwendung des ersten Isolierfilmes 2 als Maske durchgeführt, so daß ionenimplantierte Schichten 5a und 5b gebildet werden.
Nach dem Bilden des zweiten Isolierfilmes 3 mit einer Dicke von ungefähr 500 nm, der beispielsweise aus einem Siliziumnitridfilm gebildet ist, durch das CVD-Verfahren, wird ein Polieren oder Zurückätzen durchgeführt, so daß der zweite Isolierfilm 3, der die Transistoröffnung 4 füllt, gebildet wird. Ein Pro­ zeß, der zu dem der ersten Ausführungsform, der in Fig. 5 bis 8 gezeigt ist, ähnlich ist, wird durchgeführt, so daß der Gateisolierfilm 9 und die Gateelek­ trode 10, die die Gatelektrodenöffnung 8 füllt, wie in Fig. 34 gezeigt ist, ge­ bildet werden.
Danach wird der zweite Isolierfilm mit heißer Phosphorsäure oder Trocken­ ätzen entfernt, so daß eine in Fig. 35 gezeigte Konfiguration fertiggestellt wird. Danach wird eine Ionenimplantation unter Verwendung des ersten Iso­ lierfilmes 2 und der Gateelektrode 10 als Maske durchgeführt, so daß die schwach dotierten Dotierungsdiffusionsschichten 11 gebildet werden. Danach werden Schritte durchgeführt, die zu den der ersten Ausführungsform, die in Fig. 10 bis 14 gezeigt sind, ähnlich sind, so daß die Halbleitervorrichtung der fünften Ausführungsform fertiggestellt wird.
6. Ausführungsform
In den schon beschriebenen ersten bis fünften Ausführungsformen wird der Elementtrennfilm nur aus Isolierfilmen gebildet. Im Gegensatz dazu verwendet die sechste Ausführungsform einen leitenden Film 25 zwischen dem ersten und dem zweiten Isolierfilm 2 und 3, so daß eine Trennung mit einem Feldabschir­ mungsaufbau zur Verfügung gestellt wird. Ein Herstellungsprozeß der sechsten Ausführungsform wird mit Bezug zu Fig. 36 bis 38 im folgenden beschrieben.
Es wird der erste Isolierfilm 2 mit einer Dicke von ungefähr 20 nm, der aus einem Siliziumoxidfilm gebildet ist, auf dem Halbleitersubstrat 1 durch die thermische Oxidation oder das CVD-Verfahren gebildet. Es wird ein leitender Film 25 mit einer Dicke von ungefähr 100 nm, der aus einer polykristallinen Siliziumschicht gebildet ist, auf dem ersten Isolierfilm 2 durch das CVD-Ver­ fahren gebildet. Es wird der zweite Isolierfilm 3 mit einer Dicke von ungefähr 300 nm, der aus einem Siliziumnitridfilm gebildet ist, auf dem leitenden Film 25 durch das CVD-Verfahren gebildet, wie in Fig. 36 gezeigt ist. Danach wird ein Herstellungsprozeß durchgeführt, der ähnlich zu dem der ersten Ausführungs­ form ist, der in Fig. 2 bis 8 gezeigt ist, so daß der dritte Isolierfilm (Siliziumoxidfilm), der aus einem Material gebildet ist, das sich von dem des zweiten Isolierfilms 3 unterscheidet, so gebildet wird, daß die Transistoröff­ nung 4 gefüllt wird. Es wird die Gateelektrodenöffnung 8 gebildet und dann werden der Gateisolierfilm 9 und die Gateelektrode 10 gebildet. In dieser sechsten Ausführungsform wird, da der leitende Film 25, der aus der polykri­ stallinen Siliziumschicht gebildet ist, in einer dazwischenliegenden Position gebildet wird, ein zusätzlicher Ätzschritt für den leitenden Film 25 in dem Ätzprozeß zum Bilden der Transistoröffnung 4 benötigt. Außer diesem ist der Prozeß dieser Ausführungsform der gleiche wie der der ersten Ausführungs­ form.
Fig. 37 ist eine Querschnittsansicht entlang der Linie 200-200, d. h. in Richtung der Gatelänge, und Fig. 38 ist eine Querschnittsansicht, die den gleichen Schritt zeigt, aber entlang der Linie 100-100, d. h. in Richtung der Gatebreite. Wie in Fig. 37 und 38 gezeigt ist, zeigen diese Figuren einen Aufbau, bei dem der Gateisolierfilm 9 durch thermische Oxidation gebildet wird. Die thermische Oxidation zum Bilden des Gateisolierfilms 9 oxidiert auch die Seitenober­ flächen des leitenden Films 25, der aus polykristallinen Silizium gebildet ist, die bei der Gateelektrodenöffnung 8 freigelegt sind. Dadurch werden vierte Isolierfilme 26 auf den Seitenoberflächen des leitenden Films 25 gebildet. Folglich trennen die vierten Isolierfilme 26 den leitenden Film 25 von der Gateelektrode 10 elektrisch, wie in Fig. 38 gezeigt ist. Obwohl diese sechste Ausführungsform den zweiten und den dritten Isolierfilm 3 und 6, die aus dem Siliziumnitridfilm bzw. dem Siliziumoxidfilm gebildet sind, verwendet, kann der Isolierfilm 3 aus einem Siliziumoxidfilm und der dritte Isolierfilm 6 aus einem Siliziumnitridfilm entsprechend der Erfindung gebildet werden.
7. Ausführungsform
Die siebte Ausführungsform verwendet die Trennung mit dem Feldabschir­ mungsaufbau, wie es in der sechsten Ausführungsform verwendet wird. Wei­ terhin unterscheidet sich die siebte Ausführungsform von der sechsten Ausfüh­ rungsform darin, daß die Isolierfilme zusätzlich auf den Seitenoberflächen des leitenden Films 25 gebildet werden.
Wenn der leitende Film bzw. Leitungsfilm 25 aus einer mit Phosphor dotierten polykristallinen Siliziumschicht oder aus einer Metallsilizidschicht gebildet wird, kann der vierte Isolierfilm 26, der eine ausreichende Isolierdurchbruchs­ spannung aufweist, nicht nur durch Oxidation des leitenden Films 25 erhalten werden. Speziell ist diese Tendenz besonders auffällig, wenn der Gateisolier­ film 9 eine geringe Dicke von 5 nm oder weniger aufweist. In diesem Fall kön­ nen zusätzliche Isolierfilme auf den Seitenoberflächen des leitenden Films 25 gebildet werden. Ein Herstellungsprozeß der siebten Ausführungsform wird im folgenden mit Bezug zu Fig. 39 bis 42 beschrieben.
Nach dem Schritt der sechsten Ausführungsform, der in Fig. 36 gezeigt ist, wird die Transistoröffnung 4, wie in Fig. 39 gezeigt ist, gebildet. Dann wird eine thermische Oxidation durchgeführt, so daß ein Siliziumoxidfilm 27 mit einer Dicke von ungefähr 20 nm gebildet wird. Das CVD-Verfahren wird ausgeführt, so daß ein fünfter Isolierfilm (Siliziumnitridfilm) 28 des gleichen Mate­ rials wie der zweite Isolierfilms 3 gebildet wird. Danach wird das RIE-Verfah­ ren durchgeführt, so daß der fünfte Isolierfilm 28 geätzt wird, und weiterhin wird der thermische Oxidationsfilm 27 durch das RIE-Verfahren geätzt, so daß die Seitenwandisolierfilme 29, die jeweils aus dem thermischen Oxidfilm 27 und dem fünften Isolierfilm 28 gebildet sind, fertiggestellt werden, wie in Fig. 40 gezeigt ist. Danach werden die Schritte durchgeführt, die zu denen der ersten Ausführungsform ähnlich sind, wie in Fig. 3 bis 12 gezeigt sind, so daß der in Fig. 41 und 42 gezeigte Aufbau gebildet wird.
Fig. 42 ist eine Querschnittsansicht entlang der Richtung der Gatebreite und zeigt den Schritt in Fig. 41. Wie in Fig. 42 gezeigt ist, sind die Gateelektrode 10 und der leitende Film 25 voneinander durch die Seitenwandisolierfilme 29 isoliert.
Wie oben beschrieben, ist der Seitenwandisolierfilm 29 aus dem Siliziumnitrid­ film und dem darunterliegenden Siliziumoxidfilm gebildet. Der Zweck dieses Aufbaus ist, Verschlechterungen der Zuverlässigkeit zu verhindern. Wenn der Siliziumnitridfilm in direktem Kontakt mit dem Halbleitersubstrat 1 wäre, würde ein unnötiges Schnittstellenniveau gebildet werden und somit würden heiße Ladungsträger die Zuverlässigkeit verschlechtern.
In der siebten Ausführungsform wird der Seitenwandisolierfilm 29 nach dem Bilden der Transistoröffnung 4 gebildet. Die Erfindung ist jedoch darauf nicht beschränkt und der aus dem Silizumoxidfilm 27 und dem Silizumnitridfilm 28 gebildete Seitenwandisolierfilm 29 kann nach dem Bilden der Gateelektro­ denöffnung 8 gebildet werden.
8. Ausführungsform
Die achte Ausführungsform wird im folgenden in Verbindung mit dem Aufbau beschrieben, der eine einfache Bildung einer Gateelektrodenverbindung erlaubt. Weiterhin wird im folgenden ein Herstellungsverfahren desselben beschrieben.
In der ersten Ausführungsform werden Verbindungen mit dem MISFET durch die der Anmelderin bekannte Art, wie schon mit Bezug zu Fig. 14 beschrieben wurde, verbunden. In dieser Erfindung wird jedoch die Gateelektrode 10 von den Source/Drainelektroden 14 durch die dünnen Seitenwandisolierfilme 12 getrennt, so daß die Gateelektrode 10 und die Source/Drainelektrode 14 mit­ einander durch die Verbindung für die Gateelektrode 10 kurzgeschlossen wer­ den, wenn die Verbindung für die Gateelektrode 10 um ungefähr 100 nm auf­ grund eines Justierfehlers der Photolithographie versetzt wird. Im folgenden wird mit Bezug zu Fig. 43 bis 51 eine Art zum Verhindern dieser Schwierigkeit beschrieben.
Fig. 43 ist eine Querschnittsansicht, die einen Aufbau nach dem Schritt der ersten Ausführungsform, der in Fig. 4 gezeigt ist, zeigt. Nach dem Bilden dieses Aufbaus wird ein Schritt durchgeführt, so daß ein Photoresist 30 zum Bestimmen eines Musters der Verbindung, die mit der Gateelektrode, wie in Fig. 44 gezeigt ist, verbunden ist, gebildet wird. Danach wird ein Verbin­ dungsgraben 31, d. h. ein Graben für die Verbindung, wie in Fig. 45 gezeigt ist, durch Ätzen des zweiten Isolierfilmes 3 unter Verwendung des Photoresists 30 als Maske gebildet. Die Ätzgröße oder Tiefe des zweiten Isolierfilms 3 ist 100 nm. Da der zweite Isolierfilm 3 eine Dicke von 400 nm aufweist, erstreckt sich der Verbindungsgraben nicht bis zu dem ersten Isolierfilm 2.
Danach wird ein Prozeß durchgeführt, der ähnlich zu dem der ersten Ausfüh­ rungsform ist, der in Fig. 5 und 6 gezeigt ist, so daß die in Fig. 46 gezeigte Gateelektrodenöffnung 8 gebildet wird. Fig. 47 ist eine Querschnittsansicht entlang der Richtung der Gatelänge (d. h. entlang der Linie 200-200) und zeigt den gleichen Schritt wie der in Fig. 46. Danach wird ein Schritt durchgeführt, der ähnlich zu dem der ersten Ausführungsform ist, der in Fig. 8 gezeigt ist, so daß der Gateisolierfilm 9 und eine Verbindung und eine Gateelektrode 32, d. h. die Gateelektrode dient auch als eine Verbindung, gebildet werden. Die Ver­ bindung und die Gateelektrode 32 werden nur innerhalb der Gateelektrodenöff­ nung 8 und des Verbindungsgrabens 31 beispielsweise durch Bilden eines lei­ tenden Films, der aus einer polykristallinen Siliziumschicht gebildet ist, und dann durch Polieren oder Zurückätzen des leitenden Films, wie in Fig. 48 ge­ zeigt ist, gebildet. Fig. 49 ist eine Querschnittsansicht entlang der Richtung der Gatelänge und zeigt den Schritt in Fig. 48. Es wird in Prozeß, der zu dem der ersten Ausführungsform, der in Fig. 9 bis 12 gezeigt ist, ähnlich ist, ausge­ führt, so daß die Source/Drainelektroden 14 gebildet werden.
Fig. 50 ist eine Draufsicht einer Halbleitervorrichtung nach dem Bilden der Source/Drainelektroden 14. Da der Verbindungsgraben 31 und die Gateelek­ trodenöffnung 8 mit unterschiedlichen Masken gebildet werden, kann ein Justierfehler, wie in Fig. 50 gezeigt ist, auftreten. Sogar in diesem Fall ist ein. Abschnitt der Verbindung und der Gateelektrode 32, die in dem Verbindungs­ graben angeordnet ist, nicht mit den Source/Drainelektroden 14 aufgrund der Existenz des Seitenwandisolierfilms 12 kurzgeschlossen. Wie oben beschrieben ist, erlaubt die achte Ausführungsform gleichzeitiges Bilden der Verbindung und der Gateelektrode.
Bei einer Modifikation der achten Ausführungsform kann der Verbindungsab­ schnitt mit dem Abschnitt der Gateelektrode über einen weiten Anschlußab­ schnitt verbunden werden, so daß eine Kontaktfläche zwischen dem Verbin­ dungsabschnitt und dem Gateelektrodenabschnitt, wie in Fig. 51 gezeigt ist, vergrößert wird. Dies reduziert den Widerstand an dem Anschluß zwischen diesen. In diesem Fall ist der Anschlußabschnitt weiter als der Gateabschnitt und der Verbindungsabschnitt, z. B. um 0,1 µm, was von der Breite des Verbin­ dungsabschnitts und der Justiergenauigkeit der Photolithographie abhängt. Die Verbindung und die Gateelektrode 32 können an ihrer Oberfläche mit einer durch ein Salizideverfahren gebildeten Metallsilizidschicht vorgesehen sein. Die Verbindung und die Gateelektrode 32 können aus einer Metallsilizid­ schicht, aus einem Metallfilm oder aus einem Metallnitridfilm, wie schon in Verbindung mit der Gateelektrode 10 beschrieben wurde, gebildet sein.
9. Ausführungsform
In der oben beschriebenen achten Ausführungsform werden der Verbindungs­ graben 31 und die Gatelektrodenöffnung 8 mit verschiedenen Masken gebildet. In dieser neunten Ausführungsform wird eine gemeinsame Maske beim Bilden von ihnen verwendet. Im folgenden wird mit Bezug zu Fig. 52 bis 55 ein Pro­ zeß der neunten Ausführungsform beschrieben.
Es wird ein Prozeß durchgeführt, der zu dem der ersten Ausführungsform, der in Fig. 1 bis 4 gezeigt ist, ähnlich ist, so daß ein in Fig. 52 gezeigter Aufbau gebildet wird. Danach wird ein in Fig. 53 gezeigtes Photoresist 35 durch Pho­ tolithographie gebildet. Der Photoresist 35 weist einen Justierspielraum von La auf, der die Justiergenauigkeit berücksichtigt, wie es bei dem der Anmelderin bekannten Resistmuster für die Gateelektrode gemacht wird. Unter Verwen­ dung des Photoresists 35 mit dem Öffnungsmuster als Maske wird der zweite Isolierfilm 3 um eine vorbestimmte Größe geätzt. Diese Ätzgröße bestimmt die Filmdicke des leitenden Films für den Verbindungsabschnitt, der in einem spä­ teren Schritt gebildet wird, und ist auf beispielsweise 100 nm eingestellt. Da­ nach wird der dritte Isolierfilm 6 unter Verwendung des Photoresists 35 und des zweiten Isolierfilms 3 als Maske geätzt und entfernt, so daß die in Fig. 54 gezeigte Gateelektrodenöffnung 8 gebildet wird. Danach wird der Photoresist 35 entfernt.
Es wird der Gateisolierfilm 9 mit einer Dicke von 5 nm, der aus einem Sili­ ziumoxidfilm oder ähnlichem gebildet ist, durch thermische Oxidation oder durch das CVD-Verfahren, wie in Fig. 55 gezeigt ist, gebildet. Nach dem Bil­ den des Leitungsfilms durch das CVD-Verfahren wird der Leitungsfilm poliert oder zurückgeätzt, so daß die vergrabene Verbindung und die Gateelektrode 32 in der Gateelektrodenöffnung 8 und in dem Verbindungsgraben 31 gebildet werden. In dieser neunten Ausführungsform unterscheidet sich die Gateelek­ trode 32 von der der achten Ausführungsform dadurch, daß der Justierspiel­ raum La nicht auf Null gesetzt werden kann, aber die Anzahl der benötigten Masken kann kleiner sein als bei der achten Ausführungsform.
10. Ausführungsform
Die zehnte Ausführungsform betrifft auch einen Aufbau und ein Verfahren be­ treffend der gleichzeitigen Bildung der Gateelektrode und der Verbindung. Das Herstellungsverfahren der zehnten Ausführungsform wird im folgenden mit Be­ zug zu Fig. 56 bis 61 beschrieben.
Wie in Fig. 56 gezeigt ist, wird der erste Isolierfilm 2 mit einer Dicke von un­ gefähr 20 nm, der aus einem Siliziumoxidfilm gebildet ist, auf dem Halbleiter­ substrat durch die thermische Oxidation oder das CVD-Verfahren gebildet. Der zweite Isolierfilm 3 mit einer Dicke von ungefähr 250 nm, der aus einem Sili­ ziumnitridfilm gebildet ist, wird auf dem ersten Isolierfilm 2 durch das CVD- Verfahren gebildet. Ein sechster Isolierfilm 33 mit einer Dicke von ungefähr 150 nm, der aus einem Material (Siliziumoxid) gebildet ist, das sich von dem des zweiten Isolierfilms 3 unterscheidet, wird auf dem zweiten Isolierfilm 3 gebildet. Ein siebter Isolierfilm 34 mit einer Dicke von 50 nm, der aus einem Material (Siliziumnitrid) gebildet ist, das sich von dem des sechsten Isolier­ films 33 unterscheidet, wird auf dem sechsten Isolierfilm 33 gebildet. Dann werden Schritte durchgeführt, die ähnlich zu denen der ersten Ausführungsform sind, die in Fig. 2 bis 4 gezeigt sind, so daß der dritte Isolierfilm 6, der die Transistoröffnung 4 füllt, wie in Fig. 57 gezeigt ist, gebildet wird. Dann wird der Photoresist 35 zum Definieren des Musters der Gateelektrode und der damit verbundenen Verbindung, wie in Fig. 58 gezeigt ist, gebildet. Dieses Muster für das Photoresist 35 weist eine Konfiguration auf, die unter Berück­ sichtigung des Justierspielraumes La in Richtung der Gatebreite bestimmt ist.
Fig. 59 ist eine Querschnittsansicht entlang der Linie 100-100 und zeigt den Schritt in Fig. 58. Der siebte Isolierfilm 34 wird unter Verwendung des Photo­ resists 35 als Maske, wie in Fig. 59 gezeigt ist, geätzt und weiter werden der sechste und der dritte Isolierfilm 33 und 6 unter Verwendung des Photoresists 35 und des siebten Isolierfilms 34 als Maske geätzt. Damit werden der Verbin­ dungsgraben 31 und die Gateelektrodenöffnung 8 gleichzeitig, wie in Fig. 60 gezeigt ist, gebildet. Danach wird der Photoresist 35 durch Ablösen entfernt.
Fig. 61 ist eine Querschnittsansicht in Richtung der Gatelänge und zeigt den Schritt in Fig. 60. Nach diesem Schritt wird ein Prozeß durchgeführt, der ähn­ lich zu dem der achten Ausführungsform ist, die in Fig. 48 und 49 gezeigt ist, so daß die Verbindung und die Gateelektrode 32 gebildet werden und danach werden Schritte durchgeführt, die zu denen der ersten Ausführungsform, die in Fig. 9 bis 12 gezeigt sind, ähnlich sind, so daß der Transistor fertiggestellt wird. In diesem Fall weist der Verbindungsabschnitt eine Dicke auf, die gleich ist zu der Summe der Dicken des sechsten und des siebten Isolierfilms 33 und 34. Daher kann die Dicke des Verbindungsabschnittes einfach durch Steuerung der Filmdicken des sechsten und siebten Isolierfilmes 33 und 34 gesteuert wer­ den. Folglich ist es möglich die Variation der Dicke des Verbindungsabschnit­ tes zu verhindern, die abhängig von den Ätzbedingungen in der neunten Aus­ führungsform verursacht werden können, und damit kann die Gleichmäßigkeit des Verbindungswiderstandes verbessert werden.
11. Ausführungsform
Die elfte Ausführungsform betrifft ebenso einen Aufbau und ein Verfahren be­ treffend der gleichzeitigen und integralen Bildung der Gateelektrode und der Verbindung. Der Herstellungsprozeß der elften Ausführungsform wird im fol­ genden mit Bezug zu Fig. 62 bis 70 beschrieben.
Wie in Fig. 62 gezeigt ist, wird das CVD-Verfahren durchgeführt, so daß auf einem Halbleitersubstrat 1 nacheinander ein erster Isolierfilm 2 mit einer Dicke von ungefähr 400 nm, der aus einem Siliziumoxidfilm gebildet ist, ein zweiter Isolierfilm 3 (ein Siliziumnitridfilm mit einer Dicke von 100 nm), der ein Mate­ rial aufweist, das sich von dem des ersten Isolierfilmes 2 unterscheidet, und ein sechster Isolierfilm 33 (ein Siliziumoxidfilm mit einer Dicke von 100 nm), der ein Material aufweist, das sich von dem des zweiten Isolierfilms 3 unterschei­ det, gebildet werden. Eine Transistoröffnung 4 wird durch die Photolithogra­ phie und das Trockenätzen gebildet. Danach werden ionenimplantierte Schich­ ten 5a und 5b ähnlich zu der ersten Ausführungsform gebildet. Ein unterliegen­ der Oxidfilm 36 mit einer Dicke von ungefähr 20 nm wird durch die thermische Oxidation gebildet. Es wird ein achter Isolierfilm 37 (Siliziumnitridfilm) mit einer Dicke von ungefähr 50 nm, der aus einem Material gebildet ist, das sich von dem des sechsten Isolierfilms 33 unterscheidet, durch das CVD-Verfahren gebildet. Danach wird ein Prozeß durchgeführt, der zu dem der ersten Ausfüh­ rungsfarm, der in Fig. 3 und 4 gezeigt ist, ähnlich ist, so daß der dritte Iso­ lierfilm 6, wie in Fig. 63 gezeigt ist, gebildet wird.
Ähnlich zu dem Herstellungsprozeß der zehnten Ausführungsform in Fig. 58 wird ein Photoresist 35, das das Muster für die Gateelektrode und die damit verbundene Verbindung definiert, wie in Fig. 64 gezeigt ist, gebildet. Unter Verwendung des Photoresists 35 als Ätzmaske wird der achte Isolierfilm 37 geätzt, so daß der in Fig. 65 gezeigte Verbindungsgraben 31 gebildet wird. Bei diesem Ätzen wird der achte Isolierfilm 37 um 50 nm überätzt.
Danach werden der sechste und der dritte Isolierfilm 33 und 6 durch das RIE- Verfahren unter Verwendung des Photoresists 35 und des achten Isolierfilms 37 sowie des zweiten Isolierfilms 3 als Maske geätzt. Weiterhin werden der achte Isolierfilm 37 und der unterliegende Oxidfilm 36, der in der Transistor­ öffnung angeordnet ist, durch das RIE-Verfahren unter Verwendung des Photo­ resists 35 sowie des unterliegenden achten und zweiten Isolierfilms 37 und 3 als Maske geätzt. Dann wird der Photoresist 35 durch das Ablöseverfahren entfernt, so daß die in Fig. 66 gezeigte Struktur gebildet wird.
Die Abschnitte von denen der dritte Isolierfilm 6 und der sechste Isolierfilm 33 entfernt werden, bilden die Gateelektrodenöffnung 8 bzw. den Verbindungs­ graben 31. Es werden Seitenwandfilme, die aus dem Isolierfilm 37 gebildet werden, auf Seitenoberflächen der Transistoröffnung 4 gebildet. Der achte Iso­ lierfilm 37, der in der Transistoröffnung 4 angeordnet ist, ist nicht an einer Position vorhanden, die höher ist als die obere Oberfläche des zweiten Isolier­ films 3 und somit wird eine in Fig. 66 gezeigte Konfiguration gebildet, da der achte Isolierfilm 37 in der Transistoröffnung 4 in dem vorherigen Schritt um 50 nm geätzt wurde und in diesem Schritt zumindest um 50 nm geätzt wird. Fig. 67 ist eine Querschnittsansicht in Richtung der Gatelänge, die den Schritt in Fig. 66 zeigt.
Danach wird die thermische Oxidation oder das CVD-Verfahren durchgeführt, so daß der in Fig. 68 gezeigte Gateisolierfilm 9 gebildet wird. Nach dem Bilden des Leitungsfilms durch das CVD-Verfahren wird der Leitungsfilm poliert oder zurückgeätzt. Dadurch wird der Leitungsfilm, der auf dem achten Isolierfilm 37 angeordnet ist, entfernt und weiterhin wird der Leitungsfilm um eine Dicke zurückgeätzt, die der des achten Isolierfilmes 37 entspricht. Als Ergebnis ist die Oberfläche des Leitungsfilmes 32 im wesentlichen in einer Ebene mit der Oberfläche des zweiten Isolierfilms 3. Der so gebildete Leitungsfilm füllt die Gateelektrodenöffnung 8 und den Verbindungsgraben 31, so daß eine Verbin­ dung und eine Gateelektrode 32 gebildet werden. Fig. 69 ist eine Quer­ schnittsansicht in Richtung der Gatelänge und zeigt den Schritt in Fig. 68.
Danach wird der dritte Isolierfilm 6 durch das RIE-Verfahren entfernt und dann wird der achte Isolierfilm 37 durch das RIE-Verfahren entfernt. Weiterhin wird der unterliegende Oxidfilm 36 entfernt. Damit wird eine in Fig. 70 gezeigte Konfiguration gebildet. Die folgenden Schritte sind ähnlich zu denen der ersten Ausführungsform, die in Fig. 9 bis 12 gezeigt sind.
Der unterliegende Oxidfilm 36 (thermischer Oxidfilm) kann gleichzeitig mit dem Ätzen des Seitenwandisolierfilms 12, der später gebildet werden soll, ent­ fernt werden. In dem in Fig. 70 gezeigten Schritt, kann der Seitenwandisolier­ film 12 ohne Entfernen des achten Isolierfilms 37 nach dem Entfernen des dritten Isolierfilms 6 gebildet werden. In diesem Fall können der achte Iso­ lierfilm 37 und der thermische Oxidfilm 36 nacheinander durch das RIE-Ver­ fahren geätzt und entfernt werden, um einen Kontakt zwischen den Source/Drainelektroden 14 und den stark dotierten Dotierungsdiffusionsschich­ ten 13, die in der Oberfläche des Halbleitersubstrats 1 gebildet sind, herzustel­ len.
In dieser elften Ausführungsform wird, da der Gateisolierfilm 9 durch den thermischen Oxidfilm 36 und den achten Isolierfilm 37 umgeben sind, der Gateisolierfilm 9 in dem Schritt des Entfernens des dritten Isolierfilms 6 nicht lateral geätzt und entfernt.
12. Ausführungsform
Die Gateelektrode und die Verbindung können durch das folgende Verfahren gleichzeitig gebildet werden. Der Herstellungsprozeß der zwölften Ausfüh­ rungsform wird mit Bezug zu Fig. 71 bis 77 im folgenden beschrieben.
Wie in Fig. 71 gezeigt ist, wird ein erster Isolierfilm 2 mit einer Dicke von un­ gefähr 200 nm, der aus einem Siliziumoxidfilm gebildet ist, auf einem Halblei­ tersubstrat 1 durch die thermische Oxidation oder das CVD-Verfahren gebildet. Ein zweiter Isolierfilm 3 (Siliziumnitridfilm) mit einer Dicke von ungefähr 100 nm, der aus einem Material gebildet ist, das sich von dem des ersten Iso­ lierfilms 2 unterscheidet, wird durch das CVD-Verfahren gebildet. Ein sechster Isolierfilm 33 (Siliziumoxidfilm) mit einer Dicke von ungefähr 100 nm, der aus einem Material gebildet ist, das sich von dem des zweiten Isolierfilms 3 unter­ scheidet, wird durch das CVD-Verfahren gebildet.
Danach wird eine in Fig. 72 gezeigte Transistoröffnung 4 durch die Photo­ lithographie und Ätztechnik gebildet. Es wird ein unterliegender Oxidfilm 36 mit einer Dicke von ungefähr 20 nm, der aus einem nicht-dotierten Sili­ ziumoxidfilm gebildet ist, durch das thermische Oxidations- und CVD-Verfah­ ren gebildet. Dann wird ein PSG-Film (Siliziumoxidfilm, der mit Phosphor dotiert ist) 38 mit einer Dicke von ungefähr 500 nm, der die Transistoröffnung 4 füllt, durch das CVD-Verfahren gebildet und wird dann poliert oder zurück­ geätzt. Dadurch wird der PSG-Film 38 der in Fig. 72 gezeigten Konfiguration gebildet.
Dann werden der sechste Isolierfilm 33 und der PSG-Film 38 unter Verwen­ dung eines Photoresists einer Musteranordnung, die zu der des Herstellungsprozesses der zehnten Ausführungsform, der in Fig. 58 gezeigt ist, ähnlich ist, geätzt. Dadurch werden die in Fig. 73 gezeigte Gateöffnung 8 und der Verbin­ dungsgraben 31 gebildet. Fig. 74 zeigt einen Querschnitt in der Richtung der Gatelänge in dem in Fig. 73 gezeigten Schritt.
Dann wird, wie in Fig. 75 gezeigt ist, ein Gateisolierfilm 9 mit einer Dicke von ungefähr 5 nm, der aus einem Siliziumoxidfilm gebildet ist, durch das ther­ mische Oxidations- oder CVD-Verfahren gebildet. Es wird ein Leitungsfilm mit einer Dicke von ungefähr 500 nm, der aus einer polykristallinen Siliziumschicht gebildet ist, gebildet und nachfolgend poliert oder zurückgeätzt, so daß die Gateelektrodenöffnung 8 und der Verbindungsgraben 31 mit dem Leitungsfilm gefüllt wird. In dieser Art werden die Verbindung und die Gateelektrode 32 gebildet. Fig. 76 zeigt eine Querschnittsansicht in Richtung der Gatelänge in dem in Fig. 75 gezeigten Schritt.
Danach wird der PSG-Film 38 mit einem Dampf aus HF selektiv entfernt, so daß die in Fig. 77 gezeigte Anordnung gebildet wird. Die folgenden Schritte sind ähnlich zu denen der ersten Ausführungsform, die in Fig. 9 bis 12 gezeigt sind.
In dieser zwölften Ausführungsform kann, da der Verbindungsabschnitt der Verbindung und der Gateelektrode 32 eine Filmdicke aufweisen, die gleich zu der des sechsten Isolierfilms 33 ist, die Dicke des Verbindungsabschnitts ein­ fach mit einer guten Reproduzierbarkeit durch Steuerung der Dicke des sechsten Isolierfilms 33 gesteuert werden. Der Herstellungsprozeß der zwölf­ ten Ausführungsform ist einfacher als der der elften Ausführungsform.
13. Ausführungsform
Entsprechend der dreizehnten Ausführungsform ist es möglich den Prozeßspiel­ raum La an dem Gateende auf Null zu setzen und die Gateelektrode und die Verbindung ohne eine Abweichung der Position zwischen beiden zu bilden. Im folgenden wird ein Herstellungsverfahren in Bezug zu Fig. 78 bis 93 beschrie­ ben.
Wie in Fig. 78 gezeigt ist, wird ein erster Isolierfilm 2 mit einer Dicke von un­ gefähr 20 nm, der aus einem Siliziumoxidfilm gebildet ist, auf einem Halbleiter­ substrat 1 gebildet und es wird ein zweiter Isolierfilm 3 mit einer Dicke von ungefähr 250 nm, der aus einem Siliziumnitridfilm gebildet ist, auf dem ersten Isolierfilm 2 gebildet. Es wird ein sechster Isolierfilm 33 mit einer Dicke von ungefähr 100 nm, der aus einem Siliziumoxidfilm gebildet ist, darauf gebildet und es wird ein siebter Isolierfilm 34 mit einer Dicke von ungefähr 50 nm, der aus einem Siliziumnitridfilm gebildet ist, auf dem sechsten Isolierfilm 33 gebil­ det. Danach wird die in Fig. 79 gezeigte Transistoröffnung 4 gebildet und dann wird ein dritter Isolierfilm 6, der aus einem Siliziumoxidfilm gebildet ist, ge­ bildet, so daß die Transistoröffnung 4 gefüllt wird.
Es wird ein folgender Schritt durchgeführt, so daß ein Photoresist 30 mit einer strukturierten Öffnung, die einen Bereich zum Bilden der Verbindung, die mit der Gateelektrode verbunden ist, bedeckt, aber die weiter als dieser Bereich um eine Größe ist, die von der Justiergenauigkeit der Photolithographie abhängt, bedeckt, gebildet wird. Unter Verwendung des Photoresists 30 als Maske wird ein siebter Isolierfilm 34 geätzt, so daß ein erster Verbindungsgraben 39, wie in Fig. 81 gezeigt ist, gebildet wird. Fig. 81 ist eine Querschnittsansicht ent­ lang der Linie 100-100 in Fig. 80. Danach wird der Photoresist 30 entfernt.
Wie in Fig. 82 gezeigt ist, wird ein Photoresist 35 zum Bilden der Gateelek­ trode und der Verbindung gebildet. Unter Verwendung des Photoresists 35 und des zweiten Isolierfilms 3 als Maske werden der dritte und der sechste Isolier­ film 6 und 33 geätzt, so daß die Gateelektrodenöffnung 8 und der zweite Ver­ bindungsgraben 31, wie in Fig. 83 gezeigt ist, gebildet werden. Fig. 84 ist eine Draufsicht, die den Schritt in Fig. 83 zeigt. Fig. 85 ist eine Querschnittsansicht entlang der Linie 300-300 in Fig. 84.
Es wird ein Schritt durchgeführt, der ähnlich zu dem der zwölften Ausfüh­ rungsform ist, der in Fig. 75 gezeigt ist, so daß der Gateisolierfilm 9 sowie die Verbindungs- und Gateelektrode 32 gebildet werden. Ein Zurückätzen zur Re­ duzierung der Filmdicke der Verbindungs- und Gateelektrode 32 um eine Größe, die der Dicke des siebten Isolierfilms 34 entspricht, wird bewirkt. Danach wird der dritte Isolierfilm 6, der die Transistoröffnung 4 füllt, geätzt und dann werden die schwach dotierten Dotierungsdiffusionsschichten 11, wie in Fig. 87 gezeigt ist, gebildet. Fig. 88 ist eine Draufsicht des Schritts in Fig. 87. Fig. 89 ist eine Querschnittsansicht entlang der Linie 300-300 in Fig. 88. Wie in Fig. 88 und 89 gezeigt ist, werden vorbestimmte Zwischenräume zwischen der Verbindungs- und Gateelektrode 32 und dem sechsten Isolierfilm 33 gebildet.
Wie in Fig. 90 gezeigt ist, werden nach dem Bilden der Seitenwandisolierfilme 12 die stark dotierten Dotierungsdiffusionsschichten 13 gebildet. Der Schritt in Fig. 90 wird auch in Fig. 91 gezeigt, die eine Querschnittsansicht entlang der Linie 300-300 ist. Wie in Fig. 91 gezeigt ist, füllen die Seitenwandisolierfilme 12 die Zwischenräume zwischen der Verbindungs- und Gateelektrode 32 und dem sechsten Isolierfilm 33.
Danach werden die Source/Drainelektroden 14, wie in Fig. 92 gezeigt ist, ge­ bildet. Nach dem Entfernen des siebten Isolierfilms durch Trockenätzen oder mit heißer Phosphorsäure werden die Seitenwandisolierfilme 12 poliert, so daß dieselben geglättet werden. Dadurch wird die gesamte obere Oberfläche flach, wie in Fig. 93 gezeigt ist.
14. Ausführungsform
Die vierzehnte Ausführungsform betrifft eine Verbindungsstruktur, die mit der Source/Drainelektrode verbunden ist, und ein Verfahren für dieselbe. In der oben beschriebenen dreizehnten Ausführungsform ist die Verbindung, die gleichzeitig mit der Gateelektrode gebildet wird, von der Source/Drainelektrode 14 durch den Seitenwandisolierfilm 12 getrennt. In einer tatsächlichen Vorrichtung müssen Verbindungen, die mit den Source/Drainelektroden verbunden sind, vorgesehen werden. Ein Verfahren zur Herstellung solcher Verbindungen wird im folgenden mit Bezug zu Fig. 94 bis 99 beschrieben.
In einer zur Verfügung gestellten Struktur mit zwei benachbarten Transistoren, wie in Fig. 94 gezeigt ist, wird eine Verbindung 40 zwischen den Source/Drainelektroden 14 der benachbarten Transistoren gebildet. Die Ver­ bindung 40 wird beispielsweise gleichzeitig mit der vergrabenen Verbindung und der Gateelektrode 32, die in dem Schritt der neunten Ausführungsform, der in Fig. 55 gezeigt ist, gebildet werden, gebildet. Die Verbindung 40 ist von den Source/Drainelektroden 14 durch den Seitenwandisolierfilm 12 getrennt. Fig. 95 ist eine Draufsicht des Schritts in Fig. 94.
Es wird ein folgender Schritt durchgeführt, so daß ein Photoresist 41, das die Seitenwandisolierfilme 12, die die Verbindung 40 von den Source/Drainelektroden 14 isoliert, wie in Fig. 96 gezeigt ist, teilweise frei­ legt, gebildet wird. Unter Verwendung des Photoresists 41 als Maske werden obere Abschnitte der Seitenwandisolierfilme 12 um ungefähr 200 nm entfernt, so daß nur die oberen Abschnitte der Seitenwandisolierfilme 12 entfernt wer­ den. Dadurch werden Verbindungsgräben 42 zwischen der Verbindung 40 und den Source/Drainelektroden 14, wie in Fig. 97 gezeigt ist, gebildet. In diesem Fall werden die Seitenwandisolierfilme 12 geätzt, so daß nur ihre oberen Ab­ schnitte entfernt werden, und dieses Ätzen wird nicht in einem solchen Ausmaß durchgeführt, daß die Oberfläche des Halbleitersubstrats 1 freigelegt wird.
Dann wird ein leitender Film mit einer Dicke von ungefähr 100 nm, der aus einer polykristallinen Siliziumschicht gebildet ist, durch das CVD-Verfahren oder ähnlichem gebildet, so daß die Verbindungsgräben 42 gefüllt werden, und dann wird er poliert oder zurückgeätzt, so daß ein Verbindungsleitungsfilm 43, wie in Fig. 98 gezeigt ist, gebildet wird. Fig. 99 ist eine Draufsicht, die den in Fig. 98 gezeigten Schritt zeigt. Wie in Fig. 98 und 99 gezeigt ist, wird die Verbindung 40 elektrisch mit den Source/Drainelektroden 14 über die Verbindungsleitungsfilme 43 verbunden. Der Verbindungsleitungsfilm 43 kann eine amorphe Siliziumschicht, eine Metallschicht, eine Metallsilizidschicht oder ein Metallnitridfilm sein.
In dem Fall, bei dem die aus einer Metallsilizidschicht gebildete Verbindung 40 zum Verbinden eines PMISFET mit einem NMISFET angeordnet ist, können Dotierungen von verschiedenen Leitungstypen wechselseitig aufgrund einer Wärmebehandlung, wie z. B. eines Verfließens für einen Zwischenfilm nach dem Bilden des Transistors, diffundieren und folglich können die Transistorcharak­ teristiken variieren. Um dies zu verhindern, können die Verbindungsleitungs­ filme 43 aus einem Sperr- bzw. Barrierenmetall, wie z. B. TiN, gebildet werden, wodurch der Verbindungsleitungsfilm 43 die Diffusion der Dotierungen verhin­ dern kann und damit die obigen Schwierigkeiten vermeiden kann.
15. Ausführungsform
Die fünfzehnte Ausführungsform betrifft einen Aufbau und ein Herstellungsver­ fahren zum Reduzieren eines Kontaktwiderstandes in einem Aufbau, bei dem eine Verbindung mit einer Source/Drainelektrode durch ein Kontaktloch ver­ bunden ist. Im folgenden wird mit Bezug zu Fig. 100 bis 104 ein Herstel­ lungsprozeß der fünfzehnten Ausführungsform beschrieben.
Nach dem Herstellungsprozeß der ersten Ausführungsform, wie in Fig. 11 ge­ zeigt ist, werden die Seitenwandisolierfilme 12 zurückgeätzt, so daß ihre oberen Abschnitte entfernt werden, so daß die Gräben 94, wie in Fig. 100 ge­ zeigt ist, gebildet werden. Wie in Fig. 101 gezeigt ist, wird das CVD-Verfahren angewendet, so daß ein neunter Isolierfilm 45 mit einer Dicke von ungefähr 100 nm, der aus dem gleichen Material (Siliziumnitrid) wie der zweite Isolier­ film 3 gebildet ist, gebildet wird, wie in Fig. 101 gezeigt ist, und sie werden poliert oder zurückgeätzt, so daß neunte Isolierfilme 45, die die Gräben 44 füllen, gebildet werden.
Wie in Fig. 102 gezeigt ist, wird das CVD-Verfahren angewendet, so daß ein Zwischenschichtisolierfilm 17 mit einer Dicke von ungefähr 1000 nm, der aus einem Siliziumoxidfilm gebildet ist, gebildet wird und dann wird ein Kontakt­ loch 18 durch die Photolithographie und Ätztechnik gebildet. Das Ätzen zum Bilden des Kontaktloches 18 wird auf dem Zwischenschichtisolierfilm 17 unter Verwendung des zweiten und neunten Isolierfilms 3 und 45 als Ätzstopp durchgeführt. Der zweite und der neunte Isolierfilm 3 und 45 werden dann ge­ ätzt, so daß das Kontaktloch 18 mit einer in Fig. 103 gezeigten Anordnung gebildet wird. Die Ätzgrößen des zweiten und des neunten Isolierfilms 3 und 45 sind ungefähr 200 nm, so daß das Kontaktloch, daß durch das Ätzen des zweiten und des neunten Isolierfilms 3 und 45 gebildet wird, nicht die Ober­ fläche des Halbleitersubstrats 1 erreicht.
Wie in Fig. 104 gezeigt ist, wird ein Barrierenmetall mit einer Dicke von unge­ fähr 50 nm, das aus TiN gebildet ist, durch das CVD- oder das PVD-Verfahren gebildet und eine Aluminiumverbindungsschicht wird darauf durch das CVD- oder das PVD-Verfahren gebildet. Die Barrierenmetallschicht und die Alumi­ niumverbindungsschicht werden durch die Photolithographie und Trockenätz­ technik gemustert, so daß ein Barrieremetallschicht 19 und eine zweite Verbin­ dung 20, wie in Fig. 104 gezeigt ist, gebildet werden. Die zweite Verbindung 20 ist in Kontakt mit der oberen Oberfläche und Seitenoberfläche der Source/­ Drainelektrode 14. Da die zweite Verbindung 20 in Kontakt mit nicht nur der oberen Oberfläche der Source/Drainelektrode 14, sondern auch mit der Sei­ tenoberfläche davon ist, kann eine Kontaktfläche zwischen der zweiten Verbin­ dung 20 und den Source/Drainelektroden 14 groß sein, so daß der Kontakt­ widerstand klein sein kann. In dieser fünfzehnten Ausführungsform wird der Zwischenschichtisolierfilm 17 unter Verwendung des zweiten und des neunten Isolierfilms 2 und 45 als ein Ätzstopp geätzt und dann werden nur der zweite und der neunte Isolierfilm 3 und 45 geätzt, so daß die Ätzgrößen von diesen einfacher als in dem Fall, bei dem diese Isolierfilme gleichzeitig geätzt werden, gesteuert werden kann.
16. Ausführungsform
Diese sechzehnte Ausführungsform betrifft einen Aufbau und ein Herstellungs­ verfahren zur Reduzierung eines Verbindungswiderstandes in einem Aufbau, bei dem eine Verbindung mit einer Source/Drainelektrode durch ein Kontakt­ loch verbunden ist. Im folgenden wird mit Bezug zu Fig. 105 bis 113 ein Her­ stellungsprozeß der sechzehnten Ausführungsform beschrieben.
Nach dem Prozeß der zehnten Ausführungsform, der in Fig. 61 gezeigt ist, werden ein Gateisolierfilm 9 und eine Gateelektrode 10, wie in Fig. 105 ge­ zeigt ist, gebildet. Die Gateelektrode 10 wird so zurückgeätzt, daß sie eine Oberfläche aufweist, die niedriger ist als die Oberfläche des siebten Isolierfilms 34 (Siliziumnitridfilm) und die im wesentlichen auf der gleichen Ebene wie die obere Oberfläche des sechsten Isolierfilms 33 (Siliziumoxidfilm) ist. Danach wird der dritte Isolierfilm 6 zurückgeätzt, so daß die Dicke des dritten Iso­ lierfilms 6 zu ungefähr 20 nm, wie in Fig. 106 gezeigt ist, reduziert wird. Da­ nach werden schwach dotierte Dotierungsdiffusionsschichten 11, wie in Fig. 107 gezeigt ist, gebildet.
Dann wird das CVD-Verfahren und das Zurückätzverfahren durchgeführt, so daß die Seitenwandisolierfilme 12 mit einer Dicke von ungefähr 50 nm, die aus dem gleichen Material (Siliziumnitrid) wie der zweite Isolierfilm 3 gebildet sind, wie in Fig. 108 gezeigt ist, gebildet werden. Da die aus den Sili­ ziumoxidfilmen gebildeten dritten Isolierfilme 6 unter den Siliziumnitridfilmen vorhanden sind, sind die Seitenwandisolierfilme 12 nicht in direkten Kontakt mit dem Siliziumsubstrat 1. Wenn das Silizium in direkten Kontakt mit dem Siliziumnitridfilm wäre, würde ein Übergangsniveau auftreten, welches die Zu­ verlässigkeit der Transistoren beeinträchtigen würde. Diese Ausführungsform kann diese Schwierigkeit verhindern. Dann wird unter Verwendung der Seiten­ wandisolierfilme als Maske eine Dotierung ionenimplantiert, so daß stark do­ tierte Dotierungsdiffusionsschichten 13 gebildet werden.
Nach dem Bilden des Leitungsfilms durch das CVD-Verfahren wird die obere Oberfläche des Leitungsfilms poliert oder zurückgeätzt, so daß die Source/Drainelektroden 14, wie in Fig. 109 gezeigt ist, gebildet werden. Da­ nach werden obere Abschnitte der Seitenwandisolierfilme 12 um eine Tiefe von 150 nm zurückgeätzt, so daß die Gräben 44, wie in Fig. 110 gezeigt ist, gebil­ det werden. Danach wird ein neunter Isolierfilm 45, der aus dem gleichen Material wie der sechste Isolierfilm 33 gebildet ist, durch das CVD-Verfahren gebildet und wird poliert oder zurückgeätzt, so daß neunte Isolierfilme 45, die die Gräben 44 füllen, wie in Fig. 111 gezeigt ist, gebildet werden.
Wie in Fig. 112 gezeigt ist, wird das CVD-Verfahren durchgeführt, so daß der Zwischenschichtisolierfilm 17 (Siliziumoxidfilm) mit einer Dicke von ungefähr 1000 nm, der aus dem gleichen Material wie der sechste Isolierfilm 33 gebildet ist, gebildet wird und dann wird ein vorbestimmter Bereich des Zwischen­ schichtisolierfilms 17 unter Verwendung des zweiten Isolierfilms 3 und des Seitenwandisolierfilms 12 sowie der Source/Drainelektrode 14 als Ätzstopp geätzt, so daß ein Kontaktloch 18 gebildet wird. Das Ätzen zum Bilden des Kontaktlochs 18 kann kontinuierlich auf den Zwischenschichtisolierfilm 17, den sechsten Isolierfilm 6 und den neunten Isolierfilm 45 angewendet werden, da diese Filme aus der gleichen Materialart gebildet sind. Dies vereinfacht den Herstellungsprozeß. Danach wird die Barrierenmetallschicht 19 und die zweite Verbindung 20, die das Kontaktloch 18 füllen, gebildet. In dieser Ausführungs­ form sind die neunten Isolierfilme 45 nur innerhalb der Gräben 44 angeordnet. Jedoch kann der Schritt in Fig. 111 ausgelassen werden und die Gräben 44 können mit dem Zwischenschichtisolierfilm 17 gefüllt werden.
17. Ausführungsform
Diese siebzehnte Ausführungsform betrifft einen Aufbau und ein Herstellungs­ verfahren, das ein gleichzeitiges Bilden einer Gateelektrode und eines damit verbundenen Verbindungsfilms erlaubt, ähnlich zu den Ausführungsformen 9 bis 12. Ein Herstellungsprozeß der siebzehnten Ausführungsform wird im fol­ genden mit Bezug zu Fig. 114 bis 124 beschrieben.
Zuerst wird ein Isolierfilm 2 mit einer Dicke von ungefähr 500 nm, der aus einem Siliziumoxidfilm gebildet ist, auf einem Halbleitersubstrat 1 durch das CVD-Verfahren gebildet und ein zweiter Isolierfilm 3 mit einer Dicke von un­ gefähr 150 nm, der aus einem Siliziumnitridfilm gebildet ist, wird darauf durch das CVD-Verfahren gebildet. Danach wird eine Transistoröffnung 4 gebildet. Dann wird eine Ionenimplantation durchgeführt, so daß ionenimplantierte Schichten 5a und 5b gebildet werden. Es wird ein dritter Isolierfilm 6, der aus einem Siliziumoxidfilm gebildet ist, durch das CVD-Verfahren gebildet und dann wird er poliert oder zurückgeätzt, so daß ein dritter Isolierfilm 6 inner­ halb der Transistoröffnung, wie in Fig. 114 gezeigt ist, gebildet wird. Diese Schritte sind ähnlich zu denen der ersten Ausführungsform, die in Fig. 1 bis 4 gezeigt sind.
Ein zu dem der neunten Ausführungsform ähnlicher Schritt, der in Fig. 53 ge­ zeigt ist, wird unter Verwendung der Photolithographie durchgeführt, so daß ein Photoresist 35, das ein Muster zum Bilden der Gateelektrode und der Ver­ bindung definiert, gebildet wird. Unter Verwendung des Photoresists 35 als Maske wird der dritte Isolierfilm 6 geätzt. In diesem Fall kann das Selektivi­ tätsverhältnis des Ätzens zwischen dem Siliziumnitridfilm und dem Sili­ ziumoxidfilm geeignet gesteuert werden, wodurch der zweite Isolierfilm 3 auch geätzt werden kann. Somit können durch Einstellen des Selektivitätsverhältnis­ ses zu einem niedrigen Wert, z. B. ungefähr 3, der dritte und der zweite Iso­ lierfilm 6 und 3 gleichzeitig in diesem Schritt geätzt werden. Im folgenden wird ein Beispiel beschrieben, bei dem das Selektivitätsverhältnis 3 ist. Es wird der dritte Isolierfilm 6 mit einer Dicke von ungefähr 500 nm, der aus einem Sili­ ziumoxidfilm gebildet ist, komplett durch das Überätzen von 10% entfernt. Unter dieser Bedingung wird der zweite Isolierfilm 3 mit einer Dicke von unge­ fähr 150 nm, der aus einem Siliziumnitridfilm gebildet ist, komplett geätzt und der erste Isolierfilm (Siliziumoxidfilm) unter dem zweiten Isolierfilm 3 wird um ungefähr 100 nm geätzt. In dieser Art werden die Gateelektrodenöffnung 8 und der Verbindungsgraben 31, wie in Fig. 116 gezeigt ist, gebildet. In dem Prozeß des Ätzens des Siliziumoxidfilms unter Verwendung des Siliziumnitridfilms als Maske kann ein gewünschtes Selektivitätsverhältnis des Ätzens einfach beispielsweise unter den Bedingungen einer CH4-Flußrate von 24 sccm/min. einem Druck von 1,33 Pa, einer Hochfrequenzleistung von 150 W und einer H2-Fluß­ rate variabel zwischen 5 und 25 sccm/min erreicht werden. Das Ätzselektivi­ tätsverhältnis ist nicht auf drei beschränkt und kann geeignet entsprechend den Dicken des zweiten und des dritten Isolierfilms 3 und 6 eingestellt werden. Die Ätzschritte mit verschiedenen Selektivitätsverhältnissen können geeignet in Kombination verwendet werden.
Ein zu dem der neunten Ausführungsform ähnlicher Prozeß, der in Fig. 55 ge­ zeigt ist, wird durchgeführt, so daß der Gateisolierfilm 9 und die vergrabene Verbindungs- und Gateelektrode 32, wie in Fig. 117 gezeigt ist, gebildet wer­ den. Genauer wird der Gateisolierfilm 9 durch das thermische Oxidations- oder das CVD-Verfahren gebildet. Nach dem Bilden des Leitungsfilms durch das CVD-Verfahren wird er poliert oder zurückgeätzt, so daß die vergrabene Ver­ bindungs- und Gateelektrode 32, die die Gateelektrodenöffnung 8 und den Verbindungsgraben 31 füllt, gebildet wird. Fig. 117 ist eine Querschnittsan­ sicht entlang der Linie 100-100 in Fig. 115 und Fig. 118 ist eine Quer­ schnittsansicht der Linie 200-200 in Fig. 115.
Die vergrabene Verbindungs- und Gateelektrode 32 wird zurückgeätzt, so daß ihre Dicke um ungefähr 200 nm verringert wird und dann wird der dritte Iso­ lierfilm 6 geätzt und entfernt. Da die vergrabene Verbindungs- und Gateelek­ trode 32 um 200 nm gedünnt wird, ist die obere Oberfläche der vergrabenen Verbindungs- und Gateelektrode 32 in der gleichen Ebene wie die obere Ober­ fläche des ersten Isolierfilms 2 angeordnet und damit wird eine flache Struktur, wie in Fig. 119 gezeigt ist, gebildet. Bei dem Ätzen des dritten Isolierfilms 6 ist ein Selektivitätsverhältnis des Siliziumoxidfilms zu dem Siliziumnitridfilm ungefähr 3,6 und der Siliziumoxidfilm wird ungefähr um 5500 nm geätzt, wäh­ rend der zweite Isolierfilm 3 entfernt wird. Ein solches Verfahren kann so an­ gewendet werden, daß der dritte Isolierfilm 6 mit einem höheren Selektivitäts­ verhältnis von 15 entfernt wird und der verbleibende zweite Isolierfilm 3, der aus dem Siliziumnitridfilm gebildet ist, wird mit heißer Phosphorsäure bei einer Temperatur von 80°C entfernt. Die optimalen Ätzbedingungen können innerhalb des obigen Bereiches gewählt werden. Das Entfernen des zweiten Isolier­ films 3 ist nicht notwendig und, wenn er nicht entfernt wird, ist es nicht not­ wendig die Dicke der vergrabenen Verbindungs- und Gateelektrode durch das Ätzen zu reduzieren. Fig. 120 ist eine Querschnittsansicht in Richtung der Gatebreite, der den Schritt in Fig. 119 zeigt.
Danach wird ein Prozeß verwendet, der ähnlich zu dem der ersten Ausfüh­ rungsform ist, der in Fig. 9 bis 12 gezeigt ist, so daß leicht dotierte Dotie­ rungsdiffusionsschichten 11, Seitenwandisolierfilme 12, stark dotierte Dotie­ rungsdiffusionsschichten 13 und Source/Drainelektroden 14 gebildet werden.
In dem in Fig. 119 gezeigten Schritt wird die vergrabene Verbindungs- und Gateelektrode 32 gedünnt, so daß eine flache Konfiguration gebildet wird. Je­ doch muß die Dicke der vergrabenen Verbindungs- und Gateelektrode 32, wie in Fig. 122 und 123 gezeigt ist, nicht reduziert werden. Fig. 122 ist eine Quer­ schnittsansicht in Richtung der Gatebreite und zeigt einen Aufbau, bei dem die leicht dotierten Dotierungsdiffusionsschichten 11, die Seitenwandisolierfilme 12 und die stark dotierten Dotierungsdiffusionsschichten 13 nach dem Entfer­ nen des dritten Isolierfilms 6 gebildet werden. Fig. 123 ist eine Quer­ schnittsansicht in Richtung der Gatelänge und zeigt den Aufbau in Fig. 122. Nach dem in Fig. 123 gezeigten Schritt werden die Source/Drainelektroden 14, wie in Fig. 124 gezeigt ist, gebildet. Die Oberflächen der Source/Drainelektroden 14 sind im wesentlichen in der gleichen Ebene wie die obere Oberfläche des ersten Isolierfilms 2 und sind niedriger als die Oberfläche der vergrabenen Verbindungs- und Gateelektrode 32. Die Source/Drainelektroden 14 sind von der vergrabenen Verbindungs- und Gateelektrode 32 durch die Seitenwandisolierfilme 12 getrennt.
Entsprechend dieser siebzehnten Ausführungsform sind, wie oben beschrieben, die Dicken des ersten, zweiten und dritten Isolierfilms entsprechend dem Selektivitätsverhältnis des Ätzens zwischen dem Siliziumnitridfilm und dem Siliziumoxidfilm bestimmt, wodurch der integrale Aufbau, der mit der Gateelektrode und der Verbindung zur Verfügung gestellt wird, einfach gebil­ det werden kann.
18. Ausführungsform
Die achtzehnte Ausführungsform betrifft gleichermaßen einen Aufbau und einen Herstellungsprozeß, der gleichzeitig und integral eine Gateelektrode und eine damit verbundene Verbindung bilden kann. Im folgenden wird ein Herstel­ lungsprozeß der achtzehnten Ausführungsform mit Bezug zu Fig. 125 bis 130 beschrieben.
Nach dem Schritt der fünften Ausführungsform, der in Fig. 32 gezeigt ist, wird ein thermische Oxidation durchgeführt, so daß ein unterliegender Oxidfilm 36 mit einer Dicke von ungefähr 20 nm, der aus einem Siliziumoxidfilm gebildet ist, wie in Fig. 125 gezeigt ist, gebildet wird. Der unterliegende Oxidfilm 36 ist dicker als der zu bildende Gateisolierfilm 9. Dann wird ein zweiter Isolierfilm 3, der aus einem Siliziumnitridfilm gebildet ist, gebildet und wird poliert oder zurückgeätzt, so daß der zweite Isolierfilm 3 die Transistoröffnung 4 füllt. Der erste Isolierfilm 2 ist aus einem Siliziumoxidfilm gebildet und weist eine Dicke von ungefähr 450 nm auf.
Unter Verwendung des Photoresists 35, das das gleiche wie in der in fig. 115 gezeigten siebzehnten Ausführungsform ist, werden eine Gateelektrodenöff­ nung 8 und ein Verbindungsgraben 31, wie in Fig. 126 und 127 gezeigt ist, gebildet. Ähnlich zu der siebzehnten Ausführungsform wird durch Einstellen einer Flußrate des H2 auf einen optimalen Wert das Ätzselektivitätsverhältnis des Siliziumnitridfilms zu dem Siliziumoxidfilm zu 3 : 1 eingestellt. Die Ätz­ menge wird auf einen Wert eingestellt, der der Dicke des Siliziumoxidfilms von 520 nm entspricht, wodurch der zweite Isolierfilm 3 und der unterliegende Oxidfilm 36 entfernt werden. In diesem Schritt wird der erste Isolierfilm 2, d. h. der Siliziumoxidfilm, um eine solche Größe geätzt, die einer Dicke von unge­ fähr 170 nm entspricht. Daher weist der Verbindungsgraben 31 eine Tiefe von ungefähr 170 nm auf.
Wie in Fig. 128 gezeigt ist, wird die thermische Oxidation oder das CVD-Ver­ fahren durchgeführt, so daß ein Gateisolierfilm 9 gebildet wird. Es wird ein Leitungsfilm auf dem Gateisolierfilm 9 gebildet und dann poliert oder zurück­ geätzt, so daß eine Verbindungs- und Gateelektrode 32 nur innerhalb der Gateelektrodenöffnung 8 und des Verbindungsgrabens 31 gebildet wird. Fig. 129 zeigt einen Querschnitt in Richtung der Gatebreite in dem in Fig. 128 ge­ zeigten Schritt. Danach wird der zweite Isolierfilm 3, der aus dem Siliziumni­ tridfilm gebildet ist, mit Chemikalien, wie z. B. heißer Phosphorsäure, oder durch Trockenätzen entfernt. Bei diesem Verfahren wird der Gateisolierfilm 9 lateral durch den unterliegenden Oxidfilm 36 geschützt, so daß die Seitenober­ flächen des Gateisolierfilms 9 nicht geätzt werden.
Danach wird ein Prozeß durchgeführt, der ähnlich zu dem der ersten Ausfüh­ rungsform, der in Fig. 9 bis 12 gezeigt ist, ist, so daß der Transistor der 18. Ausführungsform fertiggestellt wird. Der unterliegende Oxidfilm 36 wird durch Ätzen, das zum Bilden der Seitenwandisolierfilme 12 durchgeführt wird, ent­ fernt. Da der Zweck des unterliegenden Oxidfilms 36 der Schutz des Gateiso­ lierfilms 9 ist, ist es nicht notwendig den unterliegenden Oxidfilm 36 zu bilden, vorausgesetzt daß das Ätzselektivitätsverhältnis des Siliziumoxidfilms zu dem Siliziumnitridfilm ist einige Zehner und somit genügend groß in dem in Fig. 129 gezeigten Schritt ist.

Claims (21)

1. Halbleitervorrichtung mit
einem auf einer Hauptoberfläche eines Halbleitersubstrates (1) gebildeten Ele­ menttrennfilm (2, 3, 25, 33, 34), der eine flache obere Oberfläche und eine Öffnung (8) aufweist und der aus einer Mehrzahl von Schichten gebildet ist,
einem in der Hauptoberfläche des Halbleitersubstrates (1) gebildeten Paar von Source/Drainbereichen (11, 13), die in der Öffnung (8) angeordnet sind und die mit einem Abstand voneinander so angeordnet sind, daß sie dazwischen einen Kanalbereich definieren,
einer auf dem Kanalbereich gebildeten Gateelektrode (10) mit einem da­ zwischenliegenden Gateisolierfilm (9), die einen vorbestimmten Bereich in der Öffnung (8) des Elementtrennfilmes (2, 3, 25, 33, 34) füllt und die eine obere Oberfläche in der im wesentlichen gleichen Ebene wie die obere Oberfläche des Elementtrennfilms (2, 3, 25, 33, 34) aufweist,
einem Seitenwandisolierfilm (12), der das Paar von Source/Drainbereichen (11, 13) umgibt und der entlang einer inneren Seitenoberfläche der Öffnung (8) in dem Elementtrennfilm (2, 3, 25, 33, 34) und entgegengesetzten Seitenober­ flächen der Gateelektrode (10) gebildet ist,
und einem Paar von Source/Drainelektroden (14), die durch den Seitenwand­ isolierfilm (12) umgebene Bereiche füllen und die jeweils elektrisch mit dem Paar von Source/Drainbereichen (11, 13) verbunden sind und die obere Ober­ flächen in der im wesentlichen gleichen Ebene wie die obere Oberfläche des Elementtrennfilmes (2, 3, 25, 33, 34) aufweisen, wobei
die Gateelektrode (10) und das Paar von Source/Drainelektroden (14) vonein­ ander durch den Seitenwandisolierfilm (12) elektrisch getrennt sind.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein Dotierungsbereich eines Leitungstyps, der verschieden zu dem der Source/Drainbereiche (11, 13) ist, in einer vergrabenen Art in der Hauptober­ fläche des Halbleitersubstrats (1) gebildet ist und direkt unter der Gateelek­ trode (10) angeordnet ist.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Elementtrennfilm (2, 3, 25, 33, 34) eine Zweischichtstruktur mit einem ersten Isolierfilm (2) und einem zweiten Isolierfilm (3) aus einem Material, das verschieden von dem des ersten Isolierfilmes (2) ist, aufweist.
4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß das Paar von Source/Drainelektroden (14) einen Metallnitridfilm enthält.
5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, dadurch ge­ kennzeichnet, daß die Gateelektrode (10) eine U-förmige polykristalline Siliziumschicht (10a), die auf dem Gateisolierfilm (9) gebildet ist, und eine Metallsilizidschicht (10b), die einen Raum innerhalb der U-förmigen polykristallinen Siliziumschicht (10a) füllt, enthält.
6. Halbleitervorrichtung nach einem der Ansprüche 1 bis S. dadurch ge­ kennzeichnet, daß
der Elementtrennfilm (2, 3, 25, 33, 34)
einen auf der Hauptoberfläche des Halbleitersubstrates (1) gebildeten ersten Isolierfilm (2),
einen auf der Oberfläche des ersten Isolierfilmes (2) gebildeten Leitungsfilm (25) und
einen auf dem Leitungsfilm (25) gebildeten zweiten Isolierfilm (3) enthält.
7. Halbleitervorrichtung mit
einem auf einer Hauptoberfläche eines Halbleitersubstrates (1) gebildeten Ele­ menttrennfilm (2, 3), der eine flache obere Oberfläche und eine vorbestimmte Öffnung (8) aufweist,
einem in der Hauptoberfläche des Halbleitersubstrates (1) gebildeten Paar von Source/Drainbereichen (11, 13), die in der Öffnung (8) angeordnet sind und die mit einem Abstand voneinander so angeordnet sind, daß sie dazwischen einen Kanalbereich definieren,
einer auf dem Kanalbereich gebildeten Gateelektrode (32) und einem da­ zwischenliegenden Gateisolierfilm (9), die einen vorbestimmten Bereich in der Öffnung (8) des Elementtrennfilmes (2, 3) füllt und die eine obere Oberfläche in der im wesentlichen gleichen Ebene wie die obere Oberfläche des Ele­ menttrennfilmes (2, 3) aufweist,
einem Seitenwandisolierfilm (12), der das Paar von Source/Drainbereichen (11, 13) umgibt und der entlang einer inneren Seitenoberfläche der Öffnung (8) in dem Elementrennfilm (2, 3) und entgegengesetzten Seitenoberflächen der Gateelektrode (32) gebildet ist,
einem Paar von Source/Drainelektroden (14), die durch den Seitenwandiso­ lierfilm (12) umgebene Bereiche füllen und die jeweils elektrisch mit dem Paar von Source/Drainbereichen (11, 13) verbunden sind und obere Oberflächen aufweisen, die im wesentlichen in der gleichen Ebene wie die obere Oberfläche des Elementtrennfilmes (2, 3) sind,
und einer mit der Gateelektrode (10) elektrisch verbundenen Gateverbindung (32), wobei
der Elementtrennfilm (2, 3)
einen auf der Hauptoberfläche des Halbleitersubstrates (1) gebildeten ersten Isolierfilm (2) und
einen auf dem ersten Isolierfilm (2) gebildeten zweiten Isolierfilm (3) mit einem Graben enthält,
wobei die Gateverbindung (32) den Graben in dem zweiten Isolierfilm (3) füllt, integral mit der Gateelektrode (10) gebildet ist und eine obere Oberfläche in einer Ebene aufweist, die im wesentlich gleich zu der oberen Oberfläche des zweiten Isolierfilms (3) ist, und
die Gateverbindung und die Gateelektrode durch den Seitenwandisolierfilm (12) elektrisch von dem Paar von Source/Drainelektroden (14) getrennt sind.
8. Halbleitervorrichtung mit
einem auf einer Hauptoberfläche eines Halbleitersubstrates (1) gebildeten Ele­ menttrennfilm (2, 3, 33), der eine flache obere Oberfläche und eine Öffnung (8) aufweist,
einem in der Hauptoberfläche des Halbleitersubstrates (1) gebildeten Paar von Source/Drainbereichen (11, 13), die in der Öffnung (8) angeordnet sind und mit einem Abstand voneinander so angeordnet sind, daß dazwischen ein Kanal­ bereich definiert ist,
einer auf dem Kanalbereich gebildeten Gatelektrode (32) mit einem da­ zwischenliegenden Gateisolierfilm (9), die einen vorbestimmten Bereich in der Öffnung (8) des Elementtrennfilmes (2, 3, 33) füllt und die eine obere Ober­ fläche in der im wesentlichen gleichen Ebene wie die obere Oberfläche des Elementtrennfilmes (2, 3, 33) aufweist,
einem das Paar von Source/Drainbereichen (11, 13) umgebenden Seitenwand­ isolierfilm (12), der entlang einer inneren Seitenoberfläche der Öffnung (8) in dem Elementtrennfilm (2, 3, 33) und entgegengesetzten Seitenoberflächen der Gateelektrode (32) gebildet ist,
einem Paar von Source/Drainelektroden (14), die durch den Seitenwandiso­ lierfilm (12) umgebene Bereiche füllen, die jeweils elektrisch mit dem Paar von Source/Drainbereichen(11, 13)verbunden sind und die obere Oberflächen auf­ weisen, die im wesentlichen in der gleichen Ebene wie die obere Oberfläche des Elementtrennfilms (2, 3, 33) sind,
und einer mit der Gateelektrode (10) elektrisch verbundenen Gateverbindung (32), wobei
der Elementtrennfilm (2, 3, 33)
einen auf der Hauptoberfläche des Halbleitersubstrates (1) gebildeten ersten Isolierfilm (2),
einen auf dem ersten Isolierfilm (2) gebildeten zweiten Isolierfilm (3), der ein Material aufweist, das von dem des ersten Isolierfilms (2) verschieden ist, und
einen auf dem zweiten Isolierfilm (3) gebildeten dritten Isolierfilm (33), der ein Material aufweist, das von dem des zweiten Isolierfilms (3) verschieden ist, und der einen Graben aufweist, enthält,
wobei der dritte und vierte Isolierfilm mit einem gemeinsamen Graben (31) vorgesehen sind,
wobei die Gateverbindung (32) den Graben füllt, integral mit der Gateelektrode ist, eine obere Oberfläche in der im wesentlichen gleichen Ebene wie die obere Oberfläche des dritten Isolierschicht (33) aufweist und eine Dicke aufweist, die im wesentlichen gleich zu der Dicke des dritten Isolierfilms (33) ist,
und wobei die Gateverbindung und die Gateelektrode durch den Seitenwand­ isolierfilm (12) von dem Paar von Source/Drainelektroden (14) elektrisch ge­ trennt sind.
9. Halbleitervorrichtung mit
einem auf einer Hauptoberfläche eines Halbleitersubstrates (1) gebildeten Ele­ menttrennfilm (2, 3), der eine flache obere Oberfläche und eine Öffnung (8) und einen Graben aufweist,
einem in der Hauptoberfläche des Halbleitersubstrates (1) gebildeten Paar von Source/Drainbereichen (11, 13), die in der Öffnung (8) angeordnet sind und die mit einem Abstand voneinander so angeordnet sind, daß ein Kanalbereich da­ zwischen definiert ist,
einer auf dem Kanalbereich gebildeten Gateelektrode (10) mit einem da­ zwischenliegenden Gateisolierfilm (9), die einen vorbestimmten Bereich in der Öffnung (8) des Elementtrennfilmes (2, 3) füllt und der eine obere Oberfläche in der im wesentlichen gleichen Ebene wie die obere Oberfläche des Ele­ menttrennfilmes (2, 3) aufweist,
einem Seitenwandisolierfilm (12), der das Paar von Source/Drainbereichen (11, 13) umgibt und der entlang einer inneren Seitenoberfläche der Öffnung (8) in dem Elementtrennfilm (2, 3) und entgegengesetzten Seitenoberflächen der Gateelektrode (10) gebildet ist,
einem Paar von Source/Drainelektroden (14), die durch den Seitenwandiso­ lierfilm (12) umgebene Bereiche füllen, die jeweils elektrisch mit dem Paar von Source/Drainbereichen (11, 13) verbunden sind und die obere Oberflächen in der im wesentlichen gleichen Ebene wie die obere Oberfläche des Ele­ menttrennfilms (2, 3) aufweisen,
einer Verbindungsschicht (40), die den Graben in dem Elementtrennfilm (2, 3) füllt und die eine obere Oberfläche in der im wesentlichen gleichen Ebene wie die obere Oberfläche des Elementtrennfilms (2, 3) aufweist,
einem bei dem Seitenwandisolierfilm (12) gebildeten Verbindungsgraben (42), der zwischen einer der Source/Drainbereiche (11, 13) und der Verbindungs­ schicht (40) angeordnet ist,
und einem Leitungsfilm (43), der den Verbindungsgraben (42) füllt und der zum elektrischen Verbinden des einen der Source/Drainbereiche (11, 13) und der Verbindungsschicht (40) vorgesehen ist,
wobei die Gateelektrode (10) durch den Seitenwandisolierfilm (12) von dem Paar von Source/Drainelektroden (14) elektrisch getrennt ist.
10. Halbleitervorrichtung mit
einem auf einer Hauptoberfläche eines Halbleitersubstrates (1) gebildeten Ele­ menttrennfilm (2, 3), der eine flache obere Oberfläche und eine vorbestimmte Öffnung (8) aufweist,
einem in der Hauptoberfläche des Halbleitersubstrats (1) gebildeten Paar von Source/Drainbereichen (11, 13), die in der Öffnung (8) angeordnet sind und mit einem Abstand voneinander so angeordnet sind, daß ein Kanalbereich da­ zwischen definiert ist,
einer auf dem Kanalbereich gebildeten Gateelektrode (10) mit einem da­ zwischenliegenden Gateisolierfilm (9), die einen vorbestimmten Bereich in der Öffnung (8) des Elementtrennfilms (2, 3) füllt und die eine obere Oberfläche in der im wesentlichen gleichen Ebene wie die obere Oberfläche des Ele­ menttrennfilmes (2, 3) aufweist,
einem Seitenwandisolierfilm (12, 45), der das Paar von Source/Drainbereichen (11, 13) umgibt und der entlang einer inneren Seitenoberfläche der Öffnung (8) in dem Elementtrennfilm (2, 3) und entgegengesetzten Seitenoberflächen der Gateelektrode (10) gebildet ist,
einem Paar von Source/Drainelektroden (14), die durch den Seitenwandiso­ lierfilm (12, 45) umgebene Bereiche füllen, die jeweils elektrisch mit dem Paar von Source/Drainbereichen (11, 13) verbunden sind und die obere Oberflächen in der im wesentlichen gleichen Ebene wie die obere Oberfläche des Ele­ menttrennfilmes (2, 3) aufweisen,
und einem auf dem Elementtrennfilm (2, 3), der Gateelektrode (10) und dem Paar von Source/Drainelektroden (14) gebildeten Zwischenschichtisolierfilm (17), wobei der Elementtrennfilm (2, 3)
einen auf der Hauptoberfläche des Halbleitersubstrates (1) gebildeten ersten Isolierfilm (2)
und einen auf dem ersten Isolierfilm (2) gebildeten zweiten Isolierfilm (3), der ein Material aufweist, das von dem des ersten Isolierfilms (2) verschieden ist, enthält,
wobei der Seitenwandisolierfilm (12, 45)
einen auf der Hauptoberfläche des Halbleitersubstrates (1) gebildeten ersten Seitenwandisolierfilm (12) und
einen auf dem ersten Seitenwandisolierfilm (12) gebildeten zweiten Seiten­ wandisolierfilm (45), der das gleiche Material wie der zweite Isolierfilm (3) aufweist, enthält,
wobei der Zwischenschichtisolierfilm (17) ein Material aufweist, das von dem des zweiten Isolierfilms (3) verschieden ist,
wobei ein Kontaktloch (18) in dem Zwischenschichtisolierfilm (17), dem zwei­ ten Isolierfilm (3) und dem zweiten Seitenwandisolierfilm (45) zum Freilegen der oberen und der Seitenoberfläche von zumindest einer der Source/Drainelektroden (14) gebildet ist und
wobei eine Verbindung (19, 20) mit einem Abschnitt, der das Kontaktloch (18) füllt, elektrisch mit der oberen und der Seitenoberfläche von der zumindest einen der Source/Drainelektroden (14) in dem Kontaktloch (18) in Kontakt ist.
11. Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten:
Bilden eines ersten Isolierfilmes (2) auf einer Hauptoberfläche eines Halbleiter­ substrates (1),
Bilden eines zweiten Isolierfilmes (3), der ein Material aufweist, das von dem des ersten Isolierfilms (2) verschieden ist, auf dem ersten Isolierfilm (2),
Ätzen von vorbestimmten Bereichen des zweiten und des ersten Isolierfilmes (3, 2), so daß eine Transistoröffnung (4) gebildet wird,
Bilden eines dritten Isolierfilmes (6), der ein Material aufweist, das von dem des zweiten Isolierfilms (3) verschieden ist, so daß die Transistoröffnung (4) gefüllt wird,
Bilden einer Gateelektrodenöffnung (8) in einem vorbestimmten Bereich des dritten Isolierfilmes (6),
Bilden eines Gateisolierfilms (9) auf der Hauptoberfläche des Halbleiter­ substrats (1), der in der Gateelektrodenöffnung (8) angeordnet ist,
Bilden einer Gateelektrode (10), die die Gateelektrodenöffnung (8) füllt, auf dem Gateisolierfilm (9) in der Gateelektrodenöffnung (8),
Bilden eines Seitenwandisolierfilmes (12) in Kontakt mit entgegengesetzten Seitenoberflächen der Gateelektrode (10) nach Entfernen des dritten Isolier­ filmes (6),
Ionenimplantieren einer Dotierung in die Hauptoberfläche des Halbleiter­ substrates (1) in der Transistoröffnung (4), wo die Gateelektrode (10) nicht vorgesehen ist, so daß ein Paar von Source/Drainbereichen (11, 13) gebildet wird, und
Bilden eines Paares von Source/Drainelektroden (14), die einen Bereich in der Transistoröffnung (4) füllen, wo die Gateelektrode (10) und der Seitenwand­ isolierfilm (12) nicht vorgesehen sind und die jeweils elektrisch mit dem Paar von Source/Drainbereichen (11, 13) verbunden sind.
12. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß ein Dotierungsbereich (21) eines Leitungstyps, der von dem der Source/Drainbereiche (11, 13) verschieden ist, in der Oberfläche des Halblei­ tersubstrates (1) in der Transistoröffnung (4) unter Verwendung des dritten Isolierfilmes (6) und des Elementtrennfilmes (2, 3) als Maske vor dem Schritt des Bildens des Gateisolierfilms (9) in der Gateelektrodenöffnung (4) durch Ionenimplantieren einer Dotierung gebildet wird.
13. Verfahren zur Herstellung der Halbleitervorrichtung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß der dritte Isolierfilm (6) teilweise ent­ fernt wird, so daß der dritte Isolierfilm (6) mit einer größeren Dicke als der Gateisolierfilm (9) zurückbleibt.
14. Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten:
Bilden eines ersten Isolierfilmes (2) auf einer Hauptoberfläche eines Halbleiter­ substrates (1),
Bilden eines Leitungsfilmes (25) auf dem ersten Isolierfilm (2),
Bilden eines zweiten Isolierfilmes (3) auf dem Leitungsfilm (25),
Ätzen von vorbestimmten Bereichen des ersten Isolierfilmes (2), des Lei­ tungsfilmes (25) und des zweiten Isolierfilmes (3), so daß eine Transistoröff­ nung (4) gebildet wird,
Bilden eines dritten Isolierfilmes (6), der ein Material aufweist, das sich von dem des zweiten Isolierfilms (3) unterscheidet, so daß die Transistoröffnung (4) gefüllt wird,
Bilden einer Gateelektrodenöffnung (8) in einem vorbestimmten Bereich des dritten Isolierfilms (6),
Bilden eines Gateisolierfilmes (9) auf der Hauptoberfläche des Halbleiter­ substrates (1), der in der Gateelektrodenöffnung (4) angeordnet ist, und Bilden eines vierten Isolierfilmes (26) auf einer Seitenoberfläche des Leitungsfilmes (25), die an der Seitenwand der Transistoröffnung (4) freigelegt ist,
Bilden einer Gateelektrode (10), die die Gateelektrodenöffnung (4) füllt, auf dem Gateisolierfilm (9) in der Gateelektrodenöffnung (4),
Bilden eines Seitenwandisolierfilmes (12) in Kontakt mit entgegengesetzten Seitenoberflächen der Gateelektrode (10) nach Entfernen des dritten Isolier­ filmes (6),
Ionenimplantieren einer Dotierung in die Hauptoberfläche des Halbleiter­ substrats (1) in der Transistoröffnung (4), die nicht mit der Gateelektrode (10) vorgesehen ist, so daß ein Paar von Source/Drainbereichen (11, 13) gebildet wird, und
Bilden eines Paares von Source/Drainelektroden (14), die einen Bereich in der Transistoröffnung (4) füllen, wo die Gateelektrode (10) und der Seitenwandisolierfilm (12) nicht vorgesehen sind, und die jeweils elektrisch mit dem Paar von Source/Drainelektroden (11, 13) verbunden sind.
15. Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten:
Bilden eines ersten Isolierfilmes (2) auf einer Hauptoberfläche eines Halbleiter­ substrates (1),
Bilden eines zweiten Isolierfilms (3), der ein Material aufweist, das sich von dem des ersten Isolierfilms (2) unterscheidet, auf dem ersten Isolierfilm (2),
Ätzen von vorbestimmten Bereichen des ersten und zweiten Isolierfilmes (3, 2), so daß eine Transistoröffnung (4) gebildet wird,
Bilden eines dritten Isolierfilms (6), der ein Material aufweist, das sich von dem des zweiten Isolierfilms (3) unterscheidet, so daß die Transistoröffnung (4) gefüllt wird,
Bilden eines Verbindungsgrabens (31), der sich nicht bis zu dem ersten Iso­ lierfilm (2) erstreckt, in einem vorbestimmten Bereich in dem zweiten Isolier­ film (3),
Bilden einer Gateelektrodenöffnung (8) in einem vorbestimmten Bereich in dem dritten Isolierfilm (6),
Bilden eines Gateisolierfilms (9) auf der Hauptoberfläche des Halbleiter­ substrats (1), der in der Gateelektrodenöffnung (8) angeordnet ist,
Bilden eines Leitungsfilmes (32), der eine Gateelektrode und eine Gateelektro­ denverbindung bildet und der die Gateelektrodenöffnung (10) und den Verbin­ dungsgraben (31) füllt,
Bilden eines Seitenwandisolierfilmes (12) an entgegengesetzten Seitenoberflä­ chen der Gateelektrode (10) nach Entfernen des dritten Isolierfilmes (6), der in der Transistoröffnung (4) angeordnet ist,
Ionenimplantieren einer Dotierung in die Hauptoberfläche des Halbleiter­ substrats (1) in der Transistoröffnung (4), wo die Gateelektrode (10) nicht vorgesehen ist, so daß ein Paar von Source/Drainbereichen (11, 13) gebildet wird, und
Bilden eines Paares von Source/Drainelektroden (14), die einen Bereich in der Transistoröffnung (4) füllen, wo die Gateelektrode (10) und der Seitenwandisolierfilm (12) nicht vorgesehen sind, und die jeweils elektrisch mit dem Paar von Source/Drainbereichen (11, 13) verbunden sind.
16. Verfahren zur Herstellung der Halbleitervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß der Verbindungsgraben (31) und die Gateelektro­ denöffnung (4) in verschiedenen Schritten unter Verwendung verschiedener Ätzmasken gebildet werden.
17. Verfahren zur Herstellung der Halbleitervorrichtung nach Anspruch 1 S. dadurch gekennzeichnet, daß der Verbindungsgraben (31) und die Gateelektrodenöffnung (4) in demselben Schritt unter Verwendung der gleichen Maske gebildet werden.
18. Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten:
Bilden eines ersten Isolierfilmes (2), der aus einem Siliziumoxidfilm gebildet ist, auf einer Hauptoberfläche eines Halbleitersubstrates (1),
Bilden eines zweiten Isolierfilmes (3), der aus einem Siliziumnitridfilm gebildet ist, auf dem ersten Isolierfilm (2),
Bilden eines dritten Isolierfilms (33), der aus einem Siliziumoxidfilm gebildet ist, auf dem zweiten Isolierfilm (3),
Ätzen von vorbestimmten Bereichen des ersten, zweiten und dritten Isolierfil­ mes (2, 3, 33), so daß eine Transistoröffnung (4) gebildet wird,
Bilden eines vierten Isolierfilmes (38), der aus einem mit Phosphor dotierten Siliziumoxidfilm gebildet ist, so daß die Transistoröffnung (4) gefüllt wird,
Ätzen des dritten und des vierten Isolierfilmes (33, 38) unter Verwendung einer gemeinsamen Ätzmaske, so daß ein Verbindungsgraben (31), der den zweiten Isolierfilm (3) erreicht, und eine Gateelektrodenöffnung (8) gebildet werden,
Bilden eines Gateisolierfilmes (9) auf der Hauptoberfläche des Halbleiter­ substrates (1), der in der Gateelektrodenöffnung (8) angeordnet ist,
Bilden eines Leitungsfilmes (32), der eine Gateelektrode und eine Gateelektro­ denverbindung bildet, so daß die Gateelektrodenöffnung (8) und der Verbin­ dungsgraben (31) gefüllt werden,
Entfernen des vierten Isolierfilms (38), der in der Transistoröffnung (4) ange­ ordnet ist, mit einem Gas, das einen Dampf aus Wasserstoffluorid enthält,
Bilden eines Seitenwandisolierfilmes (12) auf entgegengesetzten Seitenober­ flächen der Gateelektrode (10),
Ionenimplantieren einer Dotierung in die Hauptoberfläche des Halbleiter­ substrats (1) in der Transistoröffnung (4), wo die Gateelektrode (10) nicht vorgesehen ist, so daß ein Paar von Source/Drainbereichen (11, 13) gebildet wird, und
Bilden eines Paares von Source/Drainelektroden (14), die einen Bereich in der Transistoröffnung (4), wo die Gateelektrode (10) und der Seitenwandisolier­ film (12) nicht vorgesehen sind, füllen und die jeweils elektrisch mit dem Paar von Source/Drainbereichen (11, 13) verbunden sind.
19. Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten:
Bilden eines ersten Isolierfilms (2) auf einer Hauptoberfläche eines Halbleiter­ substrates (1),
Bilden eines zweiten Isolierfilms (3), der ein Material aufweist, das sich von dem des ersten Isolierfilmes (2) unterscheidet, auf dem ersten Isolierfilm (2),
Ätzen von vorbestimmten Bereichen des ersten und des zweiten Isolierfilms (2, 3), so daß eine Transistoröffnung (4) gebildet wird,
Bilden eines dritten Isolierfilms (6), der ein Material aufweist, das sich von dem des zweiten Isolierfilms (3) unterscheidet, und der die Transistoröffnung (4) füllt,
Ätzen von vorbestimmten Bereichen des zweiten und des dritten Isolierfilmes (3, 6), so daß ein Verbindungsgraben, der sich nicht bis zu dem ersten Isolier­ film (2) erstreckt, und eine Gateelektrodenöffnung (8) gebildet werden,
Bilden eines Gateisolierfilms (9) auf der Hauptoberfläche des Halbleiter­ substrats (1) in der Gateelektrodenöffnung (8),
Bilden einer Gateelektrode (10) und einer vergrabenen Verbindung (40), so daß jeweils die Gateelektrodenöffnung (8) und der Verbindungsgraben gefüllt werden,
Bilden eines Seitenwandisolierfilmes (12) entlang entgegengesetzter Sei­ tenoberflächen der Gateelektrode (10) und einer inneren Seitenoberfläche der Transistoröffnung (4) nach Entfernen des dritten Isolierfilms (6), der in der Transistoröffnung (8) angeordnet ist,
Ionenimplantieren einer Dotierung in die Hauptoberfläche des Halbleiter­ substrates (1) in der Transistoröffnung (8), wo die Gateelektrode (10) nicht vorgesehen ist, so daß ein Paar von Source/Drainbereichen (11, 13) gebildet wird,
Bilden eines Paares von Source/Drainelektroden (14), die einen Bereich in der Transistoröffnung (4) füllen, wo die Gateelektrode (10) und der Seitenwand­ isolierfilm (12) nicht vorgesehen sind, und die jeweils elektrisch mit dem Paar von Source/Drainbereichen (11, 13) verbunden sind,
Bilden eines Verbindungsgrabens (42) durch Entfernen des Seitenwandisolier­ filmes (12), der zwischen der vergrabenen Verbindung und den Source/Drainelektroden (14) angeordnet ist, und
Bilden eines Leitungsfilmes (43), der den Verbindungsgraben (42) füllt.
20. Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten:
Bilden eines ersten Isolierfilms (2) auf einer Hauptoberfläche eines Halbleiter­ substrates (1),
Bilden eines zweiten Isolierfilms (3), der ein Material aufweist, das sich von dem des ersten Isolierfilms (2) unterscheidet, auf dem ersten Isolierfilm (2),
Ätzen von vorbestimmten Bereichen des ersten und des zweiten Isolierfilms (2, 3), so daß eine Transistoröffnung (4) gebildet wird,
Bilden eines dritten Isolierfilmes (6), der ein Material aufweist, das sich von dem des zweiten Isolierfilms (3) unterscheidet, und der die Transistoröffnung (4) füllt,
Ätzen von vorbestimmten Bereichen des zweiten und des dritten Isolierfilmes (3, 6), so daß ein Verbindungsgraben, der sich nicht bis zu dem ersten Isolier­ film (2) erstreckt, und eine Gateelektrodenöffnung (8) gebildet werden,
Bilden eines Gateisolierfilms (9) auf der Hauptoberfläche des Halbleiter­ substrats (1) in der Gateelektrodenöffnung (8),
Bilden einer Gateelektrode (10) und einer vergrabenen Verbindung, so daß je­ weils die Gateelektrodenöffnung (8) und der Verbindungsgraben gefüllt wer­ den,
Bilden eines Seitenwandisolierfilms (12) entlang entgegengesetzter Sei­ tenoberflächen der Gateelektrode (10) und einer inneren Seitenoberfläche der Transistoröffnung (8) nach Entfernen des dritten Isolierfilms (6), der in der Transistoröffnung (8) angeordnet ist,
Ionenimplantieren einer Dotierung in die Hauptoberfläche des Halbleiter­ substrats (1) in der Transistoröffnung (8), wo die Gateelektrode (10) nicht vorgesehen ist, so daß ein Paar von Source/Drainbereichen (11, 13) gebildet wird,
Bilden eines Paares von Source/Drainelektroden (14), die einen Bereich in der Transistoröffnung (8) füllen, wo die Gateelektrode (10) und der Seitenwand­ isolierfilm (12) nicht vorgesehen sind, und die jeweils elektrisch mit dem Paar von Source/Drainbereichen (11, 13) verbunden sind,
Bilden eines Isolierfilmgrabens (44) durch Entfernen eines oberen Abschnitts des Seitenwandisolierfilms (12),
Bilden eines vierten Isolierfilms (45) aus dem gleichen Material wie der zweite Isolierfilm (3), so daß der Isolierfilmgraben (44) gefüllt wird,
Bilden eines Zwischenschichtisolierfilms (17), der ein Material aufweist, das sich von dem des zweiten Isolierfilms (3) unterscheidet, auf dem zweiten und vierten Isolierfilm (3, 45), dem Paar von Source/Drainelektroden (14) und der Gateelektrode (10),
Bilden eines Kontaktlochs (18) in einem vorbestimmten Bereich in dem Zwischenschichtisolierfilm (17),
Ätzen von oberen Abschnitten des zweiten und vierten Isolierfilms (3, 45), die am Boden des Kontaktlochs (18) angeordnet sind, so daß Seitenoberflächen der Source/Drainelektrode (14) teilweise freigelegt werden, und
Bilden einer Source/Drainelektrodenverbindung (19, 20), die das Kontaktloch (18) füllt und die in Kontakt mit der oberen Oberfläche und der Seitenober­ fläche der Source/Drainelektrode (14) ist.
21. Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten:
Bilden eines ersten Isolierfilmes (2) auf einer Hauptoberfläche eines Halbleiter­ substrates (1),
Bilden eines zweiten Isolierfilmes (3), der ein Material aufweist, das sich von dem des ersten Isolierfilms (2) unterscheidet, auf dem ersten Isolierfilm (2),
Ätzen von vorbestimmten Bereichen des ersten und des zweiten Isolierfilms (2, 3), so daß eine Transistoröffnung (4) gebildet wird,
Bilden eines dritten Isolierfilms (6), der ein Material aufweist, das sich von dem des zweiten Isolierfilms (3) unterscheidet, und der die Transistoröffnung (4) füllt,
Durchführen eines Ätzens mit der gleichen Ätzmaske auf vorbestimmten Be­ reichen des ersten und des zweiten Isolierfilms (2, 3) und einem vorbestimmten Bereich des dritten Isolierfilms (6), so daß jeweils ein Verbindungsgraben (31), der sich nicht bis zu dem Siliziumsubstrat (1) erstreckt, in dem ersten und zweiten Isolierfilm (2, 3) und eine Gateelektrodenöffnung (8) in dem dritten Isolierfilm (6) gebildet werden,
Bilden eines Gateisolierfilmes (9) auf der Hauptoberfläche des Halbleiter­ substrats (1) in der Gateelektrodenöffnung (8),
Bilden eines Leitungsfilmes (32), der eine Gateelektrode (10) und eine Gateelektrodenverbindung bildet, so daß die Gateelektrodenöffnung (8) und der Verbindungsgraben (31) gefüllt werden,
Bilden eines Seitenwandisolierfilmes (12) auf entgegengesetzten Seitenober­ flächen der Gateelektrode (10) nach Entfernen des dritten Isolierfilms (6), der in der Transistoröffnung (4) angeordnet ist,
Ionenimplantieren einer Dotierung in die Hauptoberfläche des Halbleiter­ substrats (1) in der Transistoröffnung (4), wo die Gatelektrode (10) nicht vor­ gesehen ist, so daß ein Paar von Source/Drainbereichen (11, 13) gebildet wird,
Bilden eines Paares von Source/Drainelektroden (14), die einen Bereich in der Transistoröffnung (4) füllen, wo die Gateelektrode (10) und der Seitenwand­ isolierfilm (12) nicht vorgesehen sind, und die jeweils elektrisch mit dem Paar von Source/Drainbereichen (11, 13) verbunden sind, und
Bilden eines Isolierfilmgrabens (44) durch Entfernen eines oberen Abschnittes des Seitenwandisolierfilmes (12).
DE19615692A 1995-08-11 1996-04-19 Halbleitervorrichtung und Herstellungsverfahren einer Halbleitereinrichtung Expired - Fee Related DE19615692C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7205892A JPH0955499A (ja) 1995-08-11 1995-08-11 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
DE19615692A1 DE19615692A1 (de) 1997-02-13
DE19615692C2 true DE19615692C2 (de) 2002-07-04

Family

ID=16514472

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19615692A Expired - Fee Related DE19615692C2 (de) 1995-08-11 1996-04-19 Halbleitervorrichtung und Herstellungsverfahren einer Halbleitereinrichtung

Country Status (5)

Country Link
US (1) US5844274A (de)
JP (1) JPH0955499A (de)
KR (1) KR100200223B1 (de)
DE (1) DE19615692C2 (de)
TW (1) TW374212B (de)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6478977B1 (en) 1995-09-13 2002-11-12 Hitachi, Ltd. Polishing method and apparatus
JPH09153610A (ja) * 1995-12-01 1997-06-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5998256A (en) * 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
US5846862A (en) * 1997-05-20 1998-12-08 Advanced Micro Devices Semiconductor device having a vertical active region and method of manufacture thereof
JPH1126757A (ja) * 1997-06-30 1999-01-29 Toshiba Corp 半導体装置及びその製造方法
US6590250B2 (en) 1997-11-25 2003-07-08 Micron Technology, Inc. DRAM capacitor array and integrated device array of substantially identically shaped devices
EP0928030B1 (de) * 1997-12-31 2009-02-11 STMicroelectronics S.r.l. Hochspannungsfeldeffekttransistor und Verfahren zu dessen Herstellung
KR100315728B1 (ko) * 1999-12-31 2001-12-13 박종섭 트랜지스터 및 그의 제조 방법
US20020113268A1 (en) * 2000-02-01 2002-08-22 Jun Koyama Nonvolatile memory, semiconductor device and method of manufacturing the same
US7029963B2 (en) * 2001-08-30 2006-04-18 Micron Technology, Inc. Semiconductor damascene trench and methods thereof
US6833232B2 (en) * 2001-12-20 2004-12-21 Dongbu Electronics Co., Ltd. Micro-pattern forming method for semiconductor device
KR20060062913A (ko) * 2004-12-06 2006-06-12 삼성전자주식회사 표시 장치용 배선과 상기 배선을 포함하는 박막트랜지스터 표시판 및 그 제조 방법
US8803245B2 (en) 2008-06-30 2014-08-12 Mcafee, Inc. Method of forming stacked trench contacts and structures formed thereby
US7745275B2 (en) * 2008-09-10 2010-06-29 Arm Limited Integrated circuit and a method of making an integrated circuit to provide a gate contact over a diffusion region
US9748356B2 (en) 2012-09-25 2017-08-29 Stmicroelectronics, Inc. Threshold adjustment for quantum dot array devices with metal source and drain
US9601630B2 (en) * 2012-09-25 2017-03-21 Stmicroelectronics, Inc. Transistors incorporating metal quantum dots into doped source and drain regions
US10002938B2 (en) 2013-08-20 2018-06-19 Stmicroelectronics, Inc. Atomic layer deposition of selected molecular clusters

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07205892A (ja) * 1994-01-25 1995-08-08 Hiroki Nakamura 引き上げ式舵

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950000141B1 (ko) * 1990-04-03 1995-01-10 미쓰비시 뎅끼 가부시끼가이샤 반도체 장치 및 그 제조방법
US5276344A (en) * 1990-04-27 1994-01-04 Mitsubishi Denki Kabushiki Kaisha Field effect transistor having impurity regions of different depths and manufacturing method thereof
JPH04186733A (ja) * 1990-11-20 1992-07-03 Nec Corp 半導体装置及びその製造方法
JP2899122B2 (ja) * 1991-03-18 1999-06-02 キヤノン株式会社 絶縁ゲートトランジスタ及び半導体集積回路
US5252515A (en) * 1991-08-12 1993-10-12 Taiwan Semiconductor Manufacturing Company Method for field inversion free multiple layer metallurgy VLSI processing
JP3128323B2 (ja) * 1992-04-13 2001-01-29 株式会社東芝 半導体集積回路装置およびその製造方法
WO1994000882A1 (en) * 1992-06-24 1994-01-06 Seiko Epson Corporation Thin film transistor, solid-state device, display device, and method for manufacturing thin film transistor
US5391508A (en) * 1992-12-21 1995-02-21 Sharp Kabushiki Kaisha Method of forming semiconductor transistor devices
KR0121992B1 (ko) * 1993-03-03 1997-11-12 모리시다 요이치 반도체장치 및 그 제조방법
US5600168A (en) * 1994-04-20 1997-02-04 Lg Semicon Co., Ltd. Semiconductor element and method for fabricating the same
JP3193845B2 (ja) * 1995-05-24 2001-07-30 シャープ株式会社 半導体装置及びその製造方法
US5675166A (en) * 1995-07-07 1997-10-07 Motorola, Inc. FET with stable threshold voltage and method of manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07205892A (ja) * 1994-01-25 1995-08-08 Hiroki Nakamura 引き上げ式舵

Also Published As

Publication number Publication date
KR970013127A (ko) 1997-03-29
DE19615692A1 (de) 1997-02-13
TW374212B (en) 1999-11-11
JPH0955499A (ja) 1997-02-25
KR100200223B1 (ko) 1999-06-15
US5844274A (en) 1998-12-01

Similar Documents

Publication Publication Date Title
DE102005015418B4 (de) Phosphordotierungsverfahren zum Herstellen von Feldeffekttransistoren mit mehreren gestapelten Kanälen
DE19615692C2 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitereinrichtung
DE4224793C2 (de) Dünnfilmfeldeffektelement und Herstellungsverfahren dafür
DE112006003206B4 (de) Verfahren zum Ausbilden einer Halbleiteranordnung
DE19728140C2 (de) Verfahren zur Herstellung einer Metall-Silicid-Schicht über einer Halbleiterstruktur
DE19542411C2 (de) Halbleitereinrichtung und Verfahren zur Herstellung derselben
DE60132748T2 (de) Herstellungsverfahren für ein Halbleiterbauelement unter Benutzung eines Dummy-Gates
DE69634764T2 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE102010064288B4 (de) Halbleiterbauelement mit Kontaktelementen mit silizidierten Seitenwandgebieten
DE102011088584B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE10234392B4 (de) Halbleiterbauelement mit Gate-Elektrodenstruktur und Herstellungsverfahren hierfür
DE10335101B4 (de) Verfahren zur Herstellung einer Polysiliziumleitung mit einem Metallsilizidgebiet, das eine Linienbreitenreduzierung ermöglicht
DE10141948A1 (de) Halbleiterspeichervorrichtung und Hersttelungsverfahren dafür
DE4300986C2 (de) Halbleitervorrichtung zur Elementisolierung und Herstellungsverfahren derselben
DE10229653A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Harstellung
DE19921110A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE3930016C2 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE4113962C2 (de) Halbleitereinrichtung mit selbstausgerichteter Kontaktstruktur für Feldeffekttransistoren und Herstellungsverfahren für diese
DE10120053A1 (de) Stressreduziertes Schichtsystem
DE10107012A1 (de) Verfahren zur Herstellung eines Polysilicium-Kondensators unter Verwendung von FET- und bipolaren Basis-Polysiliciumschichten
DE19542606C2 (de) MIS-Transistor mit einem Dreischicht-Einrichtungsisolationsfilm und Herstellungsverfahren
DE3931127C2 (de) Verfahren zum Herstellen einer Halbleitereinrichtung
DE19629774A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE10240422B4 (de) Verfahren zur Herstellung eines Halbleiterelements mit einer Leitungsstruktur mit vergrößertem Metallsilizidbereich
DE10233195A1 (de) Halbleitervorrichtung mit Grabenisolierung und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee