DE112006003206B4 - Verfahren zum Ausbilden einer Halbleiteranordnung - Google Patents
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Abstract
Verfahren zum Ausbilden einer Halbleiteranordnung mit den Schritten:
Ausbilden einer Isolierschicht (16) über einem leitenden Gebiet;
Ausbilden einer Siliziumschicht (40) über der Isolierschicht;
Ausbilden einer Strukturübertragungsschicht (42) über der Siliziumschicht (40);
Entfernen von Teilbereichen der Strukturübertragungsschicht (42) zum Freilegen von Teilbereichen der Siliziumschicht (40), wobei die verbleibenden Teilbereiche der Strukturübertragungsschicht (42) über Teilbereichen der Isolierschicht (16) liegen, in welchen Kontaktlöcher ausgebildet werden;
Ändern der freiliegenden Teilbereiche (52) der Siliziumschicht (40), so dass die freiliegenden Teilbereiche (52) der Siliziumschicht (40) von nicht freiliegenden Teilbereichen der Maskierungsschicht (40) verschieden sind;
Entfernen der verbleibenden Teilbereiche der Strukturübertragungsschicht (42);
Entfernen von Teilbereichen der Siliziumschicht (40), die unter der Strukturübertragungsschicht (42) lagen und während des Veränderungsschrittes nicht verändert wurden, durch ein HF-Ätzen, wobei Teilbereiche der Isolierschicht (16) freigelegt sind, nachdem die nicht reagierten Teilbereiche der Siliziumschicht (40) entfernt worden sind; und
Ätzen der freiliegenden Teilbereiche der Isolierschicht (16).
Ausbilden einer Isolierschicht (16) über einem leitenden Gebiet;
Ausbilden einer Siliziumschicht (40) über der Isolierschicht;
Ausbilden einer Strukturübertragungsschicht (42) über der Siliziumschicht (40);
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Ätzen der freiliegenden Teilbereiche der Isolierschicht (16).
Description
- Die Erfindung bezieht sich allgemein auf Halbleiteranordnungen und insbesondere auf ein Verfahren zum Ausbilden einer Halbleiteranordnung.
- Halbleiter sind in integrierten Schaltungen für elektronische Anwendungen weit verbreitet, die beispielsweise Computer, Radios und Fernseher beinhalten. Solche integrierten Schaltungen verwenden typischerweise mehrere Transistoren, die in einkristallinem Silizium hergestellt sind. Es ist üblich, dass dort Millionen von Halbleiteranordnungen auf einem einzelnen Halbleiterprodukt sind. Um die notwendigen Signal- und Leistungsverbindungen für die Vielzahl von Halbleiteranordnungen bereitzustellen, beinhalten viele integrierte Schaltungen nun mehrere Metallisierungsniveaus.
- Die Halbleiterindustrie strebt kontinuierlich danach, die Größe der Halbleiteranordnungen zu verringern, die sich auf integrierten Schaltungen befinden. Miniaturisierung ist allgemein notwendig, um der steigenden Dichte der Schaltungen Rechnung zu tragen, die für heutige fortgeschrittene Halbleiterprodukte notwendig ist. Eines der Gebiete, wo Miniaturisierung gebraucht wird, ist beim Ausbilden der Kontakte zwischen Leitern in einer integrierten Schaltung.
- In der derzeitigen Technologie werden Kontaktlöcher in einem Dielektrikum hergestellt, das über dem Halbleitersubstrat liegt. Diese Kontaktlöcher werden unter Verwendung eines fotolithografischen Prozesses hergestellt. Beispielsweise wird, nachdem die Transistoren ausgebildet sind, ein Vor-Metall-Dielektrikum (PMD, pre-metal dielectric) über dem Substrat abgeschieden. Eine antireflektierende Beschichtung (ARC, antireflective coating) kann dann über dem Vor-Metall-Dielektrikum und einem aufgebrachten Fotoresist abgeschieden werden. Strahlung wird in Richtung des Fotoresists durch eine Maske gerichtet, so dass ausgewählte Teilbereiche des Fotoresists bestrahlt werden. Teilbereiche des Resists und der darunter liegende ARC können dann zum Freilegen von Teilbereichen des Zwischenschichtdielektrikums entfernt werden. Diese Teilbereiche können anisotropisch geätzt werden, um die Kontaktlöcher zu erzeugen.
- Die Kontaktlöcher werden mit einem Leiter zum Erzeugen eines Stopfens gefüllt. Beispielsweise wird ein Liner, wie z. B. Titan, gefolgt von Titannitrid entlang von Seitenwänden des Kontaktlochs ausgebildet. Das Loch kann dann mit einem Leiter, wie z. B. Wolfram, gefüllt werden. Das Wolfram kann dann bis auf das Niveau des Vor-Metall-Dielektrikums unter Verwendung eines chemisch-mechanischen Polier- oder Rückätzprozesses entfernt werden.
- Aus der Druckschrift
US 5 525 542 A ist beispielsweise ein Verfahren zum Ausbilden von Strukturen in einer Halbleiteranordnung bekannt, bei dem eine antireflektierende Beschichtung (ARC) eingesetzt wird. Die ARC-Schicht wird zwischen Fotoresist und dem darunterliegenden Material ausgebildet. - Weiterhin ist aus der Druckschrift
US 4 884 123 A ein Verfahren zum Füllen von Kontaktlöchern bekannt, bei dem zunächst ein Liner aus Titan, sowie eine Barriereschicht, z. B. Titannitrid, entlang der Seitenwände des Kontaktlochs ausgebildet werden. Das Kontaktloch wird dann mit einem leitenden Material, wie z. B. Wolfram gefüllt. - Aus der Druckschrift
US 6 221 777 B1 ist ein Verfahren zur Ausbildung einer Halbleiteranordnung bekannt, bei dem eine Photoresistschicht als Strukturübertragungsschicht über einer Isolierschicht ausgebildet und in einem Umkehrtonverfahren strukturiert wird. Hierbei verbleibt der Resist über den Bereichen der Isolierschicht, an denen später Vias ausgebildet werden sollen. Eine Polymerschicht wird als Maskierungsschicht ganzflächig abgeschieden und mittels CMP auf die Höhe der Resistschicht zurückpoliert. Dann wird die Strukturübertragungsschicht entfernt und unter Verwendung der verbleibenden Polymerschicht werden Viastrukturen in die Isolierschicht geätzt. - Ferner zeigt die Druckschrift
US 6 867 116 B1 ein Verfahren zum Ausbilden von sublithographischen Gate-Kontakten, wobei ein Polymer-Maskenmaterial über einer Strukturübertragungsschicht ausgebildet wird. Das Maskenmaterial wird mittels CMP oder durch ein Ätzverfahren planarisiert, um die Strukturübertragungsschicht freizulegen. - Weiterhin ist aus der Druckschrift
US 5 834 159 A ein Verfahren zum Ausbilden eines Kontaktlochs bekannt, bei dem ein Dielektrikum zunächst so zurückgeätzt wird, dass das Dielektrikum in dem Bereich des späteren Kontaktlochs stufenförmig erhöht verbleibt. Dann wird das Dielektrikum vollständig mit einer Poly-Si-Maskenschicht bedeckt. In einem Rückätzverfahren wird die Poly-Si-Maskenschicht soweit entfernt, dass die stufenförmige Erhöhung des Dielektrikums freiliegt und die Kontaktlochätzung erfolgen kann. - Die Druckschrift
US 5 024 971 A offenbart ferner ein Verfahren zum Ausbilden von Öffnungen in einem Halbleitermaterial im Submikrometerbereich, wobei eine Siliziumnitridschicht50 auf einer Polysiliziumschicht94 abgeschieden und strukturiert wird. Anschließend werden SiO2-Spacer54 an der Siliziumnitridschicht50 ausgebildet und die Siliziumnitridschicht50 wieder entfernt. Nunmehr wird eine Cobalt-Schicht ganzflächig über dem undotierten Silizium36 und den Spacern54 abgeschieden sowie eine thermische Behandlung ausgeführt, wodurch eine Cobalt-Silizidschicht an den freiliegenden Teilbereichen des Siliziums entsteht. Anschließend werden die nicht-reagierten Cobalt-Bereiche62 sowie die SiO2-Spacer54 mit einer wässrigen Salpetersäure (dilute nitric acid) entfernt. Abschließend wird ein anisotropes Ätzen des der Polysiliziumschicht94 durchgeführt. - Die Druckschrift
US 2005/0098091 A1 - Schließlich ist aus der Druckschrift
US 2005/0 221 612 A1 - Der Erfindung liegt demgegenüber die Aufgabe zugrunde, ein vereinfachtes Verfahren zum Ausbilden einer Halbleiteranordnung bereitzustellen, welches einfach in bestehende Prozessabläufe eingebunden werden kann.
- Diese Aufgabe wird durch die Maßnahmen des Patentanspruchs 1 gelöst.
- Insbesondere durch das Verwenden einer Siliziumschicht als Maskierungsschicht, dem gezielten Ändern von freiliegenden Bereichen der Siliziumschicht und dem Entfernen der unveränderten Teilbereiche der Siliziumschicht mittels HF-Ätzen können auf sehr einfache Art und Weise und unter Verwendung von Standard-Prozessen Halbleiteranordnungen und insbesondere Kontaktlöcher mit sehr feinen Strukturen ausgebildet werden.
- In den Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
- Die Details von einem oder mehreren Ausführungsbeispielen der Erfindung sind in den begleitenden Zeichnungen und der nachstehenden Beschreibung dargelegt. Verschiedene Merkmale und Vorteile der Erfindung sind aus der Beschreibung und den Zeichnungen und aus den Ansprüchen ersichtlich.
- Für ein vollständiges Verständnis der vorliegenden Erfindung und ihrer zugehörigen Vorteile wird nunmehr auf die nachfolgende Beschreibung in Verbindung mit den begleitenden Zeichnungen Bezug genommen, in denen:
-
1 –5 ,6a und7 –13 Schnittansichten sind, die verschiedene Stadien der Herstellung einer Halbleiteranordnung unter Verwendung eines Verfahrens gemäß eines Ausführungsbeispiels zeigen; -
6b eine Draufsicht der Struktur gemäß6a zeigt; und -
14 bis20 Schnittansichten sind, die verschiedene Stadien der Herstellung einer Halbleiteranordnung unter Verwendung eines Prozesses gemäß eines Beispiels der Erfindung zeigen. - Die Herstellung und Verwendung der derzeitig bevorzugten Ausführungsbeispiele wird nachstehend im Detail erläutert. Allerdings sollte wahrgenommen werden, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Ideen bereitstellt, die in breit gefächerten spezifischen Zusammenhängen ausgeführt werden können. Die vorgestellten spezifischen Ausführungsbeispiele dienen lediglich der Veranschaulichung typischer Methoden, die Erfindung herzustellen und zu benutzen und beschränken nicht den Umfang der Erfindung.
- Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang beschrieben, nämlich einem Kontaktloch für einen Stopfen (plug) in einer integrierten Schaltung. Die Erfindung kann jedoch ebenso für andere Prozesse angewandt werden, die ein Kontaktloch erfordern. Beispielsweise können Ideen der Erfindung ebenso zum Ausbilden von Vialöchern in den Metallisierungsschichten angewandt werden. Die vorliegende Erfindung kann ebenso zum Ausbilden anderer Vertiefungen, wie z. B. Gräben in einem Damasceneprozess, verwendet werden.
- In verschiedenen Ausführungsbeispielen stellt die vorliegende Erfindung ein Verfahren zum Ausbilden kleiner Kontaktlöcher bereit. Weil die Technologieknoten kleiner werden, wird es zunehmend schwieriger, derzeitige Prozesse zu implementieren. Während die Abmessungen beispielsweise auf 45 nm und darunter sinken, werden die Lithografiefähigkeiten zum Drucken der erforderlichen winzigen Kontaktlöcher limitiert sein. Es ist gezeigt worden, dass es möglich ist, Linien und Resistinseln mit einem ausreichenden Prozessfenster zu drucken, die kleiner als 50 nm sind.
- In einem Aspekt geht die vorliegende Erfindung den vorteilhaften Schritt, den Lithografie- und Maskenprozess zu invertieren, um nicht die Löcher, sondern vielmehr den Platz zwischen den Löchern zu drucken. In einem anderen Aspekt stellt die vorliegende Erfindung neue Integrationsschemen bereit, um die lithografisch gedruckte Struktur zurück zu invertieren.
- Zunächst auf
1 Bezug nehmend, beinhaltet eine Halbleiterstruktur10 ein leitendes Gebiet, in diesem Fall einen Transistor12 und eine Verbindungsbahn (interconnect line)14 , die durch eine Isolierschicht16 bedeckt sind. Diese bestimmte Struktur stellt lediglich eine Struktur dar, die Aspekte der vorliegenden Erfindung verwenden kann. Wie mit Bezug auf die nachfolgenden Figuren erläutert wird, werden Kontakte (als54 und56 in13 bezeichnet) zu einem ersten Source/Drain-Gebiet18 und der Verbindungsbahn14 ausgebildet. Ein einseitig stufenförmig verjüngter (butted) Kontakt (als58 in13 bezeichnet) wird ebenso zwischen einem Gate22 und einem zweiten Source/Drain-Gebiet20 ausgebildet werden. - In der Figur wird der Transistor
12 in einem Halbleiterkörper24 ausgebildet. Der Halbleiterkörper24 kann aus einem Bulkhalbleitersubstrat, einer Schicht (z. B. einer epitaktischen Schicht), die über einem Substrat liegt, oder einem innerhalb eines Substrats oder einer Schicht ausgebildeten Gebiet ausgebildet werden. Beispielsweise sind Konzepte der vorliegenden Erfindung sehr gut für Silizium-auf-Isolator-Anwendungen geeignet, wo Transistoren in einer Schicht von Halbleitermaterial angeordnet werden, die über einer Isolierschicht (z. B. einem vergrabenen Oxid) liegt. Das bevorzugte Halbleitermaterial ist Silizium. Dennoch ist es selbstverständlich, dass Anordnungen, die in anderen elementaren Halbleitern (z. B. Germanium), Legierungshalbleitern (z. B. Siliziumgermanium) oder Verbundhalbleitern (z. B. Galliumarsenid) ausgebildet werden, ebenso von Aspekten der vorliegenden Erfindung profitieren können. - In dem dargestellten Ausführungsbeispiel wird der Transistor
12 in einem aktiven Bereich ausgebildet, der durch Isoliergebiete26 definiert ist. In dem bevorzugten Ausführungsbeispiel sind die Isoliergebiete flache Grabenisolations-(STI, shallow trench isolation)Gebiete. In anderen Ausführungsbeispielen kann die Isolation unter Verwendung anderer Techniken bereitgestellt werden, wie z. B. Feldisolation oder tiefe Graben-Isolation. In dem bevorzugten Ausführungsbeispiel erstrecken sich die STI-Gebiete26 um weniger als ungefähr 1.000 nm in den Halbleiterkörper24 hinein. - Ein Wannengebiet
28 wird in dem aktiven Bereich ausgebildet. In einem beispielhaften Ausführungsbeispiel kann der Halbleiterkörper24 ein p-dotiertes Substrat sein. In diesem Fall würden p-Kanal-Transistoren in einer n-Wanne28 ausgebildet. In dem Beispiel eines p-dotierten Substrats können die n-Kanal-Transistoren in dem Substrat (ohne eine Wanne) oder vorzugsweise in einer in dem Substrat ausgebildeten p-Wanne28 ausgebildet werden. In anderen Ausführungsbeispielen kann ein n-dotierter Halbleiterkörper24 mit p-Wannen und optionalen n-Wannen verwendet werden. Das Wannengebiet24 erstreckt sich typischerweise bis in eine Tiefe von ungefähr 1.000 nm bis 3.000 nm. - Das Gate
22 wird aus einem Gatestapel ausgebildet, der über dem Halbleiterkörper24 liegt. In dem beispielhaften Ausführungsbeispiel beinhaltet der Gatestapel ein Gatedielektrikum29 , einen Verbundschicht-Gateleiter, der Polysilizium30 und Silizid32 beinhaltet. Eine Hartmaske, welche nicht gezeigt ist, könnte ebenso beinhaltet sein. Zum Ausbilden des Gatestapels wird eine Gatedielektrikumsschicht abgeschieden. Eine Gateleiterschicht(-schichten) wird über der Gatedielektrikumsschicht abgeschieden und eine Hartmaskenschicht wird über der Gateleiterschicht abgeschieden. Eine (nicht gezeigte) Fotoresistschicht wird über der Hartmaskenschicht ausgebildet und wird unter Verwendung von Fotolithografietechniken zum Bedecken des Gatestapels strukturiert. Die Hartmaskenschicht, welche Siliziumnitrid sein kann, kann dann zum Ausbilden der (nicht gezeigten) Hartmaske geätzt werden. Die Hartmaske als eine Maske verwendend werden die Gateschicht(en)30 (32 ) und möglicherweise die dielektrische Schicht29 zum Erzeugen der gewünschten Gatestruktur geätzt. - Die Gatedielektrikumschicht
29 kann eine Oxidschicht sein, wie z. B. Siliziumdioxid, eine Nitridschicht, wie z. B. Siliziumnitrid (Si3N4) oder eine Kombination von Oxid und Nitrid, wie z. B. Siliziumoxynitrid oder mehrere Schichten von Oxiden und Nitriden. In anderen Ausführungsbeispielen kann das Gatedielektrikum29 ein Dielektrikum mit hohem k sein (d. h. ein Dielektrikum mit einer dielektrischen Konstante, die größer ist als die dielektrische Konstante von Si3N4). Beispiele von Dielektrika mit hohem k, die als ein Gatedielektrikum verwendet werden können, beinhalten HfO2, (nitridiertes) Hf-Silikat, Al2O3, ZrO2, Zr-Al-O, Zr-Silikat. - In dem bevorzugten Ausführungsbeispiel beinhaltet der Gateleiter
30 zwei Schichten. Beispielsweise kann eine Silizidschicht32 über einer Polysiliziumschicht30 liegen. Wenn ein Polysiliziumgate30 verwendet wird, ist es oft wünschenswert, dass es darüber hinaus ein Metall beinhaltet, um den Widerstand des Gebiets zu verringern. Beispiele von Siliziden, die für die Schicht verwendet werden können, beinhalten Titansilizid, Wolframsilizid, Cobaltsilizid, Platinsilizid und Nickelsilizid. In anderen Ausführungsbeispielen kann ein Metallgate verwendet werden (z. B. eine einzige oder mehrere Schichten von Metall). Das Metallgate kann ein Metall sein (z. B. Ir, Ru, RuTa, HfN, Ti, TiN, TaSiN, Mo), ein Metallsilizid (z. B. ein vollständig silizidiertes Gate), ein Metallnitrid oder anderes. - Schwach dotierte Source- und Draingebiete
36 werden in einer selbstjustierten Art und Weise mit Bezug auf den Gatestapel ausgebildet. In dem dargestellten Ausführungsbeispiel werden die schwach dotierten Source- and Draingebiete36 , manchmal als Erweiterungsgebiete bezeichnet, unter Verwendung von zwei Implantationsschritten ausgebildet. Eine erste Implantation kann durchgeführt werden, gefolgt von einer Ausbildung eines Seitenwandliners oder -spacers. Dann kann eine zweite Implantation durchgeführt werden. In anderen Ausführungsbeispielen können eine einzige Implantation oder mehr als zwei Implantationen durchgeführt werden. Beispielsweise kann eine Haloimplantierung durchgeführt werden. - Seitenwandspacer
34 werden entlang von Seitenwänden des Gatestapels22 ausgebildet. Die Seitenwandspacer34 können ausgebildet werden durch Abscheiden einer konformen Schicht von Dielektrikum, wie z. B. Siliziumoxid oder Siliziumnitrid, und anisotropes Ätzen der konformen Schicht, um die Spacer34 entlang der Seitenwände zurückzulassen. Die vereinfachte Ansicht von1 zeigt nur einen einzigen Liner und Spacer. - Jedoch versteht es sich, dass dieser Prozess mehr als einmal wiederholt werden kann, um einen Spacer der gewünschten Dicke zu bekommen.
- Nach dem Ausbilden der Seitenwandspacer
34 , können die Source/Draingebiete18 und20 ausgebildet werden. Diese Gebiete können durch die Implantation von Dotierstoffen in einer Art und Weise ausgebildet werden, die selbstjustiert mit den Seitenwandspacern34 ist. In einem Ausführungsbeispiel werden diese Gebiete vorzugsweise unter Verwendung eines Zwei-Implantationsschrittes ausgebildet, obwohl mehr oder weniger Implantationsschritte verwendet werden können. In dem Fall eines 45 nm Transistors (45 nm node transistor) werden die zwei Implantationen vorzugsweise ein Dotiergebiet mit einer Übergangstiefe von ungefähr 50 nm bis ungefähr 70 nm ausbilden. Diese Abmessungen können bei anderen Technologien variieren. - In dem bevorzugten Ausführungsbeispiel werden die Source/Drain-Gebiete
18 und20 ebenfalls silizidiert. Tatsächlich können in einem Ausführungsbeispiel die Source/Drain-Gebiete18 und20 und das Gatepolysilizium30 zur gleichen Zeit silizidiert werden. In dem Fall, wo die Verbindungsbahn14 eine Polysiliziumbahn ist, kann dieses Merkmal zu dieser Zeit ebenfalls silizidiert werden. (Wenn die Polysiliziumbahnen vor dem Gatestrukturieren silizidiert wurden, brauchen diese Schichten nicht erneut silizidiert zu werden.) In einem bevorzugten Ausführungsbeispiel wird ein selbstjustierter Silizid(manchmal als ein Salizid bezeichnet)-Prozess verwendet. Eine Metallschicht kann auf dem Wafer abgeschieden und erhitzt werden, so dass sie mit dem Silizium der Source/Drain-Gebiete18 und20 und den Polysiliziumbahnen30 und14 eine Reaktion eingeht. Nicht-reagiertes Metall kann dann entfernt werden. - In dem dargestellten Ausführungsbeispiel liegt die Verbindungsbahn
14 über einem der Isoliergebiete26 . Diese Bahn wird zur gleichen Zeit ausgebildet, zu der der Gateleiter ausgebildet wird. Als Ergebnis werden die Seitenwandspacer34 entlang der Seitenwände der Verbindungsbahn14 ausgebildet. Während diese Spacer für die Herstellung der Anordnung notwendigerweise benötigt werden, ist es typischerweise zweckdienlicher, sie dort zu belassen. Die Verbindungsbahn14 könnte Teil eines Gates eines Transistors sein, das entweder über oder unter der Zeichenebene liegt. In einem Ausführungsbeispiel kann die Halbleiterstruktur10 eine Speicheranordnung sein und das Gate22 und die Verbindungsbahn14 können eine Zahl von Speicherzellen entlang einer Reihe eines Feldes koppeln (z. B. als ein Wortleitungsleiter dienen). - Eine Isolierschicht
38 wird über einem Transistor12 und der Verbindungsbahn14 ausgebildet. In einem Beispiel kann die Isolierschicht38 als ein Kontaktätzstopp dienen. In einem Ausführungsbeispiel kann diese Schicht38 in einer Art und Weise ausgebildet werden, die eine Beanspruchung (entweder Druck- oder Zug-) auf den Transistor12 zum Erzeugen eines verspannten Kanaltransistors auferlegt. Die Spannung (strain) wird dabei helfen, die Mobilität von Ladungsträgern zu erhöhen. In einem bevorzugten Ausführungsbeispiel wird die Schicht38 aus einem Nitrid, wie z. B. Siliziumnitrid (z. B. Si3N4) ausgebildet. In anderen Ausführungsbeispielen können andere Materialien verwendet werden. - Eine Isolierschicht
16 wird über der Isolierschicht38 ausgebildet. In einem Ausführungsbeispiel wird die Isolierschicht16 aus einem Oxid, wie z. B. Siliziumdioxid, ausgebildet. Beispielsweise kann eine Oxidschicht, manchmal als eine TEOS-Schicht bezeichnet, durch die Zersetzung von Tetraethyloxysilan (TEOS) ausgebildet werden. In anderen Ausführungsbeispielen können andere Abscheideverfahren (z. B. Hochtemperaturoxid) verwendet werden. Die Isolierschicht kann eine dotierte Glasschicht sein, wie z. B. Bor-Phosphor-Silikatglas (BPSG), Phosphor-Silikat-Glas (PSG), Fluor-Silikat-Glas (FSG) oder andere. -
2 zeigt die ersten Prozessschritte in dem bevorzugten Ausführungsbeispiel zum Ausbilden eines Kontakts. Eine Maskierungsschicht40 wird über der Isolierschicht16 ausgebildet. In dem bevorzugten Ausführungsbeispiel ist die Maskierungsschicht40 Silizium, z. B. Polysilizium oder amorphes Silizium. Die Schicht kann dotiert oder undotiert sein. Beispielsweise kann die Maskierungsschicht40 jedes Si-Material sein, das den Zustand oder die physikalischen Eigenschaften verändern kann (in einer Art und Weise, die ein selektives Ätzen von dem Originalzustand erlaubt), wenn es einem Prozess ausgesetzt wird. Wie nachfolgend erläutert werden wird, kann das Silizium den Zustand durch Eingehen einer Reaktion mit einem Metall zum Ausbilden eines Silizids ändern. - Eine Strukturübertragungsschicht
42 wird über der Si-Maskierungsschicht40 ausgebildet. Die Strukturübertragungsschicht42 wird mit den Kontaktstrukturen (im Umkehrton (reverse tone)) strukturiert und verhindert, dass darunter liegende Teilbereiche der Si-Maskierungsschicht40 während des Selektivitäts-Erzeugungsprozesses reagieren. In dem bevorzugten Ausführungsbeispiel ist die Strukturübertragungsschicht42 eine Siliziumdioxidschicht, die durch chemische Gasphasenabscheidung abgeschieden wird. In einem anderen Ausführungsbeispiel kann die darunter liegende Siliziumschicht40 thermisch oxidiert sein. In diesem Fall sollte die Siliziumschicht40 dick genug sein, um sicherzustellen, dass sie nicht vollständig oxidiert ist. In anderen Ausführungsbeispielen kann die Strukturübertragungsschicht42 ein anderes Material sein, wie z. B. Siliziumnitrid, Siliziumoxynitrid. - Als Nächstes auf
3 Bezug nehmend kann der Lithografieprozess beginnen. Wie in3 gezeigt, wird eine optionale antireflektierende Beschichtung (ARC)44 über der Strukturübertragungsschicht42 ausgebildet. Die ARC44 kann beispielsweise ein organisches Material sein, entweder Polyimid- oder nicht Polyimid-basiert, oder ein anorganisches Material, wie z. B. SiOxNy, TiN, TaSi2, TiW oder amorphes Silizium. Diese Schicht dient der Verbesserung des Lithografieprozesses. - Eine Resistschicht
46 wird über der ARC44 ausgebildet. Die Resistschicht46 kann jeder Fotoresist sein, der in einem Lithografiesystem der geeigneten Abmessung verwendet wird. Das Resistmaterial ist typischerweise darauf zugeschnitten mit einer vorgegebenen Wellenlänge von Strahlung zu arbeiten. Diese Strahlung wird durch eine Maske48 auf den Resist aufgebracht. Auf diese Art und Weise kann die Struktur der Kontaktlöcher ausgebildet werden. - In dem bevorzugten Ausführungsbeispiel wird der Fotoresist in einer Umkehrstruktur (reverse pattern) strukturiert. In anderen Worten verbleiben Inseln von Fotoresist an den Stellen, wo die Kontaktlöcher ausgebildet werden. Dies ist entgegengesetzt zu herkömmlichen Lithografieschritten, wo der Resist entfernt wird, wo immer darunter liegendes Material entfernt werden wird. Ein Vorteil des Verwendens der Umkehrstruktur ist, dass der Platz zwischen Kontaktlöchern typischerweise größer (häufig viel größer) als die Kontaktlöcher selbst ist. Folglich ist die Umkehrstruktur leichter abzubilden.
- Mit Bezug auf
4 werden freiliegende Teilbereiche der ARC44 entfernt. Zu diesem Zeitpunkt können die verbleibenden Resistinseln46 getrimmt werden. Trimmen ist ein Prozess, bei dem die lateralen Abmessungen des Resists verkürzt werden, um eine Struktur zu erzeugen, die kleiner ist als das, was mittels der Maske hätte gedruckt werden können. Der Trimmprozess ist optional und nicht immer notwendig. - Wie in
5 gezeigt, wird die Strukturübertragungsschicht42 fluchtend mit den Resistinseln46 geätzt. Während dieses Prozesses werden Teilbereiche der Strukturübertragungsschicht42 zum Freilegen von Teilbereichen der Maskierungsschicht40 entfernt. Andere Teilbereiche der Strukturübertragungsschicht42 verbleiben, um über Teilbereichen der Isolierschicht16 zu liegen, in denen Kontaktlöcher ausgebildet werden. In dem bevorzugten Ausführungsbeispiel können die freiliegenden Teilbereiche der Maskierungsschicht40 prozessiert werden, um selektiv ätzbar mit Bezug auf die nicht freiliegenden Teilbereiche zu sein. -
6a stellt eine Schnittansicht der Struktur nach dem Entfernen des Resists46 und der ARC44 dar.6b ist bereitgestellt, um eine vereinfachte Draufsicht der resultierenden Struktur zu zeigen. In dieser Ansicht werden die Inseln der verbleibenden Teilbereiche der Strukturübertragungsschicht42 über verschiedenen Teilbereichen der darunter liegenden Struktur gezeigt, und zwar den Source/Drain-Gebieten18 und20 , dem Gateleiter30 und der Verbindungsbahn14 . Der Einfachheit halber ist die dazwischen liegende Maskierungsschicht40 nicht gezeigt. Wie vorstehend erläutert, verbleiben die Inseln42 , wo die Kontakte ausgebildet werden. - Die freiliegenden Teilbereiche der Si-Maskierungsschicht
40 können nun eine Reaktion eingehen, so dass die freiliegenden Teilbereiche von nicht freiliegenden Teilbereichen der Si-Maskierungsschicht verschieden sind.7 und8 stellen das bevorzugte Verfahren zum Ausführen dieser Aufgabe dar. In7 wird eine Metallschicht50 über der Struktur abgeschieden. Das Metall ist vorzugsweise ein Metall, das fähig ist mit Silizium eine Reaktion einzugehen, z. B. zum Erzeugen eines Silizids. In dem bevorzugten Ausführungsbeispiel ist die Metallschicht50 eine Nickelschicht. In anderen Ausführungsbeispielen können andere Metalle, wie beispielsweise Titan, Wolfram, Kobalt oder Platin, verwendet werden. Obwohl nicht notwendig, kann es zweckdienlich sein, das gleiche Material zu verwenden, das verwendet wurde, um die Source/Drain-Gebiete18 und20 und/oder die Leiter30 und14 zu silizidieren. - Die angrenzenden Teilbereiche von Metall
50 und Silizium40 können dann, wie in8 gezeigt, eine Reaktion eingehen. In dem bevorzugten Ausführungsbeispiel wird die Struktur ausgeheilt, so dass das Silizium40 und Metall50 zum Ausbilden eines Silizids reagieren. Das Metall50 , das über den Inseln42 liegt, wird keine Reaktion eingehen und kann abgelöst werden. Wie in9 gezeigt, können die verbleibenden Teilbereiche der Strukturübertragungsschicht42 dann entfernt werden. Was zurückbleibt, ist eine Anzahl von Siliziuminseln40 , die durch Silizid52 umgeben sind. (Die Lage der Siliziuminseln40 ist die gleiche wie die der in6a gezeigten Inseln42 .) - Nun auf
10 Bezug nehmend können die keine Reaktion eingegangenen Teilbereiche der Si-Maskierungsschicht40 dann entfernt werden. In einem Ausführungsbeispiel werden diese Teilbereiche durch ein HF-Ätzen entfernt. Nach dem Entfernen der keine Reaktion eingegangenen Teilbereiche werden die Teilbereiche der Isolierschicht16 freigelegt. Diese freiliegenden Teilbereiche können zusammen mit darunter liegenden Teilbereichen der Ätzstoppschicht38 zum Ausbilden der Kontaktlöcher entfernt werden. Beispielsweise kann ein anisotropes reaktives Ionenätzen unter Verwendung der Silizidschicht52 als eine Hartmaske durchgeführt werden. Als nur zwei Beispiele kann das Ätzen der Si-Maskierungsschicht40 , des Isolators16 und der Ätzstoppschicht38 in einem einzigen Ätzschritt (wo z. B. die Chemikalien für die verschiedenen Schicht angepasst sind) oder in drei verschiedenen Ätzschritten durchgeführt werden. - Die Kontaktlöcher können dann mit einem Leiter zum Erzeugen der leitenden Stopfen gefüllt werden. In dem bevorzugten Ausführungsbeispiel wird zunächst ein (nicht ausdrücklich gezeigter) Liner entlang der Seitenwände der Kontaktlöcher und entlang des Bodens des Kontaktlochs ausgebildet. Der Liner kann aus einer Schicht von Titan, gefolgt von einer Schicht von Titannitrid ausgebildet werden. In anderen Ausführungsbeispielen können andere Liner verwendet werden.
- Der Leiter
54 ist vorzugsweise Wolfram, was durch chemische Gasphasenabscheidung abgeschieden werden kann. Wie in11 gezeigt, wird das Wolfram vorzugsweise über der gesamten Struktur ausgebildet und dann, wie in12 gezeigt, von der oberen Oberfläche der Anordnung entfernt. Die verbleibenden Teilbereiche von Wolfram bilden die Kontakte oder Stopfen. In dem bevorzugten Ausführungsbeispiel wird das Wolfram unter Verwendung eines chemisch mechanischen Polierprozesses planarisiert. In einem alternierenden Ausführungsbeispiel wird das Wolfram z. B. durch Durchführen eines reaktiven Ionenätzens (RIE, reactive ion etch) zurückgeätzt. - In diesem bestimmten Beispiel sind drei Kontakte dargestellt. Ein Kontakt
54 ist elektrisch an das Source/Drain-Gebiet18 angeschlossen und ein Kontakt56 ist elektrisch an die Verbindung14 angeschlossen. Ein einseitig stufenförmig verjüngter Kontakt58 ist elektrisch sowohl an das Gate30 als auch an das Source/Drain-Gebiet20 angeschlossen. - In der in
12 gezeigten Struktur verbleibt die Silizidhartmaske52 und wird die drei Kontakte54 ,56 und58 elektrisch kurzschließen. Deshalb zeigt13 , dass diese Schicht beispielsweise durch ein zusätzliches Ätzen (z. B. RIE) entfernt werden kann. - Alternativ kann der Polierschritt von
12 fortgesetzt werden, um ebenso durch die Silizidhartmaske52 hindurch zu polieren. In anderen Ausführungsbeispielen könnte die Silizidhartmaske strukturiert werden und zusammen mit der (nicht gezeigten) ersten Metallisierungsebene geätzt werden. In dem bevorzugten Ausführungsbeispiel wird die erste Metallschicht durch einen Damasceneprozess ausgebildet (z. B. Kupferdamascene) und die Silizidhartmaske müsste als Folge dessen entfernt werden, bevor das erste (nicht gezeigte) Zwischendielektrikum ausgebildet wird. - Ein weiteres Beispiel der Erfindung wird nun mit Bezug auf die
14 –20 beschrieben. Viele der voranstehend erläuterten Details beziehen sich ebenso auf dieses Beispiel und werden der Einfachheit halber hierin nicht wiederholt. - Desgleichen können sich Details, die mit Bezug auf dieses Beispiel erläutert werden, ebenso auf das Ausführungsbeispiel beziehen.
-
14 beginnt mit der Ausbildung von Transistorstrukturen, wie in1 dargestellt und vorstehend beschrieben. In diesem Beispiel wird eine Strukturübertragungsschicht41 über der Zwischendielektrikumsschicht16 abgeschieden. In dem bevorzugten Beispiel ist die Strukturübertragungsschicht41 ein Nitrid, wie z. B. Siliziumnitrid (z. B. Si3N4). In anderen Beispielen können andere Materialien verwendet werden. - Der Lithografieprozess ist in
15 dargestellt. Wie in3 gezeigt, kann eine optionale antireflektierende Beschichtung (ARC)44 über der Strukturübertragungsschicht42 ausgebildet werden und eine Resistschicht46 wird über der ARC44 ausgebildet. Strahlung wird auf den Resist durch eine Maske48 in der Struktur der auszubildenden Kontaktlöcher aufgebracht. Wie zuvor wird der Fotoresist in eine Umkehrstruktur strukturiert. - Mit Bezug auf
16 werden freiliegende Teilbereiche der ARC44 entfernt und die verbleibenden Resistinseln46 können getrimmt werden. Wie in17 gezeigt wird die Strukturübertragungsschicht41 fluchtend mit den Resistinseln46 geätzt. Während dieses Prozesses werden Teilbereiche der Übertragungsschicht41 zum Freilegen der darunter liegenden dielektrischen Schicht16 entfernt. In anderen Beispielen könnte eine Zwischenschicht (intervening layer) beinhaltet sein. In weiteren Beispielen könnte die Strukturübertragungsschicht eliminiert werden und die Struktur könnte in den oberen Teil der dielektrischen Schicht16 mit einer bestimmten Ätztiefe übertragen werden (z. B. 100 nm mit einem zeitlich festgelegten anisotropen Ätzprozess). Die verbleibenden Teilbereiche der Strukturübertragungsschicht41 verbleiben, um über Teilbereichen der Isolierschicht16 zu liegen, in denen die Kontaktlöcher ausgebildet werden. -
18 stellt eine Schnittansicht der Struktur nach dem Entfernen des Resists46 und der ARC44 dar. Die Draufsicht von6b kann ebenso verwendet werden, um ein Beispiel der resultierenden Struktur darzustellen. - Nun auf
19 Bezug nehmend, wird eine Maskierungsschicht60 über der Struktur abgeschieden. Die Maskierungsschicht60 füllt im Wesentlichen die Öffnungen zwischen den verbleibenden Teilbereichen der Strukturübertragungsschicht41 und liegt in diesem Beispiel ebenso über den Teilbereichen von Schicht41 . In einem alternierenden Beispiel kann die Maskierungsschicht60 selektiv abgeschieden werden, so dass Material die Öffnungen nur füllt, ohne die Inseln zu bedecken. Dieser selektive Abscheidungsprozess würde den Polierschritt eliminieren, der nachstehend mit Bezug auf20 beschrieben wird. - In dem bevorzugten Beispiel wird die Maskierungsschicht
60 aus Wolfram ausgebildet. Beispielsweise kann Wolfram unter Verwendung eines chemischen Gasphasenabscheidungsprozesses abgeschieden werden. Obwohl nicht gezeigt, kann eine Adhäsionsschicht, wie z. B. Ti, TiN, TiW, Ta, TaN oder Kombinationen davon, vor dem Abscheiden des Wolframs ausgebildet werden. Langzeitzuverlässigkeit ist kein Thema, weil die Maskierungsschicht60 eine Opfermaske ist (zumindest in dem Beispiel, wo ein Leiter verwendet wird) und entfernt wird. Andere Materialien können ebenso als die Maskierungsschicht verwendet werden. Beispielsweise könnte die Maskierungsschicht Si, Cu, Ti, TiN, Ti/TiN, TiW, Ta, TaN oder Kombinationen davon sein. Im Allgemeinen kann jedes Material verwendet werden, solange wie die Strukturübertragungsschicht41 und die dielektrische Schicht16 selektiv mit Bezug auf dieses Material geätzt werden können. -
20 stellt die Struktur von19 nach der Durchführung eines chemisch-mechanischen Polier(CMP, chemical mechanical polish)-Prozesses dar. Während dieses Prozesses werden jedwede Teilbereiche der Maskierungsschicht60 , die über der Strukturübertragungsschicht41 liegen, entfernt. Die resultierende Struktur ist ähnlich zu der in9 gezeigten, wobei das Silizid50 durch das Maskierungsmaterial60 ersetzt ist. Als solches kann der Prozess von diesem Punkt wie voranstehend beschrieben fortgesetzt werden. - Die vorliegende Erfindung ist vorstehend mit Bezug auf das Ausbilden von Kontaktlöchern für das Verbinden von Transistoren und anderen darunter liegenden Strukturen beschrieben worden. Ideen der Erfindung können ebenso für back-end-of-line(BEOL)-Prozesse angewandt werden. Beispielsweise könnten die Kontaktlöcher
54 –58 Vias zwischen Metallisierungsbahnen (z. B. in einem Einzeldamascene-Prozess) sein. Alternativ könnte der Prozess verwendet werden, um die Gräben in Metallisierungsschichten zu definieren, z. B. in einem Damasceneprozess. Beispielsweise könnte die Erfindung nützlich sein, wenn der Platz zwischen Leitern größer ist als die Breite der Leiter. - Verschiedene Ausführungsbeispiele der Erfindung haben eine Anzahl von Vorteilen. Beispielsweise ist das Lithografieprozessfenster nicht durch die Notwendigkeit zum Drucken von Löchern limitiert. Zusätzlich werden herkömmliche PMD-Füllungen aufrechterhalten, weil das Zurückinvertieren durch eine Hartmaske über dem PMD ausgeführt wird. Als ein weiterer Vorteil erfordert die vorliegende Erfindung nicht die Integration von irgendwelchen ”exotischen” Materialien (obwohl solche Materialien verwendet werden können). Die Übertragungsschicht und die Hartmaske können aus Materialien ausgebildet werden, die in herkömmlichen Kontaktmodulen verwendet werden.
- Als ein weiterer Vorteil stellen Ausführungsbeispiele der Erfindung eine Option bereit, die Lithografiemerkmale mit einem ARC- und/oder Hartmaskenätzprozess zu trimmen. Als eine Folge können die Lithografieanforderungen weiter gelockert werden. In einem anderen Ausführungsbeispiel können die Lithografiemerkmale durch Salizidwachstum getrimmt werden.
- In verschiedenen Ausführungsbeispielen können die Hartmasken und Übertragungsschichten sehr dünn gemacht werden, weil keine zusätzlichen CMP-Schritte erforderlich sind. Darüber hinaus kann die Hartmaske durch herkömmliche Prozessschritte entfernt werden. Diese Merkmale dienen dazu, den Prozess zu vereinfachen und folglich die Kosten zu reduzieren.
Claims (15)
- Verfahren zum Ausbilden einer Halbleiteranordnung mit den Schritten: Ausbilden einer Isolierschicht (
16 ) über einem leitenden Gebiet; Ausbilden einer Siliziumschicht (40 ) über der Isolierschicht; Ausbilden einer Strukturübertragungsschicht (42 ) über der Siliziumschicht (40 ); Entfernen von Teilbereichen der Strukturübertragungsschicht (42 ) zum Freilegen von Teilbereichen der Siliziumschicht (40 ), wobei die verbleibenden Teilbereiche der Strukturübertragungsschicht (42 ) über Teilbereichen der Isolierschicht (16 ) liegen, in welchen Kontaktlöcher ausgebildet werden; Ändern der freiliegenden Teilbereiche (52 ) der Siliziumschicht (40 ), so dass die freiliegenden Teilbereiche (52 ) der Siliziumschicht (40 ) von nicht freiliegenden Teilbereichen der Maskierungsschicht (40 ) verschieden sind; Entfernen der verbleibenden Teilbereiche der Strukturübertragungsschicht (42 ); Entfernen von Teilbereichen der Siliziumschicht (40 ), die unter der Strukturübertragungsschicht (42 ) lagen und während des Veränderungsschrittes nicht verändert wurden, durch ein HF-Ätzen, wobei Teilbereiche der Isolierschicht (16 ) freigelegt sind, nachdem die nicht reagierten Teilbereiche der Siliziumschicht (40 ) entfernt worden sind; und Ätzen der freiliegenden Teilbereiche der Isolierschicht (16 ). - Verfahren nach Patentanspruch 1, wobei das Ausbilden der Strukturübertragungsschicht (
42 ) ein Ausbilden einer Oxidschicht umfasst. - Verfahren nach Patentanspruch 1 oder 2, wobei das Entfernen von Teilbereichen der Strukturübertragungsschicht (
42 ) umfasst: Ausbilden einer Resistschicht (46 ) über der Strukturübertragungsschicht (42 ); Strukturieren der Resistschicht (46 ) zum Freilegen der Teilbereiche der Strukturübertragungsschicht (42 ), die entfernt werden; und Entfernen der freiliegenden Teilbereiche der Strukturübertragungsschicht (42 ). - Verfahren nach Patentanspruch 3 mit dem weiteren Schritt: Ausbilden einer antireflektierenden Beschichtung (
44 ) über der Strukturübertragungsschicht (42 ), wobei die Resistschicht (46 ) über der antireflektierenden Beschichtung (44 ) ausgebildet wird. - Verfahren nach Patentanspruch 3 oder 4 mit dem weiteren Schritt: Trimmen der Strukturübertragungsschicht (
42 ) nach dem Entfernen der freiliegenden Teilbereiche der Strukturübertragungsschicht (42 ). - Verfahren nach einem der Patentansprüche 1 bis 5, wobei das Ändern freiliegender Teilbereiche der Siliziumschicht (
40 ) umfasst: Ausbilden eines Metalls (50 ) über den freiliegenden Teilbereichen der Siliziumschicht (40 ); und Erhitzen der Siliziumschicht (40 ) und des Metalls (50 ) zum Ausbilden eines Metallsilizids (52 ). - Verfahren nach Patentanspruch 6, wobei das Metall (
50 ) Nickel umfasst. - Verfahren nach Patentanspruch 1, wobei: das Ausbilden der Isolierschicht (
16 ) über dem leitenden Gebiet ein Ausbilden eines Transistors (12 ) in einem Halbleiterkörper (24 ) und ein Ausbilden einer Isolierschicht (16 ) über dem Halbleiterkörper (24 ) einschließlich über dem Transistor (12 ) umfasst; wobei das Ausbilden der Siliziumschicht ein Abscheiden der Siliziumschicht (40 ) über der Isolierschicht (16 ) ist; wobei das Ausbilden der Strukturübertragungsschicht (42 ) ein Abscheiden der Strukturübertragungsschicht (42 ) über der Siliziumschicht (40 ) ist; wobei das Entfernen von Teilbereichen der Strukturübertragungsschicht die Schritte umfasst: Ausbilden einer Resistschicht (46 ) über der Strukturübertragungsschicht (42 ); Strukturieren der Resistschicht (42 ) zum Freilegen von Teilbereichen der Strukturübertragungsschicht (42 ); und Entfernen der freiliegenden Teilbereiche der Strukturübertragungsschicht (42 ), wobei Teilbereiche der Siliziumschicht (40 ) freigelegt werden, nachdem die freiliegenden Teilbereiche der Strukturübertragungsschicht (42 ) entfernt sind; wobei das Ändern der freiliegenden Teilbereiche der Siliziumschicht (40 ) die Schritte umfasst: Abscheiden eines Metalls (50 ) über den freiliegenden Teilbereichen der Siliziumschicht (40 ); und Eingehen einer Reaktion des Metalls (50 ) mit den freiliegenden Teilbereichen der Siliziumschicht (40 ) zum Ausbilden einer Silizidmaskierungsschicht (52 ); wobei das Entfernen von Teilbereichen der Siliziumschicht (40 ) das Entfernen nicht reagierter Teilbereiche der Siliziumschicht (40 ) umfasst; wobei das Ätzen der freiliegenden Teilbereiche der Isolierschicht (16 ) ein Ätzen eines Kontaktlochs in die Isolierschicht (16 ) unter Verwendung der Silizidmaskierungsschicht (52 ) als eine Maske umfasst; mit den weiteren Schritten: Ausbilden eines Leiters (55 ) innerhalb des Kontaktlochs, wobei der Leiter (55 ) elektrisch an den Transistor (12 ) gekoppelt ist; und Entfernen der Silizidmaskierungsschicht (52 ). - Verfahren nach Patentanspruch 8, wobei das Abscheiden der Strukturübertragungsschicht (
42 ) ein Abscheiden einer Siliziumoxidschicht umfasst. - Verfahren nach einem der Patentansprüche 8 oder 9, wobei das Abscheiden des Metalls (
50 ) ein Abscheiden von Nickel umfasst. - Verfahren nach einem der Patentansprüche 8 bis 10, wobei das Entfernen der Silizidmaskierungsschicht (
52 ) ein Durchführen eines chemisch-mechanischen Polierens umfasst. - Verfahren nach einem der Patentansprüche 8 bis 10, wobei das Entfernen der Silizidmaskierungsschicht (
52 ) ein Durchführen eines reaktiven Ionenätzens umfasst. - Verfahren nach einem der Patentansprüche 8 bis 12, wobei die Silizidmaskierungsschicht (
52 ) vor dem Ausbilden des Leiters (55 ) in dem Kontaktloch entfernt wird. - Verfahren nach einem der Patentansprüche 8 bis 12, wobei die Silizidmaskierungsschicht (
52 ) nach dem Ausbilden des Leiters (55 ) in dem Kontaktloch entfernt wird. - Verfahren nach einem der Patentansprüche 8 bis 14, wobei das Ausbilden des Leiters (
55 ) in dem Kontaktloch ein Ausbilden eines einseitig stufenförmig verjüngten Kontakts (58 ) umfasst, der sowohl ein Gate (32 ,30 ) als auch ein Source/Drain-Gebiet (20 ) des Transistors (12 ) elektrisch koppelt.
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