DE60132748T2 - Herstellungsverfahren für ein Halbleiterbauelement unter Benutzung eines Dummy-Gates - Google Patents

Herstellungsverfahren für ein Halbleiterbauelement unter Benutzung eines Dummy-Gates Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die Erfindung betrifft ein Herstellungsverfahren für ein Halbleiterbauelement. Insbesondere betrifft die Erfindung ein Herstellungsverfahren für ein Halbleiterbauelement, das berücksichtigt, dass eine Verschlechterung eines Gateisolationsfilms während des Verfahrens vermieden wird.
  • 2. Beschreibung verwandter Technik
  • Bei MOS-Transistoren, die einen Siliziumoxidfilm als Gateisolationsfilm einsetzen, ist die Zuverlässigkeit des Gateisolationsfilms für die Verbesserung der Leistungsfähigkeit der Transistoren von Bedeutung.
  • Falls der Gateisolationsfilm eine geringe Dicke in der Größenordnung von 4 nm aufweist, ist dieser anfällig, während der Fremdstoffdotierung und der Prozessierung einer Gateelektrode durch ein Plasma als auch während einer Innenimplantation in ein Kanalgebiet und Source/Drain-Gebiete durch Ionen geschädigt zu werden, was zu einer Verschlechterung der Zuverlässigkeit des Gateisolationsfilms (z. B. Verschlechterung von TDDB, Erhöhung des Leckstroms und Abnahme der Sperrspannung) führt.
  • Eine Herangehensweise an dieses Problem ist der Einsatz eines Dummy-Gatemusters zur Ausbildung einer Gateelektrode, was beispielsweise in JP 11-74508 (1999) vorgeschlagen wurde.
  • Dieses Verfahren wird mit Bezug auf die 8(a) bis 8(h) erläutert.
  • Zunächst werden Gräben in einem Siliziumsubstrat 41 ausgebildet, z. B. mittels eines reaktiven Ionenätz (RIE)-Verfahrens und Isolationsfilme werden in die Gräben zur Ausbildung von so genannten Grabenbauelementisolationsschichten 42 (STI: Shallow Trench Isolationsschichten, Flachgrabenisolationsschichten mit einer Grabentiefe von ungefähr 0.2 μm) eingebettet. Dann wird ein Padoxidfilm (Dummy-Isolationsfilm) 43 aus SiO2 mit einer Dicke von ungefähr 5 nm auf dem Substrat mittels thermischer Oxidation ausgebildet und es wird eine amorphe Siliziumschicht zur Dummy-Gatemusterausbildung mit einer Dicke von ungefähr 300 nm auf dem Padoxidfilm 43 abgeschieden. Die amorphe Siliziumschicht wird mit einem RIE-Verfahren oder einem ähnlichen Verfahren mit Hilfe einer Lackmaske, die durch ein gewöhnliches Lithografieverfahren erzeugt wurde, geätzt. Dadurch wird ein Dummy-Gatemuster 44 ausgebildet, das später zur Ausbildung einer Gateelektrode entfernt wird (8(a)).
  • Dann wird die Oberfläche des Dummy-Gatemusters 44 thermisch oxidiert, z. B. in einer Sauerstoffatmosphäre bei 850°C, so dass ein Oxidfilm 45 mit einer Dicke von ungefähr 10 nm in 8(b) ausgebildet wird. Dort wo ein n-Kanaltransistor ausgebildet werden soll, werden z. B. Phosphor (P+)-Ionen in das Substrat bei 70 keV und einer Dosis von ungefähr 4 × 1013 cm–2 unter Verwendung des Dummy-Gatemusters 44 und des thermischen Oxidfilms 45 als Maske implantiert, wodurch n–-Typ Diffusionsgebiete 47a in dem Substrat zur Ausbildung einer LDD (Lightly Doped Drain)-Struktur ausgebildet werden.
  • Wie andererseits in 8(c) gezeigt ist, wird eine Si3N4-Schicht (oder eine SiO2-Schicht) über dem resultierenden Siliziumsubstrat 41 abgeschieden und mittels eines RIE-Verfahrens zurückgeätzt, wodurch ein Seitenwandisolationsfilm 46 mit einer Dicke von ungefähr 20 nm auf dem Oxidfilm 45 auf einer Seitenwand des Dummy-Gatemusters 44 ausgebildet wird. Unter Verwendung des Dummy-Gatemusters 44 und des Seitenwandisolationsfilms 46 als Maske werden beispielsweise Arsen (As+)-Ionen in das Substrat bei 30 keV und einer Dosis von ungefähr 5 × 1015 cm–2 zur Ausbildung von n+-Typ Diffusionsgebieten 47b implantiert. Danach wird ein Zwischenschichtisolationsfilm 48 aus SiO2 über dem resultierenden Siliziumsubstrat 41 ausgebildet und dessen Oberfläche wird mittels CMP (Chemical Mechanical Polishing, chemisch-mechanisches Polieren) zur Freilegung der Oberfläche des Dummy-Musters 44 planarisiert.
  • Dann wird, wie in 8(d) gezeigt ist, das Dummy-Gatemuster 44 selektiv mittels eines CDE (Chemical Dry Etching, chemisches Trockenätzen)-Verfahrens, einem Nassätzverfahren unter Einsatz einer KOH-Lösung oder desgleichen zur Ausbildung eines Grabens 50 entfernt. Danach wird ein Kanalgebiet einer Kanal-Innenimplantation unterzogen, falls gewünscht unter Verwendung eines Lackmusters (nicht dargestellt), das in einem gewünschten Gebiet auf dem Substrat, dem Zwischenschichtisolationsfilm 48, dem Seitenwandisolationsfilm 46 und dem Oxidfilm 45 als Maske ausgebildet ist. Falls ein n-Kanal-Transistor mit einer Schwellspannung (Vth) von ungefähr 0.7 V hergestellt werden soll, werden (B+)-Ionen in ein Kanalgebiet bei 10 keV und einer Dosis von ungefähr 5 × 1012 cm–2 implantiert, wobei in dem Kanalgebiet ein p-Typ Kanalfremdstoffgebiet (nicht gezeigt) selektiv ausgebildet wird.
  • Nachfolgend wird ein Bereich des Padoxidfilms 43 auf der Unterseite des Grabens 50, wie in 8(e) gezeigt, entfernt.
  • Des Weiteren wird ein Gateisolationsfilm 49 über dem resultierenden Substrat durch Abscheiden einer CVD-SiO2-Schicht (ungefähr 3 nm dick) oder einem Film mit hoher Dielektrizitätskonstante wie Ta2O5 (ungefähr 20 nm dick) ausgebildet, wie in 8(f) gezeigt.
  • Darüber hinaus wird ein Metallfilm (z. B. ein Film aus einer einzelnen Schicht wie ein Ru-Film, ein TiN-Film, ein W-Film oder ein Wolframnitrid (WNx)-Film, oder ein gestapelter Film wie ein W-Film und ein TiN-Film) über dem resultierenden Substrat ausgebildet. Dann werden Bereiche des Metallfilms und des Gateisolationsfilms 49 auf dem Zwischenisolationsfilm 48 über einen CMP-Prozess entfernt, wodurch in dem Graben 50 eine Gateelektrode ausgebildet wird, wie in 8(g) gezeigt ist.
  • Nachfolgend wird eine SiO2-Schicht mit einer Dicke von ungefähr 200 nm über dem resultierenden Siliziumsubstrat 41 zur Ausbildung eines Zwischenschichtisolationsfilms 51 abgeschieden, und Kontaktlöcher werden in den Zwischenschichtisolationsfilmen ausgebildet, die sich zu Source/Draingebieten 47 und der Gateelektrode 50 erstrecken. Dann wird eine Al-Schicht über dem resultierenden Substrat abgeschieden, um die Kontaktlöcher zu füllen, und diese wird strukturiert, um eine wie in 8(h) gezeigte Verbindung 52 auszubilden.
  • Danach wird über dem resultierenden Substrat ein Passivierungsfilm (nicht gezeigt) ausgebildet. Dadurch wird die elementare Struktur des Transistors hergestellt.
  • Falls die Source/Drain-Gebiete 47 des so hergestellten Transistors über die Kontaktlöcher mit der Leitung 52 verbunden werden, tritt auf einfache Weise aufgrund eines Ausrichtungsversatzes der Kontaktlöcher in Richtung der Gateelektrode 50 ein Kurzschluss zwischen der Gateelektrode 50 und der Leitung 52 auf, da die Kontaktlöcher hauptsächlich mit fotolithografischen Verfahren hergestellt werden. Mit anderen Worten werden Ausrichtungsprozesse zur Ausbildung des Dummy-Gatemusters und zur Ausbildung der Kontaktlöcher getrennt voneinander ausgeführt, und selbst ein geringfügiger Ausrichtungsversatz verursacht den Kurzschluss, da Abstände zwischen der Gateelektrode und den Kontaktlöchern aufgrund der Mikro-Miniaturisierung des Halbleiterbauelements reduziert sind. Folglich verschlechtern sich die Eigenschaften des Transistors, der im schlimmsten Fall nicht mehr in geeigneter Weise betrieben werden kann.
  • Das Dokument US 60722221 erläutert ein Verfahren zum Herstellen eines MOSFET unter Verwendung eines Dummy-Gates und Dummy-Kontaktstöpseln, wobei verschiedenartige Materialien für die entsprechenden Dummy-Strukturen verwendet werden.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Erfindungsgemäß wird ein Herstellungsverfahren für ein Halbleiterbauelement gemäß Patentanspruch 1 angegeben.
  • Zudem wird ein Herstellungsverfahren für ein Halbleiterbauelement gemäß Anspruch 6 bereitgestellt.
  • KURZBESCHREIBUNG DER ABBILDUNGEN
  • 1(a) bis 1(j) sind schematische Querschnittsansichten zur Erläuterung des Herstellungsverfahrens für ein Halbleiterbauelement gemäß der ersten Ausführungsform;
  • 2(a) bis 2(d) sind schematische Querschnittsansichten zur Erläuterung eines Herstellungsverfahrens für ein Halbleiterbauelement gemäß einer zweiten Ausführungsform der Erfindung;
  • 3(a) bis 3(f) sind schematische Querschnittsansichten zur Erläuterung eines Herstellungsverfahrens für ein Halbleiterbauelement gemäß einer dritten Ausführungsform der Erfindung;
  • 4(a) bis 4(h) sind schematische Querschnittsansichten zur Erläuterung des Herstellungsverfahrens eines Halbleiterbauelements gemäß der vierten Ausführungsform;
  • 5(a) bis 5(e) sind schematische Querschnittsansichten zur Erläuterung eines Herstellungsverfahrens für ein Halbleiterbauelement gemäß einer fünften Ausführungsform der Erfindung;
  • 6(a) bis 6(e) sind schematische Querschnittsansichten zur Erläuterung eines Herstellungsverfahrens für ein Halbleiterbauelement gemäß einer sechsten Ausführungsform der Erfindung;
  • 7(a) bis 7(i) sind schematische Querschnittsansichten zur Erläuterung des Herstellungsverfahrens für ein Halbleiterbauelement gemäß der siebten Ausführungsform;
  • 8(a) bis 8(h) sind schematische Querschnittsansichten zur Erläuterung des Herstellungsverfahrens für ein Halbleiterbauelement gemäß dem Stand der Technik.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • In Schritt (a) des Herstellungsverfahrens für ein Halbleiterbauelement gemäß der Erfindung wird das Dummy-Gatemuster auf dem Halbleitersubstrat mit einem dazwischen liegenden Gateisolationsfilm ausgebildet. Das in dieser Erfindung zu verwendende Halbleitersubstrat unterliegt keinen besonderen Beschränkungen, sondern kann ein beliebiges der zur Herstellung gewöhnlicher Halbleiterbauelemente typischerweise verwendeten Substrate sein. Beispielhafte Materialien für das Halbleitersubstrat schließen Elementhalbleiter wie Silizium und Germanium, und Verbindungshalbleiter wie GaAs, InGaAs und ZnSe ein. Ein beliebiges Substrat aus verschiedenartigen Substraten einschließlich eines SOI-Substrats und eines Multischicht-SOI-Substrats können zum Einsatz kommen. Darüber hinaus kann ein so genanntes epitaktisches Substrat mit einer epitaktisch aufgewachsenen Halbleiteroberflächenschicht zum Einsatz kommen. Unter diesen Substraten wird ein Siliziumsubstrat besonders bevorzugt. Das Halbleitersubstrat weist vorzugsweise ein darauf ausgebildetes Bauelementisolationsgebiet auf. Darüber hinaus kann das Halbleitersubstrat eine Einzelschichtstruktur oder eine Multischichtstruktur sein, die mit Bauelementen wie einem Transistor, einem Kondensator und einem Widerstand, einem Zwischenschichtisolationsfilm, einer aus diesen Bauelementen aufgebauten Schaltung, einem Halbleiterbauelement, und dergleichen in Kombination ausgebildet sein kann. Das Bauelementisolationsgebiet wird durch Bereitstellen beliebiger Bauelementisolationsfilme wie einem LOCOS-Film, einem Grabenoxidfilm und einem STI-Film ausgebildet, unter denen der STI-Film besonders bevorzugt wird. Darüber hinaus können eine oder mehrere Fremdstoffgebiete hoher Konzentration (Wannen) eines n-Typs oder p-Typs in der Oberfläche des Halbleitersubstrats ausgebildet werden.
  • Der Gateisolationsfilm kann ein beliebiger Film sein, der als Gateisolationsfilm in einem gewöhnlichen Transistor Verwendung findet, und Beispiele hierfür schließen Isolationsfilme wie Siliziumoxidfilme (ein CVD-SiO2-Film und ein thermischer Oxidfilm) und einen Siliziumnitridfilm, Filme mit hoher Dielektrizitätskonstante wie Ta2O5 und einen Filmstapel derartiger Filme ein. Die Dicke des Gateisolationsfilms ist nicht besonders limitiert. Beispielsweise beträgt die Dicke ungefähr 0.1 nm bis ungefähr 20 nm für die Isolationsfilme und ungefähr 5 nm bis ungefähr 50 nm für die Filme mit hoher Dielektrizitätskonstante. Die Ausbildung des Gateisolationsfilms wird durch eine thermische Oxidation, ein CVD-Verfahren, Sputtern, ein Aufdampfungsverfahren und eine anodische Oxidation, welche entweder alleine oder kombiniert verwendet werden können, erzielt.
  • Der Ausdruck „Dummy-Gatemuster" bezeichnet hierin ein Muster, das vorübergehend in einem Gateelektroden-Ausbildungsgebiet erzeugt wird. Der Aufbau und die Dicke des Dummy-Gatemusters sind in Abhängigkeit von der Funktion der auszubildenden Gateelektrode und den Eigenschaften und der Funktion eines diese Gateelektrode nutzenden Halbleiterbauelements in geeigneter Weise festgelegt. Beispielsweise beträgt die Dicke des Dummy-Gatemusters ungefähr 200 nm bis ungefähr 600 nm. Da das Dummy-Gatemuster vor der Ausbildung der Gateelektrode entfernt werden soll, wird das Material für das Dummy-Gatemuster in Abhängigkeit der für das Entfernen des Dummy-Gatemusters zu verwendenden Bedingungen festgelegt. Beispielsweise kann das Dummy-Gatemuster ein einzelner Film oder ein Mehrfachfilm sein, bestehend aus: einem Film eines Halbleiters wie Polysilizium oder amorphes Silizium; ein Film aus einem Metall wie Aluminium oder Nickel oder eine Kombination hieraus; ein Film eines Metalls mit einem hohen Schmelzpunkt wie Tantal oder Wolfram, einem Isolationsfilm wie einem Siliziumoxidfilm (ein thermischer Oxidfilm, ein bei niedriger Temperatur oxidierter Film (LTO-Film) oder ein bei hoher Temperatur oxidierter Film (HTO-Film)), ein Siliziumnitridfilm, ein SOG-Film ein PSG-Film, ein BSG-Film, oder ein BPSG-Film; und/oder ein dielektrischer Film wie ein PZT-Film, ein PLZT-Film, ein ferroelektrischer Film oder ein antiferroelektrischer Film. Unter diesen Filmen werden isolierende Filme, insbesondere der Siliziumnitridfilm und der Siliziumoxidfilm bevorzugt. Dem Siliziumnitridfilm wird hierbei der Vorrang gegeben.
  • Die Ausbildung des Dummy-Gatemusters wird durch Abscheiden einer Schicht des Dummy-Gatemustermaterials über dem Halbleitersubstrat und Strukturieren der Schicht zur Erzielung eines gewünschten Aufbaus mittels eines bekannten Verfahrens, z. B. mittels Fotolithografie und einem Ätzprozess, erhalten.
  • In Schritt (b) wird der Seitenwandisolationsfilm an den Seitenwänden des Dummy-Gatemusters ausgebildet. Der Seitenwandisolationsfilm kann ein Einzelschichtfilm oder ein Multischichtfilm sein, der aus einem der oben genannten isolierenden Filme aufgebaut sein kann. Der Seitenwandisolationsfilm besteht vorzugsweise aus einem Material, das verschieden ist von dem Dummy-Gatemustermaterial und dieser stellt insbesondere eine höhere Selektivität in Bezug auf das Dummy-Gatemuster bereit, wenn ein Dummy-Kontaktmuster in einem späteren Schritt entfernt werden soll. Falls das Dummy-Gatemuster insbesondere ein Siliziumnitridfilm ist, besteht der Seitenwandisolationsfilm vorzugsweise aus einem Siliziumoxidfilm. Die Ausbildung des Seitenwandisolationsfilms wird mittels eines bekannten Verfahrens erzielt, z. B. durch Ausbilden eines Isolationsfilms über dem resultierenden Halbleitersubstrat unter Rückätzen des Isolationsfilms über ein anisotropes Ätzverfahren wie RIE.
  • Der Seitenwandisolationsfilm weist vorzugsweise eine Dicke auf, die eine elektrische Isolation zwischen der Gateelektrode und dem später auszubildenden Kontaktstöpsel sicherstellt und eine Ausbildung eines LDD-Gebiets mit gewünschter Funktion ermöglicht. Beispielsweise weist der Seitenwandisolationsfilm eine maximale Dicke von ungefähr 10 nm bis ungefähr 50 nm an der Seitenwand des Dummy-Gatemusters auf.
  • In Schritt (c) wird der Film aus demselben Material wie das Dummy-Gatemustermaterial wenigstens in dem Kontaktstöpselausbildungsgebiet auf dem Halbleitersubstrat erzeugt.
  • Der Ausdruck „Kontaktstöpselausbildungsgebiet" betrifft hierin ein Gebiet, in dem der Kontaktstöpsel zur elektrischen Verbindung zwischen einem Source/Draingebiet im Halbleitersubstrat und einer in einer höheren Ebene als der Gateelektrode auszubildenden Leitung erzeugt werden soll, und dieses Gebiet ist typischerweise ein Gebiet auf dem Source/Draingebiet.
  • Der Film aus demselben Material wie das Dummy-Gatemustermaterial wird vorzugsweise mit demselben Verfahren erzeugt, das für das Dummy-Gatemuster verwendet wird. Dieser Film aus demselben Material kann eine kleinere Dicke als das Dummy-Gatemuster aufweisen, jedoch weist dieser vorzugsweise eine Dicke auf, die gleich oder größer als die Dicke des Dummy-Gatemusters ist.
  • Der Film aus demselben Material kann lediglich in einem Gebiet um das Dummy-Gatemuster und den Seitenwandisolationsfilm und angrenzend an den Seitenwandisolationsfilm in einem Gebiet einschließlich des Gebiets um das Dummy-Gatemuster und den Seitenwandisolationsfilm, oder über dem resultierenden Halbleitersubstrat als Abbild des in Schritt (d) auszubildenden Zwischenschichtisolationsfilms, der später erläutert wird, ausgebildet werden. Der Film aus demselben Material wird vorzugsweise planarisiert, um mit der Oberfläche des Dummy-Gatemusters abzuschließen, so dass die Oberfläche des Dummy-Gatemusters nicht vollständig mit dem Film aus demselben Material bedeckt ist, sondern freiliegt. Die Ausbildung des Films aus demselben Material in einem der vorangehenden Gebiete wird durch Abscheiden einer Schicht desselben Materials wie beim resultierenden Halbleitersubstrat, Strukturieren der Schicht durch Lithografie und einen Ätzprozess und Planarisieren der Oberfläche der Schicht über ein CMP-Verfahren erzielt.
  • In Schritt (d) wird der Zwischenschichtisolationsfilm auf dem Halbleitersubstrat an den Seiten des Films aus demselben Material ausgebildet. Das Material für den Zwischenschichtisolationsfilm als auch die Dicke hiervon unterliegen keinen besonderen Beschränkungen, solange eine elektrische Isolation zwischen einer darunter liegenden Leitung und einer darüber liegenden Leitung sichergestellt ist. Beispielsweise kann der Zwischenschichtisolationsfilm aus einem Material gebildet sein, das aus den oben genannten isolierenden Filmen ausgewählt ist und im Wesentlichen dieselbe Dicke wie das Dummy-Gatemuster aufweist. Der Zwischenschichtisolationsfilm ist über dem resultierenden Halbleitersubstrat ausgebildet, und dessen Oberfläche ist vorzugsweise planarisiert, um die Oberflächen des Dummy-Gatemusters und des Films aus demselben Material, der um dieses herum vorgesehen ist, freizulegen. Vorzugsweise werden der Zwischenschichtisolationsfilm, das Dummy-Gatemuster, der Film aus demselben Material und der Seitenwandisolationsfilm planarisiert, so dass der Seitenwandisolationsfilm eine flache obere Kante aufweist.
  • Schritt (d) muss nicht notwendigerweise unabhängig von Schritt (c) ausgeführt werden, sondern die Schritte (c) und (d) können als ein Schritt durchgeführt werden. In diesem Fall wird ein Material, das als Material für den Zwischenschichtisolationsfilm verwendet werden kann und mit dem Dummy-Gatemustermaterial übereinstimmt, über dem Halbleitersubstrat einschließlich des Kontaktstöpselausbildungsgebiets abgeschieden.
  • In Schritt (e) werden das Dummy-Gatemuster und der Bereich des Films aus demselben Material, das im Kontaktstöpselausbildungsgebiet vorliegt, entfernt, wodurch die Gräben in dem Zwischenschichtisolationsfilm ausgebildet werden. Das Entfernen des Dummy-Gatemusters und des Films aus demselben Material kann über einen Nassätzprozess unter Verwendung von Flusssäure, heißer Phosphorsäure, Salpetersäure oder Schwefelsäure, oder über einen Trockenätzprozess wie Sputtern, reaktives Ionenätzen oder Plasmaätzen entfernt werden.
  • Falls der Zwischenschichtisolationsfilm und der Film aus demselben Material gemeinsam in einem Schritt ausgebildet werden, erfolgt das Entfernen des Dummy-Gatemusters und des Films aus demselben Material über obigen Nass- oder Trockenätzprozess unter Verwendung eines Fotolack maskenmusters mit einer Öffnung auf dem Dummy-Gatemuster, dem Seitenwandisolationsfilm und dem Kontaktstöpselausbildungsgebiet, wobei das Kontaktstöpselausbildungsgebiet um das Dummy-Gatemuster und den Seitenwandisolationsfilm angrenzend an den Seitenwandisolationsfilm angeordnet ist.
  • Falls die obere Kante des Seitenwandisolationsfilms im nachfolgenden Schritt nicht planarisiert wird, kann die Planarisierung des Seitenwandisolationsfilms nach dem Ausbilden der Gräben erfolgen.
  • In Schritt (f) werden die Gräben mit dem elektrisch leitfähigen Material zur Ausbildung der Gateelektrode und des Kontaktstöpsels gefüllt. Als elektrisch leitfähiges Material können Metalle eingesetzt werden wie Aluminium, Ruthenium, Kupfer, Gold, Silber und Nickel und Legierungen hiervon, Metalle mit hohem Schmelzpunkt wie Tantal, Wolfram und Titan, Legierungen hieraus und deren Nitride wie TiN und WNx, Polysilizium und Silizide sowie Polyzide von Metallen mit hohem Schmelzpunkt. Die Gateelektrode und der Kontaktstöpsel können eine einzelne Schichtstruktur oder eine Multischichtstruktur aufweisen, und deren Ausbildung wird durch einen Prozess wie ein Aufdampfungsprozess, Sputtern, ein CVD-Verfahren und ein EB-Verfahren erzielt. Die Dicke des elektrisch leitfähigen Materials unterliegt keinen besonderen Beschränkungen, sondern ist vorzugsweise derart gewählt, dass das elektrisch leitfähige Material vollständig in den Gräben eingebettet ist. Beispielsweise beträgt die Dicke ungefähr 100 nm bis ungefähr 600 nm.
  • Die Ausbildung der Gateelektrode und des Kontaktstöpsels wird durch Abscheiden einer Schicht des elektrisch leitfähigen Materials über dem Halbleitersubstrat einschließlich der Gräben, und Planarisieren der Oberfläche der Schicht, z. B. mit einem CMP-Verfahren zum Freilegen des Zwischenschichtisolationsfilms, erzielt.
  • In Schritt (a') des Herstellungsverfahrens für ein Halbleiterbauelement gemäß einer weiteren dargelegten Erfindung wird der elektrisch leitfähige Film mit vorbestimmtem Aufbau auf dem Halbleitersubstrat mit zwischenliegendem Gateisolationsfilm ausgebildet, und das Dummy-Gatemuster wird auf dem elektrisch leitfähigen Film erzeugt. Die Ausbildung des Gateisolationsfilms wird im Wesentlichen auf dieselbe Weise wie in Schritt (a) erzielt. Die elektrisch leitfähigen Materialien, die vorangehend beschrieben wurden, können als Material für den elektrisch leitfähigen Film verwendet werden. Unter den oben genannten elektrisch leitfähigen Materialien ist Polysilizium besonders geeignet. Die Dicke des elektrisch leitfähigen Films unterliegt keinen besonderen Beschränkungen, sondern kann in ange messener Weise unter Berücksichtigung der Dicke der auszubildenden Gateelektrode festgelegt werden. Die Ausbildung des Dummy-Gatemusters wird auf im Wesentlichen dieselbe Weise wie in Schritt (a) erzielt durch Abscheiden einer Schicht des Dummy-Gatemustermaterials auf dem elektrisch leitfähigen Film, und gleichzeitiges Strukturieren der Schicht und des elektrisch leitfähigen Films.
  • In Schritt (b') wird der Seitenwandisolationsfilm an den Seitenwänden des elektrisch leitfähigen Films und des Dummy-Gatemusters ausgebildet. Schritt (b') wird auf im Wesentlichen dieselbe Weise wie Schritt (b) ausgeführt.
  • In Schritt (f') wird das elektrisch leitfähige Material in die Gräben gefüllt. Das Füllen des elektrisch leitfähigen Materials wird auf dieselbe Weise wie in Schritt (f) erzielt. Somit werden der Kontaktstöpsel und die Gateelektrode einer Schichtstruktur bestehend aus dem elektrisch leitfähigen Material und dem elektrisch leitfähigen Film ausgebildet.
  • In Schritt (a'') des Herstellungsverfahrens für ein Halbleiterbauelement gemäß einer weiteren Ausführungsform der Erfindung wird die Mehrzahl von Dummy-Gatemustern auf dem Halbleitersubstrat mit zwischenliegendem Gateisolationsfilm ausgebildet. Schritt (a'') wird im Wesentlichen auf dieselbe Weise wie Schritt (a) ausgeführt.
  • In Schritt (b'') werden die Seitenwandisolationsfilme an den Seitenwänden des Dummy-Gatemusters ausgebildet. Schritt (b'') erfolgt auf dieselbe Weise wie Schritt (b).
  • In Schritt (c'') wird das Dummy-Kontaktmuster in dem Kontaktausbildungsgebiet zwischen den Dummy-Gatemustern auf selbstjustierte Weise ausgebildet. Der Ausdruck „Dummy-Kontaktmuster" bezeichnet hierin ein vorab in einem Gebiet, in dem der Kontaktstöpsel ausgebildet werden soll, auszubildendes Muster. Der Aufbau und die Dicke des Dummy-Kontaktmusters werden in Abhängigkeit von der Funktion des auszubildenden Kontaktstöpsels auf geeignete Weise festgelegt. Da das Dummy-Kontaktmuster vor der Ausbildung des Kontaktstöpsels entfernt werden muss, wird ein Material für das Dummy-Kontaktmuster aus den für die Dummy-Gatemuster verwendeten Materialien in Abhängigkeit von den für das Entfernen des Dummy-Kontaktmusters vorliegenden Bedingungen ausgewählt. Falls das Dummy-Kontaktmuster z. B. dieselbe Dicke wie die Dummy-Gatemuster aufweist, so wird dasselbe Material verwendet. In einem vergleichenden Beispiel, in dem ein von dem Dummy-Gatemustermaterial verschiedenes Material ausgewählt wird, insbesondere ein Material, das sich in geringerem Maße einer Ätzung aussetzt wie das Dummy-Gatemuster material, weist das Dummy-Kontaktmuster in Anbetracht einer Ätzselektivität bezüglich der Dummy-Gatemuster in bevorzugter Weise eine kleinere Dicke auf als die Dummy-Gatemuster. Das Dummy-Kontaktmuster wird aus demselben Material ausgebildet und weist bevorzugt dieselbe Dicke wie die Dummy-Gatemuster auf.
  • Zur Ausbildung des Dummy-Kontaktmusters wird das Dummy-Kontaktmustermaterial in eine Aussparung gefüllt, die zwischen den Dummy-Gatemustern mit den zwischenliegenden Seitenwandisolationsfilmen auf selbstjustierte Weise definiert wird durch Abscheiden einer Schicht des Dummy-Kontaktmustermaterials über dem Halbleitersubstrat und Planarisieren der Schicht mit einem CMP-Verfahren oder Ähnlichem, um die Oberfläche der Dummy-Gatemuster freizulegen.
  • Schritt (e'') wird im Wesentlichen auf dieselbe Weise wie Schritt (e) ausgeführt.
  • Das weitere Herstellungsverfahren für ein Halbleiterbauelement gemäß der Erfindung umfasst, in Kombination, Schritte (a''), (b''), (c''), (e'') und (f'), die aus den Schritten des oben genannten Herstellungsverfahrens ausgewählt sind.
  • In Schritt (aa) des Herstellungsverfahrens für ein Halbleiterbauelement gemäß einer weiteren vorgeschlagenen Erfindung werden die Mehrzahl von Dummy-Gatemustern auf dem Halbleitersubstrat ausgebildet. Das Ausbilden der Dummy-Gatemuster wird auf im Wesentlichen dieselbe Weise wie in Schritt (a) erzielt.
  • In Schritt (b'') werden die Seitenwandisolationsfilme an den Seitenwänden des Dummy-Gatemusters ausgebildet. Schritt (b'') erfolgt auf im Wesentlichen dieselbe Weise wie Schritt (b).
  • In Schritt (cc) wird das elektrisch leitfähige Material in die zwischen den Dummy-Gatemustern definierte Aussparung im Kontaktstöpselausbildungsgebiet zum Ausbilden des Kontaktstöpsels gefüllt. Das elektrisch leitfähige Material und das Füllverfahren, das im Schritt (cc) eingesetzt wird, entsprechen im Wesentlichen denjenigen von Schritt (f).
  • In Schritt (dd) werden die Dummy-Gatemuster zum Ausbilden der Gräben entfernt. Schritt (dd) erfolgt auf im Wesentlichen dieselbe Weise wie Schritte (e) und (e'').
  • In Schritt (ee) werden die Gateisolationsfilme wenigstens auf den Unterseiten der Gräben ausgebildet. Das Ausbilden der Gateisolationsfilme wird auf im Wesentlichen dieselbe Weise wie in Schritt (a) erzielt. Die Gateisolationsfilme müssen nicht ausschließlich auf den Unterseiten der Gräben ausgebildet werden, sondern können auch über dem Substrat einschließlich der Seitenwandisolationsfilme ausgebildet werden.
  • In Schritt (ff) wird das elektrisch leitfähige Material zum Ausbilden der Gateelektrode in die Gräben gefüllt. Schritt (ff) erfolgt auf im Wesentlichen dieselbe Weise wie Schritt (f).
  • Falls das gemäß einem der obigen Herstellungsverfahren zu fertigende Halbleiterbauelement ein Halbleiterspeicherbauelement ist, wird bevorzugt eine Ionenimplantation durchgeführt, um eine Fremdstoffschicht niedriger Konzentration und/oder eine Fremdstoffschicht hoher Konzentration in dem Substrat vor, nach oder mit einem gewünschten Schritt der obigen Schritte auszuführen. Zur Ionenimplantation können Fremdstoffionen in das Substrat im Wesentlichen senkrecht hierzu oder unter einem bestimmten schrägen Winkel in Abhängigkeit von einer auszubildenden Lage in der Fremdstoffschicht, der Konzentration des Fremdstoffs und des Verfahrens der Ionenimplantation implantiert werden. Die Ionenimplantation ermöglicht die Ausbildung von Source/Draingebieten einer Einzelstruktur, einer LDD-Struktur oder einer DDD-Struktur. Je nach Anforderung werden zur Herstellung des Halbleiterbauelements eine Ionenimplantation zur Schwellspannungssteuerung, eine Wärmbehandlung, ein Salizidprozess, Ausbilden eines Isolationsfilms, Verdichten des Isolationsfilms, Ausbilden eines Kontaktlochs und/oder Ausbilden einer Leitung mit vorzugsweise bekannten Verfahren zum Herstellen des Halbleiterbauelements durchgeführt. Beispielsweise erfolgt die Wärmebehandlung in Luft, einer Sauerstoffatmosphäre oder einer Stickstoffatmosphäre bei einer Temperatur von ungefähr 600°C bis ungefähr 900°C für ungefähr 1 Sekunde bis ungefähr 5 Minuten über einen Ofenausheilprozess oder RTA (Rapid Thermal Anneal) zur Aktvierung des Fremdstoffs, zur Verdichtung des Isolationsfilms oder zur Planarisierung.
  • Halbleiterbauelemente und Herstellungsverfahren hierfür werden nachfolgend gemäß Ausführungsformen dieser Erfindung mit Bezug auf die beigefügten Abbildungen erläutert.
  • Ausführungsform 1
  • Eine p-Wanne (nicht gezeigt) und eine n-Wanne (nicht gezeigt) werden in einem n-Kanal Transistorausbildungsgebiet und einem p-Kanal Transistorausbildungsgebiet auf einer Silizium (100)-Oberfläche eines p-Typ Siliziumsubstrats 11 mit einer Fremdstoffkonzentration von ungefähr 5 × 1015 cm–3 ausgebildet. Danach werden Gräben in dem Siliziumsubstrat 11 mittels RIE ausgebildet und Isolationsfilme werden in die Gräben ein gebettet, wodurch so genannte Grabenvorrichtungsisolationsschichten 12 (STI-Schichten mit einer Grabentiefe von ungefähr 0.2 μm), wie in 1(a) gezeigt, ausgebildet werden. Dann wird ein CVD-SiO2 oder ein thermischer SiO2-Film (ungefähr 3 nm dick) oder Filme mit hoher dielektrischer Konstante wie Ta2O5 (ungefähr 20 nm dick) über dem resultierenden Silziumsubstrat 11 zur Ausbildung eines Gateisolationsfilms 13 ausgebildet.
  • Eine Siliziumnitridschicht zur Dummy-Gatemusterausbildung wird mit einer Dicke von ungefähr 400 nm auf dem Gateisolationsfilm 13 abgeschieden und mittels eines RIE-Verfahrens unter Einsatz eines Fotolackmaskenmusters (nicht gezeigt), das durch ein Lithografieverfahren ausgebildet wurde, geätzt, wodurch ein Dummy-Gatemuster 14, wie in 1(b) gezeigt, ausgebildet wird.
  • Im Falle des n-Kanal Transistors werden beispielsweise Phosphor (P+)-Ionen mit 70 keV und einer Dosis von ungefähr 4 × 1013 cm–2 in das Substrat unter Einsatz des Dummy-Gatemusters 14 als Maske implantiert, wodurch n–-Typ Diffusionsgebiete 15a zur Ausbildung einer LDD-Struktur erzeugt werden.
  • Nachfolgend wird eine SiO2-Schicht über dem resultierenden Substrat abgeschieden und mittels RIE zurückgeätzt, wodurch ein Seitenwandisolationsfilm 16 mit einer Dicke von ungefähr 20 nm an den Seitenwänden des Dummy-Gatemusters 14 ausgebildet wird.
  • Danach werden beispielsweise Arsen (As+)-Ionen mit 30 keV und einer Dosis von ungefähr 5 × 1015 cm–2 in das Substrat unter Einsatz des Dummy-Gatemusters 14 und des Seitenwandisolationsfilms 16 als Maske zur Ausbildung von n+-Typ Diffusionsgebieten 15b implantiert.
  • Nachdem eine Siliziumnitridschicht mit einer Dicke von ungefähr 400 nm auf das resultierende Siliziumsubstrat 11 abgeschieden und planarisiert wurde, wird die Siliziumnitridschicht mittels eines RIE-Verfahrens unter Einsatz einer über einen Lithografieprozess ausgebildeten Lackmaske geätzt, wodurch Dummy-Kontaktmuster 17, die in einem späteren Schritt zur Kontaktlochausbildung entfernt werden sollen, um den Seitenwandisolationsfilm 16, wie in 1(c) gezeigt ist, ausgebildet werden.
  • Dann wird ein Zwischenschichtisolationsfilm 18 ausgebildet, wie in 1(d) gezeigt ist, indem beispielsweise eine CVD-SiO2-Schicht mit einer Dicke von ungefähr 400 nm über das resultierende Siliziumsubstrat 11 abgeschieden wird, und in einer N2-Atmosphäre bei ungefähr 800°C für ungefähr 30 Minuten zur Verdichtung erhitzt wird. Die Wärmebehandlung dient ebenso der Aktivierung der mit Ionen implantierten Gebiete in Source/Draingebiete.
  • Danach wird die Oberfläche des Zwischenschichtisolationsfilms 18 mit einem CMP-Prozess planarisiert, um die Oberfläche der Dummy-Gatemuster 14, wie in 1(e) gezeigt, freizulegen. Zu diesem Zeitpunkt kann eine Oberkante des Seitenwandisolationsfilms 16 zum Verhindern eines Kurzschlusses zwischen einer Gateelektrode und Kontakten planarisiert sein. In diesem Fall werden die freigelegten Oberflächen des Dummy-Gatemusters 14 und des Dummy-Kontaktmusters 17 mit heißer Phosphorsäure oder mittels eines RIE-Prozesses geätzt, so dass die Siliziumnitridschicht zurückgesetzt wird. Dann wird die Oberkante des Seitenwandisolationsfilms 16 erneut über das CMP-Verfahren planarisiert.
  • Nachfolgend werden das Dummy-Gatemuster 14 und die Dummy-Kontaktmuster 17 selektiv mit Hilfe heißer Phosphorsäure oder eines RIE-Verfahrens, wie in 1(f) gezeigt, entfernt. Dann wird das resultierende Substrat einer Kanal-Innenimplantation unterzogen. Falls der n-Kanal Transistor eine Schwellspannung (Vth) von ungefähr 0.7 V aufweisen soll, werden beispielsweise Bor (B+)-Ionen mit 10 keV bei einer Dosis von 5 × 1012 cm–2 in das Substrat zur Ausbildung eines p-Typ Kanalfremdstoffgebiets (nicht gezeigt) implantiert. Danach wird das resultierende Substrat einem RTA unterzogen, z. B. bei 800°C für ungefähr 10 Sekunden. Somit kann das Fremdstoffprofil im Kanalgebiet optimiert werden, um einen Kurzkanaleffekt des Transistors zu unterdrücken, da eine Hochtemperaturwärmebehandlung in einem späteren Schritt nicht erfolgt.
  • Zudem werden eine Gateelektrode 19 und Kontaktstöpsel 20, wie in 1(g) gezeigt, ausgebildet, z. B. durch Abscheiden einer Al-Schicht über dem resultierenden Substrat und Planarisieren dessen Oberfläche. Zu diesem Zeitpunkt dienen der Seitenwandisolationsfilm 16 und der Zwischenschichtisolationsfilms 18 als Stopp für die Planarisierung während des CMP-Verfahrens.
  • Dann wird, wie in 1(h) gezeigt ist, ein Zwischenschichtisolationsfilm 22 durch Abscheiden einer SiO2-Schicht mit einer Dicke von ungefähr 300 nm über dem resultierenden Siliziumsubstrat 11 durch ein Plasma-TEOS-Verfahren abgeschieden, und mit Hilfe eines Fotolackmaskenmusters 23, das über einen Lithografieprozess ausgebildet wurde, zur Definition von Kontaktlöchern 24 zum Anschluss an die Kontaktstöpsel 20 sowie eines Kontaktlochs (nicht gezeigt) zum Anschluss an die Gateelektrode 19 geätzt.
  • Nachdem das Fotolackmuster 23 entfernt wurde, wird eine Verbindungsleitung mit Hilfe eines so genannten Dual-Damaszen-Prozesses ausgebildet, wie in 1(i) gezeigt ist. Hierbei wird ein Fotolackmuster 26 mit einer Öffnung in einem Verbindungsleitungsmusterausbildungsgebiet über ein Lithografieverfahren ausgebildet und Gräben 25 werden mit einer Tiefe von ungefähr 0.2 μm in dem Zwischenschichtisolationsfilm 22 durch RIE erzeugt.
  • Nachdem das Fotolackmuster 26 entfernt wurde, wird ein Al-Cu-Film in die Kontaktlöcher 24 und die Gräben 25 durch Hochtemperatursputtern und einen Verfließprozess eingebettet, und mit Hilfe eines CMP-Verfahrens planarisiert, wodurch die Verbindungsleitung 27, wie in 1(j) gezeigt ist, ausgebildet wird.
  • In diesem Herstellungsverfahren für ein Halbleiterbauelement können die Kontaktstöpsel 20 in der Umgebung der Gateelektrode 19 auf selbstjustierte Weise ausgebildet werden, so dass eine elektrische Isolation zwischen der Gateelektrode 19 und den Kontaktstöpseln 20 zum Verhindern eines Kurzschlusses zwischen der Gateelektrode und den Kontakten der Verbindungsleitung sichergestellt wird. Zudem können die Kontaktstöpsel 20 je nach Wunsch mit minimalem Abstand von der Gateelektrode 19 durch Einstellen der Tiefe des Seitenwandisolationsfilms 16 beabstandet werden. Dadurch können die Kontakte in der Nähe der Gateelektrode vorgesehen werden, wodurch ein parasitärer Widerstand in den Source/Draingebieten zur Verbesserung der Bauelementeigenschaften des Transistors verringert werden kann.
  • Beispiel 1
  • Wie in 2(a) gezeigt ist, werden ein Gateisolationsfilm 13 aus TaO2 und ein Dummy-Gatemuster 14 aus CVD-SiO2 auf einem Siliziumsubstrat 11 mit Grabenvorrichtungsisolationsschichten 12 auf im Wesentlichen dieselbe Weise wie bei der Ausführungsform 1 ausgebildet, gefolgt von der Ausbildung von n–-Typ Diffusionsgebieten 15a, einem Seitenwandisolationsfilm 15 aus Siliziumnitrid und n+-Typ Diffusionsgebieten 15b.
  • Dann wird, wie in 2(b) gezeigt ist, ein Zwischenschichtisolationsfilm 18 aus CVD-SiO2 auf dem resultierenden Siliziumsubstrat 11 ausgebildet und auf im Wesentlichen dieselbe Weise wie in der Ausführungsform 1 verdichtet.
  • Nachfolgend wird die Oberfläche des Zwischenschichtisolationsfilms 18 über ein CMP-Verfahren planarisiert, um die Oberfläche des Dummy-Gatemusters 14, wie in 2(c) gezeigt ist, freizulegen.
  • Dann werden das Dummy-Gatemuster 14 und Teile des Zwischenschichtisolationsfilms 18, die in Kontaktausbildungsgebieten um den Seitenwandisolationsfilm 16 vorliegen, selektiv mit Hilfe eines Fotolackmasken musters 28, das durch ein Fotolithografieverfahren erzeugt wurde, entfernt, wie in 2(d) gezeigt ist.
  • Die nachfolgenden Schritte werden auf dieselbe Weise wie bei der Ausführungsform 1 durchgeführt.
  • Dieses Herstellungsverfahren für ein Halbleiterbauelement zeigt dieselben Auswirkungen wie die Ausführungsform 1.
  • Ausführungsform 2
  • Ein Gateisolationsfilm 13 wird auf einem Siliziumsubstrat 11 mit Grabenvorrichtungsisolationsschichten 12 wie in der Ausführungsform 1 ausgebildet.
  • Dann wird eine Polysiliziumschicht 32, die als Teil einer Gateelektrode dient, mit einer Dicke von 200 nm auf dem Gateisolationsfilm 13 abgeschieden und mit einem Fremdstoff dotiert. Zudem wird eine Siliziumnitridschicht zur Dummy-Gatemusterausbildung mit einer Dicke von ungefähr 200 nm auf dem resultierenden Substrat abgeschieden. Die Polysiliziumschicht 32 und die Siliziumnitridschicht werden über einen RIE-Prozess oder desgleichen mit Hilfe eines Fotolackmusters (nicht gezeigt), das über ein Fotolithografieverfahren erzeugt wurde, geätzt, wodurch die Polysiliziumschicht 32 strukturiert wird und ein Dummy-Gatemuster 33, das zur Gateelektrodenausbildung in einem späteren Schritt entfernt werden soll, ausgebildet wird, wie in 3(a) gezeigt ist.
  • Dann werden n–-Typ Diffusionsgebiete 15a auf dieselbe Weise wie in der Ausführungsform 1 mit Hilfe des Dummy-Gatemusters 33 als Maske ausgebildet. Nachfolgend wird ein Seitenwandisolationsfilm 16 auf dieselbe Weise wie in Ausführungsform 1 erzeugt. Danach werden n+-Typ Diffusionsgebiete 15b auf dieselbe Weise wie in Ausführungsform 1 mit Hilfe des Dummy-Gatemusters 33 und des Seitenwandisolationsfilms 16 als Maske ausgebildet.
  • Dann werden Dummy-Kontaktmuster 17 um den Seitenwandisolationsfilm 16 auf dieselbe Weise wie in der Ausführungsform 1 erzeugt, wie in 3(b) gezeigt ist.
  • Nachfolgend wird ein Zwischenschichtisolationsfilm 18 über dem resultierenden Substrat auf dieselbe Weise wie in Ausführungsform 1 ausgebildet, wie in 3(c) gezeigt ist, und dessen Oberfläche wird auf dieselbe Weise wie in Ausführungsform 1 planarisiert, um die Oberfläche des Dummy-Gatemusters 33, wie in 3(d) gezeigt ist, freizulegen.
  • Danach werden das Dummy-Gatemuster 33 und das Dummy-Kontaktmuster 17 auf dieselbe Weise wie in Ausführungsform 1 selektiv entfernt, wie in 3(e) gezeigt ist. Zu diesem Zeitpunkt verbleibt die Polysiliziumschicht 32 unterhalb des Dummy-Gatemusters 33 und ist nicht entfernt.
  • Dann wird ein Barrierenmetallfilm (nicht gezeigt) aus z. B. Ti, Ta, TaN, W oder TiN über dem resultierenden Substrat ausgebildet. Dann wird beispielsweise eine Al-Schicht 35 auf dem Barrierenmetallfilm abgeschieden und deren Oberfläche wird auf dieselbe Weise wie in der Ausführungsform 1 planarisiert, wodurch eine Gateelektrode 36, die aus der Polysiliziumschicht 32 und der Al-Schicht 35 besteht, sowie Kontaktstöpsel 20, die aus der Al-Schicht 35 bestehen, ausgebildet werden, wie in 3(f) gezeigt ist.
  • Danach wird eine Verbindungsleitung auf dem resultierenden Substrat auf dieselbe Weise wie in der Ausführungsform 1 mit Hilfe eines Dual-Damaszen-Verfahrens erzeugt.
  • In diesem Herstellungsverfahren für ein Halbleiterbauelement liegt die Polysiliziumschicht 32 auf dem Gateisolationsfilm 13 vor, so dass eine Überätzung verhindert wird. Dadurch lässt sich die Verschlechterung des Gateisolationsfilms 13 vermeiden.
  • Ausführungsform 3
  • Zunächst wird ein Gateisolationsfilm 13 auf einem Siliziumsubstrat 11 mit Grabenvorrichtungsisolationsfilmen 12 auf dieselbe Weise wie in Ausführungsform 1 ausgebildet.
  • Dann wird eine Siliziumnitridschicht zur Dummy-Gatemusterausbildung mit einer Dicke von ungefähr 300 nm auf dem Gateisolationsfilm 13 abgeschieden und mit Hilfe eines RIE-Verfahrens unter Einsatz einer Fotolackmaske, die über ein Lithografieverfahren erzeugt wurde, geätzt, wodurch ein Dummy-Gatemuster 14, wie in 4(a) gezeigt ist, ausgebildet wird. Zur selben Zeit werden dann Dummy-Gatemuster 14a auf den Vorrichtungsisolationsschichten 12 ausgebildet, und Gräben 37 werden in Gebieten erzeugt, in denen Dummy-Kontaktmuster auf selbstjustierte Weise in einem späteren Schritt erzeugt werden sollen.
  • Dann werden n–-Typ Diffusionsgebiete 15a auf im Wesentlichen dieselbe Weise wie in der Ausführungsform 1 mit Hilfe der Dummy-Gatemuster 14, 14a als Maske ausgebildet. Nachdem Seitenwandisolationsfilme 16 an Seitenwänden der Dummy-Gatemuster 14, 14a auf im Wesentlichen dieselbe Weise wie in der Ausführungsform 1 ausgebildet wurden, werden n+-Typ Diffusionsgebiete 15b auf im Wesentlichen dieselbe Weise wie in der Ausführungsform 1 mit Hilfe der Dummy-Gatemuster 14, 14a und der Seitenwandisolationsfilme 16 als Maske erzeugt.
  • Dann wird eine Siliziumnitridschicht 38a mit einer Dicke von ungefähr 400 nm über dem Siliziumsubstrat 11 einschließlich der Gräben 37 abgeschieden, wie in 4(b) gezeigt ist, und das resultierende Substrat wird einem Ausheilprozess unterzogen, z. B. in einer N2-Atmosphäre bei ungefähr 750°C für ungefähr 60 Minuten zur Ausheilung einer Schädigung, die aufgrund der Implantation zur Ausbildung der Source/Draingebiete verursacht wurde. Das Substrat wird zudem einem RTA in einer N2-Atmosphäre bei ungefähr 1000°C für ungefähr 10 Sekunden unterzogen.
  • Nachfolgend wird die Siliziumnitridschicht 38a mit einem CMP-Verfahren planarisiert, um die Oberflächen der Dummy-Gatemuster 14, 14a zur Ausbildung von Dummy-Kontaktmustern 38 in den Gräben 37 freizulegen, wie in 4(c) gezeigt ist.
  • Dann werden die Dummy-Gatemuster 14, 14a und die Dummy-Kontaktmuster 38 auf dieselbe Weise wie in der Ausführungsform 1 selektiv entfernt, wie in 4(d) gezeigt ist, und es erfolgt eine Kanal-Ionenimplantation auf dieselbe Weise wie in der Ausführungsform 1.
  • Dann wird beispielsweise eine Al-Schicht über dem resultierenden Substrat abgeschieden, und deren Oberfläche wird mit einem CMP-Verfahren auf dieselbe Weise wie in der Ausführungsform 1 planarisiert, so dass eine Gateelektrode 19 und Kontaktstöpsel 20 erzeugt werden, wie in 4(e) gezeigt ist.
  • Dann wird ein Zwischenschichtisolationsfilm 22 über dem resultierenden Siliziumsubstrat 11 ausgebildet, und Kontaktlöcher 24 und ein Kontaktloch (nicht gezeigt) zum Anschluss an die Gateelektrode 19 werden auf dieselbe Weise in Ausführungsform 1 mit Hilfe eines Fotolackmusters 23, wie in 4(f) gezeigt ist, ausgebildet.
  • Nachdem das Fotolackmuster 23 entfernt wurde, werden Gräben 25 mit einer Tiefe von ungefähr 0,25 μm in dem Zwischenschichtisolationsfilm 22 auf dieselbe Weise wie in Ausführungsform 1 mit Hilfe eines Fotolackmusters 26 ausgebildet, wie in 4(g) gezeigt ist. Dann wird das Fotolackmuster 26 entfernt.
  • Danach wird beispielsweise ein Al-Cu-Film in die Kontaktlöcher 24 und die Gräben 25 eingebettet und auf dieselbe Weise wie in Ausführungsform 1 planarisiert, wodurch eine Verbindungsleitung 27, wie in 4(h) gezeigt ist, ausgebildet wird.
  • Dieses Herstellungsverfahren für ein Halbleiterbauelement zeigt dieselben Wirkungen wie die Ausführungsform 1. Zusätzlich besteht keine Notwendigkeit zur Strukturierung, um die Dummy-Kontaktmuster 38 um den Seitenwandisolationsfilm 16 mittels eines Fotolithografieverfahrens aus zubilden. Dies vereinfacht das Herstellungsverfahren verglichen mit dem Herstellungsverfahren gemäß der Ausführungsform 1 durch Weglassen des Fotolithografieverfahrens.
  • Ausführungsform 4
  • Zunächst wird ein Gateisolationsfilm 13 auf einem Siliziumsubstrat 11 mit Grabenvorrichtungsisolationsschichten 12 auf dieselbe Weise wie in Ausführungsform 1 erzeugt.
  • Dann werden eine Polysiliziumschicht 32 und eine Siliziumnitridschicht 33 mit Dicken von ungefähr 20 nm und ungefähr 200 nm auf das resultierende Substrat abgeschieden und auf dieselbe Weise wie in Ausführungsform 3 strukturiert, wodurch Dummy-Gatemuster 33, 33a, wie in 5(a) gezeigt ist, ausgebildet werden. Zur selben Zeit werden Gräben 37 auf dieselbe Weise wie in Ausführungsform 4 erzeugt.
  • Nachfolgend werden n–-Typ Diffusionsgebiete 15a auf im Wesentlichen dieselbe Weise wie in Ausführungsform 1 mit Hilfe der Dummy-Gatemuster 33, 33a als Maske erzeugt. Nachdem Seitenwandisolationsfilme 16 auf im Wesentlichen dieselbe Weise wie in Ausführungsform 1 ausgebildet wurden, werden n+-Typ Diffusionsgebiete 15b auf im Wesentlichen dieselbe Weise wie in Ausführungsform 1 mit Hilfe der Dummy-Gatemuster 33, 33a und der Seitenwandisolationsfilme 16 als Maske erzeugt.
  • Dann wird eine Siliziumnitridschicht 38a über dem Siliziumsubstrat 11 einschließlich der Gräben 37 auf dieselbe Weise wie in Ausführungsform 4 abgeschieden, wie in 5(b) gezeigt ist, und einer Wärmebehandlung unterzogen.
  • Dann wird die Siliziumnitridschicht 38a auf dieselbe Weise wie in Ausführungsform 4 zum Freilegen der Oberflächen der Dummy-Gatemuster 33, 33a planarisiert, wodurch Dummy-Kontaktmuster 38 in den Gräben 37 erzeugt werden, wie in 5(c) gezeigt ist.
  • Danach werden die Dummy-Gatemuster 33, 33a und die Dummy-Kontaktmuster 38 auf dieselbe Weise wie in Ausführungsform 1 selektiv entfernt, wie in 5(d) gezeigt ist.
  • Nachfolgend wird beispielsweise eine Al-Schicht 35 über dem resultierenden Substrat abgeschieden und auf dieselbe Weise wie in Ausführungsform 3 planarisiert, wodurch eine Gateelektrode 36, bestehend aus der Polysiliziumschicht 32 und der Al-Schicht 35, und Kontaktstöpsel 20, die jeweils aus der Al-Schicht 35 bestehen, wie in 5(e) gezeigt ist, ausgebildet werden.
  • Danach wird eine Verbindungsleitung auf dieselbe Weise wie in der Ausführungsform 1 mittels eines Dual-Damaszen-Verfahrens ausgebildet.
  • Dieses Herstellungsverfahren für ein Halbleiterbauelement zeigt dieselben Wirkungen wie die Ausführungsform 4. Zusätzlich liegt die Polysiliziumschicht 32 auf dem Gateisolationsfilm 13 vor, wodurch eine Überätzung vermieden wird. Dies verhindert die Verschlechterung des Gateisolationsfilms 13.
  • Beispiel 2
  • Wie in 6(a) gezeigt ist, wird ein Siliziumsubstrat 11 mit Grabenvorrichtungsisolationsschichten 12 mit einem Gateisolationsfilm 13, Dummy-Gatemustern 14, 14a (ungefähr 300 nm dick), Gräben 37, n–-Typ Diffusionsgebieten 15a, n+-Typ Diffusionsgebieten 15b und Seitenwandisolationsfilmen 16 auf dieselbe Weise wie in den Ausführungsformen 1 und 4 ausgebildet.
  • Dann wird eine Schicht eines Materials, das verschieden ist von dem Material der Dummy-Gatemuster 14, 14a, z. B. eine Siliziumoxidschicht 39, mit einer Dicke von ungefähr 5 nm über dem resultierenden Siliziumsubstrat 11 abgeschieden, wie in 6(b) gezeigt ist. Die Dicke der Siliziumoxidschicht 39 kann auf geeignete Weise in Abhängigkeit von einem Ätzverfahren, das zum Ätzen der Dummy-Gatemuster 14, 14a in einem späteren Schritt verwendet werden soll, festgelegt werden, und, in Bezug auf diese Ausführungsform, erfolgt dies auf Basis der Annahme, dass eine Ätzselektivität zwischen der Siliziumnitridschicht, welche die Dummy-Gatemuster 14, 14a ausbildet, und der Siliziumoxidschicht 39 ungefähr 60 beträgt. Dann wird das resultierende Substrat einer Wärmebehandlung auf dieselbe Weise wie in Ausführungsform 1 oder 4 unterzogen.
  • Danach wird die Siliziumoxidschicht 39 auf im Wesentlichen dieselbe Weise wie in der Ausführungsform 1 mit Hilfe eines CMP-Verfahrens planarisiert, um die Oberflächen der Dummy-Gatemuster 14, 14a freizulegen, wie in 6(c) gezeigt ist.
  • Nachfolgend werden die Dummy-Gatemuster auf im Wesentlichen dieselbe Weise wie in der Ausführungsform 1 entfernt, wie in 6(d) gezeigt ist, gefolgt von einer Kanalimplantation und einer Wärmebehandlung. Zu diesem Zeitpunkt ist die Siliziumoxidschicht 39 vollständig aus den Gräben 37 entfernt.
  • Dann werden eine Gateelektrode 19 und Kontaktstöpsel 20 auf dieselbe Weise wie in den Ausführungsformen 1 und 4 ausgebildet, wie in
  • 6(e) gezeigt ist, und eine Verbindungsleitung wird auf dieselbe Weise wie in Ausführungsform 1 mit Hilfe eines Dual-Damaszen-Verfahrens erzeugt.
  • Dieses Herstellungsverfahren für ein Halbleiterbauelement zeigt dieselben Wirkungen wie die Ausführungsformen 4 und 5.
  • Beispiel 3
  • Wie in 7(a) gezeigt ist, werden Grabenvorrichtungsisolationsschichten 12 auf einem Siliziumsubstrat 11 auf im Wesentlichen dieselbe Weise wie in der Ausführungsform 1 ausgebildet.
  • Dann wird das resultierende Siliziumsubstrat 11 mit Dummy-Gatemustern 14, 14a, Gräben 37, n–-Typ Diffusionsgebieten 15a, n+-Typ Diffusionsgebieten 15b und Seitenwandisolationsfilmen 16 auf dieselbe Weise wie in Ausführungsform 4 ausgebildet, wie in 7(b) gezeigt ist.
  • Nachfolgend wird eine Cu-Schicht über dem resultierenden Siliziumsubstrat 11 abgeschieden und mit Hilfe eines CMP-Verfahrens planarisiert, um die Oberflächen der Dummy-Gatemuster 14, 14a freizulegen, wodurch Kontaktstöpsel 29, wie in 7(c) gezeigt, ausgebildet werden. Dann wird das resultierende Substrat einer Wärmebehandlung auf dieselbe Weise wie in Ausführungsform 1 oder 4 unterzogen.
  • Dann werden die Dummy-Gatemuster 14, 14a auf im Wesentlichen dieselbe Weise wie in Ausführungsform 1 entfernt, wie in 7(d) gezeigt ist, worauf eine Kanalionenimplantation und eine Wärmebehandlung auf dieselbe Weise wie in Ausführungsform 1 oder 4 folgen.
  • Nachfolgend wird ein Gateisolationsfilm 21 über dem resultierenden Siliziumsubstrat 11 auf im Wesentlichen dieselbe Weise wie in Ausführungsform 1 ausgebildet, wie in 7(e) gezeigt ist.
  • Es wird beispielsweise eine Al-Schicht über dem resultierenden Siliziumsubstrat ausgebildet und auf dieselbe Weise wie in Ausführungsform 1 planarisiert, wodurch eine Gateelektrode 19 auf dem Gateisolationsfilm 21 ausgebildet wird, wie in 7(f) gezeigt ist.
  • Zudem wird ein Zwischenschichtisolationsfilm 22 über dem resultierenden Siliziumsubstrat 11 ausgebildet, und Kontaktlöcher 24 zum Anschluss an die Kontaktstöpsel 29 und ein Kontaktloch (nicht gezeigt) zum Anschluss an die Gateelektrode 19 werden auf im Wesentlichen dieselbe Weise wie in Ausführungsform 1 unter Verwendung einer Fotolackmaske 23 erzeugt, wie in 7(g) gezeigt ist.
  • Nachdem das Fotolackmuster 23 entfernt wurde, wird eine Verbindungsleitung auf dieselbe Weise wie in Ausführungsform 1 mit Hilfe eines Dual-Damaszen-Verfahrens erzeugt. Somit werden Gräben 25 mit Hilfe eines Fotolackmusters 26 ausgebildet, wie in 7(h) gezeigt ist. Nachdem das Fotolackmuster 26 entfernt wurde, wird ein Al-Cu-Film in die Kontaktlöcher 24 und die Gräben 25 eingebettet und planarisiert, wodurch die Verbindungsleitung 27 ausgebildet wird, wie in 7(i) gezeigt ist.
  • Dieses Herstellungsverfahren für ein Halbleiterbauelement zeigt dieselben Wirkungen wie die Ausführungsform 1. Zusätzlich kann die Verschlechterung des Gateisolationsfilms verhindert werden, da dieser unmittelbar vor der Ausbildung der Gateelektrode erzeugt wird. Somit weist die Gateisolationsschicht eine höhere Zuverlässigkeit auf.
  • In dem Herstellungsverfahren für ein Halbleiterbauelement gemäß der Erfindung können die Kontaktstöpsel auf selbstjustierte Weise zur Gateelektrode ausgebildet werden, so dass ein Kurzschluss zwischen der Gateelektrode und den Kontaktstöpseln verhindert werden kann, der andernfalls aufgrund eines Ausrichtungsversatzes der Kontaktstöpsel zur Gateelektrode auftritt. Die Abstände zwischen der Gateelektrode und den Kontaktstöpseln werden praktisch über die Dicke des Seitenwandisolationsfilms festgelegt. Damit wird die Dicke des Seitenwandisolationsfilms reduziert, um eine Bauelementfläche zu verkleinern, wodurch der Integrationsgrad des Halbleiterbauelements zunimmt.
  • Falls der elektrisch leitfähige Film vor dem Ausbilden des Dummy-Gatemusters erzeugt wird, liegt der Gateisolationsfilm nicht frei, sondern ist während des Verfahrens mit dem elektrisch leitfähigen Film bedeckt, so dass die Verschlechterung des Gateisolationsfilms unterdrückt werden kann.
  • Falls eine Mehrzahl von Dummy-Gatemustern ausgebildet wird, können die Dummy-Kontaktmuster zwischen den Dummy-Gatemustern ausgebildet werden. Hierdurch kann ein Fotolithografieverfahren zum Ausbilden der Dummy-Kontaktmuster vermieden werden, wodurch das Herstellungsverfahren vereinfacht wird.
  • Falls die Ausbildung des Gateisolationsfilms in einem späteren Schritt des Herstellungsverfahrens erfolgt, lässt sich die Verschlechterung des Gateisolationsfilms sicherer verhindern, wodurch die Herstellung eines hochzuverlässigen Halbleiterbauelements ermöglicht wird.
  • Falls die Oberkante des Seitenwandisolationsfilms vor oder nach der Ausbildung der Gräben planarisiert wird, lässt sich ein Kontakt zwischen der Gateelektrode und den Kontaktstöpseln sicherer verhindern, so dass ein Kurzschluss zwischen der Gateelektrode und den Kontaktstöpseln vermieden werden kann.
  • Da ein Hochtemperaturwärmeprozess vor der Ausbildung der Gateelektrode durchgeführt wird, kann ein elektrisch leitfähiges Material mit einem geringeren Schmelzpunkt als Material für die Gateelektrode verwendet werden. Dadurch können die Bauelementeigenschaften verbessert werden, z. B. um einen Betrieb bei höherer Geschwindigkeit zu ermöglichen.
  • Falls die Dummy-Gatemuster oder die Dummy-Gatemuster und die Dummy-Kontaktmuster jeweils aus einem Siliziumnitridfilm bestehen und der Seitenwandisolationsfilm aus einem Siliziumoxidfilm besteht, lässt sich das selektive Entfernen der Dummy-Gatemuster zur Ausbildung der Gräben auf einfache Weise erzielen, um eine einfache Herstellung eines Halbleiterbauelements zu erreichen.
  • Falls der Seitenwandisolationsfilm und der Gateisolationsfilm zwischen der Gateelektrode und den Kontaktstöpseln angeordnet sind und die Oberseite der Gateelektrode bündig zu den Oberseiten der Kontaktstöpsel ist, kann die Ebenheit der Gateelektrode und der Kontaktstöpsel sichergestellt werden. Dadurch kann ein Prozessfenster, insbesondere ein Lithografiefenster, im nachfolgenden Metallisierungsschritt sichergestellt werden.
  • Das Halbleiterbauelement gemäß der Erfindung ist bei minimaler Bauelementfläche frei von Kurzschlüssen zwischen Bauelementen oder innerhalb des Bauelements. Zudem ist das Halbleiterbauelement hochzuverlässig, ohne Verschlechterung seines Gateisolationsfilms.

Claims (10)

  1. Herstellungsverfahren für einen Halbleiter-Feldeffekttransistor mit den Schritten: (a) Ausbilden eines Dummy-Gatemusters (14) auf einem Halbleitersubstrat (11) mit einem dazwischenliegenden Gateisolationsfilm (13); (b) Ausbilden eines Seitenwandisolationsfilms (16) an gegenüberliegenden Seitenwänden des Dummy-Gatemusters (14); (c) Ausbilden eines Films (17) aus demselben Material wie dasjenige des Dummy-Gatemusters (14) auf dem Halbleitersubstrat an den Seitenwänden des Seitenwandisolationsfilms (16); (d) Ausbilden eines Zwischenschichtisolationsfilms (18) auf dem Halbleitersubstrat an den Seiten des Films aus demselben Material (17); (e) gemeinsames Entfernen des Dummy-Gatemusters (14) und des Films aus demselben Material (17) selektiv bezüglich des Seitenwandisolationsfilms (16) und des Zwischenschichtisolationsfilms (18) zur Ausbildung von Gräben in dem Zwischenschichtisolationsfilm (18), wobei der Seitenwandisolationsfilm (16) in den Gräben angeordnet ist; (f) Füllen der Gräben mit einem elektrisch leitfähigen Material zur Ausbildung einer Gateelektrode (19) und eines Kontaktstöpsels (20).
  2. Herstellungsverfahren für ein Halbleiterbauelement nach Anspruch 1, wobei in den Schritten (a), (b) und (f) jeweils die folgenden Schritte (a'), (b') und (f') ausgeführt werden: (a') Ausbilden eines elektrisch leitfähigen Films (32) mit vorgegebenem Aufbau auf einem Halbleitersubstrat (11) mit zwischenliegendem Gateisolationsfilm (13), und Ausbilden eines Dummy-Gatemusters (33) auf dem elektrisch leitfähigen Film (32); (b') Ausbilden eines Seitenwandisolationsfilms (16) an Seitenwänden des elektrisch leitfähigen Films (32) und des Dummy-Gatemusters (33); und (f') Füllen der Gräben mit einem elektrisch leitfähigen Material zum Ausbilden eines Kontaktstöpsels (20) und einer Gateelektrode (19), welche aus dem elektrisch leitfähigen Film (32) und dem elektrisch leitfähigen Material (35) besteht.
  3. Verfahren nach Anspruch 1, zusätzlich umfassend den Schritt des Planarisierens einer oberen Kante des Seitenwandisolationsfilms (16) vor oder nach dem Ausbilden der Gräben.
  4. Verfahren nach Anspruch 1, wobei das elektrisch leitfähige Material (35) ein Metall oder ein Metall mit hohem Schmelzpunkt ist.
  5. Verfahren nach Anspruch 1, wobei das Dummy-Gatemuster (14) einen Siliziumnitridfilm umfasst, und der Seitenwandisolationsfilm (16) einen Siliziumoxidfilm umfasst.
  6. Herstellungsverfahren für einen Halbleiter-Feldeffekttransistor, umfassend die Schritte: (a'') Ausbilden, im selben Schritt, eines Dummy-Gatemusters (14) auf einem Halbleitersubstrat (11) mit einem dazwischenliegenden Gateisolationsfilm (13) und weiteren Dummy-Gatemustern (14a) auf Vorrichtungsisolationsfilmen (12), wobei die weiteren Dummy-Gatemuster (14a) aus demselben Material wie das Dummy-Gatemuster (14) bestehen; (b'') Ausbilden von Seitenwandisolationsfilmen (16) an gegenüberliegenden Seitenwänden des Dummy-Gatemusters (14, 14a); (c'') Ausbilden eines Dummy-Kontaktmusters (38) in selbstjustierter Weise bezüglich der Seitenwandisolationsfilme (16) und aus demselben Material wie die Dummy-Gatemuster (14, 14a) zwischen dem Dummy-Gatemuster (14) und den weiteren Dummy-Gatemustern (14a) auf dem Halbleitersubstrat (11); (e'') gemeinsames Entfernen der Dummy-Gatemuster und des Dummy-Kontaktmusters (38) selektiv in Bezug auf die Seitenwandisolationsfilme (16) zur Ausbildung von Gräben zwischen den verbleibenden Seitenwandisolationsfilmen (16); und (f') Füllen der Gräben mit einem elektrisch leitfähigen Material (35) zur Ausbildung einer Gateelektrode (19) und eines Kontaktstöpsels (20).
  7. Herstellungsverfahren für ein Halbleiterspeicherbauelement nach Anspruch 6, wobei in den Schritten (a''), (b'') und (f) jeweils die folgenden Schritte (a'''), (b''') und (f') ausgeführt werden: (a''') Ausbilden einer Mehrzahl elektrisch leitfähiger Filme (32) mit einem bestimmten Aufbau auf einem Halbleitersubstrat (11) mit einem dazwischen eingefügten Gateisolationsfilm (13), und Ausbilden von Dummy-Gatemustern (33) auf den elektrisch leitfähigen Filmen (32); (b''') Ausbilden von Seitenwandisolationsfilmen (16) an Seitenwänden der elektrisch leitfähigen Filme (32) und der Dummy-Gatemuster (33); und (f') Füllen der Gräben mit einem elektrisch leitfähigen Material (35) zum Ausbilden eines Kontaktstöpsels (20) und einer Gateelektrode (19), die aus den elektrisch leitfähigen Filmen (32) und dem elektrisch leitfähigen Material (35) besteht.
  8. Verfahren nach Anspruch 6, zusätzlich umfassend den Schritt des Planarisierens einer Oberkante des Seitenwandisolationsfilms (16) vor oder nach dem Ausbilden der Gräben.
  9. Verfahren nach Anspruch 6, wobei das elektrisch leitfähige Material (35) ein Metall oder ein Metall mit hohem Schmelzpunkt ist.
  10. Verfahren nach Anspruch 6, wobei die Dummy-Gatemuster (14, 14a) jeweils einen Siliziumnitridfilm aufweisen und die Seitenwandisolationsfilme jeweils einen Siliziumoxidfilm aufweisen.
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