JPH1126757A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1126757A JPH1126757A JP9174199A JP17419997A JPH1126757A JP H1126757 A JPH1126757 A JP H1126757A JP 9174199 A JP9174199 A JP 9174199A JP 17419997 A JP17419997 A JP 17419997A JP H1126757 A JPH1126757 A JP H1126757A
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Abstract
(57)【要約】
【課題】 メタル材料をゲート電極に用いた場合の高温
熱処理に対する耐熱性のなさや自己整合コンタクトの困
難さなどの問題を解決する。 【解決手段】 側面が側壁絶縁膜７で囲まれ少なくとも
ダミーゲート膜５を含むゲート構成パターン及びソース
・ドレイン拡散領域６を形成する工程と、エッチングス
トッパー用のストッパー膜８を形成する工程と、ゲート
構成パターンが形成されている領域以外の領域に層間絶
縁膜９を形成する工程と、ソース・ドレイン拡散領域６
上の層間絶縁膜９をストッパー膜８に対して選択的に除
去して第１の凹部を形成する工程と、ストッパー膜８を
除去した第１の凹部にはソース・ドレイン拡散領域６に
接続されるコンタクトプラグ材１１を埋め込み、ダミー
ゲート膜を除去して得られる第２の凹部にはゲート電極
材１２を埋め込む工程とを有する。
熱処理に対する耐熱性のなさや自己整合コンタクトの困
難さなどの問題を解決する。 【解決手段】 側面が側壁絶縁膜７で囲まれ少なくとも
ダミーゲート膜５を含むゲート構成パターン及びソース
・ドレイン拡散領域６を形成する工程と、エッチングス
トッパー用のストッパー膜８を形成する工程と、ゲート
構成パターンが形成されている領域以外の領域に層間絶
縁膜９を形成する工程と、ソース・ドレイン拡散領域６
上の層間絶縁膜９をストッパー膜８に対して選択的に除
去して第１の凹部を形成する工程と、ストッパー膜８を
除去した第１の凹部にはソース・ドレイン拡散領域６に
接続されるコンタクトプラグ材１１を埋め込み、ダミー
ゲート膜を除去して得られる第２の凹部にはゲート電極
材１２を埋め込む工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】ゲート電極の低抵抗化は、ＭＯＳトラン
ジスタの微細化において、ＭＯＳトランジスタの高速化
を達成する上で重要な役割を果たすと期待されている。
しかしながら、ポリシリコン膜とシリサイド膜を積層し
た「ポリサイド・ゲート電極」は、シリサイド材料のも
つ抵抗値の限界がある。この様な状況で高速化の要求に
答えるには、ゲート電極の高さをより高くする必要があ
る。しかし、この様にゲート電極の高さを高くする事
は、ゲート電極へのコンタクトの自己整合プロセスを困
難なものとしていた。
ジスタの微細化において、ＭＯＳトランジスタの高速化
を達成する上で重要な役割を果たすと期待されている。
しかしながら、ポリシリコン膜とシリサイド膜を積層し
た「ポリサイド・ゲート電極」は、シリサイド材料のも
つ抵抗値の限界がある。この様な状況で高速化の要求に
答えるには、ゲート電極の高さをより高くする必要があ
る。しかし、この様にゲート電極の高さを高くする事
は、ゲート電極へのコンタクトの自己整合プロセスを困
難なものとしていた。
【０００３】ゲート電極の低抵抗化の問題に対する解決
策の一つとして、タングステン（Ｗ膜）などのメタル膜
をシリサイド膜の代わりにポリシリコン層の上に貼り付
けてゲート電極として用いる、いわゆる「ポリメタル・
ゲート電極」が提案されている。しかし、この様なメタ
ル電極を使ったトランジスタ構造は、ゲート絶縁膜の耐
圧向上などを目的としたゲート電極の後酸化膜形成が困
難であり、またコンタクトのゲート電極への自己整合プ
ロセスが難しいといった問題があった。
策の一つとして、タングステン（Ｗ膜）などのメタル膜
をシリサイド膜の代わりにポリシリコン層の上に貼り付
けてゲート電極として用いる、いわゆる「ポリメタル・
ゲート電極」が提案されている。しかし、この様なメタ
ル電極を使ったトランジスタ構造は、ゲート絶縁膜の耐
圧向上などを目的としたゲート電極の後酸化膜形成が困
難であり、またコンタクトのゲート電極への自己整合プ
ロセスが難しいといった問題があった。
【０００４】例えば、図１３に示すように、サリサイド
プロセスでソース・ドレイン層７１とゲート電極７２に
シリサイド７３ａ、７３ｂを自己整合的に形成した構造
の場合、ポリサイド・ゲート電極の上にはシリコン窒化
膜が形成できず、自己整合コンタクトを行う事が困難で
あるという大きな問題がある。
プロセスでソース・ドレイン層７１とゲート電極７２に
シリサイド７３ａ、７３ｂを自己整合的に形成した構造
の場合、ポリサイド・ゲート電極の上にはシリコン窒化
膜が形成できず、自己整合コンタクトを行う事が困難で
あるという大きな問題がある。
【０００５】また、図１４に示すように、ポリシリコン
層７４のゲート電極の上にタングステンなどのメタル材
７５をタングステンナイトライドなどのバリアメタルを
介して貼り付けることによりゲート電極の抵抗を下げ
る、いわゆる「ポリメタル・ゲート電極」構造の場合、
ゲート電極の上にシリコン窒化膜が形成できずに自己整
合コンタクトを行う事が困難であるという問題に加え
て、ゲート絶縁膜の耐圧向上などを目的としたゲート電
極の後酸化膜の形成が特殊な酸化条件を必要とするなど
の問題もある。
層７４のゲート電極の上にタングステンなどのメタル材
７５をタングステンナイトライドなどのバリアメタルを
介して貼り付けることによりゲート電極の抵抗を下げ
る、いわゆる「ポリメタル・ゲート電極」構造の場合、
ゲート電極の上にシリコン窒化膜が形成できずに自己整
合コンタクトを行う事が困難であるという問題に加え
て、ゲート絶縁膜の耐圧向上などを目的としたゲート電
極の後酸化膜の形成が特殊な酸化条件を必要とするなど
の問題もある。
【０００６】
【発明が解決しようとする課題】このように、メタル材
料をゲート電極としてトランジスタ構造に適用しようと
した場合、高温熱処理工程に対する耐熱性がない或いは
ゲート電極への自己整合コンタクトが困難であるといっ
た問題点がある。
料をゲート電極としてトランジスタ構造に適用しようと
した場合、高温熱処理工程に対する耐熱性がない或いは
ゲート電極への自己整合コンタクトが困難であるといっ
た問題点がある。
【０００７】本発明の目的は、メタル材料をゲート電極
に用いた場合に、高温熱処理に対する耐熱性のなさや自
己整合コンタクトの困難さなどの問題を解決することが
可能な半導体装置及びその製造方法を提供する事を目的
とする。
に用いた場合に、高温熱処理に対する耐熱性のなさや自
己整合コンタクトの困難さなどの問題を解決することが
可能な半導体装置及びその製造方法を提供する事を目的
とする。
【０００８】
【課題を解決するための手段】本発明における半導体装
置の製造方法は、半導体基板の主面側に側面が側壁絶縁
膜で囲まれ少なくともダミーゲート膜を含むゲート構成
パターンを形成する工程と、このゲート構成パターンの
両側の半導体基板にソース・ドレイン拡散領域を形成す
る工程と、前記側面が側壁絶縁膜で囲まれたゲート構成
パターンを覆うエッチングストッパー用のストッパー膜
を形成する工程と、このストッパー膜で覆われたゲート
構成パターンが形成されている領域以外の領域に第１の
層間絶縁膜を形成する工程と、前記ソース・ドレイン拡
散領域上の第１の層間絶縁膜を前記ストッパー膜に対し
て選択的に除去して第１の凹部を形成する工程と、前記
ストッパー膜を除去した第１の凹部には前記ソース・ド
レイン拡散領域に接続されるコンタクトプラグ材（特に
メタル材）を埋め込み、少なくとも前記ダミーゲート膜
を除去して得られる第２の凹部には少なくともゲート電
極材（特にメタル材）を埋め込む工程とを有することを
特徴とする。
置の製造方法は、半導体基板の主面側に側面が側壁絶縁
膜で囲まれ少なくともダミーゲート膜を含むゲート構成
パターンを形成する工程と、このゲート構成パターンの
両側の半導体基板にソース・ドレイン拡散領域を形成す
る工程と、前記側面が側壁絶縁膜で囲まれたゲート構成
パターンを覆うエッチングストッパー用のストッパー膜
を形成する工程と、このストッパー膜で覆われたゲート
構成パターンが形成されている領域以外の領域に第１の
層間絶縁膜を形成する工程と、前記ソース・ドレイン拡
散領域上の第１の層間絶縁膜を前記ストッパー膜に対し
て選択的に除去して第１の凹部を形成する工程と、前記
ストッパー膜を除去した第１の凹部には前記ソース・ド
レイン拡散領域に接続されるコンタクトプラグ材（特に
メタル材）を埋め込み、少なくとも前記ダミーゲート膜
を除去して得られる第２の凹部には少なくともゲート電
極材（特にメタル材）を埋め込む工程とを有することを
特徴とする。
【０００９】前記製造方法によれば、メタルゲート電極
の採用を阻害していた高温熱工程（例えば、ソース・ド
レインの活性化工程、ゲート電極の後酸化工程、リフロ
ー工程等）をメタルゲート電極の形成前に行うことがで
きる。従って、ポリシリコン膜やシリサイド膜に比べて
抵抗値が低いメタル膜をゲート電極に用いることができ
るため、電極の高さが低く且つ低抵抗のゲート電極を実
現することができ、高速化等、素子特性の向上をはかる
ことができる。また、コンタクトプラグがゲート電極に
対して自己整合的に形成できるため、ソース・ドレイン
のコンタクトとゲート電極との距離を側壁絶縁膜の厚さ
分まで近付けることができ、素子の集積度を上げること
ができる。また、ソース・ドレイン領域における寄生抵
抗を低減でき、素子特性の向上をはかることができる。
の採用を阻害していた高温熱工程（例えば、ソース・ド
レインの活性化工程、ゲート電極の後酸化工程、リフロ
ー工程等）をメタルゲート電極の形成前に行うことがで
きる。従って、ポリシリコン膜やシリサイド膜に比べて
抵抗値が低いメタル膜をゲート電極に用いることができ
るため、電極の高さが低く且つ低抵抗のゲート電極を実
現することができ、高速化等、素子特性の向上をはかる
ことができる。また、コンタクトプラグがゲート電極に
対して自己整合的に形成できるため、ソース・ドレイン
のコンタクトとゲート電極との距離を側壁絶縁膜の厚さ
分まで近付けることができ、素子の集積度を上げること
ができる。また、ソース・ドレイン領域における寄生抵
抗を低減でき、素子特性の向上をはかることができる。
【００１０】前記ゲート構成パターンは例えば半導体膜
（特にポリシリコン膜）及びその上のダミーゲート膜に
よって形成され、この場合には前記半導体膜の下にはゲ
ート絶縁膜が形成されている。
（特にポリシリコン膜）及びその上のダミーゲート膜に
よって形成され、この場合には前記半導体膜の下にはゲ
ート絶縁膜が形成されている。
【００１１】また、前記ゲート構成パターンは例えばダ
ミーゲート膜のみによって形成され、この場合には、前
記ダミーゲート膜下にはダミーゲート絶縁膜が形成さ
れ、前記ダミーゲート膜及び前記ダミーゲート絶縁膜を
除去して得られる第２の凹部にゲート絶縁膜を介してゲ
ート電極材を埋め込む。このようにすれば、ゲート絶縁
膜に高誘電体膜を含む膜を用いたトランジスタが実現で
きる。すなわち、ゲート絶縁膜として、Ｔａを含む膜の
単層又は積層膜や、Ｂａ、Ｓｒ、Ｔｉを含む膜の単層又
は積層膜を用いることができる。従って、ゲート絶縁膜
の酸化膜換算膜厚を低減でき、トランジスタのショート
チャネル効果を押さえたり、ドレイン電流を大きくでき
る等、素子特性の向上をはかることができる。
ミーゲート膜のみによって形成され、この場合には、前
記ダミーゲート膜下にはダミーゲート絶縁膜が形成さ
れ、前記ダミーゲート膜及び前記ダミーゲート絶縁膜を
除去して得られる第２の凹部にゲート絶縁膜を介してゲ
ート電極材を埋め込む。このようにすれば、ゲート絶縁
膜に高誘電体膜を含む膜を用いたトランジスタが実現で
きる。すなわち、ゲート絶縁膜として、Ｔａを含む膜の
単層又は積層膜や、Ｂａ、Ｓｒ、Ｔｉを含む膜の単層又
は積層膜を用いることができる。従って、ゲート絶縁膜
の酸化膜換算膜厚を低減でき、トランジスタのショート
チャネル効果を押さえたり、ドレイン電流を大きくでき
る等、素子特性の向上をはかることができる。
【００１２】また、前記第１の層間絶縁膜を形成する工
程は、前記ストッパー膜上に所定の絶縁膜を形成する工
程と、この絶縁膜を前記ゲート構成パターンとほぼ等し
い高さまで平坦化して前記ゲートパターンの表面を露出
させる工程とからなることが好ましい。このようにすれ
ば、層間絶縁膜に埋め込まれる（第１の凹部に埋め込ま
れる）コンタクトプラグの高さをゲート電極の高さとほ
ぼ等しい高さまで低くすることができるため、コンタク
トプラグの抵抗を下げることができ、素子特性の向上を
はかることができる。
程は、前記ストッパー膜上に所定の絶縁膜を形成する工
程と、この絶縁膜を前記ゲート構成パターンとほぼ等し
い高さまで平坦化して前記ゲートパターンの表面を露出
させる工程とからなることが好ましい。このようにすれ
ば、層間絶縁膜に埋め込まれる（第１の凹部に埋め込ま
れる）コンタクトプラグの高さをゲート電極の高さとほ
ぼ等しい高さまで低くすることができるため、コンタク
トプラグの抵抗を下げることができ、素子特性の向上を
はかることができる。
【００１３】また、前記第１の凹部にコンタクトプラグ
材、第２の凹部に少なくともゲート電極材を埋め込む工
程は、前記ストッパー膜を除去した第１の凹部にコンタ
クトプラグ材を埋め込む工程と、その後前記ダミーゲー
ト膜を除去して得られる第２の凹部にゲート電極材を埋
め込む工程とによって行うことができる。このようにす
れば、コンタクトプラグ材とゲート電極材にそれぞれに
適したメタル材料等を用いることができ、素子特性の向
上をはかることができる。
材、第２の凹部に少なくともゲート電極材を埋め込む工
程は、前記ストッパー膜を除去した第１の凹部にコンタ
クトプラグ材を埋め込む工程と、その後前記ダミーゲー
ト膜を除去して得られる第２の凹部にゲート電極材を埋
め込む工程とによって行うことができる。このようにす
れば、コンタクトプラグ材とゲート電極材にそれぞれに
適したメタル材料等を用いることができ、素子特性の向
上をはかることができる。
【００１４】また、前記第１の凹部にコンタクトプラグ
材、第２の凹部に少なくともゲート電極材を埋め込む工
程は、前記ストッパー膜を除去した第１の凹部にコンタ
クトプラグ材を埋め込む工程と、その後前記ダミーゲー
ト膜及びその下のダミーゲート絶縁膜を除去して得られ
る第２の凹部にゲート絶縁膜を介してゲート電極材を埋
め込む工程とによって行ようにしてもよい。このように
すれば、コンタクトプラグ材とゲート電極材にそれぞれ
に適したメタル材料等を用いることができ、素子特性の
向上をはかることができる。
材、第２の凹部に少なくともゲート電極材を埋め込む工
程は、前記ストッパー膜を除去した第１の凹部にコンタ
クトプラグ材を埋め込む工程と、その後前記ダミーゲー
ト膜及びその下のダミーゲート絶縁膜を除去して得られ
る第２の凹部にゲート絶縁膜を介してゲート電極材を埋
め込む工程とによって行ようにしてもよい。このように
すれば、コンタクトプラグ材とゲート電極材にそれぞれ
に適したメタル材料等を用いることができ、素子特性の
向上をはかることができる。
【００１５】また、前記第１の凹部にコンタクトプラグ
材、第２の凹部に少なくともゲート電極材を埋め込む工
程は、前記ストッパー膜を除去した第１の凹部及び前記
ダミーゲート膜を除去して得られる第２の凹部に同一工
程で前記コンタクトプラグ材及びゲート電極材となる同
一の材料を埋め込むものでもよい。このように、第１の
凹部及び第２の凹部に同一工程で同一材料を埋め込むこ
とにより、製造工程の簡単化をはかることができる。
材、第２の凹部に少なくともゲート電極材を埋め込む工
程は、前記ストッパー膜を除去した第１の凹部及び前記
ダミーゲート膜を除去して得られる第２の凹部に同一工
程で前記コンタクトプラグ材及びゲート電極材となる同
一の材料を埋め込むものでもよい。このように、第１の
凹部及び第２の凹部に同一工程で同一材料を埋め込むこ
とにより、製造工程の簡単化をはかることができる。
【００１６】また、前記第１の凹部にコンタクトプラグ
材、第２の凹部に少なくともゲート電極材を埋め込む工
程は、前記ストッパー膜を除去した第１の凹部に所定の
ダミープラグ材を埋め込む工程と、第１の凹部にダミー
プラグ材を残した状態で前記ダミーゲート膜を除去して
第２の凹部を形成する工程と、前記ダミープラグ材を除
去する工程と、このダミープラグ材を除去した第１の凹
部及び前記第２の凹部に同一工程で前記コンタクトプラ
グ材及びゲート電極材となる同一の材料を埋め込む工程
とによって行うようにしてもよい。このようにすれば、
製造工程の簡単化をはかることができるとともに、第１
の凹部にダミープラグ材を残した状態でダミーゲート膜
を除去するので、第１の凹部の底部コーナーにおけるス
トッパー膜の後退を防ぐことができる。
材、第２の凹部に少なくともゲート電極材を埋め込む工
程は、前記ストッパー膜を除去した第１の凹部に所定の
ダミープラグ材を埋め込む工程と、第１の凹部にダミー
プラグ材を残した状態で前記ダミーゲート膜を除去して
第２の凹部を形成する工程と、前記ダミープラグ材を除
去する工程と、このダミープラグ材を除去した第１の凹
部及び前記第２の凹部に同一工程で前記コンタクトプラ
グ材及びゲート電極材となる同一の材料を埋め込む工程
とによって行うようにしてもよい。このようにすれば、
製造工程の簡単化をはかることができるとともに、第１
の凹部にダミープラグ材を残した状態でダミーゲート膜
を除去するので、第１の凹部の底部コーナーにおけるス
トッパー膜の後退を防ぐことができる。
【００１７】また、前記第１の凹部にコンタクトプラグ
材、第２の凹部に少なくともゲート電極材を埋め込む工
程は、前記ストッパー膜を除去した第１の凹部に所定の
ダミープラグ材を埋め込む工程と、第１の凹部にダミー
プラグ材を残した状態で前記ダミーゲート膜及びその下
のダミー絶縁膜を除去して第２の凹部を形成する工程
と、この第２の凹部にゲート絶縁膜を介してゲート電極
材を埋め込む工程と、前記ダミープラグ材を除去する工
程と、このダミープラグ材を除去した第１の凹部にコン
タクトプラグ材を埋込む工程とによって行うようにして
もよい。このように、コンタクトプラグの形成をゲート
電極の形成後に行うことにより、ゲート絶縁膜の形成工
程時における高温工程への制約を緩和することができ
る。
材、第２の凹部に少なくともゲート電極材を埋め込む工
程は、前記ストッパー膜を除去した第１の凹部に所定の
ダミープラグ材を埋め込む工程と、第１の凹部にダミー
プラグ材を残した状態で前記ダミーゲート膜及びその下
のダミー絶縁膜を除去して第２の凹部を形成する工程
と、この第２の凹部にゲート絶縁膜を介してゲート電極
材を埋め込む工程と、前記ダミープラグ材を除去する工
程と、このダミープラグ材を除去した第１の凹部にコン
タクトプラグ材を埋込む工程とによって行うようにして
もよい。このように、コンタクトプラグの形成をゲート
電極の形成後に行うことにより、ゲート絶縁膜の形成工
程時における高温工程への制約を緩和することができ
る。
【００１８】また、前記第１の凹部にコンタクトプラグ
材、第２の凹部に少なくともゲート電極材を埋め込む工
程の後、第２の層間絶縁膜を形成する工程と、この第２
の層間絶縁膜の一部を除去してそのパターン位置が前記
第１の凹部のパターン位置に対して前記ゲート構成パタ
ーンと反対方向にシフトした第３の凹部を形成する工程
と、この第３の凹部に前記第１の凹部に埋め込まれたコ
ンタクトプラグ材に接続される導電材を埋め込む工程を
さらに設けてもよい。
材、第２の凹部に少なくともゲート電極材を埋め込む工
程の後、第２の層間絶縁膜を形成する工程と、この第２
の層間絶縁膜の一部を除去してそのパターン位置が前記
第１の凹部のパターン位置に対して前記ゲート構成パタ
ーンと反対方向にシフトした第３の凹部を形成する工程
と、この第３の凹部に前記第１の凹部に埋め込まれたコ
ンタクトプラグ材に接続される導電材を埋め込む工程を
さらに設けてもよい。
【００１９】また、前記第１の凹部にコンタクトプラグ
材、第２の凹部に少なくともゲート電極材を埋め込む工
程の後、第２の層間絶縁膜を形成する工程と、この第２
の層間絶縁膜の一部を除去してそのパターン位置が前記
第１の凹部のパターン位置に対して前記ゲート構成パタ
ーンと反対方向にシフトした第３の凹部及びこの第３の
凹部に連なる配線用の第４の凹部を形成する工程と、こ
れら第３の凹部及び第４の凹部に前記第１の凹部に埋め
込まれたコンタクトプラグ材に接続される導電材を埋め
込む工程をさらに設けてもよい。
材、第２の凹部に少なくともゲート電極材を埋め込む工
程の後、第２の層間絶縁膜を形成する工程と、この第２
の層間絶縁膜の一部を除去してそのパターン位置が前記
第１の凹部のパターン位置に対して前記ゲート構成パタ
ーンと反対方向にシフトした第３の凹部及びこの第３の
凹部に連なる配線用の第４の凹部を形成する工程と、こ
れら第３の凹部及び第４の凹部に前記第１の凹部に埋め
込まれたコンタクトプラグ材に接続される導電材を埋め
込む工程をさらに設けてもよい。
【００２０】このような工程をさらに設けることによ
り、コンタクトプラグをゲート電極に隣接して自己整合
的に形成したメリットをより一層発揮させることができ
る。すなわち、（配線に接続される導電材が埋め込まれ
る）第３の凹部のパターン位置を第１の凹部のパターン
位置よりもゲート構成パターンから離して形成しても、
コンタクトプラグがゲート電極に対して側壁絶縁膜の厚
さ分の距離しか離れていないため、ソース・ドレイン領
域における寄生抵抗を低減することができ、素子特性の
向上をはかることができる。
り、コンタクトプラグをゲート電極に隣接して自己整合
的に形成したメリットをより一層発揮させることができ
る。すなわち、（配線に接続される導電材が埋め込まれ
る）第３の凹部のパターン位置を第１の凹部のパターン
位置よりもゲート構成パターンから離して形成しても、
コンタクトプラグがゲート電極に対して側壁絶縁膜の厚
さ分の距離しか離れていないため、ソース・ドレイン領
域における寄生抵抗を低減することができ、素子特性の
向上をはかることができる。
【００２１】本発明における半導体装置は、半導体基板
の主面側にゲート絶縁膜を介して形成されたゲート電極
（特にメタル材を含むゲート電極）と、このゲート電極
の両側の半導体基板に形成されたソース・ドレイン拡散
領域と、前記ゲート電極の側面に形成された側壁絶縁膜
と、前記ソース・ドレイン拡散領域に接続され前記側壁
絶縁膜によって前記ゲート電極と分離されその上面の高
さが前記ゲート電極の上面の高さとほぼ同一であるコン
タクトプラグ（特にメタル材を用いたコンタクトプラ
グ）とを有することを特徴とする。
の主面側にゲート絶縁膜を介して形成されたゲート電極
（特にメタル材を含むゲート電極）と、このゲート電極
の両側の半導体基板に形成されたソース・ドレイン拡散
領域と、前記ゲート電極の側面に形成された側壁絶縁膜
と、前記ソース・ドレイン拡散領域に接続され前記側壁
絶縁膜によって前記ゲート電極と分離されその上面の高
さが前記ゲート電極の上面の高さとほぼ同一であるコン
タクトプラグ（特にメタル材を用いたコンタクトプラ
グ）とを有することを特徴とする。
【００２２】前記半導体装置によれば、コンタクトプラ
グとゲート電極との距離が側壁絶縁膜の厚さ分だけであ
り、素子の集積度を上げることができるとともに、ソー
ス・ドレイン領域における寄生抵抗が低減され、素子特
性の向上をはかることができる。また、コンタクトプラ
グの高さがゲート電極の高さとほぼ等しい程度に低いた
め、コンタクトプラグの抵抗を下げることができ、素子
特性の向上をはかることができる。
グとゲート電極との距離が側壁絶縁膜の厚さ分だけであ
り、素子の集積度を上げることができるとともに、ソー
ス・ドレイン領域における寄生抵抗が低減され、素子特
性の向上をはかることができる。また、コンタクトプラ
グの高さがゲート電極の高さとほぼ等しい程度に低いた
め、コンタクトプラグの抵抗を下げることができ、素子
特性の向上をはかることができる。
【００２３】前記コンタクトプラグに配線に連なる導電
材部を接続し、この導電材部のパターン位置を前記コン
タクトプラグのパターン位置に対して前記ゲート電極と
反対方向にシフトしたものとすることができる。このよ
うな構成にすることにより、コンタクトプラグをゲート
電極に隣接して自己整合的に形成したメリットをより一
層発揮させることができる。すなわち、導電材部のパタ
ーン位置をコンタクトプラグのパターン位置よりもゲー
ト電極から離して形成しても、コンタクトプラグがゲー
ト電極に対して側壁絶縁膜の厚さ分の距離しか離れてい
ないため、ソース・ドレイン領域における寄生抵抗を低
減することができ、素子特性の向上をはかることができ
る。
材部を接続し、この導電材部のパターン位置を前記コン
タクトプラグのパターン位置に対して前記ゲート電極と
反対方向にシフトしたものとすることができる。このよ
うな構成にすることにより、コンタクトプラグをゲート
電極に隣接して自己整合的に形成したメリットをより一
層発揮させることができる。すなわち、導電材部のパタ
ーン位置をコンタクトプラグのパターン位置よりもゲー
ト電極から離して形成しても、コンタクトプラグがゲー
ト電極に対して側壁絶縁膜の厚さ分の距離しか離れてい
ないため、ソース・ドレイン領域における寄生抵抗を低
減することができ、素子特性の向上をはかることができ
る。
【００２４】また、前記側壁絶縁膜にはシリコン酸化膜
を用いることが好ましい。側壁絶縁膜をシリコン窒化膜
に比べて誘電率の小さいシリコン酸化膜で構成すること
により、ゲート電極とソース・ドレインとの間の寄生容
量を低減することができ、トランジスタの素子特性を向
上させることができる。
を用いることが好ましい。側壁絶縁膜をシリコン窒化膜
に比べて誘電率の小さいシリコン酸化膜で構成すること
により、ゲート電極とソース・ドレインとの間の寄生容
量を低減することができ、トランジスタの素子特性を向
上させることができる。
【００２５】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。図１〜図３は本発明の第１の実施形
態を示したものであり、図１（ａ）及び図１（ｂ）はト
ランジスタ部分の平面図及びそのＡ−Ａ′断面図であ
り、図２（ａ）〜図３（ｆ）その製造工程断面図であ
る。
施形態を説明する。図１〜図３は本発明の第１の実施形
態を示したものであり、図１（ａ）及び図１（ｂ）はト
ランジスタ部分の平面図及びそのＡ−Ａ′断面図であ
り、図２（ａ）〜図３（ｆ）その製造工程断面図であ
る。
【００２６】まず、図２（ａ）に示すように、不純物濃
度５×１０15ｃｍ-3程度のｐ型シリコン基板１（ｎ型シ
リコン基板或いはｐ型Ｓｉ基板の表面にｐ型又はｎ型エ
ピタキシャルＳｉ層を例えば１μｍ程度の膜厚に成長さ
せたいわゆるエピタキシャル基板を用いてもよい。）の
（１００）面に、ｎチャンネルトランジスタ形成領域に
はｐウエル（図示せず）、ｐチャネルトランジスタ形成
領域にはｎウエル（図示せず）を形成する。
度５×１０15ｃｍ-3程度のｐ型シリコン基板１（ｎ型シ
リコン基板或いはｐ型Ｓｉ基板の表面にｐ型又はｎ型エ
ピタキシャルＳｉ層を例えば１μｍ程度の膜厚に成長さ
せたいわゆるエピタキシャル基板を用いてもよい。）の
（１００）面に、ｎチャンネルトランジスタ形成領域に
はｐウエル（図示せず）、ｐチャネルトランジスタ形成
領域にはｎウエル（図示せず）を形成する。
【００２７】次に、例えば反応性イオンエッチング（Ｒ
ＩＥ）法を用いてＳｉ基板１に溝を掘り、その溝に絶縁
膜を埋め込んでいわゆるトレンチ型の素子分離層２（ト
レンチ深さ約０．２μｍ程度のＳＴＩ（Shallow Trench
Isolation））を形成する。チャネル領域には、トラン
ジスタのしきい値電圧（Ｖth）をコントロールする為の
チャネル・イオン注入層（図示せず）を形成する。そし
て、ゲート絶縁膜として膜厚６ｎｍ程度のＳｉＯ2 膜３
を形成し、このＳｉＯ2 膜３の上にゲート電極の一部と
して例えばｎ+ ポリシリコン膜４を膜厚１００ｎｍ程度
全面に堆積し、さらに全面にキャップシリコン窒化膜５
（Ｓｉ3 Ｎ4 膜）を例えば膜厚１５０ｎｍ程度堆積す
る。その後、例えばリソグラフィー法とＲＩＥ法などを
用いてキャップシリコン窒化膜５及びポリシリコン膜４
を加工する。なお、この後、ゲート電極とソース・ドレ
インの耐圧を改善したり素子の信頼性を向上させる為
に、ポリシリコン層の下部エッジのゲート酸化膜の膜厚
を少しただけ厚くするいわゆる「後酸化」を行っても良
い。
ＩＥ）法を用いてＳｉ基板１に溝を掘り、その溝に絶縁
膜を埋め込んでいわゆるトレンチ型の素子分離層２（ト
レンチ深さ約０．２μｍ程度のＳＴＩ（Shallow Trench
Isolation））を形成する。チャネル領域には、トラン
ジスタのしきい値電圧（Ｖth）をコントロールする為の
チャネル・イオン注入層（図示せず）を形成する。そし
て、ゲート絶縁膜として膜厚６ｎｍ程度のＳｉＯ2 膜３
を形成し、このＳｉＯ2 膜３の上にゲート電極の一部と
して例えばｎ+ ポリシリコン膜４を膜厚１００ｎｍ程度
全面に堆積し、さらに全面にキャップシリコン窒化膜５
（Ｓｉ3 Ｎ4 膜）を例えば膜厚１５０ｎｍ程度堆積す
る。その後、例えばリソグラフィー法とＲＩＥ法などを
用いてキャップシリコン窒化膜５及びポリシリコン膜４
を加工する。なお、この後、ゲート電極とソース・ドレ
インの耐圧を改善したり素子の信頼性を向上させる為
に、ポリシリコン層の下部エッジのゲート酸化膜の膜厚
を少しただけ厚くするいわゆる「後酸化」を行っても良
い。
【００２８】次に、ＬＤＤ（Lightly Doped Drain ）構
造を形成する為、ゲートパターンのＳｉ3 Ｎ4 膜／ポリ
シリコン膜をマスクにして、例えば、リン（Ｐ+ ）イオ
ンの注入を７０ｋｅＶ、４×１０13ｃｍ-2程度行ない、
ｎ- 型拡散層６ａを形成する。続いて、ＳｉＯ2 膜を全
面に堆積した後に全面のＲＩＥを行ない、ゲートパター
ンの側壁部にＳｉＯ2 膜を残す「ＳｉＯ2 の側壁残し」
を行ない、ゲートパターンの側壁に膜厚３０ｎｍ程度の
ＳｉＯ2 膜７を形成する。その後、例えば砒素（Ａｓ
+ ）イオンの注入を３０ｋｅＶ、５×１０15ｃｍ-2程度
行なってｎ+ 型拡散層６ｂを形成し、いわゆるＬＤＤ構
造を形成する。なお、ここではＬＤＤ構造を用いている
が、ｎ- 型拡散層のみ或いはｎ+ 型拡散層のみを形成し
たいわゆるシングル・ソース・ドレイン構造でも良い。
造を形成する為、ゲートパターンのＳｉ3 Ｎ4 膜／ポリ
シリコン膜をマスクにして、例えば、リン（Ｐ+ ）イオ
ンの注入を７０ｋｅＶ、４×１０13ｃｍ-2程度行ない、
ｎ- 型拡散層６ａを形成する。続いて、ＳｉＯ2 膜を全
面に堆積した後に全面のＲＩＥを行ない、ゲートパター
ンの側壁部にＳｉＯ2 膜を残す「ＳｉＯ2 の側壁残し」
を行ない、ゲートパターンの側壁に膜厚３０ｎｍ程度の
ＳｉＯ2 膜７を形成する。その後、例えば砒素（Ａｓ
+ ）イオンの注入を３０ｋｅＶ、５×１０15ｃｍ-2程度
行なってｎ+ 型拡散層６ｂを形成し、いわゆるＬＤＤ構
造を形成する。なお、ここではＬＤＤ構造を用いている
が、ｎ- 型拡散層のみ或いはｎ+ 型拡散層のみを形成し
たいわゆるシングル・ソース・ドレイン構造でも良い。
【００２９】次に、図２（ｂ）に示すように、全面にス
トッパーＳｉ3 Ｎ4 膜８を例えば膜厚２０ｎｍ程度堆積
し、その後、ＢＰＳＧ膜等の層間絶縁膜９を例えば３０
０ｎｍ程度堆積する。ここでは省略したが、ストッパー
Ｓｉ3 Ｎ4 膜８とＳｉ基板との界面に例えば膜厚８ｎｍ
程度の薄いＳｉＯ2 膜（図示せず）を形成しても良い。
この様にすると、ストッパーＳｉ3 Ｎ4 膜８を除去する
場合に、Ｓｉ基板にダメージを与えずにストッパーＳｉ
3 Ｎ4 膜８を剥離できる利点がある。
トッパーＳｉ3 Ｎ4 膜８を例えば膜厚２０ｎｍ程度堆積
し、その後、ＢＰＳＧ膜等の層間絶縁膜９を例えば３０
０ｎｍ程度堆積する。ここでは省略したが、ストッパー
Ｓｉ3 Ｎ4 膜８とＳｉ基板との界面に例えば膜厚８ｎｍ
程度の薄いＳｉＯ2 膜（図示せず）を形成しても良い。
この様にすると、ストッパーＳｉ3 Ｎ4 膜８を除去する
場合に、Ｓｉ基板にダメージを与えずにストッパーＳｉ
3 Ｎ4 膜８を剥離できる利点がある。
【００３０】次に、例えば８００℃程度のＮ2 雰囲気で
ＢＰＳＧ膜９のメルトを兼ねて３０分程度デンシファイ
を行なう。この熱工程はソース・ドレインのイオン注入
層の活性化も兼ねている。拡散層の深さ（Ｘj ）を抑え
たい時は、デンシファイの温度を７５０℃程度に低温化
し、９５０℃で１０秒程度のＲＴＡ（Rapid ThermalAnn
eal）プロセスと併用して、イオン注入層の活性化を行
なっても良い。この後、全面をＣＭＰ（Chemical Mecha
nical Polishing ）により平坦化し、ゲートパターン上
のストッパーＳｉ3 Ｎ4 膜８の表面を露出させる。
ＢＰＳＧ膜９のメルトを兼ねて３０分程度デンシファイ
を行なう。この熱工程はソース・ドレインのイオン注入
層の活性化も兼ねている。拡散層の深さ（Ｘj ）を抑え
たい時は、デンシファイの温度を７５０℃程度に低温化
し、９５０℃で１０秒程度のＲＴＡ（Rapid ThermalAnn
eal）プロセスと併用して、イオン注入層の活性化を行
なっても良い。この後、全面をＣＭＰ（Chemical Mecha
nical Polishing ）により平坦化し、ゲートパターン上
のストッパーＳｉ3 Ｎ4 膜８の表面を露出させる。
【００３１】次、図２（ｃ）に示すように、通常のレジ
ストを用いたリソグラフィー法により形成したレジスト
パターン１０を用いて、ＢＰＳＧ膜等の層間絶縁膜９の
異方性エッチング（ＲＩＥ）を行う。この時のエッチン
グは、ＢＰＳＧ膜等の層間絶縁膜９のエッチングは進行
するが、ストッパーＳｉ3 Ｎ4 膜８のエッチングは進行
しない、いわゆる選択エッチングの条件を使う。この様
なＢＰＳＧ膜及びＳｉ3 Ｎ4 膜の高選択比エッチングを
行う事により、ストッパーＳｉ3 Ｎ4 膜８上でエッチン
グをストップさせる事ができる。このようにして、コン
タクトプラグを埋め込む為の穴１６を形成する。
ストを用いたリソグラフィー法により形成したレジスト
パターン１０を用いて、ＢＰＳＧ膜等の層間絶縁膜９の
異方性エッチング（ＲＩＥ）を行う。この時のエッチン
グは、ＢＰＳＧ膜等の層間絶縁膜９のエッチングは進行
するが、ストッパーＳｉ3 Ｎ4 膜８のエッチングは進行
しない、いわゆる選択エッチングの条件を使う。この様
なＢＰＳＧ膜及びＳｉ3 Ｎ4 膜の高選択比エッチングを
行う事により、ストッパーＳｉ3 Ｎ4 膜８上でエッチン
グをストップさせる事ができる。このようにして、コン
タクトプラグを埋め込む為の穴１６を形成する。
【００３２】次に、図３（ｄ）に示すように、レジスト
１０をマスクとして、ＲＩＥ法等によりコンタクトの底
部のストッパーＳｉ3 Ｎ4 膜８を除去し、Ｓｉ基板表面
を露出させる。この時、図示するように、ストッパーＳ
ｉ3 Ｎ4 膜８がゲート側壁ＳｉＯ2 膜７の側壁部に残る
ことが有り得るが、トランジスタ特性上の大きな問題は
無い。図２（ｂ）で説明したように、もし、ストッパー
Ｓｉ3 Ｎ4 膜８とＳｉ基板界面に例えば８ｎｍ程度のＳ
ｉＯ2 膜（図示せず）を用いた場合は、コンタクト領域
のＳｉ3 Ｎ4 膜８を除去した後にコンタクト底のＳｉＯ
2 膜（図示せず）を除去してＳｉ基板を露出させる。こ
の後レジスト１０を除去する。
１０をマスクとして、ＲＩＥ法等によりコンタクトの底
部のストッパーＳｉ3 Ｎ4 膜８を除去し、Ｓｉ基板表面
を露出させる。この時、図示するように、ストッパーＳ
ｉ3 Ｎ4 膜８がゲート側壁ＳｉＯ2 膜７の側壁部に残る
ことが有り得るが、トランジスタ特性上の大きな問題は
無い。図２（ｂ）で説明したように、もし、ストッパー
Ｓｉ3 Ｎ4 膜８とＳｉ基板界面に例えば８ｎｍ程度のＳ
ｉＯ2 膜（図示せず）を用いた場合は、コンタクト領域
のＳｉ3 Ｎ4 膜８を除去した後にコンタクト底のＳｉＯ
2 膜（図示せず）を除去してＳｉ基板を露出させる。こ
の後レジスト１０を除去する。
【００３３】次に、コンタクトプラグとして、例えばメ
タル膜（タングステン（Ｗ）膜、Ｒｕ膜、ＴｉＮ膜、タ
ングステンナイトライド膜（ＷＮx ）など、或いはそれ
らの積層膜でも良い）を、例えばＣＶＤ法やスパッタ法
により全面に堆積する。Ｓｉ基板１との密着性やコンタ
クト抵抗の低減化という観点から、下側から順にＴｉ
膜、ＴｉＮ膜、タングステン（Ｗ）膜を積層した積層膜
が望ましい。この後、全面をＣＭＰにより平坦化し、ゲ
ートパターン上のストッパーＳｉ3 Ｎ4 膜８又はキャッ
プＳｉ3 Ｎ4 膜５の表面を露出させるとともに、コンタ
クト領域に上記メタル材料を埋め込んでコンタクトプラ
グ１１を形成する。もちろん、この時のＣＭＰの条件
は、メタル材のＣＭＰ速度がＢＰＳＧ膜９やＳｉ3 Ｎ4
膜５、８に対して速いような条件（メタルＣＭＰ条件）
を選択する。
タル膜（タングステン（Ｗ）膜、Ｒｕ膜、ＴｉＮ膜、タ
ングステンナイトライド膜（ＷＮx ）など、或いはそれ
らの積層膜でも良い）を、例えばＣＶＤ法やスパッタ法
により全面に堆積する。Ｓｉ基板１との密着性やコンタ
クト抵抗の低減化という観点から、下側から順にＴｉ
膜、ＴｉＮ膜、タングステン（Ｗ）膜を積層した積層膜
が望ましい。この後、全面をＣＭＰにより平坦化し、ゲ
ートパターン上のストッパーＳｉ3 Ｎ4 膜８又はキャッ
プＳｉ3 Ｎ4 膜５の表面を露出させるとともに、コンタ
クト領域に上記メタル材料を埋め込んでコンタクトプラ
グ１１を形成する。もちろん、この時のＣＭＰの条件
は、メタル材のＣＭＰ速度がＢＰＳＧ膜９やＳｉ3 Ｎ4
膜５、８に対して速いような条件（メタルＣＭＰ条件）
を選択する。
【００３４】次に、図３（ｅ）に示すように、露出した
Ｓｉ3 Ｎ4 膜８及びキャップＳｉ3Ｎ4 膜５を例えばホ
ットリン酸溶液などにより選択的に除去する事により、
ゲート電極の一部であるポリシリコン層４の表面を露出
させ、溝１７を形成する。
Ｓｉ3 Ｎ4 膜８及びキャップＳｉ3Ｎ4 膜５を例えばホ
ットリン酸溶液などにより選択的に除去する事により、
ゲート電極の一部であるポリシリコン層４の表面を露出
させ、溝１７を形成する。
【００３５】次に、図３（ｆ）に示すように、ポリシリ
コン膜４上を含む全面にメタル膜１２（タングステン
（Ｗ）膜、Ｒｕ膜、ＴｉＮ膜、タングステンナイトライ
ド膜（ＷＮx ）など、或いはそれらの積層膜でも良い）
をＣＶＤ法やスパッタ法などにより堆積した後、全面を
メタル膜のＣＭＰ条件でＣＭＰする事により、メタル膜
１２をポリシリコンゲート電極４の上に形成する。つま
り、メタル膜１２をキャップＳｉ3 Ｎ4 膜５を除去した
後の溝１７の中に埋め込み、ポリシリコン膜４とメタル
膜１２からなるメタルゲート電極構造を形成する。メタ
ル電極膜としては、ポリシリコン膜との反応を防ぐ目的
で下側から順にタングステン・ナイトライド膜、タング
ステン（Ｗ）膜を積層したものでも良いし、熱工程が抑
えられていることからポリシリコン膜と反応しないので
あれば、タングステン（Ｗ）膜の単層膜でも良い。
コン膜４上を含む全面にメタル膜１２（タングステン
（Ｗ）膜、Ｒｕ膜、ＴｉＮ膜、タングステンナイトライ
ド膜（ＷＮx ）など、或いはそれらの積層膜でも良い）
をＣＶＤ法やスパッタ法などにより堆積した後、全面を
メタル膜のＣＭＰ条件でＣＭＰする事により、メタル膜
１２をポリシリコンゲート電極４の上に形成する。つま
り、メタル膜１２をキャップＳｉ3 Ｎ4 膜５を除去した
後の溝１７の中に埋め込み、ポリシリコン膜４とメタル
膜１２からなるメタルゲート電極構造を形成する。メタ
ル電極膜としては、ポリシリコン膜との反応を防ぐ目的
で下側から順にタングステン・ナイトライド膜、タング
ステン（Ｗ）膜を積層したものでも良いし、熱工程が抑
えられていることからポリシリコン膜と反応しないので
あれば、タングステン（Ｗ）膜の単層膜でも良い。
【００３６】次に、全面に層間絶縁膜としてＳｉＯ2 膜
１３を約３００ｎｍ程度の膜厚で堆積した後、ソース、
ドレイン領域のコンタクトプラグ及びゲート電極へのコ
ンタクトを開口し、Ａｌ層をパターニングして配線１４
を形成する。さらに全面にパッシベーション膜１５を堆
積し、図１に示すようなトランジスタの基本構造が完了
する。
１３を約３００ｎｍ程度の膜厚で堆積した後、ソース、
ドレイン領域のコンタクトプラグ及びゲート電極へのコ
ンタクトを開口し、Ａｌ層をパターニングして配線１４
を形成する。さらに全面にパッシベーション膜１５を堆
積し、図１に示すようなトランジスタの基本構造が完了
する。
【００３７】以上のような製造方法によれば、ソース・
ドレインの活性化、後酸化或いはリフロー工程などの高
温熱処理工程をメタルゲート電極形成前に実施できるの
で、メタルゲート電極は高温工程を受ける事がなく、メ
タル膜の異常酸化やメタル膜の異常粒成長などを抑える
事ができる。また、ゲート電極加工法をＲＩＥからＣＭ
Ｐにかえたので、メタル電極の材料の選択の制約（例え
ば耐熱性等）が無くなり、所望の低抵抗化が達成できる
メタル電極材料を選択できる。また、ＲＩＥ時にあった
ようなゲート電極形成時のプラズマ・プロセス・ダメー
ジ（ゲート絶縁膜の絶縁破壊など）を回避できる。ま
た、メタル電極に自己整合的にコンタクトプラグを形成
できる為、コンタクトとゲート電極間の距離を近づける
事ができ、素子の集積度を向上させる事ができる。さら
に、ゲート電極とコンタクトプラグ間をシリコン窒化膜
に比べて誘電率の小さい酸化膜で形成できるため、ゲー
ト電極とソース・ドレイン間の容量を小さくでき、素子
の高速化が達成できるなどの特徴がある。
ドレインの活性化、後酸化或いはリフロー工程などの高
温熱処理工程をメタルゲート電極形成前に実施できるの
で、メタルゲート電極は高温工程を受ける事がなく、メ
タル膜の異常酸化やメタル膜の異常粒成長などを抑える
事ができる。また、ゲート電極加工法をＲＩＥからＣＭ
Ｐにかえたので、メタル電極の材料の選択の制約（例え
ば耐熱性等）が無くなり、所望の低抵抗化が達成できる
メタル電極材料を選択できる。また、ＲＩＥ時にあった
ようなゲート電極形成時のプラズマ・プロセス・ダメー
ジ（ゲート絶縁膜の絶縁破壊など）を回避できる。ま
た、メタル電極に自己整合的にコンタクトプラグを形成
できる為、コンタクトとゲート電極間の距離を近づける
事ができ、素子の集積度を向上させる事ができる。さら
に、ゲート電極とコンタクトプラグ間をシリコン窒化膜
に比べて誘電率の小さい酸化膜で形成できるため、ゲー
ト電極とソース・ドレイン間の容量を小さくでき、素子
の高速化が達成できるなどの特徴がある。
【００３８】次に、本発明の第２の実施形態について説
明する。図４（ａ）〜（ｃ）は、本発明の第１の実施形
態におけるコンタクトプラグと配線層との接続の仕方を
説明するための図１（ｂ）断面図に対応する工程断面図
である。
明する。図４（ａ）〜（ｃ）は、本発明の第１の実施形
態におけるコンタクトプラグと配線層との接続の仕方を
説明するための図１（ｂ）断面図に対応する工程断面図
である。
【００３９】第１の実施形態では、メタル配線層として
Ａｌ層をレジストマスクを用いたＲＩＥ法でパターニン
グし、配線層を形成する例について示した。本実施形態
では、デュアル・ダマシン（Dual Damascene）法を用い
てコンタクト及び配線を形成する例について示す。
Ａｌ層をレジストマスクを用いたＲＩＥ法でパターニン
グし、配線層を形成する例について示した。本実施形態
では、デュアル・ダマシン（Dual Damascene）法を用い
てコンタクト及び配線を形成する例について示す。
【００４０】第１の実施形態で示した図３（ｆ）の工程
の後、図４（ａ）に示すように、全面に層間絶縁膜とし
て例えばプラズマＴＥＯＳ法によるＳｉＯ2 膜１３を約
３００ｎｍ程度の膜厚堆積した後、通常のリソグラフィ
ー法により形成したコンタクトパターンのレジスト膜２
０をマスクとして、ＲＩＥ法によりコンタクトプラグ１
１へのコンタクト（穴１８）及びゲート電極へのコンタ
クト（図示せず）を開孔する。この時、コンタクトパタ
ーンは、コンタクトプラグ１１を完全に覆うように配置
するのではなく、図１（ａ）に示すように、コンタクト
プラグ１１の一部に重なるように且つゲート電極と離れ
るような方向にシフトさせてレイアウトする。図中のａ
及びｂは、それぞれコンタクトのコンタクトプラグ及び
ゲート電極との距離であるが、例えば、ａ＝７０ｎｍ、
ｂ＝１００ｎｍ程度に設定できる。もちろん、リソグラ
フィー法における重ね合わせ（Overlay ）精度の実力に
よってこれらの値は変更する必要がある。
の後、図４（ａ）に示すように、全面に層間絶縁膜とし
て例えばプラズマＴＥＯＳ法によるＳｉＯ2 膜１３を約
３００ｎｍ程度の膜厚堆積した後、通常のリソグラフィ
ー法により形成したコンタクトパターンのレジスト膜２
０をマスクとして、ＲＩＥ法によりコンタクトプラグ１
１へのコンタクト（穴１８）及びゲート電極へのコンタ
クト（図示せず）を開孔する。この時、コンタクトパタ
ーンは、コンタクトプラグ１１を完全に覆うように配置
するのではなく、図１（ａ）に示すように、コンタクト
プラグ１１の一部に重なるように且つゲート電極と離れ
るような方向にシフトさせてレイアウトする。図中のａ
及びｂは、それぞれコンタクトのコンタクトプラグ及び
ゲート電極との距離であるが、例えば、ａ＝７０ｎｍ、
ｂ＝１００ｎｍ程度に設定できる。もちろん、リソグラ
フィー法における重ね合わせ（Overlay ）精度の実力に
よってこれらの値は変更する必要がある。
【００４１】次に、図４（ｂ）に示すように、いわゆる
デュアルダマシン法で配線層を形成する場合、通常のリ
ソグラフィー法により配線パターンにレジストがないレ
ジストパターン２１を形成し、ＲＩＥ法によりＳｉＯ2
膜１３の将来配線となる領域に溝パターンを形成する。
この時、例えば溝１９の深さは０．２５μｍ程度とす
る。
デュアルダマシン法で配線層を形成する場合、通常のリ
ソグラフィー法により配線パターンにレジストがないレ
ジストパターン２１を形成し、ＲＩＥ法によりＳｉＯ2
膜１３の将来配線となる領域に溝パターンを形成する。
この時、例えば溝１９の深さは０．２５μｍ程度とす
る。
【００４２】次に、図４（ｃ）に示すように、コンタク
トの穴１８及び配線層の溝１９に、例えばＡｌ−Ｃｕ層
を高温スパッタなどでリフロー（reflow）して埋め込
む。その後、メタル（Ａｌ−Ｃｕ）のＣＭＰ条件でＣＭ
Ｐを行い、コンタクトの穴及び配線層の溝にのみＡｌ−
Ｃｕ膜を残置させる。この様にして、配線１４を形成す
る。
トの穴１８及び配線層の溝１９に、例えばＡｌ−Ｃｕ層
を高温スパッタなどでリフロー（reflow）して埋め込
む。その後、メタル（Ａｌ−Ｃｕ）のＣＭＰ条件でＣＭ
Ｐを行い、コンタクトの穴及び配線層の溝にのみＡｌ−
Ｃｕ膜を残置させる。この様にして、配線１４を形成す
る。
【００４３】この様な製造方法をとることにより、コン
タクトプラグをゲート電極に隣接して自己整合的に形成
したメリットを最大限に生かす事ができる。すなわち、
配線のコンタクトをゲート電極から離して形成しても、
コンタクトプラグはゲート電極に側壁膜（ＳｉＯ2 膜）
７の幅まで近づけて形成されている為、実質的なゲート
電極−コンタクト間の距離を近づける事ができる。これ
により、ソース・ドレイン領域における寄生抵抗を低減
でき、トランジスタの素子特性を向上させる事ができ
る。
タクトプラグをゲート電極に隣接して自己整合的に形成
したメリットを最大限に生かす事ができる。すなわち、
配線のコンタクトをゲート電極から離して形成しても、
コンタクトプラグはゲート電極に側壁膜（ＳｉＯ2 膜）
７の幅まで近づけて形成されている為、実質的なゲート
電極−コンタクト間の距離を近づける事ができる。これ
により、ソース・ドレイン領域における寄生抵抗を低減
でき、トランジスタの素子特性を向上させる事ができ
る。
【００４４】次に、本発明の第３の実施形態について図
５及び図６を参照して説明する。図５（ａ）〜図６
（ｅ）は、第３の実施形態の工程断面図である。第１の
実施形態では、ゲート電極がポリシリコン層とメタル層
からなるいわゆる「ポリメタル電極」の場合を説明した
が、本実施形態では、ゲート電極がメタル層のみの場合
の「メタル電極」に本発明を適用した例について説明す
る。
５及び図６を参照して説明する。図５（ａ）〜図６
（ｅ）は、第３の実施形態の工程断面図である。第１の
実施形態では、ゲート電極がポリシリコン層とメタル層
からなるいわゆる「ポリメタル電極」の場合を説明した
が、本実施形態では、ゲート電極がメタル層のみの場合
の「メタル電極」に本発明を適用した例について説明す
る。
【００４５】まず、図５（ａ）に示すように、不純物濃
度５×１０15ｃｍ-3程度のｐ型シリコン基板１（ｎ型シ
リコン基板或いはｐ型Ｓｉ基板の表面にｐ型又はｎ型エ
ピタキシャルＳｉ層を例えば１μｍ程度の膜厚に成長さ
せたいわゆるエピタキシャル基板を用いてもよい）の
（１００）面に、ｎチャンネルトランジスタ形成領域に
はｐウエル（図示せず）、ｐチャネルトランジスタ形成
領域にはｎウエル（図示せず）を形成する。
度５×１０15ｃｍ-3程度のｐ型シリコン基板１（ｎ型シ
リコン基板或いはｐ型Ｓｉ基板の表面にｐ型又はｎ型エ
ピタキシャルＳｉ層を例えば１μｍ程度の膜厚に成長さ
せたいわゆるエピタキシャル基板を用いてもよい）の
（１００）面に、ｎチャンネルトランジスタ形成領域に
はｐウエル（図示せず）、ｐチャネルトランジスタ形成
領域にはｎウエル（図示せず）を形成する。
【００４６】次に、例えばＲＩＥ法を用いてＳｉ基板１
に溝を掘り、その溝に絶縁膜を埋め込んでいわゆるトレ
ンチ型の素子分離層２（トレンチ深さ約０．２μｍ程度
のＳＴＩ）を形成する。その後、所望のチャネル領域に
トランジスタのしきい値電圧（Ｖth）をコントロールす
る為のチャネルイオン注入層（図示せず）を形成する。
続いて、膜厚６ｎｍ程度のダミーＳｉＯ2 膜３０を形成
し、このＳｉＯ2 膜３０上にダミーゲートパターンとな
るシリコン窒化膜３１を例えば膜厚２００ｎｍ程度堆積
する。その後、例えばリソグラフィー法とＲＩＥ法など
を用いてダミーゲート膜のシリコン窒化膜３１を加工
し、ダミーゲートパターンを形成する。
に溝を掘り、その溝に絶縁膜を埋め込んでいわゆるトレ
ンチ型の素子分離層２（トレンチ深さ約０．２μｍ程度
のＳＴＩ）を形成する。その後、所望のチャネル領域に
トランジスタのしきい値電圧（Ｖth）をコントロールす
る為のチャネルイオン注入層（図示せず）を形成する。
続いて、膜厚６ｎｍ程度のダミーＳｉＯ2 膜３０を形成
し、このＳｉＯ2 膜３０上にダミーゲートパターンとな
るシリコン窒化膜３１を例えば膜厚２００ｎｍ程度堆積
する。その後、例えばリソグラフィー法とＲＩＥ法など
を用いてダミーゲート膜のシリコン窒化膜３１を加工
し、ダミーゲートパターンを形成する。
【００４７】次に、ＬＤＤ構造を形成する為、ダミーゲ
ートパターンのＳｉ3 Ｎ4 膜３１をマスクにして、例え
ば、リン（Ｐ+ ）イオンの注入を７０ｋｅＶ、４×１０
13ｃｍ-2程度行ない、ｎ- 型拡散層６ａを形成する。続
いて、ＳｉＯ2 膜を全面に堆積した後、全面のＲＩＥを
行ない、ダミーゲートパターンの側壁部にＳｉＯ2 膜を
残す「ＳｉＯ2 の側壁残し」を行ない、ダミーゲートパ
ターンの側壁に膜厚３０ｎｍ程度のＳｉＯ2 膜７を形成
する。その後、例えば砒素（Ａｓ+ ）イオンの注入を３
０ｋｅＶ、５×１０15ｃｍ-2程度行なってｎ+ 型拡散層
６ｂを形成し、いわゆるＬＤＤ構造を形成する。なお、
ここではＬＤＤ構造を用いているが、ｎ- 型拡散層のみ
或いはｎ+ 型拡散層のみの、いわゆるシングル・ソース
・ドレイン構造でも良い。また、ダミーゲートパターン
やＬＤＤのＳｉＯ2 膜を形成する場合、Ｓｉ基板１がエ
ッチングダメージを受けないように、エッチング条件を
設定する事が重要である。
ートパターンのＳｉ3 Ｎ4 膜３１をマスクにして、例え
ば、リン（Ｐ+ ）イオンの注入を７０ｋｅＶ、４×１０
13ｃｍ-2程度行ない、ｎ- 型拡散層６ａを形成する。続
いて、ＳｉＯ2 膜を全面に堆積した後、全面のＲＩＥを
行ない、ダミーゲートパターンの側壁部にＳｉＯ2 膜を
残す「ＳｉＯ2 の側壁残し」を行ない、ダミーゲートパ
ターンの側壁に膜厚３０ｎｍ程度のＳｉＯ2 膜７を形成
する。その後、例えば砒素（Ａｓ+ ）イオンの注入を３
０ｋｅＶ、５×１０15ｃｍ-2程度行なってｎ+ 型拡散層
６ｂを形成し、いわゆるＬＤＤ構造を形成する。なお、
ここではＬＤＤ構造を用いているが、ｎ- 型拡散層のみ
或いはｎ+ 型拡散層のみの、いわゆるシングル・ソース
・ドレイン構造でも良い。また、ダミーゲートパターン
やＬＤＤのＳｉＯ2 膜を形成する場合、Ｓｉ基板１がエ
ッチングダメージを受けないように、エッチング条件を
設定する事が重要である。
【００４８】次に、図５（ｂ）に示すように、全面にス
トッパーＳｉ3 Ｎ4 膜８を例えば膜厚２０ｎｍ程度堆積
し、その後、ＢＰＳＧ膜等の層間絶縁膜９を例えば４０
０ｎｍ程度堆積する。なお、ここでは省略したが、スト
ッパーＳｉ3 Ｎ4 膜８とＳｉ基板界面に、例えば膜厚５
ｎｍ程度の薄いＳｉＯ2 膜（図示せず）を形成しても良
い。この様にすると、後の工程でストッパーＳｉ3 Ｎ4
膜８を剥離する場合に、Ｓｉ基板にエッチングダメージ
を与えずにストッパーＳｉ3 Ｎ4 膜８を剥離できる利点
がある。次に、ＣＭＰにより平坦化を行ない、ゲートパ
ターン上のストッパーＳｉ3 Ｎ4 膜８の表面を露出させ
る。
トッパーＳｉ3 Ｎ4 膜８を例えば膜厚２０ｎｍ程度堆積
し、その後、ＢＰＳＧ膜等の層間絶縁膜９を例えば４０
０ｎｍ程度堆積する。なお、ここでは省略したが、スト
ッパーＳｉ3 Ｎ4 膜８とＳｉ基板界面に、例えば膜厚５
ｎｍ程度の薄いＳｉＯ2 膜（図示せず）を形成しても良
い。この様にすると、後の工程でストッパーＳｉ3 Ｎ4
膜８を剥離する場合に、Ｓｉ基板にエッチングダメージ
を与えずにストッパーＳｉ3 Ｎ4 膜８を剥離できる利点
がある。次に、ＣＭＰにより平坦化を行ない、ゲートパ
ターン上のストッパーＳｉ3 Ｎ4 膜８の表面を露出させ
る。
【００４９】この後、ＣＭＰ時にできる細かいキズをな
くす為に、例えば８００℃程度のＮ2 雰囲気で３０分程
度デンシファイ（またはメルト）を行なう。この熱工程
はソース・ドレインのイオン注入層の活性化も兼ねてい
る。拡散層の深さ（Ｘj ）を抑えたい時は、デンシファ
イの温度を７５０℃程度に低温化し、９５０℃で１０秒
程度のＲＴＡプロセスと併用してイオン注入層の活性化
を行なっても良い。この工程は、ＢＰＳＧ膜９をＣＭＰ
する前に行っても良いし、ＣＭＰを行った後に再度ＢＰ
ＳＧ膜を２００ｎｍ程度の膜厚堆積し、高温（８００℃
程度）でメルトを行った後、全面をウエットエッチング
してゲートパターン上のストッパーＳｉ3 Ｎ4 膜８の表
面を露出させても良い。
くす為に、例えば８００℃程度のＮ2 雰囲気で３０分程
度デンシファイ（またはメルト）を行なう。この熱工程
はソース・ドレインのイオン注入層の活性化も兼ねてい
る。拡散層の深さ（Ｘj ）を抑えたい時は、デンシファ
イの温度を７５０℃程度に低温化し、９５０℃で１０秒
程度のＲＴＡプロセスと併用してイオン注入層の活性化
を行なっても良い。この工程は、ＢＰＳＧ膜９をＣＭＰ
する前に行っても良いし、ＣＭＰを行った後に再度ＢＰ
ＳＧ膜を２００ｎｍ程度の膜厚堆積し、高温（８００℃
程度）でメルトを行った後、全面をウエットエッチング
してゲートパターン上のストッパーＳｉ3 Ｎ4 膜８の表
面を露出させても良い。
【００５０】次に、図５（ｃ）に示すように、通常のリ
ソグラフィー法により所望のコンタクトホールのレジス
トパターン３３を形成し、これをマスクとしてＢＰＳＧ
膜等の層間絶縁膜９の異方性エッチングを行う。この時
のエッチングは、ＢＰＳＧ膜等の層間絶縁膜９のエッチ
ングは進行するが、ストッパーＳｉ3 Ｎ4 膜８のエッチ
ングは進行しない、いわゆる選択エッチングの条件を使
う。この様なＢＰＳＧ膜／Ｓｉ3 Ｎ4 膜の高選択比エッ
チングを行う事により、コンタクトのエッチングはスト
ッパーＳｉ3 Ｎ4 膜８上でストップさせる事ができる。
このようにして、コンタクトプラグを埋め込む為の穴１
６を形成する。
ソグラフィー法により所望のコンタクトホールのレジス
トパターン３３を形成し、これをマスクとしてＢＰＳＧ
膜等の層間絶縁膜９の異方性エッチングを行う。この時
のエッチングは、ＢＰＳＧ膜等の層間絶縁膜９のエッチ
ングは進行するが、ストッパーＳｉ3 Ｎ4 膜８のエッチ
ングは進行しない、いわゆる選択エッチングの条件を使
う。この様なＢＰＳＧ膜／Ｓｉ3 Ｎ4 膜の高選択比エッ
チングを行う事により、コンタクトのエッチングはスト
ッパーＳｉ3 Ｎ4 膜８上でストップさせる事ができる。
このようにして、コンタクトプラグを埋め込む為の穴１
６を形成する。
【００５１】次に、図６（ｄ）に示すように、レジスト
３３を除去した後、ＲＩＥ法等によりコンタクトの底部
のストッパーＳｉ3 Ｎ4 膜８を除去し、Ｓｉ基板１を露
出させる。この時、図示するように、ストッパーＳｉ3
Ｎ4 膜８がゲート側壁ＳｉＯ2 膜７の側壁部に残ること
が有り得るが、トランジスタ特性上の大きな問題は無
い。もちろん、全部ストッパーＳｉ3 Ｎ4 膜８を除去す
るような条件でエッチングしても良い。図５（ｂ）の工
程で説明したように、もし、ストッパーＳｉ3 Ｎ4 膜８
とＳｉ基板界面に例えば５ｎｍ程度のＳｉＯ2 膜（図示
せず）を用いた場合には、コンタクト領域のＳｉ3 Ｎ4
膜８を除去した後にコンタクト底のＳｉＯ2 膜（図示せ
ず）を除去してＳｉ基板を露出させる。
３３を除去した後、ＲＩＥ法等によりコンタクトの底部
のストッパーＳｉ3 Ｎ4 膜８を除去し、Ｓｉ基板１を露
出させる。この時、図示するように、ストッパーＳｉ3
Ｎ4 膜８がゲート側壁ＳｉＯ2 膜７の側壁部に残ること
が有り得るが、トランジスタ特性上の大きな問題は無
い。もちろん、全部ストッパーＳｉ3 Ｎ4 膜８を除去す
るような条件でエッチングしても良い。図５（ｂ）の工
程で説明したように、もし、ストッパーＳｉ3 Ｎ4 膜８
とＳｉ基板界面に例えば５ｎｍ程度のＳｉＯ2 膜（図示
せず）を用いた場合には、コンタクト領域のＳｉ3 Ｎ4
膜８を除去した後にコンタクト底のＳｉＯ2 膜（図示せ
ず）を除去してＳｉ基板を露出させる。
【００５２】次に、コンタクトプラグとして、例えばメ
タル膜（タングステン（Ｗ）膜、Ｒｕ膜、ＴｉＮ膜、タ
ングステンナイトライド膜（ＷＮx ）など、或いはそれ
らの積層膜でも良い）を全面に堆積する。この後、ＣＭ
Ｐによって平坦化を行い、ゲートパターン上のストッパ
ーＳｉ3 Ｎ4 膜８又はダミーゲートパターンＳｉ3 Ｎ4
膜３１の表面を露出させると共に、メタル材をコンタク
ト領域に埋め込んでコンタクトプラグ１１を形成する。
もちろん、この時のＣＭＰの条件は、メタル材のＣＭＰ
速度がＢＰＳＧ膜９やＳｉ3 Ｎ4 膜８、５に対して速い
ような条件（メタルＣＭＰ条件）を選択する。その後、
露出したストッパーＳｉ3 Ｎ4 膜８及びダミーゲートパ
ターンのＳｉ3 Ｎ4 膜３１を選択的に除去し、溝１７を
形成する。
タル膜（タングステン（Ｗ）膜、Ｒｕ膜、ＴｉＮ膜、タ
ングステンナイトライド膜（ＷＮx ）など、或いはそれ
らの積層膜でも良い）を全面に堆積する。この後、ＣＭ
Ｐによって平坦化を行い、ゲートパターン上のストッパ
ーＳｉ3 Ｎ4 膜８又はダミーゲートパターンＳｉ3 Ｎ4
膜３１の表面を露出させると共に、メタル材をコンタク
ト領域に埋め込んでコンタクトプラグ１１を形成する。
もちろん、この時のＣＭＰの条件は、メタル材のＣＭＰ
速度がＢＰＳＧ膜９やＳｉ3 Ｎ4 膜８、５に対して速い
ような条件（メタルＣＭＰ条件）を選択する。その後、
露出したストッパーＳｉ3 Ｎ4 膜８及びダミーゲートパ
ターンのＳｉ3 Ｎ4 膜３１を選択的に除去し、溝１７を
形成する。
【００５３】次に、図６（ｅ）に示すように、ダミーＳ
ｉＯ2 膜３０を剥離してＳｉ基板表面を露出した後、全
面にゲート絶縁膜３４として例えば高誘電体膜（Ｔａ2
Ｏ5や（Ｂａ，Ｓｒ）ＴｉＯ3 膜など）を膜厚２０ｎｍ
程度堆積する。この時、Ｓｉ界面との間にいわゆる界面
準位等ができにくいように、薄い（例えば１ｎｍ程度）
ＳｉＯ2 膜（図示せず）、界面ＲＴＰを用いてＮＨ3 ガ
ス雰囲気でＳｉ表面に直接窒化した膜（図示せず）、Ｓ
ｉ3 Ｎ4 膜（図示せず）などを介して高誘電体膜を堆積
しても良い。また、ゲート絶縁膜としてＣＶＤ−ＳｉＯ
2 膜、ＣＶＤ−ＳｉＯx Ｎy 膜或いはＣＶＤ−Ｓｉ3 Ｎ
4 膜を含む積層膜を用いても良い。これらの場合には、
膜形成後に、例えば１０００℃、１０秒程度のＲＴＡに
よる熱処理を行ってデンシファイしても良い。この様に
すると、Ｓｉ界面の界面準位が減少したりリーク電流が
減少するなど、絶縁膜としての絶縁特性が改善される。
コンタクトプラグ１１とＳｉ基板の間のコンタクト特性
が劣化しないような条件を選択する事が重要である。
ｉＯ2 膜３０を剥離してＳｉ基板表面を露出した後、全
面にゲート絶縁膜３４として例えば高誘電体膜（Ｔａ2
Ｏ5や（Ｂａ，Ｓｒ）ＴｉＯ3 膜など）を膜厚２０ｎｍ
程度堆積する。この時、Ｓｉ界面との間にいわゆる界面
準位等ができにくいように、薄い（例えば１ｎｍ程度）
ＳｉＯ2 膜（図示せず）、界面ＲＴＰを用いてＮＨ3 ガ
ス雰囲気でＳｉ表面に直接窒化した膜（図示せず）、Ｓ
ｉ3 Ｎ4 膜（図示せず）などを介して高誘電体膜を堆積
しても良い。また、ゲート絶縁膜としてＣＶＤ−ＳｉＯ
2 膜、ＣＶＤ−ＳｉＯx Ｎy 膜或いはＣＶＤ−Ｓｉ3 Ｎ
4 膜を含む積層膜を用いても良い。これらの場合には、
膜形成後に、例えば１０００℃、１０秒程度のＲＴＡに
よる熱処理を行ってデンシファイしても良い。この様に
すると、Ｓｉ界面の界面準位が減少したりリーク電流が
減少するなど、絶縁膜としての絶縁特性が改善される。
コンタクトプラグ１１とＳｉ基板の間のコンタクト特性
が劣化しないような条件を選択する事が重要である。
【００５４】次に、ゲート電極として、例えばメタル膜
３５（Ｒｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイトラ
イド膜（ＷＮx ）など或いはそれらの積層膜でも良い）
を全面に堆積する。もちろん、ＣＶＤ−ＳｉＯ2 膜、Ｃ
ＶＤ−ＳｉＯＮ膜或いはＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積
層膜がゲート絶縁膜の場合には、不純物をドープした多
結晶Ｓｉをゲート電極として用いても良い。その後、全
面をメタルＣＭＰ条件でＣＭＰする事により、メタル電
極３５及び高誘電体ゲート絶縁膜３４をダミーゲートパ
ターン３１を除去した後の溝１７の中に埋め込み、メタ
ルゲート電極を形成する。
３５（Ｒｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイトラ
イド膜（ＷＮx ）など或いはそれらの積層膜でも良い）
を全面に堆積する。もちろん、ＣＶＤ−ＳｉＯ2 膜、Ｃ
ＶＤ−ＳｉＯＮ膜或いはＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積
層膜がゲート絶縁膜の場合には、不純物をドープした多
結晶Ｓｉをゲート電極として用いても良い。その後、全
面をメタルＣＭＰ条件でＣＭＰする事により、メタル電
極３５及び高誘電体ゲート絶縁膜３４をダミーゲートパ
ターン３１を除去した後の溝１７の中に埋め込み、メタ
ルゲート電極を形成する。
【００５５】次に、全面に層間絶縁膜としてＳｉＯ2 膜
（図示せず）を約２００ｎｍ程度の膜厚堆積した後、ソ
ース・ドレインへのコンタクト（図示せず）、ゲート電
極へのコンタクト（図示せず）を開口し、配線層となる
Ａｌ層をパターニングして配線（図示せず）を形成す
る。さらに、全面にパッシベーション膜（図示せず）を
堆積し、トランジスタの基本構造が完了する。もちろ
ん、第２の実施形態で説明したデュアルダマシン法によ
る配線法を用いても良い。
（図示せず）を約２００ｎｍ程度の膜厚堆積した後、ソ
ース・ドレインへのコンタクト（図示せず）、ゲート電
極へのコンタクト（図示せず）を開口し、配線層となる
Ａｌ層をパターニングして配線（図示せず）を形成す
る。さらに、全面にパッシベーション膜（図示せず）を
堆積し、トランジスタの基本構造が完了する。もちろ
ん、第２の実施形態で説明したデュアルダマシン法によ
る配線法を用いても良い。
【００５６】以上のような製造方法により、ソース・ド
レインの活性化及びリフロー工程などの高温熱処理工程
をゲート絶縁膜である高誘電体膜形成前に実施できるの
で、高誘電体ゲート絶縁膜又はメタル電極は高温工程を
受ける事がなく、リーク電流増加などのゲート絶縁膜の
劣化を抑える事ができる。すなわち、高誘電体ゲート絶
縁膜を用いたトランジスタを実現でき、ゲート絶縁膜の
酸化膜換算膜厚が小さくでき、トランジスタのショート
チャネル効果を抑えたり、ドレイン電流が大きくできる
などの素子特性向上が達成できる。また、ゲート電極と
ソース・ドレイン拡散層の耐圧や素子の信頼性を向上さ
せることができる。また、ゲート電極の加工法をＲＩＥ
からＣＭＰにかえることにより、メタル電極の材料の選
択の制約（例えば耐熱性等）が無くなり、高誘電体膜の
リーク電流が下げられるようなメタル電極材料を選択で
きる。また、ＲＩＥ時にあったようなゲート電極形成時
のプラズマプロセスダメージ（ゲート絶縁膜の絶縁破壊
など）を回避できる。また、先にソース・ドレインを形
成するが、ソース・ドレインに対して自己整合的にゲー
ト電極が形成され、ゲート電極とソース・ドレインは従
来どおり自己整合的に形成できる。また、ゲート電極と
コンタクトプラグが自己整合的に形成できる為、コンタ
クトとゲート電極間の距離を近づける事ができ、素子の
集積度を向上させる事ができる。さらに、ゲート電極と
コンタクトプラグ間をシリコン窒化膜に比べて誘電率の
小さい酸化膜で形成できるため、ゲート電極とソース・
ドレイン間の容量が小さくでき、素子の高速化が達成で
きるなどの特徴がある。
レインの活性化及びリフロー工程などの高温熱処理工程
をゲート絶縁膜である高誘電体膜形成前に実施できるの
で、高誘電体ゲート絶縁膜又はメタル電極は高温工程を
受ける事がなく、リーク電流増加などのゲート絶縁膜の
劣化を抑える事ができる。すなわち、高誘電体ゲート絶
縁膜を用いたトランジスタを実現でき、ゲート絶縁膜の
酸化膜換算膜厚が小さくでき、トランジスタのショート
チャネル効果を抑えたり、ドレイン電流が大きくできる
などの素子特性向上が達成できる。また、ゲート電極と
ソース・ドレイン拡散層の耐圧や素子の信頼性を向上さ
せることができる。また、ゲート電極の加工法をＲＩＥ
からＣＭＰにかえることにより、メタル電極の材料の選
択の制約（例えば耐熱性等）が無くなり、高誘電体膜の
リーク電流が下げられるようなメタル電極材料を選択で
きる。また、ＲＩＥ時にあったようなゲート電極形成時
のプラズマプロセスダメージ（ゲート絶縁膜の絶縁破壊
など）を回避できる。また、先にソース・ドレインを形
成するが、ソース・ドレインに対して自己整合的にゲー
ト電極が形成され、ゲート電極とソース・ドレインは従
来どおり自己整合的に形成できる。また、ゲート電極と
コンタクトプラグが自己整合的に形成できる為、コンタ
クトとゲート電極間の距離を近づける事ができ、素子の
集積度を向上させる事ができる。さらに、ゲート電極と
コンタクトプラグ間をシリコン窒化膜に比べて誘電率の
小さい酸化膜で形成できるため、ゲート電極とソース・
ドレイン間の容量が小さくでき、素子の高速化が達成で
きるなどの特徴がある。
【００５７】次に、本発明の第４の実施形態について説
明する。図７は、第４の実施形態における製造工程の一
部示した断面図である。本実施形態は、第１及び第３の
実施形態で説明したように、全面にストッパーＳｉ3 Ｎ
4 膜８を例えば膜厚２０ｎｍ程度堆積し、その後ＢＰＳ
Ｇ膜等の層間絶縁膜９を例えば４００ｎｍ程度堆積する
際に、ストッパーＳｉ3 Ｎ4 膜８とＳｉ基板１の界面に
例えば膜厚５ｎｍ程度の薄いＳｉＯ2 膜３６を熱酸化等
により形成した場合の例である。この様にすると、スト
ッパーＳｉ3 Ｎ4 膜８を除去する場合に、Ｓｉ基板にダ
メージを与えずにストッパーＳｉ3 Ｎ4 膜８を剥離でき
る利点がある。
明する。図７は、第４の実施形態における製造工程の一
部示した断面図である。本実施形態は、第１及び第３の
実施形態で説明したように、全面にストッパーＳｉ3 Ｎ
4 膜８を例えば膜厚２０ｎｍ程度堆積し、その後ＢＰＳ
Ｇ膜等の層間絶縁膜９を例えば４００ｎｍ程度堆積する
際に、ストッパーＳｉ3 Ｎ4 膜８とＳｉ基板１の界面に
例えば膜厚５ｎｍ程度の薄いＳｉＯ2 膜３６を熱酸化等
により形成した場合の例である。この様にすると、スト
ッパーＳｉ3 Ｎ4 膜８を除去する場合に、Ｓｉ基板にダ
メージを与えずにストッパーＳｉ3 Ｎ4 膜８を剥離でき
る利点がある。
【００５８】次に、本発明の第５の実施形態について説
明する。図８は、第５の実施形態における製造工程の一
部を示した断面図である。第１の実施形態では、通常の
ソース・ドレインを用いる例を説明したが、浅いソース
・ドレイン拡散層の抵抗を下げる為、ソース・ドレイン
拡散層の表面にチタン（Ｔｉ）やコバルト（Ｃｏ）など
のシリサイド膜３７を選択的に形成することもできる。
明する。図８は、第５の実施形態における製造工程の一
部を示した断面図である。第１の実施形態では、通常の
ソース・ドレインを用いる例を説明したが、浅いソース
・ドレイン拡散層の抵抗を下げる為、ソース・ドレイン
拡散層の表面にチタン（Ｔｉ）やコバルト（Ｃｏ）など
のシリサイド膜３７を選択的に形成することもできる。
【００５９】本例では、シリサイド膜３７の形成時には
ゲート電極のメタル膜はまだ形成されていないため、シ
リサイド化の為の熱工程（例えば６００℃、３０分程
度）でゲート電極が劣化することはない。また、シリサ
イド膜３７とゲート電極は、側壁ＳｉＯ2 膜７等で分離
されている為、シリサイド膜３７とゲート電極のショー
トが回避できると言う特徴がある。
ゲート電極のメタル膜はまだ形成されていないため、シ
リサイド化の為の熱工程（例えば６００℃、３０分程
度）でゲート電極が劣化することはない。また、シリサ
イド膜３７とゲート電極は、側壁ＳｉＯ2 膜７等で分離
されている為、シリサイド膜３７とゲート電極のショー
トが回避できると言う特徴がある。
【００６０】次に、本発明の第６の実施形態について説
明する。図９は、第６の実施形態における製造工程の一
部示した断面図である。第１の実施形態では通常のソー
ス・ドレインを用いる例を説明したが、本実施形態で
は、ソース・ドレイン拡散層の抵抗を下げる為に、選択
エピタキシャルＳｉ成長法を用いて、ソース・ドレイン
層６上にエピタキシャルＳｉ層３８を例えば５０ｎｍ程
度の膜厚で選択的に形成している。エピタキシャルＳｉ
層３８を形成してからソース・ドレインのイオン注入を
行なっても良いし、エピタキャルＳｉ層を形成する前に
ソース・ドレインのイオン注入を行なってもよい。
明する。図９は、第６の実施形態における製造工程の一
部示した断面図である。第１の実施形態では通常のソー
ス・ドレインを用いる例を説明したが、本実施形態で
は、ソース・ドレイン拡散層の抵抗を下げる為に、選択
エピタキシャルＳｉ成長法を用いて、ソース・ドレイン
層６上にエピタキシャルＳｉ層３８を例えば５０ｎｍ程
度の膜厚で選択的に形成している。エピタキシャルＳｉ
層３８を形成してからソース・ドレインのイオン注入を
行なっても良いし、エピタキャルＳｉ層を形成する前に
ソース・ドレインのイオン注入を行なってもよい。
【００６１】本例では、選択エピタキシャルＳｉ膜の形
成時にはゲート電極のメタル膜はまだ形成されておら
ず、選択エピタキシャルＳｉ成長時の熱工程（例えば、
１０００℃でのＳｉ表面の自然酸化膜を除去する為の前
処理や、７００℃程度のＳｉエピタキシャル成長）でメ
タルを用いたゲート電極は劣化しない。また、選択エピ
タキシャルＳｉ膜とゲート電極は、側壁ＳｉＯ2 膜７等
で分離されている為、選択エピタキシャルＳｉ膜とゲー
ト電極のショートが回避できる特徴がある。
成時にはゲート電極のメタル膜はまだ形成されておら
ず、選択エピタキシャルＳｉ成長時の熱工程（例えば、
１０００℃でのＳｉ表面の自然酸化膜を除去する為の前
処理や、７００℃程度のＳｉエピタキシャル成長）でメ
タルを用いたゲート電極は劣化しない。また、選択エピ
タキシャルＳｉ膜とゲート電極は、側壁ＳｉＯ2 膜７等
で分離されている為、選択エピタキシャルＳｉ膜とゲー
ト電極のショートが回避できる特徴がある。
【００６２】次に、本発明の第７の実施形態について説
明する。図１０（ａ）及び（ｂ）は、第７の実施形態に
おける製造工程の一部を示した断面図である。第１の実
施形態等では、コンタクトプラグを先に形成した後、ゲ
ート電極のメタル層を形成する例を説明した。本実施形
態では、コンタクトプラグとゲート電極のメタル層を同
時に形成する例を説明する。
明する。図１０（ａ）及び（ｂ）は、第７の実施形態に
おける製造工程の一部を示した断面図である。第１の実
施形態等では、コンタクトプラグを先に形成した後、ゲ
ート電極のメタル層を形成する例を説明した。本実施形
態では、コンタクトプラグとゲート電極のメタル層を同
時に形成する例を説明する。
【００６３】図１０（ａ）は、図２（ｃ）の工程の後に
続く工程である。まず、コンタクト孔のＲＩＥの後、露
出しているストッパーＳｉ3 Ｎ4 膜８及びキャップＳｉ
3 Ｎ4 膜５を例えばＲＩＥ法或いはホットリン酸（１６
５℃のＨ3 ＰＯ4 溶液）やフッ酸グリセロール液などで
酸化膜及びＳｉに対して選択的に除去し、コンタクト孔
底部のＳｉ基板やゲート電極のポリシリコン層４の表面
を露出させる。
続く工程である。まず、コンタクト孔のＲＩＥの後、露
出しているストッパーＳｉ3 Ｎ4 膜８及びキャップＳｉ
3 Ｎ4 膜５を例えばＲＩＥ法或いはホットリン酸（１６
５℃のＨ3 ＰＯ4 溶液）やフッ酸グリセロール液などで
酸化膜及びＳｉに対して選択的に除去し、コンタクト孔
底部のＳｉ基板やゲート電極のポリシリコン層４の表面
を露出させる。
【００６４】次に、図１０（ｂ）に示すように、コンタ
クトプラグ及びゲート電極のメタル電極部として、例え
ばメタル膜（タングステン（Ｗ）膜、Ｒｕ膜、ＴｉＮ
膜、タングステンナイトライド膜（ＷＮx ）など或いは
これらの積層膜でも良い）を全面に堆積する。その後、
ＣＭＰで平坦化を行い、コンタクトの開孔部およびキャ
ップＳｉ3 Ｎ4 膜５を除去した後の溝に前記メタル膜を
同時に埋め込み、コンタクトプラグ４０ａ及びゲート電
極のメタル電極部４０ｂを形成する。もちろん、この時
のＣＭＰの条件はメタル材のＣＭＰ速度がＢＰＳＧ膜９
やＳｉＯ2 膜７に対して速いような条件（メタルＣＭＰ
条件）を選択する。
クトプラグ及びゲート電極のメタル電極部として、例え
ばメタル膜（タングステン（Ｗ）膜、Ｒｕ膜、ＴｉＮ
膜、タングステンナイトライド膜（ＷＮx ）など或いは
これらの積層膜でも良い）を全面に堆積する。その後、
ＣＭＰで平坦化を行い、コンタクトの開孔部およびキャ
ップＳｉ3 Ｎ4 膜５を除去した後の溝に前記メタル膜を
同時に埋め込み、コンタクトプラグ４０ａ及びゲート電
極のメタル電極部４０ｂを形成する。もちろん、この時
のＣＭＰの条件はメタル材のＣＭＰ速度がＢＰＳＧ膜９
やＳｉＯ2 膜７に対して速いような条件（メタルＣＭＰ
条件）を選択する。
【００６５】この様な製造方法によれば、コンタクトプ
ラグとメタルゲート電極の形成が同時にできるので、工
程の簡略化がはかれる。その他のメリットは、第１の実
施形態等と同様である。
ラグとメタルゲート電極の形成が同時にできるので、工
程の簡略化がはかれる。その他のメリットは、第１の実
施形態等と同様である。
【００６６】次に、本発明の第８の実施形態について説
明する。図１１（ａ）〜（ｃ）は、第８の実施形態にお
ける製造工程の一部示した断面図である。第７の実施形
態では、コンタクトプラグとメタルゲート電極を同時に
形成する例を説明した。本実施形態では、コンタクトプ
ラグの形成に際して、コンタクトプラグ形成領域にあら
かじめ後の工程で除去し易い材料を埋め込んでおく例を
説明する。
明する。図１１（ａ）〜（ｃ）は、第８の実施形態にお
ける製造工程の一部示した断面図である。第７の実施形
態では、コンタクトプラグとメタルゲート電極を同時に
形成する例を説明した。本実施形態では、コンタクトプ
ラグの形成に際して、コンタクトプラグ形成領域にあら
かじめ後の工程で除去し易い材料を埋め込んでおく例を
説明する。
【００６７】図１１（ａ）は図２（ｃ）の工程の後に続
く工程である。まず、ＲＩＥ法等によりコンタクト孔の
底部のストッパーＳｉ3 Ｎ4 膜８を除去し、Ｓｉ基板表
面を露出させる。続いて、コンタクトプラグ形成領域に
塗布型の酸化膜（ＳＯＧ（Spin on Glass ）やＳｉＯ2
ライクな膜（例えばＦＯＸなど））を塗布し、これを低
温でベークして酸化膜に変える。その後、全面をＣＭＰ
してＳＯＧやＦＯＸなどのダミー膜５０をコンタクトプ
ラグ形成領域に埋め込む。例えば、ＳＯＧやＦＯＸは通
常の酸化膜に対して、希釈したフッ酸等に対するエッチ
ング速度が約１００倍くらい速いなどの特徴がある。ま
た、ＦＯＸは通常の酸化膜はエッチングされないアルカ
リ液に対してもエッチングされるなどの特徴がある。
く工程である。まず、ＲＩＥ法等によりコンタクト孔の
底部のストッパーＳｉ3 Ｎ4 膜８を除去し、Ｓｉ基板表
面を露出させる。続いて、コンタクトプラグ形成領域に
塗布型の酸化膜（ＳＯＧ（Spin on Glass ）やＳｉＯ2
ライクな膜（例えばＦＯＸなど））を塗布し、これを低
温でベークして酸化膜に変える。その後、全面をＣＭＰ
してＳＯＧやＦＯＸなどのダミー膜５０をコンタクトプ
ラグ形成領域に埋め込む。例えば、ＳＯＧやＦＯＸは通
常の酸化膜に対して、希釈したフッ酸等に対するエッチ
ング速度が約１００倍くらい速いなどの特徴がある。ま
た、ＦＯＸは通常の酸化膜はエッチングされないアルカ
リ液に対してもエッチングされるなどの特徴がある。
【００６８】次に、図１１（ｂ）に示すように、露出し
たキャップＳｉ3 Ｎ4 膜５を例えばホットリン酸（１６
５℃のＨ3 ＰＯ4 溶液）やフッ酸グリセロール液などで
酸化膜及びＳｉに対して選択的に除去する。コンタクト
プラグ領域はＦＯＸ膜５０で覆われておりエッチングさ
れない。
たキャップＳｉ3 Ｎ4 膜５を例えばホットリン酸（１６
５℃のＨ3 ＰＯ4 溶液）やフッ酸グリセロール液などで
酸化膜及びＳｉに対して選択的に除去する。コンタクト
プラグ領域はＦＯＸ膜５０で覆われておりエッチングさ
れない。
【００６９】次に、図１１（ｃ）に示すように、コンタ
クトプラグ領域のＦＯＸ膜５０を例えばアルカリ溶液
（例えばレジストの現像に用いる現像液など）に浸す事
により選択除去する。その後、コンタクトプラグ及びゲ
ート電極のメタル電極部として、例えばメタル膜（タン
グステン（Ｗ）膜、Ｒｕ膜、ＴｉＮ膜、タングステンナ
イトライト膜（ＷＮx ）など或いはこれらの積層膜でも
良い）を全面に堆積する。その後、全面をＣＭＰして平
坦化を行い、コンタクトの開孔部及びキャップＳｉ3 Ｎ
4 膜５を除去した後の溝に前記メタル膜を同時に埋め込
み、コンタクトプラグ５１ａ及びゲート電極のメタル電
極部５１ｂを同時に形成する。もちろん、この時のＣＭ
Ｐの条件はメタル材のＣＭＰ速度がＢＰＳＧ膜９やＳｉ
Ｏ2 膜７に対して速いような条件（メタルＣＭＰ条件）
を選択する。
クトプラグ領域のＦＯＸ膜５０を例えばアルカリ溶液
（例えばレジストの現像に用いる現像液など）に浸す事
により選択除去する。その後、コンタクトプラグ及びゲ
ート電極のメタル電極部として、例えばメタル膜（タン
グステン（Ｗ）膜、Ｒｕ膜、ＴｉＮ膜、タングステンナ
イトライト膜（ＷＮx ）など或いはこれらの積層膜でも
良い）を全面に堆積する。その後、全面をＣＭＰして平
坦化を行い、コンタクトの開孔部及びキャップＳｉ3 Ｎ
4 膜５を除去した後の溝に前記メタル膜を同時に埋め込
み、コンタクトプラグ５１ａ及びゲート電極のメタル電
極部５１ｂを同時に形成する。もちろん、この時のＣＭ
Ｐの条件はメタル材のＣＭＰ速度がＢＰＳＧ膜９やＳｉ
Ｏ2 膜７に対して速いような条件（メタルＣＭＰ条件）
を選択する。
【００７０】この様な製造方法によれば、コンタクトプ
ラグ領域の底部コーナーにおけるストッパーＳｉ3 Ｎ4
膜８の後退を防ぐ事ができる。また、第７の実施形態と
同様に、コンタクトプラグとメタルゲート電極が同時に
形成できるため、工程の簡略化がはかれる。その他のメ
リットは、第１の実施形態等と同様である。
ラグ領域の底部コーナーにおけるストッパーＳｉ3 Ｎ4
膜８の後退を防ぐ事ができる。また、第７の実施形態と
同様に、コンタクトプラグとメタルゲート電極が同時に
形成できるため、工程の簡略化がはかれる。その他のメ
リットは、第１の実施形態等と同様である。
【００７１】次に、本発明の第９の実施形態について説
明する。図１２（ａ）〜（ｃ）は、第９の実施形態にお
ける製造工程の一部示した断面図である。第７及び第８
の実施形態では、ポリシリコン及びメタルからなるゲー
ト電極のメタル電極部とコンタクトプラグとを同時に形
成する例を説明した。本実施形態では、メタルのみのゲ
ート電極の場合のコンタクトプラグを形成する際に、コ
ンタクトプラグ領域にあらかじめ後の工程で除去し易い
材料を埋め込んでおく例を説明する。
明する。図１２（ａ）〜（ｃ）は、第９の実施形態にお
ける製造工程の一部示した断面図である。第７及び第８
の実施形態では、ポリシリコン及びメタルからなるゲー
ト電極のメタル電極部とコンタクトプラグとを同時に形
成する例を説明した。本実施形態では、メタルのみのゲ
ート電極の場合のコンタクトプラグを形成する際に、コ
ンタクトプラグ領域にあらかじめ後の工程で除去し易い
材料を埋め込んでおく例を説明する。
【００７２】図１２（ａ）は図５（ｃ）の工程の後に続
く工程である。まず、ＲＩＥ法等によりコンタクトの底
部のストッパーＳｉ3 Ｎ4 膜８を除去し、Ｓｉ基板１表
面を露出させる。続いて、コンタクトプラグ領域に塗布
型の酸化膜（ＳｉＯ2 ライクな膜（例えばＦＯＸ）やＳ
ＯＧなど）を塗布し、低温（例えば１５０℃程度）でベ
ークして酸化膜に変える。そして、全面をＣＭＰ或いは
ＲＩＥ法でエッチングバックして、コンタクトプラグ領
域にＳＯＧやＦＯＸなどのダミー膜５０を埋め込み、ダ
ミーゲートＳｉ3 Ｎ4 膜３１を露出させる。
く工程である。まず、ＲＩＥ法等によりコンタクトの底
部のストッパーＳｉ3 Ｎ4 膜８を除去し、Ｓｉ基板１表
面を露出させる。続いて、コンタクトプラグ領域に塗布
型の酸化膜（ＳｉＯ2 ライクな膜（例えばＦＯＸ）やＳ
ＯＧなど）を塗布し、低温（例えば１５０℃程度）でベ
ークして酸化膜に変える。そして、全面をＣＭＰ或いは
ＲＩＥ法でエッチングバックして、コンタクトプラグ領
域にＳＯＧやＦＯＸなどのダミー膜５０を埋め込み、ダ
ミーゲートＳｉ3 Ｎ4 膜３１を露出させる。
【００７３】次に、図１２（ｂ）に示すように、露出し
たダミーゲートＳｉ3 Ｎ4 膜３１を例えばホットリン酸
（１６５℃のＨ3 ＰＯ4 溶液）やフッ酸グリセロール液
などで酸化膜及びＳｉに対して選択的に除去する。コン
タクトプラグ領域はダミー膜となるＦＯＸ膜５０で覆わ
れており、ストッパーＳｉ3 Ｎ4 膜８はエッチングされ
ない。
たダミーゲートＳｉ3 Ｎ4 膜３１を例えばホットリン酸
（１６５℃のＨ3 ＰＯ4 溶液）やフッ酸グリセロール液
などで酸化膜及びＳｉに対して選択的に除去する。コン
タクトプラグ領域はダミー膜となるＦＯＸ膜５０で覆わ
れており、ストッパーＳｉ3 Ｎ4 膜８はエッチングされ
ない。
【００７４】次に、ダミーＳｉＯ2 膜３０を剥離してＳ
ｉ基板１表面を露出した後、全面にゲート絶縁膜５２と
して、例えば高誘電体膜（Ｔａ2 Ｏ5 膜や（Ｂａ，Ｓ
ｒ）ＴｉＯ3 膜など）を膜厚２０ｎｍ程度堆積する。こ
の時、Ｓｉ界面との間にいわゆる界面準位等ができにく
いように、界面に薄い（例えば１ｎｍ程度）ＳｉＯ2 膜
（図示せず）、界面をＲＴＰを用いてＮＨ3 ガス雰囲気
でＳｉ表面に直接窒化した膜（図示せず）、Ｓｉ3 Ｎ4
膜（図示せず）などを介して高誘電体膜を堆積しても良
い。また、ゲート絶縁膜はＣＶＤ−ＳｉＯ2 、ＣＶＤ−
ＳｉＯx Ｎy 膜或いはＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積層
膜でも良い。これらの場合には、膜形成後に例えば１０
００℃、１０秒程度のＲＴＰによる熱処理を行ってデン
シファイしても良い。この様にすると、Ｓｉ界面の界面
準位が減少したり、リーク電流が減少するなど絶縁膜と
しての絶縁特性が改善される。コンタクトプラグ領域に
はまだメタル材が形成されていないので、ゲート絶縁膜
の形成工程での高温工程に対する制約が緩和できる。
ｉ基板１表面を露出した後、全面にゲート絶縁膜５２と
して、例えば高誘電体膜（Ｔａ2 Ｏ5 膜や（Ｂａ，Ｓ
ｒ）ＴｉＯ3 膜など）を膜厚２０ｎｍ程度堆積する。こ
の時、Ｓｉ界面との間にいわゆる界面準位等ができにく
いように、界面に薄い（例えば１ｎｍ程度）ＳｉＯ2 膜
（図示せず）、界面をＲＴＰを用いてＮＨ3 ガス雰囲気
でＳｉ表面に直接窒化した膜（図示せず）、Ｓｉ3 Ｎ4
膜（図示せず）などを介して高誘電体膜を堆積しても良
い。また、ゲート絶縁膜はＣＶＤ−ＳｉＯ2 、ＣＶＤ−
ＳｉＯx Ｎy 膜或いはＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積層
膜でも良い。これらの場合には、膜形成後に例えば１０
００℃、１０秒程度のＲＴＰによる熱処理を行ってデン
シファイしても良い。この様にすると、Ｓｉ界面の界面
準位が減少したり、リーク電流が減少するなど絶縁膜と
しての絶縁特性が改善される。コンタクトプラグ領域に
はまだメタル材が形成されていないので、ゲート絶縁膜
の形成工程での高温工程に対する制約が緩和できる。
【００７５】次に、ゲート電極として、例えばメタル膜
５３（Ｒｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイトラ
イド膜（ＷＮx ）など或いはこれらの積層膜でも良い）
を全面に堆積する。もちろん、ＣＶＤ−ＳｉＯ2 膜、Ｃ
ＶＤ−ＳｉＯＮ膜或いはＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積
層膜がゲート絶縁膜の場合には、不純物をドープした多
結晶Ｓｉをゲート電極として用いても良い。次に、全面
をメタルＣＭＰ条件でＣＭＰする事により、メタル電極
５３及び高誘電体ゲート絶縁膜５２をダミーゲートを除
去した後の溝の中に埋め込み、メタルゲート電極を形成
する。
５３（Ｒｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイトラ
イド膜（ＷＮx ）など或いはこれらの積層膜でも良い）
を全面に堆積する。もちろん、ＣＶＤ−ＳｉＯ2 膜、Ｃ
ＶＤ−ＳｉＯＮ膜或いはＣＶＤ−Ｓｉ3 Ｎ4 膜を含む積
層膜がゲート絶縁膜の場合には、不純物をドープした多
結晶Ｓｉをゲート電極として用いても良い。次に、全面
をメタルＣＭＰ条件でＣＭＰする事により、メタル電極
５３及び高誘電体ゲート絶縁膜５２をダミーゲートを除
去した後の溝の中に埋め込み、メタルゲート電極を形成
する。
【００７６】次に、図１２（ｃ）に示すように、コンタ
クトプラグ領域のＦＯＸ膜５０を例えばアルカリ溶液
（例えばレジストの現像に用いる現像液など）や希釈し
たフッ酸溶液に浸す事により選択除去する。その後、例
えばメタル膜５４（タングステン（Ｗ）膜、Ｒｕ膜、Ｔ
ｉＮ膜、タングステンナイトライト膜（ＷＮx ）など或
いはこれらの積層膜でも良い）を全面に堆積する。続い
て、ＣＭＰにより平坦化を行い、コンタクトの開孔部に
前記メタル膜を埋め込み、コンタクトプラグ５４を形成
する。もちろん、この時のＣＭＰの条件は、メタル材の
ＣＭＰ速度がＢＰＳＧ膜９やＳｉＯ2 膜７に対して速い
ような条件（メタルＣＭＰ条件）を選択する。
クトプラグ領域のＦＯＸ膜５０を例えばアルカリ溶液
（例えばレジストの現像に用いる現像液など）や希釈し
たフッ酸溶液に浸す事により選択除去する。その後、例
えばメタル膜５４（タングステン（Ｗ）膜、Ｒｕ膜、Ｔ
ｉＮ膜、タングステンナイトライト膜（ＷＮx ）など或
いはこれらの積層膜でも良い）を全面に堆積する。続い
て、ＣＭＰにより平坦化を行い、コンタクトの開孔部に
前記メタル膜を埋め込み、コンタクトプラグ５４を形成
する。もちろん、この時のＣＭＰの条件は、メタル材の
ＣＭＰ速度がＢＰＳＧ膜９やＳｉＯ2 膜７に対して速い
ような条件（メタルＣＭＰ条件）を選択する。
【００７７】以上の様な製造方法によれば、メタルのみ
を用いたゲート電極の場合にもコンタクトプラグとメタ
ルゲート電極とが自己整合的に形成できる。コンタクト
プラグをメタルゲート電極の形成後に形成するので、ゲ
ート絶縁膜の形成工程時の高温工程への制約が緩和され
るという特徴がある。その他のメリットは、第１の実施
形態等と同様である。
を用いたゲート電極の場合にもコンタクトプラグとメタ
ルゲート電極とが自己整合的に形成できる。コンタクト
プラグをメタルゲート電極の形成後に形成するので、ゲ
ート絶縁膜の形成工程時の高温工程への制約が緩和され
るという特徴がある。その他のメリットは、第１の実施
形態等と同様である。
【００７８】以上、本発明の実施形態について説明した
が、本発明はこれらの実施形態に限定されるものではな
く、その趣旨を逸脱しない範囲内において種々変形して
実施可能である。
が、本発明はこれらの実施形態に限定されるものではな
く、その趣旨を逸脱しない範囲内において種々変形して
実施可能である。
【００７９】
【発明の効果】本発明によれば、高温熱工程をゲート電
極の形成前に行うことができるため、抵抗値が低いメタ
ル材をゲート電極に用いることができ、高速化等、素子
特性の向上をはかることができる。また、コンタクトプ
ラグがゲート電極に対して自己整合的に形成できるた
め、ソース・ドレインのコンタクトとゲート電極との距
離を側壁絶縁膜の厚さ分まで近付けることができ、素子
の集積度を上げることができるとともに、素子特性の向
上をはかることができる。
極の形成前に行うことができるため、抵抗値が低いメタ
ル材をゲート電極に用いることができ、高速化等、素子
特性の向上をはかることができる。また、コンタクトプ
ラグがゲート電極に対して自己整合的に形成できるた
め、ソース・ドレインのコンタクトとゲート電極との距
離を側壁絶縁膜の厚さ分まで近付けることができ、素子
の集積度を上げることができるとともに、素子特性の向
上をはかることができる。
【図１】本発明の第１の実施形態に係るトランジスタ形
成領域の構成を示した平面図及び断面図。
成領域の構成を示した平面図及び断面図。
【図２】本発明の第１の実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図３】本発明の第１の実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図４】本発明の第２の実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図５】本発明の第３の実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図６】本発明の第３の実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図７】本発明の第４の実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図８】本発明の第５の実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図９】本発明の第６の実施形態に係る製造工程の一部
を示した断面図。
を示した断面図。
【図１０】本発明の第７の実施形態に係る製造工程の一
部を示した断面図。
部を示した断面図。
【図１１】本発明の第８の実施形態に係る製造工程の一
部を示した断面図。
部を示した断面図。
【図１２】本発明の第９の実施形態に係る製造工程の一
部を示した断面図。
部を示した断面図。
【図１３】従来技術の一例を示した断面図。
【図１４】従来技術の他の例を示した断面図。
１…シリコン基板 ３…ゲート絶縁膜 ４…ポリシリコン膜 ５…シリコン窒化膜（ダミーゲート膜） ６…ソース・ドレイン拡散領域 ７…シリコン酸化膜（側壁絶縁膜） ８…シリコン窒化膜（ストッパー膜） ９…シリコン酸化膜（第１の層間絶縁膜） １１…コンタクトプラグ １２…メタル膜（ゲート電極） １３…シリコン酸化膜（第２の層間絶縁膜） １４…配線 １６…第１の凹部 １７…第２の凹部 １８…第３の凹部 １９…第４の凹部 ３０…シリコン酸化膜（ダミーゲート絶縁膜） ３１…シリコン窒化膜（ダミーゲート膜） ３４…ゲート絶縁膜 ３５…メタル膜（ゲート電極） ４０ａ…メタル膜（コンタクトプラグ） ４０ｂ…メタル膜（ゲート電極） ５０…塗布型の酸化膜（ダミープラグ材） ５１ａ…メタル膜（コンタクトプラグ） ５１ｂ…メタル膜（ゲート電極） ５２…ゲート絶縁膜 ５３…メタル膜（ゲート電極） ５４…メタル膜（コンタクトプラグ）
Claims (14)
- 【請求項１】 半導体基板の主面側に側面が側壁絶縁膜
で囲まれ少なくともダミーゲート膜を含むゲート構成パ
ターンを形成する工程と、このゲート構成パターンの両
側の半導体基板にソース・ドレイン拡散領域を形成する
工程と、前記側面が側壁絶縁膜で囲まれたゲート構成パ
ターンを覆うエッチングストッパー用のストッパー膜を
形成する工程と、このストッパー膜で覆われたゲート構
成パターンが形成されている領域以外の領域に第１の層
間絶縁膜を形成する工程と、前記ソース・ドレイン拡散
領域上の第１の層間絶縁膜を前記ストッパー膜に対して
選択的に除去して第１の凹部を形成する工程と、前記ス
トッパー膜を除去した第１の凹部には前記ソース・ドレ
イン拡散領域に接続されるコンタクトプラグ材を埋め込
み、少なくとも前記ダミーゲート膜を除去して得られる
第２の凹部には少なくともゲート電極材を埋め込む工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ゲート構成パターンは半導体膜及び
その上のダミーゲート膜によって形成され、前記半導体
膜の下にはゲート絶縁膜が形成されていることを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記ゲート構成パターンはダミーゲート
膜のみによって形成され、このダミーゲート膜下にはダ
ミーゲート絶縁膜が形成され、前記ダミーゲート膜及び
前記ダミーゲート絶縁膜を除去して得られる第２の凹部
にゲート絶縁膜を介してゲート電極材を埋め込むことを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記第１の層間絶縁膜を形成する工程
は、前記ストッパー膜上に所定の絶縁膜を形成する工程
と、この絶縁膜を前記ゲート構成パターンとほぼ等しい
高さまで平坦化する工程とからなることを特徴とする請
求項１に記載の半導体装置の製造方法。 - 【請求項５】 前記第１の凹部にコンタクトプラグ材、
第２の凹部に少なくともゲート電極材を埋め込む工程
は、前記ストッパー膜を除去した第１の凹部にコンタク
トプラグ材を埋め込む工程と、その後前記ダミーゲート
膜を除去して得られる第２の凹部にゲート電極材を埋め
込む工程とからなることを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項６】 前記第１の凹部にコンタクトプラグ材、
第２の凹部に少なくともゲート電極材を埋め込む工程
は、前記ストッパー膜を除去した第１の凹部にコンタク
トプラグ材を埋め込む工程と、その後前記ダミーゲート
膜及びその下のダミーゲート絶縁膜を除去して得られる
第２の凹部にゲート絶縁膜を介してゲート電極材を埋め
込む工程とからなることを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項７】 前記第１の凹部にコンタクトプラグ材、
第２の凹部に少なくともゲート電極材を埋め込む工程
は、前記ストッパー膜を除去した第１の凹部及び前記ダ
ミーゲート膜を除去して得られる第２の凹部に同一工程
で前記コンタクトプラグ材及びゲート電極材となる同一
の材料を埋め込むものであることを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項８】 前記第１の凹部にコンタクトプラグ材、
第２の凹部に少なくともゲート電極材を埋め込む工程
は、前記ストッパー膜を除去した第１の凹部に所定のダ
ミープラグ材を埋め込む工程と、第１の凹部にダミープ
ラグ材を残した状態で前記ダミーゲート膜を除去して第
２の凹部を形成する工程と、前記ダミープラグ材を除去
する工程と、このダミープラグ材を除去した第１の凹部
及び前記第２の凹部に同一工程で前記コンタクトプラグ
材及びゲート電極材となる同一の材料を埋め込む工程と
からなることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項９】 前記第１の凹部にコンタクトプラグ材、
第２の凹部に少なくともゲート電極材を埋め込む工程
は、前記ストッパー膜を除去した第１の凹部に所定のダ
ミープラグ材を埋め込む工程と、第１の凹部にダミープ
ラグ材を残した状態で前記ダミーゲート膜及びその下の
ダミーゲート絶縁膜を除去して第２の凹部を形成する工
程と、この第２の凹部にゲート絶縁膜を介してゲート電
極材を埋め込む工程と、前記ダミープラグ材を除去する
工程と、このダミープラグ材を除去した第１の凹部にコ
ンタクトプラグ材を埋込む工程とからなることを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項１０】 前記第１の凹部にコンタクトプラグ
材、第２の凹部に少なくともゲート電極材を埋め込む工
程の後、第２の層間絶縁膜を形成する工程と、この第２
の層間絶縁膜の一部を除去してそのパターン位置が前記
第１の凹部のパターン位置に対して前記ゲート構成パタ
ーンと反対方向にシフトした第３の凹部を形成する工程
と、この第３の凹部に前記第１の凹部に埋め込まれたコ
ンタクトプラグ材に接続される導電材を埋め込む工程と
をさらに有することを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項１１】 前記第１の凹部にコンタクトプラグ
材、第２の凹部に少なくともゲート電極材を埋め込む工
程の後、第２の層間絶縁膜を形成する工程と、この第２
の層間絶縁膜の一部を除去してそのパターン位置が前記
第１の凹部のパターン位置に対して前記ゲート構成パタ
ーンと反対方向にシフトした第３の凹部及びこの第３の
凹部に連なる配線用の第４の凹部を形成する工程と、こ
れら第３の凹部及び第４の凹部に前記第１の凹部に埋め
込まれたコンタクトプラグ材に接続される導電材を埋め
込む工程とをさらに有することを特徴とする請求項１に
記載の半導体装置の製造方法。 - 【請求項１２】 半導体基板の主面側にゲート絶縁膜を
介して形成されたゲート電極と、このゲート電極の両側
の半導体基板に形成されたソース・ドレイン拡散領域
と、前記ゲート電極の側面に形成された側壁絶縁膜と、
前記ソース・ドレイン拡散領域に接続され前記側壁絶縁
膜によって前記ゲート電極と分離されその上面の高さが
前記ゲート電極の上面の高さとほぼ同一であるコンタク
トプラグとを有することを特徴とする半導体装置。 - 【請求項１３】 前記コンタクトプラグには配線に連な
る導電材部が接続されており、この導電材部のパターン
位置は前記コンタクトプラグのパターン位置に対して前
記ゲート電極と反対方向にシフトしたものであることを
特徴とする請求項１２に記載の半導体装置。 - 【請求項１４】 前記側壁絶縁膜はシリコン酸化膜であ
ることを特徴とする請求項１２に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9174199A JPH1126757A (ja) | 1997-06-30 | 1997-06-30 | 半導体装置及びその製造方法 |
| US09/105,021 US6072221A (en) | 1997-06-30 | 1998-06-26 | Semiconductor device having self-aligned contact plug and metallized gate electrode |
| KR1019980025483A KR100307124B1 (ko) | 1997-06-30 | 1998-06-30 | 반도체장치및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9174199A JPH1126757A (ja) | 1997-06-30 | 1997-06-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126757A true JPH1126757A (ja) | 1999-01-29 |
Family
ID=15974466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9174199A Pending JPH1126757A (ja) | 1997-06-30 | 1997-06-30 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6072221A (ja) |
| JP (1) | JPH1126757A (ja) |
| KR (1) | KR100307124B1 (ja) |
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