JP2002261277A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002261277A JP2001061448A JP2001061448A JP2002261277A JP 2002261277 A JP2002261277 A JP 2002261277A JP 2001061448 A JP2001061448 A JP 2001061448A JP 2001061448 A JP2001061448 A JP 2001061448A JP 2002261277 A JP2002261277 A JP 2002261277A
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isolation region
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くみ 小口
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Abstract

(57)【要約】 【課題】 コンタクト電極と素子分離領域との間に余裕
をとる必要がなく、各活性領域を絶縁分離でき、高集積
・高密度化された半導体装置及びその製造方法を提供す
る。 【解決手段】 半導体基板１と、この半導体基板１内に
埋め込まれた素子分離領域３と、この素子分離領域３で
囲まれ、前記半導体基板１内に形成された不純物が拡散
されている活性領域２と、前記素子分離領域３上面に形
成された第１絶縁膜１０と、この第１絶縁膜１０の側面
上及び前記活性領域上に形成された側壁絶縁膜１５，１
６と、前記活性領域２上であって前記側壁絶縁膜１５，
１６が形成された部分以外の領域上に設けられたコンタ
クト電極７，８とを有する半導体装置である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基板へのコ
ンタクト電極を有する半導体装置及びその製造方法に関
し、特に素子分離領域に近接してコンタクト電極が設け
られる高集積化された半導体装置及びその製造方法に関
する。
【０００２】
【従来の技術】半導体装置の高密度化のために、素子分
離領域の形成方法として横方向の広がりの大きいＬＯＣ
ＯＳ法に代わり、半導体基板中に溝を掘りそこへ絶縁膜
を埋設する方法（以下ＳＴＩ（Shallow Trench Isola
tion）という）が使われてきている。
【０００３】従来技術例として、ＳＴＩを有するＭＯＳ
トランジスタの断面図を図１４に示す。
【０００４】ここでは、半導体基板７０中に素子分離領
域７１が埋め込まれて、ＳＴＩを形成している。
【０００５】素子分離領域７１の間の半導体基板７０上
にはゲート電極７２が形成されている。ゲート電極７２
と素子分離領域７１の間の半導体基板７０表面付近に
は、ソース領域７３、ドレイン領域７４が形成されてい
る。
【０００６】ゲート電極７２は、半導体基板表面上に直
接形成されたゲート酸化膜７５、このゲート酸化膜７５
上に形成された多結晶シリコン層７６、この多結晶シリ
コン層７６上に形成されたタングステン層７７、このタ
ングステン層７７上に形成されたキャップ絶縁膜７８を
有していて、このゲート電極７２の側面にはゲート側壁
絶縁膜７９が形成されている。
【０００７】半導体基板７０上には、ゲート側壁絶縁膜
７９と同等の膜厚のシリコン窒化膜９０、この上に層間
膜として第１ＢＰＳＧ（ホウ素リンケイ酸ガラス：Boro
n-doped Phosphor-Silicate Glass）膜８０が形成され
ていて、その上に第２ＢＰＳＧ膜８１が形成されてい
て、それらの上表面は平坦になっている。この第２ＢＰ
ＳＧ膜８１の上には、ＴＥＯＳ膜８２が形成されてい
る。
【０００８】この半導体基板１上に形成された第１ＢＰ
ＳＧ膜８０、第２ＢＰＳＧ膜８１、ＴＥＯＳ膜８２中に
コンタクトホールが形成されていて、その内部にタング
ステンなどがコンタクト孔を埋め込むように形成され
て、コンタクトプラグがソース領域７３に接続して、ソ
ースコンタクトプラグ８３、ドレイン領域７４に接続し
て、ドレインコンタクトプラグ８４がそれぞれ形成され
ている。
【０００９】次に、図１４乃至図１８を用いて従来の半
導体装置の製造方法を説明する。
【００１０】まず、図１５に示されるようにシリコンか
らなる半導体基板７０を熱酸化し表面に酸化膜（図示せ
ず）、次いでシリコン窒化膜（図示せず）を堆積する。
この上にレジスト（図示せず）を塗布し、素子分離領域
を規定するパターンとなるようにフォトリソグラフィー
を行う。このレジストをマスクとしてＲＩＥ法により、
シリコン窒化膜、酸化膜をエッチングし、レジストを剥
離する。次にシリコン窒化膜をマスクとして、ＲＩＥ法
にて半導体基板７０に素子分離用の所望のＳＴＩの高
さ、例えば３００ｎｍ程度の浅い溝を形成し、熱酸化し
たのちＴＥＯＳ酸化膜（図示せず）を堆積する。
【００１１】次に、ＣＭＰ法やウエットエッチングを用
いてＳＴＩ以外では半導体基板７０の表面が露出するま
でＴＥＯＳ酸化膜全体の表面をエッチングし、シリコン
窒化膜を剥離して、素子分離領域７１を形成する。
【００１２】次に、半導体基板７０の表面に犠牲酸化膜
（図示せず）をつけ、イオン注入にて第一導電型のウエ
ル（図示せず）を作成する。トランジスタの閾値電圧を
制御するため、第一導電型のチャネルインプラをドープ
する。ダメージを受けた犠牲酸化膜を剥離し、新たにゲ
ート酸化膜７５を形成し、燐をドープした多結晶シリコ
ン７６、タングステンシリサイド層７７、シリコン窒化
膜からなる絶縁膜７８を順に堆積させ、フォトリソグラ
フィーにより所望のパターンのレジスト１００を形成す
る。
【００１３】次に、図１６に示されるようにＲＩＥ法に
より、絶縁膜７８、タングステンシリサイド層７７、多
結晶シリコン層７６をエッチングし、ゲート電極７２を
形成する。次に第二導電型のイオンを注入してソース領
域７３、ドレイン領域７４を形成する。
【００１４】次に、図１７に示されるようにフォトリソ
グラフィーを行ない、シリコン窒化膜からなる絶縁膜を
堆積してゲート側壁絶縁膜７９及び半導体基板７０上に
シリコン窒化膜９０を形成する。
【００１５】次に、シリコン窒化膜９０上に層間絶縁膜
である第１ＢＰＳＧ層８０を形成する。次に、この第１
ＢＰＳＧ層８０及びゲート電極７２上に層間絶縁膜であ
る第２ＢＰＳＧ層８１、ＴＥＯＳなどからなる酸化膜８
２を堆積させる。
【００１６】次に、図１８に示されるようにフォトリソ
グラフィーにて、レジスト８５を形成して、ソース領域
７３、ドレイン領域７４に接続するコンタクトのための
パターンニングを行って開口８６を形成して、ＲＩＥ法
にて酸化膜８２、第１ＢＰＳＧ層８０、第２ＢＰＳＧ層
８１、シリコン窒化膜９０をエッチングし、半導体基板
７０表面を露出させて、コンタクト孔８７を形成する。
【００１７】次に、図１４に示されるようにバリアメタ
ル、タングステンを堆積させた後、酸化膜でタングステ
ンの削りがストップするような条件にてＣＭＰを行な
い、ソースコンタクト８３、ドレインコンタクト８４を
形成する。
【００１８】なお、特開２０００−７７５３５号公報の
図１乃至図４などには、素子分離領域上にゲート状電極
又は絶縁膜を形成して、集積度を向上させる技術が記載
されている。また、特開平１０−７４８３２号公報図２
乃至図１１には、半導体基板表面から素子分離領域を突
出させ、その周囲をシリコン窒化膜で覆って、合わせ余
裕を取らずにコンタクト孔を形成することのできる高集
積化された半導体装置を提供する技術が記載されてい
る。
【００１９】
【発明が解決しようとする課題】以上のような従来の半
導体装置では、以下の課題が生じる。
【００２０】図１４に示されるようにソース領域７３、
ドレイン領域７４へ接続するソースコンタクトプラグ８
３、ドレインコンタクトプラグ８４の孔を開けた際、そ
のコンタクトプラグと素子分離領域７１までの余裕Ｘを
十分とっていないと、マスクの合わせずれや、コンタク
ト径の寸法バラツキなどがあった場合、図１９に示され
るようにソースコンタクトプラグ８３、ドレインコンタ
クトプラグ８４のコンタクト孔が素子分離領域７１にか
かってしまう。
【００２１】すなわち、素子分離領域を形成している絶
縁膜と半導体基板７０上の第１ＢＰＳＧ膜８０、第２Ｂ
ＰＳＧ膜８１、絶縁膜８２とが同じ材料で形成されてい
ると、コンタクト孔をエッチングで形成する際に、素子
分離領域７１内に埋め込まれた絶縁膜を掘ってしまう。
【００２２】このため、素子分離領域７１内がシリコン
酸化膜などで形成され、半導体基板７０上の第１ＢＰＳ
Ｇ膜８０、第２ＢＰＳＧ膜８１、絶縁膜８２と同様の物
質である場合、合わせずれを起こした時にコンタクト孔
をエッチングで形成する際に素子分離領域７１内の埋め
込み絶縁膜を掘ってしまうため、ソース領域７３、ドレ
イン領域７４とそのコンタクトプラグのマスク合わせ余
裕を十分に確保しなければならず、集積度向上の妨げに
なる。
【００２３】ここで、半導体基板材料であるシリコンと
素子分離領域７１に埋め込まれた絶縁膜であるＴＥＯＳ
とでは、ＴＥＯＳの方がエッチングの選択比が大きいの
で、半導体基板表面を露出するまでコンタクトのエッチ
ングを行うと、コンタクトプラグのマスク合わせずれが
あった場合、素子分離領域７１内のＴＥＯＳが相当程度
エッチング除去されてしまう。
【００２４】この場合、素子分離領域７１内に埋め込ま
れた絶縁膜をソース領域７３、ドレイン領域７４の拡散
深さ以上に掘り込んだ場合、コンタクト孔に埋め込まれ
るコンタクトプラグ８３，８４は、素子分離領域７１内
に露出した半導体基板７０に接続され、かつ、ソース領
域７３、ドレイン領域７４にもそれぞれの上面で接続さ
れていることになり、半導体基板７０とソース領域７
３、ドレイン領域７４がショートしてしまい、ＭＯＳト
ランジスタは正常な動作ができなくなる。なお、図１９
では、ソース領域７３のみにショートが生じている場合
が示されているが、ドレイン領域でも同様の問題が生
じ、両方の領域で同時に問題が生じる場合もある。
【００２５】そのため、前に述べたように、コンタクト
プラグと素子分離領域までの余裕分を考慮してレイアウ
トしなければならず、高集積化・高密度化の妨げとな
る。すなわち、合わせ余裕Ｘは例えば、１００ｎｍ以上
程度は必要となる。
【００２６】なお、特開２０００−７７５３５号公報記
載の技術では、図１（ａ）、図２（ａ）（ｂ）、図４
（ａ）などに記載された素子分離領域上にダミーゲート
を形成する際には、ダミーゲートの幅は素子分離領域の
幅よりも小さく形成されていて、素子分離領域とダミー
ゲートとは自己整合的には形成されていないため、合わ
せずれが生じ、ダミーゲートを設けてもその集積度向上
効果には限界がある。
【００２７】さらに、特開２０００−７７５３５号公報
の図１（ｂ）、図２（ｃ）などに記載された素子分離領
域上にシリコン窒化膜を形成する際には、半導体基板全
面に形成したシリコン窒化膜をコンタクト形成時にエッ
チングしているだけであって、素子分離領域とシリコン
窒化膜とは自己整合されておらず、合わせずれが生じ、
集積度向上効果には同様に限界がある。
【００２８】また、特開平１０−７４８３２号公報の図
２乃至図１１などに記載された技術では、半導体基板表
面から素子分離領域を突出し、ゲートがその突出した素
子分離領域上を通過していて、ゲート膜厚が場所により
異なる。さらに、不純物拡散層を隣接するトランジスタ
で共有化しているため、各トランジスタを素子分離領域
にて分離していないことから、汎用性には限界がある。
【００２９】さらに従来技術においては、半導体基板中
に設けられた活性領域へのコンタクトが設けられる場
合、ゲート周辺に設けられるコンタクトと同様に、合わ
せ余裕が必要である。この合わせ余裕を見込んで、コン
タクトが設けられる活性領域は面積を大きく形成してお
く必要があり、このことが半導体装置の高集積化の妨げ
となっていた。
【００３０】本発明の目的は以上のような従来技術の課
題を解決することにある。
【００３１】特に、本発明の目的は、フォトリソグラフ
ィー工程での合わせずれや寸法のバラツキなどによる素
子分離領域への落ち込みを防止し、コンタクトプラグと
素子分離領域との間に余裕をとる必要なく、各活性領域
を絶縁分離し、高集積・高密度化された半導体装置及び
その製造方法を提供することにある。
【００３２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は、半導体基板と、この半導体
基板内に埋め込まれた素子分離領域と、この素子分離領
域で囲まれ、前記半導体基板内に形成された不純物が拡
散されている活性領域と、前記素子分離領域上面に形成
された第１絶縁膜と、この第１絶縁膜の側面上及び前記
活性領域上に形成された側壁絶縁膜と、前記活性領域上
であって前記側壁絶縁膜が形成された部分以外の領域上
に設けられたコンタクト電極とを有する半導体装置であ
る。
【００３３】さらに本発明の第２の特徴は、半導体基板
と、この半導体基板内に埋め込まれた素子分離領域と、
この素子分離領域で囲まれ、前記半導体基板内に形成さ
れた不純物が拡散されている活性領域と、前記素子分離
領域上面にこの素子分離領域と自己整合で形成された第
１絶縁膜と、この第１絶縁膜の側面上であり、かつ、前
記活性領域上に形成された側壁絶縁膜と、前記活性領域
上に形成されたゲート電極と、このゲート電極側面に形
成されたゲート側壁絶縁膜と、前記活性領域上であって
前記側壁絶縁膜及びゲート側壁絶縁膜に自己整合で形成
されたコンタクト電極とを有する半導体装置である。
【００３４】さらに本発明の第３の特徴は、半導体基板
と、この半導体基板内に埋め込まれた素子分離領域と、
この素子分離領域で囲まれ、前記半導体基板内に形成さ
れた不純物が拡散されている活性領域と、前記素子分離
領域上面にこの素子分離領域と自己整合で形成された第
１絶縁膜と、この第１絶縁膜の側面上であり、かつ、前
記活性領域上に形成された側壁絶縁膜と、前記活性領域
上の一方向に連続して活性領域の両端まで覆い、かつ、
その一方向上で前記素子分離領域上に形成されて、前記
活性領域をソース、ドレイン領域に区分するゲート電極
と、このゲート電極側面に形成されたゲート側壁絶縁膜
と、前記活性領域上であって前記側壁絶縁膜及びゲート
側壁絶縁膜に自己整合で形成されたコンタクト電極とを
有する半導体装置である。
【００３５】さらに、本発明の第４の特徴は、半導体基
板にマスクを用いてトレンチ溝を形成する工程と、前記
トレンチ溝の内部を第１の絶縁膜で充填する工程と、埋
め込まれた前記第１の絶縁膜を前記半導体基板の表面近
傍の所望の位置までエッチバックする工程と、前記第１
の絶縁膜の上部であり前記マスクの開口部に第２の絶縁
膜を充填する工程と、前記第２の絶縁膜で囲まれた前記
半導体基板中に不純物を拡散して、活性領域を形成する
工程と、前記第２の絶縁膜の側面に第３の絶縁膜側壁を
形成する工程と、全面に前記第３の絶縁膜側壁よりもエ
ッチングレートが大きい第４の絶縁膜を形成する工程
と、前記第４の絶縁膜中に前記第３の絶縁膜側壁及び前
記活性領域を露出させて開口を形成する工程と、前記開
口部に導電層を形成して前記活性領域に接続させる工程
とを有する半導体装置の製造方法である。
【００３６】
【発明の実施の形態】次に，図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。ただし、図面は模式的なものであり，厚みと平面寸
法との関係、各層の厚みの比率等は、現実のものとは異
なる。従って、具体的な厚みや寸法は以下の説明を参酌
して判断すべきものである。また、図面相互間において
も互いの寸法の関係や比率が異なる部分が含まれてい
る。
【００３７】（第１の実施の形態）本実施の形態を図１
を用いて説明する。図１（Ａ）には、本実施の形態の半
導体装置の上面図が示される。この図１（Ａ）中のＡ−
Ｂ線上での断面図が図１（Ｂ）に示される。図１（Ａ）
中のＣ−Ｄ線上での断面図が図１（Ｃ）に示される。
【００３８】図１（Ａ）では、半導体基板１中に不純物
が注入された活性領域２が形成されている。この活性領
域２を取り囲むように素子分離領域３が半導体基板１上
に形成されている。活性領域２の中央部を縦断して、ゲ
ート電極４が活性領域２上に形成されていて、ゲート電
極４の端部は素子分離領域３上にまで延びて形成されて
いる。
【００３９】このゲート電極４により、素子分離領域３
は左右の領域に分離され、例えばゲート電極４の左側の
活性領域２はソース領域５、右側の領域はドレイン領域
６となり、ゲート電極４下の半導体基板１表面付近には
チャネルが形成されて、ＭＯＳトランジスタが構成され
る。なお、この図１（Ａ）では、中央の活性領域２上に
のみゲート電極が形成されているが、半導体装置におい
ては、多数の活性領域が形成され、それぞれ必要な複数
の箇所にゲート電極が多数形成されている。
【００４０】ソース領域５上には、ソースコンタクトプ
ラグ７が２つ形成されている。ドレイン領域６上には、
ドレインコンタクトプラグ８が２つ形成されている。な
お、ソース領域５、ドレイン領域６に設けられるコンタ
クトの個数はコンタクト径の大きさや必要なコンタクト
抵抗値、ソース領域５、ドレイン領域６の面積などを考
慮して、ソース・ドレイン領域それぞれ最低１つ以上で
複数個設けることが可能である。
【００４１】ゲート電極４の一方の端部には、ゲートコ
ンタクトプラグ９が形成されていて、上部の配線層など
へ接続されている。
【００４２】次に、図１（Ｂ）の断面図に示される半導
体装置の構成を説明する。ここでは、半導体基板１中に
素子分離領域３が埋め込まれて、ＳＴＩを形成してい
る。半導体基板１中に絶縁物が埋め込まれた溝の深さは
例えば約３００ｎｍ程度である。この絶縁物は例えばＴ
ＥＯＳ膜などの二酸化珪素を主成分とする膜などが利用
される。溝の幅は例えば約２５０ｎｍ〜３００ｎｍ程度
以上である。素子分離領域に囲まれた半導体基板１上に
はゲート電極４が形成されている。
【００４３】この素子分離領域３の真上には、この素子
分離領域３と自己整合で形成された窒化珪素を主成分と
するシリコン窒化膜１０が形成されている。このシリコ
ン窒化膜１０の高さはゲート電極４の高さと同一であ
り、その幅は素子分離領域３と同一となっている。
【００４４】ゲート電極４と素子分離領域３の間の半導
体基板１表面付近には、ソース領域５、ドレイン領域６
が形成されている。
【００４５】ゲート電極４は、半導体基板表面上に直接
形成されたゲート酸化膜１１、このゲート酸化膜１１上
に形成された多結晶シリコン層１２、この多結晶シリコ
ン層１２上に形成されたタングステン層１３、このタン
グステン層１３上に形成されたキャップ絶縁膜１４を有
していて、このゲート電極４の側面にはゲート側壁絶縁
膜１５が形成されている。このゲート電極４の高さは例
えば約３５０ｎｍ以上程度である。
【００４６】ゲート側壁絶縁膜１５は例えばシリコン窒
化膜からなり、膜厚を例えば約３５ｎｍ程度で形成され
ている。
【００４７】ここで、ゲート酸化膜は膜厚を例えば約
０．５ｎｍ〜１０ｎｍのシリコン酸化膜又はシリコン酸
窒化膜で形成されている。
【００４８】ゲート側壁絶縁膜１５と同じ組成、同じ厚
さの側壁絶縁膜１６が素子分離領域３上のシリコン窒化
膜１０表面に形成されている。
【００４９】多結晶シリコン層１２は、膜厚を例えば約
８０ｎｍ程度で形成されている。
【００５０】タングステン層１３は、膜厚を例えば約５
５ｎｍ程度で形成されている。なお、タングステン層を
用いずともゲート電極は形成できる。
【００５１】キャップ絶縁膜１４は例えばシリコン窒化
物を用いていて例えば膜厚が約２００ｎｍ程度で形成さ
れている。
【００５２】半導体基板１上には、シリコン窒化膜２０
が形成されていて、その上に層間膜として第１ＢＰＳＧ
膜１７が形成されていて、その上に第２ＢＰＳＧ膜１８
が形成されていて、それらの上表面は平坦になってい
る。この第２ＢＰＳＧ膜１８の上には、酸化珪素を主成
分とするＴＥＯＳ膜１９が形成されている。
【００５３】この半導体基板１上に形成された第１ＢＰ
ＳＧ膜１７、第２ＢＰＳＧ膜１８、ＴＥＯＳ膜１９中に
コンタクトホールが形成されていて、その内部にバリア
メタル（図示せず）が例えばチタンなどを用いて例えば
約３０ｎｍ〜４０ｎｍ程度の膜厚で形成されている。こ
のバリアメタル表面上に、タングステンがコンタクト孔
を埋め込むように形成されて、コンタクトプラグがソー
ス領域５に接続して、ソースコンタクトプラグ７、ドレ
イン領域６に接続して、ドレインコンタクトプラグ８が
それぞれ形成されている。
【００５４】図１（Ｃ）に示される断面図の構造では、
半導体基板１中に素子分離領域３が形成されている。こ
の素子分離領域３で囲まれた半導体基板１上表面には不
純物が注入されて、活性領域２が形成されている。この
活性領域２上と素子分離領域３の一部上に、ゲート絶縁
膜１１、多結晶シリコン層１２、タングステン層１３、
キャップ絶縁膜１４が順次積層されて、ゲート電極４が
形成されている。
【００５５】このゲート電極４の両端部は素子分離領域
３上に形成されていて、側面はシリコン窒化膜１０で覆
われている。
【００５６】ゲート電極４の一端にはゲートコンタクト
プラグ９が接続されていて、ゲートが他の配線などに接
続されている。
【００５７】図１（Ｃ）に示されるように、Ｃ−Ｄ線上
では、ゲート電極４は活性領域２から外側の素子分離領
域３上にまで延在して、ゲート電極４下にチャネルを形
成している。素子分離領域３上ではこのゲート電極４の
両端部を覆うようにシリコン窒化膜１０が形成されてい
る。
【００５８】また、ゲート電極４は素子分離領域３の上
でも、活性領域２の上でも同じ膜厚となっていて、その
底面及び上面は平坦になっているため、汎用性の高いＭ
ＯＳトランジスタを得ることができる。
【００５９】また、素子分離領域３は半導体基板１から
突出せず、半導体基板上表面と同一平面上にその上表面
が一致して形成されている。
【００６０】このような構成の半導体装置とすること
で、トランジスタゲートと素子分離領域の両方に対し
て、自己整合的にコンタクトプラグを形成することで寸
法バラツキや合わせずれによる素子分離領域への落ち込
みを防止でき高集積化ができる。
【００６１】さらに、ゲート電極の上表面を平坦にし
て、ゲート電極膜厚を均一にすることで、ゲート電極の
異なる位置においてもゲート特性の均一化を維持してい
る。
【００６２】また、素子分離領域を半導体基板から突出
させていないので、素子分離領域上にもゲート電極を段
差を生じさせずに形成できる。
【００６３】また、素子分離領域とその上のシリコン窒
化膜とが自己整合的に形成されていて、位置合わせずれ
が生じることがない。このため、コンタクトプラグ形成
のための合わせ余裕を持たせる必要がないので、高集積
化が図られる。
【００６４】ここで、半導体基板１はその中に半導体基
板と逆導電型のウエルが表面付近に形成されていてもよ
い。さらに逆導電型のウエル上にさらに半導体基板と同
一導電型の別のウエルが形成されていてもよい。
【００６５】次に、本実施の形態の半導体装置の製造方
法を図１乃至図１２を用いて説明する。
【００６６】図２及至図１２は図１（Ｂ）における断面
での製造工程を示した図である。
【００６７】まず、図２に示されるようにシリコンから
なる第１導電型の半導体基板１上に熱酸化膜３０、シリ
コン窒化膜３１、絶縁膜３２を順次積層する。
【００６８】次に、レジスト３３を塗布し、フォトリソ
グラフィーにて、所望のパターンをつけて、素子分離領
域形成予定領域上に開口部３４を設ける。ここで、絶縁
膜３２は窒化物ではない酸化物であることが必要であ
る。窒化物であると後の工程において形成されるシリコ
ン窒化物層との選択比が取れなくなるため、この絶縁膜
３２には適用することはできない。
【００６９】ここで、熱酸化膜３０、シリコン窒化膜３
１、絶縁膜３２の膜の総和が例えば約３５０ｎｍ以上と
なるように形成する。この各層の膜厚の総和は後の工程
で形成されるゲート電極の高さとほほ等しく形成するこ
とが必要である。
【００７０】また、レジスト３３に形成されるＳＴＩ形
成用の開口部３４の幅は例えば約２５０ｎｍ〜３００ｎ
ｍ程度となるようする。
【００７１】次に図３に示されるようにＲＩＥ法にて半
導体基板１まで上記した３層をエッチングしたのちレジ
ストを除去する。
【００７２】次に、シリコン窒化膜３１、絶縁膜３２を
マスクとしてＲＩＥ法にて半導体基板１を所望の深さま
でエッチングし素子分離領域となる溝３５を形成する。
この溝の深さは例えば約３００ｎｍ程度に設定する。
【００７３】次に、図４に示されるようにＲＩＥ法によ
って行われたエッチング時のダメージを除去するため軽
く熱酸化して、薄い酸化膜（図示せず）を例えば、約
０.０１３μｍ程度で形成する。この軽い熱酸化は所望
の膜厚になるまで、例えば約９００℃〜１０００℃の熱
を６分３０秒ほど加えることで行える。
【００７４】次に、この溝に酸化膜を埋め込み、半導体
基板１の表面と同じ高さあたりまで酸化膜をＣＭＰ、ウ
エットエッチング、ＲＩＥなどを用いてエッチングし
て、素子分離領域３を半導体基板１中に形成する。
【００７５】次に図５に示されるように先に形成した素
子分離領域３の上にシリコン窒化物を堆積し、絶縁膜３
２の高さまで酸化物である絶縁膜３２をストッパーとし
て用いて、ＲＩＥを用いてエッチングして、シリコン窒
化膜１０を形成する。
【００７６】次にトランジスタゲートの形成例を説明す
る。図６に示されるように、レジスト３６を塗布し、フ
ォトリソグラフィーにてパターニングを行ない、開口部
３７を形成する。この開口部３７は、後の工程で形成さ
れるゲート電極の位置の上部に相当する。
【００７７】次に図７に示されるように、レジスト３６
に設けられた開口部３７下に対してＲＩＥ法にて絶縁膜
３２、シリコン窒化膜３１、及び熱酸化膜３０をエッチ
ングし、開口部３８を形成して、レジスト３６を除去す
る。
【００７８】次に、半導体基板１の表面に犠牲酸化膜
（図示せず）を形成し、所望のトランジスタ閾値電圧に
するため、第一導電型の不純物をイオン注入する。
【００７９】次に、図８に示されるように、犠牲酸化膜
を除去した後、ゲート酸化膜１１を形成する。このゲー
ト酸化膜は膜厚を所望の厚さ、例えば約０．５ｎｍ〜１
０ｎｍになるように酸化する。
【００８０】次に、燐をドープした多結晶シリコン１２
を絶縁膜３２の全面の上に堆積し、開口部３８内部にお
いて任意の厚さ、例えば膜厚を約８０ｎｍ程度でになる
までＣＭＰ，ＲＩＥ、ウエットエッチングなどのいずれ
かを用いてエッチングする。
【００８１】次に、タングステン層１３を多結晶シリコ
ン層１２及び絶縁膜３２の全面の上に堆積し、開口部３
８内部において任意の厚さ、例えば膜厚を約５５ｎｍ程
度でになるまでＣＭＰ，ＲＩＥ、ウエットエッチングな
どのいずれかを用いてエッチングする。
【００８２】なお、ゲートはタングステン層を用いずと
も形成できるが、ゲート幅が小さい場合には、タングス
テンをゲートに用いることがゲートの抵抗を減少させる
などの点から好ましい。ここで、タングステン層に代え
て、タングステンシリサイドなどの金属シリサイド層を
ゲートに用いることもできる。
【００８３】次に、シリコン窒化物を、タングステン層
１３及び絶縁膜３２全面の上に堆積し、開口部３８内部
において任意の厚さ、例えば膜厚を約２００ｎｍ程度で
になるまでＣＭＰ，ＲＩＥ、ウエットエッチングなどの
いずれかを用いてエッチングして、キャップ絶縁膜１４
を形成する。このように各層を絶縁膜３２の開口部３８
の中に埋め込み、ゲート電極４を形成する。
【００８４】次に図９に示されるように、素子分離領域
３上のシリコン窒化膜１０の両脇やゲート電極４の両脇
の絶縁膜３２、シリコン窒化膜３１、及び熱酸化膜３０
を除去し、ソース・ドレインを形成するために犠牲酸化
膜を形成し、第二導電型の不純物をイオン注入して、ソ
ース領域５及びドレイン領域６を形成する。
【００８５】ここで、半導体基板上の熱酸化膜３０、こ
の熱酸化膜３０上のシリコン窒化膜３１、このシリコン
窒化膜３１上のＢＰＳＧなどの絶縁膜３２を除去する際
に、素子分離領域３上のシリコン窒化膜１０の表面やゲ
ート電極４の表面も若干除去される。なぜならば、半導
体基板１上にある除去されるシリコン窒化膜３１と同じ
組成のシリコン窒化膜１０が素子分離領域３上やゲート
電極４のキャップ絶縁膜１４にも用いられているからで
ある。
【００８６】次に、図１０に示されるように素子分離領
域３上のシリコン窒化膜１０の側壁及び上面上にシリコ
ン窒化膜の絶縁膜からなる側壁絶縁膜１６を形成する。
同時にゲート電極４の側壁及び上面上にシリコン窒化膜
の絶縁膜からなるゲート側壁絶縁膜１５を形成する。さ
らに、同時に半導体基板１の表面上にシリコン窒化膜２
０を側壁絶縁膜１６及びゲート側壁絶縁膜１５と同程度
の厚さで形成する。ここでは、シリコン窒化膜の絶縁膜
を膜厚を例えば約３５ｎｍ程度で形成する。この工程で
は、半導体基板全面にシリコン窒化膜を堆積する。
【００８７】次に図１１に示されるように、層間絶縁膜
として第１ＢＰＳＧ膜１７及びその上に第２ＢＰＳＧ層
１８を順次堆積し平坦化する。
【００８８】次に、その上にＴＥＯＳ膜１９などの酸化
膜を堆積させる。
【００８９】ここで、後の工程でエッチングされる必要
があるため、第１ＢＰＳＧ膜１７、第２ＢＰＳＧ膜１
８、ＴＥＯＳ膜１９は、ゲート側壁絶縁膜１５や素子分
離領域３上のシリコン窒化膜１０の側壁絶縁膜１６より
もエッチングレートが大きいことが必要で、例えばシリ
コン窒化膜の１０倍以上の選択比を持つ材料を用いるこ
とが好ましい。
【００９０】次に、全面にレジスト３９を全面に形成
し、フォトリソグラフィーにてパターニングした後、開
口部４０を設ける。
【００９１】次に、図１２に示されるようにレジスト３
９の開口部４０下のシリコン窒化膜２０、第１ＢＰＳＧ
膜１７、第２ＢＰＳＧ層１８、ＴＥＯＳ膜１９をＲＩＥ
法にてエッチング除去して、半導体基板１を露出させ
て、レジスト３９の開口部４０下のコンタクト孔４１を
形成し、レジスト３９を除去する。
【００９２】次に、図１（Ｂ）に示されるようにコンタ
クト孔４１にバリアメタルを例えばチタンなどを用いて
例えば約３０ｎｍ〜４０ｎｍ程度の膜厚で形成する。次
に、タングステンをコンタクト孔を埋め込むまで、ＴＥ
ＯＳ膜１９の全面上に堆積させた後、ＴＥＯＳ膜１９を
ストッパーとしてＣＭＰを行って、ＴＥＯＳ膜１９上表
面を露出させて、コンタクト孔４１を埋め込んで、ソー
スコンタクトプラグ７及びドレインコンタクトプラグ８
を形成する。
【００９３】図１（Ｃ）に示された断面での形状は、素
子分離領域３上のシリコン窒化膜１０を一部除去して、
素子分離領域３上にゲート電極４が形成されている。素
子分離領域３で囲まれた半導体基板１中には不純物が注
入された活性領域２となっている。
【００９４】これは、図１（Ｂ）に示される断面図の製
造方法のゲート電極形成のための図７に示される工程に
おいて、ゲート電極４を形成するためのレジスト３６中
の開口部３７を一部、素子分離領域３上にも形成して、
先の工程で形成されたシリコン窒化膜１０を一部除去す
ることで形成される。
【００９５】このように形成した場合、ソース領域、ド
レイン領域のコンタクト孔を開ける時に、ＢＰＳＧ膜１
７，１８、キャップ絶縁膜１４を高選択比のＲＩＥを用
いてエッチングすると、安定したセルフアラインコンタ
クトが実現できる。このため、マスク合わせがずれた場
合でも大き目にコンタクト孔を開けるようにパターニン
グすれば、コンタクトと活性領域との接触面積を減らす
ことなくコンタクト抵抗は維持できる。
【００９６】素子分離領域とその上のシリコン窒化膜１
０とが同一絶縁膜の同一開口部を用いて形成しているた
めに、素子分離領域とその上のシリコン窒化膜とが自己
整合的に形成されていて、位置合わせずれが生じること
がない。このため、コンタクト形成のための合わせ余裕
を持たせる必要がないので、高集積化された半導体装置
の製造が可能である。
【００９７】本実施の形態によれば、活性領域へのコン
タクトプラグを、トランジスタゲートと素子分離領域の
両方に対して、もしくは、素子分離領域に対して、自己
整合的に形成することができる。このため、フォトリソ
グラフィー工程での合わせずれや寸法のバラツキなどに
よって、コンタクトプラグが素子分離領域へ落ち込む現
象を防止できる上に、コンタクトプラグと素子分離領域
との間に余裕をとる必要がない為、高集積・高密度化さ
れた半導体装置及びその製造方法が提供できる。
【００９８】（第２の実施の形態）本実施の形態を図１
３を用いて説明する。
【００９９】図１３（Ａ）は本実施の形態の半導体装置
の上面図である。
【０１００】この図１３（Ａ）中のＥ−Ｆ線上での断面
図が図１３（Ｂ）に示される。
【０１０１】図１３（Ａ）では、半導体基板５０中に不
純物が注入された活性領域５１が形成されている。この
活性領域５１を取り囲むように素子分離領域５２が半導
体基板５０上に形成されている。活性領域５１の中央部
にコンタクトプラグ５３が形成されている。
【０１０２】なお、この図１３（Ａ）では、中央の活性
領域５１上にのみコンタクトプラグ５３が形成されてい
るが、半導体装置においては、多数の活性領域が形成さ
れ、それぞれ必要な複数の箇所にコンタクト電極が多数
形成されている。
【０１０３】なお、活性領域５１に設けられるコンタク
トプラグ５３の個数はコンタクト径の大きさや必要なコ
ンタクト抵抗値、活性領域５１の面積などを考慮して、
複数個設けることが可能である。
【０１０４】次に、図１３（Ｂ）の断面図に示される半
導体装置の構成を説明する。ここでは、半導体基板５０
中に素子分離領域５２が埋め込まれて、ＳＴＩを形成し
ている。半導体基板５０中に絶縁物が埋め込まれた溝の
深さは例えば約３００ｎｍ程度である。この絶縁物は例
えば二酸化珪素を主成分とするＴＥＯＳ膜などが利用さ
れる。溝の幅は例えば約２５０ｎｍ〜３００ｎｍ程度以
上である。
【０１０５】この素子分離領域５２の真上には、この素
子分離領域５２と自己整合で形成された窒化珪素を主成
分とするシリコン窒化膜５４が形成されている。このシ
リコン窒化膜５４の高さは他の領域に形成されるゲート
電極の高さと同一であり、その幅は素子分離領域５２と
同一となっている。
【０１０６】活性領域５１中には、不純物が注入されて
いる。
【０１０７】他の部分に形成されるゲート電極のゲート
側壁絶縁膜と同じ組成、同じ厚さの側壁絶縁膜５５が素
子分離領域５２上のシリコン窒化膜５４表面に形成され
ている。
【０１０８】半導体基板５０上には、シリコン窒化膜２
０が形成されていて、その上に層間膜として第１ＢＰＳ
Ｇ膜１７が形成されていて、その上に第２ＢＰＳＧ膜１
８が形成されていて、それらの上表面は平坦になってい
る。この第２ＢＰＳＧ膜１８の上には、二酸化珪素を主
成分とするＴＥＯＳ膜１９が形成されている。
【０１０９】この半導体基板１上に形成された第１ＢＰ
ＳＧ膜１７、第２ＢＰＳＧ膜１８、ＴＥＯＳ膜１９中に
コンタクトホールが形成されていて、その内部にバリア
メタル（図示せず）が例えばチタンなどを用いて例えば
約３０ｎｍ〜４０ｎｍ程度の膜厚で形成されている。こ
のバリアメタル表面上に、タングステンがコンタクト孔
を埋め込むように形成されて、コンタクトプラグ５３が
活性領域５１に接続して、隣接する２つの素子分離領域
５２上のシリコン窒化膜５４の側壁絶縁膜５５に接して
形成されている。
【０１１０】また、素子分離領域５２は半導体基板５０
から突出せず、半導体基板上表面と同一平面上にその上
表面が一致して形成されている。
【０１１１】本実施の形態の製造方法は第１の実施の形
態における製造方法とほぼ同様に行うことで実現され
る。すなわち、第１の実施の形態における図６乃至図８
に示されたゲート電極を形成する工程を行わずに、２つ
の素子分離領域間に１つのコンタクトプラグを形成する
製造方法として実現できる。
【０１１２】このような構成の半導体装置とすること
で、素子分離領域に対して、自己整合的にコンタクトプ
ラグを形成することで寸法バラツキや合わせずれによる
素子分離領域への落ち込みを防止でき高集積化ができ
る。
【０１１３】また、素子分離領域とその上のシリコン窒
化膜とが自己整合的に形成されていて、位置合わせずれ
が生じることがない。このため、コンタクトプラグ形成
のための合わせ余裕を持たせる必要がないので、高集積
化が図られる。
【０１１４】ここで、半導体基板５０はその中に半導体
基板と逆導電型のウエルが表面付近に形成されていても
よい。さらに逆導電型のウエル上にさらに半導体基板と
同一導電型の別のウエルが形成されていてもよい。
【０１１５】本実施の形態によれば、活性領域へのコン
タクトプラグを、素子分離領域に対して、自己整合的に
形成することで、フォトリソグラフィー工程での合わせ
ずれや寸法のバラツキなどによる素子分離領域への落ち
込みを防止できる上に、コンタクトプラグと素子分離領
域との間に余裕をとる必要がない為、活性領域の面積を
縮小でき、高集積・高密度化された半導体装置及びその
製造方法が提供できる。
【０１１６】
【発明の効果】本発明によれば、フォトリソグラフィー
工程での合わせずれや寸法のバラツキなどによる素子分
離領域への落ち込みを防止できる上に、コンタクトプラ
グと素子分離領域との間に余裕をとる必要がなく、各活
性領域を絶縁分離できる為、高集積・高密度化された半
導体装置及びその製造方法が提供できる。
【図面の簡単な説明】
【図１】 （Ａ）は本発明の第１の実施の形態にかかる
半導体装置を示す上面図であり、（Ｂ）は本発明の第１
の実施の形態にかかる半導体装置を示す図１（Ａ）にお
ける“Ａ−Ｂ”線上での断面図であり、（Ｃ）は本発明
の第１の実施の形態にかかる半導体装置を示す図１
（Ａ）における“Ｃ−Ｄ”線上での断面図である。
【図２】 本発明の第１の実施の形態にかかる半導体装
置の製造方法の一工程を示す断面図。
【図３】 本発明の第１の実施の形態にかかる半導体装
置の製造方法の一工程を示す断面図。
【図４】 本発明の第１の実施の形態にかかる半導体装
置の製造方法の一工程を示す断面図。
【図５】 本発明の第１の実施の形態にかかる半導体装
置の製造方法の一工程を示す断面図。
【図６】 本発明の第１の実施の形態にかかる半導体装
置の製造方法の一工程を示す断面図。
【図７】 本発明の第１の実施の形態にかかる半導体装
置の製造方法の一工程を示す断面図。
【図８】 本発明の第１の実施の形態にかかる半導体装
置の製造方法の一工程を示す断面図。
【図９】 本発明の第１の実施の形態にかかる半導体装
置の製造方法の一工程を示す断面図。
【図１０】 本発明の第１の実施の形態にかかる半導体
装置の製造方法の一工程を示す断面図。
【図１１】 本発明の第１の実施の形態にかかる半導体
装置の製造方法の一工程を示す断面図。
【図１２】 本発明の第１の実施の形態にかかる半導体
装置の製造方法の一工程を示す断面図。
【図１３】 （Ａ）は本発明の第２の実施の形態にかか
る半導体装置を示す上面図であり、（Ｂ）は本発明の第
２の実施の形態にかかる半導体装置を示す図１３（Ａ）
における“Ｅ−Ｆ”線上での断面図である。
【図１４】 従来の半導体装置を示す断面図。
【図１５】 従来の半導体装置の製造方法の一工程を示
す断面図。
【図１６】 従来の半導体装置の製造方法の一工程を示
す断面図。
【図１７】 従来の半導体装置の製造方法の一工程を示
す断面図。
【図１８】 従来の半導体装置の製造方法の一工程を示
す断面図。
【図１９】 従来の半導体装置の課題を示す断面図。
【符号の説明】
１，５０ 半導体基板 ２，５１ 活性領域 ３，５２ 素子分離領域 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ ソースコンタクトプラグ ８ ドレインコンタクトプラグ ９ ゲートコンタクトプラグ １０，２０、３１，５４ シリコン窒化膜 １１ ゲート酸化膜 １２ 多結晶シリコン層 １３ タングステン層 １４ キャップ絶縁膜 １５ ゲート側壁絶縁膜 １６，５５ 側壁絶縁膜 １７ 第１ＢＰＳＧ膜 １８ 第２ＢＰＳＧ膜 １９ ＴＥＯＳ膜 ３０ 熱酸化膜 ３２ 絶縁膜 ３３，３６，３９ レジスト ３４，３７，３８、４０ 開口部 ３５ 溝 ４１ コンタクト孔 ５３ コンタクトプラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/08 １０２Ｄ 27/088 29/78 ３０１Ｙ 27/08 ３３１ ３０１Ｒ Ｆターム(参考） 4M104 BB01 BB14 BB40 CC01 DD03 DD04 DD08 DD16 DD17 DD19 FF17 FF22 GG09 GG10 GG14 HH14 5F032 AA12 AA35 AA45 AA77 AA79 BA01 CA03 CA17 DA22 DA28 DA33 DA78 5F033 HH04 HH19 HH28 JJ18 JJ19 KK01 LL04 NN07 NN40 QQ09 QQ10 QQ13 QQ19 QQ37 QQ48 QQ58 QQ65 RR04 RR06 RR15 SS04 TT07 TT08 XX03 XX15 5F048 AA01 AA04 AA07 AC01 BB06 BB08 BB09 BB12 BD04 BE02 BF11 BF15 BF16 BG13 BG14 DA19 DA27 5F140 AA14 AA39 AA40 BC06 BD09 BE07 BF04 BF11 BF17 BF18 BF60 BG08 BG14 BG22 BG36 BG40 BG50 BJ07 BJ11 BJ17 BJ27 BK27 CB04 CB10 CC01 CC03 CC07 CC15 CE07 CE20

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、 この半導体基板内に埋め込まれた素子分離領域と、 この素子分離領域で囲まれ、前記半導体基板内に形成さ
    れた不純物が拡散されている活性領域と、 前記素子分離領域上面に形成された第１絶縁膜と、 この第１絶縁膜の側面上及び前記活性領域上に形成され
    た側壁絶縁膜と、 前記活性領域上であって前記側壁絶縁膜が形成された部
    分以外の領域上に設けられたコンタクト電極とを有する
    ことを特徴とする半導体装置。
  2. 【請求項２】半導体基板と、 この半導体基板内に埋め込まれた素子分離領域と、 この素子分離領域で囲まれ、前記半導体基板内に形成さ
    れた不純物が拡散されている活性領域と、 前記素子分離領域上面にこの素子分離領域と自己整合で
    形成された第１絶縁膜と、 この第１絶縁膜の側面上であり、かつ、前記活性領域上
    に形成された側壁絶縁膜と、 前記活性領域上に形成されたゲート電極と、 このゲート電極側面に形成されたゲート側壁絶縁膜と、 前記活性領域上であって前記側壁絶縁膜及びゲート側壁
    絶縁膜に自己整合で形成されたコンタクト電極とを有す
    ることを特徴とする半導体装置。
  3. 【請求項３】半導体基板と、 この半導体基板内に埋め込まれた素子分離領域と、 この素子分離領域で囲まれ、前記半導体基板内に形成さ
    れた不純物が拡散されている活性領域と、 前記素子分離領域上面にこの素子分離領域と自己整合で
    形成された第１絶縁膜と、 この第１絶縁膜の側面上であり、かつ、前記活性領域上
    に形成された側壁絶縁膜と、 前記活性領域上の一方向に連続して活性領域の両端まで
    覆い、かつ、その一方向上で前記素子分離領域上に形成
    されて、前記活性領域をソース、ドレイン領域に区分す
    るゲート電極と、 このゲート電極側面に形成されたゲート側壁絶縁膜と、 前記活性領域上であって前記側壁絶縁膜及びゲート側壁
    絶縁膜に自己整合で形成されたコンタクト電極とを有す
    ることを特徴とする半導体装置。
  4. 【請求項４】前記側壁絶縁膜のエッチングレートよりも
    大きいエッチングレートを有する第２絶縁膜をさらに有
    し、前記第１絶縁膜上に設けられていることを特徴とす
    る請求項１乃至３いずれか１項記載の半導体装置。
  5. 【請求項５】前記ゲート電極が複数の層を有していて、
    その上部層は前記第１絶縁膜と同一物質で形成されてい
    ることを特徴とする請求項２又は３いずれか１項記載の
    半導体装置。
  6. 【請求項６】前記素子分離領域は二酸化珪素を主成分と
    し、前記第１絶縁膜は窒化珪素を主成分とすることを特
    徴とする請求項１乃至５いずれか１項記載の半導体装
    置。
  7. 【請求項７】前記素子分離領域及び前記第２絶縁膜は二
    酸化珪素を主成分とし、前記第１絶縁膜は窒化珪素を主
    成分とすることを特徴とする請求項４記載の半導体装
    置。
  8. 【請求項８】半導体基板にマスクを用いてトレンチ溝を
    形成する工程と、 前記トレンチ溝の内部を第１の絶縁膜で充填する工程
    と、 埋め込まれた前記第１の絶縁膜を前記半導体基板の表面
    近傍の所望の位置までエッチバックする工程と、 前記第１の絶縁膜の上部であり前記マスクの開口部に第
    ２の絶縁膜を充填する工程と、 前記第２の絶縁膜で囲まれた前記半導体基板中に不純物
    を拡散して、活性領域を形成する工程と、 前記第２の絶縁膜の側面に第３の絶縁膜側壁を形成する
    工程と、 全面に前記第３の絶縁膜側壁よりもエッチングレートが
    大きい第４の絶縁膜を形成する工程と、 前記第４の絶縁膜中に前記第３の絶縁膜側壁及び前記活
    性領域を露出させて開口を形成する工程と、 前記開口部に導電層を形成して前記活性領域に接続させ
    る工程とを有することを特徴とする半導体装置の製造方
    法。
  9. 【請求項９】前記第２の絶縁膜を形成する工程の後に、
    前記第２の絶縁膜で囲まれた前記半導体基板上にゲート
    電極を形成する工程と、 前記活性領域を形成する工程と同時に、前記不純物を前
    記ゲート電極をマスクとして注入する工程と、 前記第３の側壁絶縁膜を形成する工程と同時に前記ゲー
    ト電極側面にゲート側壁絶縁膜を形成する工程とをさら
    に有することを特徴とする請求項８記載の半導体装置の
    製造方法。
  10. 【請求項１０】前記第１の絶縁膜は二酸化珪素を主成分
    とし、前記第２の絶縁膜は窒化珪素を主成分とし、前記
    第３の絶縁膜は二酸化珪素を主成分とすることを特徴と
    する請求項８又は９いずれか１項記載の半導体装置の製
    造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003224269A (ja) * 2001-10-26 2003-08-08 Hewlett Packard Co <Hp> 集積回路を製造するための装置および方法
US6740536B2 (en) * 2001-10-26 2004-05-25 Hewlett-Packard Develpment Corporation, L.P. Devices and methods for integrated circuit manufacturing
US7335255B2 (en) * 2002-11-26 2008-02-26 Semiconductor Energy Laboratory, Co., Ltd. Manufacturing method of semiconductor device
KR100553682B1 (ko) * 2003-03-07 2006-02-24 삼성전자주식회사 게이트 전극을 갖는 반도체 소자 및 그 형성방법
KR100518233B1 (ko) * 2003-10-31 2005-10-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7655986B2 (en) * 2006-12-21 2010-02-02 Intel Corporation Systems and methods for reducing contact to gate shorts
US8048790B2 (en) * 2009-09-17 2011-11-01 Globalfoundries Inc. Method for self-aligning a stop layer to a replacement gate for self-aligned contact integration
KR101936846B1 (ko) * 2012-10-24 2019-01-11 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4929992A (en) * 1985-09-18 1990-05-29 Advanced Micro Devices, Inc. MOS transistor construction with self aligned silicided contacts to gate, source, and drain regions
US4945070A (en) * 1989-01-24 1990-07-31 Harris Corporation Method of making cmos with shallow source and drain junctions
JPH0541378A (ja) * 1991-03-15 1993-02-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5706164A (en) * 1996-07-17 1998-01-06 Vangaurd International Semiconductor Corporation Method of fabricating high density integrated circuits, containing stacked capacitor DRAM devices, using elevated trench isolation and isolation spacers
JP3315321B2 (ja) 1996-08-29 2002-08-19 株式会社東芝 半導体装置とその製造方法および不揮発性半導体記憶装置とその製造方法
JPH1126757A (ja) * 1997-06-30 1999-01-29 Toshiba Corp 半導体装置及びその製造方法
JP3116889B2 (ja) 1998-02-24 2000-12-11 日本電気株式会社 半導体装置の製造方法
JP2000077535A (ja) 1998-09-02 2000-03-14 Hitachi Ltd 半導体装置及びその製造方法
US6077748A (en) * 1998-10-19 2000-06-20 Advanced Micro Devices, Inc. Advanced trench isolation fabrication scheme for precision polysilicon gate control

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