JP2002261277A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2002261277A
JP2002261277A JP2001061448A JP2001061448A JP2002261277A JP 2002261277 A JP2002261277 A JP 2002261277A JP 2001061448 A JP2001061448 A JP 2001061448A JP 2001061448 A JP2001061448 A JP 2001061448A JP 2002261277 A JP2002261277 A JP 2002261277A
Authority
JP
Japan
Prior art keywords
insulating film
semiconductor substrate
element isolation
region
isolation region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001061448A
Other languages
English (en)
Inventor
Kumi Oguchi
くみ 小口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001061448A priority Critical patent/JP2002261277A/ja
Priority to US10/093,788 priority patent/US6573570B2/en
Publication of JP2002261277A publication Critical patent/JP2002261277A/ja
Priority to US10/316,765 priority patent/US6797551B2/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 コンタクト電極と素子分離領域との間に余裕
をとる必要がなく、各活性領域を絶縁分離でき、高集積
・高密度化された半導体装置及びその製造方法を提供す
る。 【解決手段】 半導体基板1と、この半導体基板1内に
埋め込まれた素子分離領域3と、この素子分離領域3で
囲まれ、前記半導体基板1内に形成された不純物が拡散
されている活性領域2と、前記素子分離領域3上面に形
成された第1絶縁膜10と、この第1絶縁膜10の側面
上及び前記活性領域上に形成された側壁絶縁膜15,1
6と、前記活性領域2上であって前記側壁絶縁膜15,
16が形成された部分以外の領域上に設けられたコンタ
クト電極7,8とを有する半導体装置である。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体基板へのコ
ンタクト電極を有する半導体装置及びその製造方法に関
し、特に素子分離領域に近接してコンタクト電極が設け
られる高集積化された半導体装置及びその製造方法に関
する。
【0002】
【従来の技術】半導体装置の高密度化のために、素子分
離領域の形成方法として横方向の広がりの大きいLOC
OS法に代わり、半導体基板中に溝を掘りそこへ絶縁膜
を埋設する方法(以下STI(Shallow Trench Isola
tion)という)が使われてきている。
【0003】従来技術例として、STIを有するMOS
トランジスタの断面図を図14に示す。
【0004】ここでは、半導体基板70中に素子分離領
域71が埋め込まれて、STIを形成している。
【0005】素子分離領域71の間の半導体基板70上
にはゲート電極72が形成されている。ゲート電極72
と素子分離領域71の間の半導体基板70表面付近に
は、ソース領域73、ドレイン領域74が形成されてい
る。
【0006】ゲート電極72は、半導体基板表面上に直
接形成されたゲート酸化膜75、このゲート酸化膜75
上に形成された多結晶シリコン層76、この多結晶シリ
コン層76上に形成されたタングステン層77、このタ
ングステン層77上に形成されたキャップ絶縁膜78を
有していて、このゲート電極72の側面にはゲート側壁
絶縁膜79が形成されている。
【0007】半導体基板70上には、ゲート側壁絶縁膜
79と同等の膜厚のシリコン窒化膜90、この上に層間
膜として第1BPSG(ホウ素リンケイ酸ガラス:Boro
n-doped Phosphor-Silicate Glass)膜80が形成され
ていて、その上に第2BPSG膜81が形成されてい
て、それらの上表面は平坦になっている。この第2BP
SG膜81の上には、TEOS膜82が形成されてい
る。
【0008】この半導体基板1上に形成された第1BP
SG膜80、第2BPSG膜81、TEOS膜82中に
コンタクトホールが形成されていて、その内部にタング
ステンなどがコンタクト孔を埋め込むように形成され
て、コンタクトプラグがソース領域73に接続して、ソ
ースコンタクトプラグ83、ドレイン領域74に接続し
て、ドレインコンタクトプラグ84がそれぞれ形成され
ている。
【0009】次に、図14乃至図18を用いて従来の半
導体装置の製造方法を説明する。
【0010】まず、図15に示されるようにシリコンか
らなる半導体基板70を熱酸化し表面に酸化膜(図示せ
ず)、次いでシリコン窒化膜(図示せず)を堆積する。
この上にレジスト(図示せず)を塗布し、素子分離領域
を規定するパターンとなるようにフォトリソグラフィー
を行う。このレジストをマスクとしてRIE法により、
シリコン窒化膜、酸化膜をエッチングし、レジストを剥
離する。次にシリコン窒化膜をマスクとして、RIE法
にて半導体基板70に素子分離用の所望のSTIの高
さ、例えば300nm程度の浅い溝を形成し、熱酸化し
たのちTEOS酸化膜(図示せず)を堆積する。
【0011】次に、CMP法やウエットエッチングを用
いてSTI以外では半導体基板70の表面が露出するま
でTEOS酸化膜全体の表面をエッチングし、シリコン
窒化膜を剥離して、素子分離領域71を形成する。
【0012】次に、半導体基板70の表面に犠牲酸化膜
(図示せず)をつけ、イオン注入にて第一導電型のウエ
ル(図示せず)を作成する。トランジスタの閾値電圧を
制御するため、第一導電型のチャネルインプラをドープ
する。ダメージを受けた犠牲酸化膜を剥離し、新たにゲ
ート酸化膜75を形成し、燐をドープした多結晶シリコ
ン76、タングステンシリサイド層77、シリコン窒化
膜からなる絶縁膜78を順に堆積させ、フォトリソグラ
フィーにより所望のパターンのレジスト100を形成す
る。
【0013】次に、図16に示されるようにRIE法に
より、絶縁膜78、タングステンシリサイド層77、多
結晶シリコン層76をエッチングし、ゲート電極72を
形成する。次に第二導電型のイオンを注入してソース領
域73、ドレイン領域74を形成する。
【0014】次に、図17に示されるようにフォトリソ
グラフィーを行ない、シリコン窒化膜からなる絶縁膜を
堆積してゲート側壁絶縁膜79及び半導体基板70上に
シリコン窒化膜90を形成する。
【0015】次に、シリコン窒化膜90上に層間絶縁膜
である第1BPSG層80を形成する。次に、この第1
BPSG層80及びゲート電極72上に層間絶縁膜であ
る第2BPSG層81、TEOSなどからなる酸化膜8
2を堆積させる。
【0016】次に、図18に示されるようにフォトリソ
グラフィーにて、レジスト85を形成して、ソース領域
73、ドレイン領域74に接続するコンタクトのための
パターンニングを行って開口86を形成して、RIE法
にて酸化膜82、第1BPSG層80、第2BPSG層
81、シリコン窒化膜90をエッチングし、半導体基板
70表面を露出させて、コンタクト孔87を形成する。
【0017】次に、図14に示されるようにバリアメタ
ル、タングステンを堆積させた後、酸化膜でタングステ
ンの削りがストップするような条件にてCMPを行な
い、ソースコンタクト83、ドレインコンタクト84を
形成する。
【0018】なお、特開2000−77535号公報の
図1乃至図4などには、素子分離領域上にゲート状電極
又は絶縁膜を形成して、集積度を向上させる技術が記載
されている。また、特開平10−74832号公報図2
乃至図11には、半導体基板表面から素子分離領域を突
出させ、その周囲をシリコン窒化膜で覆って、合わせ余
裕を取らずにコンタクト孔を形成することのできる高集
積化された半導体装置を提供する技術が記載されてい
る。
【0019】
【発明が解決しようとする課題】以上のような従来の半
導体装置では、以下の課題が生じる。
【0020】図14に示されるようにソース領域73、
ドレイン領域74へ接続するソースコンタクトプラグ8
3、ドレインコンタクトプラグ84の孔を開けた際、そ
のコンタクトプラグと素子分離領域71までの余裕Xを
十分とっていないと、マスクの合わせずれや、コンタク
ト径の寸法バラツキなどがあった場合、図19に示され
るようにソースコンタクトプラグ83、ドレインコンタ
クトプラグ84のコンタクト孔が素子分離領域71にか
かってしまう。
【0021】すなわち、素子分離領域を形成している絶
縁膜と半導体基板70上の第1BPSG膜80、第2B
PSG膜81、絶縁膜82とが同じ材料で形成されてい
ると、コンタクト孔をエッチングで形成する際に、素子
分離領域71内に埋め込まれた絶縁膜を掘ってしまう。
【0022】このため、素子分離領域71内がシリコン
酸化膜などで形成され、半導体基板70上の第1BPS
G膜80、第2BPSG膜81、絶縁膜82と同様の物
質である場合、合わせずれを起こした時にコンタクト孔
をエッチングで形成する際に素子分離領域71内の埋め
込み絶縁膜を掘ってしまうため、ソース領域73、ドレ
イン領域74とそのコンタクトプラグのマスク合わせ余
裕を十分に確保しなければならず、集積度向上の妨げに
なる。
【0023】ここで、半導体基板材料であるシリコンと
素子分離領域71に埋め込まれた絶縁膜であるTEOS
とでは、TEOSの方がエッチングの選択比が大きいの
で、半導体基板表面を露出するまでコンタクトのエッチ
ングを行うと、コンタクトプラグのマスク合わせずれが
あった場合、素子分離領域71内のTEOSが相当程度
エッチング除去されてしまう。
【0024】この場合、素子分離領域71内に埋め込ま
れた絶縁膜をソース領域73、ドレイン領域74の拡散
深さ以上に掘り込んだ場合、コンタクト孔に埋め込まれ
るコンタクトプラグ83,84は、素子分離領域71内
に露出した半導体基板70に接続され、かつ、ソース領
域73、ドレイン領域74にもそれぞれの上面で接続さ
れていることになり、半導体基板70とソース領域7
3、ドレイン領域74がショートしてしまい、MOSト
ランジスタは正常な動作ができなくなる。なお、図19
では、ソース領域73のみにショートが生じている場合
が示されているが、ドレイン領域でも同様の問題が生
じ、両方の領域で同時に問題が生じる場合もある。
【0025】そのため、前に述べたように、コンタクト
プラグと素子分離領域までの余裕分を考慮してレイアウ
トしなければならず、高集積化・高密度化の妨げとな
る。すなわち、合わせ余裕Xは例えば、100nm以上
程度は必要となる。
【0026】なお、特開2000−77535号公報記
載の技術では、図1(a)、図2(a)(b)、図4
(a)などに記載された素子分離領域上にダミーゲート
を形成する際には、ダミーゲートの幅は素子分離領域の
幅よりも小さく形成されていて、素子分離領域とダミー
ゲートとは自己整合的には形成されていないため、合わ
せずれが生じ、ダミーゲートを設けてもその集積度向上
効果には限界がある。
【0027】さらに、特開2000−77535号公報
の図1(b)、図2(c)などに記載された素子分離領
域上にシリコン窒化膜を形成する際には、半導体基板全
面に形成したシリコン窒化膜をコンタクト形成時にエッ
チングしているだけであって、素子分離領域とシリコン
窒化膜とは自己整合されておらず、合わせずれが生じ、
集積度向上効果には同様に限界がある。
【0028】また、特開平10−74832号公報の図
2乃至図11などに記載された技術では、半導体基板表
面から素子分離領域を突出し、ゲートがその突出した素
子分離領域上を通過していて、ゲート膜厚が場所により
異なる。さらに、不純物拡散層を隣接するトランジスタ
で共有化しているため、各トランジスタを素子分離領域
にて分離していないことから、汎用性には限界がある。
【0029】さらに従来技術においては、半導体基板中
に設けられた活性領域へのコンタクトが設けられる場
合、ゲート周辺に設けられるコンタクトと同様に、合わ
せ余裕が必要である。この合わせ余裕を見込んで、コン
タクトが設けられる活性領域は面積を大きく形成してお
く必要があり、このことが半導体装置の高集積化の妨げ
となっていた。
【0030】本発明の目的は以上のような従来技術の課
題を解決することにある。
【0031】特に、本発明の目的は、フォトリソグラフ
ィー工程での合わせずれや寸法のバラツキなどによる素
子分離領域への落ち込みを防止し、コンタクトプラグと
素子分離領域との間に余裕をとる必要なく、各活性領域
を絶縁分離し、高集積・高密度化された半導体装置及び
その製造方法を提供することにある。
【0032】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第1の特徴は、半導体基板と、この半導体
基板内に埋め込まれた素子分離領域と、この素子分離領
域で囲まれ、前記半導体基板内に形成された不純物が拡
散されている活性領域と、前記素子分離領域上面に形成
された第1絶縁膜と、この第1絶縁膜の側面上及び前記
活性領域上に形成された側壁絶縁膜と、前記活性領域上
であって前記側壁絶縁膜が形成された部分以外の領域上
に設けられたコンタクト電極とを有する半導体装置であ
る。
【0033】さらに本発明の第2の特徴は、半導体基板
と、この半導体基板内に埋め込まれた素子分離領域と、
この素子分離領域で囲まれ、前記半導体基板内に形成さ
れた不純物が拡散されている活性領域と、前記素子分離
領域上面にこの素子分離領域と自己整合で形成された第
1絶縁膜と、この第1絶縁膜の側面上であり、かつ、前
記活性領域上に形成された側壁絶縁膜と、前記活性領域
上に形成されたゲート電極と、このゲート電極側面に形
成されたゲート側壁絶縁膜と、前記活性領域上であって
前記側壁絶縁膜及びゲート側壁絶縁膜に自己整合で形成
されたコンタクト電極とを有する半導体装置である。
【0034】さらに本発明の第3の特徴は、半導体基板
と、この半導体基板内に埋め込まれた素子分離領域と、
この素子分離領域で囲まれ、前記半導体基板内に形成さ
れた不純物が拡散されている活性領域と、前記素子分離
領域上面にこの素子分離領域と自己整合で形成された第
1絶縁膜と、この第1絶縁膜の側面上であり、かつ、前
記活性領域上に形成された側壁絶縁膜と、前記活性領域
上の一方向に連続して活性領域の両端まで覆い、かつ、
その一方向上で前記素子分離領域上に形成されて、前記
活性領域をソース、ドレイン領域に区分するゲート電極
と、このゲート電極側面に形成されたゲート側壁絶縁膜
と、前記活性領域上であって前記側壁絶縁膜及びゲート
側壁絶縁膜に自己整合で形成されたコンタクト電極とを
有する半導体装置である。
【0035】さらに、本発明の第4の特徴は、半導体基
板にマスクを用いてトレンチ溝を形成する工程と、前記
トレンチ溝の内部を第1の絶縁膜で充填する工程と、埋
め込まれた前記第1の絶縁膜を前記半導体基板の表面近
傍の所望の位置までエッチバックする工程と、前記第1
の絶縁膜の上部であり前記マスクの開口部に第2の絶縁
膜を充填する工程と、前記第2の絶縁膜で囲まれた前記
半導体基板中に不純物を拡散して、活性領域を形成する
工程と、前記第2の絶縁膜の側面に第3の絶縁膜側壁を
形成する工程と、全面に前記第3の絶縁膜側壁よりもエ
ッチングレートが大きい第4の絶縁膜を形成する工程
と、前記第4の絶縁膜中に前記第3の絶縁膜側壁及び前
記活性領域を露出させて開口を形成する工程と、前記開
口部に導電層を形成して前記活性領域に接続させる工程
とを有する半導体装置の製造方法である。
【0036】
【発明の実施の形態】次に,図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。ただし、図面は模式的なものであり,厚みと平面寸
法との関係、各層の厚みの比率等は、現実のものとは異
なる。従って、具体的な厚みや寸法は以下の説明を参酌
して判断すべきものである。また、図面相互間において
も互いの寸法の関係や比率が異なる部分が含まれてい
る。
【0037】(第1の実施の形態)本実施の形態を図1
を用いて説明する。図1(A)には、本実施の形態の半
導体装置の上面図が示される。この図1(A)中のA−
B線上での断面図が図1(B)に示される。図1(A)
中のC−D線上での断面図が図1(C)に示される。
【0038】図1(A)では、半導体基板1中に不純物
が注入された活性領域2が形成されている。この活性領
域2を取り囲むように素子分離領域3が半導体基板1上
に形成されている。活性領域2の中央部を縦断して、ゲ
ート電極4が活性領域2上に形成されていて、ゲート電
極4の端部は素子分離領域3上にまで延びて形成されて
いる。
【0039】このゲート電極4により、素子分離領域3
は左右の領域に分離され、例えばゲート電極4の左側の
活性領域2はソース領域5、右側の領域はドレイン領域
6となり、ゲート電極4下の半導体基板1表面付近には
チャネルが形成されて、MOSトランジスタが構成され
る。なお、この図1(A)では、中央の活性領域2上に
のみゲート電極が形成されているが、半導体装置におい
ては、多数の活性領域が形成され、それぞれ必要な複数
の箇所にゲート電極が多数形成されている。
【0040】ソース領域5上には、ソースコンタクトプ
ラグ7が2つ形成されている。ドレイン領域6上には、
ドレインコンタクトプラグ8が2つ形成されている。な
お、ソース領域5、ドレイン領域6に設けられるコンタ
クトの個数はコンタクト径の大きさや必要なコンタクト
抵抗値、ソース領域5、ドレイン領域6の面積などを考
慮して、ソース・ドレイン領域それぞれ最低1つ以上で
複数個設けることが可能である。
【0041】ゲート電極4の一方の端部には、ゲートコ
ンタクトプラグ9が形成されていて、上部の配線層など
へ接続されている。
【0042】次に、図1(B)の断面図に示される半導
体装置の構成を説明する。ここでは、半導体基板1中に
素子分離領域3が埋め込まれて、STIを形成してい
る。半導体基板1中に絶縁物が埋め込まれた溝の深さは
例えば約300nm程度である。この絶縁物は例えばT
EOS膜などの二酸化珪素を主成分とする膜などが利用
される。溝の幅は例えば約250nm〜300nm程度
以上である。素子分離領域に囲まれた半導体基板1上に
はゲート電極4が形成されている。
【0043】この素子分離領域3の真上には、この素子
分離領域3と自己整合で形成された窒化珪素を主成分と
するシリコン窒化膜10が形成されている。このシリコ
ン窒化膜10の高さはゲート電極4の高さと同一であ
り、その幅は素子分離領域3と同一となっている。
【0044】ゲート電極4と素子分離領域3の間の半導
体基板1表面付近には、ソース領域5、ドレイン領域6
が形成されている。
【0045】ゲート電極4は、半導体基板表面上に直接
形成されたゲート酸化膜11、このゲート酸化膜11上
に形成された多結晶シリコン層12、この多結晶シリコ
ン層12上に形成されたタングステン層13、このタン
グステン層13上に形成されたキャップ絶縁膜14を有
していて、このゲート電極4の側面にはゲート側壁絶縁
膜15が形成されている。このゲート電極4の高さは例
えば約350nm以上程度である。
【0046】ゲート側壁絶縁膜15は例えばシリコン窒
化膜からなり、膜厚を例えば約35nm程度で形成され
ている。
【0047】ここで、ゲート酸化膜は膜厚を例えば約
0.5nm〜10nmのシリコン酸化膜又はシリコン酸
窒化膜で形成されている。
【0048】ゲート側壁絶縁膜15と同じ組成、同じ厚
さの側壁絶縁膜16が素子分離領域3上のシリコン窒化
膜10表面に形成されている。
【0049】多結晶シリコン層12は、膜厚を例えば約
80nm程度で形成されている。
【0050】タングステン層13は、膜厚を例えば約5
5nm程度で形成されている。なお、タングステン層を
用いずともゲート電極は形成できる。
【0051】キャップ絶縁膜14は例えばシリコン窒化
物を用いていて例えば膜厚が約200nm程度で形成さ
れている。
【0052】半導体基板1上には、シリコン窒化膜20
が形成されていて、その上に層間膜として第1BPSG
膜17が形成されていて、その上に第2BPSG膜18
が形成されていて、それらの上表面は平坦になってい
る。この第2BPSG膜18の上には、酸化珪素を主成
分とするTEOS膜19が形成されている。
【0053】この半導体基板1上に形成された第1BP
SG膜17、第2BPSG膜18、TEOS膜19中に
コンタクトホールが形成されていて、その内部にバリア
メタル(図示せず)が例えばチタンなどを用いて例えば
約30nm〜40nm程度の膜厚で形成されている。こ
のバリアメタル表面上に、タングステンがコンタクト孔
を埋め込むように形成されて、コンタクトプラグがソー
ス領域5に接続して、ソースコンタクトプラグ7、ドレ
イン領域6に接続して、ドレインコンタクトプラグ8が
それぞれ形成されている。
【0054】図1(C)に示される断面図の構造では、
半導体基板1中に素子分離領域3が形成されている。こ
の素子分離領域3で囲まれた半導体基板1上表面には不
純物が注入されて、活性領域2が形成されている。この
活性領域2上と素子分離領域3の一部上に、ゲート絶縁
膜11、多結晶シリコン層12、タングステン層13、
キャップ絶縁膜14が順次積層されて、ゲート電極4が
形成されている。
【0055】このゲート電極4の両端部は素子分離領域
3上に形成されていて、側面はシリコン窒化膜10で覆
われている。
【0056】ゲート電極4の一端にはゲートコンタクト
プラグ9が接続されていて、ゲートが他の配線などに接
続されている。
【0057】図1(C)に示されるように、C−D線上
では、ゲート電極4は活性領域2から外側の素子分離領
域3上にまで延在して、ゲート電極4下にチャネルを形
成している。素子分離領域3上ではこのゲート電極4の
両端部を覆うようにシリコン窒化膜10が形成されてい
る。
【0058】また、ゲート電極4は素子分離領域3の上
でも、活性領域2の上でも同じ膜厚となっていて、その
底面及び上面は平坦になっているため、汎用性の高いM
OSトランジスタを得ることができる。
【0059】また、素子分離領域3は半導体基板1から
突出せず、半導体基板上表面と同一平面上にその上表面
が一致して形成されている。
【0060】このような構成の半導体装置とすること
で、トランジスタゲートと素子分離領域の両方に対し
て、自己整合的にコンタクトプラグを形成することで寸
法バラツキや合わせずれによる素子分離領域への落ち込
みを防止でき高集積化ができる。
【0061】さらに、ゲート電極の上表面を平坦にし
て、ゲート電極膜厚を均一にすることで、ゲート電極の
異なる位置においてもゲート特性の均一化を維持してい
る。
【0062】また、素子分離領域を半導体基板から突出
させていないので、素子分離領域上にもゲート電極を段
差を生じさせずに形成できる。
【0063】また、素子分離領域とその上のシリコン窒
化膜とが自己整合的に形成されていて、位置合わせずれ
が生じることがない。このため、コンタクトプラグ形成
のための合わせ余裕を持たせる必要がないので、高集積
化が図られる。
【0064】ここで、半導体基板1はその中に半導体基
板と逆導電型のウエルが表面付近に形成されていてもよ
い。さらに逆導電型のウエル上にさらに半導体基板と同
一導電型の別のウエルが形成されていてもよい。
【0065】次に、本実施の形態の半導体装置の製造方
法を図1乃至図12を用いて説明する。
【0066】図2及至図12は図1(B)における断面
での製造工程を示した図である。
【0067】まず、図2に示されるようにシリコンから
なる第1導電型の半導体基板1上に熱酸化膜30、シリ
コン窒化膜31、絶縁膜32を順次積層する。
【0068】次に、レジスト33を塗布し、フォトリソ
グラフィーにて、所望のパターンをつけて、素子分離領
域形成予定領域上に開口部34を設ける。ここで、絶縁
膜32は窒化物ではない酸化物であることが必要であ
る。窒化物であると後の工程において形成されるシリコ
ン窒化物層との選択比が取れなくなるため、この絶縁膜
32には適用することはできない。
【0069】ここで、熱酸化膜30、シリコン窒化膜3
1、絶縁膜32の膜の総和が例えば約350nm以上と
なるように形成する。この各層の膜厚の総和は後の工程
で形成されるゲート電極の高さとほほ等しく形成するこ
とが必要である。
【0070】また、レジスト33に形成されるSTI形
成用の開口部34の幅は例えば約250nm〜300n
m程度となるようする。
【0071】次に図3に示されるようにRIE法にて半
導体基板1まで上記した3層をエッチングしたのちレジ
ストを除去する。
【0072】次に、シリコン窒化膜31、絶縁膜32を
マスクとしてRIE法にて半導体基板1を所望の深さま
でエッチングし素子分離領域となる溝35を形成する。
この溝の深さは例えば約300nm程度に設定する。
【0073】次に、図4に示されるようにRIE法によ
って行われたエッチング時のダメージを除去するため軽
く熱酸化して、薄い酸化膜(図示せず)を例えば、約
0.013μm程度で形成する。この軽い熱酸化は所望
の膜厚になるまで、例えば約900℃〜1000℃の熱
を6分30秒ほど加えることで行える。
【0074】次に、この溝に酸化膜を埋め込み、半導体
基板1の表面と同じ高さあたりまで酸化膜をCMP、ウ
エットエッチング、RIEなどを用いてエッチングし
て、素子分離領域3を半導体基板1中に形成する。
【0075】次に図5に示されるように先に形成した素
子分離領域3の上にシリコン窒化物を堆積し、絶縁膜3
2の高さまで酸化物である絶縁膜32をストッパーとし
て用いて、RIEを用いてエッチングして、シリコン窒
化膜10を形成する。
【0076】次にトランジスタゲートの形成例を説明す
る。図6に示されるように、レジスト36を塗布し、フ
ォトリソグラフィーにてパターニングを行ない、開口部
37を形成する。この開口部37は、後の工程で形成さ
れるゲート電極の位置の上部に相当する。
【0077】次に図7に示されるように、レジスト36
に設けられた開口部37下に対してRIE法にて絶縁膜
32、シリコン窒化膜31、及び熱酸化膜30をエッチ
ングし、開口部38を形成して、レジスト36を除去す
る。
【0078】次に、半導体基板1の表面に犠牲酸化膜
(図示せず)を形成し、所望のトランジスタ閾値電圧に
するため、第一導電型の不純物をイオン注入する。
【0079】次に、図8に示されるように、犠牲酸化膜
を除去した後、ゲート酸化膜11を形成する。このゲー
ト酸化膜は膜厚を所望の厚さ、例えば約0.5nm〜1
0nmになるように酸化する。
【0080】次に、燐をドープした多結晶シリコン12
を絶縁膜32の全面の上に堆積し、開口部38内部にお
いて任意の厚さ、例えば膜厚を約80nm程度でになる
までCMP,RIE、ウエットエッチングなどのいずれ
かを用いてエッチングする。
【0081】次に、タングステン層13を多結晶シリコ
ン層12及び絶縁膜32の全面の上に堆積し、開口部3
8内部において任意の厚さ、例えば膜厚を約55nm程
度でになるまでCMP,RIE、ウエットエッチングな
どのいずれかを用いてエッチングする。
【0082】なお、ゲートはタングステン層を用いずと
も形成できるが、ゲート幅が小さい場合には、タングス
テンをゲートに用いることがゲートの抵抗を減少させる
などの点から好ましい。ここで、タングステン層に代え
て、タングステンシリサイドなどの金属シリサイド層を
ゲートに用いることもできる。
【0083】次に、シリコン窒化物を、タングステン層
13及び絶縁膜32全面の上に堆積し、開口部38内部
において任意の厚さ、例えば膜厚を約200nm程度で
になるまでCMP,RIE、ウエットエッチングなどの
いずれかを用いてエッチングして、キャップ絶縁膜14
を形成する。このように各層を絶縁膜32の開口部38
の中に埋め込み、ゲート電極4を形成する。
【0084】次に図9に示されるように、素子分離領域
3上のシリコン窒化膜10の両脇やゲート電極4の両脇
の絶縁膜32、シリコン窒化膜31、及び熱酸化膜30
を除去し、ソース・ドレインを形成するために犠牲酸化
膜を形成し、第二導電型の不純物をイオン注入して、ソ
ース領域5及びドレイン領域6を形成する。
【0085】ここで、半導体基板上の熱酸化膜30、こ
の熱酸化膜30上のシリコン窒化膜31、このシリコン
窒化膜31上のBPSGなどの絶縁膜32を除去する際
に、素子分離領域3上のシリコン窒化膜10の表面やゲ
ート電極4の表面も若干除去される。なぜならば、半導
体基板1上にある除去されるシリコン窒化膜31と同じ
組成のシリコン窒化膜10が素子分離領域3上やゲート
電極4のキャップ絶縁膜14にも用いられているからで
ある。
【0086】次に、図10に示されるように素子分離領
域3上のシリコン窒化膜10の側壁及び上面上にシリコ
ン窒化膜の絶縁膜からなる側壁絶縁膜16を形成する。
同時にゲート電極4の側壁及び上面上にシリコン窒化膜
の絶縁膜からなるゲート側壁絶縁膜15を形成する。さ
らに、同時に半導体基板1の表面上にシリコン窒化膜2
0を側壁絶縁膜16及びゲート側壁絶縁膜15と同程度
の厚さで形成する。ここでは、シリコン窒化膜の絶縁膜
を膜厚を例えば約35nm程度で形成する。この工程で
は、半導体基板全面にシリコン窒化膜を堆積する。
【0087】次に図11に示されるように、層間絶縁膜
として第1BPSG膜17及びその上に第2BPSG層
18を順次堆積し平坦化する。
【0088】次に、その上にTEOS膜19などの酸化
膜を堆積させる。
【0089】ここで、後の工程でエッチングされる必要
があるため、第1BPSG膜17、第2BPSG膜1
8、TEOS膜19は、ゲート側壁絶縁膜15や素子分
離領域3上のシリコン窒化膜10の側壁絶縁膜16より
もエッチングレートが大きいことが必要で、例えばシリ
コン窒化膜の10倍以上の選択比を持つ材料を用いるこ
とが好ましい。
【0090】次に、全面にレジスト39を全面に形成
し、フォトリソグラフィーにてパターニングした後、開
口部40を設ける。
【0091】次に、図12に示されるようにレジスト3
9の開口部40下のシリコン窒化膜20、第1BPSG
膜17、第2BPSG層18、TEOS膜19をRIE
法にてエッチング除去して、半導体基板1を露出させ
て、レジスト39の開口部40下のコンタクト孔41を
形成し、レジスト39を除去する。
【0092】次に、図1(B)に示されるようにコンタ
クト孔41にバリアメタルを例えばチタンなどを用いて
例えば約30nm〜40nm程度の膜厚で形成する。次
に、タングステンをコンタクト孔を埋め込むまで、TE
OS膜19の全面上に堆積させた後、TEOS膜19を
ストッパーとしてCMPを行って、TEOS膜19上表
面を露出させて、コンタクト孔41を埋め込んで、ソー
スコンタクトプラグ7及びドレインコンタクトプラグ8
を形成する。
【0093】図1(C)に示された断面での形状は、素
子分離領域3上のシリコン窒化膜10を一部除去して、
素子分離領域3上にゲート電極4が形成されている。素
子分離領域3で囲まれた半導体基板1中には不純物が注
入された活性領域2となっている。
【0094】これは、図1(B)に示される断面図の製
造方法のゲート電極形成のための図7に示される工程に
おいて、ゲート電極4を形成するためのレジスト36中
の開口部37を一部、素子分離領域3上にも形成して、
先の工程で形成されたシリコン窒化膜10を一部除去す
ることで形成される。
【0095】このように形成した場合、ソース領域、ド
レイン領域のコンタクト孔を開ける時に、BPSG膜1
7,18、キャップ絶縁膜14を高選択比のRIEを用
いてエッチングすると、安定したセルフアラインコンタ
クトが実現できる。このため、マスク合わせがずれた場
合でも大き目にコンタクト孔を開けるようにパターニン
グすれば、コンタクトと活性領域との接触面積を減らす
ことなくコンタクト抵抗は維持できる。
【0096】素子分離領域とその上のシリコン窒化膜1
0とが同一絶縁膜の同一開口部を用いて形成しているた
めに、素子分離領域とその上のシリコン窒化膜とが自己
整合的に形成されていて、位置合わせずれが生じること
がない。このため、コンタクト形成のための合わせ余裕
を持たせる必要がないので、高集積化された半導体装置
の製造が可能である。
【0097】本実施の形態によれば、活性領域へのコン
タクトプラグを、トランジスタゲートと素子分離領域の
両方に対して、もしくは、素子分離領域に対して、自己
整合的に形成することができる。このため、フォトリソ
グラフィー工程での合わせずれや寸法のバラツキなどに
よって、コンタクトプラグが素子分離領域へ落ち込む現
象を防止できる上に、コンタクトプラグと素子分離領域
との間に余裕をとる必要がない為、高集積・高密度化さ
れた半導体装置及びその製造方法が提供できる。
【0098】(第2の実施の形態)本実施の形態を図1
3を用いて説明する。
【0099】図13(A)は本実施の形態の半導体装置
の上面図である。
【0100】この図13(A)中のE−F線上での断面
図が図13(B)に示される。
【0101】図13(A)では、半導体基板50中に不
純物が注入された活性領域51が形成されている。この
活性領域51を取り囲むように素子分離領域52が半導
体基板50上に形成されている。活性領域51の中央部
にコンタクトプラグ53が形成されている。
【0102】なお、この図13(A)では、中央の活性
領域51上にのみコンタクトプラグ53が形成されてい
るが、半導体装置においては、多数の活性領域が形成さ
れ、それぞれ必要な複数の箇所にコンタクト電極が多数
形成されている。
【0103】なお、活性領域51に設けられるコンタク
トプラグ53の個数はコンタクト径の大きさや必要なコ
ンタクト抵抗値、活性領域51の面積などを考慮して、
複数個設けることが可能である。
【0104】次に、図13(B)の断面図に示される半
導体装置の構成を説明する。ここでは、半導体基板50
中に素子分離領域52が埋め込まれて、STIを形成し
ている。半導体基板50中に絶縁物が埋め込まれた溝の
深さは例えば約300nm程度である。この絶縁物は例
えば二酸化珪素を主成分とするTEOS膜などが利用さ
れる。溝の幅は例えば約250nm〜300nm程度以
上である。
【0105】この素子分離領域52の真上には、この素
子分離領域52と自己整合で形成された窒化珪素を主成
分とするシリコン窒化膜54が形成されている。このシ
リコン窒化膜54の高さは他の領域に形成されるゲート
電極の高さと同一であり、その幅は素子分離領域52と
同一となっている。
【0106】活性領域51中には、不純物が注入されて
いる。
【0107】他の部分に形成されるゲート電極のゲート
側壁絶縁膜と同じ組成、同じ厚さの側壁絶縁膜55が素
子分離領域52上のシリコン窒化膜54表面に形成され
ている。
【0108】半導体基板50上には、シリコン窒化膜2
0が形成されていて、その上に層間膜として第1BPS
G膜17が形成されていて、その上に第2BPSG膜1
8が形成されていて、それらの上表面は平坦になってい
る。この第2BPSG膜18の上には、二酸化珪素を主
成分とするTEOS膜19が形成されている。
【0109】この半導体基板1上に形成された第1BP
SG膜17、第2BPSG膜18、TEOS膜19中に
コンタクトホールが形成されていて、その内部にバリア
メタル(図示せず)が例えばチタンなどを用いて例えば
約30nm〜40nm程度の膜厚で形成されている。こ
のバリアメタル表面上に、タングステンがコンタクト孔
を埋め込むように形成されて、コンタクトプラグ53が
活性領域51に接続して、隣接する2つの素子分離領域
52上のシリコン窒化膜54の側壁絶縁膜55に接して
形成されている。
【0110】また、素子分離領域52は半導体基板50
から突出せず、半導体基板上表面と同一平面上にその上
表面が一致して形成されている。
【0111】本実施の形態の製造方法は第1の実施の形
態における製造方法とほぼ同様に行うことで実現され
る。すなわち、第1の実施の形態における図6乃至図8
に示されたゲート電極を形成する工程を行わずに、2つ
の素子分離領域間に1つのコンタクトプラグを形成する
製造方法として実現できる。
【0112】このような構成の半導体装置とすること
で、素子分離領域に対して、自己整合的にコンタクトプ
ラグを形成することで寸法バラツキや合わせずれによる
素子分離領域への落ち込みを防止でき高集積化ができ
る。
【0113】また、素子分離領域とその上のシリコン窒
化膜とが自己整合的に形成されていて、位置合わせずれ
が生じることがない。このため、コンタクトプラグ形成
のための合わせ余裕を持たせる必要がないので、高集積
化が図られる。
【0114】ここで、半導体基板50はその中に半導体
基板と逆導電型のウエルが表面付近に形成されていても
よい。さらに逆導電型のウエル上にさらに半導体基板と
同一導電型の別のウエルが形成されていてもよい。
【0115】本実施の形態によれば、活性領域へのコン
タクトプラグを、素子分離領域に対して、自己整合的に
形成することで、フォトリソグラフィー工程での合わせ
ずれや寸法のバラツキなどによる素子分離領域への落ち
込みを防止できる上に、コンタクトプラグと素子分離領
域との間に余裕をとる必要がない為、活性領域の面積を
縮小でき、高集積・高密度化された半導体装置及びその
製造方法が提供できる。
【0116】
【発明の効果】本発明によれば、フォトリソグラフィー
工程での合わせずれや寸法のバラツキなどによる素子分
離領域への落ち込みを防止できる上に、コンタクトプラ
グと素子分離領域との間に余裕をとる必要がなく、各活
性領域を絶縁分離できる為、高集積・高密度化された半
導体装置及びその製造方法が提供できる。
【図面の簡単な説明】
【図1】 (A)は本発明の第1の実施の形態にかかる
半導体装置を示す上面図であり、(B)は本発明の第1
の実施の形態にかかる半導体装置を示す図1(A)にお
ける“A−B”線上での断面図であり、(C)は本発明
の第1の実施の形態にかかる半導体装置を示す図1
(A)における“C−D”線上での断面図である。
【図2】 本発明の第1の実施の形態にかかる半導体装
置の製造方法の一工程を示す断面図。
【図3】 本発明の第1の実施の形態にかかる半導体装
置の製造方法の一工程を示す断面図。
【図4】 本発明の第1の実施の形態にかかる半導体装
置の製造方法の一工程を示す断面図。
【図5】 本発明の第1の実施の形態にかかる半導体装
置の製造方法の一工程を示す断面図。
【図6】 本発明の第1の実施の形態にかかる半導体装
置の製造方法の一工程を示す断面図。
【図7】 本発明の第1の実施の形態にかかる半導体装
置の製造方法の一工程を示す断面図。
【図8】 本発明の第1の実施の形態にかかる半導体装
置の製造方法の一工程を示す断面図。
【図9】 本発明の第1の実施の形態にかかる半導体装
置の製造方法の一工程を示す断面図。
【図10】 本発明の第1の実施の形態にかかる半導体
装置の製造方法の一工程を示す断面図。
【図11】 本発明の第1の実施の形態にかかる半導体
装置の製造方法の一工程を示す断面図。
【図12】 本発明の第1の実施の形態にかかる半導体
装置の製造方法の一工程を示す断面図。
【図13】 (A)は本発明の第2の実施の形態にかか
る半導体装置を示す上面図であり、(B)は本発明の第
2の実施の形態にかかる半導体装置を示す図13(A)
における“E−F”線上での断面図である。
【図14】 従来の半導体装置を示す断面図。
【図15】 従来の半導体装置の製造方法の一工程を示
す断面図。
【図16】 従来の半導体装置の製造方法の一工程を示
す断面図。
【図17】 従来の半導体装置の製造方法の一工程を示
す断面図。
【図18】 従来の半導体装置の製造方法の一工程を示
す断面図。
【図19】 従来の半導体装置の課題を示す断面図。
【符号の説明】
1,50 半導体基板 2,51 活性領域 3,52 素子分離領域 4 ゲート電極 5 ソース領域 6 ドレイン領域 7 ソースコンタクトプラグ 8 ドレインコンタクトプラグ 9 ゲートコンタクトプラグ 10,20、31,54 シリコン窒化膜 11 ゲート酸化膜 12 多結晶シリコン層 13 タングステン層 14 キャップ絶縁膜 15 ゲート側壁絶縁膜 16,55 側壁絶縁膜 17 第1BPSG膜 18 第2BPSG膜 19 TEOS膜 30 熱酸化膜 32 絶縁膜 33,36,39 レジスト 34,37,38、40 開口部 35 溝 41 コンタクト孔 53 コンタクトプラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/8234 H01L 27/08 102D 27/088 29/78 301Y 27/08 331 301R Fターム(参考) 4M104 BB01 BB14 BB40 CC01 DD03 DD04 DD08 DD16 DD17 DD19 FF17 FF22 GG09 GG10 GG14 HH14 5F032 AA12 AA35 AA45 AA77 AA79 BA01 CA03 CA17 DA22 DA28 DA33 DA78 5F033 HH04 HH19 HH28 JJ18 JJ19 KK01 LL04 NN07 NN40 QQ09 QQ10 QQ13 QQ19 QQ37 QQ48 QQ58 QQ65 RR04 RR06 RR15 SS04 TT07 TT08 XX03 XX15 5F048 AA01 AA04 AA07 AC01 BB06 BB08 BB09 BB12 BD04 BE02 BF11 BF15 BF16 BG13 BG14 DA19 DA27 5F140 AA14 AA39 AA40 BC06 BD09 BE07 BF04 BF11 BF17 BF18 BF60 BG08 BG14 BG22 BG36 BG40 BG50 BJ07 BJ11 BJ17 BJ27 BK27 CB04 CB10 CC01 CC03 CC07 CC15 CE07 CE20

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】半導体基板と、 この半導体基板内に埋め込まれた素子分離領域と、 この素子分離領域で囲まれ、前記半導体基板内に形成さ
    れた不純物が拡散されている活性領域と、 前記素子分離領域上面に形成された第1絶縁膜と、 この第1絶縁膜の側面上及び前記活性領域上に形成され
    た側壁絶縁膜と、 前記活性領域上であって前記側壁絶縁膜が形成された部
    分以外の領域上に設けられたコンタクト電極とを有する
    ことを特徴とする半導体装置。
  2. 【請求項2】半導体基板と、 この半導体基板内に埋め込まれた素子分離領域と、 この素子分離領域で囲まれ、前記半導体基板内に形成さ
    れた不純物が拡散されている活性領域と、 前記素子分離領域上面にこの素子分離領域と自己整合で
    形成された第1絶縁膜と、 この第1絶縁膜の側面上であり、かつ、前記活性領域上
    に形成された側壁絶縁膜と、 前記活性領域上に形成されたゲート電極と、 このゲート電極側面に形成されたゲート側壁絶縁膜と、 前記活性領域上であって前記側壁絶縁膜及びゲート側壁
    絶縁膜に自己整合で形成されたコンタクト電極とを有す
    ることを特徴とする半導体装置。
  3. 【請求項3】半導体基板と、 この半導体基板内に埋め込まれた素子分離領域と、 この素子分離領域で囲まれ、前記半導体基板内に形成さ
    れた不純物が拡散されている活性領域と、 前記素子分離領域上面にこの素子分離領域と自己整合で
    形成された第1絶縁膜と、 この第1絶縁膜の側面上であり、かつ、前記活性領域上
    に形成された側壁絶縁膜と、 前記活性領域上の一方向に連続して活性領域の両端まで
    覆い、かつ、その一方向上で前記素子分離領域上に形成
    されて、前記活性領域をソース、ドレイン領域に区分す
    るゲート電極と、 このゲート電極側面に形成されたゲート側壁絶縁膜と、 前記活性領域上であって前記側壁絶縁膜及びゲート側壁
    絶縁膜に自己整合で形成されたコンタクト電極とを有す
    ることを特徴とする半導体装置。
  4. 【請求項4】前記側壁絶縁膜のエッチングレートよりも
    大きいエッチングレートを有する第2絶縁膜をさらに有
    し、前記第1絶縁膜上に設けられていることを特徴とす
    る請求項1乃至3いずれか1項記載の半導体装置。
  5. 【請求項5】前記ゲート電極が複数の層を有していて、
    その上部層は前記第1絶縁膜と同一物質で形成されてい
    ることを特徴とする請求項2又は3いずれか1項記載の
    半導体装置。
  6. 【請求項6】前記素子分離領域は二酸化珪素を主成分と
    し、前記第1絶縁膜は窒化珪素を主成分とすることを特
    徴とする請求項1乃至5いずれか1項記載の半導体装
    置。
  7. 【請求項7】前記素子分離領域及び前記第2絶縁膜は二
    酸化珪素を主成分とし、前記第1絶縁膜は窒化珪素を主
    成分とすることを特徴とする請求項4記載の半導体装
    置。
  8. 【請求項8】半導体基板にマスクを用いてトレンチ溝を
    形成する工程と、 前記トレンチ溝の内部を第1の絶縁膜で充填する工程
    と、 埋め込まれた前記第1の絶縁膜を前記半導体基板の表面
    近傍の所望の位置までエッチバックする工程と、 前記第1の絶縁膜の上部であり前記マスクの開口部に第
    2の絶縁膜を充填する工程と、 前記第2の絶縁膜で囲まれた前記半導体基板中に不純物
    を拡散して、活性領域を形成する工程と、 前記第2の絶縁膜の側面に第3の絶縁膜側壁を形成する
    工程と、 全面に前記第3の絶縁膜側壁よりもエッチングレートが
    大きい第4の絶縁膜を形成する工程と、 前記第4の絶縁膜中に前記第3の絶縁膜側壁及び前記活
    性領域を露出させて開口を形成する工程と、 前記開口部に導電層を形成して前記活性領域に接続させ
    る工程とを有することを特徴とする半導体装置の製造方
    法。
  9. 【請求項9】前記第2の絶縁膜を形成する工程の後に、
    前記第2の絶縁膜で囲まれた前記半導体基板上にゲート
    電極を形成する工程と、 前記活性領域を形成する工程と同時に、前記不純物を前
    記ゲート電極をマスクとして注入する工程と、 前記第3の側壁絶縁膜を形成する工程と同時に前記ゲー
    ト電極側面にゲート側壁絶縁膜を形成する工程とをさら
    に有することを特徴とする請求項8記載の半導体装置の
    製造方法。
  10. 【請求項10】前記第1の絶縁膜は二酸化珪素を主成分
    とし、前記第2の絶縁膜は窒化珪素を主成分とし、前記
    第3の絶縁膜は二酸化珪素を主成分とすることを特徴と
    する請求項8又は9いずれか1項記載の半導体装置の製
    造方法。
JP2001061448A 2001-03-06 2001-03-06 半導体装置及びその製造方法 Pending JP2002261277A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001061448A JP2002261277A (ja) 2001-03-06 2001-03-06 半導体装置及びその製造方法
US10/093,788 US6573570B2 (en) 2001-03-06 2002-03-06 Semiconductor device having contact electrode to semiconductor substrate
US10/316,765 US6797551B2 (en) 2001-03-06 2002-12-11 Semiconductor device having contact electrode to semiconductor substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001061448A JP2002261277A (ja) 2001-03-06 2001-03-06 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2002261277A true JP2002261277A (ja) 2002-09-13

Family

ID=18920741

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001061448A Pending JP2002261277A (ja) 2001-03-06 2001-03-06 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US6573570B2 (ja)
JP (1) JP2002261277A (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003224269A (ja) * 2001-10-26 2003-08-08 Hewlett Packard Co <Hp> 集積回路を製造するための装置および方法
US6740536B2 (en) * 2001-10-26 2004-05-25 Hewlett-Packard Develpment Corporation, L.P. Devices and methods for integrated circuit manufacturing
US7335255B2 (en) * 2002-11-26 2008-02-26 Semiconductor Energy Laboratory, Co., Ltd. Manufacturing method of semiconductor device
KR100553682B1 (ko) * 2003-03-07 2006-02-24 삼성전자주식회사 게이트 전극을 갖는 반도체 소자 및 그 형성방법
KR100518233B1 (ko) * 2003-10-31 2005-10-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7655986B2 (en) * 2006-12-21 2010-02-02 Intel Corporation Systems and methods for reducing contact to gate shorts
US8048790B2 (en) * 2009-09-17 2011-11-01 Globalfoundries Inc. Method for self-aligning a stop layer to a replacement gate for self-aligned contact integration
KR101936846B1 (ko) * 2012-10-24 2019-01-11 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4929992A (en) * 1985-09-18 1990-05-29 Advanced Micro Devices, Inc. MOS transistor construction with self aligned silicided contacts to gate, source, and drain regions
US4945070A (en) * 1989-01-24 1990-07-31 Harris Corporation Method of making cmos with shallow source and drain junctions
JPH0541378A (ja) * 1991-03-15 1993-02-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5706164A (en) * 1996-07-17 1998-01-06 Vangaurd International Semiconductor Corporation Method of fabricating high density integrated circuits, containing stacked capacitor DRAM devices, using elevated trench isolation and isolation spacers
JP3315321B2 (ja) 1996-08-29 2002-08-19 株式会社東芝 半導体装置とその製造方法および不揮発性半導体記憶装置とその製造方法
JPH1126757A (ja) * 1997-06-30 1999-01-29 Toshiba Corp 半導体装置及びその製造方法
JP3116889B2 (ja) 1998-02-24 2000-12-11 日本電気株式会社 半導体装置の製造方法
JP2000077535A (ja) 1998-09-02 2000-03-14 Hitachi Ltd 半導体装置及びその製造方法
US6077748A (en) * 1998-10-19 2000-06-20 Advanced Micro Devices, Inc. Advanced trench isolation fabrication scheme for precision polysilicon gate control

Also Published As

Publication number Publication date
US6573570B2 (en) 2003-06-03
US6797551B2 (en) 2004-09-28
US20030116808A1 (en) 2003-06-26
US20020125539A1 (en) 2002-09-12

Similar Documents

Publication Publication Date Title
KR100503519B1 (ko) 반도체 장치 및 그 제조방법
KR20130039525A (ko) 다마신비트라인을 구비한 반도체장치 및 그 제조 방법
US7851354B2 (en) Semiconductor memory device having local etch stopper and method of manufacturing the same
US6214663B1 (en) Methods of fabricating integrated circuit devices having contact pads which are separated by sidewall spacers
US8013373B2 (en) Semiconductor device having MOS-transistor formed on semiconductor substrate and method for manufacturing thereof
JP2006245578A (ja) 半導体装置の製造方法
JP3215320B2 (ja) 半導体装置の製造方法
KR20030003906A (ko) 반도체 소자의 콘택 형성방법 및 그에 따라 제조된 반도체메모리 소자
JP2001257325A (ja) 半導体記憶装置及びその製造方法
JP2001077209A (ja) 半導体装置の製造方法
US6268278B1 (en) Semiconductor device and manufacturing process thereof
JP2002261277A (ja) 半導体装置及びその製造方法
JP4759819B2 (ja) 半導体装置の製造方法
JP4639524B2 (ja) 半導体装置の製造方法
JPH1187529A (ja) 集積回路コンタクト
US6723615B2 (en) Semiconductor device and method of fabricating the same
JP2001196549A (ja) 半導体装置および半導体装置の製造方法
JP2004055826A (ja) 半導体装置の製造方法
US7179744B2 (en) Method for fabricating semiconductor device
US20040067653A1 (en) Method of forming contact hole
US7084450B2 (en) Semiconductor memory device and method of manufacturing the same
US7645653B2 (en) Method for manufacturing a semiconductor device having a polymetal gate electrode structure
JP4457426B2 (ja) 半導体装置の製造方法
JP2001093992A (ja) 半導体装置およびその製造方法
JP2606132B2 (ja) 埋込み配線を有する半導体装置とその製造方法

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050414

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050606